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特表2024-521553Ｐ基板内のディープＮウェル内のＰウェル内に形成された不揮発性メモリセルアレイ

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-06-03

(54)【発明の名称】Ｐ基板内のディープＮウェル内のＰウェル内に形成された不揮発性メモリセルアレイ

(51)【国際特許分類】

G11C 16/14 20060101AFI20240527BHJP

G11C 16/04 20060101ALI20240527BHJP

H10B 41/30 20230101ALI20240527BHJP

H10B 41/40 20230101ALI20240527BHJP

H01L 21/336 20060101ALI20240527BHJP

【ＦＩ】

G11C16/14 100

G11C16/04 120

H10B41/30

H10B41/40

H01L29/78 371

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023566989

(86)(22)【出願日】2021-09-02

(85)【翻訳文提出日】2023-12-26

(86)【国際出願番号】 US2021048934

(87)【国際公開番号】W WO2022245383

(87)【国際公開日】2022-11-24

(31)【優先権主張番号】63/190,200

(32)【優先日】2021-05-18

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/461,981

(32)【優先日】2021-08-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】500147506

【氏名又は名称】シリコンストーリッジテクノロージーインコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮＳＴＯＲＡＧＥＴＥＣＨＮＯＬＯＧＹ，ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】トラン、ヒューバン

(72)【発明者】

【氏名】ドー、ナン

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225BA02

5B225BA06

5B225CA27

5B225DC03

5B225DC12

5B225EB09

5B225FA06

5F083EP24

5F083EP30

5F083EP42

5F083EP47

5F083EP48

5F083ER03

5F083ER06

5F083ER14

5F083ER16

5F083ER21

5F083ER29

5F083GA05

5F101BA03

5F101BA04

5F101BA07

5F101BA08

5F101BB04

5F101BC02

5F101BC11

5F101BE07

5F101BH04

(57)【要約】

ｐ基板内に形成されたディープｎウェル内に形成されたｐウェル内に形成された不揮発性メモリセルアレイの多数の実施形態が開示される。消去動作中、負電圧がｐウェルに印加され、セルを消去させるためにセルに印加される必要があるピーク正電圧を低減する。
【選択図】図４

【特許請求の範囲】

【請求項1】

不揮発性メモリシステムであって、
半導体ダイに形成されたディープｎウェルと、
前記ディープｎウェル内に形成されたｐウェルと、
前記ｐウェル内に形成された複数の不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、浮遊ゲート及び複数の端子を含む、複数の不揮発性メモリセルのアレイと、
前記複数の不揮発性メモリセルのうちの１つ以上の消去動作中に前記ｐウェルに負電圧を印加するためのバイアス発生器と、を備える、不揮発性メモリシステム。

【請求項2】

それぞれの不揮発性メモリセルの前記複数の端子は、ビット線端子、ソース線端子、及びワード線端子を含む、請求項１に記載の不揮発性メモリシステム。

【請求項3】

それぞれの不揮発性メモリセルの前記複数の端子は、消去ゲート端子を更に含む、請求項２に記載の不揮発性メモリシステム。

【請求項4】

それぞれの不揮発性メモリセルの前記複数の端子は、制御ゲート端子を更に含む、請求項３に記載の不揮発性メモリシステム。

【請求項5】

前記バイアス発生器は、消去動作中に、選択されたメモリセルの制御ゲート端子に負電圧を印加する、請求項４に記載の不揮発性メモリシステム。

【請求項6】

行デコーダ回路と、
高電圧デコーダ回路と、を更に備える、請求項１に記載の不揮発性メモリシステム。

【請求項7】

前記行デコーダ回路は前記ｐウェル内に形成される、請求項６に記載の不揮発性メモリシステム。

【請求項8】

前記高電圧デコーダ回路は前記ｐウェル内に形成される、請求項７に記載の不揮発性メモリシステム。

【請求項9】

前記行デコーダ回路は第２のｐウェル内に形成され、前記第２のｐウェルは前記ディープｎウェル内に形成される、請求項６に記載の不揮発性メモリシステム。

【請求項10】

前記ディープｎウェルはｐ基板内に形成される、請求項９に記載の不揮発性メモリシステム。

【請求項11】

前記高電圧デコーダ回路は第３のｐウェル内に形成され、前記第３のｐウェルは前記ディープｎウェル内に形成される、請求項９に記載の不揮発性メモリシステム。

【請求項12】

前記ディープｎウェルはｐ基板内に形成される、請求項１１に記載の不揮発性メモリシステム。

【請求項13】

低電圧デコーダ回路は第２のｐウェル内に形成され、前記第２のｐウェルは第２のディープｎウェル内に形成される、請求項６に記載の不揮発性メモリシステム。

【請求項14】

前記第２のディープｎウェルはｐ基板内に形成される、請求項１３に記載の不揮発性メモリシステム。

【請求項15】

前記高電圧デコーダ回路は第３のｐウェル内に形成され、前記第３のｐウェルは第３のディープｎウェル内に形成される、請求項１３に記載の不揮発性メモリシステム。

【請求項16】

前記第３のディープｎウェルはｐ基板内に形成される、請求項１５に記載の不揮発性メモリシステム。

【請求項17】

前記バイアス発生器は、読み出し動作、消去動作、及びプログラミング動作中に、選択されていない不揮発性メモリセルのワード線に０Ｖの電圧を印加する、請求項１に記載の不揮発性メモリシステム。

【請求項18】

前記バイアスは、選択されていない不揮発性メモリセルのワード線に電圧を印加し、前記電圧は、読み出し動作、消去動作、及びプログラミング動作中に前記セルのゲート酸化物にわたる応力を低減するように選択される、請求項１に記載の不揮発性メモリシステム。

【請求項19】

不揮発性メモリシステムであって、
半導体ダイに形成されたディープｎウェルと、
前記ディープｎウェル内に形成された第１のｐウェルと、
前記ディープｎウェル内に形成された第２のｐウェルと、
前記第１のｐウェル内に形成された複数の第１の不揮発性メモリセルのアレイであって、前記第１のアレイ内のそれぞれの不揮発性メモリセルは、浮遊ゲート及び複数の端子を含む、第１の不揮発性メモリセルのアレイと、
前記第２のｐウェル内に形成された複数の第２の不揮発性メモリセルのアレイであって、前記第２のアレイ内のそれぞれの不揮発性メモリセルは、浮遊ゲート及び複数の端子を含む、第２の不揮発性メモリセルのアレイと、
前記第１のアレイ内の前記複数の不揮発性メモリセルのうちの１つ以上の消去動作中に前記第１のｐウェルに負電圧を印加し、前記第２のアレイ内の前記複数の不揮発性メモリセルのうちの１つ以上の消去動作中に前記第２のｐウェルに負電圧を印加するためのバイアス発生器と、を備える、不揮発性メモリシステム。

【請求項20】

前記第１のアレイ及び前記第２のアレイ内のそれぞれの不揮発性メモリセルの前記複数の端子は、ビット線端子、ソース線端子、及びワード線端子を含む、請求項１９に記載の不揮発性メモリシステム。

【請求項21】

前記第１のアレイ及び前記第２のアレイ内のそれぞれの不揮発性メモリセルの前記複数の端子は、消去ゲート端子を更に含む、請求項２０に記載の不揮発性メモリシステム。

【請求項22】

前記第１のアレイ及び前記第２のアレイ内のそれぞれの不揮発性メモリセルの前記複数の端子は、制御ゲート端子を更に含む、請求項２１に記載の不揮発性メモリシステム。

【請求項23】

行デコーダ回路と、
高電圧デコーダ回路と、を備える、請求項１９に記載の不揮発性メモリシステム。

【請求項24】

前記行デコーダ回路は、前記ディープｎウェル内に形成された第３のｐウェル内に形成される、請求項２３に記載の不揮発性メモリシステム。

【請求項25】

前記行デコーダ回路は、第２のディープｎウェル内に形成された第３のｐウェル内に形成される、請求項２３に記載の不揮発性メモリシステム。

【請求項26】

前記高電圧デコーダ回路は、形成された第４のｐウェル内に形成され、前記第４のｐウェルは、第２のディープｎウェル内に形成される、請求項２５に記載の不揮発性メモリシステム。

【請求項27】

前記バイアス発生器は、読み出し動作、消去動作、及びプログラミング動作中に、選択されていない不揮発性メモリセルのワード線に０Ｖの電圧を印加する、請求項１９に記載の不揮発性メモリシステム。

【請求項28】

前記バイアス発生器は、選択されていない不揮発性メモリセルのワード線に電圧を印加し、前記電圧は、読み出し動作、消去動作、及びプログラミング動作中に前記セルのゲート酸化物にわたる応力を低減するように選択される、請求項１９に記載の不揮発性メモリシステム。

【請求項29】

前記バイアス発生器は、消去動作中に、選択されたメモリセルの制御ゲート端子に負電圧を印加する、請求項１９に記載の不揮発性メモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２１年５月１８日に出願された「Ｎｏｎ－ＶｏｌａｔｉｌｅＭｅｍｏｒｙＣｅｌｌＡｒｒａｙｗｉｔｈＳｕｂｓｔｒａｔｅＣａｐａｂｌｅｏｆＲｅｃｅｉｖｉｎｇＮｅｇａｔｉｖｅＶｏｌｔａｇｅＤｕｒｉｎｇＥｒａｓｅＯｐｅｒａｔｉｏｎｓ」と題する米国仮特許出願第６３／１９０，２００号、及び２０２１年８月３０日に出願された「Ｎｏｎ－ＶｏｌａｔｉｌｅＭｅｍｏｒｙＣｅｌｌＡｒｒａｙＦｏｒｍｅｄｉｎａＰ－ＷｅｌｌｉｎａＤｅｅｐＮ－ＷｅｌｌｉｎａＰ－Ｓｕｂｓｔｒａｔｅ」と題する米国特許出願第１７／４６１，９８１号の優先権を主張するものであり、これらは参照により本明細書に組み込まれる。

【0002】

（発明の分野）
ｐ基板内のディープｎウェル内のｐウェル内に形成された不揮発性メモリセルアレイの多数の実施形態が開示される。消去動作中、負電圧がｐウェルに印加され、アレイ内のセルを消去するのに必要なピーク正電圧を低減する。

【背景技術】

【0003】

異なるタイプの不揮発性メモリは、周知である。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル１１０を図１に示す。それぞれのメモリセル１１０は、半導体基板１２内に形成されたソース領域１４及びドレイン領域１６を含み、ソース領域１４とドレイン領域１６との間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設される、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁されている。ビット線２４はドレイン領域１６に結合される。

【0004】

ワード線端子２２に（基板１２に対して）高圧正電圧を加えることによって、メモリセル１１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim、ＦＮ）トンネリングを介して通過する。

【0005】

メモリセル１１０は、ワード線端子２２に（基板１２に対して）正電圧、及びソース領域１４に正電圧を加えることによって、ホットエレクトロンによるソースサイド注入（source side injection、ＳＳＩ）によって、プログラムされる（電子が浮遊ゲートに加えられる）。電子流は、ドレイン領域１６からソース領域１４に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、発熱する。熱せられた電子の一部は、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。

【0006】

メモリセル１１０は、ドレイン領域１６及びワード線端子２２に（基板１２に対して）正の読み出し電圧を加える（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域１８の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態、すなわち「０」状態として検知される。

【0007】

表１は、読み出し動作、消去動作、及びプログラム動作を実行するためにメモリセル１１０の端子に印加することができる典型的な電圧／電流範囲を示す。

【表1】

【0008】

表１の電圧は、読み出し動作、消去動作、又はプログラム動作中に０Ｖが印加される基板１２を基準としている。

【0009】

他の種類のフラッシュメモリセルとして、他のスプリットゲート型メモリセル構成も知られている。

【0010】

例えば、図２は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬに結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を含む４ゲートメモリセル２１０を示す。この構成は、あらゆる目的のため参照により本明細書に組み込まれる、米国特許第６，７４７，３１０号に記載されている。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入されたチャネル領域１８からの熱せられた電子によって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。

【0011】

表２は、読み出し動作、消去動作、及びプログラム動作を実行するためにメモリセル２１０の端子に印加することができる典型的な電圧／電流範囲を示す。

【表2】

【0012】

０Ｖの電圧が、読み出し動作、消去動作、又はプログラム動作中に基板１２に印加される。

【0013】

図３は、別の種類のフラッシュメモリセルである、３ゲートメモリセル３１０を示す。メモリセル３１０は、メモリセル３１０が別個の制御ゲートを有しないことを除いて、図２のメモリセル２１０と同一である。（消去ゲートの使用を通じて消去が起こる）消去動作及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図２のメモリセル２１０のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線に印加されなければならない。

【0014】

表３は、読み出し動作、消去動作、及びプログラム動作を実行するためにメモリセル３１０の端子に印加することができる典型的な電圧／電流範囲を示す。

【表3】

【0015】

０Ｖの電圧が、読み出し動作、消去動作、又はプログラム動作中に基板１２に印加される。

【0016】

半導体ダイ内のスペースは貴重である。上述した先行技術のシステムでは、読み出し動作、プログラム動作、及び／又は消去動作に必要なアレイ外部の回路のために、かなりのスペースが必要とされる。例えば、消去動作に必要とされる高電圧は、特別な高電圧発生及び調整回路を必要とし、次に、より厚いゲート酸化物、より長いチャネル長、及びより広い物理的間隔に起因して半導体ダイで大きな面積が必要となる高電圧トランジスタを必要とする。

【0017】

必要とされるのは、消去動作に必要な電圧を低減し、次いで高電圧発生及び調整回路に必要なスペースを低減する、不揮発性メモリセルのアレイのための新しいアーキテクチャである。

【発明の概要】

【0018】

ｐ基板内に形成されたディープｎウェル内に形成されたｐウェル内に形成された不揮発性メモリセルアレイの多数の実施形態が開示される。消去動作中、負電圧がｐウェルに印加され、セルを消去させるためにセルに印加される必要があるピーク正電圧を低減する。

【0019】

【0020】

【0021】

【0022】

【0023】

【0024】

【0025】

【0026】

【図面の簡単な説明】

【0027】

【図1】先行技術のスプリットゲートフラッシュメモリセルを示す。

【図2】別の先行技術のスプリットゲートフラッシュメモリセルを示す。

【図3】別の先行技術のスプリットゲートフラッシュメモリセルを示す。

【図4】不揮発性メモリシステムを示す。

【図5】アレイを取り囲むｐウェルを備える不揮発性メモリシステムを示す。

【図6】アレイ、低電圧デコーダ回路、及び高電圧デコーダ回路を取り囲む複数のｐウェルを備える不揮発性メモリシステムを示す。

【図7】第１のアレイ、第２のアレイ、低電圧デコーダ回路、及び高電圧デコーダ回路を取り囲む複数のｐウェルを備える不揮発性メモリシステムを示す。

【図8】第１のアレイ、第２のアレイ、第１の低電圧デコーダ回路、第２の低電圧デコーダ回路、第１の高電圧デコーダ回路、及び第２の高電圧デコーダ回路を取り囲む複数のｐウェルを備える不揮発性メモリシステムを示す。

【図9】アレイを取り囲むｐウェルを備える不揮発性メモリシステムの断面を示す。

【発明を実施するための形態】

【0028】

本明細書で説明される実施形態は、不揮発性メモリセルの消去動作中により低い電圧が使用されることを可能にするために、特定の構成要素を取り囲むｐウェルに負電圧が印加されることを可能にする。

【0029】

図４は、不揮発性メモリシステム４００のブロック図を示す。不揮発性メモリシステム４００は、アレイ４０１、行デコーダ４０２、高電圧デコーダ４０３、列デコーダ４０４、（ビット線端子上のプログラム（電流）を制御するための）ビット線ドライバ（列ドライバとしても知られる）４０５、出力回路４０７、制御論理４０８、及びバイアス発生器４０９を備える。不揮発性メモリシステム４００は、チャージポンプ４１１、チャージポンプレギュレータ４１２、及び高電圧レベル発生器４１３を含む、高電圧発生ブロック４１０を更に備える。不揮発性メモリシステム４００は、（プログラム／消去、又は重み調整）アルゴリズムコントローラ４１４、アナログ回路４１５、制御エンジン４１６（算術機能、起動機能、又は埋め込みマイクロコントローラ論理などの特殊機能を含み得るが、これらに限定されない）、及びテスト制御論理４１７を更に備える。

【0030】

出力回路４０７は、セル電流を論理「１」又は「０」に変換するためのデジタル検知回路、又はニューロンアナログ出力をデジタルビットに変換するためのＡＤＣ（アナログ－デジタル変換器）、電流－電圧変換器などのＡＡＣ（アナログ－アナログ変換器）、対数変換器、ＡＰＣ（アナログ－パルス変換器）、アナログ－時間変調パルス変換器、若しくは任意の他の種類の変換器などのアナログ検知回路などの回路を含み得る。出力回路４０７は、正規化線形活性化関数（rectified linear activation function、ＲｅＬＵ）又はシグモイドなどの活性化関数を実行し得る。出力回路４０７は、ニューロン出力の統計的正規化、正則化、アップ／ダウンスケーリング／ゲイン関数、統計的丸め、又は算術関数（例えば、加算、減算、除算、乗算、シフト、ログ）を実行し得る。出力回路４０７は、ビット線出力のための温度補償関数を実行し得る。

【0031】

図５～図９を参照して以下に説明する実施形態では、アレイ、及び任意選択で他の構成要素は、ディープｎウェルによって取り囲まれ且つディープｎウェルの上部のｐウェル内に配置される。次いで、不揮発性メモリセルの消去動作などの特定の動作中に、バイアス発生器４０９又は別の電圧源によって、ｐ基板に対して負電圧がｐウェルに印加される。これは、消去動作に必要な最大電圧を減少させ、それによって、高電圧発生ブロック４１０の全体的なサイズ及び電力を減少させる。

【0032】

図５は、不揮発性メモリシステム５００の平面図を示す。不揮発性メモリシステム５００は、アレイ５０１、行デコーダ５０２（図４の行デコーダ４０２の一例）、及び高電圧デコーダ５０３（図４の高電圧デコーダ４０３の一例）を備える。アレイ５０１は、ディープｎウェル５０５内に形成されるｐウェル５０４内に形成され、ディープｎウェル５０５は、ｐ基板５８０内に形成される。したがって、ｐウェル５０４は、ディープｎウェル５０５によってｐ基板５８０から分離されているため、異なる電圧（負電圧を含むが、これに限定されない）を受け取ることができる。例えば、ｐ基板５８０は０Ｖでバイアスされ得、ディープｎウェル５０５は０～２Ｖでバイアスされ得、ｐウェル５０４は－０．１Ｖ～－１０Ｖでバイアスされ得る。これらのバイアス電圧は、バイアス発生器４０９又は別の電圧源によって生成され得る。

【0033】

図６は、不揮発性メモリシステム６００を示す。不揮発性メモリシステム６００は、アレイ６０１、行デコーダ６０２（図４の行デコーダ４０２の一例）、及び高電圧デコーダ６０３（図４の高電圧デコーダ４０３の一例）を備える。

【0034】

アレイ６０１はｐウェル６０４内に形成され、ｐウェル６０４はディープｎウェル６０５内に形成される。

【0035】

行デコーダ６０２はｐウェル６０８内に形成され、ｐウェル６０８はディープｎウェル６０９内に形成される。

【0036】

高電圧デコーダ６０３はｐウェル６０６内に形成され、ｐウェル６０６はディープｎウェル６０７内に形成される。

【0037】

ディープｎウェル６０５、６０７、及び６０９は、ｐ基板６８０内（及びその上部）にそれぞれ形成される。任意選択で、ディープｎウェル６０５、６０７、及び６０９は、別個のディープｎウェルであるか、又は共通のディープｎウェルの一部であり得る。

【0038】

したがって、アレイ６０１を含むｐウェル６０４は、ディープｎウェル６０５によってｐ基板６８０から分離されているため、バイアス発生器４０９又は別の電圧源によって、ｐ基板６８０に対して負電圧で駆動され得る。

【0039】

したがって、高電圧デコーダ６０３を含むｐウェル６０６は、ディープｎウェル６０７によってｐ基板６８０から分離されているため、バイアス発生器４０９又は別の電圧源によって、ｐ基板６８０に対して負電圧で駆動され得る。

【0040】

例えば、ｐ基板６８０は、０Ｖでバイアスされ得、ディープｎ－ウェル６０５、７０７、及び６０９は、０～３Ｖでバイアスされ得、ｐウェル６０４、６０６、及び６０８は、－０．１Ｖ～－１０Ｖでバイアスされ得る。これらのバイアス電圧は、バイアス発生器４０９又は別の電圧源によって生成され得る。

【0041】

図７は、不揮発性メモリシステム７００を示す。不揮発性メモリシステム７００は、アレイ７０１、アレイ７０２、低電圧デコーダ７０３、及び高電圧デコーダ７０４を備える。アレイ７０１はｐウェル７０５内に形成され、ｐウェル７０５はディープｎウェル７０６内に形成される。アレイ７０２はｐウェル７０７内に形成され、ｐウェル７０７はディープｎウェル７０８内に形成される。低電圧デコーダ７０３はｐウェル７０９内に形成され、ｐウェル７０９はディープｎウェル７１０内に形成される。高電圧デコーダ７０４はｐウェル７１１内に形成され、ｐウェル７１１はディープｎウェル７１２内に形成される。任意選択で、ディープｎウェル７０６、７０８、７１０、及び７１２は、別個のディープｎウェルであるか、又は共通のディープｎウェルの一部であり得る。ｐ基板ＰＳＵＢ７８０は、すべての回路、すなわちアレイ７０１、アレイ７０２、低電圧デコーダ７０３、及び高電圧デコーダ７０４がその上に形成される基板である。

【0042】

図８は、不揮発性メモリシステム８００を示す。不揮発性メモリシステム８００は、アレイ８０１、アレイ８０２、低電圧デコーダ８０３、低電圧デコーダ８０４、高電圧デコーダ８０５、及び高電圧デコーダ８０６を備える。アレイ８０１はｐウェル８０７内に形成され、ｐウェル８０７はディープｎウェル８０８内に形成される。アレイ８０２はｐウェル８０９内に形成され、ｐウェル８０９もディープｎウェル８０８内に形成される。低電圧デコーダ８０３はｐウェル８１０内に形成され、ｐウェル８１０はディープｎウェル８１１内に形成される。低電圧デコーダ８０４はｐウェル８１２内に形成され、ｐウェル８１２はディープｎウェル８１３内に形成される。高電圧デコーダ８０５はｐウェル８１４内に形成され、ｐウェル８１４はディープｎウェル８１５内に形成される。高電圧デコーダ８０６はｐウェル８１６内に形成され、ｐウェル８１６はディープｎウェル８１７内に形成される。任意選択で、ディープｎウェル８０８、８１１、８１５、８１３、及び８１７は、別個のディープｎウェルであるか、又は共通のディープｎウェルの一部であり得る。ｐ基板８８０は、すべての回路、すなわちアレイ８０１、アレイ８０２、低電圧デコーダ８０３、低電圧デコーダ８０４、高電圧デコーダ８０５、及び高電圧デコーダ８０６がその上に形成される基板である。

【0043】

したがって、ｐウェル８０７又は８０９は、ディープｎウェル８０８によってｐ基板８８０から分離されているため、バイアス発生器４０９又は別の電圧源によって、ｐ基板８８０に対して独立して負電圧に駆動され得る。同様に、ｐウェル８１０、８１２、８１４、８１６は、それぞれのディープｎウェル８１１、８１３、８１５、及び８１７によってｐ基板８８０から分離されているため、バイアス発生器４０９又は別の電圧源によって、ｐ基板８８０に対して独立して負電圧に駆動され得る。

【0044】

図９は、断面９００を示す。アレイ９０１若しくは低電圧デコーダ、行デコーダ９０２、又は高電圧デコーダ９０３（これらは、それぞれ、図５～図８に示されるアレイ、行デコーダ、及び高電圧デコーダを表す）は、ｐウェル９０４内に形成され、ｐウェル９０４はディープｎウェル９０５内に形成され、ディープｎウェル９０５はｐ基板９８０内に形成される。ｐウェル端子９０６は、ｐウェル９０４へのアクセスを提供し、例えば、消去動作中にバイアス発生器４０９又は別の電圧源によって（ｐ基板９８０に対して）負電圧をｐウェル９０４に印加するために使用され得る。ｎウェル端子９０７は、ディープｎウェル９０５にバイアス電圧を印加するために使用され、ｐ基板端子９０８は、ｐ基板９８０にバイアス電圧（０Ｖを含み得る）を印加するために使用される。ｐ基板９８０は、すべての回路、すなわちアレイ９０１若しくは低電圧デコーダ、行デコーダ９０２、又は高電圧デコーダ９０３がその上に形成される基板である。

【0045】

任意選択で、図５～図９のｐ基板９８０は、０Ｖの代わりに－０．１Ｖ～－３Ｖなどの負電圧でバイアス発生器４０９又は別の電圧源によってバイアスされ得る。

【0046】

図５～図９のアーキテクチャを使用して、図１～図３の不揮発性メモリセル１１０、２１０、及び３１０に対して読み出し動作、プログラム動作、及び消去動作を実行するために以下の動作電圧が使用され得るが、図１～図３の基板１２（ｐ基板である）は、図９の断面９００に示すように、ディープｎウェル内にｐウェルを含むように修正され、次いで基板１２はｐ基板９８０になり、ディープｎウェル９０５が基板１２内に形成され、ｐウェル９０４がディープｎウェル９０５内に形成され、メモリセル１１０、２１０、及び３１０のアレイがｐウェル９０４内に形成されることを理解されたい。更に、図９に示すように、ｐウェル９０４はｐウェル端子９０６を用いてアクセスされ、ディープｎウェル９０５はｎウェル端子９０７を用いてアクセスされ、ｐ基板９８０はｐ基板９８０を用いてアクセスされる。この構成では、ｐウェル９０４は、アレイのメモリセル及び他の構成要素のための（仮想）ｐ基板として働く。

【0047】

以下の表４～１０は、図９のように構成されたときにメモリセル１１０、２１０、及び３１０に印加される例示的な動作電圧を含む。これらの例では、バイアス発生器４０９又は別の電圧源によって、ｐ基板端子９０８を介してｐ基板９８０（基板１２）に０Ｖの電圧が印加され、ｎウェル端子９０７を介してディープｎウェル９０５に０～２Ｖの電圧が印加され、ｐウェル端子９０６を介してｐウェル９０４に－０．１Ｖ～－１２Ｖの電圧が印加される。

【0048】

表４は、基板１２内のディープｎウェル９０５内にｐウェル９０４を含むように基板１２が修正された場合の、図１のメモリセル１１０の第１の動作電圧のセット（基板１２に関して定義される）を示す。

【表4】

【0049】

表５は、基板がディープｎウェル内にｐウェルを含む場合の、図１のメモリセル１１０の第２の動作電圧のセットを示す。

【表5】

【0050】

ｐウェル９０４は、消去動作中にセルの１つ以上の端子に負電圧が印加される状況において特に有利であり、その理由は、その状況において、バイアス発生器４０９又は別の電圧源を使用して負電圧をｐウェル９０４に印加することは、ｐウェル９０４が負電圧にバイアスされるセルの仮想基板として働くので、負電圧が端子に印加されるときにゲート酸化物領域上の応力を低減するからである。

【0051】

表４は、ゲート酸化物領域上の応力が問題でない場合に適切であり、表５は、ゲート酸化物領域上の応力が問題である場合に適切である。表４では、０Ｖのワード線電圧が消去動作中に非選択セルに印加されるが、表５では、メモリセル１１０のゲート酸化物領域並びに２．５Ｖゲート酸化物のための周辺（復号）トランジスタ上の応力を低減することが望ましいという事実により、－２．５Ｖのワード線電圧が消去動作中に非選択セルに印加される。表４の動作では、必要とされる絶対電圧によって、ゲート酸化物領域にわたる電圧が復号回路及びセルの両方のゲート酸化物破壊電圧を超えることはなく、その結果、分離されたｐサブウェル０４が復号回路に必要とされないため、復号回路のゲート酸化物領域上の応力は問題ではない。対照的に、表５の実施態様では、バイアス発生器４０９又は別の電圧源が、ゲート酸化物領域上の応力を低減するために特定の端子に負電圧を印加し、その結果、分離されたｐサブウェル９０４は、復号回路にとって有利となる。

【0052】

表６は、基板がディープｎウェル内にｐウェルを含む場合の、図２のメモリセル２１０の第１の動作電圧のセットを示す。

【表6】

【0053】

表７は、基板がディープｎウェル内にｐウェルを含む場合の、図２のメモリセル２１０の第２の動作電圧のセットを示す。

【表7】

【0054】

表８は、基板がディープｎウェル内にｐウェルを含む場合の、図３のメモリセル３１０の第１の動作電圧のセットを示す。

【表8】

【0055】

表５及び表６に関して上述したのと同じ理由で、ｐウェル９０４の使用は、表８に対して特に有利であり、表７に対してよりも大幅に有利である。

【0056】

表９は、基板がディープｎウェル内にｐウェルを含む場合の、図３のメモリセル３１０の第２の動作電圧のセットを示す。

【表9】

【表10】

【0057】

表５及び表６に関して上述したのと同じ理由で、ｐウェル９０４の使用は、表１０に対して特に有利であり、表９に対してよりも大幅に有利である。

【0058】

本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。

【図1】