特表 2024-522249 表示パネル及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-06-12

(54)【発明の名称】表示パネル及び表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20240605BHJP

   G09G 3/36 20060101ALI20240605BHJP

   G02F 1/133 20060101ALI20240605BHJP

   G09G 3/3266 20160101ALI20240605BHJP

【ＦＩ】

G09G3/20 622D

G09G3/20 621M

G09G3/20 621L

G09G3/20 622C

G09G3/20 622G

G09G3/36

G02F1/133 550

G09G3/3266

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023524426

(86)(22)【出願日】2021-10-28

(85)【翻訳文提出日】2023-04-20

(86)【国際出願番号】 CN2021126858

(87)【国際公開番号】W WO2022247135

(87)【国際公開日】2022-12-01

(31)【優先権主張番号】202110594338.4

(32)【優先日】2021-05-28

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(71)【出願人】

【識別番号】512116114

【氏名又は名称】北京京▲東▼方▲顯▼示技▲術▼有限公司

【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＢＯＥ ＤＩＳＰＬＡＹ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１１８ Ｊｉｎｇｈａｉｙｉｌｕ，ＢＤＡ，Ｂｅｉｊｉｎｇ １００１７６，Ｐ．Ｒ．Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】邵 喜斌

(72)【発明者】

【氏名】廖 燕平

(72)【発明者】

【氏名】▲陳▼ ▲東▼川

(72)【発明者】

【氏名】▲繆▼ ▲應▼蒙

(72)【発明者】

【氏名】姚 ▲樹▼林

(72)【発明者】

【氏名】▲張▼ ▲銀▼▲龍▼

(72)【発明者】

【氏名】▲蘇▼ 秋杰

(72)【発明者】

【氏名】▲劉▼ 建▲涛▼

【テーマコード（参考）】

2H193

5C006

5C080

5C380

【Ｆターム（参考）】

2H193ZA02

2H193ZC25

2H193ZC26

2H193ZE04

2H193ZF23

2H193ZF44

5C006AC11

5C006AC22

5C006BB16

5C006BF37

5C006FA31

5C006FA41

5C006FA47

5C080AA06

5C080AA10

5C080BB05

5C080DD09

5C080DD12

5C080DD22

5C080DD26

5C080FF11

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

5C380AA01

5C380AB06

5C380AB18

5C380BA01

5C380BA08

5C380BB08

5C380CB01

5C380CB11

5C380CB14

5C380CF07

5C380CF41

5C380CF45

(57)【要約】

表示パネル及び表示装置を提供する。該表示パネルは、ゲート駆動回路と、複数本のクロック信号線と、タイミングコントローラと、複数の行ずれ防止回路と、を含み、タイミングコントローラは第１クロック信号を供給するように構成され、複数の行ずれ防止回路はタイミングコントローラ及び複数本のクロック信号線に接続され、タイミングコントローラによって供給される第１クロック信号を第２クロック信号に調整するとともに、第２クロック信号を複数本のクロック信号線に出力するように構成され、第２クロック信号の立ち下がりエッジの立ち下がり時間が第１クロック信号の立ち下がりエッジの立ち下がり時間よりも小さく、ゲート駆動回路は、複数本のクロック信号線にそれぞれ接続される、カスケード接続される複数のシフトレジスタユニットを含み、第２クロック信号を出力信号として１行ずつ出力するように構成され、複数の行ずれ防止回路の各々は少なくとも１つの抵抗器と少なくとも１つのインダクタを含む。該表示パネルは行ずれ表示を防止することができる。

【特許請求の範囲】

【請求項1】

ゲート駆動回路と、複数本のクロック信号線と、タイミングコントローラと、複数の行ずれ防止回路と、を含む表示パネルであって、
前記タイミングコントローラは第１クロック信号を供給するように構成され、
前記複数の行ずれ防止回路は前記タイミングコントローラ及び前記複数本のクロック信号線に接続され、前記タイミングコントローラによって供給される前記第１クロック信号を第２クロック信号に調整するとともに、前記第２クロック信号を前記複数本のクロック信号線に出力するように構成され、前記第２クロック信号の立ち下がりエッジの立ち下がり時間が前記第１クロック信号の立ち下がりエッジの立ち下がり時間よりも小さく、
前記ゲート駆動回路は、前記複数本のクロック信号線にそれぞれ接続される、カスケード接続される複数のシフトレジスタユニットを含み、前記第２クロック信号を出力信号として１行ずつ出力するように構成され、
前記複数の行ずれ防止回路の各々は少なくとも１つの抵抗器と少なくとも１つのインダクタを含む、表示パネル。

【請求項2】

前記少なくとも１つの抵抗器と前記少なくとも１つのインダクタは直列接続又は並列接続される、請求項１に記載の表示パネル。

【請求項3】

前記少なくとも１つの抵抗器の第１端子は前記タイミングコントローラに接続され、前記少なくとも１つの抵抗器の第２端子は前記少なくとも１つのインダクタに接続される、請求項１又は２に記載の表示パネル。

【請求項4】

前記複数の行ずれ防止回路のそれぞれの等価抵抗器の総抵抗値は１オーム～１０００オームであり、
前記複数の行ずれ防止回路のそれぞれの等価インダクタの総インダクタンスは１μＨ～１０００μＨである、請求項１～３のいずれか１項に記載の表示パネル。

【請求項5】

前記少なくとも１つの抵抗器は第１抵抗器と第２抵抗器を含み、前記少なくとも１つのインダクタは第１インダクタと第２インダクタを含み、
前記第１抵抗器と前記第１インダクタは並列接続されて第１素子を形成し、前記第２抵抗器と前記第２インダクタは並列接続されて第２素子を形成し、
前記第１素子と前記第２素子は直列接続される、請求項１又は２に記載の表示パネル。

【請求項6】

前記第１素子の等価抵抗器及び前記第２素子の等価抵抗器の総抵抗値は１オーム～１０００オームであり、又は、
前記第１素子の等価インダクタ及び前記第２素子の等価インダクタの総インダクタンスは１μＨ～１０００μＨである、請求項５に記載の表示パネル。

【請求項7】

前記第１クロック信号は時間領域で順番に配置された第１レベルと第２レベルを含み、前記第２クロック信号は前記時間領域で順番に配置された第３レベルと第４レベルを含み、
前記第１レベルは前記第２レベルよりも高く、前記第３レベルは前記第４レベルよりも高く、
前記第４レベルは第１サブレベルと第２サブレベルを含み、
前記時間領域において、前記第２サブレベルは前記第３レベルと前記第１サブレベルとの間にあり、
前記第２サブレベルは前記第１サブレベルよりも低い、請求項１～６のいずれか１項に記載の表示パネル。

【請求項8】

前記第１レベルと前記第３レベルは等しく、前記第１サブレベルと前記第２レベルは等しい、請求項７に記載の表示パネル。

【請求項9】

前記第３レベルは第３サブレベルと第４サブレベルを含み、
前記時間領域において、前記第４サブレベルは前記第３サブレベルと前記第２サブレベルとの間にあり、
前記第３サブレベルは前記第４サブレベルよりも高い、請求項７又は８に記載の表示パネル。

【請求項10】

前記第４サブレベルと前記第１レベルは等しい、請求項９に記載の表示パネル。

【請求項11】

前記第１クロック信号は時間領域で順番に配置された第１レベルと第２レベルを含み、前記第２クロック信号は時間領域で順番に配置された第３レベルと第４レベルを含み、前記第１レベルは前記第２レベルよりも高く、前記第３レベルは前記第４レベルよりも高く、
前記第２レベルは前記第４レベルよりも高い、請求項１～６のいずれか１項に記載の表示パネル。

【請求項12】

前記第３レベルは前記第１レベルよりも高い、請求項１１に記載の表示パネル。

【請求項13】

前記第１クロック信号を前記第２クロック信号に変換するように構成されるレベル変換回路をさらに含む、請求項７～１２のいずれか１項に記載の表示パネル。

【請求項14】

前記複数のシフトレジスタユニットのそれぞれは入力回路と、出力回路と、第１ノード制御回路と、を含み、
前記入力回路は第１ノードに接続され、入力信号に応答して前記第１ノードを充電するように構成され、
前記出力回路は前記第１ノードに接続され、前記第１ノードのレベルの制御下で、出力信号を出力端子で出力するように構成され、
前記第１ノード制御回路は第２ノード及び第３ノードにそれぞれ接続され、前記入力信号に応答して、前記第２ノード及び前記第３ノードのレベルを制御するように構成される、請求項１～１３のいずれか１項に記載の表示パネル。

【請求項15】

前記複数のシフトレジスタユニットのそれぞれはマスタリセット回路をさらに含み、
前記マスタリセット回路は前記第１ノード及びマスタリセット端子に接続され、前記マスタリセット端子からマスタリセット信号を受信して前記マスタリセット信号に応答して、前記第１ノードのレベルを制御するように構成される、請求項１４に記載の表示パネル。

【請求項16】

前記複数のシフトレジスタユニットのそれぞれは第１ノードリセット回路をさらに含み、
前記第１ノードリセット回路は前記第１ノードに接続され、リセット信号に応答して前記第１ノードをリセットするように構成される、請求項１４又は１５に記載の表示パネル。

【請求項17】

前記複数のシフトレジスタユニットのそれぞれは第２ノード制御回路と、第１ノードノイズ低減回路と、出力ノイズ低減回路と、をさらに含み、
前記第２ノード制御回路は前記第１ノード、前記第２ノード及び前記第３ノードにそれぞれ接続され、前記第１ノードのレベルの制御下で、前記第２ノード及び前記第３ノードのレベルを制御するように構成され、
前記第１ノードノイズ低減回路は前記第１ノード、前記第２ノード及び前記第３ノードに接続され、前記第２ノードのレベル及び前記第３ノードのレベルの制御下で、前記第１ノードをノイズ低減するように構成され、
前記出力ノイズ低減回路は前記第２ノード、前記第３ノード及び前記出力端子に接続され、前記第２ノードのレベル及び前記第３ノードのレベルの制御下で、前記出力端子をノイズ低減するように構成される、請求項１４～１６のいずれか１項に記載の表示パネル。

【請求項18】

前記出力端子は、シフト出力端子と、少なくとも１つの走査信号出力端子とを含む、請求項１４～１７のいずれか１項に記載の表示パネル。

【請求項19】

前記少なくとも１つの走査信号出力端子は１つの走査信号出力端子を含み、前記出力回路は第２トランジスタと、第３トランジスタと、蓄積コンデンサと、を含み、
前記第２トランジスタのゲートは前記第１ノードに接続され、前記第２トランジスタの第１極はクロック信号端子に接続されて前記第２クロック信号を受信し、前記第２トランジスタの第２極は前記シフト出力端子に接続され、
前記第３トランジスタのゲートは前記第１ノードに接続され、前記第３トランジスタの第１極は前記クロック信号端子に接続されて前記第２クロック信号を受信し、前記第３トランジスタの第２極は前記走査信号出力端子に接続され、
前記蓄積コンデンサの第１極は前記第１ノードに接続され、前記蓄積コンデンサの第２極は前記走査信号出力端子に接続され、
前記第２クロック信号は前記出力信号として前記出力端子に伝送される、請求項１８に記載の表示パネル。

【請求項20】

表示領域と、前記表示領域を取り込む周辺領域と、回路基板と、をさらに含み、
前記表示領域はアレイ状に配列された複数の画素をさらに含み、前記ゲート駆動回路の出力信号を受信して表示するように構成され、
前記ゲート駆動回路、及び前記複数本のクロック信号線は前記周辺領域に位置し、前記周辺領域はコーナ部分を含み、前記コーナ部分は前記ゲート駆動回路におけるシフトレジスタユニットの一部及び前記複数本のクロック信号線を含み、
前記タイミングコントローラ及び前記行ずれ防止回路は前記回路基板に位置する、請求項１～１９のいずれか１項に記載の表示パネル。

【請求項21】

請求項１～２０のいずれか１項に記載の表示パネルを含む表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は２０２１年５月２８日に提出された中国特許出願第２０２１１０５９４３３８．４号の優先権を主張しており、上記中国特許出願で開示されたすべての内容は本開示の一部として引用されている。

【0002】

本開示の実施例は表示パネル及び表示装置に関する。

【背景技術】

【0003】

表示技術分野では、例えば液晶表示パネル又は有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示パネルの画素アレイは、通常、複数行のゲート走査信号線とゲート走査信号線と交差する複数列のデータ線と、を含む。ゲート走査信号線に対する駆動はバインドされる集積駆動回路により行われ得る。近年、非晶質シリコン薄膜トランジスタ又は酸化物薄膜トランジスタの製造プロセスが絶えずに発展するに伴い、ゲート走査信号線駆動回路を薄膜トランジスタアレイ基板上に直接集積してＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）を形成し、ゲート走査信号線を駆動することも可能になる。例えば、カスケード接続される複数のシフトレジスタユニットのＧＯＡを画素アレイとして含む複数行のゲート走査信号線を用いてオンオフ状態電圧信号（走査信号）を供給し、例えば複数行のゲート走査信号線を制御して順次オンにさせ、また、データ線を介して画素アレイの対応する行の画素ユニットにデータ信号を供給することにより、各画素ユニットで画像の各グレースケールを表示するのに必要なグレー電圧を形成し、１フレームの画像を表示する。

【発明の概要】

【課題を解決するための手段】

【0004】

本開示の少なくとも１つの実施例は、
ゲート駆動回路と、複数本のクロック信号線と、タイミングコントローラと、複数の行ずれ防止回路と、を含む表示パネルであって、
前記タイミングコントローラは第１クロック信号を供給するように構成され、前記複数の行ずれ防止回路は前記タイミングコントローラ及び前記複数本のクロック信号線に接続され、前記タイミングコントローラによって供給される前記第１クロック信号を第２クロック信号に調整するとともに、前記第２クロック信号を前記複数本のクロック信号線に出力するように構成され、前記第２クロック信号の立ち下がりエッジの立ち下がり時間が前記第１クロック信号の立ち下がりエッジの立ち下がり時間よりも小さく、
前記ゲート駆動回路は、前記複数本のクロック信号線にそれぞれ接続される、カスケード接続される複数のシフトレジスタユニットを含み、前記第２クロック信号を出力信号として１行ずつ出力するように構成され、これにより、前記出力信号の立ち下がりエッジの立ち下がり時間を短縮し、
前記複数の行ずれ防止回路の各々は少なくとも１つの抵抗器と少なくとも１つのインダクタを含む表示パネルを提供する。

【0005】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記少なくとも１つの抵抗器と前記少なくとも１つのインダクタは直列接続又は並列接続される。

【0006】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記少なくとも１つの抵抗器の第１端子は前記タイミングコントローラに接続され、前記少なくとも１つの抵抗器の第２端子は前記少なくとも１つのインダクタに接続される。

【0007】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記行ずれ防止回路の等価抵抗器の総抵抗値は１オーム～１０００オームであり、前記行ずれ防止回路の等価インダクタの総インダクタンスは１μＨ～１０００μＨである。

【0008】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記少なくとも１つの抵抗器は第１抵抗器と第２抵抗器を含み、前記少なくとも１つのインダクタは第１インダクタと第２インダクタを含み、前記第１抵抗器と前記第１インダクタは並列接続されて第１素子を形成し、前記第２抵抗器と前記第２インダクタは並列接続されて第２素子を形成し、前記第１素子と前記第２素子は直列接続される。

【0009】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記第１素子の等価抵抗器及び前記第２素子の等価抵抗器の総抵抗値は１オーム～１０００オームであり、又は、前記第１素子の等価インダクタ及び前記第２素子の等価インダクタの総インダクタンスは１μＨ～１０００μＨである。

【0010】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記第１クロック信号は時間領域で順番に配置された第１レベルと第２レベルを含み、前記第２クロック信号は前記時間領域で順番に配置された第３レベルと第４レベルを含み、前記第１レベルは前記第２レベルよりも高く、前記第３レベルは前記第４レベルよりも高く、前記第４レベルは第１サブレベルと第２サブレベルを含み、前記時間領域において、前記第２サブレベルは前記第３レベルと前記第１サブレベルとの間にあり、前記第２サブレベルは前記第１サブレベルよりも低い。

【0011】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記第１レベルと前記第３レベルは等しく、第１サブレベルと第２レベルは等しい。

【0012】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記第３レベルは第３サブレベルと第４サブレベルを含み、前記時間領域において、前記第４サブレベルは前記第３サブレベルと前記第２サブレベルとの間にあり、前記第３サブレベルは前記第４サブレベルよりも高い。

【0013】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記第４サブレベルと前記第１レベルは等しい。

【0014】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記第１クロック信号は時間領域で順番に配置された第１レベルと第２レベルを含み、前記第２クロック信号は時間領域で順番に配置された第３レベルと第４レベルを含み、前記第１レベルは前記第２レベルよりも高く、前記第３レベルは前記第４レベルよりも高く、前記第２レベルは前記第４レベルよりも高い。

【0015】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記第３レベルは前記第１レベルよりも高い。

【0016】

例えば、本開示の少なくとも１つの実施例による表示パネルは、前記第１クロック信号を前記第２クロック信号に変換するように構成されるレベル変換回路をさらに含む。

【0017】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記シフトレジスタユニットは入力回路と、出力回路と、第１ノード制御回路と、を含み、前記入力回路は第１ノードに接続され、入力信号に応答して前記第１ノードを充電するように構成され、前記出力回路は前記第１ノードに接続され、前記第１ノードのレベル信号の制御下で、出力信号を出力端子で出力するように構成され、前記第１ノード制御回路は前記第２ノード及び第３ノードにそれぞれ接続され、前記入力信号に応答して、前記第２ノード及び前記第３ノードのレベルを制御するように構成される。

【0018】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記シフトレジスタユニットはマスタリセット回路をさらに含み、前記マスタリセット回路は前記第１ノード及び前記マスタリセット端子に接続され、前記マスタリセット端子から前記マスタリセット信号を受信して前記マスタリセット信号に応答して、前記第１ノードのレベルを制御するように構成される。

【0019】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記シフトレジスタユニットは第１ノードリセット回路をさらに含み、前記第１ノードリセット回路は前記第１ノードに接続され、リセット信号に応答して前記第１ノードをリセットするように構成される。

【0020】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記シフトレジスタユニットは第２ノード制御回路と、第１ノードノイズ低減回路と、出力ノイズ低減回路と、をさらに含み、前記第２ノード制御回路は前記第１ノード、前記第２ノード及び前記第３ノードにそれぞれ接続され、前記第１ノードのレベル信号の制御下で、前記第２ノード及び前記第３ノードのレベルを制御するように構成され、前記第１ノードノイズ低減回路は前記第１ノード、前記第２ノード及び前記第３ノードに接続され、前記第２ノード及び前記第３ノードのレベル信号の制御下で、前記第１ノードをノイズ低減するように構成され、前記出力ノイズ低減回路は前記第２ノード、前記第３ノード及び前記出力端子に接続され、前記第２ノード及び前記第３ノードのレベル信号の制御下で、前記出力端子をノイズ低減するように構成される。

【0021】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記出力端子は、シフト出力端子と、少なくとも１つの走査信号出力端子と、を含む。

【0022】

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記少なくとも１つの走査信号出力端子は１つの走査信号出力端子を含み、前記出力回路は第２トランジスタと、第３トランジスタと、蓄積コンデンサと、を含み、前記第２トランジスタのゲートは前記第１ノードに接続され、前記第２トランジスタの第１極はクロック信号端子に接続されて前記第２クロック信号を受信し、前記第２トランジスタの第２極は前記シフト出力端子に接続され、前記第３トランジスタのゲートは前記第１ノードに接続され、前記第３トランジスタの第１極は前記クロック信号端子に接続されて前記第２クロック信号を受信し、前記第３トランジスタの第２極は前記走査信号出力端子に接続され、前記蓄積コンデンサの第１極は前記第１ノードに接続され、前記第２コンデンサの第２極は前記走査信号出力端子に接続され、前記第２クロック信号は前記出力信号として前記出力端子に伝送される。

【0023】

例えば、本開示の少なくとも１つの実施例による表示パネルは、表示領域と、前記表示領域を取り込む周辺領域と、回路基板と、をさらに含み、前記表示領域はアレイ状に配列された複数の画素をさらに含み、前記ゲート駆動回路の出力信号を受信して表示するように構成され、前記ゲート駆動回路、前記複数本のクロック信号線は前記周辺領域に位置し、前記周辺領域はコーナ部分を含み、前記コーナ部分は前記ゲート駆動回路におけるシフトレジスタユニットの一部及び前記複数本のクロック信号線を含み、前記タイミングコントローラ及び前記行ずれ防止回路は前記回路基板に位置する。

【0024】

本開示の少なくとも１つの実施例は、また、本開示のいずれかの実施例による表示パネルを含む表示装置を提供する。

【図面の簡単な説明】

【0025】

本発明の実施例の技術的解決手段をより明確に説明するために、以下、実施例の図面を簡単に説明するが、明らかに、以下の説明における図面は本発明のいくつかの実施例に過ぎず、本発明を制限するものではない。

【図1A】画素充電タイミングの概略図である。

【図1B】理想状態でのＨ－１Ｌｉｎｅの表示画面の概略図である。

【図1C】実際状態でのＨ－１Ｌｉｎｅの表示画面の行ずれの概略図である。

【図2】本開示の少なくとも１つの実施例による表示パネルの概略図である。

【図3】本開示の少なくとも１つの実施例による別の表示パネルの概略図である。

【図4A】本開示の少なくとも１つの実施例による第１クロック信号及び第２クロック信号の概略図である。

【図4B】本開示の少なくとも１つの実施例による行ずれ防止回路を追加する前後のゲート駆動回路が出力する出力信号の概略図である。

【図4C】本開示の少なくとも１つの実施例によるクロック信号線の寄生コンデンサの概略図である。

【図4D】本開示の少なくとも１つの実施例による回路負荷モデルの概略図である。

【図4E】本開示の少なくとも１つの実施例による表示パネルの平面概略図である。

【図5】本開示の少なくとも１つの実施例による別の表示パネルの概略図である。

【図6】本開示の少なくとも１つの実施例による第１クロック信号及び第２クロック信号の波形の概略図である。

【図7】本開示の少なくとも１つの実施例による第２クロック信号及び出力信号の波形の概略図である。

【図8】本開示の少なくとも１つの実施例による出力信号の拡大概略図である。

【図9】本開示の少なくとも１つの実施例による別の第２クロック信号の概略図である。

【図10】本開示一実施例によるシフトレジスタユニットの概略図である。

【図11】図１０に示すシフトレジスタユニットの具体例の回路図である。

【図12】本開示の少なくとも１つの実施例によるシフトレジスタユニットの駆動タイミング図である。

【図13】本開示の少なくとも１つの実施例による表示装置の概略図である。

【発明を実施するための形態】

【0026】

本発明の実施例の目的、技術的解決手段及び利点をより明確にするために、以下、本発明の実施例の図面を参照して、本発明の実施例の技術的解決手段を明確かつ完全に説明する。明らかに、説明する実施例は本発明の実施例の一部であり、すべての実施例ではない。説明する本発明の実施例に基づいて当業者が創造的な努力を必要とせずに得る他のすべての実施例は本発明の特許範囲に属する。

【0027】

特に断らない限り、本開示で使用される技術用語又は科学用語は当業者が理解する通常の意味を有する。本開示で使用される「第１」、「第２」及び類似の用語は順序、数量又は重要性を表すものではなく、異なる構成要素を区別するものである。同様に、「１つ」、「一」又は「該」などの用語も数を制限するものではなく、少なくとも１つが存在することを示す。「含む」又は「包含」などの用語はこの用語の前に記載の素子又は物品がこの用語の後に挙げられる素子又は物品及びこれらの等同物をカバーするが、他の素子又は物品を排除しないことを指す。「結合」又は「連結」などの用語は物理的又は機械的結合に限定されるものではなく、直接か間接かを問わず電気的結合を含む。「上」、「下」、「左」、「右」などは相対位置関係を表すにすぎず、説明対象の絶対位置が変わると、該相対位置関係もその分変わる。

【0028】

以下、いくつかの具体的な実施例をもって本開示を説明する。本発明の実施例の以下の説明を明確かつ明瞭にするために、既知機能や既知部材の詳細な説明が省略されてもよい。本発明の実施例のいずれかの部材が１つ以上の図面に現れる場合、当該部材は各々の図面において同じ符号で表される。

【0029】

現在、市場のニーズに応え、ユーザエクスペリエンスを向上させるために、表示製品は高解像度化、高リフレッシュレート化している。例えば、表示スクリーンの解像度及びリフレッシュレートは８Ｋと１２０Ｈｚ（ヘルツ）、４Ｋと２４０Ｈｚなどに達し、また、パネルメーカーはコストを下げるために、デュアルゲートを有する８Ｋ及び６０Ｈｚの表示スクリーンや無額縁表示スクリーンなどの製品をより多く開発している。これらの製品では、１Ｈ時間（１Ｈ時間とは、例えば液晶表示パネルの１行の画素がオンになる又は充電するのに必要な時間）が短いことが共通である。表１は様々な表示製品にそれぞれ対応する１Ｈ時間であり、１Ｈ時間が短いほど、該行の画素の充電が困難である。

【0030】

【表1】

【0031】

例えば、画素を充電する際に、データを正しく表示することを確保するために、画素の充電が完了した後、ゲート線におけるゲート走査信号の有効レベル（例えば、ハイレベル）の伝送を適時に停止してから、次の行の画素の充電を行わなければ、行ずれが発生し、すなわち、前の行のデータが次の行に表示されたり、次の行のデータが前の行に表示されたりする。

【0032】

図１Ａは画素充電タイミングの概略図である。例えば、図１Ａに示すように、ゲート走査信号がハイレベルである場合、第１行の画素に対応するデータ信号Ｄ１を第１行の画素に書き込み（すなわち、第１行の画素を充電する）、ゲート走査信号がローレベルである場合にのみ充電を終了するが、ゲート走査信号の立ち下がりエッジの立ち下がり時間Ｔｆが長いため、ゲート走査信号が完全にローレベルになっていないうち、第２行の画素に対応するデータ信号Ｄ２が出力されてしまい、よって、行ずれ時間ｔが生じる。行ずれ時間ｔ内で、第２行画素に対応するデータ信号Ｄ２の一部が第１行の画素に書き込み、第１行の画素に書き込まれたデータに歪みが生じ、すなわち、表示すべきデータ信号Ｄ１に加えて、第２行の画素に対応するデータ信号Ｄ２も含まれている。行ずれ時間ｔが長いほど、歪みが深刻である。

【0033】

さらに、解像度及びリフレッシュレートがそれぞれ８Ｋ及び１２０Ｈｚである表示製品の実際のサンプルを検証するときに、深刻な行ずれの問題が発見されている。特に表示パネルがＨ－１ｌｉｎｅ画面（Ｐａｔｔｅｒｎ）を表示する場合、行ずれの存在により、表示製品で表示される画面は図１Ｂに示す理想状態でのＨ－１Ｌｉｎｅの表示画面（例えば図１Ｂに示すように、黒線が黒のみ、白線が白のみを表示する画面）ではなく、例えば図１Ｃに示すように黒線の黒も白線の白も不十分である画面になり、このため、Ｈ－１Ｌｉｎｅ画面には行ずれが発生しており、すなわち、表示画面は完全に歪んでしまう。行ずれが深刻である場合、Ｈ－１ｌｉｎｅ画面が全行点灯している。

【0034】

このため、例えば解像度及びリフレッシュレートが８Ｋ、１２０Ｈｚである表示製品の重負荷Ｈ－１ｌｉｎｅ画面の行ずれの問題を解決するために、ゲート線の負荷（抵抗器及びコンデンサ）を低減させる必要がある。ただし、解像度が８Ｋである表示製品のゲート線がすべて銅線であり、またプロセスの上でプロセスにより実現可能な最大の銅厚さになるため、プロセスだけでゲート線の負荷を低下させると、最適化には限りがあり、このため、他の解決方法が求められる。

【0035】

本開示の少なくとも１つの実施例は表示パネルを提供し、前記表示パネルは、ゲート駆動回路と、複数本のクロック信号線と、タイミングコントローラと、複数の行ずれ防止回路と、を含み、タイミングコントローラは第１クロック信号を供給するように構成され、複数の行ずれ防止回路はタイミングコントローラ及び複数本のクロック信号線に接続され、タイミングコントローラによって供給される第１クロック信号を第２クロック信号に調整するとともに、第２クロック信号を複数本のクロック信号線に出力するように構成され、第２クロック信号の立ち下がりエッジの立ち下がり時間が第１クロック信号の立ち下がりエッジの立ち下がり時間よりも小さく、ゲート駆動回路は、複数本のクロック信号線にそれぞれ接続される、カスケード接続される複数のシフトレジスタユニットを含み、ゲート駆動回路は、第２クロック信号を出力信号として１行ずつ出力するように構成され、これにより、出力信号の立ち下がりエッジの立ち下がり時間を短縮し、複数の行ずれ防止回路の各々は少なくとも１つの抵抗器と少なくとも１つのインダクタを含む。

【0036】

本開示の実施例の表示パネルでは、タイミングコントローラとゲート駆動回路との間にインダクタが直列接続されることにより、誘導性負荷が形成され、クロック信号線における容量性負荷が相殺され、これにより、クロック信号線には抵抗性負荷のみが存在し、クロック信号線における寄生コンデンサによりクロック信号の立ち下がりエッジの立ち下がり時間が長くなることが回避され、行ずれ表示が避けられる。また、タイミングコントローラとゲート駆動回路との間に抵抗器が直列接続されることにより、クロック信号線における電流が減少し、クロック信号線の発熱が低減し、表示パネルの性能が向上する。

【0037】

以下、図面を参照して本開示の実施例及びいくつかの例について詳細に説明する。

【0038】

図２は本開示の少なくとも１つの実施例による表示パネルの概略図である。例えば、該表示パネルは解像度が８Ｋ、リフレッシュレートが１２０Ｈｚの表示パネルであってもよいが、他の解像度又はリフレッシュレートを持つ表示パネルであってもよく、本開示の実施例はこれを限定しない。例えば、図２に示すように、いくつかの例では、該表示パネル１はゲート駆動回路１０を含む。例えば、図２に示すように、別のいくつかの例では、該表示パネル１は表示領域４０をさらに含み、表示領域４０はゲート駆動回路１０に接続される画素アレイを含み、画素アレイは多行多列のサブ画素４１０を含む。例えば、別のいくつかの例では、該表示パネル１はデータ駆動回路３０と複数本のデータ線ＤＬをさらに含んでもよい。複数本のデータ線Ｄは複数列のサブ画素４１０に電気的に接続され、データ駆動回路３０によって供給されるデータ信号を複数列のサブ画素４１０に伝送するように構成される。

【0039】

例えば、データ駆動回路３０はデータ信号を画素アレイに供給し、ゲート駆動回路１０はゲート走査信号を画素アレイに供給するためのものである。データ駆動回路３０はデータ線ＤＬを介してサブ画素４１０に電気的に接続され、ゲート駆動回路１０はゲート走査信号線ＧＬを介してサブ画素４１０に電気的に接続される。

【0040】

例えば、該ゲート駆動回路は、例えば液晶表示パネル、有機発光ダイオードの表示パネルなどの表示パネルを駆動し、表示パネルの複数本のゲート走査信号線にゲート走査信号を順次供給し、表示パネルが１フレームの画面を表示する間にプログレッシブ走査やインターレース走査などを行うためのものである。

【0041】

図３は本開示の少なくとも１つの実施例による別の表示パネルの概略図である。例えば、図３に示すように、図２に示す例に基づいて、この表示パネル１は複数本のクロック信号線ＣＬＫ１～ＣＬＫｍ（ｍは０よりも大きい偶数）と、タイミングコントローラ３００と、複数の行ずれ防止回路と、をさらに含む。明確かつ簡潔にするために、図３には、表示領域４０及びデータ駆動回路３０が示されており、これらの詳細は図２の説明を参照すればよく、ここでは詳しく説明しない。

【0042】

例えば、ｍは２、４、６、１２、１６などであってもよく、すなわち、複数本のクロック信号線は２、４、６、１２、１６本などであってもよく、すなわち、クロック信号線の本数は２の整数倍であり、本開示の実施例はこれを限定しない。例えば、複数本のクロック信号線の間の間隔は４μｍ～１００μｍの間、例えば４～２０μｍであってもよく、本開示の実施例はこれを限定しない。

【0043】

例えば、タイミングコントローラ３００は第１クロック信号を供給するように構成される。

【0044】

例えば、複数の行ずれ防止回路４００はタイミングコントローラ３００及び複数本のクロック信号線ＣＬＫ１～ＣＬＫｍに接続され、タイミングコントローラ３００によって供給される第１クロック信号を第２クロック信号に調整するとともに、第２クロック信号を複数本のクロック信号線ＣＬＫ１～ＣＬＫｍに出力するように構成される。

【0045】

例えば、いくつかの例では、複数の行ずれ防止回路４００は複数本のクロック信号線ＣＬＫ１に１対１で対応して接続設けられ、すなわち、１本のクロック信号線は１つの行ずれ防止回路４００に接続され、本開示の実施例はこれを限定しない。

【0046】

例えば、別のいくつかの例では、ピーク電流などを低下させるために、該行ずれ防止回路４００はタイミングコントローラ３００と、例えば、図１０に示す第１電圧端子～第４電圧端子に第１電圧～第４電圧を供給する電源線など他の電源線との間に設けられてもよく、本開示の実施例はこれを限定しない。

【0047】

例えば、図３に示すように、ゲート駆動回路１０は、複数本のクロック信号線ＣＬＫ１～ＣＬＫｍにそれぞれ接続される、カスケード接続される複数のシフトレジスタユニットＧＯＡを含み、ゲート駆動回路１０は、第２クロック信号を出力信号として１行ずつ出力するように構成され、これにより、出力信号の立ち下がりエッジの立ち下がり時間を短縮する。

【0048】

例えば、ｍ＝１２の場合、図３に示すように、複数本のクロック信号線は、第１クロック信号線ＣＬＫ１、第２クロック信号線ＣＬＫ２、第３クロック信号線ＣＬＫ３、第４クロック信号線ＣＬＫ４、第５クロック信号線ＣＬＫ５、第６クロック信号線ＣＬＫ６、第７クロック信号線ＣＬＫ７、第８クロック信号線ＣＬＫ８、第９クロック信号線ＣＬＫ９、第１０クロック信号線ＣＬＫ１０、第１１クロック信号線ＣＬＫ１１、第１２クロック信号線ＣＬＫ１２を含む。

【0049】

例えば、図３に示すように、第１クロック信号線ＣＬＫ１は第１２ｎ－１１段のシフトレジスタのクロック信号端子に接続され、第２クロック信号線ＣＬＫ２は第１２ｎ－１０段のシフトレジスタのクロック信号端子に接続され、第３クロック信号線ＣＬＫ３は第１２ｎ－９段のシフトレジスタのクロック信号端子に接続され、第４クロック信号線ＣＬＫ４は第１２ｎ－８段のシフトレジスタのクロック信号端子に接続され、第５クロック信号線ＣＬＫ５は第１２ｎ－７段のシフトレジスタのクロック信号端子に接続され、第６クロック信号線ＣＬＫ６は第１２ｎ－６段のシフトレジスタのクロック信号端子に接続され、第７クロック信号線ＣＬＫ７は第１２ｎ－５段のシフトレジスタのクロック信号端子に接続され、第８クロック信号線ＣＬＫ８は第１２ｎ－４段のシフトレジスタのクロック信号端子に接続され、第９クロック信号線ＣＬＫ９は第１２ｎ－３段のシフトレジスタのクロック信号端子に接続され、第１０クロック信号線ＣＬＫ１０は第１２ｎ－２段のシフトレジスタのクロック信号端子に接続され、第１１クロック信号線ＣＬＫ１１は第１２ｎ－１段のシフトレジスタのクロック信号端子に接続され、第１２クロック信号線ＣＬＫ１２は第１２ｎ段のシフトレジスタのクロック信号端子に接続され、ｎは１以上の整数である。

【0050】

なお、他の本数のクロック信号線の場合は、シフトレジスタユニットとの接続方式が１２本のクロック信号線の場合と類似しているので、ここでは詳しく説明しない。もちろん、他の接続方式を採用してもよく、本開示の実施例はこれを限定しない。

【0051】

図４Ａは本開示の少なくとも１つの実施例による第１クロック信号及び第２クロック信号の概略図であり、図４Ｂは本開示の少なくとも１つの実施例による行ずれ防止回路４００を追加する前後のゲート駆動回路が出力する出力信号の概略図である。例えば、図４Ａに示すように、上下の２つの波形図は、それぞれタイミングコントローラ３００の近位端にある第１クロック信号と第２クロック信号の比較図、及びタイミングコントローラ３００の遠位端にある第１クロック信号と第２クロック信号の比較図である。

【0052】

例えば、図４Ａに示すように、第２クロック信号（図４Ａの実線に示す波形）の立ち下がりエッジの立ち下がり時間ｔ１は第１クロック信号（図４Ａの点線に示す波形）の立ち下がりエッジの立ち下がり時間ｔ２よりも小さい。

【0053】

例えば、図４Ｂに示すように、実線はゲート駆動回路が出力する第２クロック信号を出力信号とし、点線はゲート駆動回路が出力する第１クロック信号を出力信号とする。図４Ｂに示すように、ゲート駆動回路１０が第２クロック信号を出力信号として１行ずつ出力する場合、出力信号の立ち下がりエッジの立ち下がり時間がｔ２からｔ１に短縮され、これにより、行ずれの発生を回避できる。

【0054】

図４Ｃは本開示の少なくとも１つの実施例によるクロック信号線の寄生コンデンサの概略図である。

【0055】

例えば、図４Ｃに示すように、クロック信号線ＣＬＫ１の容量負荷は、クロック信号線ＣＬＫ１のアダプタ電極Ｅ１と異なるシフトレジスタユニットに接続されるクロック信号線ＣＬＫ２～ＣＬＫｍとの重なり箇所で発生する寄生コンデンサＣ１１、及びシフトレジスタユニットの出力トランジスタ（図１２に示す第３トランジスタＴ３）のゲートとアダプタ電極Ｅ１との重なり箇所で発生する寄生コンデンサＣ２１に由来する。本開示のいくつかの実施例では、クロック信号線にインダクタを直列接続して誘導性負荷を導入することにより、クロック信号線の容量性負荷（例えば、寄生コンデンサＣ１１及びＣ２１）を相殺し、クロック信号のインピーダンスを低下させ、クロック信号の立ち下がりエッジの立ち下がり時間を減少させ、出力信号の立ち下がりエッジの立ち下がり時間を減少させることができ、これによって、行ずれの発生を回避することができる。

【0056】

なお、明瞭かつ簡潔にするために、以上では、クロック信号線ＣＬＫ１のみを例にして説明したが、残りのクロック信号線ＣＬＫ２～ＣＬＫｍはクロック信号線ＣＬＫ１と類似しているので、ここでは詳しく説明しない。

【0057】

例えば、複数の行ずれ防止回路４００の各々は、少なくとも１つの抵抗器と、少なくとも１つのインダクタと、を含む。例えば、少なくとも１つの抵抗器及び少なくとも１つのインダクタは直列接続又は並列接続される。

【0058】

例えば、各々の行ずれ防止回路４００の等価抵抗器の総抵抗値は１オーム（Ω）～１０００オームであり、各々の行ずれ防止回路の等価インダクタの総インダクタンスは１μＨ～１０００μＨである。例えば、いくつかの例では、各々の行ずれ防止回路４００の等価抵抗器の総抵抗値は１５０Ωであり、各々の等価インダクタの総インダクタンスは１００μＨであり、もちろん、他の数値であってもよく、実際の状況に応じて決定されてもよいが、本開示の実施例はこれを限定しない。

【0059】

例えば、少なくとも１つの抵抗器の第１端子はタイミングコントローラ３００に接続され、少なくとも１つの抵抗器の第２端子は少なくとも１つのインダクタに接続される。

【0060】

例えば、図３に示すように、クロック信号線ＣＬＫ１に接続される行ずれ防止回路４００は抵抗器Ｒ１とインダクタＬ１を含む。例えば、クロック信号線ＣＬＫ２に接続される行ずれ防止回路４００は抵抗器Ｒ２とインダクタＬ２を含み、クロック信号線ＣＬＫ３に接続される行ずれ防止回路４００は抵抗器Ｒ３とインダクタＬ３を含み、クロック信号線ＣＬＫｍ－１に接続される行ずれ防止回路４００は抵抗器Ｒｍ－１とインダクタＬｍ－１を含み、クロック信号線ＣＬＫｍに接続される行ずれ防止回路４００は抵抗器ＲｍとインダクタＬｍを含む。

【0061】

例えば、抵抗器Ｒ１～Ｒｍの第１端子はタイミングコントローラ３００に接続され、抵抗器Ｒ１～Ｒｍの第２端子はインダクタＬ１～Ｌｍの第１端子にそれぞれ接続され、インダクタＬ１～Ｌｍの第２端子はそれぞれ複数本のクロック信号線ＣＬＫ１～ＣＬＫｍに１対１で対応して接続される。

【0062】

例えば、上記の各抵抗器の抵抗値は等しくてもよく、例えば、抵抗器Ｒ１の抵抗値＝抵抗器Ｒ２の抵抗値＝抵抗器Ｒ３の抵抗値＝抵抗器Ｒｍ－１の抵抗値＝抵抗器Ｒｍの抵抗値、例えば、＝１５０Ωであり、もちろん、上記の各抵抗器の抵抗値は等しくなくてもよく、例えば、タイミングコントローラ３００からクロック信号線までの間隔に応じて決定されてもよく、タイミングコントローラ３００からクロック信号線までの間隔が大きいほど、抵抗値が小さく、例えば、抵抗器Ｒ１の抵抗値＜抵抗器Ｒ２の抵抗値＜抵抗器Ｒｍの値であり、具体的には、実際の状況に応じて決定されてもよく、本開示の実施例はこれを限定しない。

【0063】

例えば、上記の各インダクタのインダクタンスは等しくてもよく、例えば、インダクタＬ１のインダクタンス＝インダクタＬ２のインダクタンス＝インダクタＬ３のインダクタンス＝インダクタＬ３ｍ－１のインダクタンス＝インダクタＬｍのインダクタンス、例えば、＝１００μＨであり、もちろん、上記の各个インダクタのインダクタンスは等しくなくてもよく、例えば、タイミングコントローラ３００からクロック信号線までの間隔に応じて決定されてもよく、タイミングコントローラ３００からクロック信号線までの間隔が大きいほど、インダクタンスが小さく、例えば、インダクタＬ１のインダクタンス＜インダクタＬ２のインダクタンス＜インダクタＬｍのインダクタンスであり、具体的には、実際の状況に応じて決定されてもよく、本開示の実施例はこれを限定しない。

【0064】

なお、明瞭かつ簡潔にするために、図３においては、少なくとも１つの抵抗器は１つの抵抗器を含み、少なくとも１つのインダクタは１つのインダクタを含み、該抵抗器とインダクタは直列接続される場合のみが示されているが、本開示の実施例はこれを限定せず、複数の抵抗器及びインダクタを含んでもよい。

【0065】

図４Ｅは本開示の少なくとも１つの実施例による表示パネルの平面概略図であり、図４Ｅに示すように、該表示パネルは、表示領域１１と、表示領域１１を取り込む周辺領域１２と、を含む。例えば、周辺領域１２が曲がった場合、周辺領域１２はコーナ部分１３を含む。例えば、表示領域１１はゲート駆動回路の出力信号を受信してゲート走査信号として表示する、アレイ状に配列された複数の画素を含む。周辺領域１２は表示領域１１中の複数のサブ画素を表示駆動するゲート駆動回路１０や複数本のクロック信号線などの構造を含む。

【0066】

例えば、図４Ｅに示すように、該表示パネルは回路基板６００をさらに含み、例えば、タイミングコントローラ３００及び行ずれ防止回路４００は該回路基板６００に設けられてもよく、具体的な構成は本分野の構成を参照すればよいので、ここでは詳しく説明しない。

【0067】

いくつかの例では、タイミングコントローラ３００とインダクタＬ１との間のクロック信号線に抵抗器Ｒ１を直列接続することによって、表示パネルのコーナ部分の温度を下げ、表示パネルが深刻に発熱して黒くなったりする問題や火災のリスクを回避することができる。解像度が８Ｋ、リフレッシュレートが１２０Ｈｚの表示製品では、クロック信号線の信号伝送頻度が高いため、シフトレジスタユニットＧＯＡの駆動能力が高く、クロック信号線の電流が大きく、表示パネルのコーナ部分では、クロック信号線の配線が曲がったので配線が密になり、そして、額縁を考慮して、一般には温度が高く、検証データでテストした結果、解像度が８Ｋ、リフレッシュレートが１２０Ｈｚの表示パネルが作動するときに、コーナの温度が７０℃以上に達し、抵抗器を直列接続することにより、表示パネルのコーナ部分の温度を５０℃に下げることができ、このため、クロック信号線に抵抗器を直列接続することにより、表示パネルのコーナ部分の温度を下げ、ユーザエクスペリエンスを向上させ、表示パネルの寿命を延ばすことができる。

【0068】

すべてのパッシブデバイスが抵抗器とインダクタを直列接続したもの、抵抗器とコンデンサを並列接続直列接続したものに等価である。このため、図３に示す直列接続する抵抗器及びインダクタはすべてデバイスが最も少ない例であり、別のいくつかの例では、例えば抵抗器の傍にインダクタを並列接続しても、インダクタの傍に抵抗器を並列接続しても、本開示の特許範囲に属し、本開示の実施例はこれを限定しない。

【0069】

図５は本開示の少なくとも１つの実施例による別の表示パネルの概略図である。例えば、図５に示すように、本例では、少なくとも１つの抵抗器は第１抵抗器Ｒ１と第２抵抗器Ｒ１’を含み、少なくとも１つのインダクタは第１インダクタＬ１’と第２インダクタＬ１を含み、第１抵抗器Ｒ１と第１インダクタＬ１’は並列接続されて第１素子４１０を形成し、第２抵抗器Ｒ１’と第２インダクタＬ１は並列接続されて第２素子４２０を形成する。例えば、図５に示すように、該第１素子４１０と第２素子４２０は直列接続される。

【0070】

例えば、本例では、第１素子４１０及び第２素子４２０はインダクタに等価であってもよく、第１素子４１０の等価インダクタ及び第２素子４２０の等価インダクタの総インダクタンスは１μＨ～１０００μＨであってもよく、又は、別のいくつかの例では、第１素子及び第２素子が抵抗器に等価である場合、第１素子の等価抵抗器及び第２素子の等価抵抗器の総抵抗値は１オーム～１０００オームである。

【0071】

例えば、別のいくつかの例では、例えば、第１素子４１０又は第２素子４２０は直列接続又は並列接続される複数の抵抗器を含んでもよい。例えば、行ずれ防止回路４００が１つの抵抗器のみを含む場合、該抵抗器の抵抗値は１オーム～１０００オームであり、並列接続される２つの抵抗器を含む場合、各々の抵抗器の抵抗値は２０００オームであってもよく、これにより、並列接続された抵抗値は１０００オームになり、該第１素子４１０の等価抵抗器又は第２素子４２０の等価抵抗器の抵抗値（すなわち、行ずれ防止回路４００の等価抵抗器の総抵抗値）が１オーム～１０００オームであることを満たせばよく、本開示の実施例はこれを限定しない。

【0072】

例えば、別のいくつかの例では、例えば、第１素子４１０又は第２素子４２０は直列接続又は並列接続される複数のインダクタを含んでもよい。例えば、行ずれ防止回路４００が１つのインダクタのみを含む場合、該インダクタのインダクタンスは１μＨ～１０００μＨであり、直列接続又は並列接続される複数のインダクタを含む場合、各々のインダクタの抵抗値は実際の状況に応じて調整されてもよく、該第１素子４１０の等価インダクタ又は第２素子４２０の等価インダクタの総インダクタンス（すなわち、行ずれ防止回路４００の等価インダクタの総インダクタンス）が１μＨ～１０００μＨであることを満たせばよく、本開示の実施例はこれを限定しない。

【0073】

図４Ｄは本開示の少なくとも１つの実施例による回路負荷モデルの概略図である。例えば、図４Ｄに示すように、１つの回路ネットワークに対しては、負荷はすべてＲＬＣネットワークとして抽象化されてもよく、該ネットワークインピーダンスは以下のとおりである。

【数1】

【0074】

ここで、実部Ｒは抵抗であり、虚部

【0075】

【数2】

【0076】

はリアクタンスであり、ｗ＝２πｆは角周波数であり、ｆは信号周波数であり、ｊは虚数単位である。

【0077】

例えば、インピーダンス振幅はＺのモードである。上記式から分かるように、回路におけるＣが一定である場合、インダクタＬを増大すると、回路インピーダンスＺを減少させることができ、

【0078】

【数3】

【0079】

の場合、回路インピーダンスが最小であって、抵抗値Ｒである。これ以降、インダクタを再度増大すると、インピーダンスはまた増大し始める。

【0080】

本開示の上記の実施例の表示パネルでは、タイミングコントローラとゲート駆動回路との間にインダクタが直列接続されることにより、誘導性負荷が形成され、クロック信号線における容量性負荷が相殺され、これにより、クロック信号線には抵抗性負荷のみが存在し、クロック信号線における寄生コンデンサによりクロック信号の立ち下がりエッジの立ち下がり時間が長くなることが回避される。また、タイミングコントローラとゲート駆動回路との間に抵抗器が直列接続されることにより、クロック信号線における電流が減少し、クロック信号線の発熱が低減し、表示パネルの性能が向上する。

【0081】

図６は本開示の少なくとも１つの実施例による第１クロック信号及び第２クロック信号の波形の概略図であり、図７は本開示の少なくとも１つの実施例による第２クロック信号及び出力信号の波形の概略図であり、図８は本開示の少なくとも１つの実施例による出力信号の拡大概略図である。

【0082】

例えば、ゲート駆動回路では、出力端子が出力する出力信号の波形はゲート駆動回路の入力波形に依存し、すなわち、クロック信号線が供給する第２クロック信号の波形に依存する。例えば、クロック信号線が供給する第２クロック信号の波形はマルチレベルを含み、これにより、ゲート駆動回路の出力端子が出力する出力信号の波形もマルチレベルを含み、例えば、図７に示すように、マルチレベルとは、１つのローレベルがマルチローレベルを含むか、又は１つのハイレベルがマルチハイレベルを含むことを意味し、本開示の実施例はこれを限定しない。

【0083】

例えば、マルチレベルの第２クロック信号は出力信号の立ち下がりエッジの立ち下がり時間が長いという問題を最適化することができ、例えば、出力信号の立ち下がりエッジの１０％（ＶＧＨ－ＶＧＬ１）～９０％（ＶＧＨ－ＶＧＬ１）の部分に基づいて立ち下がりエッジの立ち下がり時間を判断し、出力信号の波形がマルチレベルになった後、出力信号の立ち下がりエッジがアンダーシュートを形成し、出力信号の立ち下がりエッジの立ち下がり時間が小さくなる。例えば、ＶＧＨは図６に示す第１レベルであり、ＶＧＬ１は図１０に示す第１電圧端子が供給する第１電圧である。シフトレジスタユニットの出力端子から出力されるローレベルが図１０に示す出力ノイズ低減回路１８０の導通である場合、第１電圧端子ＶＧＬ１によって供給される第１電圧を出力端子に出力するため、立ち下がりエッジのアンダーシュート高さの値がＶＧＨ～ＶＧＬ１である。

【0084】

例えば、いくつかの例では、第１クロック信号は時間領域で順番に配置された第１レベルＶＧＨと第２レベルＬＶＧＬを含み、第２クロック信号は前記時間領域で順番に配置された第３レベルＶＧＨ３と第４レベルを含み、第１レベルＶＧＨは第２レベルＬＶＧＬよりも高く、第３レベルＶＧＨ３は第４レベルよりも高く、第４レベルは第１サブレベルＬＶＧＬ１と第２サブレベルＬＶＧＬ２を含み、時間領域において、第２サブレベルＬＶＧＬ２は第３レベルＶＧＨ３と第１サブレベルＬＶＧＬ１との間にある。例えば、いくつかの例では、第２サブレベルＬＶＧＬ２は第１サブレベルＬＶＧＬ１よりも低く、これにより、第２クロック信号の立ち下がりエッジは第３レベルＶＧＨ３から第２サブレベルＬＶＧＬ２までのアンダーシュートを形成し、立ち下がりエッジの立ち下がり時間を短縮することができる。

【0085】

例えば、いくつかの例では、第１サブレベルＬＶＧＬ１＝－１０Ｖ（ボルト）であり、第２サブレベルＬＶＧＬ２＝－１５Ｖであり、もちろん、他の数値であってもよく、例えば、第１サブレベル及び第２サブレベルの値の範囲は－４Ｖ～－２０Ｖであってもよく、具体的には、実際の状況に応じて決定されてもよく、本開示の実施例はこれを限定しない。

【0086】

例えば、第１サブレベルＬＶＧ１は図１０に示す第１電圧端子ＶＧＬ１によって供給される第１電圧に等しくてもよく、例えば、両方ともに－１０Ｖであり、図１０に示す第２電圧端子ＶＧＬ２によって供給される第２電圧は例えば－８Ｖであり、具体的には、実際の状況に応じて決定されてもよく、本開示の実施例はこれを限定しない。

【0087】

例えば、本開示のいくつかの実施例では、第１レベルＶＧＨ及び第３レベルＶＧＨ３はハイレベルであり、第２レベルＬＶＧＬ及び第４レベルはローレベルであり、以下の実施例でも同様であるため、ここでは詳しく説明しない。

【0088】

例えば、図６に示すように、第１レベルＶＧＨと第３レベルＶＧＨ３は等しく又はほぼ等しく、第１サブレベルＬＶＧＬ１と第２レベルＬＶＧＬは等しく又はほぼ等しく、本開示の実施例はこれを限定しない。

【0089】

例えば、図８に示すように、ゲート駆動回路は第２クロック信号を出力信号として出力するため、出力信号の立ち下がりエッジも第３レベルＶＧＨ３から第２サブレベルＬＶＧＬ２までのアンダーシュートを形成し、出力信号の立ち下がりエッジの立ち下がり時間を短縮することができ、出力信号の立ち下がりエッジの立ち下がり時間を第１時間（すなわち、立ち下がり時間はＡ１からＡ３までの水平方向の距離）から第２時間（すなわち、立ち下がり時間はＡ１からＡ２までの水平方向の距離）に短縮することができる。

【0090】

図９は本開示の少なくとも１つの実施例による別の第２クロック信号の概略図である。

【0091】

例えば、図９に示すように、別のいくつかの例では、第３レベルＶＧＨ３は第３サブレベルＶＧＨ５と第４サブレベルＶＧＨ４を含み、時間領域において、第４サブレベルＶＧＨ４は第３サブレベルＶＧＨ５と第２サブレベルＬＶＧＬ２との間にあり、すなわち、時間領域において、第３サブレベルＶＧＨ５＞第４サブレベルＶＧＨ４＞第２サブレベルＬＶＧＬ２＞第１サブレベルＬＶＧＬ１である。

【0092】

例えば、第３サブレベルＶＧＨ５は第４サブレベルＶＧＨ４よりも高く、これにより、該第２クロック信号の第３サブレベルＶＧＨ５を出力する場合、容量の電荷保存則に従って、第３トランジスタＴ３のゲート（すなわち、図１２に示すＮ１ノード）の電圧を高め、第３トランジスタＴ３をより完全にオンにすることができ、具体的には、図１０～図１２についての以下の説明を参照すればよいので、ここでは詳しく説明しない。

【0093】

例えば、いくつかの例では、第４サブレベルＶＧＨ４と第１レベルＶＧＨは等しく又はほぼ等しく、すなわち、第４サブレベルＶＧＨ４と第３レベルＶＧＨ３は等しく又はほぼ等しく、本開示の実施例はこれを限定しない。

【0094】

例えば、図６及び図９に示すように、該第２サブレベルＬＶＧＬ２及び第３サブレベルＶＧＨ５の幅は０．５Ｈ－ｍ／２Ｈ、０．５Ｈ－２Ｈであってもよく、１Ｈは１行の画素を充電するのに要する時間である。例えば、１２本のクロック信号線を含む、すなわち、ｍ＝１２の場合、第２サブレベルＬＶＧＬ２及び第３サブレベルＶＧＨ５の幅は６Ｈ、すなわち、１行のサブ画素を充電するのに要する時間の６倍以下であってもよく、具体的な幅の範囲は実際の状況に応じて決定されてもよく、本開示の実施例はこれを限定しない。

【0095】

例えば、いくつかの例では、第２クロック信号の波形はマルチレベルを採用するのではなく、立ち下がりエッジでＶＧＨ５～ＬＶＧＬ２のアンダーシュートを直接形成してもよい。例えば、本例では、第１クロック信号は時間領域で順番に配置された第１レベルと第２レベルを含み、第２クロック信号は時間領域で順番に配置された第３レベルと第４レベルを含み、第１レベルは第２レベルよりも高く、第３レベルは第４レベルよりも高く、第２レベルは第４レベルよりも高い。第３レベルは第１レベルよりも高い。

【0096】

例えば、第１レベルは図６に示すＶＧＨであり、第２レベルは図６に示すＬＶＧＬであり、第３レベルは図９に示すＶＧＨ５であり、第４レベルは図６又は図９に示すＬＶＧＬ２であり、これらの幅はすべてｍ／２Ｈである。

【0097】

該実施例では、第２クロック信号の波形立ち下がりエッジがＶＧＨ５～ＬＶＧＬ２のアンダーシュートを形成し、該アンダーシュートは第１クロック信号の立ち下がりエッジでのアンダーシュートＶＧＨ－ＬＶＧＬよりも大きいため、立ち下がりエッジの立ち下がり時間が短縮される。

【0098】

例えば、第１レベルＶＧＨ、第３レベルＶＧＨ３、第３レベルＶＧＨ３に含まれる第３サブレベルＶＧＨ５及び第４サブレベルＶＧＨ４、図１０に示す第３電圧端子ＶＧＨ１によって供給される第３電圧、図１０に示す第４電圧端子ＶＧＨ２によって供給される第４電圧の値の範囲はいずれも２５Ｖ～４０Ｖであってもよく、例えば、図９に示す例では、第１レベルＶＧＨは３２Ｖであり、第３サブレベルＶＧＨ５は３６Ｖであり、第４サブレベルＶＧＨ４は３２Ｖであり、図６に示す例では、第３レベルＶＧＨ３は３２Ｖであり、具体的には、実際の状況に応じて決定されてもよく、本開示の実施例はこれを限定しない。

【0099】

例えば、別のいくつかの例では、該表示パネルは、ロジックレベル信号を第１クロック信号に変換するか、又は第１クロック信号を図６又は図９に示す上記のマルチ信号を有する第２クロック信号に変換するように構成されるレベル変換回路（図示せず）をさらに含む。

【0100】

例えば、いくつかの例では、レベル変換回路は、ロジックレベルを、マルチ信号を有する第１クロック信号に変換し、次に、該第１クロック信号を行ずれ防止回路４００に出力することができ、行ずれ防止回路はマルチ信号を有する第２クロック信号を複数本のクロック信号線に出力し、別のいくつかの例では、レベル変換回路は、第１クロック信号を、図６又は図９に示す上記のマルチ信号を有する第２クロック信号に変換し、次に、行ずれ防止回路に入力することができる。また、行ずれ防止回路から第２クロック信号を受信してから、レベル変換回路によって第２クロック信号についてマルチレベル設定を行い、次に、マルチレベルに設定された第２クロック信号を複数本のクロック信号線に出力してもよい、本開示の実施例はこれを限定しない。

【0101】

例えば、該クロック信号は、ハイレベルが１つ、ローレベルが複数、又はハイレベルとローレベルの両方が複数であるマルチレベルのデザインを採用し、これにより、第２クロック信号がアンダーシュートを形成して、立ち下がりエッジの立ち下がり時間の遅延が低減し、出力信号の立ち下がりエッジの立ち下がり時間が短縮され、これにより、ゲート駆動回路の駆動能力はある程度増強され得、例えば解像度４Ｋの表示製品、解像度８Ｋの表示製品、チップオンフィルム（ＣＯＦ：Ｃｈｉｐ Ｏｎ Ｆｌｅｘ又はＣｈｉｐ Ｏｎ Ｆｉｌｍ）製品など、すべての製品の駆動に有用になる。

【0102】

例えば、いくつかの実施例では、クロック信号のマルチレベル構成だけを採用してもよく、このような場合も、シフトレジスタユニットの駆動能力はある程度増強され得る。

【0103】

例えば、別のいくつかの例では、タイミングコントローラ３００と複数本の信号線との間に抵抗器のみを直列接続してもよく、これにより、クロック信号線の電流を効果的に低下させ、表示パネルのコーナ部での温度を大幅に下げ、これは、クロック信号線の数が少なく充電率が十分である製品に適している。

【0104】

例えば、別のいくつかの例では、タイミングコントローラ３００と複数本の信号線との間にインダクタのみを直列接続してもよく、インダクタンス値は例えば１０μＨ～５００μＨの間であり、これにより、クロック信号線の遅延を大幅に最適化させ、シフトレジスタユニットの駆動能力を高めることができ、これは、充電率の向上が必要であり、ＧＯＥエッジが不十分である製品に適しており、画面に横縞がある製品にも適している。

【0105】

なお、上記の各実施例を任意に組み合わせることができ、本開示の実施例はこれを限定しない。

【0106】

例えば、シフトレジスタユニットは、例えば、４Ｔ１Ｃ、１０Ｔ４Ｃ、２１Ｔ１Ｃなど本分野の回路構造を採用してもよく、本開示の実施例はこれを限定せず、その具体的な駆動過程は本分野の通常の説明を参照すればよいので、ここでは詳しく説明しない。

【0107】

図１０は本開示の一実施例によるシフトレジスタユニットの概略図である。図１０に示すように、該シフトレジスタユニット５００は、入力回路１１０と、出力回路１２０と、第１ノードＮ１と、第１ノード制御回路１３０と、を含む。ゲート駆動回路は複数の該シフトレジスタユニット５００をカスケード接続することにより得られ得、該ゲート駆動回路は表示パネルを駆動し、表示パネルの複数本のゲート線に走査信号を順次供給し、表示パネルに１フレームの画面を表示する間にプログレッシブ走査やインターレース走査等を行うためのものである。

【0108】

図１０に示すように、入力回路１１０は第１ノードＮ１（例えば、ここではプルアップノード）に接続され、入力信号に応答して第１ノードＮ１を充電するように構成される。例えば、いくつかの例では、入力回路１１０は入力信号端子ＩＮＴ及び第１ノードＮ１に接続され、入力信号端子ＩＮＴによって供給される入力信号の制御下で導通するように構成され、これにより、入力信号端子ＩＮＴは第１ノードＮ１に接続され、入力信号端子ＩＮＴによって供給される入力信号は第１ノードＮ１に入力され、第１ノードＮ１の電位は作動電位に充電される（例えばプルアップ）。

【0109】

出力回路１２０は出力端子ＯＵＴを含み、第１ノードＮ１に接続され、第１ノードＮ１のレベル信号の制御下で、出力信号を出力端子ＯＵＴで出力するように構成される。例えば、いくつかの例では、出力回路１２０はクロック信号端子ＣＬＫ、第１ノードＮ１及び出力端子ＯＵＴに接続され、第１ノードＮ１のレベル信号の制御下で導通し、クロック信号端子ＣＬＫによって供給される第２クロック信号を出力端子ＯＵＴに伝送し、出力信号として出力端子ＯＵＴで出力するように構成される。又は、別の例では、出力回路１２０はまた、１つの電圧端子に接続され、クロック信号端子ＣＬＫによって供給される第２クロック信号を制御信号として、該電圧端子と出力端子ＯＵＴを接続するか否かを制御し、該電圧端子の電圧信号を出力端子ＯＵＴに伝送して、出力信号として出力端子ＯＵＴで出力するか否かを制御する。

【0110】

例えば、クロック信号端子ＣＬＫはクロック信号線ＣＬＫ１～ＣＬＫｍのうちの１つに接続されて、第２クロック信号を受信し、第２クロック信号を出力信号として出力端子ＯＵＴに出力する。

【0111】

例えば、出力端子ＯＵＴは、複数の出力端子、例えばシフト出力端子と少なくとも１つの走査信号出力端子を含んでもよく、これにより、出力信号例えばクロック信号端子ＣＬＫによって供給される第２クロック信号をシフト出力端子及び走査信号出力端子に出力し、高該シフトレジスタユニット５００の駆動能力を高める。例えば、本開示の少なくとも１つの実施例によるシフトレジスタユニットでは、少なくとも１つの走査信号出力端子は１つの走査信号出力端子を含む。例えば、シフト出力端子は次段のシフトレジスタユニット５００に入力信号及びリセット信号を供給し、走査信号出力端子は表示パネルにおける１行の画素ユニットの画素回路に駆動信号を供給するためのものである。このようにして、画素領域内の負荷及び信号がカスケード接続されたシフトレジスタユニットに与える影響を低減させることができる。例えば、シフト出力端子及び走査信号出力端子は同じ出力信号を出力する。なお、他の例では、複数の走査信号出力端子を含む場合、各走査信号出力端子は異なる出力信号を出力してもよく、具体的な構成は実際の状況に応じて決定され、本開示の実施例はこれを限定しない。

【0112】

第１ノード制御回路１３０は第２ノードＮ２及び第３ノードＮ３にそれぞれ接続され、入力信号に応答して、第２ノードＮ２及び第３ノードＮ３のレベルを制御するように構成される。例えば、該第１ノード制御回路１３０は、第２ノードＮ２、第３ノードＮ３、第２電圧端子ＶＧＬ２（例えば、ローレベルを供給）又は別に提供される電圧端子（例えば、低電圧端子）及び入力端子ＩＮＴに接続されるように構成されてもよく、これにより、入力端子ＩＮＴによって入力される入力信号の制御下で、第２ノードＮ２、第３ノードＮ３及び第２電圧端子ＶＧＬ２又は低電圧端子を電気的に接続し、第１ノードＮ１プルアップ段階において、第２ノードＮ２及び第３ノードＮ３のレベルを第２電圧にプルダウンすることを確保できる。

【0113】

なお、本開示の実施例に係るシフトレジスタユニットの「有効出力レベル」とは、シフトレジスタユニットに接続された表示パネルの画素回路中のスイッチングトランジスタを導通して、画素回路にデータ信号を書き込むことができるレベルを意味し、このような場合、「無効出力レベル」とは、シフトレジスタユニットに接続された画素回路中のスイッチングトランジスタを導通（すなわち、該スイッチングトランジスタをカットオフ）するレベルを意味する。画素回路中のスイッチングトランジスタのタイプ（Ｎ型又はＰ型）などの因素により、有効出力レベルは無効出力レベルよりも高いか又は低い。通常、シフトレジスタユニットの作動期間に出力端子は方形波パルス信号を出力し、有効出力レベルは該方形波パルス信号の方形波パルス部分のレベルに対応し、無効出力レベルは方形波パルス以外の部分のレベルに対応する。

【0114】

いくつかの例では、図１０に示すように、該シフトレジスタユニットは第１ノードリセット回路１５０をさらに含む。

【0115】

第１ノードリセット回路１５０は第１ノードＮ１に接続され、リセット信号に応答して第１ノードＮ１をリセットするように構成される。例えば、該第１ノードリセット回路１５０は、第１ノードＮ１、第２電圧端子ＶＧＬ２（例えば、ローレベルを供給）又は別に提供される電圧端子（例えば、低電圧端子）及びリセット端子ＲＳＴに接続されるように構成されてもよく、これにより、リセット端子ＲＳＴによって入力されるリセット信号の制御下で、第１ノードＮ１と第２電圧端子ＶＧＬ２又は低電圧端子を電気的に接続し、第１ノードＮ１をプルダウンしてリセットすることができる。

【0116】

図１０に示すように、いくつかの例では、該シフトレジスタユニット５００は、第２ノード制御回路１６０と、第１ノードノイズ低減回路１７０と、出力ノイズ低減回路１８０と、をさらに含んでもよい。

【0117】

第２ノード制御回路１６０は第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３に接続され、第１ノードＮ１のレベル信号の制御下で、第２ノードＮ２及び第３ノードＮ３のレベルを制御するように構成される。例えば、一例では、第２ノード制御回路１６０は第１ノードＮ１、第２ノードＮ２、第３ノードＮ３、第２電圧端子ＶＧＬ２、第３電圧端子ＶＧＨ１及び第４電圧端子ＶＧＨ２又は別に提供される電圧端子（例えば、高電圧端子）に接続され、第２ノードＮ２及び第３ノードＮ３をローレベルにプルダウンし、第１ノードＮ１がローレベルである場合、第２ノードＮ２及び第３ノードＮ３を第３電圧端子ＶＧＨ１又は第４電圧端子ＶＧＨ２のうちの１つに接続し、第１ノードＮ１が例えばハイレベルである場合、第２ノードＮ２及び第３ノードＮ３を第２電圧端子ＶＧＬ２又は別に提供される電圧端子（例えば、低電圧端子）に接続し、第２ノードＮ２及び第３ノードＮ３をローレベルにプルダウンするように構成される。

【0118】

例えば、別の例では、第２ノードＮ２のレベルは第１ノードＮ１のレベル及び第３電圧端子ＶＧＨ１による第３電圧で制御され、第３ノードＮ３のレベルは第１ノードＮ１のレベル及び第４電圧端子ＶＧＨ２による第４電圧で制御され、具体的な接続方式は以下で詳細に説明する。

【0119】

例えば、一例では、該第３電圧端子ＶＧＨ１及び第４電圧端子ＶＧＨ２はハイレベルを交互に入力するように構成されてもよく、すなわち、第３電圧端子ＶＧＨ１がハイレベルを入力する場合、第４電圧端子ＶＧＨ２はローレベルを入力し、一方、第３電圧端子ＶＧＨ１がローレベルを入力する場合、第４電圧端子ＶＧＨ２はハイレベルを入力し、これにより、第２ノードＮ２及び第３ノードＮ３は交互に作動し、これらに連結されるトランジスタは交互に作動し、これらのトランジスタの寿命が長くなる。例えば、別の例では、該第３電圧端子ＶＧＨ１及び第４電圧端子ＶＧＨ２はハイレベル（実装されるトランジスタがＰ型である場合、直流ローレベル）を交互に供給するクロック信号端子に置き換えてもよく、本開示の実施例はこれを限定しない。

【0120】

第１ノードノイズ低減回路１７０は第１ノードＮ１、第２ノードＮ２、及び第３ノードＮ３に接続され、第２ノードＮ２及び第３ノードＮ３のレベルの制御下で、第１ノードＮ１をノイズ低減するように構成される。例えば、第１ノードノイズ低減回路１７０は第１ノードＮ１、第２ノードＮ２、第３ノードＮ３及び第２電圧端子ＶＧＬ２に接続され、第２ノードＮ２及び第３ノードＮ３が例えばハイレベルである場合に導通するように構成され、これにより、第１ノードＮ１を第２電圧端子ＶＧＬ２又は別に提供される電圧端子（例えば、低電圧端子）に接続し、第１ノードＮ１の電位を非作動電位にプルダウンすることで、第１ノードＮ１のノイズ低減を実現する。

【0121】

出力ノイズ低減回路１８０は第２ノードＮ２、第３ノードＮ３及び出力端子ＯＵＴに接続され、第２ノードＮ２及び第３ノードＮ３のレベルの制御下で、出力端子ＯＵＴをノイズ低減するように構成される。例えば、出力ノイズ低減回路１８０は第２ノードＮ２、第３ノードＮ３、第２電圧端子ＶＧＬ２及び出力端子ＯＵＴに接続され、第２ノードＮ２が例えばハイレベルである場合に導通するように構成され、これにより、出力端子ＯＵＴを第２電圧端子ＶＧＬ２又は別に提供される電圧端子（例えば、低電圧端子）に接続することで、出力端子ＯＵＴのノイズ低減を実現する。

【0122】

図１０に示すように、別のいくつかの例では、シフトレジスタユニット５００はマスタリセット回路１９０をさらに含む。

【0123】

例えば、マスタリセット回路１９０は第１ノードＮ１に接続され、マスタリセット信号に応答して第１ノードＮ１をリセットするように構成される。例えば、該マスタリセット回路１９０は、第１ノードＮ１、第２電圧端子ＶＧＬ２（例えば、ローレベルを供給）又は別に提供される電圧端子（例えば、低電圧端子）及びマスタリセット端子ＴＲＳＴに接続されるように構成されてもよく、これにより、マスタリセット端子ＴＲＳＴによって入力されるマスタリセット信号の制御下で、第１ノードＮ１を第２電圧端子ＶＧＬ２又は低電圧端子に電気的に接続し、第１ノードＮ１をプルダウンしてリセットすることができる。

【0124】

例えば、第１電圧端子ＶＧＬ１は、直流ローレベル信号（例えばクロック信号のローレベル部分以下）を供給する、例えば接地するように構成され、ここでは、該直流ローレベル信号は第１電圧と呼ばれ、例えば、以下の各実施例も同様であるので、ここでは詳しく説明しない。

【0125】

例えば、第２電圧端子ＶＧＬ２は、直流ローレベル信号（例えばクロック信号のローレベル部分以下）を供給する、例えば接地するように構成され、ここでは、該直流ローレベル信号は第２電圧と呼ばれ、例えば、該第２電圧は第１電圧以下であってもよく、以下の各実施例も同様であるので、ここでは詳しく説明しない。

【0126】

例えば、第３電圧端子ＶＧＨ１は、直流ハイレベル信号を供給するように構成され、第３電圧端子ＶＧＨ１によって供給される信号は第３電圧と呼ばれ、第４電圧端子ＶＧＨ２も、直流ハイレベル信号を供給するように構成され、第４電圧端子ＶＧＨ２によって供給される信号は第４電圧と呼ばれ、例えば、第３電圧及び第４電圧は同じ電圧であってもよく、かつ、いずれも第１電圧及び第２電圧よりも大きく、以下の各実施例も同様であるので、ここでは詳しく説明しない。

【0127】

図１１は図１０に示すシフトレジスタユニットの具体例の回路図である。図１１に示すように、該シフトレジスタユニット５００は第２トランジスタ～第２９トランジスタＴ２～Ｔ２９、及び蓄積コンデンサＣをさらに含む。なお、以下の説明においては、各トランジスタがＮ型トランジスタである場合を例にして説明するが、これは本開示の実施例を制限するものではない。

【0128】

入力回路１１０は第４トランジスタＴ４として実装されてもよい。第４トランジスタＴ４は、ゲートと第１極とが互いに電気的に接続され、いずれも入力端子ＩＮＴに接続されて入力信号を受信するように構成され、第２極が第１ノードＮ１に接続されるように構成され、これにより、第４トランジスタＴ４が入力端子ＩＮＴから導通信号（例えば、ハイレベル信号）を受信して導通した場合、該導通信号を用いて第１ノードＮ１を充電し、それをハイレベルにする。例えば、第４トランジスタＴ４のゲート及び第１極也はそれぞれ入力端子ＩＮＴ又は他の高電圧端子（例えば第３電圧端子ＶＧＨ１又は第４電圧端子ＶＧＨ２）に接続されてもよく、本開示の実施例はこれを限定しない。

【0129】

出力回路１２０は包括第２トランジスタＴ２、第３トランジスタＴ３及び蓄積コンデンサＣを含むように実装されてもよい。第２トランジスタＴ２のゲートは第１ノードＮ１に接続され、第２トランジスタＴ２の第１極はクロック信号端子ＣＬＫに接続されて第２クロック信号を受信し、第２トランジスタＴ２の第２極はシフト出力端子ＣＲに接続される。第３トランジスタＴ３のゲートは第１ノードＮ１に接続され、第３トランジスタＴ３の第１極はクロック信号端子ＣＬＫに接続されて第２クロック信号を受信し、第３トランジスタＴ３の第２極は走査信号出力端子ＯＵＴ１（すなわち、図３に示す出力端子Ｇｏｕｔ）に接続される。蓄積コンデンサＣの第１極は第１ノードＮ１に接続され、蓄積コンデンサＣの第２極は走査信号出力端子ＯＵＴ１に接続される。なお、これに限定されず、シフトレジスタユニットはより多くの出力信号と、これらの出力信号に対応する走査信号出力端子とをさらに含んでもよい。

【0130】

例えば、クロック信号端子ＣＬＫは図３に示すクロック信号線ＣＬＫ１～ＣＬＫｍに接続されて、上記の実施例における第２クロック信号を受信する。

【0131】

第１ノード制御回路１３０は第１４トランジスタＴ１４と第２４トランジスタＴ２４として実装されてもよい。第１４トランジスタＴ１４のゲートは入力端子ＩＮＴに接続されて入力信号を受信し、第１４トランジスタＴ１４の第１極は第１極及び第２ノードＮ２に接続され、第１４トランジスタＴ１４の第２極は第２電圧端子ＶＧＬ２に接続され、第２４トランジスタＴ２４のゲートは入力端子ＩＮＴに接続されて入力信号を受信し、第２４トランジスタＴ２４の第１極は第１極及び第３ノードＮ３に接続され、第２４トランジスタＴ２４の第２極は第２電圧端子ＶＧＬ２に接続される。

【0132】

第１ノードリセット回路１５０は第５トランジスタＴ５として実装されてもよい。第５トランジスタＴ５は、ゲートがリセット端子ＲＳＴに接続されてリセット信号を受信するように構成され、第１極が第１ノードＮ１に接続され、第２極が第２電圧端子ＶＧＬ２に接続されて第２電圧を受信する。第５トランジスタＴ５がリセット信号に応答して導通した場合、第１ノードＮ１と第２電圧端子ＶＧＬ２を電気的に接続することで、第１ノードＮ１をリセットすることができる。例えば、リセット端子ＲＳＴは、リセット端子ＲＳＴにカスケード接続されるシフトレジスタの出力端子に接続され、これにより、ゲート走査信号のシフト出力においてこの段のシフトレジスタユニットの第１ノードＮ１をリアルタイムでリセットし、出力端子による誤出力を回避することができる。

【0133】

マスタリセット回路１９０は第６トランジスタＴ６として実装されてもよい。第６トランジスタＴ６は、ゲートがマスタリセット端子ＴＲＳＴに接続されてマスタリセット信号を受信し、第１極が第１ノードＮ１に接続され、第２極が第２電圧端子ＶＧＬ２に接続されて第２電圧を受信する。第６トランジスタＴ６がマスタリセット信号に応答して導通した場合、第１ノードＮ１と第２電圧端子ＶＧＬ２を電気的に接続することで、第１ノードＮ１をリセットすることができる。例えば、該マスタリセット回路１９０は、１フレームの画像の表示段階の開始段階又は１フレームの画像の表示段階の終了段階において、カスケード接続されるすべてのシフトレジスタユニットをグローバルにリセットするように構成される。例えば、該マスタリセット信号のタイミングは１フレームの画像の表示段階の開始を制御するトリガー信号（以下で詳細に説明する）よりも速く、これにより、１フレームの画像の表示段階の開始段階においてすべてのシフトレジスタユニットの第１ノードＮ１をリセットすることができ、表示画面の異常を回避する。

【0134】

例えば、一例では、第２ノード制御回路１６０は第７トランジスタＴ７、第８トランジスタＴ８、第９トランジスタＴ９及び第１０トランジスタＴ１０として実装されてもよい。第７トランジスタＴ７は、ゲートが第１制御ノードＣＮ１に接続され、第１極が第３電圧端子ＶＧＨ１に接続されて第３電圧を受信し、第２極が第２ノードＮ２に接続され、第８トランジスタＴ８は、ゲートが第１ノードＮ１に接続され、第１極が第２ノードＮ２に接続され、第２極が第２電圧端子ＶＧＬ２に接続されて第２電圧を受信する。第９トランジスタＴ９は、ゲートとその自体の第１極とが互いに電気的に接続され、いずれも第３電圧端子ＶＧＨ１に接続されて第３電圧を受信するように構成され、第２極が第１制御ノードＣＮ１に接続され、第１０トランジスタＴ１０は、ゲートが第１ノードＮ１に接続され、第１極が第１制御ノードＣＮ１に接続され、第２極が第２電圧端子ＶＧＬ２に接続されて第２電圧を受信する。

【0135】

例えば、別の例では、第２ノード制御回路１６０は第２７トランジスタＴ２７、第２８トランジスタＴ２８、第２９トランジスタＴ２９及び第２０トランジスタＴ２０をさらに含む。第２７トランジスタＴ２７は、ゲートが第２制御ノードＣＮ２に接続され、第１極が第４電圧端子ＶＧＨ２に接続されて第４電圧を受信し、第２極が第３ノードＮ３に接続され、第２８トランジスタＴ２８は、ゲートが第１ノードＮ１に接続され、第１極が第３ノードＮ３に接続され、第２極が第２電圧端子ＶＧＬ２に接続されて第２電圧を受信する。第２９トランジスタＴ２９は、ゲートとその自体の第１極とが互いに電気的に接続され、いずれも第４電圧端子ＶＧＨ２に接続されて第４電圧を受信するように構成され、第２極が第２制御ノードＣＮ２に接続され、第２０トランジスタＴ２０は、ゲートが第１ノードＮ１に接続され、第１極が第２制御ノードＣＮ２に接続され、第２極が第２電圧端子ＶＧＬ２に接続されて第２電圧を受信する。

【0136】

第１ノードノイズ低減回路１７０は第１１トランジスタＴ１１及び第２１トランジスタＴ２１として実装されてもよい。第１１トランジスタＴ１１は、ゲートが第２ノードＮ２に接続され、第１極が第１ノードＮ１に接続され、第２極が第２電圧端子ＶＧＬ２に接続されて第２電圧を受信する。第１１トランジスタＴ１１は第２ノードＮ２が高電位である場合に導通し、第１ノードＮ１を第２電圧端子ＶＧＬ２に接続することで、第１ノードＮ１をプルダウンしてノイズ低減を実現することができる。第２１トランジスタＴ２１は、ゲートが第３ノードＮ３に接続され、第１極が第１ノードＮ１に接続され、第２極が第２電圧端子ＶＧＬ２に接続されて第２電圧を受信する。第２１トランジスタＴ２１は第３ノードＮ３が高電位である場合に導通し、第１ノードＮ１を第２電圧端子ＶＧＬ２に接続することで、第１ノードＮ１をプルダウンしてノイズ低減を実現することができる。例えば、第１１トランジスタＴ１１及び第２１トランジスタＴ２１は、それぞれ第２ノードＮ２及び第３ノードＮ３のレベルの制御下で交互に作動し、これにより、これらのトランジスタの使用寿命が長くなる。

【0137】

例えば、一例では、出力端子ＯＵＴはシフト出力端子ＣＲと１つの走査信号出力端子ＯＵＴ１（すなわち、ゲート駆動回路の出力端子Ｇｏｕｔ）とを含み、出力ノイズ低減回路１８０は第１２トランジスタＴ１２、第２２トランジスタＴ２２、第１３トランジスタＴ１３及び第２３トランジスタＴ２３として実装されてもよい。第１２トランジスタＴ１２及び第２２トランジスタＴ２２はシフト出力端子ＣＲをノイズ低減し、第１３トランジスタＴ１３及び第２３トランジスタＴ２３は走査信号出力端子ＯＵＴ１をノイズ低減するためのものである。走査信号出力端子がより多く含まれている場合、該出力ノイズ低減回路１８０は、走査信号出力端子のノイズ低減を実現するために、より多くのトランジスタを含んでもよい。

【0138】

第１２トランジスタＴ１２は、ゲートが第２ノードＮ２に接続され、第１極がシフト出力端子ＣＲに接続され、第２極が第２電圧端子ＶＧＬ２に接続されて第２電圧を受信する。第１２トランジスタＴ１２は第２ノードＮ２が高電位である場合に導通し、シフト出力端子ＣＲを第２電圧端子ＶＧＬ２に接続することで、シフト出力端子ＣＲをノイズ低減することができる。第２２トランジスタＴ２２は、ゲートが第３ノードＮ３に接続され、第１極がシフト出力端子ＣＲに接続され、第２極が第２電圧端子ＶＧＬ２に接続されて第２電圧を受信する。第２２トランジスタＴ２２は第３ノードＮ３が高電位である場合に導通し、シフト出力端子ＣＲを第２電圧端子ＶＧＬ２に接続することで、シフト出力端子ＣＲをノイズ低減することができる。例えば、第１２トランジスタＴ１２及び第２２トランジスタＴ２２は、それぞれ、第２ノードＮ２及び第３ノードＮ３のレベルの制御下で交互に作動することで、これらのトランジスタの寿命が長くなる。

【0139】

第１３トランジスタＴ１３は、ゲートが第２ノードＮ２に接続され、第１極が走査信号出力端子ＯＵＴ１に接続され、第２極が第１電圧端子ＶＧＬ１に接続されて第１電圧を受信する。第１３トランジスタＴ１３は第２ノードＮ２が高電位である場合に導通し、走査信号出力端子ＯＵＴ１を第１電圧端子ＶＧＬ１に接続することで、走査信号出力端子ＯＵＴ１をノイズ低減する。第２３トランジスタＴ２３は、ゲートが第３ノードＮ３に接続され、第１極が走査信号出力端子ＯＵＴ１に接続され、第２極が第１電圧端子ＶＧＬ１に接続されて第１電圧を受信する。第２３トランジスタＴ２３は第３ノードＮ３が高電位である場合に導通し、走査信号出力端子ＯＵＴ１を第１電圧端子ＶＧＬ１に接続することで、走査信号出力端子ＯＵＴ１をノイズ低減する。例えば、第１３トランジスタＴ１３及び第２３トランジスタＴ２３は、それぞれ第２ノードＮ２及び第３ノードＮ３のレベルの制御下で交互に作動することで、これらのトランジスタの寿命が長くなる。

【0140】

本開示の実施例では、例えば、各回路がＮ型トランジスタとして実装される場合、用語「プルアップ」は、１つのノード又は１つのトランジスタの１つの電極を充電して、該ノード又は該電極のレベルの絶対値を上げ、対応するトランジスタの操作（例えば導通）を実現することを意味し、「プルダウン」は、１つのノード又は１つのトランジスタの１つの電極を放電して、該ノード又は該電極のレベルの絶対値を下げ、対応するトランジスタの操作（例えばカットオフ）を実現することを意味する。

【0141】

また、例えば、各回路がＰ型トランジスタとして実装される場合、用語「プルアップ」は、１つのノード又は１つのトランジスタの１つの電極を放電して、該ノード又は該電極のレベルの絶対値を下げ、対応するトランジスタの操作（例えば導通）を実現することを意味し、「プルダウン」は、１つのノード又は１つのトランジスタの１つの電極を充電して、該ノード又は該電極のレベルの絶対値を上げ、対応するトランジスタの操作（例えばカットオフ）を実現することを意味する。

【0142】

なお、本開示の各実施例の説明において、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３、第１制御ノードＣＮ１及び第２制御ノードＣＮ２は、実際に存在する部材ではなく、回路図において電気的に接続される関連する接合点である。

【0143】

なお、本開示の実施例に使用されるトランジスタはすべて薄膜トランジスタ又は電界効果トランジスタ又は他の特性の同じスイッチングデバイスであってもよいが、本開示の実施例では、薄膜トランジスタを例にして説明する。ここで使用されるトランジスタのソース、ドレインは構造的に対称であってもよく、このため、そのソース、ドレインは構造的に同じものである。本開示の実施例では、トランジスタのゲート以外の両極を区別するために、一方の極を第１極、他方の極を第２極として説明する。

【0144】

また、本開示の実施例では、トランジスタはすべてＮ型トランジスタを例にして説明され、この場合、トランジスタの第１極はドレインであり、第２極はソースである。なお、本開示はこれを含むが、これに限定されない。例えば、本開示の実施例によるシフトレジスタユニット５００の１つ又は複数のトランジスタはＰ型トランジスタを採用してもよく、この場合、トランジスタの第１極はソースであり、第２極はドレインであり、使用されるタイプのトランジスタの各極を、本開示の実施例における対応するトランジスタの各極を参照して接続し、対応する電圧端子によって対応する高電圧又は低電圧を供給すればよい。Ｎ型トランジスタを採用する場合、インジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）を薄膜トランジスタの活性層として使用してもよく、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）又は非晶質シリコン（例えば水素化非晶質シリコン）を薄膜トランジスタの活性層として使用する場合、トランジスタの尺寸を効果的に減少させ、リーク電流を防止することができる。

【0145】

図１２は本開示の少なくとも１つの実施例によるシフトレジスタユニットの駆動タイミング図である。図１２に示す信号タイミング図の電位の高さは例示的なものに過ぎず、実際の電位値又は相対比を表すものではなく、上記の例に対応して、ハイレベル信号はＮ型トランジスタのオン信号に対応し、ローレベル信号はＮ型トランジスタのカットオフ信号に対応する。

【0146】

例えば、一例では、以下、図１２に示す信号タイミング図を参照して、図１１に示すゲート駆動回路１０の第Ｎ段のシフトレジスタユニット５００の作動原理について説明する。該シフトレジスタユニット５００の作動原理は以下のとおりである。

【0147】

第１段階１において、入力端子ＩＮＴはハイレベルを供給し、クロック信号端子ＣＬＫは第２クロック信号のローレベルを供給し、このため、第４トランジスタＴ４は導通し、第１ノードＮ１は第１ハイレベルまで充電し、また、第１４トランジスタＴ１４及び第２４トランジスタＴ２４は導通し、第２ノードＮ２及び第３ノードＮ３はローレベルにプルダウンされる。この段階では、第２トランジスタＴ２及び第３トランジスタＴ３は第１ノードＮ１の第１ハイレベルに応答して導通し、クロック信号端子ＣＬＫによって供給される第２クロック信号のローレベルをシフト出力端子ＣＲ及び走査信号出力端子ＯＵＴ１に出力する。

【0148】

第２段階２において、入力端子ＩＮＴはローレベルを入力し、クロック信号端子ＣＬＫは第２クロック信号のハイレベルを供給し、蓄積コンデンサＣの第２極はローレベルからハイレベルに変わり、コンデンサの両端での電圧が急激に変化しないという特性により、蓄積コンデンサＣの第１極（すなわち、第１ノードＮ１）の電圧はブートストラップされ、これによって、この段階では、第１ノードＮ１は第２ハイレベルに充電され、第２トランジスタＴ２及び第３トランジスタＴ３は第１ノードＮ１の第２ハイレベルに応答して導通し、また、この段階では、シフトレジスタユニットのシフト出力端子ＣＲ及び走査信号出力端子ＯＵＴ１はハイレベルを出力する。

【0149】

例えば、この段階では、第２クロック信号が図９に示す波形を採用する場合、コンデンサの両端での電圧が急激に変化しないという特性により、蓄積コンデンサＣの第１極（すなわち、第１ノードＮ１）の電圧はブートストラップされ、これによって、この段階では、第１ノードＮ１は第３サブレベルＶＧＨ５に充電され、第１ノードＮ１の電圧はより高くブートストラップされ、これにより、第２トランジスタＴ２及び第３トランジスタＴ３がより完全に導通し、第２クロック信号の出力に有利である。

【0150】

第３段階３において、クロック信号端子ＣＬＫは第２クロック信号のローレベルを供給し、蓄積コンデンサＣの第２極はハイレベルからローレベルに変わり、コンデンサの両端での電圧が急激に変化しないという特性により、蓄積コンデンサＣの第１極（すなわち、第１ノードＮ１）の電圧は第１ハイレベルに変わり、このため、この段階では、第２トランジスタＴ２及び第３トランジスタＴ３は第１ノードＮ１の第１ハイレベルに応答して導通し、シフトレジスタユニットのシフト出力端子ＣＲ及び走査信号出力端子ＯＵＴ１は第２クロック信号のローレベルを出力する。

【0151】

第４段階４において、リセット端子ＲＳＴはリセット信号のハイレベルを供給し、このため、第５トランジスタＴ５は導通し、第１ノードＮ１は第２電圧端子ＶＧＬ２に接続され、第１ノードＮ１の電圧はローレベルに変わり、第２ノードＮ２及び第３ノードＮ３はハイレベルに変わり、このため、この段階では、第２トランジスタＴ２及び第３トランジスタＴ３は第１ノードＮ１のローレベルに応答してカットオフされ、第１２トランジスタＴ１２、第２２トランジスタＴ２２、第１３トランジスタＴ１３及び第２３トランジスタＴ２３は導通し、シフトレジスタユニットのシフト出力端子ＣＲ及び走査信号出力端子ＯＵＴ１はローレベルを出力する。

【0152】

第１段階１が開始する前に、マスタリセット端子ＴＲＳＴはマスタリセット信号のハイレベルを供給し、第６トランジスタＴ６は導通し、これにより、ゲート駆動回路のすべてのシフトレジスタユニットの第１ノードＮ１をリセットすることができる。

【0153】

本開示の少なくとも１つの実施例はまた表示装置を提供する。図１３は本開示の少なくとも１つの実施例による表示装置の概略図である。例えば、図１３に示すように、該表示装置１００は本開示のいずれかの実施例による表示パネル１を含む。

【0154】

なお、本実施例における表示装置１００は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレット、ラップトップ、デジタルフレーム、ナビゲータなど、表示機能を有する任意の製品又は部材であってもよい。該表示装置１００は表示パネルなど他の一般的な部材を含んでもよく、本開示の実施例はこれを限定しない。

【0155】

本開示の実施例による表示装置１００の技術的効果は上記の実施例における表示パネルについての対応する説明を参照すればよいので、ここでは詳しく説明しない。

【0156】

なお、明確かつ簡潔にするために、該表示装置１００のすべての構造が示されているのではない。表示装置に必須な機能を実現するために、当業者は具体的な適応場面に応じて示されていない他の構造を設置してもよく、本開示の実施例はこれを制限しない。

【0157】

なお、以下のことを説明するべきである。
（１）本開示の実施例の図面は本開示の実施例に係る構造にのみ関し、他の構造は通常の設計を参照することができる。
（２）矛盾がない限り、本開示の実施例及び実施例の特徴を互いに組み合わせて新しい実施例を得ることができる。

【0158】

以上は本開示の例示的な実施形態であり、本開示の特許範囲を制限するものではなく、本開示の特許範囲は添付の特許請求の範囲により定められる。

【符号の説明】

【0159】

１ 表示パネル
１０ ゲート駆動回路
１１ 表示領域
１２ 周辺領域
１３ コーナ部分
３０ データ駆動回路
４０ 表示領域
４１０ サブ画素、第１素子
４２０ 第２素子
５００ シフトレジスタユニット

【図1A】

【図1B】

【図1C】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【国際調査報告】