特表 2024-522476 異なるチャネル材料を有する積層型ＦＥＴ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-06-21

(54)【発明の名称】異なるチャネル材料を有する積層型ＦＥＴ

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240614BHJP

【ＦＩ】

H01L29/78 301H

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023571949

(86)(22)【出願日】2022-06-20

(85)【翻訳文提出日】2023-11-20

(86)【国際出願番号】 IB2022055686

(87)【国際公開番号】W WO2022269447

(87)【国際公開日】2022-12-29

(31)【優先権主張番号】17/304,392

(32)【優先日】2021-06-21

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】シエ、ルイロン

(72)【発明者】

【氏名】ミラー、エリック

(72)【発明者】

【氏名】グオ、デッチャオ

(72)【発明者】

【氏名】シェアラー、ジェフリー

(72)【発明者】

【氏名】ファン、スー チェン

(72)【発明者】

【氏名】フロウギアー、ジュリアン

(72)【発明者】

【氏名】バスカー、ヴィーララガヴァン

(72)【発明者】

【氏名】ワン、ジュンリ

(72)【発明者】

【氏名】スーク、ソン デ

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA29

5F140AB03

5F140BA01

5F140BA05

5F140BA20

5F140BB05

5F140BC15

5F140BD06

5F140BD11

5F140BF05

5F140BF07

5F140BF10

5F140BF42

5F140BG01

5F140BG08

5F140BH06

5F140CB04

(57)【要約】

半導体デバイスは、水平の物理的配向を有する少なくとも１つの第１のゲート・オール・アラウンド・チャネルであって、第１の材料で構成され、（１００）結晶配向を有する側壁表面を有する、第１のゲート・オール・アラウンド・チャネルを備える。少なくとも１つの第２のゲート・オール・アラウンド・チャネルは、垂直の物理的配向を有し、少なくとも１つの第１のゲート・オール・アラウンド・チャネルの上方に位置し、第２の材料で構成され、（１１０）結晶配向を有する側壁表面を有する。ゲート金属は、少なくとも１つの第１のゲート・オール・アラウンド・チャネルおよび少なくとも１つの第２のゲート・オール・アラウンド・チャネルを囲む。

【特許請求の範囲】

【請求項1】

水平の物理的配向を有する少なくとも１つの第１のゲート・オール・アラウンド・チャネルであって、第１の材料で構成され、（１００）結晶配向を有する側壁表面を有する、前記少なくとも１つの第１のゲート・オール・アラウンド・チャネルと、
垂直の物理的配向を有する少なくとも１つの第２のゲート・オール・アラウンド・チャネルであって、前記少なくとも１つの第１のゲート・オール・アラウンド・チャネルの上方に位置し、第２の材料で構成され、（１１０）結晶配向を有する側壁表面を有する、前記少なくとも１つの第２のゲート・オール・アラウンド・チャネルと、
前記少なくとも１つの第１のゲート・オール・アラウンド・チャネルおよび前記少なくとも１つの第２のゲート・オール・アラウンド・チャネルを囲むゲート金属と、
備える、半導体デバイス。

【請求項2】

前記第１の材料と前記第２の材料が異なる、請求項１に記載の半導体デバイス。

【請求項3】

前記第１の材料がＳｉである、請求項１に記載の半導体デバイス。

【請求項4】

前記第２の材料がＳｉ１－ｘＧｅｘであり、Ｇｅの割合ｘが５～３５％である、請求項３に記載の半導体デバイス。

【請求項5】

前記第１の材料がＳｉＧｅ５～３５％である、請求項１に記載の半導体デバイス。

【請求項6】

前記第２の材料がＳｉである、請求項５に記載の半導体デバイス。

【請求項7】

垂直の物理的配向を有する少なくとも１つの下部チャネルであって、幅よりも高さが高く、（１００）結晶配向を有する側壁表面を有し、第１の材料で構成されている、前記少なくとも１つの下部チャネルと、
垂直の物理的配向を有する少なくとも１つの上部チャネルであって、幅よりも高さが高く、（１１０）結晶配向を有する側壁表面を有し、第２の材料で構成されている、前記少なくとも１つの上部チャネルと、を備え、
前記第１の材料と前記第２の材料が異なる、半導体デバイス。

【請求項8】

前記第１の材料がＳｉである、請求項７に記載の半導体デバイス。

【請求項9】

前記第２の材料がＳｉＧｅ５～３５％である、請求項８に記載の半導体デバイス。

【請求項10】

前記第１の材料がＳｉＧｅ５～３５％である、請求項７に記載の半導体デバイス。

【請求項11】

前記第２の材料がＳｉである、請求項１０に記載の半導体デバイス。

【請求項12】

前記少なくとも１つの下部チャネルがダブル・ゲート・チャネルである、請求項７に記載の半導体デバイス。

【請求項13】

前記少なくとも１つの上部チャネルがトライ・ゲート・チャネルである、請求項１２に記載の半導体デバイス。

【請求項14】

前記少なくとも１つの下部チャネルと前記少なくとも１つの上部チャネルとの間に位置するウエハ接合層をさらに備える、請求項１３に記載の半導体デバイス。

【請求項15】

前記少なくとも１つの下部チャネルが、前記ウエハ接合層の第１の側面と直接接触し、前記少なくとも１つの上部チャネルが、前記ウエハ接合層の第２の側面と直接接触し、前記ウエハ接合層の前記第１の側面が前記ウエハ接合層の前記第２の側面とは異なる、請求項１４に記載の半導体デバイス。

【請求項16】

前記少なくとも１つの下部チャネルが、トライ・ゲート・チャネルである、請求項７に記載の半導体デバイス。

【請求項17】

前記少なくとも１つの上部チャネルが、ゲート・オール・アラウンド・チャネルである、請求項１６に記載の半導体デバイス。

【請求項18】

前記少なくとも１つの下部チャネルと前記少なくとも１つの上部チャネルとの間に位置するウエハ接合層をさらに備える、請求項１７に記載の半導体デバイス。

【請求項19】

前記少なくとも１つの下部チャネルの３つの側面と直接接触するゲート金属であって、前記ウエハ接合層を囲み、前記少なくとも１つの上部チャネルを囲む、前記ゲート金属、
をさらに備える、請求項１８に記載の半導体デバイス。

【請求項20】

基板上に第１の層の犠牲層を形成することと、
側壁表面が（１００）結晶配向を有する第１の半導体材料で第１の底部水平ナノシートを形成することと、
前記第１の水平チャネル層の上に第２の犠牲層を形成することと、
側壁表面が（１００）結晶配向を有する第１の半導体材料で第２の底部水平ナノシートを形成することと、
前記第２の水平チャネル層の上に第３の犠牲層を形成することと、
側壁表面が（１１０）結晶配向を有する第２の半導体材料で頂部垂直ＦＩＮを形成することであって、前記第１の半導体材料と前記第２の半導体材料が異なる、前記形成することと、
第３のチャネルが垂直の配向を有するように、前記第３のチャネルをエッチングすることと、
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、積層型トランジスタの分野に関し、より詳細には、構造体内のチャネル移動度を高めるために、特定のチャネル配向で異なるチャネル材料でトランジスタを同時に形成することに関する。

【背景技術】

【0002】

積層型トランジスタは、先端ＣＭＯＳノードにとって魅力的なデバイス・アーキテクチャである。１つのデバイスをもう１つのデバイスの上に積み重ねることによって、従来のゲート・ピッチおよびＢＥＯＬ金属ピッチのスケーリングに加えて、さらなる面積のスケーリングが可能になる。従来の積層型トランジスタは、頂部デバイスと底部デバイスの両方を有し、積層型トランジスタは同じチャネル材料を使用し、同じチャネル配向を有し、これらはチャネル移動度に対して最適化されていない。

【発明の概要】

【0003】

追加の態様または利点あるいはその両方は、一部は以下の説明に記載され、一部は説明から明らかになるか、または本発明の実施によって知ることができる。

【0004】

半導体デバイスは、水平の物理的配向を有する少なくとも１つの第１のゲート・オール・アラウンド・チャネルであって、第１の材料で構成され、（１００）結晶配向を有する側壁表面を有する、少なくとも１つの第１のゲート・オール・アラウンド・チャネルを備える。少なくとも１つの第２のゲート・オール・アラウンド・チャネルは、垂直の物理的配向を有し、少なくとも１つの第１のゲート・オール・アラウンド・チャネルの上方に位置し、第２の材料で構成され、（１１０）結晶配向を有する側壁表面を有する。ゲート金属は、少なくとも１つの第１のゲート・オール・アラウンド・チャネルおよび少なくとも１つの第２のゲート・オール・アラウンド・チャネルを囲む。

【0005】

本発明の特定の例示的な実施形態の上記および他の態様、特徴、ならびに利点は、添付の図面と併せて以下の説明からより明らかになるであろう。

【図面の簡単な説明】

【0006】

【図1A】本発明の一実施形態による、積層型ＦＥＴデバイスの上面図である。

【図1B】本発明の本実施形態による、積層型ＦＥＴデバイスの上面図の断面Ａを示す図である。

【図2A】本発明の一実施形態による、積層型ＦＥＴデバイスの上面図である。

【図2B】本発明の本実施形態による積層型ＦＥＴデバイスの上面図の断面Ａを示す図である。

【図3A】本発明の一実施形態による、積層型ＦＥＴデバイスの上面図である。

【図3B】本発明の本実施形態による、積層型ＦＥＴデバイスの上面図の断面Ａを示す図である。

【図4A】本発明の一実施形態による、積層型ＦＥＴデバイスの上面図である。

【図4B】本発明の本実施形態による、積層型ＦＥＴデバイスの上面図の断面Ａを示す図である。

【図4C】本発明の本実施形態による、積層型ＦＥＴデバイスの上面図の断面Ｂを示す図である。

【図5A】本発明の一実施形態による、積層型ＦＥＴデバイスの上面図である。

【図5B】本発明の本実施形態による、積層型ＦＥＴデバイスの上面図の断面Ａを示す図である。

【図5C】本発明の本実施形態による、積層型ＦＥＴデバイスの上面図の断面Ｂを示す図である。

【図6】本発明の本実施形態による、デバイスの形成のプロセス段階の断面を示す図である。

【図7】本発明の本実施形態による、デバイスの形成のプロセス段階の断面を示す図である。

【図8】本発明の本実施形態による、デバイスの形成のプロセス段階の断面を示す図である。

【図9】本発明の本実施形態による、デバイスの形成のプロセス段階の断面を示す図である。

【図10】本発明の本実施形態による、デバイスの形成のプロセス段階の断面を示す図である。

【図11】本発明の本実施形態による、デバイスの形成のプロセス段階の断面を示す図である。

【発明を実施するための形態】

【0007】

添付の図面を参照する以下の説明は、請求項およびそれらの均等物によって定義される本発明の例示的な実施形態の包括的な理解を助けるために提供される。以下の説明には、その理解を助けるために様々な特定の詳細が含まれるが、これらは単なる例示とみなされるべきである。したがって、当業者は、本発明の範囲および思想から逸脱することなく、本明細書に記載された実施形態の様々な変更および修正を行うことができることを認識するであろう。加えて、よく知られている機能または構成に関する説明は、明確かつ簡潔にするために省略されることがある。

【0008】

以下の説明および請求項で使用される用語および単語は、書誌的な意味に限定されず、単に本発明の明確かつ一貫した理解を可能にするために使用される。したがって、本発明の例示的な実施形態の以下の説明は、例示の目的のみのために提供され、添付の請求項およびそれらの均等物によって定義される本発明を限定する目的のためではないことが、当業者には明らかであるはずである。

【0009】

単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈上他に明確に指示されない限り、複数の指示対象を含むことが理解されよう。したがって、例えば、「構成要素表面（ａ ｃｏｍｐｏｎｅｎｔ ｓｕｒｆａｃｅ）」への言及は、文脈上他に明確に指示されない限り、そのような表面の１つまたは複数への言及を含む。

【0010】

特許請求される構造および方法の詳細な実施形態が、本明細書に開示される。しかしながら、開示される実施形態は、様々な形態で具現化することができる、特許請求される構造および方法の単なる例示であることを理解されたい。しかしながら、本発明は、多くの異なる形態で具現化されてもよく、本明細書に記載される例示的な実施形態に限定されると解釈されるべきではない。むしろ、これらの例示的な実施形態は、本開示が完璧かつ完全なものとなり、本発明の範囲を当業者に完全に伝えるように提供されている。説明において、よく知られている特徴および技術の詳細は、提示された実施形態を不必要に曖昧にすることを避けるために省略されることがある。

【0011】

本明細書における「一実施形態」、「実施形態」、「例示的な実施形態」などへの言及は、記載される実施形態が特定の特徴、構造、または特性を含むことができるが、すべての実施形態が特定の特徴、構造、または特性を含まなくてもよいことを示す。さらに、そのような熟語は、必ずしも同じ実施形態を指すものではない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは当業者の知識の範囲内であることが提示される。

【0012】

以下の説明の目的のために、用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびそれらの派生語は、図面の図において配向されている、開示された構造および方法に関連するものとする。「上にある（ｏｖｅｒｌｙｉｎｇ）」、「の上に（ａｔｏｐ）」、「上に（ｏｎ ｔｏｐ）」、「上に位置する（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」または「の上に位置する（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在してもよいことを意味する。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面において中間の導電層、絶縁層または半導体層なしに接続されることを意味する。

【0013】

本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明では、当技術分野で知られているいくつかの処理ステップまたは動作は、提示および例示の目的で一緒に組み合わされることがあり、場合によっては、詳細に説明されないことがある。他の事例では、当技術分野で知られている一部の処理ステップまたは動作は、全く説明されないことがある。以下の説明は、むしろ、本発明の様々な実施形態の特有の特徴または要素に焦点を当てていることを理解されたい。

【0014】

本発明の様々な実施形態が、関連する図面を参照して本明細書に記載されている。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。以下の説明および図面において、要素間の様々な接続および位置関係（例えば、上、下、隣接など）が記載されていることに留意されたい。これらの接続または位置関係あるいはその両方は、特に明記されない限り、直接的または間接的であってもよく、本発明は、この点に関して限定的であることは意図されていない。したがって、構成要素の結合は、直接的または間接的な結合のいずれかを指すことができ、構成要素間の位置関係は、直接的または間接的な位置関係とすることができる。間接的な位置関係の例として、本明細書における層「Ｂ」の上に層「Ａ」を形成することへの言及は、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層によって実質的に変化しない限り、１つまたは複数の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。

【0015】

以下の定義
および略語は、請求項および本明細書の解釈のために使用される。本明細書で使用される場合、用語「備える（ｃｏｍｐｒｉｓｅ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」もしくは「含有している（ｃｏｎｔａｉｎｉｎｇ）」またはそれらの任意の他の変形は、非排他的な包含をカバーすることが意図されている。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品、または装置は、必ずしもそれらの要素のみに限定されず、明示的に列挙されていない、またはそのような組成物、混合物、プロセス、方法、物品、もしくは装置に固有の他の要素を含むことができる。

【0016】

さらに、「例示的」という用語は、本明細書では、「例、事例、または例示として働くこと」を意味するために使用される。「例示的」として本明細書に記載される任意の実施形態または設計は、必ずしも、他の実施形態または設計よりも好ましいまたは有利であると解釈されるべきではない。「少なくとも１つ」および「１つまたは複数」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むと理解することができる。「複数」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むと理解することができる。「接続」という用語は、間接的な「接続」と直接的な「接続」の両方を含むことができる。

【0017】

本明細書中で使用される場合、使用される本発明の成分（ｉｎｇｒｅｄｉｅｎｔ）、成分（ｃｏｍｐｏｎｅｎｔ）または反応物の量を修飾する用語「約」とは、例えば、濃縮物または溶液を作製するために使用される代表的な測定手順および液体取り扱い手順によって起こり得る数値量の変動を指す。さらに、変動は、測定手順における不注意な誤差、組成物を作製するためまたは方法を実施するために使用される成 分の製造、供給源、または純度における差異などから生じ可能性がある。「約」または「実質的に」という用語は、本出願の出願時に利用可能な機器に基づく特定の量の測定に関連付けられた誤差の程度を含むことが意図されている。例えば、約は、所与の値の±８％または５％または２％の範囲を含むことができる。別の態様では、「約」という用語は、報告された数値の５％以内を意味する。別の態様では、「約」という用語は、報告された数値の１０、９、８、７、６、５、４、３、２、または１％以内を意味する。

【0018】

集積回路（ＩＣ）にパーッケージングされるマイクロチップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。堆積は、ウエハ上に材料を成長させ、コーティングし、または他の方法で転写する任意のプロセスである。利用可能な技術としては、とりわけ、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、およびより最近では原子層堆積（ＡＬＤ）が挙げられる。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（湿式または乾式のいずれか）、反応性イオンエッチング（ＲＩＥ）、および化学機械平坦化（ＣＭＰ）などが挙げられる。半導体ドーピングは、一般に拡散またはイオン注入あるいはその両方によって、例えばトランジスタのソースおよびドレインをドーピングすることによって電気的特性を変更することである。これらのドーピング・プロセスに続いて、炉アニーリングまたは急速熱アニーリング（ＲＴＡ）が行われる。アニーリングは、注入されたドーパントを活性化させる働きをする。導体（例えば、アルミニウム、銅など）および絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素など）の両方の膜が、電気部品を接続および絶縁するために使用される。半導体基板の様々な領域を選択的にドーピングすることにより、電圧の印加によって基板の導電度を変えることができる。

【0019】

ここで、本発明の実施形態を詳細に参照し、その例を添付の図面に示し、全体を通して同様の参照数字は同様の要素を指す。積層型ＦＥＴデバイスは、ＳｉチャネルまたはＳｉＧｅチャネルで構成された積層型ナノシート・トランジスタを含むことができる。典型的には、Ｓｉチャネル・トランジスタおよびＳｉＧｅチャネル・トランジスタは両方とも、水平の配向（すなわち、垂直方向の高さよりも幅方向に長い）を有する。

【0020】

特定の配向（水平または垂直）を有するＳｉＧｅチャネルを形成する場合、形成されるチャネルの厚さは、チャネル内に形成される欠陥の割合に影響を及ぼす。例えば、欠陥の割合は、チャネルの厚さが増すにつれて増加する。垂直に配向されたチャネルは、水平に配向されたチャネルよりも厚い（すなわち、垂直方向の高さ）傾向がある。より厚いチャネルを形成するためには、より多くの製造時間が必要とされ、したがって、チャネル内に欠陥が導入される機会がより多くなる。欠陥は、ＳｉＧｅで構成された水平方向チャネルに導入され得る。欠陥は、チャネルを形成することによって、チャネル内のＧｅの割合によって、または欠陥につながる他の要因によって引き起こされる可能性がある。チャネル内の欠陥率は、Ｇｅの割合が増加するにつれて増加し、したがって、Ｇｅの割合が高いと、チャネル内に欠陥がより多く形成されることになる傾向がある。チャネル内の欠陥形成率は、チャネル内のＧｅの割合を制御することによって制御または制限することができる。Ｇｅの割合を制御することによって欠陥率を管理することができるため、垂直の配向を有するＳｉＧｅチャネルを形成することができる。

【0021】

Ｓｉで構成されたチャネルを形成する場合、Ｓｉの個々の層を分離するために犠牲層が使用される。犠牲層の材料は、通常、ドープされたＳｉ、例えばＳｉＧｅである。犠牲材料中のＧｅ％が高い割合（５５％＋）に達すると、犠牲層に欠陥が形成され始める。したがって、犠牲層中のＧｅの割合は５５％未満である。製造中に犠牲層は除去されるが、犠牲層がＳｉＧｅで構成され、チャネルの１つがＳｉＧｅで構成されている場合は困難が生じる。ある層のＳｉＧｅを選択的に除去し、別の層のＳｉＧｅを損傷しないようにすることは困難である。層の選択的ターゲティングは、層中のＧｅ割合を制御することによって達成することができる。犠牲層は、犠牲層中のＧｅの割合をチャネル層中のＧｅの割合よりも高くすることによって、選択的除去の対象とすることができる。垂直チャネルまたは水平チャネルはＳｉＧｅで構成され、Ｇｅの割合は約５～３５％の範囲である。犠牲層はＳｉＧｅで構成され、犠牲層中のＧｅの割合は約５０％である。犠牲層とチャネルのＧｅのパーセンテージ差により、チャネル層だけを残しながら犠牲層を選択的に除去することができる。したがって、チャネル層を残したまま犠牲層を選択的にエッチングすることができる。

【0022】

トランジスタの移動度は、トランジスタのうちの少なくとも１つの物理的配向を変える（すなわち、水平から垂直に）ことによって高めることができる。さらに、トランジスタのチャネル配向を制御することによって、トランジスタの移動度を最適化することができる。下部のＮＦＥＴトランジスタが、（１００）結晶配向を有するチャネル側壁表面を有し、上部のＰＦＥＴトランジスタが、（１１０）結晶配向を有するチャネル側壁表面を有する場合、トランジスタの結晶配向（構造）により、ＮＦＥＴならびにＰＦＥＴの電子および正孔の移動度をそれぞれ最適化することができる。頂部トランジスタは、チャネル側壁表面が（１１０）結晶配向を有する垂直の配向を有するが、下部トランジスタは、チャネル側壁表面が（１００）結晶配向を有する垂直の配向または水平の配向を有することができる。

【0023】

図１Ａは、本発明の一実施形態による、積層型ＦＥＴデバイス１００の上面図を示す。図１Ｂは、本発明の実施形態による、積層型ＦＥＴデバイス１００の上面図の断面Ａを示す。図１Ｂは、初期の製造段階後の積層型ＦＥＴデバイス１００を示す。積層型ＦＥＴデバイス１００は、基板１０５、酸化物層１１０、第１の層１１５、第２の層１２０、第３の層１２５、第４の層１３０、第５の層１３５、第６の層１４０、およびハード・マスク１４５を含む。第１の層１１５、第３の層１２５、および第５の層１３５は、トランジスタとなる層（第２の層１２０および第４の層１３０）の上下に位置する犠牲層である。図によって示される層の数は、例示的な目的のみのためのものである。トランジスタ層を分離するために犠牲層が使用される限り、より少ない層またはより多くの層が存在することができる。基板１０５は、シリコン・ウエハ、サファイア・ウエハ、またはナノシート・デバイス１００の形成を可能にする任意のタイプの適切な層で構成することができる。酸化物層１１０は、基板１０５の上に形成される。第１の層１１５は、酸化物層１１０の上に形成される。第１の層１１５は、例えば、ＳｉＧｅ５０％で構成することができる。第２の層１２０は、第１の層１１５の上に形成される。第２の層１２０は、水平の配向を有し、すなわち、第２の層１２０は、高さよりも幅が広い。第３の層１２５は、第２の層１２０の上に形成される。第３の層は、例えば、ＳｉＧｅ５０％で構成することができる。第４の層１３０は、第３の層１２５の上に形成される。第４の層１３０は、水平の配向を有し、すなわち、第４の層１３０は、高さよりも幅が広い。第５の層１３５は、第４の層１３０の上に形成される。第５の層１３５は、例えば、ＳｉＧｅ５０％で構成することができる。第１の層１１５、第３の層１２５、および第５の層１３５中のＧｅの濃度は、５０％に限定されない。層中のＧｅの濃度は、犠牲層（すなわち、第１の層１１５、第３の層１２５、および第５の層１３５）と、Ｇｅの割合がより低い他のＳｉＧｅ層とを区別するのに十分な高い割合である必要がある。第６の層１４０は、第５の層１３５の上に形成される。図１Ｂは、第６の層１４０が、第５の層１３５の上に複数の垂直フィンを形成するように処理されたことを示す。第２の層１２０および第４の層１３０は、第１の材料で構成され、第６の層１４０は第２の材料で構成されている。第１の材料と第２の材料には、異なる材料が使用されている。第１の材料は、ＳｉまたはＳｉＧｅ５～３５％で構成された群から選択することができる。第２の材料は、ＳｉまたはＳｉＧｅ５～３５％で構成された群から選択することができる。例えば、第２の層１２０および第４の層１３０を構成する第１の材料は、チャネル側壁表面が（１１０）結晶配向を有するＳｉとすることができ、第６の層１４０を構成する第２の材料は、チャネル側壁表面が（１１０）結晶配向を有するＳｉＧｅ５～３５％とすることができる。あるいは、第２の層１２０および第４の層１３０を構成する第１の材料は、チャネル側壁表面が（１００）結晶配向を有するＳｉＧｅ５～３５％とすることができ、第６の層１４０を構成する第２の材料は、チャネル側壁表面が（１１０）結晶配向を有するＳｉとすることができる。ハード・マスク１４５は、第６の層１４０の上に形成される。

【0024】

図１Ｂは、水平トランジスタを形成するために交互層で構成された積層型ＦＥＴスタックの初期形成を示す。図１Ｂは、底部水平トランジスタが２つの水平ナノシート・チャネル（すなわち、第２の層１２０および第４の層１３０）を含むことを示すが、これは例示のみを目的としている。積層型ＦＥＴスタックは、より少ないまたはより多い交互層で構成され、形成されるナノシート・チャネルの数を増減させることができる。図１Ｂはまた、２つの垂直チャネル（すなわち、第６の層１４０）で構成された頂部水平トランジスタの形成を示すが、垂直チャネルは、より少なくてもより多くてもよい。

【0025】

図２Ａは、本発明の一実施形態による積層型ＦＥＴデバイス１００の上面図を示す。図２Ｂは、本発明の実施形態による、積層型ＦＥＴデバイス１００の上面図の断面Ａを示す。第５の層１３５、第６の層１４０、およびハード・マスク１４５の露出面にスペーサ１５０が形成されている。スペーサ１５０は、例えば、反応性イオンエッチング（ＲＩＥ）によってエッチングされ、第５の層１３５の上に位置するスペーサ１５０材料の大部分が除去される。残ったスペーサ１５０は、第６の層１４０およびハード・マスク１４５の列の側面に位置する。

【0026】

図３Ａは、本発明の一実施形態による積層型ＦＥＴデバイス１００の上面図を示す。図３Ｂは、本発明の実施形態による、積層型ＦＥＴデバイス１００の上面図の断面Ａを示す。ナノシート・スタックの水平の層は、第１の層１１５、第２の層１２０、第３の層１２５、第４の層１３０、および第５の層１３５の幅を縮小するようにエッチングされている。水平の層の幅は、垂直列の全幅に実質的に等しくなるように縮小される。ここで、垂直列の全幅は、スペーサ１５０、第６の層１４０、およびハード・マスク１４５を合わせた幅で構成される。図３Ｂおよび図３Ｃは、底部ナノシートの幅がどのように画定されるかの１つの仕方を示す。あるいは、リソグラフィおよびエッチング・プロセスを適用して、底部ナノシート・スタックを、頂部トランジスタの垂直列の全幅と比較して異なる幅にパターニングすることができる。

【0027】

図４Ａは、本発明の一実施形態による積層型ＦＥＴデバイス１００の上面図を示す。図４Ｂは、本発明の実施形態による、積層型ＦＥＴデバイス１００の上面図の断面Ａを示す。スペーサ１５０およびハード・マスク１４５が除去され、ダミー・ゲート１５２が、酸化物層１１０、ナノシート・スタック、および列の露出面の上に形成されている。ダミー・ゲート１５２は、ナノシート・スタックの水平セクションの露出領域と、列の垂直セクションの露出領域とを囲む。ハード・マスク１５５がダミー・ゲート１５２の上に形成されている。

【0028】

図４Ｃは、本発明の実施形態による、積層型ＦＥＴデバイス１００の上面図の断面Ｂを示す。ダミー・ゲート１５２のパターニング後、ダミー・ゲート１５２およびハード・マスク１５５の側壁にゲート・スペーサ１６０が形成される。その後、選択的ＳｉＧｅ５０インデンテーション・プロセス（ｉｎｄｅｎｔａｔｉｏｎ ｐｒｏｃｅｓｓ）を使用して、犠牲層（すなわち、第１の層１１５、第３の層１２５、および第５の層１３５）の上にキャビティを形成する。頂部チャネルの材料１４０が、Ｇｅ％が３５％未満のＳｉＧｅｘを有することによって、頂部チャネルの材料（すなわち、第６の層１４０）を損傷することなく、ＳｉＧｅ５０の内部にこのようなキャビティを作成することができることに留意されたい。その後、内部スペーサ１８５が、第１の層１１５、第３の層１２５、および第５の層１３５の側面に形成され、前記キャビティを充填する。その後、底部ソース／ドレイン・エピ１６５、分離層１７０、および頂部ソース／ドレイン・エピ１７５が形成される。底部ソース／ドレイン・エピ層１６５は、Ｎ－エピまたはＰ－エピ材料で構成された群から選択することができる。頂部ソース／ドレイン・エピ層１７５は、Ｎ－エピまたはＰ－エピのいずれかで構成された群から選択することができる。

【0029】

図５Ａは、本発明の一実施形態による積層型ＦＥＴデバイス１００の上面図を示す。図５Ｂは、本発明の本実施形態による、積層型ＦＥＴデバイス１００の上面図の断面Ａを示す。ダミー・ゲート１５２およびハード・マスク１５５が除去され、続いて、犠牲層（すなわち、第１の層１１５、第３の層１２５、および第５の層１３５）が除去される。頂部チャネル（すなわち、第６の層１４０）と比較して犠牲層のＧｅ％が高いことにより、気相ＨＣｌなどの適切な化学物質で頂部チャネルを損傷することなく犠牲材料を選択的に除去することができる。その後、高ｋゲート誘電体、仕事関数金属、および導電性ゲート金属充填材料で構成された群から選択される材料で構成され得る置換ゲート１９０が形成される。高ｋ金属ゲート１９０は、第２の層１２０、第４の層１３０、および第６の層１４０を囲む。図５Ｃは、本発明の本実施形態による、積層型ＦＥＴデバイス１００の上面図の断面Ｂを示す。積層型ＦＥＴデバイス１００は、Ｇｅ％が高い層、すなわち、第１の層１１５、第３の層１２５、および第５の層１３５が、置換ゲート１９０に置換される置換プロセスを受ける。置換ゲート１９０は、ダミー・ゲート１５２が除去されたため、スペーサ１６０間に位置する空間をさらに充填する。第２のＩＬＤ１９５が各列間の第２のエピ層１７５の頂部に形成される。この段階で、頂部ＰＦＥＴは、（１１０）表面配向を有するＳｉＧｅチャネル材料であり、これは、正孔移動度を高めるのに有利である。底部ＮＦＥＴデバイスは、（１００）表面配向を有するＳｉチャネルであり、これは、電子移動度に好都合である。

【0030】

図６は、本発明の本実施形態による、デバイス２００の形成のプロセス段階の断面を示す。デバイス２００は、基板２０５の上に接合チャネル２１０を含む。ウエハ接合を行う際には、ドナーまたはアクセプタ・ウエハを４５度だけ意図的に回転させる。接合チャネル２１０は、酸化物などの接合誘電体で構成することができる。基板２０５と上部層２１５は、異なる材料で構成されている。基板２０５の材料はＳｉとすることができ、上部層２１５の材料はＳｉＧｅ５～５０％とすることができ、あるいは、基板２０５の材料はＳｉＧｅ５～５０％とすることができ、上部層２１５の材料はＳｉとすることができる。

【0031】

図７は、本発明の本実施形態による、デバイス２００の形成のプロセス段階の断面を示す。デバイス２００は、基板２０５、ウエハ接合層２１０、および上部層２１５で構成された少なくとも１つのＦＩＮを形成するようにエッチングされている。図７は、２つのＦＩＮの形成を示すが、デバイス２００は、図７によって示されるものよりも少ないまたは多いＦＩＮを有することができる。シャロー・トレンチ絶縁層２２０が、基板２０５の上に形成される。ウエハ接合前に４５度の回転が行われるため、頂部チャネル（上部層２１５）と底部チャネル（基板２０５）は、チャネル側壁表面に異なる結晶配向を有することができる。頂部チャネルの材料２１５がＳｉＧｅの場合、側壁表面は（１１０）結晶配向を有し、底部Ｓｉチャネル２０５については、側壁表面は（１００）結晶配向を有する。

【0032】

図８は、本発明の本実施形態による、デバイス２００の形成のプロセス段階の断面を示す。デバイス２００製造の下流段階において、高ｋ金属ゲート２２５が、シャロー・トレンチ絶縁層２２０の上に形成される。高ｋ金属ゲート２２５は、高ｋ金属ゲート２２５が、基板２０５、ウエハ接合層２１０、および各列を含む上部層２１５の側面と直接接触するように、ＦＩＮを囲む。この段階で、頂部ＰＦＥＴは、（１１０）表面配向を有するＳｉＧｅチャネル材料であり、これは、正孔移動度を高めるのに有利である。底部ＮＦＥＴデバイスは、（１００）表面配向を有するＳｉチャネルであり、これは、電子移動度に好都合である。

【0033】

図９は、本発明の本実施形態による、デバイス３００の形成のプロセス段階の断面を示す。デバイスは、基板３０５の上に接合チャネル３１５を含む。ウエハ接合前に、エピタキシ犠牲層（第１の犠牲層３１０および第２の犠牲層３２０）は、基板３０５および接合チャネル３１５の上に成長する高Ｇｅ％のＳｉＧｅ（＞５０％Ｇｅ％）で構成される。ウエハ接合を行う際には、ドナーまたはアクセプタ・ウエハを４５度だけ意図的に回転させる。接合チャネル３１５は、酸化物などの接合誘電体で構成することができる。第２の犠牲層３２０の上に上部層３２５が形成される。基板３０５および上部層３２５は、異なる材料で構成される。基板３０５はＳｉで構成され得て、上部層はＳｉＧｅ５～３５％で構成され得て、あるいは、基板３０５の材料はＳｉＧｅ５～３５％とすることができ、上部層３２５の材料はＳｉとすることができる。

【0034】

図１０は、本発明の本実施形態による、デバイス３００の形成のプロセス段階の断面を示す。デバイス３００は、基板３０５、第１の犠牲層３１０、ウエハ接合層３１５、第２の犠牲層３２０、および上部層３２５で構成された少なくとも１つのフィンを形成するためにエッチングされている。図１０は、２つのフィンの形成を示すが、デバイス３００は、図１０によって図示されるものよりも少ないまたは多い列を有することができる。シャロー・トレンチ絶縁層３３０が、基板３０５の上に形成されている。ウエハ接合前に４５度の回転が行われるため、頂部チャネルと底部チャネルは、チャネル側壁表面に異なる結晶配向を有することができる。頂部チャネルの材料（上部層３２５）がＳｉＧｅの場合、側壁表面は（１１０）結晶配向を有し、底部Ｓｉチャネル（基板３０５）については、側壁表面は、（１００）結晶配向を有する。

【0035】

図１１は、本発明の本実施形態による、デバイス３００の形成のプロセス段階の断面を示す。置換プロセスを使用して、シャロー・トレンチ絶縁層３３０の上に高ｋ金属ゲート３３５を形成する。置換プロセスは、第１の犠牲層３１０および第２の犠牲層３２０を高ｋ金属ゲート３３５で置換する。高ｋ金属ゲート３３５は、高ｋ金属ゲート３３５が基板３０５の３つの側面と直接接触するように、列の下部セクションの３つの側面を囲む。高ｋ金属ゲート３３５は、ウエハ接合層３１５のすべての側面をさらに囲み、高ｋ金属ゲート３３５は、上部層３２５のすべての側面を囲む。低Ｇｅ％のＳｉＧｅ材料３２５（Ｇｅ％＜３５％）が使用されているため、チャネル材料（上部層３２５）に損傷を与えることなく、高Ｇｅ％を有する犠牲ＳｉＧｅ材料（第１の犠牲層３１０および第２の犠牲層３２０）を除去することができる。この段階で、頂部ＰＦＥＴは、（１１０）表面配向を有するＳｉＧｅチャネル材料であり、これは、正孔移動度を高めるのに有利である。底部ＮＦＥＴデバイスは、（１００）表面配向を有するＳｉチャネルであり、これは、電子移動度に好都合である。

【0036】

本発明は、その特定の例示的な実施形態を参照して示され、説明されてきたが、添付の請求項およびそれらの均等物によって定義される本発明の思想および範囲から逸脱することなく、形態および詳細における様々な変更が本発明においてなされ得ることが当業者によって理解されるであろう。

【0037】

本発明の様々な実施形態の説明は、例示の目的で提示されてきたが、網羅的であることは意図されておらず、または開示された実施形態に限定されることは意図されていない。記載された実施形態の範囲および思想から逸脱することなく、多くの修正および変形が当業者には明らかであろう。本明細書で使用される用語は、１つまたは複数の実施形態の原理、市場で見出される技術に対する実際の適用または技術的改善を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択された。

【図1A】

【図1B】

【図2A】

【図2B】

【図3A】

【図3B】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【国際調査報告】