特表 2024-523042 データ符号化方法、電子機器及び記憶媒体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-06-25

(54)【発明の名称】データ符号化方法、電子機器及び記憶媒体

(51)【国際特許分類】

   H03M 13/19 20060101AFI20240618BHJP

【ＦＩ】

H03M13/19

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023577809

(86)(22)【出願日】2022-05-23

(85)【翻訳文提出日】2023-12-15

(86)【国際出願番号】 CN2022094471

(87)【国際公開番号】W WO2022267790

(87)【国際公開日】2022-12-29

(31)【優先権主張番号】202110686521.7

(32)【優先日】2021-06-21

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】511151662

【氏名又は名称】中興通訊股▲ふん▼有限公司

【氏名又は名称原語表記】ＺＴＥ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】ＺＴＥ Ｐｌａｚａ，Ｋｅｊｉ Ｒｏａｄ Ｓｏｕｔｈ，Ｈｉ－Ｔｅｃｈ Ｉｎｄｕｓｔｒｉａｌ Ｐａｒｋ，Ｎａｎｓｈａｎ Ｓｈｅｎｚｈｅｎ，Ｇｕａｎｇｄｏｎｇ ５１８０５７ Ｃｈｉｎａ

(74)【代理人】

【識別番号】100112656

【弁理士】

【氏名又は名称】宮田 英毅

(74)【代理人】

【識別番号】100089118

【弁理士】

【氏名又は名称】酒井 宏明

(72)【発明者】

【氏名】田春雨

(72)【発明者】

【氏名】韓冰

(72)【発明者】

【氏名】楊坤坤

(72)【発明者】

【氏名】秦▲ツォン▼

(57)【要約】

本願は、データ符号化の方法、電子機器及び記憶媒体を開示する。該データ符号化方法は、情報ビットを少なくとも２つのバッファブロックに書き込むステップであって、該バッファブロックには該情報ビットに対応する検査ビットが格納され、該検査ビットの隣接する２ビットのデータは、異なるバッファブロックに格納されるステップ（Ｓ１１０）と、該バッファブロック内の情報ビットと該検査ビットとに基づいてＬＤＰＣ符号化を行うステップ（Ｓ１２０）と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

データ符号化方法であって、
情報ビットを少なくとも２つのバッファブロックに書き込むステップであって、前記バッファブロックには前記情報ビットに対応する検査ビットが格納され、前記検査ビットの隣接する２ビットのデータは、異なる前記バッファブロックに格納されるステップと、
前記バッファブロック内の前記情報ビットと前記検査ビットとに基づいて低密度パリティ検査符号ＬＤＰＣ符号化を行うステップと、
を含む方法。

【請求項2】

前記少なくとも２つのバッファブロックは、同じランダムアクセスメモリＲＡＭに属する
請求項１に記載の方法。

【請求項3】

情報ビットを少なくとも２つのバッファブロックに書き込む前記ステップの前に、前記方法はさらに、
予め設定されたターゲット配列構成を取得するステップと、
少なくとも２つの前記バッファブロック内で検査ビットバッファを、全ての前記検査ビットバッファにより構成される配列構成が前記ターゲット配列構成と一致するように、確定するステップと、
を含む請求項１に記載の方法。

【請求項4】

少なくとも２つの前記バッファブロック内で検査ビットバッファを確定する前記ステップの後に、前記方法はさらに、
前記検査ビットバッファにおいてゼロリセット動作を実行するステップ
を含む請求項３に記載の方法。

【請求項5】

情報ビットを少なくとも２つのバッファブロックに書き込む前記ステップは、
前記情報ビットに基づいてデータブロックを得るステップと、
前記データブロックにより更新される初期検査ビットを確定し、前記初期検査ビットに対応するターゲットバッファアドレス情報を確定するステップと、
前記ターゲットバッファアドレス情報に基づいて、前記データブロックを前記検査ビットバッファに書き込むステップと、を含み、
前記検査ビットバッファ内の前記データブロックのデータが、前記初期検査ビットのデータと同じ符号化処理順序を有する
請求項３に記載の方法。

【請求項6】

前記バッファブロック内の前記情報ビットと前記検査ビットとに基づいてＬＤＰＣ符号化を行う前記ステップは、
前記検査ビットバッファ内の前記初期検査ビットと前記データブロックとに基づいて更新反復計算を行い、ターゲット情報ビットとターゲット検査ビットとを得るステップであって、前記ターゲット情報ビットと前記ターゲット検査ビットとは、前記検査ビットバッファに格納されているステップと、
前記検査ビットバッファから前記ターゲット情報ビットと前記ターゲット検査ビットとを取得し、前記ターゲット検査ビットに対して排他的論理和計算を行い、ＬＤＰＣ符号化結果を得るステップと、
を含む請求項５に記載の方法。

【請求項7】

前記データブロックの数は少なくとも２つであり、
前記検査ビットバッファ内の前記初期検査ビットと前記データブロックとに基づいて更新反復計算を行う前記ステップは、
前記検査ビットバッファから前記データブロックと前記初期検査ビットとを取得するステップと、
各前記データブロック及び対応する前記初期検査ビットに対して更新反復計算を行い、中間検査ビットを得て、前記中間検査ビットと前記データブロックとを対応する前記検査ビットバッファに書き込むステップと、
全ての前記中間検査ビットを得た場合、前記検査ビットバッファ内のデータが前記ターゲット情報ビットと前記ターゲット検査ビットとであると確定するステップと、
を含む請求項６に記載の方法。

【請求項8】

前記検査ビットバッファから前記ターゲット情報ビットと前記ターゲット検査ビットとを取得する前記ステップは、
予め設定された並列度を取得するステップと、
前記並列度に応じて、直列方式で前記ターゲット情報ビットを取得するステップと、前記並列度と前記ターゲット配列構成とに応じて、並列方式で前記検査ビットバッファから前記ターゲット検査ビットを取得するステップと、
を含む請求項６に記載の方法。

【請求項9】

メモリと、プロセッサと、メモリに記憶されて且つプロセッサ上で実行できるコンピュータプログラムとを備える電子機器であって、
前記プロセッサは、前記コンピュータプログラムを実行した場合、請求項１から８の何れか一項に記載の方法を実現する
電子機器。

【請求項10】

コンピュータ実行可能な命令を記憶しているコンピュータ可読記憶媒体であって、
前記コンピュータ実行可能な命令は、請求項１から８の何れか一項に記載の方法を実行するように構成された
コンピュータ可読記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本願は出願番号が２０２１１０６８６５２１．７で、出願日が２０２１年０６月２１日である中国特許出願に基づいて提出され、その中国特許出願の優先権を主張し、その中国特許出願の全ての内容を参考として本願に援用する。

【0002】

本願は、通信の技術分野に関し、特に、データ符号化方法、電子機器及び記憶媒体に関するが、これらに限定されるものではない。

【背景技術】

【0003】

衛星通信システムは衛星、主局システムと、端局システムと、アプリケーション（Ａｐｐｌｉｃａｔｉｏｎ，ＡＰＰ）システムとから構成される。地球に位置する主局システムと端局システムとは、衛星を中継局として、信号の転送を実現する。ここで、主局システムから衛星へ、端局システムまでの方向の伝送リンクは順方向リンクと呼ばれる。衛星通信システムの信号伝送品質を高め、チャンネルの耐干渉能力を強化するために、デジタル衛星中継（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ，ＤＶＢ）－Ｓ２プロトコルでは、順方向リンクの符号化方式を低密度パリティ検査符号（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ Ｃｏｄｅ，ＬＤＰＣ）符号化方式と規定し、情報ビットを複数のデータブロックに分割してから、設定しておいた検査ビットに基づいて検査ビットに対して順に更新反復計算と排他的論理和演算を行う。

【0004】

ＤＶＢ－ＬＤＰＣ符号化は通常、フィールドプログラマブル論理ゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡ）により実行される。よくある実現の案としては、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＲＡＭ）の各列に１ビット（ｂｉｔ）の検査ビットを配置し、列で直列に配置された検査ビットにより更新反復の並列計算を実現する。これにより、更新反復の効率が向上するものの、排他的論理和演算では、直列方式でデータを取得しなければならないが、ＦＰＧＡでは同じバッファにおいて一度に１つのアドレスのデータしか取得することが不可能であるため、排他的論理和演算は１ビットずつしか実行できないことになり、符号化の効率は低く、衛星通信システムのインタラクション速度に影響してしまう。

【発明の概要】

【発明が解決しようとする課題】

【0005】

以下は、本文で詳細に説明される主題の概要である。本概要は、請求項の保護範囲を制限するためのものではない。

【0006】

本願の実施例は、排他的論理和演算の効率を向上させることにより、衛星通信システムのインタラクション速度を向上させることができるデータ符号化方法、電子機器及び記憶媒体を提供する。

【課題を解決するための手段】

【0007】

第１の態様において、本願の実施例は、データ符号化方法を提供する。前記データ符号化方法は、情報ビットを少なくとも２つのバッファブロックに書き込むステップであって、前記バッファブロックには前記情報ビットに対応する検査ビットが格納され、前記検査ビットの隣接する２ビットのデータは、異なる前記バッファブロックに格納されるステップと、前記バッファブロック内の前記情報ビットと前記検査ビットとに基づいてＬＤＰＣ符号化を行うステップと、を含む。

【0008】

第２の態様において、本願の実施例はさらに、電子機器を提供する。前記電子機器は、メモリと、プロセッサと、メモリに記憶されて且つプロセッサ上で実行できるコンピュータプログラムとを含み、前記プロセッサは、前記コンピュータプログラムを実行した場合、第１の態様に記載のデータ符号化方法を実現する。

【0009】

本願の実施例の他の特徴及び利点は、後の明細書において説明され、明細書から部分実施例的に明らかになるか、または本願の実施例を実施することにより理解される。本願の目的及び他の利点は、明細書、特許請求の範囲及び図面において特別に指摘される構成により達成し、得ることができる。

【0010】

添付図面は、本願の技術案の更なる理解を提供するものであり、明細書の一部を構成し、本願の実施形態と共に本願の技術案を解釈するために使用され、本願の技術案に対する制限を構成するものではない。

【図面の簡単な説明】

【0011】

【図1】本願の一実施例により提供されるデータ符号化方法のフローチャートである。

【図2】本願の別の実施例により提供されるＲＡＭの構成図である。

【図3】本願の別の実施例により提供されるバッファブロックの確定のフローチャートである。

【図4】本願の別の実施例により提供されるデータブロックの分割のフローチャートである。

【図5】本願の別の実施例により提供されるターゲット配列構成のフローチャートである。

【図6】本願の別の実施例により提供されるＬＤＰＣ符号化のフローチャートである。

【図7】本願の別の実施例により提供される複数データブロックの処理のフローチャートである。

【図8】本願の別の実施例により提供されるバッファブロックの確定のフローチャートである。

【図9】本願の別の実施例により提供されるバッファブロックのゼロリセットのフローチャートである。

【図10】本願の一例において提供されるデータ符号化方法のフローチャートである。

【図11】本願の別の実施例により提供される電子機器の構成図である。

【発明を実施するための形態】

【0012】

本願の目的、技術案及び利点をより明らかにするために、以下では、添付図面及び実施形態を組み合わせて本願をさらに詳しく説明する。ここで説明する具体的な実施形態は本願を解釈するためだけに使われるものであって、本願を限定するために使われるものではない。

【0013】

なお、装置の模式図には機能モジュール分割が示され、フローチャートには論理的順序が示されているが、場合によっては、装置内のモジュール分割とは異なってもよく、またはフローチャート内の順序とは異なるように、図示又は説明されたステップを実行してもよい。明細書、特許請求の範囲または上記図面における用語「第１」、「第２」等は類似の対象を区別するためのものであり、必ずしも特定の順序又は前後の順番を記述するためのものではない。

【0014】

本願の実施例は、データ符号化方法、電子機器及び記憶媒体を提供する。該データ符号化方法は、情報ビットを少なくとも２つのバッファブロックに書き込むステップであって、前記バッファブロックには前記情報ビットに対応する検査ビットが格納され、前記検査ビットの隣接する２ビットのデータは、異なる前記バッファブロックに格納されるステップと、前記バッファブロック内の前記情報ビットと前記検査ビットとに基づいてＬＤＰＣ符号化を行うステップと、を含む。本願の実施例により提供される案によれば、検査ビットが異なるバッファブロックに格納されるので、検査ビットの更新反復計算が完了した後に、ＦＰＧＡは、並列の方式で、複数のバッファブロックから検査ビットを読み取ることができ、検査ビットの読み取り速度の向上を実現し、符号化効率及び衛星通信システムのインタラクション速度を効果的に向上させることができる。

【0015】

以下、添付の図面に関連して、本願の実施例についてさらに説明する。

【0016】

図１に示すように、図１は本願の一実施例により提供されるデータ符号化方法であり、前記方法は、以下のステップを含むが、これらに限定されない。

【0017】

ステップＳ１１０において、情報ビットを少なくとも２つのバッファブロックに書き込み、バッファブロックには情報ビットに対応する検査ビットが格納され、検査ビットの隣接する２ビットのデータは、異なるバッファブロックに格納される。

【0018】

なお、情報ビットは、１つのトランスポートブロックからのものであってもよい。トランスポートブロックを取得した後、まずは、利用可能なバッファ空間を確定してもよい。該トランスポートブロックを格納できる十分な空間がある場合にのみ、後続のステップを実行する。これにより、空間不足による符号化の失敗を回避することができる。

【0019】

なお、ＦＰＧＡは、１つのバッファから、一度に１つのアドレスしか読み取ることができないので、検査ビットの並列読み取りを実現するために、少なくとも２つのバッファブロックを使用して検査ビットを格納し、検査ビットを配置の順番で１ビットずつバッファブロックに書き込む。これにより、ＦＰＧＡが複数のバッファから検査ビットを読み取らなければならないようにして、検査ビットの並列読み取りを実現し、ＬＤＰＣ符号化の効率を向上させることができる。

【0020】

ステップＳ１２０において、バッファブロック内の情報ビットと検査ビットとに基づいてＬＤＰＣ符号化を行う。

【0021】

なお、検査ビットが異なるバッファブロックに分布しているため、排他的論理和演算を行う際に並列方式で読み取ることが可能であり、１ビットずつ直列で読み取る方式に比べて、排他的論理和演算のデータ取得効率を効果的に向上させる。そのため、衛星通信システムのインタラクション速度を向上させる。

【0022】

また、一実施例において、少なくとも２つのバッファブロックは、同じＲＡＭに属する。

【0023】

なお、ＦＰＧＡにおいて少なくとも２つのバッファブロックを備えたことを実現するためには、つなぎ合わせ構造のＲＡＭを利用してもよい。例えば、図２に示すＲＡＭ構造の模式図のように、該ＲＡＭは、バッファブロック１とバッファブロック２とがつなぎ合わせられ、バッファブロック２とバッファブロック３とがつなぎ合わせられる、といったように、Ｎ個のバッファブロックを順次つなぎ合わせてなる。

【0024】

なお、ＦＰＧＡの場合、ＲＡＭのサイズは通常、よく見かける１８ｋと３６ｋのように、固定である。１８Ｋを例にとると、ＲＡＭには通常、１０２４行があり、各行には１８ｂｉｔのデータを格納することができる。リソースの利用率を高めるために、バッファブロックのビット幅を１８ｂｉｔに設定し、２０個のバッファブロックをつなぎ合わせれば、３６０ｂｉｔのデータを格納するために用いることができる。各バッファブロックに検査ビットバッファをさらに指定する。もちろん、１８ｂｉｔ未満のビット幅としてバッファブロックの配置を行うことも可能である。当業者は実際の状況に応じてビット幅の具体的な数値を調整する動機付けがあり、ここではこれ以上限定しない。

【0025】

また、図３を参照し、一実施例において、図１に示す実施例におけるステップＳ１１０の実行の前に、以下のステップがさらに含まれるが、これらに限定されない。

【0026】

ステップＳ３１０において、予め設定されたターゲット配列構成を取得する。

【0027】

ステップＳ３２０において、少なくとも２つのバッファブロック内で検査ビットバッファを、全ての検査ビットバッファにより構成される配列構成がターゲット配列構成と一致するように、確定する。

【0028】

なお、検査ビットバッファの配列構成（ａｒｒａｎｇｅｍｅｎｔ ｓｔｒｕｃｔｕｒｅ）は、実際のニーズに応じて決めてもよい。例えば、図９に示すＲＡＭ構成を採用した場合、検査ビットと情報ビットを順番に書き込む必要があることを考慮して、ターゲット配列構成として螺旋構成を採用してもよい。すなわち、検査ビットバッファを行ごとにオフセットさせる。ビット幅として１８ｂｉｔを採用した場合、１番目のバッファブロックの１行目の先頭１８ビットを検査ビットバッファ１、２番目のバッファブロックの２行目の１９～３６番目のビットを検査ビットバッファ２とする、といったように、行ごとにオフセットさせた螺旋構成を実現する。これにより、バッファリソースを十分に利用することが可能になる。もちろん、当業者には、実際のメモリ状況に応じて配置を調整する動機付けがあり、各検査ビットバッファが異なるバッファブロックに配置されるのを保証できればよい。

【0029】

なお、上記のようにして得られた検査ビットバッファについて、そこに格納される検査ビット間のオフセットがターゲット配列構成によって決定される。例えば、ＬＤＰＣ符号化を行うためのＲＡＭ空間のサイズが３６０ｂｉｔであれば、オフセットの取り得る値の範囲は１から３５９までの任意の数値であってもよい。図９を参照し、図９に示す螺旋構成を採用すると、隣接する２ビットの検査ビットのオフセットはビット幅と同じ１８ｂｉｔとなる。具体的なオフセット量は検査ビットバッファのビット幅と配置方式とに応じて調整すればよいので、ここでは具体的な数値についてこれ以上限定しない。

【0030】

なお、オフセットとバッファブロックのビット幅には厳密な対応関係はない。各ビットの検査ビットを対応するバッファブロックに直接格納できれば、オフセットをビット幅と異なる値に設定してもよい。

【0031】

また、図４を参照し、一実施例において、図３に示す実施例におけるステップＳ３２０の実行完了後に、以下のステップがさらに含まれるが、これらに限定されない。

【0032】

ステップＳ４１０において、検査ビットバッファにおいてゼロリセット動作を実行する。

【0033】

なお、検査ビットバッファを確定した後に、検査ビットバッファに対してゼロリセット動作を実行することにより、各ビットの初期値が全てゼロである初期検査ビットを得ることができる。

【0034】

なお、ゼロリセット動作が行われる位置は、トランスポートブロックに対応する位置、すなわち検査ビットを格納するための位置である。検査ビットバッファは一定のビット幅を有するので、現在のＬＤＰＣ符号化に関与しない空間が存在すれば、上記空間に対してゼロリセット動作を行わなくてもよいが、本実施例ではこれについてこれ以上限定しない。

【0035】

また、図５を参照し、一実施例において、図１に示す実施例におけるステップＳ１１０は、以下のステップを含むが、これらに限定されない。

【0036】

ステップＳ５１０において、情報ビットに基づいてデータブロックを得る。

【0037】

ステップＳ５２０において、データブロックにより更新される初期検査ビットを確定し、初期検査ビットに対応するターゲットバッファアドレス情報を確定する。

【0038】

ステップＳ５３０において、ターゲットバッファアドレス情報に基づいて、データブロックを検査ビットバッファに書き込む。ここで、検査ビットバッファ内のデータブロックのデータが、初期検査ビットのデータと同じ符号化処理順序を有する。

【0039】

なお、衛星通信について、関連プロトコルでは情報ビットのサイズが、例えば６４８００ｂｉｔであるように規定されている。したがって、ＲＡＭの記憶リソースを十分に利用するために、データブロックのスケールを予め決めておいてもよい。例えば、予め決められたスケールに応じて情報ビットをいくつかの３６０ｂｉｔのデータブロックに分割してもよい。もちろん、実際のバッファリソースやコンピューティング複雑度低減のニーズに応じて、データブロックのスケールを調整してもよいが、本実施例ではこれについてこれ以上の説明を省く。

【0040】

なお、初期検査ビットの取得方法は、図４の実施例で説明した方法を参照でき、簡潔にするために、ここでは説明を省略する。

【0041】

初期検査ビットが確定されると、各ビットの検査ビットのバッファアドレスも確定されるはずである。そのため、初期検査ビットが確定された後に、対応するバッファアドレスを格納してもよく、例えば、リードオンリーメモリ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ，ＲＯＭ）に格納してもよい。また、符号化の前に、情報ビットと検査ビットとの対応関係が決まっているはずなので、データブロックを書き込む前に、該データブロックにより更新される必要のある初期検査ビットを確定し、該初期検査ビットに対応するターゲットバッファアドレス情報をＲＯＭから読み取り、データブロックをバッファブロックに書き込んだ後に、そのターゲットバッファアドレス情報に基づいて、データブロック内の各データの位置を、検査ビットの螺旋構造に一致するように調整してもよい。これにより、各検査ビットバッファに同じ符号化処理順序を持つデータブロックデータと初期検査ビットとが格納される。

【0042】

なお、データブロックを分割した後に、各ｂｉｔのデータを１つの検査ビットバッファに格納してもよい。例えば、図９に示すように、２０個のバッファブロックがあり、各バッファブロックのビット幅が１８ｂｉｔで、検査ビットバッファは螺旋構成でバッファブロック内に分布している。データブロックを得た後に、検査ビットバッファ１に１ｂｉｔのデータブロックデータを格納し、検査ビットバッファ２に１ｂｉｔのデータブロックデータを格納する。さらに、データブロックが３６０ｂｉｔを有する一方、検査ビットバッファのビット幅が１８であり、１つのデータブロックデータが１つのｂｉｔしか占有しないので、２１番目のデータブロックデータを検査ビットバッファ１の２番目のビット、２２番目のデータブロックデータを検査ビットバッファ２の２番目のビットに格納する、といったように、３６０ｂｉｔのデータブロックデータが全て検査ビットバッファに格納されるまで、以上を繰り返す。検査ビットの配置方式は、データブロックデータと似ていてもよく、ここでは説明を省く。

【0043】

なお、図９に示すような螺旋構成でデータを格納することにより、検査ビットバッファ内のデータを並列に読み取ることができる。例えば、プロセッサが１８ｂｉｔの並列度を実現できる場合、１回目は検査ビットバッファ１～１８から検査ビットの１～１８番目のビットを取得し、２回目は検査ビットバッファ１９～２０、検査ビットバッファ１～１６から検査ビットの１９～３６番目のビットを取得するといったように、取得を繰り返す。これにより、検査ビットの並列読み取りを実現し、データ読み取りの効率を向上させ、ＬＤＰＣ符号化の効率を向上させる。

【0044】

また、図６を参照し、一実施例において、図１に示す実施例におけるステップＳ１２０は、以下のステップを含むが、これらに限定されない。

【0045】

ステップＳ６１０において、検査ビットバッファ内の初期検査ビットとデータブロックとに基づいて更新反復計算を行い、ターゲット情報ビットとターゲット検査ビットとを得る。ターゲット情報ビットとターゲット検査ビットは、検査ビットバッファに格納されている。

【0046】

ステップＳ６２０において、検査ビットバッファからターゲット情報ビットとターゲット検査ビットとを取得し、ターゲット検査ビットに対して排他的論理和計算を行い、ＬＤＰＣ符号化結果を得る。

【0047】

なお、初期検査ビットとデータブロックのデータとが全てに検査ビットバッファに格納されている場合には、取得したターゲットバッファアドレス情報に基づいて、ＦＰＧＡによりバッファから初期検査ビットを読み取り、構成調整後のデータブロックと更新反復計算を行ってもよい。具体的な更新反復計算方法は、本実施例による改良ではなく、当業者はデータ取得後にどのように実行するかを熟知しているため、ここでは説明を省く。

【0048】

更新反復計算が完了すると、検査ビットバッファ内のデータは、ターゲット情報ビットとターゲット検査ビットである。検査ビットバッファの配列構成によりターゲット検査ビットが異なるバッファブロックに格納されるため、ターゲット検査ビットを並列方式で読み取ることにより、ＬＤＰＣ符号化の効率を向上させることができる。

【0049】

なお、ターゲット情報ビットについての読み取り方式としては、一般的な直列読み取りを採用してもよく、本実施例ではこれについてこれ以上の説明を省く。

【0050】

なお、ターゲット検査ビットの排他的論理和計算は隣接する２ビットについて行われる。例えば、図９に示すような構成では、検査ビット１の排他的論理和の結果はそれ自体であり、検査ビット２の排他的論理和計算は検査ビット１と行われる、といったように類推される。本実施形態の技術的解決手段を用いてターゲット検査ビットの並列取得が実現された後、当業者は、排他的論理和計算を完了し、排他的論理和計算後のターゲット検査ビットとターゲット情報ビットとからＬＤＰＣ符号化結果を得る方法を熟知しているため、ここでは説明を省く。

【0051】

また、図７を参照し、一実施例において、データブロックの数は少なくとも２つであり、図６に示す実施例におけるステップＳ６１０は、以下のステップを含むが、これらに限定されない。

【0052】

ステップＳ７１０において、検査ビットバッファからデータブロックと初期検査ビットとを取得する。

【0053】

ステップＳ７２０において、各データブロック及び対応する初期検査ビットに対して更新反復計算を行い、中間検査ビットを得て、中間検査ビットとデータブロックとを対応する検査ビットバッファに書き込む。

【0054】

ステップＳ７３０において、全ての中間検査ビットを得た場合、検査ビットバッファ内のデータがターゲット情報ビットとターゲット検査ビットとであると確定する。

【0055】

なお、ステップＳ７２０において実行される更新反復計算により、初期検査ビットに対する最初の更新が実現され、中間検査ビットを得た後、情報ビットが複数のデータブロックに分割されるため、各データブロックのいずれについても該ステップの計算が実行されることを保証する必要がある。そのため、中間検査ビットを得ると、対応する検査ビットバッファに書き込み、次のデータブロックを上記実施例で説明した同じ方法で検査ビットに書き込み、さらにステップＳ７２０に記載の更新反復計算を実行する。全てのデータブロックが完了すると、検査ビットの計算が完了したと確定し、得られた検査ビットがターゲット検査ビットであると確定することができる。

【0056】

また、図８を参照し、一実施例において、図６に示す実施例におけるステップＳ６２０は、以下のステップを含むが、これらに限定されない。

【0057】

ステップＳ８１０において、予め設定された並列度を取得する。

【0058】

ステップＳ８２０において、並列度に応じて、直列方式でターゲット情報ビットを取得する。

【0059】

ステップＳ８３０において、並列度とターゲット配列構成とに応じて、並列方式で検査ビットバッファからターゲット検査ビットを取得する。

【0060】

なお、並列度は実際の処理能力に応じて調整してもよく、本実施例では並列度の具体的な数値についてこれ以上限定しない。例えば、１８ｂｉｔの並列度でデータ読み取りを行う場合、１回目は先頭１８個のバッファブロックの最初のバッファアドレスから１番目のビットのデータを読み取り、２回目はバッファブロック１９～２０の最初のバッファアドレスから１番目のビットのデータを読み取り、バッファブロック１～１６の２番目のビットのアドレスから２番目のビットのデータを読み取る。上記の動作のいずれにも１つのバッファから複数のアドレスを読み取ることが含まれないため、ＦＰＧＡは実現することが可能であり、データ読み取りの効率が効果的に向上する。

【0061】

なお、設定された並列度に基づいて直列方式でターゲット情報ビットを取得することは、当業者によく知られた技術であり、ここでは説明を省く。

【0062】

なお、図９に示螺旋構成の配置方式を参照し、各ビットのデータブロックデータと検査符号とがそれぞれ異なる行と列にあり、隣接する２つのビットが異なるバッファブロックにある。異なるバッファブロックについて、ＦＰＧＡではデータを同時に読み取ることができるので、ターゲット配列構成が決まっている場合、検査ビットバッファのアドレスを知ることが可能である。そのため、本実施例の検査ビットバッファと検査ビットの配列構成により、検査ビットの並列読み取りが可能となる。

【0063】

本願の実施例の技術案をより良く説明するために、以下に１つの例を持って例示して説明する。

【0064】

本例示において、ＲＡＭの構成は、図９に示すように、ビット幅が１８ ｂｉｔである２０個のバッファブロックからなる。複雑度を低減させるために、オフセットの数値を１８ ｂｉｔとし、検査ビットバッファの配列構成として、螺旋構成を採用した。

【0065】

図１０を参照し、本例示のデータ符号化方法は、以下のステップを含むが、これらに限定されない。

【0066】

ステップＳ１０１０において、現在の情報ビット及び検査ビットの、バッファＲＡＭにおける位置に対して、ゼロリセット動作を実行する。

【0067】

ステップＳ１０２０において、情報ビットを３６０ｂｉｔ毎にデータブロック分割し、少なくとも１つの３６０ｂｉｔデータブロックに分割する。

【0068】

ステップＳ１０３０において、最初の３６０ｂｉｔデータブロックを検査ビットバッファに書き込み、螺旋構成に従って３６０ｂｉｔデータブロック内のデータに対して、検査ビットと一致するように位置のオフセットを行い、検査ビットバッファから検査ビットとオフセット後の３６０ｂｉｔデータブロックとを取り出して排他的論理和演算を行い、更新反復動作により得られた中間結果を検査ビットバッファに書き込む。

【0069】

ステップＳ１０４０において、全ての３６０ｂｉｔデータブロックに対する更新反復動作が完了するまで、ステップＳ１０３０を繰り返す。

【0070】

ステップＳ１０５０において、全ての３６０ｂｉｔデータブロックの更新計算が完了すると、１８ｂｉｔの並列度で情報ビットを直列に読み取り、螺旋構成の方式に従って１８ｂｉｔの並列度で検査ビットを読み取る。

【0071】

ステップ１０６０において、１８ｂｉｔの並列度で検査ビットに対して排他的論理和演算を行い、ＬＤＰＣ符号化を完了させる。

【0072】

さらに、図１１を参照し、本願の一つの実施例はさらに、電子機器を提供する。該電子機器１１００は、メモリ１１１０、プロセッサ１１２０及びメモリ１１１０に記憶されて且つプロセッサ１１２０上で実行できるコンピュータプログラムを含む。

【0073】

プロセッサ１１２０とメモリ１１１０とは、バス又は他の方法により接続されてもよい。

【0074】

上述した実施例のデータ符号化方法を実現するために必要な非一時的なソフトウェアプログラム及び命令は、メモリ１１１０に記憶されており、プロセッサ１１２０により実行された場合、上述した実施例におけるデータ符号化方法、例えば、上述した図１の方法ステップＳ１１０からステップＳ１２０、図３の方法ステップＳ３１０からステップＳ３２０、図４の方法ステップＳ４１０、図５の方法ステップＳ５１０からステップＳ５３０、図６の方法ステップＳ６１０からステップＳ６２０、図７の方法ステップＳ７１０からステップＳ７３０、図８の方法ステップＳ８１０からステップＳ８３０を、実行する。

【0075】

以上に説明された装置実施形態は、単に例示的なものであり、分離された部品として説明されたユニットは、物理的に分離されていてもよく、そうでなくてもよく、すなわち、一箇所にあってもよく、又は複数のネットワークユニットに分散されていてもよい。本実施形態の態様の目的を達成するために、これらのモジュールの一部又は全部を実際の必要に応じて選択することが可能である。

【0076】

また、本願の一実施形態は、コンピュータ可読記憶媒体をさらに提供する。該コンピュータ可読記憶媒体にはコンピュータ実行可能な命令が記憶されており、該コンピュータ実行可能な命令は、プロセッサ又はコントローラ、例えば、上述した電子機器実施例におけるプロセッサにより実行された場合、上述した実施例におけるデータ符号化方法、例えば、上述した図１における方法ステップＳ１００からステップＳ１２０、図３における方法ステップＳ３１０からステップＳ３２０、図４における方法ステップＳ４１０、図５における方法ステップＳ５１０からステップＳ５３０、図６における方法ステップＳ６１０からステップＳ６２０、図７における方法ステップＳ７１０からステップＳ７３０、図８における方法ステップＳ８１０からステップＳ８３０を、上記プロセッサに実行させることができる。

【0077】

本願の実施例は、情報ビットを少なくとも２つのバッファブロックに書き込むステップであって、前記バッファブロックには前記情報ビットに対応する検査ビットが格納され、前記検査ビットの隣接する２ビットのデータは、異なる前記バッファブロックに格納されるステップと、前記バッファブロック内の前記情報ビットと前記検査ビットとに基づいてＬＤＰＣ符号化を行うステップと、を含む。本願の実施例により提供される案によれば、検査ビットが異なるバッファブロックに格納されるので、検査ビットの更新反復計算が完了した後に、ＦＰＧＡは、並列の方式で、複数のバッファブロックから検査ビットを読み取ることができ、検査ビットの読み取り速度の向上を実現し、符号化効率及び衛星通信システムのインタラクション速度を効果的に向上させることができる。

【0078】

上記で開示された方法の全部又は一部のステップ、システムは、ソフトウェア、ファームウェア、ハードウェア、及びそれらの適切な組み合わせとして実施してもよい。一部又は全部の物理的組立体は、中央処理装置、デジタルシグナルプロセッサ又はマイクロプロセッサのようなプロセッサにより実行されるソフトウェアとして、あるいはハードウェアとして、あるいは特定用途向け集積回路のような集積回路として実施してもよい。そういったソフトウェアは、コンピュータ可読媒体上に分散してもよく、コンピュータ可読媒体はコンピュータ記憶媒体（又は非一時的な媒体）及び通信媒体（又は一時的な媒体）を含んでもよい。コンピュータ記憶媒体という用語は、情報（コンピュータ可読命令、データ構造、プログラムモジュール又は他のデータ）を記憶するための任意の方法又は技術において実現される、揮発性及び不揮発性、取り外し可能及び取り外し不可能な媒体を含む。コンピュータ記憶媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリもしくは他のメモリ技術、ＣＤ－ＲＯＭ、デジタル多用途ディスク（ＤＶＤ）もしくは他の光ディスク記憶装置、磁気カートリッジ、磁気テープ、磁気ディスク記憶装置もしくは他の磁気記憶装置、又は所望の情報を記憶するために使用することができ、コンピュータによってアクセスすることができる任意の他の媒体を含むが、これらに限定されない。さらに、通信媒体は通常、コンピュータ可読命令、データ構造、プログラムモジュール、又は搬送波又は他の伝送メカニズムのような変調データ信号中の他のデータを含み、任意の情報伝送媒体を含むことができることは、当業者にとって周知のことである。

【0079】

以上では、本願の実施例について具体的に説明したが、本願は上記実施形態に限定されるものではない。当業者であれば、本願の精神に反することなく、様々な均等的変形又は置換を行ってもよく、これらの様々な均等的変形又は置換は、本願の特許請求の範囲に限定された範囲内に含まれる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【国際調査報告】