特表 2024-523065 パッケージ構造、パッケージ方法及び半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-06-28

(54)【発明の名称】パッケージ構造、パッケージ方法及び半導体デバイス

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20240621BHJP

   H01L 21/768 20060101ALI20240621BHJP

   H01L 21/66 20060101ALI20240621BHJP

【ＦＩ】

H01L21/88 T

H01L21/90 V

H01L21/66 E

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022562390

(86)(22)【出願日】2022-06-13

(85)【翻訳文提出日】2022-10-14

(86)【国際出願番号】 CN2022098437

(87)【国際公開番号】W WO2023231080

(87)【国際公開日】2023-12-07

(31)【優先権主張番号】202210621408.5

(32)【優先日】2022-06-01

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(74)【代理人】

【識別番号】100125922

【弁理士】

【氏名又は名称】三宅 章子

(72)【発明者】

【氏名】田 凱

(72)【発明者】

【氏名】李 紅文

(72)【発明者】

【氏名】陳 亮

(72)【発明者】

【氏名】姜 偉

(72)【発明者】

【氏名】李 梦凡

【テーマコード（参考）】

4M106

5F033

【Ｆターム（参考）】

4M106AA07

4M106AB07

4M106AD04

4M106AD08

4M106BA01

4M106DD10

4M106DJ38

5F033HH08

5F033HH11

5F033JJ08

5F033JJ11

5F033KK11

5F033PP27

5F033RR22

5F033SS04

5F033SS07

5F033SS11

5F033VV07

5F033VV12

5F033VV16

5F033XX05

5F033XX08

5F033XX24

5F033XX34

5F033XX37

(57)【要約】

本発明の実施例は、パッケージ構造、パッケージ方法、半導体デバイスを提供し、前記パッケージ方法は、半導体機能構造を提供することであって、前記半導体機能構造の表面には、相互接続層が配置されることと、前記相互接続層の一部を露出する分離層を形成することであって、露出された前記相互接続層の一部は、第１パッドとして使用され、前記第１パッドは、第１タイプのテストを実行するために使用されることと、前記第１タイプのテストが完了した後、前記第１パッド及び前記分離層上に再配線層を形成することであって、前記再配線層は、前記相互接続層に導電的に接続されることと、前記再配線層の一部を露出する第１絶縁層を形成することであって、露出された前記再配線層の一部は、第２パッド及び第３パッドとして使用され、前記第２パッドは、第２タイプのテストを実行するために使用され、前記第３パッドは、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用され、前記半導体機能構造が第１タイプのテストを実行するときの動作速度は、第２タイプのテストを実行するときの動作速度より低い。

【特許請求の範囲】

【請求項1】

パッケージ方法であって、
半導体機能構造を提供することであって、前記半導体機能構造の表面には、相互接続層が配置されることと、
前記相互接続層の一部を露出する分離層を形成することであって、露出された前記相互接続層の一部は、第１パッドとして使用され、前記第１パッドは、第１タイプのテストを実行するために使用されることと、
前記第１タイプのテストが完了した後、前記第１パッド及び前記分離層上に再配線層を形成することであって、前記再配線層は、前記相互接続層に導電的に接続されることと、
前記再配線層の一部を露出する第１絶縁層を形成することであって、露出された前記再配線層の一部は、第２パッド及び第３パッドとして使用され、前記第２パッドは、第２タイプのテストを実行するために使用され、前記第３パッドは、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用され、前記半導体機能構造が前記第１タイプのテストを実行するときの動作速度は、前記第２タイプのテストを実行するときの動作速度より低いことと、を含む、パッケージ方法。

【請求項2】

前記パッケージ方法は、
前記分離層を形成する前に、前記相互接続層の一部を除去して、前記再配線層に対応する前記相互接続層の総面積を削減することを更に含む、
請求項１に記載のパッケージ方法。

【請求項3】

前記パッケージ方法は、
前記第１タイプのテストが完了した後、前記第１パッドの一部を除去して、第４パッドを形成することを更に含み、
前記第４パッドの面積は、前記第１パッドの面積より小さい、
請求項１に記載のパッケージ方法。

【請求項4】

前記第１パッド及び前記分離層上に再配線層を形成することは、
マスクレスデポジションプロセスによって、前記第１パッド及び前記分離層上に前記再配線層を形成することを含み、
前記パッケージ方法は、
前記再配線層によって囲まれたグルーブ内に第２絶縁層を形成することを更に含み、前記第２絶縁層の材料の硬度は、前記再配線層の材料の硬度より小さい、
請求項１に記載のパッケージ方法。

【請求項5】

前記パッケージ方法は、
前記第１タイプのテストが完了した後、前記第１パッド上に導電性ピラーを形成することを更に含み、
前記第１パッド及び前記分離層上に再配線層を形成することは、
前記導電性ピラー及び前記分離層上に再配線層を形成することを含み、前記再配線層は、前記導電性ピラーを介して前記相互接続層に導電的に接続される、
請求項１に記載のパッケージ方法。

【請求項6】

パッケージ構造であって、
ビアホールを有する分離層であって、前記分離層は、相互接続層の表面を覆い、前記ビアホールは、前記相互接続層の一部を露出し、前記相互接続層は、半導体機能構造の表面に配置される、ビアホールを有する分離層と、
前記分離層によって露出された前記相互接続層で構成される第４パッドであって、前記第４パッドの面積は、前記ビアホールの断面面積より小さく、前記ビアホールの断面面積は、第１タイプのテストのニーズに応じて設定される、第４パッドと、
前記分離層を覆い、前記第４パッドに電気的に接続される再配線層と、
前記再配線層の一部を覆い露出する第１絶縁層と、を含み、
露出された前記再配線層の一部は、第２パッド及び第３パッドを含み、前記第２パッドは、第２タイプのテストを実行するために使用され、前記第３パッドは、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用され、前記半導体機能構造が前記第１タイプのテストを実行するときの動作速度は、前記第２タイプのテストを実行するときの動作速度より低い、パッケージ構造。

【請求項7】

前記パッケージ構造はさらに、
前記第４パッドと前記再配線層との間に位置する導電性ピラーを含み、前記再配線層は、前記導電性ピラーを介して前記相互接続層に導電的に接続される、
請求項６に記載のパッケージ構造。

【請求項8】

前記導電性ピラーの数は、１つ又は複数を含む、
請求項７に記載のパッケージ構造。

【請求項9】

前記パッケージ構造はさらに、
前記再配線層によって囲まれたグルーブ内に位置する第２絶縁層を含み、前記第２絶縁層の材料の硬度は、前記再配線層の材料の硬度より小さい、
請求項７に記載のパッケージ構造。

【請求項10】

前記第２パッドは、前記半導体機能構造のエッジに近い側に位置し、前記第３パッドは、前記半導体機能構造のエッジから離れた側に位置する、
請求項７に記載のパッケージ構造。

【請求項11】

請求項６～１０のいずれか一項に記載のパッケージ構造を含む、半導体デバイス。

【請求項12】

前記半導体デバイスはさらに、
基板と、
積層された複数のダイと、を含み、各前記ダイは、半導体機能構造及び前記半導体機能構造上に位置するパッケージ構造を含み、
各前記ダイは、前記パッケージ構造における第３パッド上のリード線を介して前記基板上に電気的に接続される、
請求項１１に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０６月０１日に中国特許局に提出された、出願番号が２０２２１０６２１４０８．５であり、発明の名称が「パッケージ構造、パッケージ方法及び半導体デバイス」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本願は、半導体の技術分野に関し、パッケージ構造、パッケージ方法及び半導体デバイスに関するが、これらに限定されない。

【背景技術】

【0003】

電子機器の急速な普及と電子機器市場の活発な発展に伴い、高性能、多機能、高信頼性、利便性を備えながら、小型化と薄型化に向けて進化する電子製品がますます求められている。このような要求は、半導体デバイスのパッケージングに対してより良い、より軽い、より薄い、より高いパッキング密度、より良い電気的性能及び熱的性能、より高い信頼性、及びより高い費用性能比のような要件を提起している。

【0004】

半導体デバイスの性能が対応する要件を満たすことを保証するには、機能的な相互作用をテスト及び実行するためのポートをパッケージ構造上に用意する必要がある。

【発明の概要】

【発明が解決しようとする課題】

【0005】

これに基づき、関連技術的課題の１つ又は複数を解決するために、本発明の実施例は、パッケージ構造、パッケージ方法及び半導体デバイスを提案する。

【課題を解決するための手段】

【0006】

本発明の実施例によれば、パッケージ方法を提供し、前記方法は、
半導体機能構造を提供することであって、前記半導体機能構造の表面には、相互接続層が配置されることと、
前記相互接続層の一部を露出する分離層を形成することであって、露出された前記相互接続層の一部は、第１パッドとして使用され、前記第１パッドは、第１タイプのテストを実行するために使用されることと、
前記第１タイプのテストが完了した後、前記第１パッド及び前記分離層上に再配線層を形成することであって、前記再配線層は、前記相互接続層に導電的に接続されることと、
前記再配線層の一部を露出する第１絶縁層を形成することであって、露出された前記再配線層の一部は、第２パッド及び第３パッドとして使用され、前記第２パッドは、第２タイプのテストを実行するために使用され、前記第３パッドは、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用され、前記半導体機能構造が前記第１タイプのテストを実行するときの動作速度は、前記第２タイプのテストを実行するときの動作速度より低いことと、を含む。

【0007】

上記の技術案では、前記パッケージ方法は、
前記分離層を形成する前に、前記相互接続層の一部を除去して、前記再配線層に対応する前記相互接続層の総面積を削減することを更に含む。

【0008】

上記の技術案では、前記パッケージ方法は、
前記第１タイプのテストが完了した後、前記第１パッドの一部を除去して、第４パッドを形成することを更に含み、
ここで、前記第４パッドの面積は、前記第１パッドの面積より小さい。

【0009】

上記の技術案では、前記第１パッド及び前記分離層上に再配線層を形成することは、
マスクレスデポジションプロセスによって、前記第１パッド及び前記分離層上に前記再配線層を形成することを含み、
前記パッケージ方法は、
前記再配線層によって囲まれたグルーブ内に第２絶縁層を形成することを更に含み、前記第２絶縁層の材料の硬度は、前記再配線層の材料の硬度より小さい。

【0010】

上記の技術案では、前記パッケージ方法は、
前記第１タイプのテストが完了した後、前記第１パッド上に導電性ピラーを形成することを更に含み、
前記第１パッド及び前記分離層上に再配線層を形成することは、
前記導電性ピラー及び前記分離層上に再配線層を形成することを含み、前記再配線層は、前記導電性ピラーを介して前記相互接続層に導電的に接続される。

【0011】

本発明の実施例によれば、パッケージ構造を提供し、前記パッケージ構造は、
ビアホールを有する分離層であって、前記分離層は、相互接続層の表面を覆い、前記ビアホールは、前記相互接続層の一部を露出し、前記相互接続層は、半導体機能構造の表面に配置される、ビアホールを有する分離層と、
前記分離層によって露出された前記相互接続層で構成される第４パッドであって、前記第４パッドの面積は、前記ビアホールの断面面積より小さく、前記ビアホールの断面面積は、第１タイプのテストのニーズに応じて設定される、第４パッドと、
前記分離層を覆い、前記第４パッドに電気的に接続される再配線層と、
前記再配線層の一部を覆い露出する第１絶縁層と、を含み、
露出された前記再配線層の一部は、第２パッド及び第３パッドを含み、ここで、前記第２パッドは、第２タイプのテストを実行するために使用され、前記第３パッドは、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用され、前記半導体機能構造が前記第１タイプのテストを実行するときの動作速度は、前記第２タイプのテストを実行するときの動作速度より低い。

【0012】

上記の技術案では、前記パッケージ構造はさらに、
前記第４パッドと前記再配線層との間に位置する導電性ピラーを含み、前記再配線層は、前記導電性ピラーを介して前記相互接続層に導電的に接続される。

【0013】

上記の技術案では、前記導電性ピラーの数は、１つ又は複数を含む。

【0014】

上記の技術案では、前記パッケージ構造はさらに、
前記再配線層によって囲まれたグルーブ内に位置する第２絶縁層を含み、
前記第２絶縁層の材料の硬度は、前記再配線層の材料の硬度より小さい。

【0015】

上記の技術案では、前記第２パッドは、前記半導体機能構造のエッジに近い側に位置し、前記第３パッドは、前記半導体機能構造のエッジから離れた側に位置する。

【0016】

本発明の実施例によれば、半導体デバイスを提供し、前記半導体デバイスは、本発明の上記の各実施例に記載のパッケージ構造を含む。

【0017】

上記の技術案では、前記半導体デバイスはさらに、
基板と、
積層された複数のダイと、を含み、各前記ダイは、半導体機能構造及び前記半導体機能構造上に位置するパッケージ構造を含み、
各ダイは、前記パッケージ構造における第３パッド上のリード線を介して前記基板上に電気的に接続される。

【発明の効果】

【0018】

本発明の各実施例では、半導体機能構造上に、前記半導体機能構造の動作速度が低いときの第１タイプのテストを実行するために使用される第１パッドを設置することにより、第１タイプのテストが完了した後、第１パッド上に再配線層及び絶縁層を形成して、第２パッド及び第３パッドを更に形成し、第２パッドは、前記半導体機能構造が高速で動作するときの第２タイプのテストを実行するために使用され、第３パッドは、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用される。このようにして、本発明では、２タイプのテストに対応するパッケージ構造を採用して、半導体機能構造が、異なる製造プロセス段階で異なるタイプのテストを実行でき、テストの柔軟性を高め、生産サイクルと製造コストを削減する。

【図面の簡単な説明】

【0019】

【図1】本発明の実施例によるパッケージ構造の製造方法のフローチャートである。

【図2a】本発明の実施例によるパッケージ構造の製造プロセスの概略断面図である。

【図2b】本発明の実施例によるパッケージ構造の製造プロセスの概略断面図である。

【図2c】本発明の実施例によるパッケージ構造の製造プロセスの概略断面図である。

【図2d】本発明の実施例によるパッケージ構造の製造プロセスの概略断面図である。

【図2e】本発明の実施例によるパッケージ構造の製造プロセスの概略断面図である。

【図2f】本発明の実施例によるパッケージ構造の製造プロセスの概略断面図である。

【図2g】本発明の実施例によるパッケージ構造の製造プロセスの概略断面図である。

【図3a】本発明の実施例による導電性ピラーの製造プロセスの概略断面図である。

【図3b】本発明の実施例による導電性ピラーの製造プロセスの概略断面図である。

【図3c】本発明の実施例による導電性ピラーの製造プロセスの概略断面図である。

【図4a】本発明の実施例によるパッケージ構造の別の製造プロセスの概略断面図である。

【図4b】本発明の実施例によるパッケージ構造の別の製造プロセスの概略断面図である。

【図4c】本発明の実施例によるパッケージ構造の別の製造プロセスの概略断面図である。

【図4d】本発明の実施例によるパッケージ構造の別の製造プロセスの概略断面図である。

【図5】本発明の実施例による半導体デバイスのレイアウト構造の概略平面図である。

【発明を実施するための形態】

【0020】

上記の図面（必ずしも縮尺通りに描かれているわけではない）では、類似した参照番号は、異なるビューで類似したコンポーネントを表すことができる。異なる文字後に付いた類似した参照番号は、類似したコンポーネントの異なる例を示すことができる。図面は、一般に、限定ではない例として、本明細書で論じられる様々な実施例を示す。

【0021】

以下では、図面及び具体的な実施例を参照して、本願の技術的解決策を更に詳細に説明する。本発明の例示的な実施形態が図面に示されているが、本発明は様々な形態で具体化することができ、本明細書に記載の実施形態によって限定されるべきではないことを理解されたい。むしろ、これらの実施形態は、本発明がより完全に理解され、本発明の範囲を当業者に完全に伝えるように提供される。

【0022】

本発明の実施形態は、図面を参照して、以下の段落で例としてより詳細に説明される。本発明の利点及び特徴は、以下の説明及び特許請求の範囲から明らかになる。図面は、すべて非常に簡略化された形式を採用し、すべて不正確な縮尺を使用し、本発明の実施例を説明する目的を容易にし、明確に支援するためにのみ使用されることに留意されたい。

【0023】

本発明における「…上に」、「…の上方に」、及び「…の上部に」の意味は、可能な限り広い意味で解釈されるべきであり、「…上に」の意味が、何かの「上にあり」且つ介在する特徴又は層（即ち、直接何かの上にある）がないことを意味するだけでなく、何かの「上にあり」且つ介在する特徴又は層がすることも意味するように、最も広い意味で解釈されるべきであることを理解されたい。

【0024】

本発明の実施例では、「ＡはＢに接続されている」という用語は、ＡとＢの両方が直接接触している状況、又はＡとＢが中間導電性構造を介して間接的に接触している状況を含む。

【0025】

本発明の実施例では、「第１」、「第２」などの用語は、特定の順番又は前後順番を限定するものではなく、類似する対象を区別するものである。

【0026】

本発明の実施例では、「層」という用語は、厚みを有する領域を含む材料の一部を指す。層は、下にある又は上にある構造の表面上に延在され得、又は下にある又は上にある構造の範囲よりも小さい面積を有され得る。さらに、層は、連続構造の厚みよりも小さい厚みを有する均質又は不均質の連続構造の領域であり得る。例えば、層は、連続構造の頂面と底面の間に配置され得、又は層は、連続構造の頂面と底面の任意の水平面の間に配置され得る。層は、水平、垂直、及び／又は傾斜する表面に沿って延在され得る。層は、複数のサブ層を含み得る。例えば、相互接続層は、１つ又は複数の導体及び接触サブ層（相互接続線及び／又はビアホール接点が形成される）、及び１つ又は複数の誘電体サブ層を含み得る。

【0027】

本発明の実施形態に記載されている技術的解決策は、競合がない限り、任意に組み合わせることができることに留意されたい。

【0028】

本発明の実施例に関連する半導体機能構造は、最終的な半導体デバイスを形成するための後続の製造プロセスで使用される部分であり、半導体デバイスの主な機能を実現するためのコア部分である。ここで、前記最終的な半導体デバイスは、メモリを含み得るが、これに限定されない。

【0029】

ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体デバイスのパッケージ構造の設計では、パッド（別名：ボンディングパッド、英語表記は、ｂｏｎｄｉｎｇ ｐａｄ）は、配置方法として、トップ金属層開窓の方法と、再配線層（ＲＤＬ：Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）開窓の方法の２つの方法である。

【0030】

前記トップ金属層開窓とは、半導体機能構造の損傷から保護するために、半導体機能構造のトップ金属層上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ）又は絶縁層を形成し、次に、パッシベーション層又は絶縁層上に開窓領域を形成して、トップ金属層の一部を露出してパッドを形成することを指す。ここで、当該パッド上でプローブカードの突き刺し試験を実行して、半導体機能構造の電気的性能に対するテストを実現してもよく、当該パッド上でボンディングワイヤ（Ｂｏｎｄｉｎｇ ｗｉｒｅ）を引き出して、半導体機能構造に対する電気的な引き出しを実現してもよい。

【0031】

前記再配線層開窓とは、半導体機能構造のトップ金属層上に再配線層を形成し、再配線層上にパッシベーション層又は絶縁層を形成し、次に、前記パッシベーション層又は絶縁層上に開窓領域を形成して、再配線層の一部を露出して、並列に配置される２つのパッドを形成することを指す。ここで、当該２つのパッドのうちの１つは、プローブカードの突き刺し試験を実行するために使用され、もう１つは、当該パッド上でボンディングワイヤを引き出すために使用される。ここで、半導体デバイスにおいて、再配線層は、パッドの位置を調整するための役割を果たし、さらに、電源グラウンドの電源ネットワークを強化する役割も果たすことができる。

【0032】

理解できることとして、トップ金属層は薄く、下にはガスケット構造があるため、パッケージングワイヤの収率に影響を与えないように、同じ開窓の金属領域上で、まず、プローブカードの突き刺し試験を実行し、次に、パッケージング工場で、ボンディングワイヤパッケージングを実行することをサポートでき、再配線層の材料も一般的に金属であり、再配線層は、トップ金属層より厚く、プローブカードで突き刺した後に深くて表面が粗い針跡があり、この針跡は、パッケージングワイヤの収率に影響を与えるので、再配線層におけるテスト用及びボンドワイヤの引き出し用のパッドを分離する必要がある。パッケージ構造において、上記のいずれの開窓方法を使用しても、半導体デバイスの機能にはあまり影響を与えなく、再配線層開窓は、性能を向上させることができるが、生産サイクルと生産コストを増加する必要がある。

【0033】

関連技術では、一般的に半導体デバイスの実際のニーズに応じて上記の２つの開窓方法のうちの１つを選択して、パッケージ構造を設計する。しかしながら、実際の応用では、半導体デバイスの生産過程において、要件は単一ではなく、多くの場合、複数の要件が存在する。以下では、複数の要件のいくつかの例を示す。

【0034】

例示的に、半導体デバイス（「製品」とも呼ばれる）の大量生産前には、長い機能デバッグプロセスがあり、このデバッグプロセス中に、テストは、半導体機能構造の動作速度が低い場合に完了され、この場合、トップ金属層開窓方法のみ採用するだけで、半導体機能構造のパッケージング、テストを完了することができる。製品の製造プロセスが成熟した後、高速動作での半導体の機能構造の状態をテストする必要のある場合、再配線層開窓方法を採用してパッケージングテストを実行する必要がある。

【0035】

例示的に、半導体機能構造自体に異なる機能要件がある場合、同じ半導体機能構造は、異なるニーズに応じて標準レベルのテストと上級レベルのテストに分けられ、テストレベルが異なれば、半導体機能構造の開窓方法の要件も異なり、半導体機能構造の標準レベルのテストを実行する場合、トップ金属層開窓の方法を採用してパッケージング、テストを実行でき、再配線層の役割は明確ではなく、半導体機能構造の上級レベルのテストを実行する場合、製品の性能を向上させるために、再配線層開窓の方法を採用してパッケージングおよびテストを実行する必要がある。

【0036】

要約すれば、関連技術では、半導体機能構造のパッケージ構造において、２つの開窓方法のうちの１つを採用することは、半導体デバイスにおける半導体機能構造の異なる製造プロセス段階での異なるテストの要件を満たすことができない。これを鑑みて、上記の問題のうちの１つ又は複数を解決するために、本発明の実施例は、パッケージ構造、パッケージ方法及び半導体デバイスを提供し、２タイプのテストに対応するパッケージ構造により、半導体機能構造が異なる製造プロセス段階で異なるタイプのテストを実行できるようにすることで、テストの柔軟性を高め、生産サイクルと製造コストを削減することができる。

【0037】

図１は、本発明の実施例によるパッケージ構造の製造方法のフローチャートである。図１に示されるように、本発明の実施例によって提供されるパッケージ構造の製造方法は、以下のステップを含む。

【0038】

ステップＳ１０１において、半導体機能構造を提供し、前記半導体機能構造の表面には、相互接続層が配置される。

【0039】

ステップＳ１０２において、前記相互接続層の一部を露出する分離層を形成し、露出された前記相互接続層の一部は、第１パッドとして使用され、前記第１パッドは、第１タイプのテストを実行するために使用される。

【0040】

ステップＳ１０３において、前記第１タイプのテストが完了した後、前記第１パッド及び前記分離層上に再配線層を形成し、前記再配線層は、前記相互接続層に導電的に接続される。

【0041】

ステップＳ１０４において、前記再配線層の一部を露出する第１絶縁層を形成し、露出された前記再配線層の一部は、第２パッド及び第３パッドとして使用され、前記第２パッドは、第２タイプのテストを実行するために使用され、前記第３パッドは、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用され、前記半導体機能構造が前記第１タイプのテストを実行するときの動作速度は、前記第２タイプのテストを実行するときの動作速度より低い。

【0042】

図１に示されるステップは排他的ではなく、示される動作の任意のステップの前、後、又は間に他のステップも実行され得る。図１に示されるステップは、実際のニーズに応じて順次調整され得ることを理解されたい。図２ａ～図２ｇは、本発明の実施例によるパッケージ構造の製造プロセスの概略断面図であり、図３ａ～図３ｂは、本発明の実施例による導電性ピラーの製造プロセスの概略断面図であり、図４ａ～図４ｃは、本発明の実施例によるパッケージ構造の別の製造プロセスの概略断面図である。以下では、図１、図２ａ～図２ｇ、図３ａ～図３ｃ、図４ａ～図４ｄを参照して、本発明の実施例によって提供されるパッケージ構造の製造方法について詳細に説明する。

【0043】

ステップＳ１０１において、半導体機能構造２０を提供する。

【0044】

図２ａを参照すれば、前記提供半導体機能構造２０は、ベース（図２ａに未図示）を提供し、前記ベース上に半導体機能層２０１を形成し、前記半導体機能層２０１上に相互接続層２０２を形成する。

【0045】

ここで、前記ベースの構成材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）などを含み得る。別のいくつかの実施例では、前記ベースの構成材料はさらに、絶縁体上のシリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）又は絶縁体上のゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）を含み得る。

【0046】

前記半導体機能層２０１は、単層又は多層の薄膜を含む。半導体機能層２０１は、導電層及び／又は誘電体層を備える。実際のニーズに応じて、前記半導体機能層２０１には、様々な微細構造層を配置でき、ここで、各微細構造層の形成方法は、同じであっても異なっていてもよい。これに基づき、半導体機能層２０１を形成するプロセスは、エピタキシー、堆積、エッチング、研磨などを含むが、これらに限定されない。

【0047】

前記相互接続層２０２は、前記半導体機能層２０１の電気信号を、他の相互接続構造（導電性ピラー、相互接続層など）に導電的に接続するために使用され、また、支持するためにも使用される。いくつかの実施例では、前記相互接続層は、トップ金属層を含み得る。いくつかの特定の実施例では、前記相互接続層の材料は、銅（Ｃｕ）を含むが、これに限定されない。

【0048】

ここで、物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などの方法によって、前記半導体機能層２０１上に前記相互接続層２０２を形成することができる。

【0049】

後続の製造プロセスで形成される再配線層によって接続される信号はすべて、前記相互接続層２０２に接続され、即ち、半導体機能構造２０の機能が、再配線層なしで完全であることが保証されることに留意されたい。

【0050】

いくつかの実施例では、図２ｂを参照すれば、前記分離層３０１を形成する前に、前記相互接続層２０２の一部を除去して、前記再配線層に対応する前記相互接続層の総面積を削減する。

【0051】

ここで、除去された相互接続層２０２の一部は、相互接続層において、他の相互接続構造に物理的に接続されていない部分である。前記相互接続層２０２の一部を除去するプロセスは、エッチングプロセスを含むが、これに限定されない。

【0052】

後続のトップ金属層開窓の下の大きな面積が再配線層を導入するときに、寄生容量が導入されることを考慮すると、相互接続層の総面積を削減することは、相互接続層と再配線層によって形成される寄生容量を削減することと同等であり、それにより、前記相互接続層２０２の総面積の削減は、前記相互接続層２０２による追加の寄生容量を削減できることを理解されたい。

【0053】

図２ｂには、相互接続層２０２の一部が除去された後の特定の切断面の断面効果図が示され、実際の応用では、相互接続層の各部分は、切断されたものではなく、相互接続されたものであり、即ち、他の切断面上では、相互接続層の各部分は、連続する可能性がある。

【0054】

ステップ１０２において、第１タイプのテストを実行するために使用される第１パッドを形成する。

【0055】

具体的には、図２ｃを参照すれば、前記相互接続層２０２上に分離層３０１を形成する。

【0056】

ここで、前記分離層３０１は、相互接続層２０２を損傷から保護するために使用される。前記分離層３０１の構成材料は、テトラエチルオルトシリケート（ＴＥＯＳ）を含むが、これに限定されない。前記分離層３０１を形成する方法は、ＰＶＤ、ＣＶＤ、ＡＬＤなどのプロセスを含むが、これらに限定されない。

【0057】

本発明の実施例では、前記分離層３０１の一部の領域が除去されることにより、前記分離層３０１は、複数のビアホール３０２を有し、前記ビアホール３０２は、前記相互接続層２０２の一部を露出し、当該露出された前記相互接続層２０２の一部は、第１パッド３０３として使用される。

【0058】

ここで、前記ビアホール３０２は、円筒形、逆台形、又は任意の適切な形状であり得る。前記ビアホールの断面面積は、前記相互接続層の所在平面上の前記ビアホール３０２の正投影の面積を含む。ただし、ビアホール３０２が逆台形である場合、前記第１パッド３０３の断面面積は、前記ビアホール３０２の最小断面の面積であることに留意されたい。

【0059】

実際の応用では、前記第１パッド３０３は、一方では、第１タイプのテストを実行するために使用され、もう一方、前記第１タイプのテストの内容に対応する機能的相互作用を実行するために使用され得る。

【0060】

前記第１タイプのテストは、低動作速度の場合の半導体機能構造に対するいくつかのテストとして理解され得る。

【0061】

メモリにおいて、前記動作速度とは、メモリの読み書き速度を指す。

【0062】

ここで、第１パッド３０３は、第１タイプのテストを実行するとき、プローブカードと接触して、相互接続層と他のテストシステムとの電気的接続を実現するために使用され得、また、ボンディングワイヤを引き出すために使用され得、前記ボンディングワイヤは、前記第１パッド３０３を介して前記相互接続層２０２に電気的に接続される。

【0063】

一方では、テストプローブカード及びパッケージングワイヤパイルの制限により、トップ金属層開窓方法における開窓領域（即ち、第１パッドの面積）には、最小面積の要件があり、再配線層開窓方法において、相互接続層に接続された領域にのみ、最小面積の制限があることを理解されたい。

【0064】

もう一方、本発明の実施例では、トップ金属層開窓方法及び再配線層開窓方法を同時に採用することを考慮すると、大きい面積のトップ金属層及び再配線層が必要であり、これらはすべて、追加の寄生容量を導入し、例示的に、当該導入された追加の寄生容量はすべて、低電力メモリ（ＬＰＤＤＲ：Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）の高速ポートに悪影響を及ぼす。

【0065】

これに基づき、低速テストが安定（第１タイプのテストが所定の条件を満たした後）し、プロセスが成熟した後、高速での性能のデバッグを開始する必要がある場合、再配線層のパッドを使用する必要があり、この場合、開窓のために用意された大きいトップ金属層は、設計要件を満たすように切断され得る。

【0066】

第１タイプのテストが完了した後、第１パッドを切断し、その面積を、相互接続層に接続された再配線層の最小面積を満たすように圧縮することができる。

【0067】

これを鑑みて、いくつかの実施例では、図２ｄを参照すれば、前記第１タイプのテストが完了した後、前記第１パッド３０３の一部を除去して、第４パッド３０４を形成し、ここで、前記第４パッド３０４の面積は、前記第１パッド３０３の面積より小さい。

【0068】

ここで、除去された相互接続層２０２の一部は、第１パッド３０３の一部であり、第１パッド３０３の残りの部分は、第４パッド３０４である。図面の例から分かるように、前記第１パッド３０３の面積は、ビアホール３０２の断面面積よりやや大きく、前記第４パッド３０４の面積は、ビアホール３０２の断面面積より明らかに小さく、これに基づき、前記第４パッド３０４の面積は、前記ビアホール３０２の断面面積より小さいことが理解でき、別の実施例では、第１パッド３０３及び第４パッド３０４はさらに他の表現形態を有する。

【0069】

前記第１パッド３０３の面積を削減することにより、一方では、前記第１パッド３０３による追加の寄生容量を削減することができ、もう一方、寄生抵抗とエレクトロマイグレーションも削減し、製造要件を更に満たすことができることを理解されたい。

【0070】

例示的に、図２ｅを参照すれば、第１パッド３０３の面積を第４パッド３０４の面積に削減した後、半導体デバイスの寄生容量は、５．３％削減される。

【0071】

図２ｅは、図２ｃ及び図２ｄに対応する平面図であることに留意されたい。

【0072】

実際の製造プロセスでは、第１パッドの面積を第４パッドに削減するかどうかは、実際のニーズに応じて選択することができる。第１パッドの面積を第４パッドの面積に削減することが好ましい。

【0073】

しかしながら、本発明を明確に説明するために、以下の実施例では、第１パッドの面積が削減されていない場合を例として説明する。つまり、図２ｆ～２ｇにおいて、依然として第１パッドの基で再配線層を形成する。

【0074】

ステップＳ１０３において、図２ｆを参照すれば、前記第１タイプのテストが完了した後、再配線層３０５を形成する。

【0075】

前記第１タイプのテストを完了することは、第１タイプのテストを実行して合格することを含み、前記第１タイプのテストに合格することは、前記第１タイプのテストの結果が所定の条件を満たすことを含むことに留意されたい。前記所定の条件は、実際のニーズに応じて半導体機能構造２０に設定されたテスト要件として理解できる。

【0076】

ここで、前記第１タイプのテストの結果が所定の条件を満たした後、前記第１パッド３０３及び前記分離層３０１上に再配線層３０５を形成し、前記再配線層３０５は、前記相互接続層２０２に導電的に接続される。

【0077】

いくつかの実施例では、前記第１タイプのテスト結果が所定の条件を満たさない場合、本発明の実施例によって提供されるパッケージ方法の後続の更なる製造は実行せず、第１タイプのテストの結果が所定の条件を満たすまで、現在の半導体機能構造２０を調整し、次に、本発明の実施例によって提供されるパッケージ方法の後続の更なる製造を実行することができる。

【0078】

ここで、前記再配線層３０５の構成材料は、金属を含むが、これに限定されず、好ましくは、前記再配線層の材料は、アルミニウム（Ａｌ）である。

【0079】

いくつかの特定の実施例では、前記再配線層３０５を形成する具体的な方法は、露光及び現像の方法によって前記分離層３０１上に新しいワイヤパターンを形成し、次に、電気メッキ技術を使用して、前記新しいワイヤパターンに応じて、再配線層３０５を形成し、前記再配線層３０５は、新しいワイヤ経路を含み、当該新しいワイヤ経路は、前記相互接続層２０２に導電的に接続される。

【0080】

いくつかの特定の実施例では、前記第１パッド及び前記分離層上に再配線層を形成することは、マスクレスデポジションプロセスによって、前記第１パッド３０３及び前記分離層３０１上に前記再配線層３０５を形成することを含む。

【0081】

前記マスクレスデポジションプロセスは、マスクを形成することなく、第１パッド３０３及び分離層３０１上に再配線層３０５を形成することとして理解できる。

【0082】

このようにして、前記マスクレスデポジションプロセスを採用すると、マスクプレート及びその製造機器のコストを節約するだけでなく、堆積プロセスの柔軟性及び製造効率を高め、生産サイクル及び製造コストを削減することができる。

【0083】

ステップ１０４において、図２ｆを参照すれば、前記再配線層３０５上に第１絶縁層３０６を形成する。

【0084】

前記第１絶縁層３０６は、再配線層３０５を損傷から保護するために再配線層を覆う。さらに、前記第１絶縁層３０６の一部の領域は除去され、前記再配線層３０５の一部を露出する。

【0085】

前記第１絶縁層３０６の材料は、ポリイミド（ＰＩ）を含むが、これに限定されない。

【0086】

ここで、前記第１絶縁層３０６を形成する方法は、ＰＶＤ、ＣＶＤ、ＡＬＤなどのプロセスを含むが、これらに限定されず、前記除去プロセスは、エッチングプロセスなどを含むが、これらに限定されない。本実施例では、第１絶縁層３０６は、前記再配線層の一部を露出して、第２パッド３０７及び第３パッド３０８を形成する以外、第１パッド３０３の上部に位置する再配線層３０５を露出して、再配線層３０５によって構成されたグルーブ内に後続の第２絶縁層を充填し、この場合、第２絶縁層の密度は、第１絶縁層３０６の密度以下であり得、別の実施例では、第１絶縁層３０６はまた、再配線層３０５によって構成されたグルーブの底面及び側壁を覆い、続いて、第２絶縁層は、第１絶縁層３０６によって構成されたグルーブ内に形成されることに留意されたい。

【0087】

図２ｆを参照すれば、露出された前記再配線層の一部は、第２パッド３０７及び第３パッド３０８を含み、ここで、前記第２パッド３０７は、第２タイプのテストを実行するために使用され、前記第３パッド３０８は、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用される。

【0088】

前記第２タイプのテストは、高動作速度の場合での半導体機能構造に対するいくつかのテストとして理解され得る。前記第２タイプのテストの内容に対応する機能的相互作用を実行することは、第３パッド上でボンディングワイヤを引き出すこととして理解され得る。

【0089】

ここで、第２パッド３０７及び第３パッド３０８の位置は、実際のニーズに応じて選択及び配置され得る。

【0090】

つまり、本発明の実施例では、前記再配線層３０５は、前記相互接続層２０２に導電的に接続され、半導体機能構造２０の電気信号を引き出し、次に、実際のニーズに応じて、第２パッド３０７及び第３パッド３０８の開窓位置をリセットし、次に、第２パッド３０７及び第３パッド３０８を介して、半導体機能構造２０に対して電気的テスト及びその機能的相互作用を実行する。

【0091】

換言すれば、前記再配線層３０５は、前記第１パッド３０３に基づいて配置されたワイヤ経路を再配置するために使用され、ここで、再配置されたワイヤ経路は、半導体デバイスの電気的テスト及びその機能的相互作用により有益である。

【0092】

いくつかの実施例では、前記第２パッド３０７は、前記半導体機能構造のエッジに近い側に位置し、前記第３パッド３０８は、前記半導体機能構造のエッジから離れた側に位置する。

【0093】

パッド上でボンディングワイヤを引き出すプロセスの制御性又は調整可能性はより柔軟であるが、パッドをプローブカードに位置合わせするプロセスは難しく、ここで、第２パッド３０７が半導体機能構造のエッジに近い側に配置される場合、パッドとプローブカードとの位置合わせの難しさを軽減し、テスト過程でプローブカードの柔軟性を高めることができることを理解されたい。

【0094】

別のいくつかの実施例では、前記第２パッド３０７は、前記半導体機能構造のエッジから離れた側に位置し、前記第３パッド３０８は、前記半導体機能構造のエッジに近い側に位置する。

【0095】

図２ｆを参照すれば、第３パッド３０８が半導体機能構造のエッジに近い側に配置される場合、第３パッド３０８にはんだ付けされるボンディングワイヤの長さを短くし、ボンディングプロセスウィンドウを大きくすることができることを理解されたい。

【0096】

いくつかの実施例では、図２ｆを参照すれば、前記再配線層３０５を形成した後、前記第１パッド３０３上に位置する再配線層３０５の中間領域には、グルーブ３０９が形成される。

【0097】

図２ｇを参照すれば、前記パッケージ方法は、前記再配線層によって囲まれたグルーブ３０９内に第２絶縁層３１０を形成することを更に含み、前記第２絶縁層３１０の材料の硬度は、前記再配線層３０５の材料の硬度より小さい。

【0098】

ここで、第２絶縁層３１０の材料の硬度はより小さく、一方では、パッケージ構造の応力を軽減し、信頼性を高めることができ、もう一方、再配線層を採用してグルーブを充填することと比較して、第２絶縁層３１０の材料を使用してグルーブ３０９を充填することは、より多くの寄生容量の生成を回避することができる。

【0099】

例示的に、前記第２絶縁層３１０の構成材料は、ポリイミド（ＰＩ）を含むが、これに限定されない。前記第２絶縁層３１０を形成する方法は、ＰＶＤ、ＣＶＤ、ＡＬＤなどのプロセスを含むが、これらに限定されない。

【0100】

いくつかの実施例では、第２絶縁層３１０は、前記第１絶縁層３０６と同じ材料であり得る。これに対応して、第１絶縁層３０６を形成することと同じプロセスステップで、前記第２絶縁層３１０を形成し、第２絶縁層３１０は、第１絶縁層３０６と一体化構造であり得る。

【0101】

上記のように、マスクレスデポジションプロセスによって、第１パッド３０３及び分離層３０１上に再配線層３０５を直接形成し、それにより、再配線層３０５は、前記第１パッド３０３と物理的接触を介して導電することができる。

【0102】

ここで、再配線層３０５と前記第１パッド３０３との別の導電方法も提供し、即ち、再配線層３０５は、前記第１パッド３０３と導電性ピラーを介して導電を実現する。以下では、図３ａ、図３ｂ、及び図３ｃを参照して当該方法について詳細に説明する。

【0103】

別のいくつかの実施例では、図３ａ、図３ｂ、及び図３ｃを参照すれば、前記パッケージ方法は、
前記第１タイプのテストが完了した後、前記第１パッド３０３上に導電性ピラー３１１を形成することを更に含み、前記前記第１パッド３０３及び前記分離層３０１上に再配線層３０５を形成することは、前記導電性ピラー３１１及び前記分離層３０１上に再配線層３０５を形成することを含み、前記再配線層３０５は、前記導電性ピラー３１１を介して前記相互接続層２０２に導電的に接続される。

【0104】

図３ａを参照すれば、前記導電性ピラー３１１の構成材料はまた、再配線層３０５の構成材料と同じでも異なってもよい。前記導電性ピラー３１１の高さは、前記ビアホール３０２の深さ以下であり得、図３ａは、導電性ピラー３１１の高さが前記ビアホール３０２の深さに等しい場合を示すことに留意されたい。

【0105】

例示的に、前記導電性ピラー３１１の構成材料は、Ａｌ、銅（Ｃｕ）などを含む。前記導電性ピラーを形成する方法は、ＰＶＤ、ＣＶＤ、ＡＬＤなどのプロセスを含むが、これらに限定されない。

【0106】

図３ｂを参照すれば、前記導電性ピラー３１１及び前記分離層３０１上に再配線層３０５を形成する。ここで、前記再配線層３０５は、前記導電性ピラー３１１を介して前記相互接続層２０２に導電的に接続される。

【0107】

図３ｃを参照すれば、前記再配線層３０５上に第１絶縁層３０６を形成し、及び第１絶縁層３０６の一部を除去し、前記再配線層３０５の一部を露出する。

【0108】

図３ｃを参照すれば、露出された前記再配線層３０５の一部は、第２パッド３０７及び第３パッド３０８を含み、ここで、前記第２パッド３０７は、第２タイプのテストを実行するために使用され、前記第３パッド３０８は、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用される。

【0109】

ここで、第２パッド３０７及び第３パッド３０８の位置は、実際のニーズに応じて選択及び配置することができる。

【0110】

再配線層３０５、第１絶縁層３０６、第２パッド３０７及び第３パッド３０８を形成する方法は、上記のようであり、ここでは繰り返して説明しないことに留意されたい。

【0111】

更に別のいくつかの実施例では、図４ａを参照すれば、前記第１タイプのテストが完了した後、前記第１パッド３０３の一部を除去すると、第４パッド３０４が形成されることに留意されたい。

【0112】

図４ｂを参照すれば、前記第４パッド３０４の表面に前記導電性ピラー３１１を形成する。

【0113】

第４パッド３０４の面積がビアホール３０２の面積より小さいので、導電性ピラー３１１は、実際には、ビアホール３０２を充填して追加の寄生容量を増加する必要がなく、実際のプロセスステップでは、第１パッド３０３をエッチングして第４パッド３０４を形成するためのマスクを使用して堆積プロセスを実行することにより、前記ビアホール３０２の一部を充填する第３絶縁層３１２を形成し、第３絶縁層３１１が形成された後、ビアホール３０２を充填する導電性ピラー３１１を形成する。

【0114】

前記第３絶縁層３１２の材料の材料は、ポリイミド（ＰＩ）を含むが、これに限定されない。前記第３絶縁層３１２を形成する方法は、ＰＶＤ、ＣＶＤ、ＡＬＤなどのプロセスを含むが、これらに限定されない。

【0115】

図４ｃを参照すれば、前記導電性ピラー３１１及び前記分離層３０１上に再配線層３０５を形成する。

【0116】

換言すれば、前記導電性ピラー３１１は、前記第４パッド３０４と前記再配線層３０５との間に位置し、前記再配線層３０５は、前記導電性ピラー３１１を介して前記相互接続層２０２に導電的に接続される。

【0117】

図４ｃには、導電性ピラー３１１がビアホール３０２の一部を充填した後の断面効果図が示され、実際の応用では、導電性ピラー３１１はまた、他の形状又は他の位置に配置され得ることに留意されたい。

【0118】

図４ｄを参照すれば、前記再配線層３０５上に第１絶縁層３０６を形成し、及び第１絶縁層３０６の一部を除去し、前記再配線層３０５の一部を露出する。

【0119】

ここで、露出された前記再配線層３０５の一部は、第２パッド３０７及び第３パッド３０８を含み、ここで、前記第２パッド３０７は、第２タイプのテストを実行するために使用され、前記第３パッド３０８は、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用される。

【0120】

ここで、第２パッド３０７及び第３パッド３０８の位置は、実際のニーズに応じて選択及び配置することができる。

【0121】

第４パッド３０４、導電性ピラー３１１、再配線層３０５、第１絶縁層３０６、第２パッド３０７、及び第３パッド３０８を形成する方法は、上記のようであり、ここでは繰り返して説明しないことに留意されたい。

【0122】

上記の実施例における同じビアホール３０２内に形成される前記導電性ピラー３１１の数は、１つ又は複数を含み得、これに対応して、各前記導電性ピラー３１１は、１つの第４パッド３０４に対応し、つまり、導電性ピラー３１１の数が複数である場合、同じビアホール３０２の底部は、複数の第４パッド３０４を有する。

【0123】

導電性ピラー３１１の数が複数を含む場合、複数の導電性ピラー３１１はすべて、前記再配線層３０５及び相互接続層２０２に接続され、このようにして、再配線層３０５と相互接続層２０２との電気的接続の信頼性を高めることができることを理解されたい。

【0124】

換言すれば、複数の導電性ピラー３１１を有するパッケージ構造において、特定の導電性ピラーが再配線層３０５及び相互接続層２０２を電気的に接続できない場合、他の残りの導電性ピラーも、前記再配線層及び相互接続層を接続することができ、更に、再配線層、導電性ピラー及び相互接続層の間の電気的接続の信頼性を高めることができる。

【0125】

これに基づき、本発明の各実施例では、半導体機能構造上に、低動作速度の場合の前記半導体機能構造に対する第１タイプのテストを実行するために使用される第１パッドを設置することにより、第１タイプのテストが完了した後、第１パッド上に再配線層及び絶縁層を形成して、第２パッド及び第３パッドを更に形成でき、第２パッドは、前記半導体機能構造が高速で動作するときの第２タイプのテストを実行するために使用され、第３パッドは、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用される。このようにして、本発明では２タイプのテストに対応するパッケージ構造を採用するため、半導体機能構造が、異なる製造プロセス段階で異なるタイプのテストを実行でき、テストの柔軟性を高め、生産サイクルと製造コストを削減する。

【0126】

本発明の別の態様によれば、本発明の実施例は、パッケージ構造を更に提供し、前記パッケージ構造は、
ビアホールを有する分離層であって、前記分離層は、相互接続層の表面を覆い、前記ビアホールは、前記相互接続層の一部を露出し、前記相互接続層は、半導体機能構造の表面に配置される、ビアホールを有する分離層と、
前記分離層によって露出された前記相互接続層で構成される第４パッドであって、前記第４パッドの面積は、前記ビアホールの断面面積より小さく、前記ビアホールの断面面積は、第１タイプのテストのニーズに応じて設定される、第４パッドと、
前記分離層を覆い、前記第４パッドに電気的に接続される再配線層と、
前記再配線層の一部を覆い露出する第１絶縁層と、を含み、
露出された前記再配線層の一部は、第２パッド及び第３パッドを含み、ここで、前記第２パッドは、第２タイプのテストを実行するために使用され、前記第３パッドは、前記第２タイプのテストの内容に対応する機能的相互作用を実行するために使用され、前記半導体機能構造が前記第１タイプのテストを実行するときの動作速度は、前記第２タイプのテストを実行するときの動作速度より低い。

【0127】

いくつかの実施例では、前記パッケージ構造はさらに、
前記第４パッドと前記再配線層との間に位置する導電性ピラーを含み、前記再配線層は、前記導電性ピラーを介して前記相互接続層に導電的に接続される。

【0128】

いくつかの実施例では、前記導電性ピラーの数は、１つ又は複数を含む。

【0129】

いくつかの実施例では、前記パッケージ構造はさらに、
前記再配線層によって囲まれたグルーブ内に位置する第２絶縁層を含み、
前記第２絶縁層の材料の硬度は、前記再配線層の材料の硬度より小さい。

【0130】

いくつかの実施例では、前記第２パッドは、前記半導体機能構造のエッジに近い側に位置し、前記第３パッドは、前記半導体機能構造のエッジから離れた側に位置する。

【0131】

本発明の別の態様によれば、本発明の実施例は、半導体デバイスを更に提供し、前記半導体デバイスは、本発明の上記の各実施例に記載のパッケージ構造を含む。

【0132】

いくつかの実施例では、前記半導体デバイスはさらに、
基板と、
積層された複数のダイと、を含み、各前記ダイは、半導体機能構造及び前記半導体機能構造上に位置するパッケージ構造を含み、
各ダイは、前記パッケージ構造における第３パッド上のリード線を介して前記基板上に電気的に接続される。

【0133】

本発明の上記の実施例では、２タイプのテストに対応するパッケージ構造を採用するため、半導体機能構造が、異なる製造プロセス段階で異なるタイプのテストを実行できるが、パッケージ構造のレイアウト設計時に、トップ金属層上に再配線層のビアホールの位置を事前に用意する必要があり、再配線層を増加する必要がある場合、トップ金属層又は他のリソグラフィ及び製造プロセスを変更する必要がないことを保証することを理解されたい。

【0134】

さらに、レイアウト設計時に、トップ金属層及びその開窓のレイアウト（相互接続層及び第１パッドなど）、再配線層及びその開窓のレイアウト（第２パッド及び第３パッド）も考慮する必要があり、異なるレイアウトレベル又はリソグラフィに対応する場合、２つの開窓領域を同時に開くことはできない。

【0135】

これに基づき、図５を参照すれば、本発明の一態様によれば、半導体デバイスのレイアウト構造を更に提供し、前記半導体デバイスのレイアウト構造は、積み重ねられた半導体機能構造レイアウト層５０１及びパッケージ構造レイアウト層５０２とを含み、ここで、前記パッケージ構造レイアウト層５０２は、複数の第１タイプのパッド領域５０２１であって、各前記第１タイプのパッド領域は、部分相互接続層領域５０２１ａ及び前記部分相互接続層領域に位置する第１パッド領域５０２１ｂを含む、複数の第１タイプのパッド領域５０２１と、複数の導電性ピラー領域５０２２であって、各前記導電性ピラー領域は、対応する１つの前記第１タイプのパッド領域上に位置する、複数の導電性ピラー領域５０２２と、複数の第２タイプのパッド領域５０２３であって、各前記第２タイプのパッド領域は、対応する１つの前記第１タイプのパッド領域の導電性ピラー領域上に位置し、各前記第２タイプのパッド領域は、再配線層領域５０２３ａ、前記再配線層領域に位置する第２パッド領域５０２３ｂ、及び第３パッド領域５０２３ｃを含む、複数の第２タイプのパッド領域５０２３と、を含み、所定の平面における前記第１パッド領域の正投影と、所定の平面における前記再配線層領域の正投影との間には、重複領域が存在し、前記所定の平面における前記導電性ピラー領域の正投影は、重複領域内に位置し、前記所定の平面は、前記積み重ね方向に垂直である。

【0136】

上記の半導体デバイスのレイアウト構造に基づいて、本発明の実施例では、半導体デバイスのレイアウト構造の適用方法を更に提供し、前記適用方法は、本発明の上記の実施例に記載の半導体デバイスのレイアウト構造を使用して、半導体機能構造及び複数の第１タイプのパッドを形成し、又は、半導体機能構造、複数の第１タイプのパッド及び複数の第２タイプのパッドを形成することを含む。

【0137】

設計時に、トップ金属層開窓のレイアウト（第１タイプのパッド領域）、再配線層開窓のレイアウト（第２タイプのパッド領域）を同時に設計するが、２つの開窓は、異なるレイアウトレベル又はリソグラフィに対応し、即ち、２つの開窓領域を同時に開くことはできないことを保証することに留意されたい。つまり、本発明の実施例に示される半導体機能構造、複数の第１タイプのパッド、複数の第２タイプのパッド及びその対応するレイアウト構造はすべて、単独で使用することができる。

【0138】

本発明で提供されるいくつかの実施例では、開示された方法は、他の方式で実現できることを理解されたい。以上に説明した機器の実施例は単なる例示的なものであり、例えば、前記ユニットの分割は、論理的な機能の分割に過ぎない。実際の実現では、別の分割方法が存在でき、例えば、複数のユニット又はコンポーネントを組み合わせるか別のシステムに統合することができ、又は一部の特徴を無視するか実行しないことができる。さらに、図示又は説明された各構成要素は、相互結合又は直接結合される。

【0139】

前記分離部材として説明されたユニットは、物理的に分離されてもされていなくてもよく、ユニットとして表示された部材は、物理ユニットである場合もそうでない場合もあり、１箇所に配置される場合もあれば、複数のネットワークユニットに分散される場合もあり、実際の必要に応じて、その一部又はすべてのユニットを選択して、本実施例の技術案の目的を実現することができる。

【0140】

本発明の実施例で提供されるいくつかの方法又は機器の実施例で開示される特徴は、競合することなく任意に組み合わせて、新しい方法の実施例又は機器の実施例を取得することができる。

【0141】

上記の内容は、本発明の実施形態に過ぎず、本発明の保護範囲はこれに限定されない。本発明で開示された技術的範囲内で、当業者が容易に想到し得る変形又は置換はすべて、本発明の保護範囲内に含まれるべきである。したがって、本発明の保護範囲は、特許請求の保護範囲に従うものとする。

【産業上の利用可能性】

【0142】

本発明では、２タイプのテストに対応するパッケージ構造を採用するため、半導体機能構造が、異なる製造プロセス段階で異なるタイプのテストを実行でき、テストの柔軟性を高め、生産サイクルと製造コストを削減する。

【符号の説明】

【0143】

２０ 半導体機能構造
２０１ 半導体機能層
２０２ 相互接続層
３０１ 分離層
３０２ ビアホール
３０３ 第１パッド
３０４ 第４パッド
３０５ 再配線層
３０６ 第１絶縁層
３０７ 第２パッド
３０８ 第３パッド
３０９ グルーブ
３１０ 第２絶縁層
３１１ 導電性ピラー
３１２ 第３絶縁層
５０１ 半導体機能構造レイアウト層
５０２ パッケージ構造レイアウト層
５０２１ 第１タイプのパッド領域
５０２１ａ 相互接続層領域の一部
５０２１ｂ 第１パッド領域
５０２２ 導電性ピラー領域
５０２３ 第２タイプのパッド領域
５０２３ａ 再配線層領域
５０２３ｂ 第２パッド領域
５０２３ｃ 第３パッド領域

【図1】

【図2a】

【図2b】

【図2c】

【図2d】

【図2e】

【図2f】

【図2g】

【図3a】

【図3b】

【図3c】

【図4a】

【図4b】

【図4c】

【図4d】

【図5】

【国際調査報告】