特表 2024-523086 ナノワイヤ構造のマルチビットメモリデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-06-28

(54)【発明の名称】ナノワイヤ構造のマルチビットメモリデバイス

(51)【国際特許分類】

   H10B 51/30 20230101AFI20240621BHJP

   H01L 29/06 20060101ALI20240621BHJP

   H10B 51/10 20230101ALI20240621BHJP

【ＦＩ】

H10B51/30

H01L29/06 601N

H10B51/10

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023558159

(86)(22)【出願日】2022-06-10

(85)【翻訳文提出日】2023-09-21

(86)【国際出願番号】 CN2022098106

(87)【国際公開番号】W WO2022262652

(87)【国際公開日】2022-12-22

(31)【優先権主張番号】17/348,113

(32)【優先日】2021-06-15

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】100118599

【弁理士】

【氏名又は名称】村上 博司

(74)【復代理人】

【識別番号】100160738

【弁理士】

【氏名又は名称】加藤 由加里

(74)【復代理人】

【識別番号】100114591

【弁理士】

【氏名又は名称】河村 英文

(72)【発明者】

【氏名】ユー，ラン

(72)【発明者】

【氏名】ヨン，チュン ウィン

(72)【発明者】

【氏名】ファン，フアイ

(72)【発明者】

【氏名】チャオ，ロビン，シン クゥオ

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FR05

5F083JA02

5F083JA39

5F083JA60

5F083ZA21

(57)【要約】

マルチビットをストレージに記憶できるＩＣ（集積回路）を利用するためのアプローチが開示される。このアプローチは、トランジスタのゲート内のチャネルとして複数のナノワイヤ構造を活用する。複数のナノワイヤのチャネルとしての使用は、各ナノワイヤチャネルを取り囲むｆｅ（フェロエレクトリック）層の厚さに依存する異なるＶ_ｔ（すなわち、デバイスの電圧）を可能にする。メモリウィンドウは約２ｄ（ｆｅ層の厚さ）である。設定電圧もｆｅ層の厚さに比例する。デバイスのＶ_ｔは、様々なｆｅ層の重ね合わせである。例えば、（様々な厚さの）３つの異なるｆｅ層を持つ３つのチャネルがある場合、４つのメモリ状態を実現できる。デバイスのチャネル数に基づき、さらに多くの状態を実現できる。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

１つ以上のトランジスタを含む基板を備え、
前記１つ以上のトランジスタが、１つ以上の端子、１つ以上のソースドレイン、１つ以上のゲート、１つ以上のゲートスペーサ、１つ以上のチャネル、及び１つ以上のチャネル層で構成され、
前記１つ以上のチャネル層が、前記１つ以上のチャネルを包み、前記１つ以上のチャネル層の各々が、前記１つ以上のチャネル層の各々とは異なる厚さを有し、前記１つ以上のチャネル層の各々の異なる厚さが、マルチビット半導体デバイスの全体的な電圧に寄与し、前記１つ以上のチャネル層が、ｆｅ（フェロエレクトリック）材料で構成される、
マルチビット半導体デバイス。

【請求項2】

前記１つ以上のチャネルが、ナノシート又はナノワイヤの層で構成される請求項１に記載のマルチビット半導体デバイス。

【請求項3】

前記ｆｅ材料が、高誘電率（ＨＫ：ｈｉｇｈ ｋ）でさらに構成される請求項１に記載のマルチビット半導体デバイス。

【請求項4】

前記１つ以上のチャネル層が、第１チャネル層、第２チャネル層、及び第３チャネル層で構成される請求項１に記載のマルチビット半導体デバイス。

【請求項5】

前記第１チャネル層が、Ｔ３の厚さを有し、前記第２チャネル層が、Ｔ２＋Ｔ３の厚さを有し、前記第３のチャネル層が、Ｔ１＋Ｔ２＋Ｔ３の厚さを有する請求項４に記載のマルチビット半導体デバイス。

【請求項6】

前記１つ以上のチャネルの各チャネル間の距離が、３０～５０ｎｍの範囲である請求項１に記載のマルチビット半導体デバイス。

【請求項7】

前記ナノワイヤ又はナノシートが、８ｎｍの厚さを有する請求項２に記載のマルチビット半導体デバイス。

【請求項8】

１つ以上のチャネル、１つ以上のソース／ドレイン、１つ以上のゲート、及び１つ以上のゲートスペーサを基板上に形成するステップと、
前記１つ以上のチャネル上に第１のｆｅ（フェロエレクトリック）層を堆積するステップと、
第１のＯＰＬ（有機平坦化層）を堆積するステップと、
前記第１のｆｅ層の面取りをするステップと、
前記第１のＯＰＬを除去するステップと、
第２のｆｅ層を堆積するステップと、
第２のＯＰＬを堆積するステップと、
前記第２のＯＰＬにリセスを設けるステップと、
前記第２のＯＰＬを除去するステップと、
第３のｆｅ層を堆積するステップと
１つ以上のゲートを金属で充填するステップと
を含む、マルチビット半導体デバイスの製造方法。

【請求項9】

前記１つ以上のチャネルが、ナノワイヤでさらに構成される請求項８に記載の方法。

【請求項10】

前記第１のｆｅ層、前記第２のｆｅ層、及び前記第３のｆｅ層が、高誘電率（ＨＫ：ｈｉｇｈ－ｋ）材料から作られる請求項８に記載の方法。

【請求項11】

前記第１のｆｅを面取りするステップが、前記１つ以上のチャネルのうち最下部のチャネルを除いて、前記１つ以上のチャネルから前記第１のｆｅ層を除去することを含む請求項８に記載の方法。

【請求項12】

前記第２のｆｅ層を面取りするステップが、前記１つ以上のチャネルのうち最上部のチャネルから前記第２のｆｅ層を除去することをさらに含む請求項８に記載の方法。

【請求項13】

前記金属が、ＷＦＭ（仕事関数金属）及びＷ（タングステン）からなる群から選択される請求項８に記載の方法。

【請求項14】

前記高誘電率材料が、ＨｆＯ_２（二酸化ハフニウム）である請求項１０に記載の方法。

【請求項15】

１つ以上のコンピュータプロセッサと、
１つ以上のコンピュータ読み取り可能な記憶媒体と、
前記１つ以上のコンピュータプロセッサの少なくとも１つによって実行されるために、前記１つ以上のコンピュータ読み取り可能な記憶媒体に記憶されたプログラム命令とを含む、マルチビット半導体デバイスを使用するためのコンピュータシステムであって、
前記プログラム命令が、
１つ以上のチャネル、１つ以上のソース／ドレイン、１つ以上のゲート、及び１つ以上のゲートスペーサを基板上に形成するプログラム命令と、
前記１つ以上のチャネル上に第１のｆｅ（フェロエレクトリック）層を堆積するプログラム命令と、
第１のＯＰＬ（有機平坦化層）を堆積するプログラム命令と、
前記第１のｆｅ層の面取りをするプログラム命令と、
前記第１のＯＰＬを除去するプログラム命令と、
第２のｆｅ層を堆積するプログラム命令と、
第２のＯＰＬを堆積するプログラム命令と、
前記第２のＯＰＬにリセスを設けるプログラム命令と、
前記第２のＯＰＬを除去するプログラム命令と、
第３のｆｅ層を堆積させるプログラム命令と、
１つ以上のゲートを金属で充填するプログラム命令と
を含む、マルチビット半導体デバイスを使用するためのコンピュータシステム。

【請求項16】

前記１つ以上のチャネルが、ナノワイヤでさらに構成される請求項１５に記載のコンピュータシステム。

【請求項17】

前記第１のｆｅ層、前記第２のｆｅ層及び前記第３のｆｅ層が、高誘電率（ＨＫ：ｈｉｇｈ ｋ）材料から作られる請求項１５に記載のコンピュータシステム。

【請求項18】

前記金属が、ＷＦＭ（仕事関数金属）及びＷ（タングステン）からなる群から選択される請求項１５に記載のコンピュータシステム。

【請求項19】

前記高誘電率材料が、ＨｆＯ_２（二酸化ハフニウム）である請求項１５に記載のコンピュータシステム。

【請求項20】

前記第１のｆｅ層を面取りするプログラム命令が、前記１つ以上のチャネルのうち最下部のチャネルを除き、前記１つ以上のチャネルから前記第１のｆｅ層を除去するプログラム命令をさらに含む請求項１５に記載のコンピュータシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に半導体デバイスに関し、より詳細には、メモリセルのマルチビット状態を作り出すためにナノワイヤを利用することに関する。

【背景技術】

【0002】

メモリセルは、コンピュータメモリのビルディングブロックの基礎である。メモリセルは、１ビット以上の情報を記憶する電子デバイスである。通常、一般的に使用されるメモリは、バイナリ（すなわち２ビットの情報）形式である。バイナリビットは、１つのメモリセルにおいて「１」（すなわち高電圧）又は「０」（すなわち低電圧）で表すことができる。メモリセルは、通常、トランジスタアレイ内の単一のフローティングゲートＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）からなる。

【0003】

しかし、マルチレベルセルは、１ビットより大きい情報を記憶できるメモリセルである。シングルレベルセルから１つのメモリセルは、１ビットの情報を記憶できることを思い起こすと、マルチレベルセルは、１セルあたり２ビット、又は５ビットの情報を記憶できる。したがって、マルチレベルセルは、シングルレベルセルと同じ量のデータを記憶するのに必要なＭＯＳＦＥＴの数を減らせるという利点を有する。

【発明の概要】

【0004】

本発明のアスペクトは、ＩＣ（集積回路）デバイスにおけるマルチビットセル記憶用に、デバイス、コンピュータ実装方法及びコンピュータシステムを開示する。前記デバイスは、１つ以上のトランジスタを備える基板を含み、前記１つ以上のトランジスタは、１つ以上の端子、１つ以上のソースドレイン、１つ以上のゲート、１つ以上のゲートスペーサ、１つ以上のチャネル、及び１つ以上のチャネル層で構成され、前記１つ以上のチャネル層は、前記１つ以上のチャネルを包み、前記１つ以上のチャネル層の各々は、前記１つ以上のチャネル層の各々とは異なる厚さを有し、前記１つ以上のチャネル層の各々の異なる厚さは、マルチビット半導体デバイスの全体的な電圧に寄与し、前記１つ以上のチャネル層は、ｆｅ（フェロエレクトリック：強誘電体）材料で構成される。

【0005】

コンピュータ実装方法は、１以上のコンピュータプロセッサによって実装されてもよく、１つ以上のチャネル、１つ以上のソース／ドレイン、１つ以上のゲート、及び１つ以上のゲートスペーサを基板上に形成するステップと、第１のｆｅ（フェロエレクトリック：強誘電体）層を前記１つ以上のチャネル上に堆積するステップと、第１のＯＰＬ（有機平坦化層）を堆積するステップと、前記第１のｆｅ層を面取りするステップと、前記第１のＯＰＬを除去するステップと、第２のｆｅ層を堆積するステップと、第２のＯＰＬを堆積するステップと、前記第２のＯＰＬにリセス（recess、くぼみ）を設けるステップと、前記第２のＯＰＬを除去するステップと、第３のｆｅ層を堆積するステップと、１つ以上のゲートを金属で充填するステップを含んでもよい。

【0006】

本発明の別の実施形態によれば、コンピュータシステムが提供される。このコンピュータシステムは、処理(processing)ユニットと、前記処理ユニットに結合され、前記処理上に命令を記憶するメモリとを備える。前記命令は、前記処理ユニットによって実行されるとき、本発明の実施形態による方法の行為を実行する。

【図面の簡単な説明】

【0007】

【図1A】本発明の実施形態に従った、マルチビットＦｅＲＡＭ１０１として指定されたマルチビットメモリデバイスを示す。

【図1B】本発明の実施形態に従った、マルチビットＦｅＲＡＭ１０１の４つの可能な状態（各ビットに対して１つ）を示す。

【図2】本発明の一実施形態に従って、マルチビットＦｅＲＡＭ１０１の形成プロセスを示すフローチャートである。

【図3A】本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１におけるナノワイヤチャネルの形成プロセスを示す。

【図3B】本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１におけるナノワイヤチャネルの形成プロセスを示す。

【図3C】本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１を形成する製造図を示す。

【図3D】本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１を形成する製造図を示す。

【図3E】本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１を形成する製造図を示す。

【図3F】本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１を形成する製造図を示す。

【図3G】本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１を形成する製造図を示す。

【図3H】本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１を形成する製造図を示す。

【図3I】本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１を形成する製造図を示す。

【図3J】本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１を形成する製造図を示す。

【図3K】本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１を形成する製造図を示す。

【図4】本発明の実施形態に従った、図２のプロセス２００を実行可能なサーバーコンピュータの構成要素の、４００として指定されたブロックダイアグラムである。

【発明を実施するための形態】

【0008】

本発明の好ましい実施形態を、例示のためにのみ、図面を参照して説明する。

【0009】

ＩＣメモリデバイス（すなわちトランジスタ）の現在の技術は、電圧変動を利用して１（高電圧）と０（低電圧）としてデータを記憶する。思い起こせば、一般的なフェロエレクトリック（強誘電体）ＦＥＴ（ｆｅＦＥＴ）では、ゲート電圧は、次のように定義できる。

【0010】

【数1】

【0011】

ここで、Ｑ_ｓｃはシリコン中の空間電荷であり、Ｃ_{ｓｔａｃｋ}はフェロエレクトリック及び誘電体(dielectric)コンデンサの直列接続のキャパシタンスである（仮定：トラップされた電荷又は固定電荷はない）。さらに、メモリウィンドウは次のように定義できる。

【0012】

【数2】

【0013】

メモリウィンドウは、保磁力(coercivefield)と材料の厚さに依存する。このように、トランジスタには、２つの状態が現在存在する。

【0014】

本発明の実施形態は、既存技術を超えるＩＣ（集積回路）上のマルチビットセルストレージを利用する際のアプローチを提供する。このアプローチは、トランジスタのゲート内のチャネルとして複数のナノワイヤ構造を活用する。複数のナノワイヤをチャネルとして使用することは、各ナノワイヤチャネルを取り囲むｆｅ（フェロエレクトリック層）の厚さに依存する異なるＶ_ｔ（すなわち、デバイスの電圧）を可能にする。メモリウィンドウは約２ｄ（ｆｅ層の厚さ）である。設定電圧もｆｅ層の厚さに比例する。デバイスのＶ_ｔは、様々な層の重ね合わせである。例えば、３つの異なるｆｅ層（厚さが異なる）を有する３つのチャネルがあれば、４つのメモリ状態を実現できる。さらに多くの状態が、デバイスのチャネル数に基づき実現できる。

【0015】

このアプローチは、ＦｅＲＡＭとロジックの共統合に関してＩＣ及びＡＩチップ産業で大きな関心を集めているため、（ＦｅＲＡＭ上のマルチビットセルストレージの使用において）利点を提供する。ＦｅＲＡＭ（ＦｅＲＡＭ、Ｆ－ＲＡＭ又はＦＲＡＭ（登録商標）としても知られる）は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）と似た構造のＲＡＭ（ランダムアクセスメモリ）デバイスであるが、誘電体(dielectric)層の代わりにフェロエレクトリック（強誘電体）層を使用して不揮発性を実現する。利点としては、同じトランジスタを使用して１ビット超を記憶することにより、スペースを節約できることが挙げられる。本発明の実施形態のアプローチは、（i）メモリ用途に使用されるデバイスを含む水平ナノワイヤを利用した水平ゲートオールアラウンド（ＧＡＡ）デバイス、及び（ii）ゲート誘電体を変化させたフェロエレクトリック材料を含むデバイスに実装できる。

【0016】

本明細書における「一つの実施形態」、「実施形態」、「例示的実施形態」等への言及は、記載された実施形態が特定の特徴、構造又は特性を含んでもよいことを示すが、すべての実施形態が必ずしも特定の特徴、構造又は特性を含むとは限らない。さらに、このような表現は、必ずしも同じ実施形態を指すものではない。さらに、特定の特徴、構造又は特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造又は特性に影響を与えることは当業者の知識の範囲内であることを申し述べる。

【0017】

図は、単なる概要であり、縮尺通りに描かれていないことは理解されるべきである。また、同一又は類似の部品を示すために、図全体を通して同じ参照数字が使用されていることも理解されるべきである。

【0018】

構造的特徴

【0019】

しかしながら、本開示に特化して、ＦｅＲＡＭ（フェロエレクトリックランダムアクセスメモリ）の使用は、マルチビットセルストレージの使用に関連して議論される。ＦｅＲＡＭに類似した他のメモリデバイス（例えば、水平ＧＡＡナノワイヤＦＥＴ）が、本発明のアプローチを活用するために使用できることに留意されたい。さらに、用語「ナノシート」及び「ナノワイヤ」は、互換的に使用されてもよく、（ソースとドレインの間の）チャネルの設計／構造を指していることに留意されたい。

【0020】

図１Ａは、本発明の実施形態を示し、マルチビットＦｅＲＡＭ１０１として指定される。

【0021】

典型的で一般的なＦｅＲＡＭは、ゲート、ｆｅ（フェロエレクトリック：強誘電体）層、誘電体(dielectric)層、１つのチャネル、ソース／ドレイン、及びゲートスペーサ等の構造を含む。マルチビットＦｅＲＡＭ１０１は、類似の構成要素(component)を有するが、ナノワイヤから作られた複数のチャネルと、当該複数のチャネルを取り囲むさまざまな厚さのｆｅ層を利用する。

【0022】

示された実施形態（すなわち、図１のマルチビットＦｅＲＡＭ１０１）では、４つの状態のＦｅＲＡＭが示されている。マルチビットＦｅＲＡＭ１０１は、固有の特徴である、(i）第１のチャネル１０２、（ii）第２のチャネル１０５、（iii）第３のチャネル１０７、（iv）第１のｆｅ層１０３、（v）第２のｆｅ層１０４、及び（vi）第３のｆｅ層１０６を含む。

【0023】

前述したように、３つのチャネル（例えば、１０２、１０５及び１０７）はナノワイヤから作られている。これらのナノワイヤは、約８ｎｍの直径を有するため、製造時にスムーズなＯＰＬリセス(recess)プロセスを確保できる。任意の既存のナノワイヤ技術は、これらの３つのチャネルを作成するために、既存の構成(composition)を含めて利用できる。

【0024】

３つのチャネルを取り囲む３つの異なるｆｅ（強誘電体）層は、本発明において重要な役割を果たす。当該ｆｅ層は、ＨｆＯ_２（二酸化ハフニウム）等の高誘電率（ｈｉｇｈ－ｋ）材料から作ることができる。各層の厚さを同じにすることはできない。例えば、第１チャネル１０２を取り囲むｆｅ層（すなわち１０３）はＴ３の厚さを有し、第２チャネル１０５を取り囲むｆｅ層（すなわち１０４）はＴ２＋Ｔ３の厚さを有し、第３チャネル１０７を取り囲むｆｅ層（すなわち１０６）はＴ１＋Ｔ２＋Ｔ３の厚さを有する。厚さが異なる理由は、次のセクション（すなわち、図１Ｂ）で説明する。

【0025】

図１Ｂは、本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１の４つの可能な状態（各ビットに１つずつ）を示す。ゲートの電圧しきい値（Ｖ_ｔ）は、デバイス設計によって決定される。Ｖ_ｔ（デバイスの）は、ＨＫＭＧ（ｈｉｇｈ－ｋ／メタルゲート）層（例えば、ＨｆＯ_２）によって設定される。このように、デバイスのＶ_ｔの範囲に基づいて、デバイス上にいくつの状態が存在できるかが決まる。本実施形態では、３チャネルスタックＮＳ（ナノシート）ＦＥＴを使用して、４つの状態を実現できる（すなわち、４つの異なるＶ_ｔ）。より多くのチャネルスタックを用いれば、より多くの状態を実現できることに留意されたい。

【0026】

図１Ｂを参照すると、状態１では、セット状態がない（すなわち、Ｖ_ｔはある指定された電圧にある）。状態２では、第１チャネル１０２は「セット状態」にあり、そのチャネルを取り囲むｆｅ層（すなわち、１０３）は「アクティブ」である（すなわち、Ｖ_ｔは以前の状態のＶ_ｔよりも高い指定電圧にある）。図１Ｂの「セット」状態は、その特定のチャネルを取り囲むそれぞれのｆｅ層の濃い／太い線によって示されていることに留意されたい。状態３では、第１チャネル１０２と第２チャネル１０５が「セット状態」にあり、Ｖ_ｔは状態２のＶ_ｔよりわずかに高い。状態４では、３つのチャネルすべてが「セット状態」にあり、Ｖ_ｔは状態３のＶ_ｔよりわずかに高い。

【0027】

プロセスの特徴

【0028】

図２は、本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１を形成するプロセスを示す、プロセス２００として指定されたフローチャートである。マルチビットＦｅＲＡＭ１０１を形成する製造図である図３Ｃ～図３Ｋを参照して各ステップをたどることは有用であり得る。本実施形態において、プロセス２００はＦｅＲＡＭに適用される。しかしながら、他の実施形態（図示せず）においては、ＦｅＲＡＭに類似する他のメモリデバイス（すなわち、チャネル、ゲート等を有するトランジスタを利用する）がプロセス２００を用いて実現され得ることに留意されたい。

【0029】

図３Ａ～図３Ｂは、本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１におけるナノワイヤチャネルの形成プロセスを示す。ＦＥＴのほとんどの構成要素（例えば、ソース／ドレイン、ゲートスペーサ等）は、既知／既存の方法を用いて既に形成されているという仮定がある。この議論は、チャネル（例えば、１０２、１０５、１０７）のスタックの作成にのみ関係する。図３Ａでは、ＥＧ除去プロセスが開始され、３つのナノワイヤが形成される。各ナノワイヤ間のギャップ（すなわち距離）は大きくすることができる（すなわち、必要に応じて３０ｎｍ～５０ｎｍ以上）。ナノワイヤの直径は８ｎｍとすることができる。２５１で、ＳｉＧｅ２５％が除去され（図３Ｂ参照）、３つのナノワイヤチャネルが露出する。ＯＰＬリセスを制御するためのスペース／ルームが必要なため、ナノワイヤ間のギャップと比較してナノワイヤ直径が相対的に小さいことに留意されたい。これにより、ＯＰＬ（有機平坦化層）リセスがギャップの中央で止まることが可能になる。

【0030】

プロセス２００に戻ると、プロセスの開始時に、ナノワイヤチャネルを既に含むベース構造（図３Ｂを参照）は、第１ステップの準備ができている。第１ステップ（ステップ２０１）は、第１のｆｅ層（すなわち、Ｔ１の厚さ）を堆積させることを含み、ｆｅの材料は、３つのチャネル上に高誘電率(high k dielectric)材料（例えば、ＨｆＯ_２等）から作ることができる。次のステップは、ＯＰＬ充填とリセスを含む（ステップ２０２）。このステップは、底部チャネルｆｅ層を覆い、他の２つの高いチャネルのｆｅ層を露出させることを含む。

【0031】

プロセス２００は、第１のｆｅ面取りを続け（ステップ２０３）、それは、プロセスが他の２つのチャネル上のｆｅ層を選択的に除去していることを意味する。次のステップ（ステップ２０４）は、第１のＯＰＬの除去（すなわち、底部チャネルから残りのＯＰＬを除去すること）を含む。プロセス２００は、第２のｆｅ層を堆積させることを続ける（ステップ２０５）。このステップでは、３つのチャネルすべてがｆｅ層の厚さＴ２を有し、底部チャネル上のｆｅ層はＴ２＋Ｔ１に等しい。

【0032】

次のステップ（ステップ２０６）は、第２のＯＰＬリセスと第２のｆｅ面取り（すなわち、他のチャネル上のｆｅ層の選択的除去）を含む。本質的にステップ２０６は、中間及び底部チャネルｆｅ層を覆い、上部チャネルのｆｅ層を露出させる。

【0033】

プロセス２００は、ＯＰＬ除去（ステップ２０７）を続ける。このステップは、上部チャネルから残りのＯＰＬを除去する。次のステップ（ステップ２０８）は、別のｆｅ層を堆積させる。上部チャネル上のｆｅ層の厚さをＴ３として指定できる。

【0034】

プロセス２００の最終ステップ（ステップ２０９）は、ゲートの充填を含む。例えば、ゲートをＷＦＭ（work function metal: 仕事関数金属）及びＷ（ツグステン）で充填できる。この時点で、最終構造は、厚さ（すなわちｆｅ層）の異なる３つのチャネルを有する。例えば、上部チャネルのｆｅ層の厚さはＴ３に等しく、中間のｆｅ層の厚さはＴ２＋Ｔ３に等しく、底部ｆｅ層の厚さはＴ１＋Ｔ２＋Ｔ３に等しい。

【0035】

図３Ｃ～図３Ｋは、本発明の実施形態に従って、マルチビットＦｅＲＡＭ１０１を形成する製造図を示す。

【0036】

図３Ｃは、第１のＨＫ（highk: 高誘電率）層の堆積を示す。図３Ｄは、ＯＰＬを堆積し、２つのチャネルからｆｅ層にリセスを設けることを示す。図３Ｅは、他の２つのチャネル上のｆｅ層を選択的に除去することによる第１のｆｅ面取りを示す。図３Ｆは、第１のＯＰＬの除去を示す（すなわち、底部チャネルから残りのＯＰＬの除去）。図３Ｇは、第２のｆｅ層の堆積を示す。図３Ｈは、第２のＯＰＬリセス及びｆｅ面取り（すなわち、他のチャネル上のｆｅ層の選択的除去）を示す。図３Ｉは、第２のＯＰＬ除去を示す。図３Ｊは、別のｆｅ層の堆積を示す。図３Ｋは、ゲートのＷＦＭ及びＷ（タングステン）充填を示す。

【0037】

図４は、４００として指定され、本発明の例示的な実施形態に従って、プロセス２２０を実行するコンピュータシステムの構成要素のブロックダイアグラムを示す。図４は、１つの実装例を提供するだけであり、異なる実施形態が実装され得る環境に関していかなる制限も意味しないことを理解されたい。示された環境に多くの修正がなされてもよい。

【0038】

図４は、プロセッサ（複数可）４０１、キャッシュ４０３、メモリ４０２、永続ストレージ４０５、通信ユニット４０７、入出力（Ｉ／Ｏ）インターフェース(複数可)４０６、及び通信ファブリック４０４を含む。通信ファブリック４０４は、キャッシュ４０３、メモリ４０２、永続ストレージ４０５、通信ユニット４０７、及び入出力（Ｉ／Ｏ）インターフェース（複数可）４０６の間の通信を提供する。通信ファブリック４０４は、プロセッサ（マイクロプロセッサ、通信及びネットワークプロセッサ等）、システムメモリ、周辺デバイス、及びシステム内の他のハードウェアコンポーネントの間でデータ、制御情報、又はそれらの組合せを受け渡すように設計された任意のアーキテクチャで実装できる。例えば、通信ファブリック４０４は、１つ以上のバス又はクロスバースイッチを用いて実装できる。

【0039】

メモリ４０２及び永続ストレージ４０５は、コンピュータ読み取り可能な記憶媒体(storage medium)である。本実施形態では、メモリ４０２はランダムアクセスメモリ（ＲＡＭ）を含む。一般に、メモリ４０２は、任意の適切な揮発性又は不揮発性のコンピュータ読み取り可能な記憶媒体を含むことができる。キャッシュ４０３は、最近アクセスされたデータ、及び最近アクセスされたデータの近傍のデータをメモリ４０２から保持することによってプロセッサ（複数可）４０１の性能を向上させる高速メモリである。

【0040】

本発明の実施形態を実施するために使用されるプログラム命令及びデータ（例えば、ソフトウェア及びデータｘ１０）は、キャッシュ４０３を介してそれぞれのプロセッサ（複数可）４０１の１つ以上による実行のために、永続ストレージ４０５及びメモリ４０２に格納され得る。一つの実施形態では、永続ストレージ４０５は、磁気ハードディスクドライブを含む。代替的に、又は磁気ハードディスクドライブに加えて、永続ストレージ４０５は、ソリッドステートハードドライブ、半導体記憶装置、リードオンリーメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリーメモリ（ＥＰＲＯＭ）、フラッシュメモリ、又はプログラム命令もしくはデジタル情報を記憶することができる任意の他のコンピュータ読み取り可能な記憶媒体を含むことができる。

【0041】

永続ストレージ４０５によって使用される媒体は、除去可能である場合もある。例えば、リムーバブルハードドライブを永続ストレージ４０５に使用できる。他の例としては、永続ストレージ４０５の一部でもある別のコンピュータ読み取り可能な記憶媒体上に転送するためにドライブに挿入される光及び磁気ディスク、サムドライブ、並びにスマートカードが挙げられる。プロセス２２０は、キャッシュ４０３を介して、それぞれのプロセッサ（複数可）４０１の１つ以上によるアクセス及び実行のいずれか一方又は両方のために、永続ストレージ４０５に格納できる。

【0042】

通信ユニット４０７は、これらの例では、他のデータ処理システム又は装置との通信を提供する。これらの実施例において、通信ユニット４０７は、１つ以上のネットワークインターフェースカードを含む。通信ユニット４０７は、物理通信リンク及び無線通信リンクのいずれか一方又は両方の使用を通して通信を提供できる。本発明の実施形態を実施するために使用されるプログラム命令及びデータ（例えば、プロセス２２０）は、通信ユニット４０７を介して永続ストレージ４０５にダウンロードされてもよい。

【0043】

Ｉ／Ｏインターフェース（複数可）４０６は、各コンピュータシステムに接続されてもよい他のデバイスとのデータの入出力を可能にする。例えば、Ｉ／Ｏインターフェース４０６（複数可）は、キーボード、キーパッド、タッチスクリーン、他の適切な入力デバイス、又はそれらの組合せ等の外部デバイス（複数可）４０８への接続を提供できる。外部デバイス（複数可）４０８は、例えば、サムドライブ、ポータブル光又は磁気ディスク、及びメモリカード等のポータブルコンピュータ読み取り可能な記憶媒体も含むことができる。本発明の実施形態を実施するために使用されるプログラム命令及びデータ（例えば、プロセス２２０）は、このようなポータブルコンピュータ読み取り可能な記憶媒体に記憶することができ、Ｉ／Ｏインターフェース（複数可）４０６を介して永続ストレージ４０５にロードすることができる。Ｉ／Ｏインターフェース（複数可）４０６は、ディスプレイ４０９にも接続する。

【0044】

ディスプレイ４０９は、ユーザーにデータを表示する機構を提供し、例えば、コンピューターモニターであってもよい。

【0045】

本明細書で説明するプログラムは、プログラムが本発明の特定の実施形態で実装される用途に基づいて特定される。しかしながら、本明細書における任意の特定のプログラムの命名法は、単に便宜のために使用されているため、本発明は、そのような命名法によって特定又は暗示される、又は特定されかつ暗示される任意の特定の用途における使用のみに限定されるべきではないことを理解されたい。

【0046】

本発明は、システム、方法、任意の可能な技術的詳細レベルの統合におけるコンピュータプログラム製品、又はそれらの組合せであってよい。コンピュータプログラム製品は、プロセッサに本発明のアスペクトを行わせるためのコンピュータ読み取り可能プログラム命令を有するコンピュータ読み取り可能な記憶媒体（複数可）を含み得る。

【0047】

コンピュータ読み取り可能な記憶媒体は、命令実行装置によって使用される命令を保持及び記憶することができる有形(tangible)装置とすることができる。コンピュータ読み取り可能な記憶媒体は、例えば、電子記憶装置、磁気記憶装置、光学記憶装置、電磁気記憶装置、半導体記憶装置、又はこれらの任意の適切な組合せであってもよいが、これらに限定されない。コンピュータ読み取り可能な記憶媒体のより具体的な例の非網羅的なリストは、ポータブルコンピュータディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリーメモリ（ＥＰＲＯＭ又はフラッシュメモリ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ポータブルコンパクトディスクリードオンリーメモリ（ＣＤ－ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリスティック、フロッピーディスク、機械的に符号化された(mechanically encoded)デバイス（例えば、パンチカード又は記録された命令を有する溝内の隆起(raised)構造）、及びそれらの任意の適切な組み合わせを含む。本明細書で使用されるコンピュータ読み取り可能な記憶媒体は、電波又は他の自由に伝搬する電磁波、導波管又は他の伝送媒体（例えば、光ファイバーケーブルを通過する光パルス）を介して伝搬する電磁波、又はワイヤを通して伝送される電気信号等の一時的な(transitory)信号そのものであると解釈されるものではない。

【0048】

本明細書で説明するコンピュータ読み取り可能プログラム命令は、コンピュータ読み取り可能記憶媒体からそれぞれのコンピューティング／プロセッシングデバイスにダウンロードでき、又はネットワーク（例えばインターネット、ローカルエリアネットワーク、ワイドエリアネットワーク、無線ネットワーク、又はそれらの組合せ）を介して外部コンピュータ又は外部記憶装置にダウンロードできる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイコンピュータ、エッジサーバ、又はそれらの組合せを含んでもよい。各コンピューティング／プロセッシングデバイス内のネットワークアダプタカード又はネットワークインターフェースは、ネットワークからコンピュータ読み取り可能なプログラム命令を受信し、それぞれのコンピューティング／プロセッシングデバイス内のコンピュータ読み取り可能な記憶媒体に記憶するために、コンピュータ読み取り可能なプログラム命令を転送する。

【0049】

本発明の動作を行うためのコンピュータ読み取り可能なプログラム命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、又は集積回路用構成(configuration)データであってもよく、又はＳｍａｌｌｔａｌｋ、Ｃ＋＋等のオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語もしくは類似のプログラミング言語等の手続き型プログラミング言語を含む１つ以上のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードのいずれかであってもよい。コンピュータ読み取り可能なプログラム命令は、ユーザーのコンピュータ上で完全に実行してもよいし、スタンドアロンソフトウェアパッケージとしてユーザーのコンピュータ上で部分的に実行してもよいし、ユーザーのコンピュータ上で部分的に実行し、リモートコンピュータ上で部分的に実行してもよいし、リモートコンピュータ又はサーバ上で完全に実行してもよい。後者のシナリオでは、リモートコンピュータは、ローカルエリアネットワーク（ＬＡＮ）又はワイドエリアネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを通してユーザーのコンピュータに接続されてもよいし、（例えば、インターネットサービスプロバイダを使用してインターネットを通して）外部のコンピュータに接続されてもよい。いくつかの実施形態では、例えば、プログラマブル論理回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又はプログラマブル論理アレイ（ＰＬＡ）を含む電子回路は、本発明のアスペクトを実行するために、コンピュータ読み取り可能なプログラム命令の状態情報を利用してコンピュータ読み取り可能なプログラム命令を実行し、電子回路をパーソナライズすることができる。

【0050】

本発明のアスペクトは、本発明の実施形態に従って、方法、装置（システム）及びコンピュータプログラム製品のフローチャート、ブロックダイアグラム又はそれらの組合せを参照して本明細書で説明される。フローチャート、ブロックダイアグラム又はそれらの組合せの各ブロック、並びにフローチャート、ブロックダイアグラム又はそれらの組合せのブロックの組み合わせは、コンピュータ読み取り可能なプログラム命令によって実装されることができることを理解されよう。

【0051】

これらのコンピュータ読み取り可能なプログラム命令は、マシンを製造するために汎用コンピュータ、特殊用途コンピュータ、又は他のプログラマブルデータ処理装置のプロセッサに提供されてもよいため、コンピュータ又は他のプログラマブルデータ処理装置のプロセッサを介して実行される命令が、フローチャート、ブロックダイアグラムブロック(複数可)、又はそれらの組合せに指定された機能／行為を実装するための手段を作成する。これらのコンピュータ読み取り可能なプログラム命令は、コンピュータ、プログラム可能なデータ処理装置、他の装置、又はそれらの組合せに、特定の態様で機能するように指示できるコンピュータ読み取り可能な記憶媒体に記憶されることもできるため、その中に記憶された命令を有するコンピュータ読み取り可能な記憶媒体は、フローチャート、ブロックダイアグラムブロック（複数可）又はそれらの組合せで指定された機能／行為のアスペクトを実装する命令を含む製造品を含む。

【0052】

コンピュータ読み取り可能なプログラム命令は、コンピュータ実装プロセスを生成するための一連の動作ステップをコンピュータ、他のプログラ可能な装置、又は他の装置上で実行させるために、コンピュータ、他のプログラム可能なデータ処理装置、又は他の装置にロードされてもよいため、コンピュータ、他のプログラム可能な装置、又は他の装置上で実行される命令が、フローチャート、ブロックダイアグラムブロック(複数可)又それらの組合せで指定された機能／行為を実装する。

【0053】

図中のフローチャート及びブロックダイアグラムは、本発明の様々な実施形態に従って、システム、方法、及びコンピュータプログラム製品の可能な実装のアーキテクチャ、機能性、及び動作を示す。これに関して、フローチャート又はブロックダイアグラムの各ブロックは、指定された論理機能（複数可）を実装するための１つ以上の実行可能命令を含む命令のモジュール、セグメント、又は部分を表すことができる。いくつかの代替実装では、ブロックに記載された機能は、図に記載された順序から外れて発生する可能性がある。例えば、連続して示されている２つのブロックは、実際には、実質的に同時に実行されるかもしれないし、ブロックは、関係する機能に依存して、時には逆の順序で実行されるかもしれない。また、ブロックダイアグラム、フローチャート又はそれらの組合せの各ブロック、並びにブロックダイアグラム、フローチャート又はそれらの組合せのブロックの組み合わせは、指定された機能又は行為を実行する、又は特別な目的のハードウェア及びコンピュータ命令の組み合わせを行う、特別な目的のハードウェアベースのシステムによって実装できることに留意されたい。

【0054】

本発明の様々な実施形態の説明は、例示の目的で提示されたが、開示された実施形態に網羅的としたり限定したりすることを意図するものではない。本発明の範囲を逸脱することなく、多くの修正及び変形が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実用化又は技術的改良を最もよく説明するため、又は当業者が本明細書で開示される実施形態を理解できるようにするために選択された。

【図1A】

【図1B】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図3J】

【図3K】

【図4】

【国際調査報告】