特表 2024-523159 半導体チップ及びコンポーネント

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-06-28

(54)【発明の名称】半導体チップ及びコンポーネント

(51)【国際特許分類】

   H01S 5/0234 20210101AFI20240621BHJP

   H01S 5/024 20060101ALI20240621BHJP

【ＦＩ】

H01S5/0234

H01S5/024

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023573654

(86)(22)【出願日】2022-06-09

(85)【翻訳文提出日】2024-01-25

(86)【国際出願番号】 EP2022065697

(87)【国際公開番号】W WO2022258756

(87)【国際公開日】2022-12-15

(31)【優先権主張番号】102021115231.3

(32)【優先日】2021-06-11

(33)【優先権主張国・地域又は機関】DE

(31)【優先権主張番号】102021123015.2

(32)【優先日】2021-09-06

(33)【優先権主張国・地域又は機関】DE

(81)【指定国・地域】

(71)【出願人】

【識別番号】599133716

【氏名又は名称】エイエムエス－オスラム インターナショナル ゲーエムベーハー

【氏名又は名称原語表記】ａｍｓ－ＯＳＲＡＭ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＧｍｂＨ

【住所又は居所原語表記】Ｌｅｉｂｎｉｚｓｔｒａｓｓｅ ４， Ｄ－９３０５５ Ｒｅｇｅｎｓｂｕｒｇ， Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】110002952

【氏名又は名称】弁理士法人鷲田国際特許事務所

(72)【発明者】

【氏名】ゾルグ ヨルグ エリッヒ

(72)【発明者】

【氏名】ハイネマン エリック

(72)【発明者】

【氏名】サマーズ アンドレ

(72)【発明者】

【氏名】キッペス トーマス

(72)【発明者】

【氏名】シュレグル セバスチャン

(72)【発明者】

【氏名】ハイデマン マティアス

【テーマコード（参考）】

5F173

【Ｆターム（参考）】

5F173MC01

5F173MD23

5F173MD63

5F173MD64

5F173ME47

(57)【要約】

組織化チップ後部側（ＲＳ）を有する半導体チップ（ＬＤ）の仕様が定められ、チップ後部側は、半導体チップ（ＬＤ）を電気連結及び熱連結するように構成され、半導体チップ（ＬＤ）は、電磁放射線（Ｌ）を生成するように構成されたエミッタ領域（Ｅ）を有し、組織化チップ後部側（ＲＳ）は、エミッタ領域（Ｅ）を電気連結するように構成された接続パッド（ＡＰ）を有する。接続パッド（ＡＰ）は、ｐコンタクトまたはｎコンタクトであり、上面視では、ｐコンタクトまたはｎコンタクトのいずれかとして構成されたすべての接続パッド（ＡＰ）は、それぞれ、エミッタ領域（Ｅ）のうちの少なくとも２つと重なり、これらの接続パッドのそれぞれは、エミッタ領域（Ｅ）のうちの１つのみを電気連結するように構成される。さらに、具体的に少なくとも１つのこのような半導体チップ（ＬＤ）を備えたコンポーネント（１００）の仕様が定められる。
【選択図】図１

【特許請求の範囲】

【請求項1】

組織化チップ底部側（ＲＳ）を有する半導体チップ（ＬＤ）であって、
前記組織化チップ底部側（ＲＳ）は、前記半導体チップ（ＬＤ）を電気接続及び熱接続するように構成され、
前記半導体チップ（ＬＤ）は、電磁放射線（Ｌ）を生成するように構成されたエミッタ領域（Ｅ）を備え、
前記組織化チップ底部側（ＲＳ）は、前記エミッタ領域（Ｅ）を前記電気接続するように構成された接続パッド（ＡＰ）を備え、
前記接続パッド（ＡＰ）は、ｐコンタクトまたはｎコンタクトであり、上面視では、ｐコンタクトとして形成されたすべての接続パッド（ＡＰ）またはｎコンタクトとして形成されたすべての接続パッド（ＡＰ）は、それぞれ、前記エミッタ領域（Ｅ）のうちの少なくとも２つと重なり、及び、それぞれ、前記エミッタ領域（Ｅ）のうちの１つのみを前記電気接続するように構成される、
半導体チップ（ＬＤ）。

【請求項2】

前記半導体チップ（ＬＤ）は、チップ上部側（ＶＳ）と、側面（ＬＳ）と、を有し、
前記側面（ＬＳ）は、前記チップ上部側（ＶＳ）を前記チップ底部側（ＲＳ）に接続し、
前記半導体チップ（ＬＤ）は、端面発光型半導体チップ（ＬＤ）として形成され、
前記半導体チップ（ＬＤ）の動作中、前記半導体チップ（ＬＤ）から前記側面（ＬＳ）にて電磁放射線（Ｌ）が出射される、
請求項１に記載の半導体チップ（ＬＤ）。

【請求項3】

上面視では、ｐコンタクトまたはｎコンタクトのいずれかとして形成されたすべての接続パッド（ＡＰ）は、それぞれ、前記半導体チップ（ＬＤ）の３つ、４つ、またはすべてのエミッタ領域（Ｅ）と重なる、請求項１または２に記載の半導体チップ（ＬＤ）。

【請求項4】

前記接続パッド（ＡＰ）はｐコンタクトであり、ｐコンタクトとして形成された前記接続パッド（ＡＰ）に加えて、前記半導体チップ（ＬＤ）は、さらなる接続パッド（ＷＡ）を有し、前記さらなる接続パッド（ＷＡ）は、前記半導体チップ（ＬＤ）のｎコンタクトを形成し、前記半導体チップ（ＬＤ）の前記ｐコンタクト及び前記ｎコンタクトは、共通のコンタクト平面上に配置される、請求項１～３のいずれか１項に記載の半導体チップ（ＬＤ）。

【請求項5】

前記半導体チップ（ＬＤ）は、前記エミッタ領域（Ｅ）を有する半導体本体（ＨＬ）と、電気配分層（ＵＳ）と、絶縁層（ＩＰ）と、を備え、
前記絶縁層（ＩＰ）は、垂直方向において前記半導体本体（ＨＬ）と前記接続パッド（ＡＰ）との間に配置され、
前記絶縁層（ＩＰ）は、少なくとも１つの開口部を有し、導電性のスルーコンタクト（Ｖ）が前記開口部に形成され、
前記接続パッド（ＡＰ）のうちの１つは、前記スルーコンタクト（Ｖ）を介して前記電気配分層（ＵＳ）と導電接続される、
請求項１～４のいずれか１項に記載の半導体チップ（ＬＤ）。

【請求項6】

複数のスルーコンタクト（Ｖ）が前記絶縁層（ＩＰ）に配置され、前記電気配分層（ＵＳ）は、前記複数のスルーコンタクト（Ｖ）を介して複数の接続パッド（ＡＰ）に導電接続される、請求項５に記載の半導体チップ（ＬＤ）。

【請求項7】

前記絶縁層（ＩＰ）は、前記電気配分層（ＵＳ）と前記チップ底部側（ＲＳ）との間に、前記半導体チップ（ＬＤ）の単一絶縁平面を形成する、請求項５または６に記載の半導体チップ（ＬＤ）。

【請求項8】

前記半導体チップ（ＬＤ）は、複数の接続パッド（ＡＰ）と、スルーコンタクト（Ｖ）とを備え、
前記接続パッド（ＡＰ）はそれぞれ、１つの単一エミッタ領域（Ｅ）と電気接触するように構成され、
上面視では、前記接続パッド（ＡＰ）はそれぞれ、少なくとも２つまたはいくつかのエミッタ領域（Ｅ）と重なる、
請求項５～７のいずれか１項に記載の半導体チップ（ＬＤ）。

【請求項9】

前記半導体チップ（ＬＤ）は、前記接続パッド（ＡＰ）に加えて、さらなる接続パッド（ＷＡ）を備え、前記接続パッド（ＡＰ）及び前記さらなる接続パッド（ＷＡ）は、前記半導体チップ（ＬＤ）のｐコンタクト及びｎコンタクトを形成し、前記半導体チップ（ＬＤ）の前記ｐコンタクト及び前記ｎコンタクトは、共通のコンタクト平面上に配置される、請求項１～８のいずれか１項に記載の半導体チップ（ＬＤ）。

【請求項10】

前記半導体チップ（ＬＤ）の前記エミッタ領域（Ｅ）は、互いに平行に延在し、それぞれがリッジ領域として形成され、前記エミッタ領域（Ｅ）は、コヒーレントな電磁放射線を生成するように構成される、請求項１～９のいずれか１項に記載の半導体チップ（ＬＤ）。

【請求項11】

前記接続パッド（ＡＰ）を有する前記組織化チップ底部側（ＲＳ）は、ハニカム状またはマトリクス状に形成される、請求項１～１０のいずれか１項に記載の半導体チップ（ＬＤ）。

【請求項12】

少なくとも１つの請求項１～１１のいずれか１項に記載の半導体チップ（ＬＤ）と、支持体（Ｓ）とを有するコンポーネント（１００）であって、
前記少なくとも１つの半導体チップ（ＬＤ）は、前記支持体（Ｓ）上に配置され、前記支持体（Ｓ）の組織化コンタクト構造を介して前記支持体（Ｓ）に導電接続される、
前記コンポーネント（１００）。

【請求項13】

前記半導体チップ（ＬＤ）は、半導体本体（Ｒ）を有し、前記半導体本体（Ｒ）は、電気配分層（ＵＳ）を介し、及びチップ底部側（ＲＳ）の接続パッド（ＡＰ）を介して、前記支持体（Ｓ）上のコンタクトパッド（ＫＰ）に導電接続され、
前記電気配分層（ＵＳ）は、前記半導体本体（Ｒ）と前記支持体（Ｓ）との間に配置され、
前記電気配分層（ＵＳ）と前記支持体（Ｓ）との間には、単一絶縁層（ＩＰ）が配置される、
請求項１２に記載のコンポーネント（１００）。

【請求項14】

前記コンポーネント（１００）は、複数のエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と、複数の接続パッド（ＡＰ）と、複数のスルーコンタクト（Ｖ）とを備え、
前記接続パッド（ＡＰ）はそれぞれ、１つの単一エミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と電気接触するように構成され、
上面視では、前記接続パッド（ＡＰ）はそれぞれ、少なくとも２つまたはいくつかのエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と重なる、
請求項１２または１３に記載のコンポーネント（１００）。

【請求項15】

前記コンポーネント（１００）は、複数のエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と、複数の接続パッド（ＡＰ）と、複数のスルーコンタクト（Ｖ）とを備え、
前記エミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）はそれぞれ、前記複数の接続パッド（ＡＰ）及び前記複数のスルーコンタクト（Ｖ）を介して、前記支持体（Ｓ）の前記組織化コンタクト構造の前記コンタクトパッド（ＫＰ）に導電接続され、
前記接続パッド（ＡＰ）はそれぞれ、前記エミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）の最大１つの単一エミッタ領域に割り当てられる、
請求項１２または１３に記載のコンポーネント（１００）。

【請求項16】

前記半導体チップ（ＬＤ）の前記チップ底部側（ＲＳ）及び／または前記支持体（Ｓ）の前記組織化コンタクト構造は、ハニカム状またはマトリクス状に形成される、請求項１２～１５のいずれか１項に記載のコンポーネント（１００）。

【請求項17】

前記コンポーネント（１００）は、さらなる半導体チップ（ＬＤ）を備え、前記さらなる半導体チップ（ＬＤ）は、前記支持体（Ｓ）上に前記半導体チップ（ＬＤ）に並んで配置され、前記支持体（Ｓ）の前記組織化コンタクト構造を介して前記支持体（Ｓ）に導電接続され、
前記半導体チップ（ＬＤ）は、単一エミッタとは異なり、それぞれが少なくとも２つのエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）を有し、
前記半導体チップ（ＬＤ）はそれぞれ、少なくとも２つの接続パッド（ＡＰ）を有するチップ底部側（ＲＳ）を有し、
前記少なくとも２つの接続パッド（ＡＰ）は、１つの単一エミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と電気接触するように構成され、上面視では、前記少なくとも２つの接続パッド（ＡＰ）のそれぞれは、少なくとも２つのエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と重なる、
請求項１２～１６のいずれか１項に記載のコンポーネント（１００）。

【請求項18】

前記コンポーネント（１００）は、複数の共振器を備え、前記半導体チップ（ＬＤ）と、前記エミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）とは、並んで配置され、前記コンポーネント（１００）の動作中に、個々のエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）のスペクトルは、個々の共振器間で２μｍ～５μｍの波長オフセットで重なり、これにより、１０ｎｍ±５ｎｍのスペクトル幅が達成される、請求項１７に記載のコンポーネント（１００）。

【発明の詳細な説明】

【技術分野】

【0001】

半導体チップの仕様が定められる。さらに、コンポーネントの仕様が定められる。

【背景技術】

【0002】

１つの半導体チップまたは複数の半導体チップは、多くの場合、外部支持体、例えば標準化チップサブマウントに取り付けられ、これに導電接続及び導熱接続される。多くの事例では、半導体チップの熱接続及び電気接続は、均一であることが望ましい。多くの事例では、半導体チップ間、または１つの半導体チップの放射線放出領域間のピッチ距離、例えばエミッタ距離は、短いことが望ましい。

【発明の概要】

【0003】

１つの目的は、電気相互接続及び熱相互接続に関して向上した特性を有し、及び／または短いピッチ距離もしくはエミッタ距離を有する半導体チップ及びコンポーネントの仕様を定めることである。

【0004】

この目的は、独立請求項に記載の半導体チップ及びコンポーネントにより解決される。半導体チップ及びコンポーネントのさらなる実施形態及びさらなる発展形態は、従属請求項の主題である。

【0005】

半導体チップの少なくとも１つの実施形態では、半導体チップは、半導体チップを電気接続及び熱接続するように構成された組織化チップ底部側を有する。

【0006】

半導体チップの少なくとも１つのさらなる実施形態では、半導体チップは、半導体チップを電気接続及び熱接続するように構成された組織化チップ底部側を有する。半導体チップは、電磁放射線を生成するように構成されたエミッタ領域を有する。組織化チップ底部側は、エミッタ領域を電気接続するように構成された接続パッドを有する。接続パッドは、ｐコンタクトまたはｎコンタクトであり、上面視では、ｐコンタクトまたはｎコンタクトのいずれかとして形成されたすべての接続パッドは、エミッタ領域のうちの少なくとも２つと重なり、接続パッドはそれぞれ、エミッタ領域のうちの１つのみを電気接続するように構成される。

【0007】

半導体チップの少なくとも１つの実施形態によれば、半導体チップは、電磁放射線を生成するように構成されたエミッタ領域を有する。組織化チップ底部側は、エミッタ領域を電気接続するように構成された接続パッドを有する。例えば、半導体チップは、二重エミッタ、またはマルチエミッタ、例えば三重エミッタもしくは四重エミッタなどである。エミッタ領域は、半導体チップの共通半導体本体の一体部分とすることが可能である。

【0008】

具体的には、エミッタ領域は、いわゆるリッジ領域またはリッジにより画定される。このようなリッジ領域を有する半導体チップは、リッジレーザまたはストライプレーザとも称される。このような半導体チップは、半導体チップの半導体領域に形成された１つ以上のストライプ導波路を有し得る。このようなストライプ導波路は、半導体チップの活性領域で生成されたレーザ放射線の導波方向に沿って、一次元導波を行うように構成され得る。半導体チップが２つ以上のエミッタ領域を有する場合、半導体チップは、このようなストライプ導波路を２つ以上有し得る。

【0009】

例えば、エミッタ領域またはストライプ導波路は、半導体チップの半導体本体の横方向に沿って延在する。具体的には、ストライプ導波路は、垂直方向に沿って突出するリッジの形態である。半導体チップが複数のエミッタ領域を有する場合、半導体チップは、複数のストライプ導波管を有し得、これらは、上面視では互いに並んで配置され、具体的には互いに並んで配置された凸状リッジの形態を有する。

【0010】

横方向とは、具体的には、半導体チップの主延在面に対して、例えば半導体チップの半導体本体の主延在面に対して、平行な方向を意味することが、理解されよう。垂直方向とは、具体的には、半導体チップまたは半導体本体の主延在面に直交するように配向された方向を意味することが、理解されよう。垂直方向と横方向は、互いに直交する。

【0011】

例えば、半導体チップは、端面発光型半導体チップである。例えばリッジレーザまたはストライプレーザなどの端面発光型半導体チップでは、レーザ放射線は、半導体チップの側面にて出射される。生成されたレーザ放射線は、ストライプ導波路に平行な横方向に基本的に沿って伝搬する。

【0012】

半導体チップの少なくとも１つの実施形態によれば、組織化チップ底部側は、複数の接続パッドを有し、これらを介して、エミッタ領域は、例えば支持体のコンタクト構造により、外部と電気接続され得る。エミッタ領域は、接続パッドを介して個別に電気接触されることが可能である。例えば、半導体チップの同じ電気極性に割り当てられた接続パッドの数は、エミッタ領域の数以上である。エミッタ領域のそれぞれは、１つのみの接続パッドまたは複数の接続パッドに電気接続され得る。

【0013】

半導体チップの少なくとも１つの実施形態によれば、チップ底部側は、ハニカム状またはマトリクス状に形成される。具体的には、チップ底部側に存在する接続パッドは、ハニカム状またはマトリクス状に配置され得る。

【0014】

具体的には、組織化チップ底部側は、少なくとも１つのｎコンタクトまたはいくつかのｎコンタクトと、少なくとも１つのｐコンタクトまたはいくつかのｐコンタクトとを有する。具体的には、半導体チップには、ワイヤボンドが存在しない。ワイヤボンドを回避することにより、信号伝搬時間、高周波性能、及び高周波インピーダンスが向上する。

【0015】

例えば、組織化チップ底部側は、接続パッドに加えてさらなる付加的接続パッドを有し、接続パッドは、ｐコンタクトを形成し、さらなる付加的接続パッドは、ｎコンタクトを形成し、またはその逆も同様である。例えば、接続パッド及びさらなる付加的接続パッドは、共通平面上、例えば共通再配線平面上に、配置される。

【0016】

このような半導体チップでは、ピッチ距離を利用することができ、これは従来の相互接続技術では実現が困難であった。再配線平面、具体的には単一の再配線平面を使用することにより、短いピッチ距離またはリッジ距離が可能となる。

【0017】

半導体チップの一実施形態によれば、ピッチ距離、リッジ距離、または導波路距離は、５０μｍ未満、３０μｍ未満、または２０μｍ未満、例えば５μｍ～５０μｍである。

【0018】

具体的には、導波路構造は、特に熱損失を改善する理由で、支持体（サブマウント）の取付面に対向する。１つの半導体チップまたはいくつかの半導体チップを、例えば同じ取付平面に取り付けることにより、ピッチ距離もしくはリッジ距離は狭くなり、または所望のピッチ距離もしくはリッジ距離の遵守に関して、許容誤差が改善される。具体的には、許容誤差連鎖が改善される。すべての発光点を１つの平面上に配置することが可能である。

【0019】

密な配置（例えばピッチが５０μｍまたは３０μｍより短くあり得る）による多数のｐコンタクト及びｎコンタクトの接続が実現され得る。例えば、半導体チップのｎ側は、下方から接続され、具体的には、ｐ側と同じ側から、またはｐ側と共通のコンタクト平面から、接続される。本明細書で説明される半導体チップまたはコンポーネントの実施形態は、ｐコンタクト及びｎコンタクトが２つの異なる側に配置される事例とは異なる。

【0020】

半導体チップの基板、例えばＧａＮ基板は、アンドープであり得る。言い換えると、基板を導電性にするために、基板をドープする必要はもはやない。これにより、結晶品質が向上する。ＥＰＩ品質も向上する。これにより、半導体チップの性能の向上がもたらされる。基板全体を通して電流が伝導されなくなるため、電気直列抵抗が低減し得る。これは、Ｕｆが低下することを意味する。これは、半導体チップの電力損失も低減することを意味する。最終的に、これにより、いわゆるＷＰＥ（Ｐｏｐｔ／Ｐｅｌ＝ウォールプラグ効率）、すなわちコンセント効率または全体的な効率が高まる。

【0021】

具体的には、いくつかの半導体チップは、同一の取付平面に取り付けられ得る。これによっても、許容誤差連鎖が改善される（チップの厚さの影響が排除される）。半導体チップのすべての発光点は、１つの平面上に存在し得る。具体的には、例えば支持体（サブマウント）に取り付けるために、１つ以上の半導体チップのコンタクトパッドまたは接続パッドを設けるには、再配線平面が１つ必要であり、例えば１つのみで済む。例えば、支持体上に半導体チップを接続するために、ボンディングワイヤ接続は不要である。しかしながら、支持体は、ボンディングワイヤ接続を有してもよい。

【0022】

本明細書で説明される半導体チップまたはコンポーネントの実施形態は、色の均一性及び解像度などの画像品質の向上をもたらす。マルチリッジ型半導体チップの場合、より明るくなり、点滅に関して、すなわちチラツキに関して悪影響が少ない。導波路間隔が狭いことから、アセンブリは、取付空間が小さく、光学的複雑性が低くて済む。例えば短い時間間隔で、サブピクセル変調を実現することが可能である。ピクセルごとに、数ナノ秒にわたり赤色レーザ、緑色レーザ、または青色レーザ（ｒレーザ、ｇレーザ、またはｂレーザ）を点灯させることができる。例えば、１０ナノ秒は、いくつかの短いパルスに分割される。半導体チップまたはレーザは、例えば５０％のデューティサイクルで、過電流状態になる。このようにして、スペクトルは広げられ得る。これにより、画像品質の向上がもたらされる。

【0023】

パルス幅変調により、輝度調光を達成することができる。光学システム（例えばデータ眼鏡、ＡＲ眼鏡、またはＶＲ眼鏡などの眼鏡）における光学的アーチファクトを抑制することにより、より広いスペクトルを達成することができる。さらに、ｒｇｂ発光点は、より狭くなる。ｒピクセル、ｇピクセル、及びｂピクセルからの重複領域が大きくなると、同時に複数の色でｒｇｂピクセルを「書き込む」ことができることから、画像描写が良くなり、または視野が良くなる。特に、眼鏡アーキテクチャの観点からは、エミッタ間隔が狭いと、複数のピクセルを並列に書き込むことができるため、狭いエミッタ間隔が望ましい。しかしながら、これを眼鏡の端面で実現することは困難である。

【0024】

マルチリッジは、小さなレンズと組み合わせることができ、これにより、スクイント角及び補正の向上がもたらされる。またこれにより、エンジンのフォームファクタが小さくなる。より多くのリッジが存在する場合、または波長同調が可能である場合には、高い電流性能は、さほど重要ではなくなり得る。閾値をわずかに下回った状態でチップを駆動するために必要な動作電流は、より低くなる。早いスイッチング時間を達成するために、半導体チップ、特にレーザは、閾値をわずかに下回った状態で動作する。多くの場合、より高い電力は、より高い閾値と関連付けられる。複数の半導体チップまたはレーザなど、複数の放射領域を並列に接続することにより、同じ光パワーに対する消費電力が低減され、同時に動的輝度制御が向上する。

【0025】

いくつかのリッジなど、いくつかの放射線放出領域にわたり電流を配分することにより、領域／リッジあたりの消費電流が低減される。これにより、より短いスイッチング時間を実現することが可能となる。

【0026】

支持体の少なくとも１つの実施形態では、支持体は、１つの半導体チップまたは複数の半導体チップを収容して電気接触するように構成された組織化コンタクト面を有する。

【0027】

コンポーネントの少なくとも１つの実施形態では、コンポーネントは、少なくとも１つの半導体チップ、具体的には本明細書で説明される半導体チップと、支持体とを有し、少なくとも１つの半導体チップは、支持体上に配置され、支持体の組織化コンタクト構造を介して支持体と導電接続される。

【0028】

コンポーネントの少なくとも１つの実施形態では、コンポーネントは、少なくとも１つの半導体チップと、支持体とを備える。半導体チップは、支持体上に配置される。具体的には、半導体チップは、組織化コンタクト構造を介して支持体に導電接続される。

【0029】

例えば、組織化コンタクト構造は、ハニカム構造またはコンタクトパッド構造である。これから逸脱して、組織化コンタクト構造は、マトリクス状であってもよい。例えば、コンタクト構造には、チップ底部側、支持体のコンタクト面、またはチップ底部側と支持体のコンタクト面との組み合わせがある。

【0030】

本開示では、明瞭性のために、多くの場合、コンポーネントは、支持体を有する半導体チップにより説明される。しかし、コンポーネントに関連して説明される特徴は、半導体チップにも別個に使用することができ、または支持体にも別個に使用することができ、または少なくとも同様に使用することができ、その逆も可能である。

【0031】

複数の半導体チップは、支持体（サブマウント）上に配置され、支持体（サブマウント）に導電接続及び／または導熱接続されることが可能である。具体的には電磁放射線を生成するために、半導体チップは、単一の半導体本体、組織化半導体本体、またはいくつかの半導体本体を有することも可能である。半導体本体は、１つのリッジまたは複数のリッジの形態を取り得る。具体的には、半導体本体は、複数のリッジ、すなわち複数の放射線放出領域を有する。リッジまたは放射線放出領域は、具体的には別個に、すなわち個々に、電気接触され得る。

【0032】

例えば、半導体チップは、レーザ、薄膜ＬＥＤ、ＶＣＳＥＬ、ＨＣＳＥＬ、端面発光型レーザ、リッジ型レーザ、フリップチップ、またはピクセル型ＬＥＤなどの、放射線放出半導体チップである。また、半導体チップは、ＶＣＳＥＬアレイなどのレーザアレイの形態を取り得る。

【0033】

少なくとも１つのこのような半導体チップを有するコンポーネントは、ディスプレイにおいて、プロジェクタにおいて（例えばピコレーザ、パワーレーザ、シングルモードレーザ、またはマルチモードレーザとして）、データ眼鏡、ＡＶ眼鏡、もしくはＡＲ眼鏡（拡張現実眼鏡、仮想現実眼鏡）において、またはいわゆる「拡張及び仮想現実」の領域において、または自動車産業において、使用され得る。コンポーネントまたは半導体チップは、レーザバーの形態を取り得る。

【0034】

コンポーネントの少なくとも１つの実施形態によれば、チップ上部側、例えばコンポーネントまたは半導体チップのｎ側上部側は、ある構造、例えば組織化電気コンタクト面を有する。チップ上部側は、任意に組織化され得る。コンポーネントは、複数の半導体チップを備え得る。また、コンポーネントは、複数の放射線放出領域を有する単一の半導体チップを備えることも可能である。組織化チップ上部側、具体的には組織化電気コンタクト面は、電気接触のために、具体的には半導体チップまたは半導体チップの放射線放出領域の個々の電気接触のために、形成され得る。

【0035】

コンポーネントの少なくとも１つの実施形態によれば、チップ底部側、例えば半導体チップのｐ側底部側または複数の半導体チップのｐ側底部側は、組織化コンタクト構造を介して、例えばハニカム構造／コンタクトパッド構造を介して、チップ上部側に適合され得る、または取り付けられ得る。

【0036】

チップ上部側をｐ側として形成し、チップ底部側をｎ側として形成することも可能である。さらに、半導体チップまたはコンポーネントのｐコンタクト（複数可）及びｎコンタクト（複数可）は、共通平面上に存在することが可能である。１つ以上の半導体チップのｐコンタクト（複数可）及び／またはｎコンタクト（複数可）は、共通平面上に存在し得る。例えば、共通平面は、１つ以上の半導体チップと支持体との界面である。共通平面は、チップサブマウント界面であり得る。

【0037】

コンポーネントの少なくとも１つの実施形態によれば、支持体は、組織化コンタクト面を有する。支持体の組織化コンタクト面は、１つ以上の半導体チップの電気コンタクトポイントに適合し得る。１つ以上の半導体チップのコンタクトポイントは、半導体チップの底部側、または複数の半導体チップの複数の底部側に存在する接続パッドにより、形成され得る。例えば、支持体の組織化コンタクト面は、並べて配置された複数のコンタクトパッドを有する。具体的には、支持体の組織化コンタクト面は、ハニカム構造を有する。

【0038】

コンポーネントの少なくとも１つの実施形態によれば、半導体チップは、半導体本体を備える。半導体本体は、電気配分層及び／または接続パッドを介して、支持体上のコンタクトパッドに導電接続され得る。支持体上のコンタクトパッドは、支持体の組織化コンタクト面の構成要素であり得る。

【0039】

コンポーネントまたは半導体チップの少なくとも１つの実施形態によれば、電気配分層は、半導体本体と支持体との間に配置される。具体的には、単一の絶縁層または単一の絶縁平面が、電気配分層と支持体との間に配置される。例えば、単一の絶縁層または単一の絶縁平面は、垂直方向において電気配分層とチップの底部側に存在する接続パッドとの間に配置される。

【0040】

絶縁層または絶縁平面には、スルーコンタクトが配置され得る。具体的には、コンポーネントまたは半導体チップは、単一の再配線平面またはコンタクト平面を有する。

【0041】

絶縁層は、少なくとも１つの開口部またはいくつかの開口部を有し得る。各開口部に、導電性スルーコンタクトが形成され得る。スルーコンタクトを介して、または複数のスルーコンタクトを介して、電気配分層は、１つ以上の接続パッドに導電接続され得る。例えば、接続パッドは、チップ底部側に配置される。具体的には、接続パッドは、１つ以上の半導体チップの電気コンタクトポイントである。接続パッドは、例えば、１つ以上の接続層を介して、支持体の組織化コンタクト領域のコンタクトパッドに、電気接続され、かつ具体的には熱接続され得る。

【0042】

具体的には、複数のチップ設計に対応する支持体群またはサブマウント群が形成され得る。これは、異なるチップ設計に対して、より少ないバリエーション及びより少ないロジスティクスを意味する。チップサブマウント界面は、プロセスに関して、具体的には支持体に対する１つ以上の半導体チップの接続に関して、標準化され得る。異なるチップ設計に対して、界面は常に同一であり得る。また、異なるチップ設計に対して、支持体のコンタクト領域では同様の材料または同一の材料が使用され得る。異なるチップ設計に対して、支持体のコンタクト領域は、同じ構造を有し得る。また、異なるチップ設計または複数のチップタイプに対して、同じ相互接続技術が使用され得る。

【0043】

支持体のコンタクト面が、互いに並んで配置された複数のコンタクトパッド、または複数のハニカムを有する場合、いくつかの、具体的には最大限の数のコンタクトパッドまたはハニカムを相互接続することにより、可能な限り最良な熱損失が得られる。

【0044】

少なくとも１つの実施形態によれば、半導体本体またはリッジは、支持体のコンタクト面のいくつかの部分領域を介して、具体的にはいくつかのハニカムまたはコンタクトパッドを介して、電気接続される。このようにして、均一な電流注入が達成され得る。

【0045】

配分層、具体的には金属被覆形態の配分層は、その層厚に関して適合され得る。このようにして、半導体本体のリッジまたは放射線放射領域のすぐ近くの導体許容電流及び熱拡散は、要望に応じて調整及び改善され得る。

【0046】

全体として、半導体チップ、具体的にはオプトエレクトロニックチップの熱接続及び電気接続は、取付側にある複数のコンタクト（接続部、リッジ）により向上され得る。最適な熱接続及び電流注入は、具体的には、複数の位置における半導体チップの可能な接続により、達成され得る。支持体のコンタクト領域のコンタクトパッドも標準化され得、標準化されたアセンブリ及び接続技術が達成され得る。

【0047】

半導体チップまたはコンポーネントのさらなる実施形態及びさらなる発展形態は、図１～図１０Ｄに関連して以下に説明される例示的な実施形態から、明らかになるであろう。

【図面の簡単な説明】

【0048】

【図1】コンポーネントの断面図を示す。

【図2A】１つ以上の半導体チップの異なるコンタクトオプションを有するコンポーネントのいくつかの例示的な実施形態の概略図を示す。

【図2B】１つ以上の半導体チップの異なるコンタクトオプションを有するコンポーネントのいくつかの例示的な実施形態の概略図を示す。

【図2C】１つ以上の半導体チップの異なるコンタクトオプションを有するコンポーネントのいくつかの例示的な実施形態の概略図を示す。

【図2D】１つ以上の半導体チップの異なるコンタクトオプションを有するコンポーネントのいくつかの例示的な実施形態の概略図を示す。

【図2E】１つ以上の半導体チップの異なるコンタクトオプションを有するコンポーネントのいくつかの例示的な実施形態の概略図を示す。

【図3A】支持体のコンタクト面の異なる実施形態を有するコンポーネントのいくつかの例示的な実施形態の概略図を示す。

【図3B】支持体のコンタクト面の異なる実施形態を有するコンポーネントのいくつかの例示的な実施形態の概略図を示す。

【図3C】支持体のコンタクト面の異なる実施形態を有するコンポーネントのいくつかの例示的な実施形態の概略図を示す。

【図3D】支持体のコンタクト面の異なる実施形態を有するコンポーネントのいくつかの例示的な実施形態の概略図を示す。

【図4】ハニカム構造を有するコンポーネントの概略図を示す。

【図5】コンポーネントのさらなる実施形態の概略図を示す。

【図6】コンポーネントのさらなる実施形態の概略図を示す。

【図7A】さらなるコンタクトオプションの概略図を示す。

【図7B】さらなるコンタクトオプションの概略図を示す。

【図8A】支持体上の半導体チップの概略図を示す。

【図8B】支持体上の半導体チップの概略図を示す。

【図9A】接続パッドまたはコンタクトパッドの様々な配置の概略図を示す。

【図9B】接続パッドまたはコンタクトパッドの様々な配置の概略図を示す。

【図9C】接続パッドまたはコンタクトパッドの様々な配置の概略図を示す。

【図9D】接続パッドまたはコンタクトパッドの様々な配置の概略図で示す。

【図10A】半導体チップまたはコンポーネントのさらなる例示的な実施形態の概略図を示す。

【図10B】半導体チップまたはコンポーネントのさらなる例示的な実施形態の概略図を示す。

【図10C】半導体チップまたはコンポーネントのさらなる例示的な実施形態の概略図を示す。

【図10D】半導体チップまたはコンポーネントのさらなる例示的な実施形態の概略図を示す。

【発明を実施するための形態】

【0049】

同一要素、均等要素、または均等に作用する要素は、図中では同じ参照番号で示される。図は、概略図であるため、必ずしも縮尺どおりではない。比較的小さい要素、特に層厚は、より明確にする目的で、むしろ誇張して大きく示される場合がある。

【0050】

図１は、支持体Ｓ上に少なくとも１つの半導体チップＬＤを有するコンポーネント１００を示す。半導体チップＬＤは、半導体本体ＨＬを有し、これは、具体的には電磁放射線Ｌを生成するように構成される。半導体本体ＨＬは、第１の半導体層と、第２の半導体層と、第１の半導体層と第２の半導体層との間に配置された活性ゾーン、例えばｐｎ接合ゾーンとを有する。例えば、半導体本体ＨＬは、第１の半導体層と、第２の半導体層と、第１の半導体層と第２の半導体層との間に配置された活性領域、例えばｐｎ接合領域とを有し、活性領域は、半導体チップＨＬの動作中に、電磁放射線、具体的にはコヒーレント電磁放射線を生成するように構成される。

【0051】

半導体チップＬＤは、レーザであり得る。例えば、半導体チップＬＤは、リッジレーザである。半導体チップＬＤは、活性領域Ｒを有する。具体的には、活性領域Ｒは、半導体本体ＨＬの活性領域のサブ領域である。例えば、活性領域Ｒは、リッジ領域である。半導体チップＬＤ、または半導体チップＬＤの半導体本体ＨＬは、サブ領域Ｅ１、Ｅ２、Ｅ３、Ｅ４などの複数のサブ領域を有し得、それぞれが、例えばエミッタまたはエミッタ領域を形成する。部分領域は、互いに空間的に離隔してもよく、または連続構造を形成してもよい。また、エミッタまたはエミッタ領域Ｅ１、Ｅ２、Ｅ３、またはＥ４をそれぞれ形成する複数の半導体チップＬＤを、支持体Ｓ上に配置することも可能である。エミッタまたはエミッタ領域はそれぞれ、リッジ領域などの活性領域Ｒを有し得る。

【0052】

コンポーネント１００は、絶縁層ＩＰまたは絶縁平面ＩＰを有し、これは、垂直方向において半導体チップＬＤの半導体本体ＨＬと支持体Ｓとの間に配置される。絶縁層ＩＰは、半導体チップＬＤの一体部分であってもよく、または一体部分でなくてもよい。絶縁層ＩＰは、Ａｌ窒化物、Ｓｉ窒化物、Ａｌ酸化物、及び／またはＢｅ酸化物を含み得、またはこれらの材料のうちの少なくとも１つから形成され得る。このような材料は、高い熱伝導率を示す。

【0053】

絶縁層ＩＰは、少なくとも１つの開口部またはいくつかの開口部を有する。各開口部に、スルーコンタクトＶが配置される。具体的には、スルーコンタクトＶは、絶縁層ＩＰを貫通する。

【0054】

コンポーネント１００または半導体チップＬＤは、具体的には半導体本体ＨＬと絶縁層ＩＰとの間に配置された電気配分層ＵＳを有する。具体的には、電気配分層ＵＳは、半導体層、具体的には半導体本体ＨＬのｐ側半導体層またはｎ側半導体層に、電気接触するように構成される。例えば、絶縁層ＩＰは、電気配分層ＵＳとチップ底部側ＲＳとの間に、半導体チップＬＤの単一絶縁平面を形成する。

【0055】

コンポーネント１００または半導体チップＬＤは、並べて配置された複数の配分層ＵＳを有することが可能である。例えば、配分層ＵＳはそれぞれ、エミッタ領域Ｅ１、Ｅ２、Ｅ３、及びＥ４のうちの１つに一意的に関連付けられ、その逆も同様である。

【0056】

コンポーネント１００または半導体チップＬＤは、複数の接続パッドＡＰを有する。絶縁層ＩＰは、垂直方向において電気配分層ＵＳと接続パッドＡＰとの間に配置される。具体的には、電気配分層ＵＳは、１つのスルーコンタクトＶを介してまたは複数のスルーコンタクトＶを介して、１つの接続パッドＡＰまたは複数の接続パッドＡＰに導電接続される。接続パッドＡＰを有する面は、チップ底部側または組織化チップ底部側ＲＳと称され得る。

【0057】

半導体チップＬＤは、半導体チップＬＤを電気接続及び熱接続するように構成された組織化チップ底部側ＲＳを有する。半導体チップＬＤは、エミッタ領域Ｅ、例えば複数のエミッタ領域Ｅ１、Ｅ２、Ｅ３、及びＥ４（図２Ａ～図２Ｅを参照）を有し、これらは、電磁放射線Ｌを生成するように構成される。組織化チップ底部側ＲＳは、エミッタ領域Ｅを電気接続するように構成された複数の接続パッドＡＰを有する。

【0058】

図１では、半導体チップＬＤは、チップ上部側ＶＳと側面ＬＳとを有し、側面ＬＳは、チップ上部側ＶＳとチップ底部側ＲＳとを接続することが示される。チップ上部側ＶＳは、具体的には半導体上部側である。半導体チップＬＤは、具体的には端面発光型半導体チップＬＤとして実装され、半導体チップＬＤの動作中、電磁放射線Ｌは、半導体チップＬＤから側面ＬＳにて出射される。

【0059】

半導体チップＬＤは、エミッタ領域Ｅを有する半導体本体ＨＬと、電気配分層ＵＳと、絶縁層ＩＰとを有し、絶縁層ＩＰは、垂直方向において半導体本体ＨＬと接続パッドＡＰとの間に配置される。絶縁層ＩＰは、少なくとも１つの開口部または複数の開口部を有し、絶縁層ＩＰの１つ以上の開口部には、導電性のスルーコンタクトＶまたは複数のスルーコンタクトＶが形成される。複数のスルーコンタクトＶは、例えば図２Ａ～図４に概略的に示される。具体的には、スルーコンタクトは、接続パッドＡＰのうちの１つを電気配分層ＵＳに導電接続するように構成される。接続パッドＡＰのうちの１つ、または複数の接続パッドＡＰは、１つ以上のスルーコンタクトＶを介して、電気配分層ＵＳに導電接続することが可能である。

【0060】

図２Ａ～図３Ｄは、エミッタ領域Ｅ１～Ｅ４がそれぞれ、１つの接続パッドＡＰ及び１つのスルーコンタクトＶを介して、電気接続され得ることを示す。図４及び図７Ｂは、エミッタ領域Ｅ１、Ｅ２、Ｅ３、またはＥ４が、複数の接続パッドＡＰ及び複数のスルーコンタクトＶを介して、電気接触可能であることも示す。複数のスルーコンタクトＶが絶縁層ＩＰに配置され得、電気配分層ＵＳは、複数のスルーコンタクトＶを介して複数の接続パッドＡＰに導電接続される。さらに、エミッタ領域Ｅ１～Ｅ４のそれぞれは、配分層ＵＳのうちの１つに一意的に割り当てられることが可能であり、その逆も可能である。

【0061】

支持体Ｓは、複数のコンタクトパッドＫＰを有する。コンタクトパッドＫＰは、支持体Ｓのコンタクト構造を形成する。例えば、コンポーネント１００は、１つ以上の導電性接続層Ｃを有する。導電性接続層Ｃ（複数可）を介して、コンタクトパッドＫＰは、接続パッドＡＰに電気接続され得る。具体的には、支持体ＳのコンタクトパッドＫＰの配置は、半導体チップＬＤの接続パッドＡＰの配置に適合される。

【0062】

図２Ａ～図２Ｅは、具体的には異なる実施態様による組織化チップ底部側ＲＳを示す。これらの図では、支持体Ｓ上の接続パッドＡＰ１、ＡＰ２、ＡＰ３、及びＡＰ４に関連付けられたコンタクトパッドＫＰ１、ＫＰ２、ＫＰ３、及びＫＰ４の可能な位置が、概略的に示される。図２Ｃ、図２Ｄ、及び図２Ｅでは、さらなる接続パッドＷＡ、及びさらなる接続パッドＷＡに関連付けられた支持体Ｓ上のさらなるコンタクトパッドＷＫの可能な位置も、概略的に示される。

【0063】

それぞれの図２Ａ～図２Ｅの左側には、エミッタ領域Ｅ１、Ｅ２、Ｅ３、及びＥ４の位置に関連して、接続パッドＡＰ１、ＡＰ２、ＡＰ３、及びＡＰ４の位置が、概略的に示される。それぞれの図２Ａ～図２Ｅの右側には、スルーコンタクトＶを介したエミッタ領域Ｅ１、Ｅ２、Ｅ３及びＥ４の電気コンタクト、ならびに、例えばさらなるスルーコンタクトＤＶを介したエミッタ領域Ｅ１、Ｅ２、Ｅ３及びＥ４の電気コンタクトも、概略的に示される。さらなるスルーコンタクトＤＶは、半導体本体ＨＬを、チップ底部側ＲＳに存在するさらなる接続パッドＷＡに接続する。

【0064】

具体的には、上面視において、接続パッドＡＰのうちの少なくとも１つは、エミッタ領域Ｅ１～Ｅ４のうちの少なくとも２つと重なり、少なくとも１つの接続パッドＡＰは、少なくとも２つのエミッタ領域のうちの１つのみを電気接続するように構成される。さらに、上面視において、接続パッドＡＰ１～ＡＰ４、具体的にはすべての接続パッドＡＰはそれぞれ、エミッタ領域Ｅ１～Ｅ４のうちの少なくとも２つと、または正確に２つのエミッタ領域と、重なることが可能である。しかし、依然として、接続パッドＡＰはそれぞれ、エミッタ領域Ｅ１～Ｅ４のうちの１つのみを電気接続するように構成される。

【0065】

図２Ａは、コンポーネント１００または半導体チップＬＤの実施形態を示し、接続パッドＡＰ１～ＡＰ４及び／またはコンタクトパッドＫＰ１～ＫＰ４はそれぞれ、いくつかのエミッタまたはエミッタ領域Ｅ１～Ｅ４と、具体的にはそれぞれ２つのエミッタまたはエミッタ領域Ｅ１～Ｅ４と、重なる。接続パッドＡＰ１～ＡＰ４及び／またはコンタクトパッドＫＰ１～ＫＰ４はそれぞれ、具体的には単一エミッタまたは１つの単一エミッタ領域に電気接触するように構成され得る。左側には、スルーコンタクトＶは示されていない。右側には、接続パッドＡＰ１～ＡＰ４はそれぞれ、少なくとも１つのスルーコンタクトＶを介してエミッタ領域またはエミッタ領域Ｅ１～Ｅ４のうちの１つに導電接続されることが、概略的に示される。具体的には、接続パッドＡＰ１～ＡＰ４は、ｐコンタクトとして形成される。

【0066】

図２Ｂに示される例示的な実施形態は、図２Ａに示されるコンポーネント１００または半導体チップＬＤの例示的な実施形態と、実質的に同じである。その一方、接続パッドＡＰ１～ＡＰ４及び／またはコンタクトパッドＫＰ１～ＫＰ４はそれぞれ、支持体Ｓに配置されたエミッタまたはエミッタ領域Ｅ１～Ｅ４のすべてと重なる。具体的には、コンタクトパッドＫＰ１～ＫＰ４は、支持体Ｓ上で横方向に延在し得る。

【0067】

図２Ｃに示される例示的な実施形態は、図２Ａに示されるコンポーネント１００または半導体チップＬＤの例示的な実施形態に、基本的に対応する。その一方、さらなる接続パッドＷＡまたはさらなるコンタクトパッドＷＫが、具体的にはコンタクトパッドＫＰまたは接続パッドＡＰと同一平面上に配置される。具体的には、さらなる接続パッドＷＡ及び接続パッドＡＰは、半導体チップＬＤの異なる電気極性に割り当てられる。例えば、接続パッドＡＰはｐコンタクトを形成し、さらなる接続パッドＷＡは半導体チップＬＤのｎコンタクトを形成し、またはその逆も同様である。

【0068】

具体的には、さらなるコンタクトパッドＷＫ及びコンタクトパッドＫＰは、コンポーネント１００または半導体チップＬＤの異なる電気極性に割り当てられる。例えば、さらなるコンタクトパッドＷＫはｎコンタクトを形成し、コンタクトパッドＫＰはコンポーネント１００のｐコンタクトを形成し、またはその逆も同様である。よって、具体的には、チップ上部側、特にｎ側では、ワイヤボンドが不要である。例えば、半導体本体は、活性領域を貫通し、さらなる接続パッドＷＡまたはさらなるコンタクトパッドＷＫに導電接続された内部スルーコンタクトＤＶを有する。

【0069】

図２Ｄに示される例示的な実施形態は、図２Ｂに示されるコンポーネント１００または半導体チップＬＤの例示的な実施形態と基本的に同じであるが、さらなる接続パッドＷＡまたはさらなるコンタクトパッドＷＫを有する図２Ｃと非常に類似する。

【0070】

図２Ｅに示される例示的な実施形態は、図２Ｄに示されるコンポーネント１００または半導体チップＬＤの例示的な実施形態に、基本的に対応する。その一方、コンポーネント１００または半導体チップＬＤは、付加的なさらなる接続パッドＷＡ及び付加的なさらなるコンタクトパッドＷＫを有する。図２Ｄでは、２つの付加的なさらなる接続パッドＷＡまたは２つの付加的なさらなるコンタクトパッドＷＫが示される。図２Ｅでは、４つの付加的なさらなる接続パッドＷＡまたは４つの付加的なさらなるコンタクトパッドＷＫが示される。

【0071】

図２Ａ～図２Ｅによれば、半導体チップＬＤは、複数の接続パッドＡＰ１～ＡＰ４と、複数のスルーコンタクトＶとを有し、接続パッドＡＰ１～ＡＰ４はそれぞれ、１つの単一エミッタ領域Ｅ１、Ｅ２、Ｅ３、またはＥ４と電気接触するように構成される。上面視では、接続パッドＡＰ１～ＡＰ４はそれぞれ、いくつかのエミッタ領域と重なり、具体的には、正確に２つまたは４つのエミッタ領域と重なる。半導体チップＬＤは、接続パッドＡＰ１～ＡＰ４に加えて、さらなる接続パッドＷＡを有し、接続パッドＡＰ１～ＡＰ４は半導体チップＬＤのｐコンタクトを形成し、さらなる接続パッドＷＡは半導体チップＬＤのｎコンタクトを形成し、またはその逆も同様である。具体的には、半導体チップＬＤのｐコンタクト及びｎコンタクト、すなわち半導体チップＬＤの接続パッドＡＰ１～ＡＰ４及びさらなる接続パッドＷＡは、共通のコンタクト平面に配置される。

【0072】

図３Ａは、図２Ａに示される半導体チップＬＤのための別の例示的な支持体設計を有するコンポーネント１００を示す。支持体Ｓは、複数のコンタクトパッドＫＰ１～ＫＰ４が並べて配置されたコンタクト構造を有する。支持体Ｓは、横方向メタライゼーションＳＭを有し、横方向メタライゼーションＳＭのそれぞれは、コンタクトパッドＡＰ１～ＡＰ４のうちの１つに導電接続される。横方向メタライゼーションＳＭは、サブマウント接続パッドとして示され得る。このようなサブマウント接続パッドを介して、サブマウントは、周囲の電気構造に導電接続され得る。具体的には、コンタクトパッドＡＰ１～ＡＰ４は、横方向メタライゼーションＳＭの間に配置される。

【0073】

図３Ｂは、図２Ｂに示される半導体チップＬＤのための例示的な支持体設計を有するコンポーネント１００を示す。図３Ｂによれば、すべてのメタライゼーションＳＭは、コンタクトパッドＡＰ１～ＡＰ４の同じ側に配置される。

【0074】

図３Ｃは、図２Ｃに示される半導体チップＬＤのための別の例示的な支持体設計を有するコンポーネント１００を示す。支持体Ｓは、さらなるスルーコンタクトＶＨを有し得る。さらなるスルーコンタクトＶＨは、支持体Ｓの本体を貫通し得る。さらなるスルーコンタクトＶＨは、具体的にはサブマウントＳ内または支持体Ｓ内のスルービアである。さらなるスルーコンタクトＶＨにより、コンポーネント１００は、支持体Ｓの後面を介して、具体的には支持体Ｓの後面を介してのみ、外部から電気接触可能であり得る。これから逸れた状態で、支持体Ｓ内の再配分層ＲＬが、図３Ｃに概略的に示される。再配分層ＲＬを通して、外側メタライゼーションＳＭは、具体的にはコンタクトパッドＫＰ１またはＫＰ３の形態である内側メタライゼーションに、導電接続され得る。再配分層ＲＬは、支持体Ｓに完全に埋め込まれ得る。

【0075】

図３Ｄは、図２Ｅに示される半導体チップＬＤのための例示的な支持体設計を有するコンポーネント１００を示す。

【0076】

図４は、ハニカム構造を有するコンポーネント１００または半導体チップＬＤを示す。ハニカム構造は、半導体チップＬＤの底部側メタライゼーションＢＭＬＤであり得る。活性領域Ｒまたはエミッタ領域Ｅ、具体的にはリッジＲは、いくつかのハニカムを介して、具体的にはスルーコンタクトＶを介して、電気接続され得る。よって、均一な電流注入を達成することができる。さらに、ハニカム構造を介して、半導体チップＬＤの大面積金属接合面が実現される。傾斜したハニカムレイアウトは、標準化チップサブマウント界面として機能し得、異なる半導体チップＬＤまたは異なるリッジ構成に使用することができる。

【0077】

図５及び図６はそれぞれ、チップ上部側ＶＳ、チップ底部側ＲＳ、及び支持体上部側ＳＶを有するコンポーネント１００を示す。支持体上部側ＳＶは、チップ底部側ＲＳに適合する。具体的には、支持体上部側ＳＶは、ハニカム状に形成される。

【0078】

チップ上部側ＶＳ、具体的にはｎ側は、必要に応じて組織化され得る。チップ底部側ＲＳ、具体的にはｐ側は、ハニカム構造／コンタクトパッド構造を介して、チップ上面ＶＳに適合され得る。リッジＲまたはエミッタ領域Ｅは、いくつかのハニカム／コンタクトパッドを介して電気接続され得、よって、均一な電流注入を達成することができる。具体的には、再配線平面／コンタクト平面は１つで済む。絶縁レベルを１つのみ有するコンタクトパッドの設計は、リッジＲまたはエミッタ領域Ｅの位置及び場所にほとんど依存しない。

【0079】

リッジＲ上またはエミッタ領域Ｅ上の金属被覆の厚さを増大させることで、具体的には導体許容電流及び熱拡散を向上させることが、達成され得る。再配線は、１つの絶縁平面のみで行われる。絶縁平面は、接続メタライゼーションすなわち接続パッドと、リッジＲすなわちエミッタ領域Ｅとが、垂直方向で重なる位置にそれぞれ、電気スルーコンタクトＶを有し得る。絶縁平面は、高い熱伝導率及び高い絶縁強度を有し得る。絶縁層、すなわち絶縁層ＩＰは、Ａｌ窒化物、Ｓｉ窒化物、Ａｌ酸化物、Ｂｅ酸化物、または類似材料から形成され得る。接続パッドＡＰまたはコンタクトパッドＫＰは、可能な限り大きな表面積を有するように形成され得る。これらは、チップ接続平面の可能な限り大きな部分を覆うことができる。さらに、これらは、いくつかのエミッタ領域Ｅ、具体的にはいくつかのリッジＲを覆うことができ、熱損失を改善することができる。

【0080】

図７Ａ及び図７Ｂは、いくつかのさらなるコンタクトの可能性を示し、これらは、すなわち図３Ｂ及び図３Ｃに示された例示的な実施形態と、それぞれ非常に類似する。その一方、図７Ａによる接続パッドＡＰはそれぞれ、３つのエミッタ領域Ｅ１～Ｅ３と重なり得る。図７Ｂによれば、半導体チップＬＤは、５つ以上のエミッタ領域Ｅを有し得る。接続パッドＡＰは、チップ底部側ＲＳ上に、マトリクス状に配置され得る。

【0081】

図８Ａは、支持体Ｓ上に配置された半導体チップＬＤを示す。支持体Ｓは、さらなるサブマウントＴ、例えばいわゆるベースプレートＴ上に、配置される。サブマウントＴは、半導体チップのベースプレートである。

【0082】

図８Ｂは、図８Ａの拡大図面である。半導体チップＬＤは、複数の放射線放出領域、具体的には複数のエミッタまたはエミッタ領域Ｅを有し得る。図８Ｂは、２つのエミッタ領域Ｅ１及びＥ２を有する半導体チップＬＤを概略的に示す。隣接するエミッタ間、またはエミッタ領域Ｅ１とＥ２との間の距離は、５μｍ～５０μｍであり得る。エミッタまたはエミッタ領域の数は、２、３、４より多くてもよく、または６より多くてもよい。半導体チップＬＤは、具体的にはいわゆるマルチエミッタである。具体的には、半導体チップＬＤの接続に、ボンディングワイヤ接続は不要である。しかし、図８Ｂは、支持体ＳとベースプレートＴのコンタクト領域との電気接続に、ボンディングワイヤ接続を使用できることを、概略的に示す。

【0083】

図９Ａ、図９Ｂ、図９Ｃ、及び図９Ｄは、ここでは例示として１２個のチャネルに関して、ｐ接続パッドＡＰ及びｎ接続パッドＷＡの異なる分布を示す。具体的には、接続パッドＡＰは、マトリックス状に配置される。図９Ａ、図９Ｂ、及び図９Ｃはそれぞれ、２つ、４つ、６つの付加的接続パッドＷＡを概略的に示す。接続パッドＡＰ及びさらなる付加的接続パッドＷＡは、半導体チップＬＤまたはコンポーネント１００の異なる電気極性に割り当てられる。ｐ接続パッド及びｎ接続パッドの分布に関する各スキームは、チャネル／リッジの数、パッドサイズ、パッド間隔に関して、及びパッドセグメント化に関して、拡張可能であり、可変であり得る。図９Ａ、図９Ｂ、及び図９Ｃは、具体的には接続パッドＡＰ及びさらなる接続パッドＷＡを有する組織化チップ底部側ＲＳを示す。図９Ｄは、具体的には、チップ底部側ＲＳ及び変調器側を示す。変調器側は、支持体Ｓの表面により画定され得る。

【0084】

図１０Ａは、半導体チップＬＤが別個のサブ領域、具体的には別個のエミッタ領域Ｅ１～Ｅ４を有し得ることを示す。左側では、半導体チップＬＤは、連続的に形成される。左側の半導体チップＬＤは、エミッタ領域Ｅ１～Ｅ４を有する単一の半導体本体ＨＬを有し得る。図１０Ａは、右側に、２つの別個の半導体本体ＨＬまたは２つの別個の半導体チップＬＤを示し、これらはそれぞれ、２つのエミッタ領域Ｅ１及びＥ２、または２つのエミッタ領域Ｅ３及びＥ４を有する。

【0085】

図１０Ａの左側には、４つのエミッタまたはエミッタ領域Ｅ１～Ｅ４を有する半導体チップが概略的に示される。このような半導体チップは、４つすべてのエミッタまたはエミッタ領域Ｅ１～Ｅ４が仕様に則し、かつ合計で例えば１０ｎｍの波長拡大を有する必要があるため、歩留まり損失が高くあり得る。１つのチップで４つの異なる波長を達成するには、大きな労力が求められる。

【0086】

半導体チップＬＤは、２つのチップ領域に分割され得、各チップ領域は、半チップ幅で２つのエミッタまたはエミッタ領域を有する（図１０Ａの右側を参照）。２つのエミッタまたは２つのエミッタ領域のみが仕様に入れられるべきである。これにより、最大でも１つのエミッタのみ、または１つのエミッタ領域のみ、または１つのチップ領域のみが波長シフトされるため、歩留まりが大幅に高くなる。よって、個々のチップ領域の作製に必要な労力は、大幅に少なくなる。チップ領域をそれぞれ、１つの半導体チップとして形成することも可能である。

【0087】

具体的には、図１０Ａは、右側に２つの別個の半導体チップＬＤを示し、これらは、共通の支持体Ｓ上に配置され得る。図１０Ｂ～図１０Ｄも、共通の支持体Ｓ上に配置され得る２つの別個の半導体チップＬＤを示す。図１０Ａ～図１０Ｄでは、明瞭さの理由で、支持体Ｓはいくつかの事例において明確に示されていない。

【0088】

２つの半導体チップ１０Ｃは、横方向中間領域Ｄまたは横方向距離Ｄだけ互いに空間的に離隔される。横方向中間領域Ｄは、幅５μｍ～５０μｍであり得る。

【0089】

隣接する２つのエミッタ領域Ｅ１～Ｅ４間の横方向距離Ａは、２０μｍ～６０μｍ、例えば２５μｍ±５μｍ、３０μｍ±５μｍ、３５μｍ±５μｍ、または５０μｍ±５μｍであり得る。例えば、横方向距離Ａは、５０μｍである。例えば横方向距離Ａは、半導体チップＬＤの側面ＬＳまたはコンポーネント１００の側面における２つの隣接するエミッタ領域Ｅの２つの発光点間の距離により示される。

【0090】

隣接する２つの半導体チップＬＤ間の横方向距離Ｄは、隣接する２つのエミッタ領域Ｅ間の横方向距離Ａより長くてもよく、または短くてもよい。具体的には、隣接する２つの半導体チップＬＤ間の中間領域Ｄは、隣接する半導体チップＬＤの２つの隣接する外側のエミッタ領域Ｅ間の横方向距離ＡＺを設定するように構成される。

【0091】

コンポーネント１００は、すべてのエミッタ領域Ｅ１～Ｅ４に対して等間隔の横方向離隔距離を有することが可能である。この場合、隣接する半導体チップＬＤの２つの隣接する外側のエミッタ領域Ｅ間の横方向距離ＡＺは、同じ半導体チップＬＤの隣接するエミッタ領域Ｅ間の横方向距離Ａと同一である。例えば、等間隔の横方向ピッチ距離は、約５０μｍである。また、等間隔のピッチ距離は、３０μｍ±５μｍ、３５μｍ±５μｍ、４０μｍ±５μｍ、４５μｍ±５μｍ、または５０μｍ±５μｍであり得る。

【0092】

図１０Ｂ～図１０Ｄに示される半導体チップＬＤのそれぞれは、例えば１５０μｍの横幅ＮＢを有し得る。図１０Ａの左側に示される４つのエミッタ領域Ｅ１～Ｅ４を有する半導体チップＬＤは、約３００μｍの幅ＡＧを有し得る。

【0093】

図１０Ａ～図１０Ｄに関連して示された横幅は、単なる例に過ぎない。本開示は、これらの数量に限定されない。

【0094】

図１０Ａの右側に示されるチップ領域または半導体チップＬＤは、エミッタ領域間またはチップ領域間の所定距離を、例えば±２μｍの最大製造公差で維持できるように、支持体Ｓに固定され得、具体的にははんだ付けされ得る。エミッタ領域Ｅ間またはチップ領域間の距離は、５０μｍ以下、例えば３０μｍ、または２０μｍ、１０μｍ以下、例えば２μｍ～５μｍであり得る。チップ領域または異なる半導体チップＬＤの組み合わせにより、約１０ｎｍ（ＦＷＨＭ）の波長拡大を達成することができる。具体的には、半導体チップＬＤは、２つ以上の共振器を有する。例えば、半導体チップの共振器の数は、２、３、４、または６であり、例えば２～６、２～４、または４～６である。

【0095】

このような半導体チップＬＤは、具体的にはレーザ発光のコヒーレンス（狭スペクトル幅）が通常は問題を生じるいくつかの用途に、適している。このような問題には、例えば画像ディスプレイにおける光学アーチファクトが挙げられ、これらは、例えば発光の小さいスペクトル帯域幅の相互作用により、及び／またはビーム経路における周期的構造、例えば回折光学構造により、引き起こされる。この問題を回避するために、本明細書に説明される半導体チップＬＤを使用することができる。このような半導体チップＬＤによれば、スペクトル放出幅を広くすることができる。スペクトル放出幅の増大を達成するための１つの方法として、小さい波長オフセットにより個々のリッジのスペクトルを重ね合わせることが挙げられる。多くの場合、約１０ｎｍ（ＦＷＨＭ）のスペクトル幅（波長拡大）が望ましい。この値を達成するために、半導体チップＬＤ上のエミッタ間またはエミッタ領域間の波長オフセットは、半導体チップＬＤ上の個々の共振器間で約２μｍ～５μｍにされ得る。

【0096】

コンポーネント１００は複数の共振器を有し、コンポーネント１００の動作中に、個々のエミッタ領域Ｅ、Ｅ１、Ｅ２、Ｅ３、及びＥ４のスペクトルが波長オフセットにより重なるように、半導体チップＬＤと、エミッタ領域Ｅ、Ｅ１、Ｅ２、Ｅ３、及びＥ４とは、互いに隣接して配置される。具体的には、波長オフセットは、個々の共振器間で２μｍ～５μｍである。その結果、１０ｎｍ±５ｎｍのスペクトル幅が達成され得る。

【0097】

図１０Ｂに示される実施形態は、基本的に、図１０Ａの右側に示される実施形態に対応する。その一方で、スルーコンタクトＶが概略的に示される。スルーコンタクトＶの特定の設計により、接続パッドＡＰのそれぞれ、またはコンタクトパッドＫＰのそれぞれは、１つの単一エミッタまたは１つの単一エミッタ領域Ｅ１～Ｅ４を電気接触するように構成される（図２Ａ～図３Ｄも参照）。上面視では、接続パッドＡＰのそれぞれ、またはコンタクトパッドＫＰのそれぞれは、複数のエミッタまたはエミッタ領域Ｅ１～Ｅ４を覆い得る。すべての図において、スルーコンタクトＶは、むしろ局所的なスルーコンタクトＶに近い。スルーコンタクトＶは、具体的には、横方向に沿って、スルーコンタクトＶが関連付けられたエミッタまたはエミッタ領域Ｅ１～Ｅ４の全幅または全長にわたり延在しない。

【0098】

図１０Ｂによれば、同じ半導体チップＬＤの隣接するエミッタ領域Ｅ１とＥ２の間またはエミッタ領域Ｅ３とＥ４の間の横方向距離Ａは、約３０μｍまたは５０μｍであり得る。隣接する半導体チップＬＤの２つの隣接する外側のエミッタ領域Ｅ２とＥ３の間の横方向距離ＡＺは、横方向距離Ａより長くてもよく、または短くてもよい。例えば、横方向距離ＡＺは、例えば７０μｍまたは３０μｍである。

【0099】

図１０Ｃに示される実施形態は、特に半導体チップＬＤまたは複数の半導体チップＬＤが支持体Ｓに取り付けられた後の図１０Ｂに示される実施形態と、実質的に同じである。

【0100】

図１０Ｄに示される例示的な実施形態は、図１０Ａまたは図１０Ｂに示される例示的な実施形態と基本的に同じであり、エミッタ間もしくはエミッタ領域Ｅ１～Ｅ４間、またはエミッタ領域間、または半導体チップＬＤ間の距離が異なる。具体的には、横方向距離Ａは、例えば３０μｍである。横方向距離ＡＺは、約７０μｍであり得る。

【0101】

よって、図１０Ｂ～図１０Ｄには、複数のエミッタ領域Ｅ、Ｅ１、Ｅ２、Ｅ３、及びＥ４と、複数の接続パッドＡＰと、複数のスルーコンタクトＶとを備えたコンポーネント１００が示される。接続パッドＡＰはそれぞれ、１つの単一エミッタ領域Ｅ１、Ｅ２、Ｅ３、またはＥ４と電気接触するように構成される。上面視では、接続パッドＡＰはそれぞれ、少なくとも２つまたは正確に２つのエミッタ領域Ｅ１及びＥ２またはエミッタ領域Ｅ３及びＥ４と重なり得る。

【0102】

コンポーネント１００は、少なくとも２つの半導体チップＬＤを有し、これらは、支持体Ｓ上に互いに並んで配置され、支持体Ｓの組織化コンタクト構造を介して支持体Ｓに導電接続される。具体的には、半導体チップＬＤは、単一エミッタとは異なり、それぞれが少なくとも２つのエミッタ領域Ｅを有する。例えば、半導体チップＬＤはそれぞれ、二重エミッタとして形成される。半導体チップＬＤはそれぞれ、少なくとも２つの接続パッドＡＰを有するチップ底部側ＲＳを有し得、少なくとも２つの接続パッドＡＰはそれぞれ、１つの単一エミッタ領域Ｅとのみ電気接触し、上面視では少なくとも２つのエミッタ領域Ｅと重なるように構成される。

【0103】

半導体チップＬＤと、エミッタ領域Ｅとは、１０ｎｍ±５ｎｍの波長拡大が得られるように、互いに並んで配置され得る。このような半導体チップＬＤを有するコンポーネント１００は、波長拡張により画質を高めるため、ＡＲ眼鏡、ＶＲ眼鏡、またはデータ眼鏡に応用することができる。

【0104】

図１０Ｂ～図１０Ｄでは、半導体チップＬＤはそれぞれ、正確に２つのエミッタ領域Ｅを有する二重エミッタとして形成される。コンポーネント１００は、正確に２つの半導体チップＬＤを有してもよく、または、例えば３つもしくは４つの半導体チップＬＤなど、３つ以上の半導体チップＬＤを有してもよい。図１０Ｂ～図１０Ｄから逸脱して、半導体チップＬＤをそれぞれ、正確に３つのエミッタ領域Ｅを有する三重エミッタとして形成することが可能である。具体的には、エミッタ領域Ｅはそれぞれ、コヒーレントな放射線を生成するように形成される。半導体チップＬＤも同様に構築され得る。

【0105】

本特許出願は、ドイツ特許出願第１０ ２０２１ １１５ ２３１．３号の優先権及びドイツ特許出願第１０ ２０２１ １２３ ０１５．２号の優先権を主張し、これらの開示内容は、参照により本明細書に含まれるものとする。

【0106】

例示的な実施形態を参照して行われた本発明の説明により、本発明は例示的な実施形態に限定されるものではない。本発明は、むしろ、任意の新たな特徴及び特徴の任意の組み合わせを含み、具体的には特許請求の範囲における特徴の任意の組み合わせを含み、この特徴またはこの組み合わせ自体が、特許請求の範囲または例示的な実施形態に明示的に示されていなくても、この特徴またはこの組み合わせを含む。

【0107】

参照符号の一覧
１００ コンポーネント
ＬＤ 半導体チップ
ＬＳ 半導体チップの側面
Ａ 同じ半導体チップの隣接する２つのエミッタ領域間の距離
ＡＧ 半導体チップ／マルチエミッタの幅
Ｄ ２つの隣接する半導体チップ間の距離／中間領域
ＡＺ 隣接する半導体チップの２つの隣接するエミッタ領域間の距離
ＡＰ 接続パッド
ＡＰ１ 第１の接続パッド
ＡＰ２ 第２の接続パッド
ＡＰ３ 第３の接続パッド
ＡＰ４ 第４の接続パッド
ＢＭＬＤ 底部側メタライゼーション
Ｃ 接続層
Ｅ エミッタ領域／エミッタ
Ｅ１ 第１のエミッタ領域／エミッタ
Ｅ２ 第２のエミッタ領域／エミッタ
Ｅ３ 第３のエミッタ領域／エミッタ
Ｅ４ 第４のエミッタ領域／エミッタ
ＩＰ 絶縁層、絶縁レベル
ＫＰ コンタクトパッド
ＫＰ１ 第１のコンタクトパッド
ＫＰ２ 第２のコンタクトパッド
ＫＰ３ 第３のコンタクトパッド
ＫＰ４ 第４のコンタクトパッド
Ｌ 放射線、光
ＮＢ 半導体チップ／二重エミッタの幅
Ｒ リッジ、リッジ領域、エミッタ領域
ＲＬ 再配分層
ＲＳ チップ底部側
Ｓ 支持体、サブマウント
ＳＭ 横方向メタライゼーション／サブマウント接続パッド
ＳＶ 支持体上部側
Ｔ サブマウント、ベースプレート
ＵＳ 配分層
Ｖ スルーコンタクト
ＶＨ さらなるスルーコンタクト／サブマウントにおけるスルービアコンタクト／ベースプレートにおけるスルービアコンタクト
ＶＳ チップ上部側／半導体上部側
ＷＡ さらなる接続パッド
ＷＫ さらなるコンタクトパッド

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図3A】

【図3B】

【図3C】

【図3D】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図9C】

【図9D】

【図10A】

【図10B】

【図10C】

【図10D】

【手続補正書】

【提出日】2024-01-25

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

組織化チップ底部側（ＲＳ）を有する半導体チップ（ＬＤ）であって、
前記組織化チップ底部側（ＲＳ）は、前記半導体チップ（ＬＤ）を電気接続及び熱接続するように構成され、
前記半導体チップ（ＬＤ）は、電磁放射線（Ｌ）を生成するように構成されたエミッタ領域（Ｅ）を備え、
前記組織化チップ底部側（ＲＳ）は、前記エミッタ領域（Ｅ）を前記電気接続するように構成された接続パッド（ＡＰ）を備え、
前記接続パッド（ＡＰ）は、ｐコンタクトまたはｎコンタクトであり、上面視では、ｐコンタクトとして形成されたすべての接続パッド（ＡＰ）またはｎコンタクトとして形成されたすべての接続パッド（ＡＰ）は、それぞれ、前記半導体チップ（ＬＤ）のすべてのエミッタ領域（Ｅ）と重なり、及び、それぞれ、前記エミッタ領域（Ｅ）のうちの１つのみを前記電気接続するように構成される、
半導体チップ（ＬＤ）。

【請求項2】

前記半導体チップ（ＬＤ）は、チップ上部側（ＶＳ）と、側面（ＬＳ）と、を有し、
前記側面（ＬＳ）は、前記チップ上部側（ＶＳ）を前記チップ底部側（ＲＳ）に接続し、
前記半導体チップ（ＬＤ）は、端面発光型半導体チップ（ＬＤ）として形成され、
前記半導体チップ（ＬＤ）の動作中、前記半導体チップ（ＬＤ）から前記側面（ＬＳ）にて電磁放射線（Ｌ）が出射される、
請求項１に記載の半導体チップ（ＬＤ）。

【請求項3】

上面視では、ｐコンタクトまたはｎコンタクトのいずれかとして形成されたすべての接続パッド（ＡＰ）は、それぞれ、前記半導体チップ（ＬＤ）の３つ、または４つのエミッタ領域（Ｅ）と重なる、請求項１に記載の半導体チップ（ＬＤ）。

【請求項4】

前記接続パッド（ＡＰ）はｐコンタクトであり、ｐコンタクトとして形成された前記接続パッド（ＡＰ）に加えて、前記半導体チップ（ＬＤ）は、さらなる接続パッド（ＷＡ）を有し、前記さらなる接続パッド（ＷＡ）は、前記半導体チップ（ＬＤ）のｎコンタクトを形成し、前記半導体チップ（ＬＤ）の前記ｐコンタクト及び前記ｎコンタクトは、共通のコンタクト平面上に配置される、請求項１に記載の半導体チップ（ＬＤ）。

【請求項5】

前記半導体チップ（ＬＤ）は、前記エミッタ領域（Ｅ）を有する半導体本体（ＨＬ）と、電気配分層（ＵＳ）と、絶縁層（ＩＰ）と、を備え、
前記絶縁層（ＩＰ）は、垂直方向において前記半導体本体（ＨＬ）と前記接続パッド（ＡＰ）との間に配置され、
前記絶縁層（ＩＰ）は、少なくとも１つの開口部を有し、導電性のスルーコンタクト（Ｖ）が前記開口部に形成され、
前記接続パッド（ＡＰ）のうちの１つは、前記スルーコンタクト（Ｖ）を介して前記電気配分層（ＵＳ）と導電接続される、
請求項１に記載の半導体チップ（ＬＤ）。

【請求項6】

複数のスルーコンタクト（Ｖ）が前記絶縁層（ＩＰ）に配置され、前記電気配分層（ＵＳ）は、前記複数のスルーコンタクト（Ｖ）を介して複数の接続パッド（ＡＰ）に導電接続される、請求項５に記載の半導体チップ（ＬＤ）。

【請求項7】

前記絶縁層（ＩＰ）は、前記電気配分層（ＵＳ）と前記チップ底部側（ＲＳ）との間に、前記半導体チップ（ＬＤ）の単一絶縁平面を形成する、請求項５に記載の半導体チップ（ＬＤ）。

【請求項8】

前記半導体チップ（ＬＤ）は、複数の接続パッド（ＡＰ）と、スルーコンタクト（Ｖ）とを備え、
前記接続パッド（ＡＰ）はそれぞれ、１つの単一エミッタ領域（Ｅ）と電気接触するように構成され、
上面視では、前記接続パッド（ＡＰ）はそれぞれ、少なくとも２つまたはいくつかのエミッタ領域（Ｅ）と重なる、
請求項５に記載の半導体チップ（ＬＤ）。

【請求項9】

前記半導体チップ（ＬＤ）は、前記接続パッド（ＡＰ）に加えて、さらなる接続パッド（ＷＡ）を備え、前記接続パッド（ＡＰ）及び前記さらなる接続パッド（ＷＡ）は、前記半導体チップ（ＬＤ）のｐコンタクト及びｎコンタクトを形成し、前記半導体チップ（ＬＤ）の前記ｐコンタクト及び前記ｎコンタクトは、共通のコンタクト平面上に配置される、請求項１～８のいずれか１項に記載の半導体チップ（ＬＤ）。

【請求項10】

前記半導体チップ（ＬＤ）の前記エミッタ領域（Ｅ）は、互いに平行に延在し、それぞれがリッジ領域として形成され、前記エミッタ領域（Ｅ）は、コヒーレントな電磁放射線を生成するように構成される、請求項１～８のいずれか１項に記載の半導体チップ（ＬＤ）。

【請求項11】

前記接続パッド（ＡＰ）を有する前記組織化チップ底部側（ＲＳ）は、ハニカム状またはマトリクス状に形成される、請求項１～８のいずれか１項に記載の半導体チップ（ＬＤ）。

【請求項12】

少なくとも１つの請求項１～８のいずれか１項に記載の半導体チップ（ＬＤ）と、支持体（Ｓ）とを有するコンポーネント（１００）であって、
前記少なくとも１つの半導体チップ（ＬＤ）は、前記支持体（Ｓ）上に配置され、前記支持体（Ｓ）の組織化コンタクト構造を介して前記支持体（Ｓ）に導電接続される、
前記コンポーネント（１００）。

【請求項13】

前記半導体チップ（ＬＤ）は、半導体本体（Ｒ）を有し、前記半導体本体（Ｒ）は、電気配分層（ＵＳ）を介し、及びチップ底部側（ＲＳ）の接続パッド（ＡＰ）を介して、前記支持体（Ｓ）上のコンタクトパッド（ＫＰ）に導電接続され、
前記電気配分層（ＵＳ）は、前記半導体本体（Ｒ）と前記支持体（Ｓ）との間に配置され、
前記電気配分層（ＵＳ）と前記支持体（Ｓ）との間には、単一絶縁層（ＩＰ）が配置される、
請求項１２に記載のコンポーネント（１００）。

【請求項14】

前記コンポーネント（１００）は、複数のエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と、複数の接続パッド（ＡＰ）と、複数のスルーコンタクト（Ｖ）とを備え、
前記接続パッド（ＡＰ）はそれぞれ、１つの単一エミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と電気接触するように構成され、
上面視では、前記接続パッド（ＡＰ）はそれぞれ、少なくとも２つまたはいくつかのエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と重なる、
請求項１２に記載のコンポーネント（１００）。

【請求項15】

前記コンポーネント（１００）は、複数のエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と、複数の接続パッド（ＡＰ）と、複数のスルーコンタクト（Ｖ）とを備え、
前記エミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）はそれぞれ、前記複数の接続パッド（ＡＰ）及び前記複数のスルーコンタクト（Ｖ）を介して、前記支持体（Ｓ）の前記組織化コンタクト構造のコンタクトパッド（ＫＰ）に導電接続され、
前記接続パッド（ＡＰ）はそれぞれ、前記エミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）の最大１つの単一エミッタ領域に割り当てられる、
請求項１２に記載のコンポーネント（１００）。

【請求項16】

前記半導体チップ（ＬＤ）の前記チップ底部側（ＲＳ）及び／または前記支持体（Ｓ）の前記組織化コンタクト構造は、ハニカム状またはマトリクス状に形成される、請求項１２に記載のコンポーネント（１００）。

【請求項17】

前記コンポーネント（１００）は、さらなる半導体チップ（ＬＤ）を備え、前記さらなる半導体チップ（ＬＤ）は、前記支持体（Ｓ）上に前記半導体チップ（ＬＤ）に並んで配置され、前記支持体（Ｓ）の前記組織化コンタクト構造を介して前記支持体（Ｓ）に導電接続され、
前記半導体チップ（ＬＤ）は、単一エミッタとは異なり、それぞれが少なくとも２つのエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）を有し、
前記半導体チップ（ＬＤ）はそれぞれ、少なくとも２つの接続パッド（ＡＰ）を有するチップ底部側（ＲＳ）を有し、
前記少なくとも２つの接続パッド（ＡＰ）は、１つの単一エミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と電気接触するように構成され、上面視では、前記少なくとも２つの接続パッド（ＡＰ）のそれぞれは、少なくとも２つのエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）と重なる、
請求項１２に記載のコンポーネント（１００）。

【請求項18】

前記コンポーネント（１００）は、複数の共振器を備え、前記半導体チップ（ＬＤ）と、前記エミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）とは、並んで配置され、前記コンポーネント（１００）の動作中に、個々のエミッタ領域（Ｅ、Ｅ１、Ｅ２、Ｅ３、Ｅ４）のスペクトルは、個々の共振器間で２μｍ～５μｍの波長オフセットで重なり、これにより、１０ｎｍ±５ｎｍのスペクトル幅が達成される、請求項１７に記載のコンポーネント（１００）。

【国際調査報告】