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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-06-28
(54)【発明の名称】電子メモリのエラーを検出するための方法
(51)【国際特許分類】
G01R 31/28 20060101AFI20240621BHJP
G11C 29/52 20060101ALI20240621BHJP
G01R 31/3173 20060101ALI20240621BHJP
【ＦＩ】
G01R31/28 B
G11C29/52
G01R31/3173
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023578813
(86)(22)【出願日】2022-06-20
(85)【翻訳文提出日】2024-02-19
(86)【国際出願番号】 EP2022066738
(87)【国際公開番号】W WO2022268726
(87)【国際公開日】2022-12-29
(31)【優先権主張番号】2106586
(32)【優先日】2021-06-21
(33)【優先権主張国・地域又は機関】FR
(81)【指定国・地域】
(71)【出願人】
【識別番号】506364215
【氏名又は名称】アンスティテュ・マインズ・テレコム
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ジャン－マックス・デュテルトル
【テーマコード（参考）】
2G132
5L206
【Ｆターム（参考）】
2G132AA09
2G132AB18
2G132AD01
2G132AL12
5L206AA10
5L206EE02
(57)【要約】
本発明は、不揮発性半導体メモリに光電または放射効果によって引き起こされる少なくとも1つの故障を検出するための方法であって、メモリが、MOSトランジスタ、潜在的にフローティングゲートMOSトランジスタを含む複数のメモリセル(CM)を備え、各メモリセルが、基本ビット線(BLE)の、およびワード線(WL)の交点に位置し、
メモリセルの2進内容が、このメモリセルが基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセルを流れる読取電流(Ilecture)を検出することによって読み出される、
方法において、検出が行われる基本ビット線を流れる全電流と、少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較をすることによって、メモリセルの読出またはプログラミング中の少なくとも1つの故障の潜在的存在が検出される、方法に関する。
メモリセルの2進内容が、このメモリセルが基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセルを流れる読取電流(Ilecture)を検出することによって読み出される、
方法において、検出が行われる基本ビット線を流れる全電流と、少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較をすることによって、メモリセルの読出またはプログラミング中の少なくとも1つの故障の潜在的存在が検出される、方法に関する。
【特許請求の範囲】
【請求項1】
不揮発性半導体メモリ(10)に光電または放射効果によって引き起こされる少なくとも1つの故障を検出するための方法であって、前記メモリが特に、NORフラッシュメモリ、EEPROMまたはROMであり、前記メモリが、MOSトランジスタ、潜在的にフローティングゲートMOSトランジスタを含む複数のメモリセル(CM)を備え、各メモリセルが、基本ビット線(BLE)の、およびワード線(WL)の交点に位置する、方法において、
- メモリセルの読出中に少なくとも1つの故障の潜在的存在を検出するために、メモリセルの2進内容が、このメモリセルが前記基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセル(CM)を流れる読取電流(Ilecture)を検出することによって読み出され、前記読み出されているメモリセルが属する前記基本ビット線(BLE)を流れる、もしくは前記読み出されているメモリセルが属するもの以外の少なくとも1つの基本ビット線を流れる全電流と、前記読み出されているもの以外の1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較がなされ、および/または
- 少なくとも1つのメモリセルのプログラミング中に少なくとも1つの故障の潜在的存在を検出するために、特に前記メモリセルがNORフラッシュメモリもしくはEEPROMであるときに、前記プログラムされているメモリセルが属するもの以外の少なくとも1つの基本ビット線(BLEi,j-1)を流れる電流(IPH、IPH,j-1)と、この線(BLEi,j-1)における少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較がなされる、方法。
【請求項2】
メモリセルの読出中に少なくとも1つの故障の潜在的存在を検出するために、メモリセルの2進内容が、このメモリセルが前記基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセル(CM)を流れる読取電流(Ilecture)を検出することによって読み出され、前記読み出されているメモリセルが属する前記基本ビット線(BLE)を流れる、または前記読み出されているメモリセルが属するもの以外の少なくとも1つの基本ビット線を流れる全電流と、前記読み出されているもの以外の前記1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較がなされる、請求項1に記載の方法。
【請求項3】
少なくとも1つのメモリセルのプログラミング中に少なくとも1つの故障の潜在的存在を検出するために、特に前記メモリセルがNORフラッシュメモリまたはEEPROMであるときに、前記プログラムされているメモリセルが属するもの以外の少なくとも1つの基本ビット線(BLEi,j-1)を流れる電流(IPH、IPH,j-1)と、この線(BLEi,j-1)における少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較がなされる、請求項1に記載の方法。
【請求項4】
故障検出が行われる前記少なくとも1つの基本ビット線(BLEi)が、前記読み出されているメモリセル(CM)と関連した前記ビット線(BLEi,j)である、請求項2に記載の方法。
【請求項5】
前記既定の閾値(Ialarm)が、故障の非存在下で通常観測される前記読取電流(Ilecture)の振幅の2倍に実質的に等しい、請求項4に記載の方法。
【請求項6】
故障検出が行われる前記少なくとも1つの基本ビット線(BLEi)が、前記読み出されているまたはプログラムされているメモリセルと関連したもの(BLEi,j)に隣接している(BLEi,j-1、BLEi,j+1)、請求項1に記載の方法。
【請求項7】
故障検出が、前記読み出されているまたはプログラムされているメモリセルと関連したもの(BLEi,j)に隣接した単一の線(BLEi,j-1、BLEi,j+1)を介して行われる、請求項6に記載の方法。
【請求項8】
故障検出が、前記読み出されているまたはプログラムされているメモリセルと関連した前記基本ビット線(BLEi,j)の両側に位置する前記2つの線を介して行われる、請求項6に記載の方法。
【請求項9】
故障検出が行われる前記少なくとも1つの基本ビット線(BLE)が、前記読み出されているまたはプログラムされているメモリセルと同じブロックに属する(BLEi,j)、請求項1および6から8のいずれか一項に記載の方法。
【請求項10】
故障検出が行われる前記少なくとも1つの基本ビット線(BLE)が、前記読み出されているまたはプログラムされているメモリセルを備えるもの(BLEi,j)に続くまたは先行するブロックに属する、請求項1および6から8のいずれか一項に記載の方法。
【請求項11】
故障検出が、前記読み出されているまたはプログラムされているメモリセルと関連したもの(BLEi,j)に隣接しない1つまたは複数の基本ビット線(BLE)を介して行われる、請求項1に記載の方法。
【請求項12】
前記メモリ(10)が分割ワード線(WL)を備え、各対(の添字p)のワード線が、偶数の添字2kのワード線(Wp, 2k)および奇数の添字2k+1のワード線(Wp, 2k+1)を有し、前記メモリセル(CM)の前記トランジスタのゲートが前記偶数の添字のワード線におよび前記奇数の添字の対応するワード線に交互に接続され、少なくとも一対のワード線(2k、2k+1)が、1つおきの基本ビット線(BLE)の前記読取メモリセルをアクティブ化するまたは1つおきの基本ビット線(BLE)をプログラムするように、および、前記読み出されているまたはプログラムされているメモリセルと関連したものに隣接した前記少なくとも1つの基本ビット線(BLEi,j-1、BLEi,j+1)において故障検出を行うように、その線の一方が、それに接続される前記メモリセルをアクティブ化するために読取電位(Vlecture)にまたは書込電位に上昇され、その線の他方が、それに接続される前記メモリセルを非アクティブ化する電位に上昇される、請求項6に記載の方法。
【請求項13】
各基本ビット線(BLEi)と関連した前記トランジスタのソースが、少なくとも前記対応するメモリセルの読出またはプログラミングの間、所与の電位、特にグランドに上昇されるそれぞれの共通線(SLi)に接続され、前記少なくとも1つの隣接した基本ビット線(BLEi,j-1、BLEi,j+1)と関連した前記トランジスタのソースが、少なくとも故障検出の間、前記所与の電位、特にグランドから電気的に絶縁される、請求項6に記載の方法。
【請求項14】
前記所定の閾値(Ialarm)が、故障の非存在下で通常観測される前記読取電流(Ilecture)の振幅の2倍よりも低く設定される、請求項12または13に記載の方法。
【請求項15】
基本ビット線上の故障の検出の場合、その線上に故障がまだ検出されるとの条件で、その線の読出が所定の回数繰り返される、請求項1、2および4から14のいずれか一項に記載の方法。
【請求項16】
メモリにワードをプログラムするときの故障の検出の場合、故障がまだ検出されるとの条件で、その線のプログラミングが既定の回数繰り返される、請求項1および6から15のいずれか一項に記載の方法。
【請求項17】
不揮発性半導体メモリ回路(10)、特にNORフラッシュメモリ回路、EEPROMメモリ回路またはROMメモリ回路であって、前記メモリ回路が、光電または放射効果によって引き起こされる少なくとも1つの故障の潜在的存在を検出するように構成され、および、MOSトランジスタ、潜在的にフローティングゲートMOSトランジスタを含む複数のメモリセル(CM)を備え、各メモリセルが、基本ビット線(BLE)の、およびワード線(WL)の交点に位置し、前記メモリ回路が、故障検出が行われる少なくとも1つの基本ビット線(BLE)に入力が接続される少なくとも1つの警報回路(105、102)を備え、前記警報回路が、その状態が前記少なくとも1つの故障が存在するか否かを示す出力(AL)を有し、
前記警報回路が、
- 故障検出が行われる前記少なくとも1つの基本ビット線(BLE)を流れる全電流と、前記読み出されているもの以外の1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較をすることによって、メモリセルの読出中に少なくとも1つの故障の潜在的存在を検出することであって、メモリセルの2進内容が、このメモリセルが前記基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセル(CM)を流れる読取電流(Ilecture)を検出することによって読み出される、検出すること、および/または
- 特に前記メモリセルがNORフラッシュメモリもしくはEEPROMであるときに、前記プログラムされているメモリセルが属するもの以外の少なくとも1つの基本ビット線(BLEi,j-1)を流れる電流(IPH、IPH,j-1)と、この線における少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較をすることによって、少なくとも1つのメモリセルのプログラミング中に少なくとも1つの故障の潜在的存在を検出すること、をするように構成される、メモリ回路。
【請求項18】
前記メモリ回路がNORフラッシュメモリ回路であり、各メモリセル(CM)が、コントロールゲート(CG)が前記対応するワード線(WL)に接続され、ドレインが前記対応する基本ビット線(BLE)に接続されるフローティングゲートMOSトランジスタ(Tg)を備える、請求項17に記載のメモリ回路。
【請求項19】
前記メモリ回路がEEPROMメモリ回路であり、各メモリセル(CM)が2つの直列のトランジスタ:MOS選択トランジスタ(Tse)およびフローティングゲート状態トランジスタ(Teg)を備え、前記選択トランジスタ(Tse)のゲートが、前記セルと関連した前記ワード線(WL)に接続され、前記選択トランジスタ(Tse)のドレインが、前記セルと関連した前記基本ビット線(BLE)に接続され、前記状態トランジスタのコントロールゲート(CG)がバイアス電圧(CGL)に接続され、前記バイアス電圧が特に読出モードにおいて電源電圧(VDD)かグランド(GND)かである、請求項17に記載のメモリ回路。
【請求項20】
各基本ビット線(BLE)に対して、前記状態トランジスタ(Teg)の前記コントロールゲート(CG)に前記バイアス電圧(CGL)を送るアドレスデコーダ(202)を備える、請求項19に記載のメモリ回路。
【請求項21】
前記メモリ回路がROMメモリ回路であり、各メモリセル(CM)が、ゲートが前記関連したワード線(WL)に接続され、ドレインが前記関連した基本ビット線(BLE)に接続されるMOSトランジスタを備え、前記メモリ回路が、各基本ビット線(BLE)に接続される読出装置(102)を備え、前記読出装置(102)がMOSプルアップトランジスタ(112)を備える、請求項17に記載のメモリ回路。
【請求項22】
各基本ビット線(BLEi)と関連した前記MOSトランジスタのソースが、少なくとも前記対応するメモリセルの読出の間、所与の電位、特にグランドに上昇されるそれぞれの共通線(SLi)に接続され、少なくとも1つの隣接した基本ビット線(BLEi,j-1、BLEi,j+1)と関連した前記トランジスタのソースが、少なくとも故障検出の間、前記所与の電位、特にグランドから電気的に絶縁される、請求項21に記載のメモリ回路。
【請求項23】
その選択のために各基本ビット線(BLEi)に接続される選択トランジスタ(109)を備え、および、故障検出が行われる各基本ビット線(BLE)に対して、前記選択トランジスタ(109)と並列に接続される警報トランジスタ(111)を備える列デコーダ(100)を備え、前記警報トランジスタが、前記少なくとも1つの警報回路(105、102)に接続される、請求項17から22のいずれか一項に記載のメモリ回路。
【請求項24】
前記警報回路(105、102)が少なくとも1つの検出回路(105)を備え、この検出回路が、基準電圧(VREF)に接続される第1の入力、および故障検出が行われる前記基本ビット線(BLEi,j、BLEi,j-1、BLEi,j+1)の前記警報トランジスタ(111)に接続される第2の入力を有する電圧比較器(107')を備え、前記第2の入力上の電圧(Vtest)が前記基準電圧よりも低い場合に前記故障が検出され、前記警報トランジスタが故障検出の間オンである、請求項23に記載のメモリ回路。
【請求項25】
前記少なくとも1つの検出回路(105)が前記読出装置(102)と別々である、請求項21と組み合わせる請求項24に記載のメモリ回路。
【請求項26】
前記少なくとも1つの警報回路(105、102)が前記読出装置(102)を備える、請求項21に記載のメモリ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子メモリの、より詳細には不揮発性半導体メモリの読取および書込故障の検出に関する。
【背景技術】
【0002】
集積回路およびセキュアなシステムを攻撃するために集積回路への一時故障の注入が通常使用される。パルスレーザが、光電効果を介してPN接合またはトランジスタチャネルに過渡電流を生成することによって、そのような故障を注入する簡便かつ容易に制御可能な仕方を提供する。
【0003】
これらのレーザ攻撃に対処するための数種類の対策、すなわち物理的障壁(例えば、金属遮蔽)、有効容積が小さいデバイスアーキテクチャ(例えば、完全空乏型シリコンオンインシュレータ:FD-SOI)、破損した回路の誤動作を検出するためのハードウェア冗長性、ならびにスクランブル化および暗号化技術が文献に報告されている。
【0004】
これらの手法は、欠点および/または弱点を有する。
【0005】
遮蔽手法は、集積回路製造限界(金属密度則など)と不適合であり得るまたは性能を制限し得る。フォトニック感度が本質的に低いデバイスは、一般に他のデバイス性能の態様を損ない、いずれにせよ、入射光強度を上げることによって打ち破られ得る。ハードウェア冗長性は、有効であるが、重複回路機能を必要とし、シリコンフットプリントの点で高コストであり、同じように冗長経路に影響する攻撃を使用して回避され得る。スクランブル化および暗号化は、リバースエンジニアリングを通じて阻まれ得る。
【0006】
出版物、Colombierら「Laser-induced Single bit Faults in Flash Memory: Instructions Corruption on a 32-bit Microcontroller」、Garbら「Temporary Laser Fault Injection into Flash Memory: Calibration, Enhanced Attacks, and Countermeasures」、Menuら「Single-bit Laser Fault Model in NOR Flash Memories: Analysis and exploitation」、Sakamotoら「Laser-Induced Controllable Instruction Replacement Fault Attack」およびVieraら「Permanent Laser Fault Injection into the Flash Memory of a Microcontroller」が、メモリへの故障の注入に基づく攻撃およびそれらに対抗するための諸技術を開示している。
【先行技術文献】
【非特許文献】
【0007】
【非特許文献1】Colombierら「Laser-induced Single bit Faults in Flash Memory: Instructions Corruption on a 32-bit Microcontroller」
【非特許文献2】Garbら「Temporary Laser Fault Injection into Flash Memory: Calibration, Enhanced Attacks, and Countermeasures」
【非特許文献3】Menuら「Single-bit Laser Fault Model in NOR Flash Memories: Analysis and exploitation」
【非特許文献4】Sakamotoら「Laser-Induced Controllable Instruction Replacement Fault Attack」
【非特許文献5】Vieraら「Permanent Laser Fault Injection into the Flash Memory of a Microcontroller」
【0008】
メモリの故障を検出するための方法を、特に有効性、実用性、信頼性およびコストの点で、更に改善する必要性が残る。
【発明の概要】
【課題を解決するための手段】
【0009】
本発明は、この目的を満たすことを目指し、その態様の1つに従って、不揮発性半導体メモリに光電または放射効果によって引き起こされる少なくとも1つの故障を検出するための方法であって、メモリが特に、NORフラッシュメモリ、EEPROMまたはROMであり、メモリが、MOSトランジスタ、潜在的にフローティングゲートMOSトランジスタを含む複数のメモリセルを備え、各メモリセルが、基本ビット線の、および関連したワード線の交点に位置し、
メモリセルの2進内容が、このメモリセルが関連した基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセルを流れる読取電流を検出することによって読み出される、
方法において、1つまたは複数のメモリセルの読出中に少なくとも1つの故障の潜在的存在を検出するために、1つまたは複数の関連した基本ビット線を流れる全電流と、これらの1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値との間で比較がなされる、方法に関する。
メモリセルの2進内容が、このメモリセルが関連した基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセルを流れる読取電流を検出することによって読み出される、
方法において、1つまたは複数のメモリセルの読出中に少なくとも1つの故障の潜在的存在を検出するために、1つまたは複数の関連した基本ビット線を流れる全電流と、これらの1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値との間で比較がなされる、方法に関する。
【0010】
特に、本発明は、その態様の1つに従って、不揮発性半導体メモリに光電または放射効果によって引き起こされる少なくとも1つの故障を検出するための方法であって、メモリが特に、NORフラッシュメモリ、EEPROMまたはROMであり、メモリが、MOSトランジスタ、潜在的にフローティングゲートMOSトランジスタを含む複数のメモリセルを備え、各メモリセルが、基本ビット線の、およびワード線の交点に位置する、
方法において、
- メモリセルの読出中に少なくとも1つの故障の潜在的存在を検出するために、メモリセルの2進内容が、このメモリセルが基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセルを流れる読取電流を検出することによって読み出され、
読み出されているメモリセルが属する基本ビット線を流れる、もしくは読み出されているメモリセルが属するもの以外の少なくとも1つの基本ビット線を流れる全電流と、読み出されているもの以外の1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値との間で比較がなされ、および/または
- 少なくとも1つのメモリセルのプログラミング中に少なくとも1つの故障の潜在的存在を検出するために、特にメモリセルがNORフラッシュメモリもしくはEEPROMであるときに、プログラムされているメモリセルが属するもの以外の少なくとも1つの基本ビット線を流れる電流と、この線における少なくとも1つの故障の存在を表す既定の閾値との間で比較がなされる、方法に関する。
方法において、
- メモリセルの読出中に少なくとも1つの故障の潜在的存在を検出するために、メモリセルの2進内容が、このメモリセルが基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセルを流れる読取電流を検出することによって読み出され、
読み出されているメモリセルが属する基本ビット線を流れる、もしくは読み出されているメモリセルが属するもの以外の少なくとも1つの基本ビット線を流れる全電流と、読み出されているもの以外の1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値との間で比較がなされ、および/または
- 少なくとも1つのメモリセルのプログラミング中に少なくとも1つの故障の潜在的存在を検出するために、特にメモリセルがNORフラッシュメモリもしくはEEPROMであるときに、プログラムされているメモリセルが属するもの以外の少なくとも1つの基本ビット線を流れる電流と、この線における少なくとも1つの故障の存在を表す既定の閾値との間で比較がなされる、方法に関する。
【0011】
プログラミングは、書込みとも呼ばれており、フラッシュメモリのフローティングゲートトランジスタのフローティングゲートまたはEEPROMメモリセルのフローティングゲート状態トランジスタに電子を蓄積することにある。
【0012】
本発明は、信頼できかつ比較的実装しやすい読取または書込故障を検出するための方法を得ることを可能にする。
【0013】
本発明に係る方法は、メモリにプログラムを書き込むまたは保護されるべきデータを書き込むプロセスを可能にする。
【0014】
読取または書込故障
読取または書込故障は、プログラムの命令のまたはプログラムによって使用されるデータのワードに影響し、この命令またはデータは、メモリに記憶されている。
読取または書込故障は、プログラムの命令のまたはプログラムによって使用されるデータのワードに影響し、この命令またはデータは、メモリに記憶されている。
【0015】
この故障は、集積回路を攻撃目的でレーザパルスに曝すことによって生成され得る。レーザパルスのパラメータは、光電効果を介して半導体材料を電離し、MOSトランジスタ(可能性としてはフローティングゲートMOSトランジスタ)のドレインおよび基板間に過渡光電流の出現を引き起こすように選ばれる。読取動作の場合、この電流は、読取ワードの1つまたは複数のビットが誤って読み取られるようにする。書込動作の場合、この電流は、書込ワードの1つまたは複数のビットが誤ってプログラムされるようにする。
【0016】
故障は、攻撃目的で意図的にまたは偶然にのいずれかで、電離放射線に曝される結果としても、例えばメモリが電離粒子(重イオンまたは陽子、中性子、X線およびガンマ線)を発する放射源に曝されるときにも生成され得る。
【0017】
破壊電流は、電離粒子によって発生されるか光電効果を介して発生されるかを問わず、以下IPHと表されることになる。
【0018】
読取故障の場合、この故障は、通常は一時的であり、誘起電荷が引き込まれた後に止む。
【0019】
故障は、1つまたは複数のメモリセルに同時に影響し得る。
【0020】
故障が読取故障によって影響されるメモリセルに記憶された2進値を改変するのではなく、読み取られた2進値の一時破損を引き起こすことが留意されるであろう。書込故障の場合、書込故障によって影響されるメモリセルに破損した値が記憶される。この破損は、一時的であり、メモリセルが次にプログラムされるときに正しい値を書き込むことによって修正され得る。
【0021】
本発明に係る検出方法は、好ましくはメモリセルの読出またはプログラミングの間アクティブ化される。本発明に係る検出方法は、上記メモリセルの読出またはプログラミングの前および/または後にアクティブ化されてもよい。
【0022】
既定の閾値
既定の閾値は、それが電流であると、警報電流とも呼ばれる。
既定の閾値は、それが電流であると、警報電流とも呼ばれる。
【0023】
既定の閾値は、検出回路のアーキテクチャに応じて選ばれ、状況に従って、故障の非存在下で通常観測される読取電流よりも低いまたは高い電流に対応してもよく、例えば本発明の或る実装の例において通常観測される読取電流の強度の2倍に実質的に等しい。比較がなされる電流は、以下に詳述されるように、読出のために選択されるものと同じ基本ビット線を、または少なくとも1つの他の線、特に隣接線を流れていてもよい。
【0024】
検出が行われる基本ビット線
読取故障の検出の場合、上記故障検出が行われる少なくとも1つの基本ビット線は、読み取られているメモリセルと関連したものでもよい。
読取故障の検出の場合、上記故障検出が行われる少なくとも1つの基本ビット線は、読み取られているメモリセルと関連したものでもよい。
【0025】
上記故障検出が行われる少なくとも1つの基本ビット線は、読み出されてまたはプログラムされているメモリセルと関連したものに隣接していてもよい。
【0026】
故障検出は、読み出されてまたはプログラムされているメモリセルと関連したものに隣接した単一の線を介して行われてもよい。
【0027】
故障検出は、読み出されてまたはプログラムされているメモリセルと関連した基本ビット線の両側に位置する2つの線を介して行われてもよい。
【0028】
上記故障検出が行われる少なくとも1つの基本ビット線は、読み出されてまたはプログラムされているメモリセルと同じブロックに属してもよく、ブロックは従来、1つだけが読み出されるまたはプログラムされるように選択される一組の基本ビット線であるように定められる。
【0029】
上記故障検出が行われる少なくとも1つの基本ビット線は、読み出されてまたはプログラムされているメモリセルを備えるものに続くまたは先行するブロックに属してもよく、これらのブロックは、一般にメモリの付近に位置する。
【0030】
誤り検出は、影響されそうである1つまたは複数の基本ビット線を介して行われてもよく、そのビット線は、読み出されてまたはプログラムされているメモリセルから比較的遠くてもよく、必ずしも読み出されてまたはプログラムされているメモリセルと関連した線に隣接していなくてもよい。読み出されてまたはプログラムされているメモリセルの付近に位置する1つまたは複数の線、特に隣接線を介する誤り検出が好まれる。
【0031】
検出は、破壊機構の影響の範囲、すなわち誘導される破壊電流が故障を生成するのに十分高い範囲において行われてもよい。この範囲は、複数の線にわたって延び、および/または影響の範囲における線の各々の複数のトランジスタ(もしくはメモリセル)に関係してもよい。
【0032】
ワード線を分割することを通じた誤り検出
一部の実装の例において、メモリは、分割ワード線を備え、各対(の添字p)のワード線は、偶数の添字2kのワード線および奇数の添字2k+1のワード線を有し、メモリセルのトランジスタのゲートは、偶数の添字のワード線におよび奇数の添字の対応するワード線に交互に接続され、少なくとも一対のワード線は、1つおきの基本ビット線の読取メモリセルをアクティブ化するまたは1つおきの基本ビット線をプログラムするように、および、読み出されているまたはプログラムされているメモリセルと関連したものに隣接した上記少なくとも1つの基本ビット線において故障検出を行うように、その線の一方が、それに接続されるメモリセルをアクティブ化するために読取電位にまたは書込電位に上昇され、その線の他方が、それに接続されるメモリセルを非アクティブ化する電位に上昇される。そのため、読み取られているまたはプログラムされているメモリセルと関連したものに隣接した上記少なくとも1つの基本ビット線は、電気的に絶縁され、したがってレーザ攻撃のまたは放射事象の場合にだけ電流を通す。したがって、警報電流の閾値は、隣接した基本ビット線も読取電流を通す場合よりも低く設定されてもよい。特に、既定の閾値は、この場合、通常観測される読取電流の大きさの2倍よりも低く設定されてもよい。
一部の実装の例において、メモリは、分割ワード線を備え、各対(の添字p)のワード線は、偶数の添字2kのワード線および奇数の添字2k+1のワード線を有し、メモリセルのトランジスタのゲートは、偶数の添字のワード線におよび奇数の添字の対応するワード線に交互に接続され、少なくとも一対のワード線は、1つおきの基本ビット線の読取メモリセルをアクティブ化するまたは1つおきの基本ビット線をプログラムするように、および、読み出されているまたはプログラムされているメモリセルと関連したものに隣接した上記少なくとも1つの基本ビット線において故障検出を行うように、その線の一方が、それに接続されるメモリセルをアクティブ化するために読取電位にまたは書込電位に上昇され、その線の他方が、それに接続されるメモリセルを非アクティブ化する電位に上昇される。そのため、読み取られているまたはプログラムされているメモリセルと関連したものに隣接した上記少なくとも1つの基本ビット線は、電気的に絶縁され、したがってレーザ攻撃のまたは放射事象の場合にだけ電流を通す。したがって、警報電流の閾値は、隣接した基本ビット線も読取電流を通す場合よりも低く設定されてもよい。特に、既定の閾値は、この場合、通常観測される読取電流の大きさの2倍よりも低く設定されてもよい。
【0033】
トランジスタのソースの接続の変更を通じた誤り検出
一部の実装の例において、各基本ビット線と関連したトランジスタのソースは、少なくとも対応するメモリセルの読出またはプログラミングの間、所与の電位、特にグランドに上昇されるそれぞれの共通線に接続され、上記少なくとも1つの隣接した基本ビット線と関連したトランジスタのソースは、少なくとも故障検出の間、上記所与の電位、特にグランドから電気的に絶縁される。そのため、上記少なくとも1つの隣接した基本ビット線は、上記所与の電位への電気的接続の経路を有さず、それは、したがってレーザ攻撃のまたは放射事象の場合にだけ電流を通す。したがって、警報電流の閾値は、隣接した基本ビット線も読取電流を通す場合よりも低く設定されてもよい。この場合も、既定の閾値は、通常観測される読取電流の大きさの2倍よりも低く設定されてもよい。
一部の実装の例において、各基本ビット線と関連したトランジスタのソースは、少なくとも対応するメモリセルの読出またはプログラミングの間、所与の電位、特にグランドに上昇されるそれぞれの共通線に接続され、上記少なくとも1つの隣接した基本ビット線と関連したトランジスタのソースは、少なくとも故障検出の間、上記所与の電位、特にグランドから電気的に絶縁される。そのため、上記少なくとも1つの隣接した基本ビット線は、上記所与の電位への電気的接続の経路を有さず、それは、したがってレーザ攻撃のまたは放射事象の場合にだけ電流を通す。したがって、警報電流の閾値は、隣接した基本ビット線も読取電流を通す場合よりも低く設定されてもよい。この場合も、既定の閾値は、通常観測される読取電流の大きさの2倍よりも低く設定されてもよい。
【0034】
用語「電気的に絶縁される」とは、基本ビット線に適用されるとき、ソースが接続される共通線によって、読出中に通常観測される電流が流れるのをもはや許容せず、それ故、光または放射電流以外の電流が、万一観測されても、この基本ビット線を通って、外乱によって影響される1つまたは複数のトランジスタのドレインおよび基板間に流れないであろうことを意味すると理解されなければならない。トランジスタのソースをバイアスする上記所与の電位は、メモリの種類に応じて選ばれてもよく、それは所与の電圧V、一般に0V(電気的グランド)に等しい。
【0035】
ワードを読み取るまたは書き込むことの反復
基本ビット線上の読取故障の検出の場合、その線に故障がまだ検出されるとの条件で、その線の読出が好ましくは所定の回数繰り返される。メモリにワードをプログラムするときの故障の検出の場合、故障がまだ検出されるとの条件で、このワードのプログラミングが既定の回数繰り返される。
基本ビット線上の読取故障の検出の場合、その線に故障がまだ検出されるとの条件で、その線の読出が好ましくは所定の回数繰り返される。メモリにワードをプログラムするときの故障の検出の場合、故障がまだ検出されるとの条件で、このワードのプログラミングが既定の回数繰り返される。
【0036】
検出ループがその終了に達する前に故障が検出されなくなれば、メモリセルの読出またはプログラミングは再開してもよく、故障がメモリの読出またはプログラミングに一時的に影響したということである。検出ループの終了時に故障がまだ検出されれば、既定の措置が行われてもよく、例えば、メモリを使用するプログラムがセキュアにされてもよく、または冗長セキュリティ回路が利用されてもよい。
【0037】
故障検出の場合、ユーザに、例えばメモリを破損させる試みをまたは破壊の存在を警告するために、信号が発生されてもよい。
【0038】
故障検出方法は、メモリチップ内に存在する1つまたは複数の特殊回路によって自律的に実装されてもよく、変形例として、同方法は、メモリチップに外部の1つまたは複数の回路によって実装される。
【0039】
検出が行われるメモリは、任意の容量、例えば512MB以上の容量を有してもよい。
【0040】
メモリ回路
その態様の別の1つによれば、本発明は、上に定めた検出方法が実装されるのを可能にする、不揮発性半導体メモリ回路、特にNORフラッシュメモリ回路、EEPROMメモリ回路またはROMメモリ回路にも関し、このメモリ回路は、そのため光電または放射効果によって引き起こされる少なくとも1つの故障の潜在的存在を検出するように構成されてもよく、および、MOSトランジスタ、潜在的にフローティングゲートMOSトランジスタを含む複数のメモリセルを備え、各メモリセルは、基本ビット線の、および関連したワード線の交点に位置し、メモリセルの2進内容が、このメモリセルが関連した基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセルを流れる読取電流を検出することによって読み出され、メモリ回路は、故障検出が行われる少なくとも1つの基本ビット線に入力が接続される少なくとも1つの警報回路を備え、警報回路は、出力を有し、検出中に1つまたは複数の関連した基本ビット線を流れる全電流と、これらの1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値との間で比較をするように構成され、警報回路の出力の状態が、上記少なくとも1つの故障が存在するか否かを示す。
その態様の別の1つによれば、本発明は、上に定めた検出方法が実装されるのを可能にする、不揮発性半導体メモリ回路、特にNORフラッシュメモリ回路、EEPROMメモリ回路またはROMメモリ回路にも関し、このメモリ回路は、そのため光電または放射効果によって引き起こされる少なくとも1つの故障の潜在的存在を検出するように構成されてもよく、および、MOSトランジスタ、潜在的にフローティングゲートMOSトランジスタを含む複数のメモリセルを備え、各メモリセルは、基本ビット線の、および関連したワード線の交点に位置し、メモリセルの2進内容が、このメモリセルが関連した基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセルを流れる読取電流を検出することによって読み出され、メモリ回路は、故障検出が行われる少なくとも1つの基本ビット線に入力が接続される少なくとも1つの警報回路を備え、警報回路は、出力を有し、検出中に1つまたは複数の関連した基本ビット線を流れる全電流と、これらの1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値との間で比較をするように構成され、警報回路の出力の状態が、上記少なくとも1つの故障が存在するか否かを示す。
【0041】
特に、本発明の別の対象は、その態様の別の1つに従って、上に定めた検出方法が実装されるのを可能にする、不揮発性半導体メモリ回路、特にNORフラッシュメモリ回路、EEPROMメモリ回路またはROMメモリ回路であり、このメモリ回路は、そのため光電または放射効果によって引き起こされる少なくとも1つの故障の潜在的存在を検出するように構成されてもよく、および、MOSトランジスタ、潜在的にフローティングゲートMOSトランジスタを含む複数のメモリセルを備え、各メモリセルは、基本ビット線の、およびワード線の交点に位置し、メモリ回路は、故障検出が行われる少なくとも1つの基本ビット線に入力が接続される少なくとも1つの警報回路を備え、警報回路は、その状態が上記少なくとも1つの故障が存在するか否かを示す出力を有し、警報回路は、
- 上記故障検出が行われる少なくとも1つの基本ビット線を流れる全電流と、読み出されているもの以外の1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値との間で比較をすることによって、メモリセルの読出中に少なくとも1つの故障の潜在的存在を検出することであって、メモリセルの2進内容が、このメモリセルが基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセルを流れる読取電流を検出することによって読み出される、検出すること、および/または
- 特にメモリセルがNORフラッシュメモリもしくはEEPROMであるときに、プログラムされているメモリセルが属するもの以外の少なくとも1つの基本ビット線を流れる電流と、この線における少なくとも1つの故障の存在を表す既定の閾値との間で比較をすることによって、少なくとも1つのメモリセルのプログラミング中に少なくとも1つの故障の潜在的存在を検出すること、をするように構成される。
- 上記故障検出が行われる少なくとも1つの基本ビット線を流れる全電流と、読み出されているもの以外の1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値との間で比較をすることによって、メモリセルの読出中に少なくとも1つの故障の潜在的存在を検出することであって、メモリセルの2進内容が、このメモリセルが基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセルを流れる読取電流を検出することによって読み出される、検出すること、および/または
- 特にメモリセルがNORフラッシュメモリもしくはEEPROMであるときに、プログラムされているメモリセルが属するもの以外の少なくとも1つの基本ビット線を流れる電流と、この線における少なくとも1つの故障の存在を表す既定の閾値との間で比較をすることによって、少なくとも1つのメモリセルのプログラミング中に少なくとも1つの故障の潜在的存在を検出すること、をするように構成される。
【0042】
そのようなメモリ回路は、メモリチップまたはマイクロコントローラチップまたは任意の他のマイクロプロセッサ回路内にカプセル化されてもよい。
【0043】
本発明は、多くの種類のメモリに適用可能である。
【0044】
NORフラッシュメモリ
NORフラッシュメモリの場合、各メモリセルは、コントロールゲートが対応するワード線に接続され、およびドレインが対応する基本ビット線に接続されるフローティングゲートMOSトランジスタを備えてもよい。
NORフラッシュメモリの場合、各メモリセルは、コントロールゲートが対応するワード線に接続され、およびドレインが対応する基本ビット線に接続されるフローティングゲートMOSトランジスタを備えてもよい。
【0045】
EEPROM
EEPROMの場合、各メモリセルは、2つの直列のトランジスタ:MOS選択トランジスタおよびフローティングゲート状態トランジスタを備えてもよく、選択トランジスタのゲートは、上記セルと関連したワード線に接続され、選択トランジスタのドレインは、上記セルと関連した基本ビット線に接続され、状態トランジスタのコントロールゲートは、バイアス電圧に接続され、バイアス電圧は、特に読出モードにおいて電源電圧かグランドかのいずれかである。
EEPROMの場合、各メモリセルは、2つの直列のトランジスタ:MOS選択トランジスタおよびフローティングゲート状態トランジスタを備えてもよく、選択トランジスタのゲートは、上記セルと関連したワード線に接続され、選択トランジスタのドレインは、上記セルと関連した基本ビット線に接続され、状態トランジスタのコントロールゲートは、バイアス電圧に接続され、バイアス電圧は、特に読出モードにおいて電源電圧かグランドかのいずれかである。
【0046】
EEPROMは、各基本ビット線に対して、状態トランジスタのコントロールゲートにバイアス電圧を送るアドレスデコーダを備えてもよい。これは、読み取られているメモリセルを含む線に隣接した基本ビット線のトランジスタのソースがグランドから電気的に絶縁されるのを可能にする。そのため、読み取られているセルを含むものに隣接した基本ビット線は、グランドへの電気的接続の経路を有さず、それらは、したがってレーザ攻撃のまたは放射事象の場合にだけ電流を通す。したがって、警報電流の閾値は、隣接した基本ビット線も読取電流を通す場合よりも低く設定されてもよい。
【0047】
ROM
ROMの場合、各メモリセルは、ゲートが関連したワード線に接続され、およびドレインが関連した基本ビット線に接続されるMOSトランジスタを備えてもよく、メモリ回路は、各基本ビット線に接続される読出装置を備え、読出装置は、MOSプルアップトランジスタを備える。
ROMの場合、各メモリセルは、ゲートが関連したワード線に接続され、およびドレインが関連した基本ビット線に接続されるMOSトランジスタを備えてもよく、メモリ回路は、各基本ビット線に接続される読出装置を備え、読出装置は、MOSプルアップトランジスタを備える。
【0048】
変形例として、各基本ビット線と関連したMOSトランジスタのソースは、少なくとも対応するメモリセルの読出の間、所与の電位、特にグランドに上昇されるそれぞれの共通線に接続され、少なくとも1つの隣接した基本ビット線と関連したトランジスタのソースは、少なくとも故障検出の間、上記所与の電位、特にグランドから電気的に絶縁される。
【0049】
列デコーダ
メモリ回路は好ましくは、その選択のために各基本ビット線に接続される選択トランジスタを備え、および、故障検出が行われる各基本ビット線に対して、選択トランジスタと並列に接続される警報トランジスタを備える列デコーダを備え、警報トランジスタは、上記少なくとも1つの警報回路に接続される。
メモリ回路は好ましくは、その選択のために各基本ビット線に接続される選択トランジスタを備え、および、故障検出が行われる各基本ビット線に対して、選択トランジスタと並列に接続される警報トランジスタを備える列デコーダを備え、警報トランジスタは、上記少なくとも1つの警報回路に接続される。
【0050】
警報回路
好ましくは、警報回路は、少なくとも1つの検出回路を備え、この検出回路は、基準電圧に接続される第1の入力、および故障検出が行われる基本ビット線の警報トランジスタに接続される第2の入力を有する電圧比較器を備え、第2の入力上の電圧が基準電圧よりも低い場合に故障が検出され、警報トランジスタは、故障検出の間オンである。
好ましくは、警報回路は、少なくとも1つの検出回路を備え、この検出回路は、基準電圧に接続される第1の入力、および故障検出が行われる基本ビット線の警報トランジスタに接続される第2の入力を有する電圧比較器を備え、第2の入力上の電圧が基準電圧よりも低い場合に故障が検出され、警報トランジスタは、故障検出の間オンである。
【0051】
ROMの場合、上記少なくとも1つの検出回路は、読出装置と別々でもよい。
【0052】
ROMの場合で、各基本ビット線と関連したMOSトランジスタのソースが所与の電位に上昇されるそれぞれの共通線に接続される変形例に対して、警報回路は好ましくは、特にいかなる別個の追加検出回路なしで、読出装置を備える。詳細には、ROMにおけるトランジスタのソースのこの構成は、後者の読出装置を使用して隣接した基本ビット線上の電流を検出することによって警報がトリガされ、この装置の出力が警報ビットを生成することができるので、いかなる別個の検出回路も追加する必要がないことを可能にする。
【0053】
本発明は、以下のその非限定的な実装の例の詳細な説明を読むことで、および添付の図面を調べることで、潜在的により良く理解されるであろう。
【図面の簡単な説明】
【0054】
【図1】メモリアーキテクチャの概略図である。
【図3】NORフラッシュメモリセルを概略的に例示する。
【図7】増幅器が本発明の方法に従って読取故障が検出されるのを可能にするNORフラッシュメモリの基本ビット線を概略的に図示する。
【図8】列デコーダが従来のNORフラッシュメモリアーキテクチャを概略的に例示する。
【図9】読み取られているものに隣接した基本ビット線において読取故障を検出するために本発明に従って列デコーダが変更されたNORフラッシュメモリアーキテクチャを概略的に図示する。
【図10】読み取られているものに隣接した2つの基本ビット線において読取故障を検出するために本発明に従って列デコーダが変更されたNORフラッシュメモリアーキテクチャを概略的に例示する。
【図11】ブロック端に位置する基本ビット線において読取故障を検出するために本発明に従って列デコーダが変更されたNORフラッシュメモリアーキテクチャを概略的に図示する。
【図12】本発明に従って列デコーダが変更され、ワード線が分割されたNORフラッシュメモリアーキテクチャを概略的に例示する。
【図13】本発明に従って列デコーダが変更され、フローティングゲートトランジスタのソースの電気的接続が従来のNORフラッシュメモリアーキテクチャを概略的に表す。
【図14】本発明に従って列デコーダが変更され、フローティングゲートトランジスタのソースの電気的接続が変更されたNORフラッシュメモリアーキテクチャを概略的に例示する。
【図16】NORフラッシュメモリセルのための従来のマスクセットを概略的に図示する。
【図17】メモリアレイが形成されるのを可能にするNORフラッシュメモリセルのためのマスクセットのレイアウトの一例を概略的に例示する。
【図18】フローティングゲートトランジスタのソースの電気的接続が変更された場合のNORフラッシュメモリセルのためのマスクセットの一例を概略的に図示する。
【図19】フローティングゲートトランジスタのソースの電気的接続が変更された場合の複数の隣接したNORフラッシュメモリセルのマスクセットの関連を概略的に例示する。
【図20】EEPROMメモリセルを概略的に図示する。
【図24】ROMメモリセルの概略図である。
【図29】トランジスタのソースの電気的接続が変更されたROMの基本ビット線を概略的に図示する。
【図30】トランジスタのソースの電気的接続が変更されたROMアーキテクチャを概略的に例示する。
【図32】ROMメモリセルのための従来のマスクセットを概略的に図示する。
【図33】メモリアレイが形成されるのを可能にするROMメモリセルのためのマスクセットのレイアウトの一例を概略的に例示する。
【図34】トランジスタのソースの電気的接続が変更された場合のROMメモリセルのための変更されたマスクセットの一例を概略的に図示する。
【図35】トランジスタのソースの電気的接続が変更された場合の複数の隣接したROMメモリセルのマスクセットの関連を概略的に例示する。
【図36】本発明に従って読取動作中に故障を検出および訂正するための方法のステップを例示するフローチャートである。
【図37】プログラムされているものに隣接した基本ビット線において故障を検出するために本発明に従って列デコーダが変更されたNORフラッシュメモリアーキテクチャを概略的に図示する。
【図40】プログラムされているものに隣接した基本ビット線において故障を検出するために本発明に従って列デコーダが変更されたEEPROMアーキテクチャを概略的に図示する。
【図41】本発明に従って書込動作中に故障を検出および訂正するための方法のステップを例示するフローチャートである。
【発明を実施するための形態】
【0055】
図1は、サイズが2M×2Nビットであるマトリクスアレイ構造のメモリアーキテクチャ10の1つの例を概略的に例示し、それは2Nの、列と称される、基本ビット線BLE(BLE1、BLE2、...、BLE2
N)および2Mのワード線WL(WL1、WL2、...、WL2
M)を備える。各メモリセルCMが線BLEの、および線WLの交点に位置する。
【0056】
Mビットの2進アドレス系列ADRが、ワード線WLを選択するためのアドレスデコーダ200を制御する。
【0057】
同じ系列ADRが、デコードされるべき2Nの基本ビット線BLEを入力として有しNのビット線BLを出力として与える列デコーダ100も制御する。デコーダ100は、単一の基本ビット線BLEを、それをビット線BLに電気接続するように選択する。選択は、アドレスADRを介して達成される。
【0058】
Nのビット線BLは、Nビットに符号化されるワード103を出力する読出回路101へ入力される。
【0059】
そのようなアーキテクチャの変形例が図2に図示され、読出回路101は列デコーダ100の上流に位置する。
【0060】
【0061】
図3は、NORフラッシュメモリセルCMを概略的に例示する。そのようなセルは、フローティングゲートトランジスタTgを備える。このトランジスタのコントロールゲートCGはワード線WLに接続され、そのドレインは基本ビット線BLEに接続され、そのソースはグランドに接続される。フローティングゲートは、FGと表され、通常使用される慣例に従って、トランジスタがそのプログラミングに続いて充電されると2進値0を記憶する。或るメモリにおいては、2進値1が記憶される。
【0062】
説明を単純化するために、図4、図6～図12、図20～図22および図24～図27の例において、トランジスタの全てのソースがグランドに接続されると考えられることが留意されるであろう。ソースは、以下に詳述されるように、共通ソース線にさえ接続されてもよい。
【0063】
【0064】
WLpおよびBLEiの交点におけるフローティングゲートトランジスタが読み取られ、その閾値電圧よりも高い電圧VlectureがWLpに接続されるゲートに印加されて、それをオン(ON)にする。BLEiに平行して接続されるその他のメモリセルCMの全てのトランジスタは、それらのゲートにゼロ電圧が印加されるので、オフ(OFF)である。基本ビット線BLEiは、検出回路105または任意の他の同等のデバイスに接続される。検出回路105は電圧比較器107を備え、後者は例えば非反転差動増幅器であり、その非反転入力端子が基準電圧VREFに接続され、その反転入力端子がビット線BLEiにおよび抵抗器Rを介して電源電圧VDDに接続される。
【0065】
そのため、読取電流Ilectureが、読み取られるトランジスタを流れてもよい。検出回路105は、電流Ilectureを電圧V-へ変換し、この電圧を電圧比較器107を用いて基準電圧VREFと比較する。比較器107の出力は、読取ビットBRの値を与える。
【0066】
フローティングゲートトランジスタが、それ自体公知の方式でプログラムされると、値0のビットBRが読み取られる。その上このトランジスタは、基準電流IREFよりも低い読取電流Ilectureに至る高閾値電圧を有する。電流対電圧(I/V)変換は、基準電圧VREFよりも高い電圧V-を生成する。
【0067】
図5は、メモリに影響し得る読取故障の起源、すなわちフローティングゲートトランジスタを通る電離粒子Piの通過を概略的に図示する。フローティングゲートトランジスタは、図に示されるように、例えばNMOSトランジスタである。粒子Piは、電荷を出現させる電離放射粒子でもよく、またはそれは、光電効果を介するレーザ発生電荷のビームを表してもよい。電荷は、トランジスタのドレインおよび基板間に過渡電流IPHを流れさせ、そのため対応するビットの一時的な誤読出を引き起こす。この故障は、ソースとドレインとの間の破壊電流IPHの源によってモデル化される。
【0068】
図6に見られるように、BLEiおよびWLqの交点に位置するオフにされたトランジスタが故障を生成する外乱効果の影響の範囲に存在すれば、電流Ilectureを増す電流IPHが出現する。検出回路105によって受けられる電流は、ここでIPH+Ilectureであり、基準電流IREFよりも高くなる。I/V変換は、基準電圧VREFよりも低い電圧V-を生成する。たとえ故障の非存在下で読み取られるであろう2進値が0でも、比較器107の出力は、そのため論理レベル1のビットBRに対応する電圧を与える。
【0069】
読取ビットの値が破損されたにもかかわらず、読取トランジスタによって記憶された2進値が変更されないことが留意されるであろう。それは、実際には読取故障の問題であり、記憶されたビットの改変の問題ではない。
【0070】
本発明に係る方法を実装することによって読取故障を検出するために、図4および図6の検出回路105は、図7に概略的に例示されるように、読取故障の場合に出力が既定の状態をとる追加電圧比較器107'を含んでもよい。
【0071】
電圧比較器107'も、非反転入力端子が基本ビット線BLEiに、電圧比較器107の負入力端子に、および抵抗器Rを介して電源電圧VDDに接続される非反転差動増幅器でもよい。反転入力端子は、警報基準電圧VREF, alに接続される。電圧比較器107'の正入力端子上の電圧は、Vtestと表される。
【0072】
レーザまたは放射誘起故障なしの論理0の読出中
Ilecture=Ilecture 0および:Ilecture 0<IREF。そのため、Vtest, lecture 0>VREFおよびBR=0。
Ilecture=Ilecture 0および:Ilecture 0<IREF。そのため、Vtest, lecture 0>VREFおよびBR=0。
【0073】
故障なしの論理1の読出中
Ilecture=Ilecture 1および:Ialarm>Ilecture 1>IREF。そのため、VREF, al<Vtest, lecture 1<VREFおよびBR=1。
Ilecture=Ilecture 1および:Ialarm>Ilecture 1>IREF。そのため、VREF, al<Vtest, lecture 1<VREFおよびBR=1。
【0074】
Ilecture 0<IREF<Ilecture 1<Ialarm
ならば、
Vtest, lecture 0>VREF>Vtest, lecture 1>VREF, al、そして
Vtest<VREF, alに対して、比較器107'は、警報がトリガされる出力AL=0を与える。電流に関して、これは、基本ビット線BLEiにおける警報閾値電流Ialarmの超過に対応する。詳細には、IPH+Ilecture>Ialarmなので警報がトリガされる。
ならば、
Vtest, lecture 0>VREF>Vtest, lecture 1>VREF, al、そして
Vtest<VREF, alに対して、比較器107'は、警報がトリガされる出力AL=0を与える。電流に関して、これは、基本ビット線BLEiにおける警報閾値電流Ialarmの超過に対応する。詳細には、IPH+Ilecture>Ialarmなので警報がトリガされる。
【0075】
比較器107'の入力端子は交換されてもよい。この場合、出力AL=1の状態が故障の検出を示す。
【0076】
比較器107'を持つ1つの検出回路105が、ワードを形成するNビットの各々に対して、すなわちビット線BLiの各々に対して存在する。
【0077】
図8は、列デコーダ100が従来のNORフラッシュメモリアーキテクチャのブロックを概略的に例示する。このブロックは、並列に関連付けられ、およびNビットのワードが読み出されると添字iのビットを与えるビット線BLiに列デコーダ100を介して接続される複数の基本ビット線KのBLE(BLEi,1、...、BLEi,K)を備える。
【0078】
列デコーダ100は、各基本ビット線に接続される選択トランジスタ109を備える。
【0079】
列デコーダ100は、単一の線BLE、本ケースではBLEi,jを、それを線BLiに電気接続するように選択する。
【0080】
従来の検出回路105は、列デコーダ100の下流に接続され、その出力として読取ビットBRを有する。
【0081】
そのようなブロックは、ワードを形成するNの読取ビットの各々に対して(BLiの各々に対して)複製されてもよい。
【0082】
図9は、読み取られているものBLEi,jに隣接した基本ビット線BLEi,j-1において、または前者において読取故障を検出するように構成される、本発明に係る列デコーダ100を図示する。各基本ビット線に対して、警報トランジスタ111が選択トランジスタ109と並列に接続される。全ての選択トランジスタ109は、読取ビットBRを出力として有する検出回路105に接続される読取線l_rに接続される。全ての警報トランジスタ111は、警報ビットALを出力として有する検出回路105に接続される警報線l_alに、接続される。添字pのワード線WL(WLp)は、電位Vlectureに上昇される。基本ビット線BLEi,jに対して選択トランジスタ109だけがオン状態にある(BLEi,j-1に対する選択トランジスタ109はオフ状態にある)ので、Ilecturei,jを通すセルだけが読み取られる。
【0083】
隣接線BLEは、読み取られている線BLEのすぐ上もしくは下に(またはその付近に、故障生成効果の影響の範囲に)位置してもよい。
【0084】
隣接線BLE(図9ではBLEi,j-1)に接続される警報トランジスタ111は、警報閾値電流Ialarmの超過を検出する目的でオンにされている。
【0085】
IPH, j-1+Ilecture, j-1>Ialarmであれば、警報ビットALがアクティブ化される。故障が検出されれば、回路は、後に再びこの線を読み取ってもよい。
【0086】
図10は、読み出されているフローティングゲートトランジスタに接続される線BLEに隣接した2つの線BLEに集められる警報閾値電流Ialarmの超過を検出するように列デコーダ100が構成されるNORフラッシュメモリブロックを概略的に例示する。隣接線BLEは、読み取られている線BLEのすぐ上もしくは下に(またはその付近に、破壊効果の影響の範囲に)位置する。この例では、故障が検出されるべきである隣接線BLEは、それぞれ、読み出されている線BLEi,jの上および下に位置する線BLEi,j-1およびBLEi,j+1である。
【0087】
列デコーダ100は、電流IPH, j-1+IPH, j+1+Ilecture, j-1+Ilecture, j+1>Ialarmを検出する目的で線BLEi,j-1およびBLEi,j+1を検出回路105に接続するように配置される。警報閾値電流が超えられれば、警報ビットALがアクティブ化される。故障が検出されれば、読出は或る回数繰り返されてもよい。
【0088】
ブロック端に位置する線BLEに隣接した線BLEにおいて読取故障が検出されるのを可能にするNORフラッシュメモリアーキテクチャの一例が図11に図示されている。ブロック端に位置し、読み取られているトランジスタに接続される線BLEi,Kに対して、以下が測定される:線BLEi,K-1(同じブロックに属する)を流れる電流および線BLEi+1,1(添字i+1のビットの線BLEを含むブロックのBLE)を流れる電流。これらの電流の各々に対して、対応するBLEに検出回路105が接続される。
【0089】
別の例(例示されない)は、ブロック端に位置し、読み取られているトランジスタに接続される線BLEi,1に関し、この場合、以下が測定されてもよい:線BLEi,2(同じブロックに属する)を流れる電流および線BLEi-1,K(添字i-1のビットのBLEを含むブロックのBLE)を流れる電流。
【0090】
図12は、列デコーダ100が選択トランジスタ109に加えて警報トランジスタ111を備え、分割ワード線WLが対に配置されるNORフラッシュメモリアーキテクチャを概略的に例示する。添字pの対において、偶数の添字2kのワード線WLp, 2kは、それに接続されるメモリセルをアクティブ化するために読取電位Vlectureに上昇され、「奇数の」他方のワード線2k+1、WLp, 2k+1は、それに接続されるメモリセルを非アクティブ化する電位に上昇される。1つおきの線BLEの読取メモリセルのフローティングゲートトランジスタは、所与の一対のワード線に対して、これらのトランジスタのゲートが偶数のワード線におよび奇数のワード線に交互に接続されるならば、アクティブ化される。
【0091】
そのため、読み取られているトランジスタを含む線BLEに隣接した線BLEは、グランドへの電気的接続の経路を有しない。したがって、それらは、故障効果を引き起こす事象の場合にだけ電流を通す。
【0092】
誤り検出は、読み取られているものの両側に位置する2つの隣接線を介して、または後者に近い他の線を介して行われてもよい。
【0093】
図12に図示されるように、線BLEi,j-1(読み取られている線BLEi,jに隣接)の全てのフローティングゲートトランジスタはオフであり、それらのコントロールゲートにゼロ電圧が印加される。そのため、線BLEi,j-1を流れる破壊電流IPH, j-1を検出することが可能である。警報電流閾値Ialarmは、したがって読み取られているものに隣接した線BLEも読取電流を通し得る場合よりも低く設定されてもよい。
【0094】
図13は、列デコーダ100が選択トランジスタ109に加えて警報トランジスタ111を備え、フローティングゲートトランジスタのソースの電気的接続が従来のNORフラッシュメモリアーキテクチャを概略的に図示する。同じワード線に位置するトランジスタは、それらのソースが所与の電位(本ケースではグランド)に上昇される共通線SLに接続される。例えば、ゲートがワード線WLpに接続されるトランジスタは、それらのソースがSLpに接続される。ゲートがワード線WLqに接続されるトランジスタは、それらのソースがSLqに接続される。
【0095】
図14は、読み取られているフローティングゲートトランジスタを含むBLEに隣接した線BLEの(または隣接した2つの線BLEの)フローティングゲートトランジスタのソースをグランドから電気的に絶縁することを可能にするなど、線BLEのトランジスタのソースの接続を例示する。所与のBLEのトランジスタのソースは、ここで所与の電位に上昇される共通線SLに接続される。
【0096】
SLi,j-1が、図15に図示されるように、高インピーダンス(HZ)であれば、読み取られているトランジスタを含む線BLEi,jに隣接した基本ビット線BLEi,j-1(故障電流を検出するために使用される)は、グランドへの電気的接続の経路を有しない。そのため、線BLEも読取電流を通し得る場合よりも低く設定されてもよい警報電流閾値Ialarmで線BLEi,j-1を流れる破壊電流IPH, j-1を検出することが可能である。
【0097】
図16は、基本ビット線BLEのレベル1の金属M1に対する、トランジスタのコントロールゲートの、フローティングゲートの、ドレインのおよびソースの接続のレイアウトを図示する、NORフラッシュメモリセルのための従来のマスクセットを概略的に図示する。トランジスタの(ドレインおよびソース)拡散は、同じDIFFマスクを有し、反時計回り方向に90°回転されたTの形態をとる。ソースは、ソース線SLに接続される。フローティングゲートは、長方形の形態をとるマスクPOLY1を有する。コントロールゲートは、ワード線WLに接続され、同じく長方形の形態をとるマスクPOLY2を有する。全てのこれらのマスクは、使用される電子回路製造プロセスによって必要とされるように重ね合わされる。フローティングゲートトランジスタのドレイン拡散は、基本ビット線BLEの金属M1にビア「via1」によって接続される。
【0098】
メモリセルCMのマスクセットの並置は、例として図13に概略的に図示されるように、ソース線SLおよびワード線WLが互いに平行かつ基本ビット線BLEに直交するメモリアレイを形成する。メモリセルのトランジスタのソース拡散間の接触がソース線SLを生成する。メモリセルのトランジスタのコントロールゲートCGのマスクPOLY2間の接触がワード線WLを生成する。図17は、一群の4つのトランジスタに対してこの原則を例示する。隣接したトランジスタの素子を共有することで、機能性に悪影響を与えることなく、メモリのフットプリントが減少されるのを可能にする。
【0099】
図18は、トランジスタのソースの電気的接続が変更された場合の、本発明に係るNORフラッシュメモリセルのためのマスクセットの一例を概略的に例示する。全てのマスクは、使用される電子回路製造プロセスによって必要とされるように重ね合わされる。フローティングゲートトランジスタのソース拡散は、ソース線SLの金属M1にビア「via1」によって接続される。フローティングゲートトランジスタのドレイン拡散は、基本ビット線BLEの金属M2に2つのビア「via1」および「via2」によって電気接続される。POLY2のコントロールゲートCGは、ワード線WLを形成する。このレイアウトは、例えば図14および図15に図示されるように、互いに平行かつWLに直交する基本ビット線BLEおよびソース線SLを得ることを可能にする。
【0100】
図19は、トランジスタのソースの電気的接続が変更された場合の複数の隣接したNORフラッシュメモリセルのマスクセットの関連を概略的に例示する。
【0101】
本発明に係る読取故障を検出するための方法は、EEPROMにも適用される。
【0102】
図20は、2つの直列のトランジスタ:フローティングゲート状態トランジスタTegおよび標準MOSトランジスタでもよい選択トランジスタTseを備えるEEPROMメモリセルを概略的に図示する。トランジスタTegは、そのソースがグランドに接続され、そのゲートがゲート制御線CGLに接続される。トランジスタTseは、そのドレインが基本ビット線BLEに接続され、そのゲートがワード線WLに接続される。
【0103】
読取モードにおいて、ゲート制御線CGLは、電源電圧VDDにまたは別の適切な読取電圧に接続される。図21に例示されるように、CGLp=VDDが、読み取られると意図されるフローティングゲートトランジスタをオンにし、読取電流Ilectureが通るのを可能にするためにWLp=Vlectureが選択トランジスタのゲートに印加される。
【0104】
光電または放射起源の破壊電流IPHは、EEPROMメモリセルの選択トランジスタのドレインに生成される。
【0105】
NORフラッシュメモリを参照しつつ上記された読取故障を検出するための技術は、大きな変更なくEEPROMケースに適用される。
【0106】
詳細には、読み取られている線BLEを介してか1つまたは複数の隣接線BLEを介してかを問わず、警報電流閾値の超過を検出するために、少なくとも1つの警報トランジスタ111および少なくとも1つの検出回路105を提供することで十分であり、警報トランジスタ111は、一方では読取故障が検出されることになる線BLEに、他方では検出回路105に接続される。残りの接続は、NORフラッシュメモリのケースと同様であり、EEPROMのトランジスタのコントロールゲートCGLが適切なバイアス電位に接続される必要がある。
【0107】
ワード線を分割することを通じて読取故障を検出するための技術に関して、既に2つの異なった制御電圧:選択トランジスタに対してワード線WLによって供給される電圧およびフローティングゲート状態トランジスタに対してゲート制御線CGLによって供給される電圧があるので、EEPROMケースはより単純である。
【0108】
隣接線BLEにおける破壊電流の検出は、フローティングゲートトランジスタのゲートのバイアス接続を、図22に図示されるように、それらの状態がワード線WLと独立してオン(ON)またはオフ(OFF)に制御されるのを可能にするように変更することによって、容易にされる。そのため、線BLEi,jの読出の間、線BLEi,j-1のフローティングゲートトランジスタはオフ(OFF)である。破壊電流の非存在下で線BLEi,j-1を流れる電流はない。
【0109】
この手法は、図23に図示されるように、追加アドレスデコーダ202の追加を必要とし、その役割は、様々な線BLEのフローティングゲートトランジスタのコントロールゲート線CGLに正確な電圧を送ることである。
【0110】
本発明に係る読取故障を検出するための方法は、ROMにも適用される。
【0111】
図24は、ソースがグランドに接続され、ゲートがワード線WLに接続され、ドレインが線BLEに接続されるMOSトランジスタTn、本ケースではNMOSトランジスタを備えるROMメモリセルの概略図である。
【0112】
ROMの内容は、回路の製造中に固定される。線BLEと線WLとの間に動作MOSが挿入されると、従来は論理0がメモリに記憶される。MOSが挿入されないと(または挿入されたMOSが停止していると)論理1が記憶される。或るメモリにおいては、この慣例は逆にされる。
【0113】
図25は、ROMメモリセルにおける論理0の読出を概略的に図示する。
【0114】
読み取られているトランジスタが接続された基本ビット線BLEi(トランジスタのゲートはWLp=Vlectureに接続される)は、読出装置102を備える。この読出装置102は、ゲートがグランドに接続され、ソースがVDDに接続され、ドレインが線BLEiに接続されるPMOSプルアップトランジスタ112を備える。
【0115】
ROMメモリセルのNMOSトランジスタは、NMOSトランジスタおよびPMOSトランジスタが読取電流を通しているときに、それらの端子にわたって低電圧を有するような寸法にされる一方、PMOSトランジスタ112は、その端子にわたって高電圧を有するような寸法にされる。そのため、出力電圧は、実質的に0Vに等しく、すなわち読取ビットBR=0。
【0116】
図26は、ROMメモリセルにおける論理1の読出を概略的に図示する。
【0117】
読み取られるNMOSトランジスタ(電位Vlectureにおいて線WLpに接続される)は停止している。それを流れる電流はない。このトランジスタは、それが不完全に構築された(計画的)またはそれがメモリの製造中に適切な注入(計画的)を介して停止されたので、電流が通るのを許容しない。したがって、読出装置102のプルアップトランジスタ112は、実質的にVDDに等しい出力電圧を確保し、すなわち読取ビットBR=1。
【0118】
隣接したメモリセルに影響する破壊電流IPHにより、図27に例示されるように、論理1の代わりに論理0が読み取られるようになる。
【0119】
NORフラッシュメモリを参照しつつ上記された読取故障を検出するための技術は、ROMケースに適用される。
【0120】
それらは、読出装置102が検出回路105と置き換えられることを必要とするが、例外としては、以下に説明されることになるように、検出回路が追加されることを必要としないトランジスタのソースの接続の変更を伴う検出技術である(その場合、警報は隣接したBLE上の電流の検出によってトリガされる)。
【0121】
図28は、読出装置102の検出回路105との置換えを図示する。NORフラッシュメモリの場合のように、警報は、IPH+Ilecture>Ialarmのときトリガされる。その場合Vtest<VREF, al。
【0122】
図29は、基本ビット線BLEi,jのNMOSトランジスタのソースの電気的接続の概略図を示し、従来の電気的接続により、同じワード線WLに接続されるトランジスタのソースが、ROMケースに対しては図示されない同じ電位に接続される(NORフラッシュメモリの場合について図13に図示されるように)。線BLEi,jのトランジスタのソースは、共通線SLi,jに接続される。注入された破壊電流IPHのため、論理1の代わりに論理0が読み取られる。
【0123】
隣接線BLEi,j-1のトランジスタの全てのソースが、図30に図示されるように、SLi,j-1を介してグランドに接続されると、読取電流は、それが破壊電流に加えられるか否かを問わず、AL=0のように、読出装置102による警報の出力をトリガすることが可能である。
【0124】
図31に図示されるように、SLi,j-1を高インピーダンス(HZ)に切り換えることでIlecture=0を設定する。そのため、破壊電流IPHがBLEi,j-1上で検出されて、警報(AL=0)が発されるのを可能にする。
【0125】
図32は、基本ビット線BLEのレベル1の金属M1に対する、トランジスタのゲートの、ドレインのおよびソースの接続のレイアウトを図示する、ROMメモリセルのための従来のマスクセットを概略的に図示する。トランジスタの(ドレインおよびソース)拡散は、同じDIFFマスクを有し、反時計回り方向に90°回転されたTの形態をとる。ソースは、ソース線SLに接続される。ゲートは、ワード線WLに接続され、長方形の形態をとるマスクPOLYを有する。これらのマスクは、使用される電子回路製造プロセスによって必要とされるように重ね合わされる。ドレイン拡散は、基本ビット線BLEの金属M1にビア「via1」によって接続される。
【0126】
図33は、メモリアレイが形成されるのを可能にするROMメモリセルのためのマスクセットのレイアウトの一例を概略的に例示する。
【0127】
図34は、トランジスタのソースの電気的接続が変更された場合のROMメモリセルのための本発明に係るマスクセットの一例を概略的に例示する。全てのマスクは、使用される電子回路製造プロセスによって必要とされるように重ね合わされる。NMOSトランジスタのソース拡散は、ソース線SLの金属M1にビア「via1」によって接続される。NMOSトランジスタのドレイン拡散は、基本ビット線BLEの金属M2に2つのビア「via1」および「via2」によって電気接続される。POLYのゲートは、ワード線WLを形成する。この配置は、例えば図30および図31に例示されるように、互いに平行かつワード線WLに直交する基本ビット線BLEおよびソース線SLを得ることを可能にする。
【0128】
図35は、トランジスタのソースの電気的接続が変更された場合の複数の隣接したROMメモリセルのマスクセットの関連を概略的に例示する。
【0129】
図36は、本発明に従って故障を検出および訂正するための方法のステップを例示するフローチャートである。
【0130】
方法は、メモリからのワードの読出に相当するステップ301から始まる。次に、警報のトリガがステップ302でテストされる。警報がトリガされるか否かが警報ビットALの値に依存することが留意されるであろう。警報がトリガされれば(分岐303)、再び同じワードを読み出すために、ステップ301に戻る。そうでなければ(分岐304)、読取ワードが正しい最終ステップ305に達し、読出が続けられてもよい。
【0131】
その上、メモリセルCMのプログラミング中にも故障が検出され得る。
【0132】
図37は、プログラムされているメモリセルCMと関連したものBLEi,jに隣接した基本ビット線BLEi,j-1において故障(破壊電流IPH, j-1の存在によって示される)を検出するように構成される、本発明に係る列デコーダ100を図示する。
【0133】
隣接線BLEは、プログラムされているメモリセルと関連した線BLEのすぐ上もしくは下に(またはその付近に、故障生成効果の影響の範囲に)位置してもよい。
【0134】
読取線l_rに接続される全ての選択トランジスタ109はオフ状態にあり、そのため、いかなる読出も防止する。
【0135】
添字pのワード線WL(WLp)は、電位Vprogrammation2に上昇され、プログラムされているメモリセルCMと関連した基本ビット線BLEi,jは、電位Vprogrammation1に上昇される。
【0136】
隣接線BLE(図37ではBLEi,j-1)に接続される警報トランジスタ111だけが警報閾値電流Ialarmの超過を検出するためにオンにされており、BLEi,jに対する警報トランジスタ111はオフ状態にある。
【0137】
IPH, j-1>Ialarmであれば、警報ビットALがアクティブ化される。
【0138】
検出回路105が既に回路に存在して、故障を検出するために再使用されても、またはこの目的で追加されてもよいことが留意されるであろう。
【0139】
検出回路105は、ワードを形成するNビットの各々に対して、すなわちビット線BLiの各々に対して存在してもよい。
【0140】
図38は、図37に類似しているが、分割ワード線、コントロールゲートにゼロの電圧が印加されてオフにされている、線BLEi,j-1(プログラムされているメモリセルCMと関連した線BLEi,jに隣接した)の全てのフローティングゲートトランジスタを図示する。そのため、図37を参照しつつ上で説明したように、線BLEi,j-1を流れる破壊電流IPH, j-1を警報閾値電流Ialarmと比較することによって、それを検出することが可能である。
【0141】
図39は、図37に類似しており、プログラムされているメモリセルCMと関連したBLEに隣接した線BLEのフローティングゲートトランジスタのソースをグランドから電気的に絶縁することを可能にするなど、線BLEのトランジスタのソースの接続を例示する。所与のBLEのトランジスタのソースは、ここで所与の電位に上昇される共通線SLに接続される。
【0142】
SLi,j-1が高インピーダンス(HZ)であれば、プログラムされているメモリセルCMと関連した線BLEi,jに隣接した基本ビット線BLEi,j-1(破壊電流IPH, j-1を検出するために使用される)は、グランドへの電気的接続の経路を有しない。そのため、図37を参照しつつ上で説明したように、線BLEi,j-1を流れる破壊電流IPH, j-1を警報閾値電流Ialarmと比較することによって、それを検出することが可能である。
【0143】
図40は、プログラムされているメモリセルCMと関連したものBLEi,jに隣接した基本ビット線BLEi,j-1において故障(破壊電流IPH, j-1の存在によって示される)を検出するために本発明に従って列デコーダが変更されたEEPROMメモリアーキテクチャを概略的に図示する。
【0144】
隣接線BLEは、プログラムされているメモリセルと関連した線BLEのすぐ上もしくは下に(またはその付近に、故障生成効果の影響の範囲に)位置してもよい。
【0145】
読取線l_rに接続される全ての選択トランジスタ109はオフ状態にあり、そのため、いかなる読出も防止する。
【0146】
添字pのワード線WL(WLp)は、電位Vprogrammation3に上昇され、プログラムされているメモリセルCMと関連した基本ビット線BLEi,jは、電位Vprogrammation2に上昇され、プログラムされているメモリセルCMの状態トランジスタのゲート制御線CGLi,jは、電位Vprogrammation1に上昇される。
【0147】
隣接線BLE(図40ではBLEi,j-1)に接続される警報トランジスタ111だけが警報閾値電流Ialarmの超過を検出するためにオンにされており、BLEi,jに対する警報トランジスタ111はオフ状態にある。
【0148】
添字qのワード線WL(WLq)は、ワード線WLpの、および隣接した基本ビット線BLEi,j-1の交点に位置するメモリセルの状態トランジスタのゲート制御線CGLi,j-1のように、ゼロの電位に上昇される。
【0149】
IPH, j-1>Ialarmであれば、警報ビットALがアクティブ化される。
【0150】
検出回路105が既に回路に存在して、故障を検出するために再使用されても、またはこの目的で追加されてもよいことが留意されるであろう。
【0151】
検出回路105は、ワードを形成するNビットの各々に対して、すなわちビット線BLiの各々に対して存在してもよい。図41は、プログラムされている回路に影響する故障を検出および訂正するための方法のステップを例示するフローチャートである。
【0152】
方法は、メモリにおけるワードのプログラミングに相当するステップ401から始まる。次に、ステップ402で、レーザショットまたは放射粒子の通過によって引き起こされる過剰電流の検出による警報のトリガがテストされる。警報がトリガされるか否かが警報ビットALの値に依存することが留意されるであろう。警報がトリガされれば(分岐403)、再び同じワードをプログラムするために、ステップ301に戻る。そうでなければ(分岐404)、プログラムされたワードが正しい最終ステップ405に達し、プログラミングが続けられてもよい。
【0153】
この方法は、自然起源の故障に十分に適している。攻撃の場合には、攻撃者は、レーザショットを繰り返し得る。したがって、潜在的に複数の故障が連続して検出された後に、メモリを消去させる、または回路リセット等を引き起こす他の戦略を提案することが可能である。
【0154】
本発明は、セキュアなシステムにおいて攻撃を検出するために、およびメモリ回路への放射の影響を緩和するために使用されてもよい。
【0155】
本発明は、上記された実施形態の例に限定されず、他の種類のメモリにも、それらの構造への適応を可能にする変更がなされるとの条件で、拡張されてもよい。
【0156】
上記例に記載されるMOS論理は逆にされてもよく、すなわち、NMOSトランジスタの代わりにPMOSトランジスタを使用すること、またその逆も可能である。
【符号の説明】
【0157】
10 メモリアーキテクチャ
100 列デコーダ
101 読出回路
102 読出装置
103 ワード
105 検出回路
107 電圧比較器
107' 電圧比較器
109 選択トランジスタ
111 警報トランジスタ
112 PMOSプルアップトランジスタ
200 アドレスデコーダ
202 追加アドレスデコーダ
ADR 2進アドレス系列
AL 警報ビット
BL ビット線
BLE 基本ビット線
BR 読取ビット
CG コントロールゲート
CGL ゲート制御線
CM メモリセル
DIFF マスク
FG フローティングゲート
R 抵抗器
Tg フローティングゲートトランジスタ
Ialarm 警報閾値電流
Ilecture 読取電流
IPH 過渡電流
IREF 基準電流
M1 金属
M2 金属
Pi 電離粒子
POLY1 マスク
POLY2 マスク
SL 共通線
Teg フローティングゲート状態トランジスタ
Tse 選択トランジスタ
Tn MOSトランジスタ
VDD 電源電圧
VREF 基準電圧
VREF, al 警報基準電圧
via1 ビア
via2 ビア
WL ワード線
100 列デコーダ
101 読出回路
102 読出装置
103 ワード
105 検出回路
107 電圧比較器
107' 電圧比較器
109 選択トランジスタ
111 警報トランジスタ
112 PMOSプルアップトランジスタ
200 アドレスデコーダ
202 追加アドレスデコーダ
ADR 2進アドレス系列
AL 警報ビット
BL ビット線
BLE 基本ビット線
BR 読取ビット
CG コントロールゲート
CGL ゲート制御線
CM メモリセル
DIFF マスク
FG フローティングゲート
R 抵抗器
Tg フローティングゲートトランジスタ
Ialarm 警報閾値電流
Ilecture 読取電流
IPH 過渡電流
IREF 基準電流
M1 金属
M2 金属
Pi 電離粒子
POLY1 マスク
POLY2 マスク
SL 共通線
Teg フローティングゲート状態トランジスタ
Tse 選択トランジスタ
Tn MOSトランジスタ
VDD 電源電圧
VREF 基準電圧
VREF, al 警報基準電圧
via1 ビア
via2 ビア
WL ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【手続補正書】
【提出日】2024-02-21
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
不揮発性半導体メモリ(10)に光電または放射効果によって引き起こされる少なくとも1つの故障を検出するための方法であって、前記メモリが、MOSトランジスタ、潜在的にフローティングゲートMOSトランジスタを含む複数のメモリセル(CM)を備え、各メモリセルが、基本ビット線(BLE)の、およびワード線(WL)の交点に位置する、方法において、
- メモリセルの読出中に少なくとも1つの故障の潜在的存在を検出するために、メモリセルの2進内容が、このメモリセルが前記基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセル(CM)を流れる読取電流(Ilecture)を検出することによって読み出され、前記読み出されているメモリセルが属する前記基本ビット線(BLE)を流れる、もしくは前記読み出されているメモリセルが属するもの以外の少なくとも1つの基本ビット線を流れる全電流と、前記読み出されているもの以外の1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較がなされ、および/または
- 少なくとも1つのメモリセルのプログラミング中に少なくとも1つの故障の潜在的存在を検出するために、前記プログラムされているメモリセルが属するもの以外の少なくとも1つの基本ビット線(BLEi,j-1)を流れる電流(IPH、IPH,j-1)と、この線(BLEi,j-1)における少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較がなされる、方法。
【請求項2】
メモリセルの読出中に少なくとも1つの故障の潜在的存在を検出するために、メモリセルの2進内容が、このメモリセルが前記基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセル(CM)を流れる読取電流(Ilecture)を検出することによって読み出され、前記読み出されているメモリセルが属する前記基本ビット線(BLE)を流れる、または前記読み出されているメモリセルが属するもの以外の少なくとも1つの基本ビット線を流れる全電流と、前記読み出されているもの以外の前記1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較がなされる、請求項1に記載の方法。
【請求項3】
少なくとも1つのメモリセルのプログラミング中に少なくとも1つの故障の潜在的存在を検出するために、前記プログラムされているメモリセルが属するもの以外の少なくとも1つの基本ビット線(BLEi,j-1)を流れる電流(IPH、IPH,j-1)と、この線(BLEi,j-1)における少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較がなされる、請求項1に記載の方法。
【請求項4】
故障検出が行われる前記少なくとも1つの基本ビット線(BLEi)が、前記読み出されているメモリセル(CM)と関連した前記ビット線(BLEi,j)である、請求項2に記載の方法。
【請求項5】
前記既定の閾値(Ialarm)が、故障の非存在下で通常観測される前記読取電流(Ilecture)の振幅の2倍に実質的に等しい、請求項4に記載の方法。
【請求項6】
故障検出が行われる前記少なくとも1つの基本ビット線(BLEi)が、前記読み出されているまたはプログラムされているメモリセルと関連したもの(BLEi,j)に隣接している(BLEi,j-1、BLEi,j+1)、請求項1に記載の方法。
【請求項7】
故障検出が、前記読み出されているまたはプログラムされているメモリセルと関連したもの(BLEi,j)に隣接した単一の線(BLEi,j-1、BLEi,j+1)を介して行われる、請求項6に記載の方法。
【請求項8】
故障検出が、前記読み出されているまたはプログラムされているメモリセルと関連した前記基本ビット線(BLEi,j)の両側に位置する2つの線を介して行われる、請求項6に記載の方法。
【請求項9】
故障検出が行われる前記少なくとも1つの基本ビット線(BLE)が、前記読み出されているまたはプログラムされているメモリセルと同じブロックに属する(BLEi,j)、請求項6に記載の方法。
【請求項10】
故障検出が行われる前記少なくとも1つの基本ビット線(BLE)が、前記読み出されているまたはプログラムされているメモリセルを備えるもの(BLEi,j)に続くまたは先行するブロックに属する、請求項6に記載の方法。
【請求項11】
故障検出が、前記読み出されているまたはプログラムされているメモリセルと関連したもの(BLEi,j)に隣接しない1つまたは複数の基本ビット線(BLE)を介して行われる、請求項1に記載の方法。
【請求項12】
前記メモリ(10)が分割ワード線(WL)を備え、各対(の添字p)のワード線が、偶数の添字2kのワード線(Wp, 2k)および奇数の添字2k+1のワード線(Wp, 2k+1)を有し、前記メモリセル(CM)の前記トランジスタのゲートが前記偶数の添字のワード線におよび前記奇数の添字の対応するワード線に交互に接続され、少なくとも一対のワード線(2k、2k+1)が、1つおきの基本ビット線(BLE)の読取メモリセルをアクティブ化するまたは1つおきの基本ビット線(BLE)をプログラムするように、および、前記読み出されているまたはプログラムされているメモリセルと関連したものに隣接した前記少なくとも1つの基本ビット線(BLEi,j-1、BLEi,j+1)において故障検出を行うように、その線の一方が、それに接続される前記メモリセルをアクティブ化するために読取電位(Vlecture)にまたは書込電位に上昇され、その線の他方が、それに接続される前記メモリセルを非アクティブ化する電位に上昇される、請求項6に記載の方法。
【請求項13】
各基本ビット線(BLEi)と関連した前記トランジスタのソースが、少なくとも対応するメモリセルの読出またはプログラミングの間、所与の電位に上昇されるそれぞれの共通線(SLi)に接続され、前記少なくとも1つの隣接した基本ビット線(BLEi,j-1、BLEi,j+1)と関連した前記トランジスタのソースが、少なくとも故障検出の間、前記所与の電位から電気的に絶縁される、請求項6に記載の方法。
【請求項14】
前記既定の閾値(Ialarm)が、故障の非存在下で通常観測される前記読取電流(Ilecture)の振幅の2倍よりも低く設定される、請求項12に記載の方法。
【請求項15】
基本ビット線上の故障の検出の場合、その線上に故障がまだ検出されるとの条件で、その線の読出が所定の回数繰り返される、請求項1に記載の方法。
【請求項16】
メモリにワードをプログラムするときの故障の検出の場合、故障がまだ検出されるとの条件で、その線のプログラミングが既定の回数繰り返される、請求項1に記載の方法。
【請求項17】
不揮発性半導体メモリ回路(10)であって、前記メモリ回路が、光電または放射効果によって引き起こされる少なくとも1つの故障の潜在的存在を検出するように構成され、および、MOSトランジスタ、潜在的にフローティングゲートMOSトランジスタを含む複数のメモリセル(CM)を備え、各メモリセルが、基本ビット線(BLE)の、およびワード線(WL)の交点に位置し、前記メモリ回路が、故障検出が行われる少なくとも1つの基本ビット線(BLE)に入力が接続される少なくとも1つの警報回路(105、102)を備え、前記警報回路が、その状態が前記少なくとも1つの故障が存在するか否かを示す出力(AL)を有し、
前記警報回路が、
- 故障検出が行われる前記少なくとも1つの基本ビット線(BLE)を流れる全電流と、読み出されているもの以外の1つまたは複数のメモリセルにおける少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較をすることによって、メモリセルの読出中に少なくとも1つの故障の潜在的存在を検出することであって、メモリセルの2進内容が、このメモリセルが前記基本ビット線およびワード線を用いて選択された後に読出中にこのメモリセル(CM)を流れる読取電流(Ilecture)を検出することによって読み出される、検出すること、および/または
- プログラムされているメモリセルが属するもの以外の少なくとも1つの基本ビット線(BLEi,j-1)を流れる電流(IPH、IPH,j-1)と、この線における少なくとも1つの故障の存在を表す既定の閾値(Ialarm)との間で比較をすることによって、少なくとも1つのメモリセルのプログラミング中に少なくとも1つの故障の潜在的存在を検出すること、をするように構成される、メモリ回路。
【請求項18】
前記メモリ回路がNORフラッシュメモリ回路であり、各メモリセル(CM)が、コントロールゲート(CG)が対応するワード線(WL)に接続され、ドレインが対応する基本ビット線(BLE)に接続されるフローティングゲートMOSトランジスタ(Tg)を備える、請求項17に記載のメモリ回路。
【請求項19】
前記メモリ回路がEEPROMメモリ回路であり、各メモリセル(CM)が2つの直列のトランジスタ:MOS選択トランジスタ(Tse)およびフローティングゲート状態トランジスタ(Teg)を備え、前記選択トランジスタ(Tse)のゲートが、前記セルと関連した前記ワード線(WL)に接続され、前記選択トランジスタ(Tse)のドレインが、前記セルと関連した前記基本ビット線(BLE)に接続され、前記状態トランジスタのコントロールゲート(CG)がバイアス電圧(CGL)に接続される、請求項17に記載のメモリ回路。
【請求項20】
各基本ビット線(BLE)に対して、前記状態トランジスタ(Teg)の前記コントロールゲート(CG)に前記バイアス電圧(CGL)を送るアドレスデコーダ(202)を備える、請求項19に記載のメモリ回路。
【請求項21】
前記メモリ回路がROMメモリ回路であり、各メモリセル(CM)が、ゲートが前記関連したワード線(WL)に接続され、ドレインが前記関連した基本ビット線(BLE)に接続されるMOSトランジスタを備え、前記メモリ回路が、各基本ビット線(BLE)に接続される読出装置(102)を備え、前記読出装置(102)がMOSプルアップトランジスタ(112)を備える、請求項17に記載のメモリ回路。
【請求項22】
各基本ビット線(BLEi)と関連した前記MOSトランジスタのソースが、少なくとも対応するメモリセルの読出の間、所与の電位に上昇されるそれぞれの共通線(SLi)に接続され、少なくとも1つの隣接した基本ビット線(BLEi,j-1、BLEi,j+1)と関連した前記トランジスタのソースが、少なくとも故障検出の間、前記所与の電位から電気的に絶縁される、請求項21に記載のメモリ回路。
【請求項23】
その選択のために各基本ビット線(BLEi)に接続される選択トランジスタ(109)を備え、および、故障検出が行われる各基本ビット線(BLE)に対して、前記選択トランジスタ(109)と並列に接続される警報トランジスタ(111)を備える列デコーダ(100)を備え、前記警報トランジスタが、前記少なくとも1つの警報回路(105、102)に接続される、請求項17に記載のメモリ回路。
【請求項24】
前記警報回路(105、102)が少なくとも1つの検出回路(105)を備え、この検出回路が、基準電圧(VREF)に接続される第1の入力、および故障検出が行われる前記基本ビット線(BLEi,j、BLEi,j-1、BLEi,j+1)の前記警報トランジスタ(111)に接続される第2の入力を有する電圧比較器(107')を備え、前記第2の入力上の電圧(Vtest)が前記基準電圧よりも低い場合に前記故障が検出され、前記警報トランジスタが故障検出の間オンである、請求項23に記載のメモリ回路。
【請求項25】
前記少なくとも1つの検出回路(105)が前記読出装置(102)と別々である、請求項21と組み合わせる請求項24に記載のメモリ回路。
【請求項26】
前記少なくとも1つの警報回路(105、102)が前記読出装置(102)を備える、請求項21に記載のメモリ回路。
【国際調査報告】