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特表2024-523554リング発振器を測定するためのスケーラブルデジタルインフラストラクチャを実装するための装置および方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-06-28
(54)【発明の名称】リング発振器を測定するためのスケーラブルデジタルインフラストラクチャを実装するための装置および方法
(51)【国際特許分類】
G01R 31/28 20060101AFI20240621BHJP
G01R 31/3185 20060101ALI20240621BHJP
G01R 31/3181 20060101ALI20240621BHJP
【ＦＩ】
G01R31/28 U
G01R31/3185
G01R31/3181
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023579529
(86)(22)【出願日】2022-06-24
(85)【翻訳文提出日】2024-02-16
(86)【国際出願番号】 US2022034851
(87)【国際公開番号】W WO2022272029
(87)【国際公開日】2022-12-29
(31)【優先権主張番号】63/215,044
(32)【優先日】2021-06-25
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】523483083
【氏名又は名称】アイシー アナリティカ，エルエルシー
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100109346
【弁理士】
【氏名又は名称】大貫 敏史
(74)【代理人】
【識別番号】100117189
【弁理士】
【氏名又は名称】江口 昭彦
(74)【代理人】
【識別番号】100134120
【弁理士】
【氏名又は名称】内藤 和彦
(72)【発明者】
【氏名】ワンダーリッヒ，リチャード
(72)【発明者】
【氏名】スペクター，ジョセフ エス．
(72)【発明者】
【氏名】ドレナン，パトリック ジー．
(72)【発明者】
【氏名】デグナン，ブライアン
【テーマコード（参考）】
2G132
【Ｆターム（参考）】
2G132AB01
2G132AD04
2G132AE22
2G132AK17
2G132AK18
2G132AK22
(57)【要約】
装置がリング発振器の集合を有する。命令レジスタブロックが、リング発振器の集合内の各リング発振器を順次アドレス指定し、駆動するように構成される。マルチプレクサが、リング発振器の集合内の各リング発振器に接続されている入力線と、出力線とを備える。パルスカウンタがマルチプレクサの出力線に接続され、選択された時間枠内の選択されたリング発振器の振動数をカウントし、複数のビット周波数カウント出力信号を形成する。データシフトレジスタが複数のビット周波数カウント出力信号を受け取り、シリアル周波数カウント出力信号を生成する。
【特許請求の範囲】
【請求項1】
リング発振器の集合と、リング発振器の前記集合内の各リング発振器を順次アドレス指定し、駆動するように構成された命令レジスタブロックと、
リング発振器の前記集合内の各リング発振器に接続された入力線と、出力線とを有するマルチプレクサと、
前記マルチプレクサの前記出力線に接続され、選択された時間枠内の選択されたリング発振器の振動数をカウントし、複数のビット周波数カウント出力信号を形成するためのパルスカウンタと、
前記複数のビット周波数カウント出力信号を受け取り、シリアル周波数カウント出力信号を生成するためのデータシフトレジスタと
を備える装置。
【請求項2】
リング発振器ストランドを形成する入力ノードおよび出力ノードの一様なセットを有する、請求項１に記載の装置。
【請求項3】
複数の等しく構成されたリング発振器ストランドに接続された請求項２に記載の装置。
【請求項4】
前記入力ノードが、命令クロックノード、命令信号ノード、立上りトリガ信号ノード、基準信号ノード、リセット信号ノード、データクロック信号ノード、ラッチ信号ノード、およびデータ信号ノードを含む、請求項２に記載の装置。
【請求項5】
前記出力ノードが、命令クロックノード、命令信号ノード、立上りトリガ信号ノード、基準信号ノード、リセット信号ノード、データクロック信号ノード、ラッチ信号ノード、およびデータ信号ノードを含む、請求項２に記載の装置。
【請求項6】
前記入力ノードが、入力要求信号ノード、入力データ信号ノード、入力確認信号ノード、命令信号ノード、立上りトリガ信号ノード、基準信号ノード、ｄｏｎｅ信号ノード、およびリセット信号ノードを含む、請求項２に記載の装置。
【請求項7】
前記出力ノードが、入力要求信号ノード、入力データ信号ノード、入力確認信号ノード、命令信号ノード、立上りトリガ信号ノード、基準信号ノード、ｄｏｎｅ信号ノード、およびリセット信号ノードを含む、請求項２に記載の装置。
【請求項8】
前記命令レジスタブロックが、クロック信号に応答してシリアル－パラレルデシリアライザを実装する、請求項１に記載の装置。
【請求項9】
リング発振器の前記集合が、それぞれの選択された時間枠を確立する立上りトリガ信号に応答する、請求項１に記載の装置。
【請求項10】
前記マルチプレクサが同期平衡論理ＡＮＤツリーである、請求項１に記載の装置。
【請求項11】
前記マルチプレクサが平衡入力ツリーである、請求項１に記載の装置。
【請求項12】
前記パルスカウンタが、オーバーフロー条件を識別するためにスティッキービットセルと共にシリアルに接続されたクロックドｄｉｖｉｄｅ－ｂｙ－２セルを備える、請求項１に記載の装置。
【請求項13】
前記データシフトレジスタが、交替および非重複クロック信号に応答する、シリアルに接続されたラッチを備える、請求項１に記載の装置。
【請求項14】
前記命令レジスタブロックが、入力要求信号、入力データ信号、および入力確認信号に応答してシリアル－パラレルデシリアライザを実装する、請求項１に記載の装置。
【請求項15】
前記データシフトレジスタが、入力要求信号、入力データ信号、および入力確認信号に応答する、請求項１に記載の装置。
【請求項16】
前記命令レジスタブロックが、非同期フリップフロップを使用してシリアル－パラレルデシリアライザを実装する、請求項１に記載の装置。
【請求項17】
前記パルスカウンタが、オーバーフロー条件を識別するためにスティッキービットセルと共にシリアルに接続されたセルフクロックドｄｉｖｉｄｅ－ｂｙ－２セルを備える、請求項１に記載の装置。
【請求項18】
前記データシフトレジスタが、シリアルに接続された非同期フリップフロップを備える、請求項１に記載の装置。【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
[0001] 本願は、参照によりその内容が本明細書に組み込まれる、２０２１年６月２５日に出願された米国仮特許出願第６３／２１５，０４４号の優先権を主張する。
[0001] 本願は、参照によりその内容が本明細書に組み込まれる、２０２１年６月２５日に出願された米国仮特許出願第６３／２１５，０４４号の優先権を主張する。
【0002】
[0002] 本発明は、一般には半導体ウェハの検査に関する。より詳細には、本発明は、ウェハスクライブライン内のリング発振器を測定するためのスケーラブルデジタルインフラストラクチャを実装するための技法に関する。
【背景技術】
【0003】
[0003] 図１は、ウェハ１０４上のパッドとの接続を行うプローブカード１０２に接続された試験機器１００を含む周知の半導体ウェハ試験システムを示す。図２は、個々のチップ２００を有する半導体ウェハ１０４を示す。個々のチップ２００は、スクライブライン２０２によって分離されるチップの行および列を形成する。スクライブライン２０２内に、試験回路２０４がある。試験回路２０４は、ウェハレベル試験中に使用される。試験が完了したとき、鋸が使用されて、スクライブラインの領域が切断され、後続のパッケージングのために個々のチップが分割される。この切断プロセスは、スクライブライン内の試験回路２０４を破壊する。図３は、ゲートパッド３００、ソースパッド３０２、およびドレインパッド３０４を有する単純な試験回路を示す。プローブカードニードル３０６がドレインパッド３０４に接続される。
【0004】
[0004] 図４は従来技術のリング発振器４００を示す。リング発振器４００は、イネーブルステージとして動作可能な論理ＮＡＮＤゲート４０２と、その後に続く奇数個のインバータ、このケースでは４０４＿１、４０４＿２、および４０４＿３とを有し、出力Ｑを生成する。フィードバックループ４０６が出力信号をイネーブルステージ４０２に返す。出力信号は、デジタル信号１（高）とデジタル信号０（低）との間で振動する。振動の周波数は、すべてのステージの時間遅延に依存する。リング発振器の周波数は、定義済みの時間枠の間のデジタル信号高とデジタル信号低との間のトグル数によってキャプチャーされる。
【0005】
[0005] リング発振器は、ウェハ１０４のスクライブライン２０２内、および／またはウェハ１０４の個々のチップ２００内に配置される試験回路である。リング発振器は、製造プロセスの電力、性能、面積、および歩留まりの洞察を得るために使用される。性能は、測定された周波数に相関する。電力は、測定された電流に相関する。歩留まりは、多くのサンプリングしたリング発振器の統計的変動によって評価される。
【発明の概要】
【発明が解決しようとする課題】
【0006】
[0006] 単一のリング発振器は、すべてのプロセス変動源をカバーすることができず、単一のリング発振器から変動源を分離すること、さらにはリング発振器の小規模なセットから変動源を分離することもできない。その代わりに、寸法の大規模なセットにわたって増分式に変動する数十のリング発振器が求められている。そのようなインフラストラクチャは、高速で、極端なプロセス変動に対してロバストである必要があり、信頼できるデータを生成する必要がある。本明細書の開示はこうした問題に対処する。
【課題を解決するための手段】
【0007】
[0007] 装置がリング発振器の集合を有する。命令レジスタブロックが、リング発振器の集合内の各リング発振器を順次アドレス指定し、駆動するように構成される。マルチプレクサが、リング発振器の集合内の各リング発振器に接続されている入力線と、出力線とを備える。パルスカウンタがマルチプレクサの出力線に接続され、選択された時間枠内の選択されたリング発振器の振動数をカウントし、複数のビット周波数カウント出力信号を形成する。データシフトレジスタが複数のビット周波数カウント出力信号を受け取り、シリアル周波数カウント出力信号を生成する。
【0008】
[0008] 添付の図面と共に行われる以下の詳細な説明と共に、本発明がより完全に理解される。
【図面の簡単な説明】
【0009】
【図1】[0009]従来技術で周知の半導体ウェハ試験システムを示す図である。
【図2】[0010]試験回路をホストするスクライブラインを有する従来技術の半導体ウェハを示す図である。
【図3】[0011]従来技術の試験回路および関連するプローブカードニードルを示す図である。
【図4】[0012]従来技術のリング発振器を示す図である。
【図5】[0013]本発明の一実施形態に従って構成されたリング発振器ストランドを示す図である。
【図6】[0014]ストランドの単純化した特徴付けである。
【図7】[0015]本発明の一実施形態に従って構成されたストランドの階層を示す図である。
【図8】[0016]本発明の一実施形態に従って構成されたストランドに関連する処理動作を示す図である。
【図9】[0017]同期ストランドの一実施形態に関連する信号を示す図である。
【図10】[0018]本発明の一実施形態に従って構成された同期ストランドチェーンを示す図である。
【図11】[0019]本発明の一実施形態に従って構成された同期ストランドを示す図である。
【図12】[0020]本発明の一実施形態に従って構成された同期命令レジスタを示す図である。
【図13】[0021]本発明の一実施形態に従って構成された同期リング発振器のバンクを示す図である。
【図15】[0023]本発明の一実施形態に従って構成された同期平衡ＡＮＤ（ＢＡＮＤ）ツリーマルチプレクサを示す図である。
【図16】[0024]本発明の一実施形態に従って構成されたＢＡＮＤセルを示す図である。
【図17】[0025]本発明の一実施形態に従って構成された平衡入力ツリーを示す図である。
【図18】[0026]本発明の一実施形態に従って構成されたパルスカウンタを示す図である。
【図19】[0027]本発明の一実施形態に従って使用される２つの回路による分割を示す図である。
【図20】[0028]本発明の一実施形態に従って使用される２つの回路による別の分割を示す図である。
【図21】[0029]本発明の一実施形態に従って使用されるスティッキービット回路を示す図である。
【図22】[0030]本発明の一実施形態に従って使用される同期データレジスタを示す図である。
【図23】[0031]本発明の一実施形態に従って構成された非同期ストランドを示す図である。
【図24】[0032]本発明の一実施形態に従って使用される非同期チェーンを示す図である。
【図25】[0033]本発明の一実施形態の動作を特徴付ける非同期チェーンタイミング図である。
【図26】[0034]本発明の一実施形態に従って使用される非同期処理動作を示す図である。
【図27】[0035]本発明の一実施形態に従って構成された非同期リング発振器バンクを示す図である。
【図28】[0036]非同期リング発振器バンクタイミング図である。
【図29】[0037]本発明の一実施形態に従って構成された非同期ＡＮＤツリーを示す図である。
【図30】[0038]本発明の一実施形態に従って使用される非同期命令レジスタを示す図である。
【図31】[0039]本発明の一実施形態に従って構成された非同期パルスカウンタである。
【図32】[0040]本発明の一実施形態に従って使用される遅延チェーンである。
【図33】[0041]本発明の一実施形態に従って使用されるＭｕｌｌｅｒ－Ｃモジュール回路である。
【図34】[0042]本発明の一実施形態に従って使用される非同期データレジスタである。
【発明を実施するための形態】
【0010】
[0043] 図面のいくつかの図全体にわたって、同様の参照番号は対応する部分を指す。
【0011】
[0044] 図５は、本明細書でストランドと呼ばれるものについての基本アーキテクチャを示す。本発明の非同期実施形態と同期実施形態はどちらも、ストランド５００を形成する同一の機能ブロックを有する。
【0012】
[0045] ブロック５０２は、ＳＡを介して注目のリング発振器（ＲＯ）または入力を選択することによって試験のためのシステムを構成する役割を果たす命令レジスタであり、Ａは試験ブロックのアドレスであり、ＮはＳＮ個の選択可能な全選択肢の総数である。
【0013】
[0046] ブロック５０４はＲＯのバンクである。ＲＯのバンクは、選択線Ｓを介して選択される基準発振器（ＲＥＦ＿ＯＳＣ）などの他の基準入力を含むことができる。
【0014】
[0047] ブロック５０６は、各ＲＯからの出力信号を単一の出力に組み合わせるマルチプレクサ（またはＭＵＸ）である。一度にただ１つのＲＯが駆動され、振動するので、その振動はブロック５０６の出力線（右側）上に現れる唯一の振動であり、次いでそれがブロック５０８に提供される。
【0015】
[0048] ブロック５０８はパルスカウンタ（または周波数カウンタ）である。このブロックは、統合ウィンドウと呼ばれる固定期間内に生じる振動数をカウントする。したがって、このカウントは周波数（または駆動されたＲＯの速度）に比例する。
【0016】
[0049] ブロック５１０は、試験機器１００などのオフチップに配置されるコンピュータへの測定データのフローを管理するデータシフトレジスタである。
【0017】
[0050] 図６は、ｍ個の入力およびｍ個の出力を有するストランド５００の単純化した特徴である。図７は、ストランド５００＿１～５００＿Ｎの階層を示す。物理設計（ＰＤ）を通じて、ならびに論理的にストランドが共にタイリングされるとき、ストランドの幅ｍの入力および出力を接続することができるので、図７のストランドのチェーンは可能である。ストランドチェーンを作成するために接続された複数のストランドがあるケースでは、チェーンは、単一のストランドと同様に動作を有するが、同時の動作および測定を可能にする。動作は、ストランドのそれぞれの中のＲＯを同時に測定することができることを除いて、同様である。命令レジスタ初期化工程に対する機能的挙動変化は、各ストランド内の第１のＲＯ位置に論理「１」をシフトインすることである。各ストランド内のＲＯが選択され、動作し、測定されるので、動作の残りの部分は単一のストランドと同じであるが、これはチェーン内でパラレルに生じる。次いで、すべての選択された試験構造についてデータがシリアルにシフトアウトされる。
【0018】
[0051] 図８は、標準的なＲＯデータ取得動作を示す。最初に、システムがリセットされる（８００）。次いで、デジタル信号「１」がブロック５０２の命令レジスタの第１のビット内にシフトされ、第１のＲＯが選択される（８０２）。パルス信号Φがブロック５０２の命令シフトレジスタに印加され、選択されたＲＯ上の振動が開始される（８０４）。同一の信号がトグルされ、ＲＯ振動が停止される（８０６）。データがラッチされる（８０８）。たとえば、ブロック５０８のパルスカウンタからのデータが、ブロック５１０のシフトレジスタにラッチされる。次いで、ブロック５１０のＤＯＵＴ信号を形成するために、Ｎビットのデータがシフトアウトされる（８１０）。次いで、ブロック５０８のパルスカウンタがリセットされる（８１２）。ブロック５０２の命令レジスタ内にゼロがシフトされる（８１４）。次いで、別のＲＯを試験するかどうかが判定される（８１６）。試験する場合（８１６－はい）、デジタル信号０がシフトレジスタ内にシフトされる（８２０）。これにより、初期デジタル信号１が伝播するので次のＲＯがアドレス指定される。試験が完了するまで（８１６－いいえ）、ブロック８０４～８１６が反復される。
【0019】
[0052] 図９は、同期ストランドの一実施形態に関連する信号を示す。同期ストランドは、任意の数のＲＯを選択し、実行し、その周波数を測定するための独立式（self-contained）ブロックである。図５に示されるように、同期ストランド５００は、ブロック５０２内の命令レジスタと、ブロック５０４内のテスト構造ＲＯ０～ＲＯＮ－１のバンクと、ブロック５０８内のカウンタと、ブロック５１０内のデータレジスタとを備える。一度に１つのＲＯが測定され、非重複クロックを通じてデータ制御完全性が達成される。シフトレジスタ内の非重複クロックは、変動を処理するためのロバストネスを向上させる。１つまたは多くのデバイスをタイリングすることを可能にするシリアルインターフェースを通じてスケーラビリティが達成される。この手法はまた、高速なカウンタ回路（counter circuits at speed）と選択回路とを試験および検証するために使用される命令レジスタおよびデータレジスタおよび基準発振器に関する、走査完全性などのデータ健全性および有効性を保証するための方法をも含む。
【0020】
[0053] 図１０は、同期ストランドのチェーンを示す。チェーンまたは単一のストランドは、ＲＯを選択および測定するための完全に機能するコンプレックス（fully functioning complex）であり、どちらもトップレベル設計のために適しており、したがって任意の数の同種または異種ストランドを共に接続してチェーンを形成することができる。Ｍ個のストランドが共に接続される場合、得られるチェーンはＭ個のＲＯを同時に測定することができる。物理インターフェースの観点からは、ストランドおよびチェーンは同一の入力および出力信号を有し、そのことはタイリングを可能にする。
【0021】
[0054] このアーキテクチャの利点は、物理的実装をタイルとして配置することができ、アーキテクチャがＲＯの数と共に線形にスケーリングされることである。
【0022】
[0055] 図１１は、図９および１０の信号を、１つのストランドの異なるストランドブロックにマッピングする。命令レジスタブロック１１０２は、１対Ｎデシリアライザを実装するクロックドＦＩＦＯである。命令レジスタブロックシフトレジスタは非重複クロックｉｃｌｋ０およびｉｃｌｋ１を使用する。ＩＮＳＴＲは１ビットのシリアルデータ入力であり、ＩＮＳＴＲｏｕｔは１ビットのシリアルデータ出力である。ＳＥＬバスは、ＲＯおよびテスト構造の総数（ＦＩＦＯの深さと同等である）を表すＮビット幅の出力である。
【0023】
[0056] ＲＯバンクブロック１１０４は、ＲＯと、場合によっては他の試験および検証構造とを含む。ＳＥＬバスは、ＲＯおよびテスト構造の総数（ＦＩＦＯの深さと同等である）を表すＮビット幅の入力である。信号Φは、統合時間ウィンドウを作成するためにＲＯ振動の開始と停止との間で制御を交替させる立上りトリガイベントである。ｒｅｆは任意選択の外部基準発振器からの入力信号である。ＯＳＣ信号は、明示的なＲＯからのものか、または基準発振器信号である、選択されたＲＯ出力である。Φｏｕｔおよびｒｅｆｏｕｔは、それぞれΦおよびｒｅｆのバッファリングされた出力である。
【0024】
[0057] 平衡ＡＮＤ（ＢＡＮＤ）ツリーブロック１１０６は、ＣＯＵＮＴＥＲブロック５０８内への入力のために、選択されたＯＳＣｉ信号をＯＳＣＯＵＴに伝播させるための受動ＭＵＸである。この構造は論理的には単にＡＮＤであるが、最適なアーキテクチャは、ＢＡＮＤ構造、または理想的には平衡入力ツリー（ビット）構造を伴うものである。
【0025】
[0058] カウンタブロック１１０８は、ＤＩＶ２セルから設計された非同期カウンタである。このカウンタは、ＯＳＣパルスごとに増分する（Ｍ－１）ビットカウンタであり、ビットＭは最後のデータビットであり、オーバーフロー検出のためのスティッキービットである。ＤＯＮＥ信号は、カウンタがカウントを終了したことを示す。ＲＳＴ信号は、データがキャプチャーされたことを示し、カウンタにリセットすることを伝える、データレジスタから返されるイベントである。
【0026】
[0059] データシフトレジスタブロック１１１０は、カウンタブロック５０８からＤＡＴＡＭ信号を取り、シフトレジスタを通じてデータをシフトアウトするための手段を作成する。データシフトレジスタは非重複クロックｄｃｌｋ０およびｄｃｌｋ１を有する。このブロックは、Ｍ対１シリアライザを実装する同期ＦＩＦＯである。ＤＡＴＡは入力データであり、ＤＡＴＡＯＵＴは、このブロックをチェーニングすることを可能にする出力データである。
【0027】
[0060] 図１２は同期命令レジスタ１２００を示す。命令レジスタの目的は、シリアルストリームを取得し、パラレルにし、シリアル－パラレルデシリアライザを実装することによって、注目のＲＯを選択することである。このレジスタは、ラッチブロックＬの任意の選択と共に実装することができる。ビットの総数は、Ｎ個のＲＯおよび基準発振器入力の間で選択するためのＮ＋１ビットである。
【0028】
[0061] 図１３は、本発明の一実施形態による同期ＲＯバンクを示す。図１４は、図１３の回路の動作を実演する信号タイミング例である。信号Φは、経時的な統合時間ウィンドウ（図１４のτ０とτθの間の時間として示される）を作成するためにＲＯ振動の開始とＲＯ振動の停止との間で制御を交替させる立上りトリガイベントである。信号Φにより、ＲＯは、注目の構造ｉについての選択制御線Ｓｉに基づいて、振動出力をＯＳＣ線に渡す。したがって、ＯＳＣ０は、Ｓ０がイネーブルされる間にτ０とτθの間で振動しているように示され、ＯＳＣ１は、Ｓ１がイネーブルされる間の別のサイクル中に振動しているように示されている。信号Φの立上りによって振動がオンとなり、後のΦの立上りによってオフとなる。この２重の立上り挙動により、不確定なオンチップ遅延がある場合でも、一貫した振動時間ウィンドウが保証される。この待ち時間がターンオンおよびターンオフ立上り信号で存在し、したがって打ち消されるからである。
【0029】
[0062] 図１５は、一致する立上りおよび立下り遅延で動作する平衡ＡＮＤ（ＢＡＮＤ）ツリーを示す。ＲＯの数が増加するにつれて、発振器信号は、より多くのＢＡＮＤセルを通過する必要がある。振動信号の立上りおよび立下り遅延が不平衡である場合、信号が破壊されることがある。ＢＡＮＤセル内の立上りおよび立下り遅延の平衡は、この信号破壊を回避する。
【0030】
[0063] このＢＡＮＤツリーＭＵＸは、ＢＡＮＤツリーを介する伝播遅延を監視するためのイベント信号経路を含まないという点で非同期実装とは異なる。図１７の平衡入力ツリー（ＢＩＴ）を平衡ＡＮＤツリーのために使用することができるが、選択線も渡さなければならない。平衡ＡＮＤツリーは、ＢＡＮＤブロックから作成されるとき、ディセーブルＲＯが論理「１」出力を有することを必要とし、ＢＩＴ構造は、選択線も含まれるのでこの挙動を必要としない。
【0031】
[0064] 図１６は、本発明の一実施形態に従って使用することのできる平衡ＡＮＤセルを示す。出力Ｆは、入力ＡおよびＢの論理ＡＮＤ関数である。従来のＡＮＤセルとは異なり、この回路は対称な立上りおよび立下り時間を有する。
【0032】
[0065] 図１７の平衡入力ツリー（ＢＩＴ）は、図１５のＢＡＮＤの改良版である。ＢＡＮＤ構造は、ＡＮＤセル内のＮＭＯＳおよびＰＭＯＳトランジスタの強度について任意のオフセットの平衡を取るが、ワイヤ相互接続でのどんなオフセットの平衡も取らない。図１７のビットは、ワイヤ誘導オフセットとトランジスタ誘導オフセットのどちらも平衡を取る。
【0033】
[0066] 図１８はパルスカウンタを示す。パルスカウンタは、オーバーフロー条件をマークするためのスティッキービットセルと共に、「ｄｉｖｉｄｅ－ｂｙ－２」（ＤＩＶ２）セルのリップルカウンタから構築される。このカウンタでは、状態機械内のクロックがなく、したがってカウンタはセルフクロックされる。ＯＳＣＩＮ上のパルスごとにＤ［０：Ｎ－１］の値が増分され、Ｄ［Ｎ］でのビットがオーバーフロー検出を実装する。
【0034】
[0067] 図１９および２０は、ｄｉｖｉｄｅ－ｂｙ－２回路の２つの可能な実装を示す。これらの回路は、Ｄフリップフロップによってｄｉｖｉｄｅ－ｂｙ－２を実装する。ＯＵＴは、ＩＮのトグルに対して１つおきにトグルし、それによってＯＵＴ周波数はＩＮ周波数の厳密に半分である。
【0035】
[0068] 図２１は、図１８のスティッキービットモジュールの可能な実装を示す。このモジュールは、ＲＳＴ信号を介してリセットされるまで状態を保つ。この回路の特徴は、Ｓが高となるとき、Ｑが、状態をクリアするＲＳＴ信号によってリセットされるまで、論理「１」の高のままとなることである。リセット時に、Ｑ信号は論理「０」の低状態に戻る。
【0036】
[0069] 図２２は、パラレルカウンタデータを取り、シリアルビットストリームを形成するシリアライザを実装する同期データレジスタを示す。レジスタは透過的ラッチＬから構築され、交替する非重複クロックｄｃｌｋ０およびｄｃｌｋ１を伴う２つの連続するラッチがフリップフロップを形成する。フリップフロップチェーンは、非同期カウンタデータの幅であるシフトレジスタを形成するためにＭビット長である。シフトレジスタの各ビットはまた、シフトレジスタをサンプルモードからシフトモードに切り換えるためのＭＵＸをも含み、カウンタからのデータがシフトレジスタ内にロードされる。
【0037】
[0070] 図２３は、非同期ストランドの一実施形態を示す。非同期ストランドは、任意の数のＲＯの周波数を選択し、実行し、測定するための独立式ブロックである。非同期ストランドは、命令レジスタブロック２３０２、テスト構造のバンクブロック２３０４、ＡＮＤツリーブロック２３０６、カウンタブロック２３０８、およびデータレジスタブロック２３１０を備える。非同期実装の利点は、１つまたは複数のＲＯが同時に測定されることである。非同期制御回路は、特に極限のプロセスおよび電圧変動の下で、信頼性を向上させ、試験時間を低減する。１つまたは多くのデバイスをタイリングすることを可能にするシリアルインターフェースを通じて、スケーラビリティが達成される。この手法はまた、高速なカウンタ回路と選択回路とを試験および検証するために使用される命令レジスタおよびデータレジスタおよび基準発振器に関する、走査完全性などのデータ正確性を保証するための方法をも含む。
【0038】
[0071] 命令レジスタブロック２３０４は、１対Ｎデシリアライザを実装する非同期先入れ先出し（ＦＩＦＯ）である。入力境界について、Ｒ０、Ｉ０、Ａ０は、それぞれ入力要求信号、入力データ信号、および入力確認信号である。出力境界について、ＲＮ、ＩＮ、ＡＮは、それぞれ出力要求信号、出力データ信号、および入力確認信号である。ＳＥＬバスは、ＲＯおよびテスト構造の総数（ＦＩＦＯの深さと同等である）を表すＮビット幅の出力である。
【0039】
[0072] ＲＯバンクブロック２３０４は、ＲＯと、場合によっては他の試験および検証構造とを含む。ＳＥＬバスは、ＲＯおよびテスト構造の総数（ＦＩＦＯの深さと同等である）を表すＮビット幅の入力である。信号Φは、統合時間ウィンドウを作成するためにＲＯ振動の開始と停止との間で制御を交替させる立上りトリガイベントである。ｒｅｆは外部基準発振器からの入力信号である。ＯＳＣ信号は、明示的なＲＯからのものか、または基準発振器信号である、選択されたＲＯ出力である。Φｏｕｔおよびｒｅｆｏｕｔは、それぞれΦおよびｒｅｆのバッファリングされた出力である。Ｃは、振動時間枠を反映し、遅延してシフトされるイベントタイミング信号であり、それによって、選択されたＲＯから、もはやパルスが来ていないことをカウンタにシグナリングするために最終的に使用される。
【0040】
[0073] ＡＮＤツリーブロック２３０６は、ＣＯＵＮＴＥＲブロック２３０８内への入力のために、選択されたＯＳＣｉ信号をＯＳＣＯＵＴに伝播させるための受動ＭＵＸである。この構造は論理ＡＮＤであるが、最適なアーキテクチャは、ＢＡＮＤ構造、または理想的にはＢＩＴを伴うものである。このブロックはまた、カウンタブロックにＲとして渡される、ＡＮＤツリーのワーストケース遅延をキャプチャーするためのイベント信号経路をも含む。
【0041】
[0074] カウンタブロック２３０８は非同期カウンタである。このカウンタは、ＯＳＣパルスごとに増分する（Ｍ－１）ビットカウンタであり、ビットＭは最後のデータビットであり、オーバーフロー検出のためのスティッキービットである。Ｒは、その遅延がＯＳＣ経路よりも長い入力イベント信号である。ＤＯＮＥ信号は、カウンタがカウントを終了したことを示す。ＲＳＴ信号は、データがキャプチャーされたことを示し、カウンタにリセットすることを伝える、データレジスタから返されるイベントである。
【0042】
[0075] データシフトレジスタブロック２３１０は、カウンタブロック２３０８からＤＡＴＡＭ信号を取得し、非同期シフトレジスタを通じてデータをシフトアウトするための手段を作成する。このブロックは、Ｍ対１シリアライザを実装する非同期ＦＩＦＯである。入力境界について、Ｓ０、Ｄ０、Ｂ０は、それぞれ入力要求信号、入力データ信号、および入力確認信号である。出力境界について、ＳＭ、ＤＭ、ＢＭは、それぞれ出力要求信号、出力データ信号、および入力確認信号である。
【0043】
[0076] 図２４は、非同期ストランドのチェーンを示す。図２５は、図２４の回路に関連する信号タイミングを示す。チェーンおよび単一のストランドは、ＲＯを選択および測定するための完全に機能するブロックである。どちらもトップレベル設計のために適しており、したがって任意の数の同種または異種ストランドを共に接続してチェーンを形成することができる。Ｍ個のストランドが共に接続される場合、得られるチェーンはＭ個のＲＯを同時に測定することができる。物理インターフェースの観点からは、ストランドおよびチェーンは同一の入力および出力信号を有し、そのことはタイリングを可能にする。
【0044】
[0077] 図２５は、４つのビットについての非同期タイミングの一例である。線１１、１２、１９、２１、２３、２５、２９、３６、３８、４０、および４２は、外部で制御される信号であり、線１０、１３、１４、１５、１６、１８、２０、２２、２４、２６、２８、３０、３１、３２、３３、３４、３５、３７、３９、４１、および４３は内部で生成される制御信号である。回路はエッジトリガイベントによって駆動される。タイミング図は境界から参照され、したがってＩ０上のアドレス「１」は初期シフトについて明示的であるが、次のシフトについては内部であり、その結果、論理「０」が、最初のものの後にＲＯごとにＩ０上に提示されるはずである。試験挙動についてのフローチャートが図２６に提示される。試験は、単一の論理「１」を命令レジスタ内にシフトして、第１のＲＯを選択することによって実施される。次いで、信号Φがトグルされ、次いで再びトグルされる。Φの立上りの間の時間差が統合ウィンドウである。ＤＯＮＥは、データがデータレジスタ内にラッチされる準備ができていることを示すためにカウンタの整定時間よりも低速であることが保証されるイベント信号である。ＤＯＮＥがアサートされた後、ＳＭ上のイベントがアサートされ、ＤＭ上のデータビットが提示され、ＢＭは、ＤＭ上のデータが有効であることを示す。ＳＭおよびＢＭのサイクリングが、すべてのデータがＤＭを介して読み取られるまで続行される。次いで、命令レジスタが、次のＲＯを選択するためにクロックされる。
【0045】
[0078] 図２６は、本発明の一実施形態に従って構成された非同期チェーンに関連する処理動作を示す。最初に、Ｉ０がデジタル信号「１」にセットされる（２６００）。次いで、イベントが命令レジスタに関してＲ０上でセットされる（２６０２）。命令レジスタからの確認信号Ａ０が待機される（２６０４）。信号が受け取られるまで、判定ブロック２６０６がブロック２６０４にループバックする。その後に、Φがデジタル信号「１」にパルス化される（２６０８）。Φが再びパルス化されるまで（２６１２）、統合ウィンドウが生じる（２６１０）。次いで、イベントＤＯＮＥ信号の待機がある（２６１４）。信号が受け取られるまで、判定ブロック２６１６がブロック２６１４にループバックする。その後、イベントがＳＭ上でセットされる（２６１８）。ＢＭイーブンが受け取られるまで、ブロック２６２０および２６２２がループとして動作する。次いで、ビットがＤＭ上で読み取られる（２６２４）。すべてのビットが読み取られたとき、イベントがＳＭ上でセットされる。追加のＲＯを試験する必要がある場合（２６２０－はい）、制御はブロック２６０２に戻る。
【0046】
[0079] 図２７は非同期ＲＯバンクを示す。図２８は、図２７の回路に関連する信号についてのタイミング図である。信号Φは、統合時間ウィンドウを作成するためにＲＯ振動の開始と停止との間で制御を交替させる立上りトリガイベントである。Φ信号により、ＲＯまたは基準発振器は、注目の構造ｉについての選択制御線Ｓｉに基づいて、振動出力をＯＳＣ線に渡す。Φ信号の立上りによってＲＯ振動がイネーブルされ、後のΦ信号の立上りによってオフとなる。この２重の立上り挙動により、不確定なオンチップ遅延を仮定する場合でも、一貫した振動時間ウィンドウが保証される。この待ち時間がターンオンおよびターンオフ立上り信号で存在し、したがって打ち消されるからである。遅延セルは、信号Ｃを生成するために、任意のＲＯの最長のループ時間よりも長い必要がある。この信号Ｃは、カウンタが安定したときを判断するために使用される。代替として、Ｃは、各ＯＳＣ出力からの遅延によって生成することができる。
【0047】
[0080] 図２８は、τ０とτθの間の統合時間ウィンドウを示す。ＯＳＣ０およびＯＳＣ１上で示されるように、Φ信号により、ＲＯが振動出力をＯＳＣ線に渡す。遅延信号Ｃは、遅延線を介する信号Φの遅延を提示する。この遅延が、タイミング図ではＣｔとして示されている。
【0048】
[0081] 図２９は非同期論理ＡＮＤツリーを示す。平衡ＡＮＤツリーは、発振器間で一致する遅延経路を有する働きをする。このツリーはまた、完了要素（completion element）を必要とする。この構成要素の特徴は、ＣとＲの間の遅延要素が任意のＯＳＣからＯＳＣＯＵＴへのワーストケース伝播遅延よりも長い遅延である必要があることである。この全体の構造は、２入力ＢＡＮＤゲートの分散階層として実装されるＮ＋１入力ＡＮＤツリーである。この構造は、ＲＯ出力を受動的に多重化する機能を実施する。選択されたＲＯのみが、ＡＮＤツリーの入力のうちの１つに振動信号を伝播していることになり、この振動はＯＳＣＯＵＴに伝播する。選択されないＲＯは、選択されたＲＯの振動をブロックしないように論理レベルを高にアサートする。平衡ＡＮＤツリーのためにＢＩＴを使用することができるが、選択線を通過しなければならない。平衡ＡＮＤツリーは、ＢＡＮＤブロックから作成されるとき、ディセーブルＲＯが論理「１」出力を有することを必要とし、ＢＩＴ構造は、選択線も含まれるのでこの挙動を必要としない。
【0049】
[0082] 図３０は非同期命令レジスタを示す。非同期命令レジスタは、非同期フリップフロップ（ＡＦＦ）から構築される。命令レジスタの目的は、シリアルストリームを取得し、パラレルにし、シリアル－パラレルデシリアライザを実装することによって、注目のＲＯまたは基準構造を選択することである。ＡＦＦは、非同期ＦＩＦＯの１ビットの基本構成要素であり、ハンドシェーキングの方法として要求信号Ｒ、確認信号Ａを使用して、データが設計により非同期にバンドルされる。Ｎ個のＲＯおよび基準発振器入力の間で選択するためのＮ＋１個の合計ビットがある。
【0050】
[0083] 図３１は非同期パルスカウンタを示す。非同期カウンタは、オーバーフロー条件をマークするためのスティッキービットセルと共に、ＤＩＶ２セルから構築される。非同期とは、状態機械内にクロックがないこと、およびカウンタがセルフクロックされることを指す。ＯＳＣＩＮ上のパルスごとにＤ［０：Ｎ－１］の値が増分され、Ｄ［Ｎ］でのビットがオーバーフロー検出を実装する。図３２の遅延ブロックは、非同期センサアレイの全バンドルデータ非同期制御プロトコルについてのイベント信号生成を実施する。複数のストランドが共に接続されてチェーンが形成されるとき、ＤＯＮＥＩＮが使用される。データをシフトアウトする前に、すべてのカウンタが安定すべきである。
【0051】
[0084] 図３３は、「Ｃ」を有するＡＮＤセルによって表されるＭｕｌｌｅｒ－Ｃモジュールを示す。この回路は、以下の論理真理表で示されるようにエッジイベント信号に対して特殊なＡＮＤ機能を実施するために使用される。
【0052】
【表1】
従来のＡＮＤセルとは異なり、入力が異なるとき、状態が保持される。
【0053】
[0085] 図３４は非同期データレジスタを示す。データレジスタは非同期フリップフロップＡＦＦから構築される。データレジスタの目的は、パルスカウンタからデータをロードし、パラレル－シリアルシリアライザを作成することである。ＡＦＦは、パルスカウンタの幅Ｍと一致する深さＭを有するレジスタの基本構成要素である。ロード信号ＬによってイネーブルされるＭＵＸを使用して、データがカウンタからロードされる。カウンタｉからのビットは、線Ｄｂｉを介してロードされるビットに対応する。ハンドシェーキングの方法として要求信号Ｓ、確認信号Ｂを使用して、データがシリアル出力のための設計により非同期にバンドルされる。
【0054】
[0086] 上記の説明は、説明のために、本発明の完全な理解を与えるために特定の用語を用いた。しかしながら、本発明を実施するために特定の詳細は不要であることが当業者には明らかとなるであろう。したがって、本発明の特定の実施形態の上記の説明は、例示および説明のために提示されるものである。上記の説明は、網羅的なものではなく、開示される厳密な形態に本発明を限定するものでもなく、明らかに、上記の教示に鑑みて多くの修正および変形が可能である。本発明の原理およびその実際の適用を最良に説明するために実施形態が選ばれ、説明され、それによって、企図される特定の用途に適合するように本発明および様々な実施形態を他の当業者が最良に利用することが可能となる。以下の特許請求の範囲およびその均等物が本発明の範囲を定義するものとする。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【国際調査報告】