知財求人 - 知財ポータルサイト「IP Force」
特表2024-523597ノイズシェーピング逐次比較レジスタ（ＳＡＲ）アナログデジタル変換器
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-06-28
(54)【発明の名称】ノイズシェーピング逐次比較レジスタ（ＳＡＲ）アナログデジタル変換器
(51)【国際特許分類】
H03M 1/46 20060101AFI20240621BHJP
【ＦＩ】
H03M1/46
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023579792
(86)(22)【出願日】2022-07-13
(85)【翻訳文提出日】2023-12-26
(86)【国際出願番号】 US2022036919
(87)【国際公開番号】W WO2023009313
(87)【国際公開日】2023-02-02
(31)【優先権主張番号】17/385,709
(32)【優先日】2021-07-26
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507364838
【氏名又は名称】クアルコム，インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】ベザド・シェイコレスラミ
(72)【発明者】
【氏名】マルセリーヌ・ケリー・チャンバケ・ヤプティ
(72)【発明者】
【氏名】プラティーク・トリパティ
(72)【発明者】
【氏名】ホンイン・ワン
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA02
5J022CA00
5J022CF01
5J022CF02
5J022CF07
(57)【要約】
特定の態様では、アナログデジタル変換器（ＡＤＣ）は、第１の入力部と、第２の入力部と、出力部とを有する比較器を含む。ＡＤＣはまた、比較器の第１の入力部に結合されたデジタルアナログ変換器（ＤＡＣ）と、スイッチング回路と、比較器の第１の入力部とスイッチング回路との間に結合された第１のキャパシタと、比較器の第１の入力部とスイッチング回路との間に結合された第２のキャパシタと、入力部および出力部を有する増幅回路であって、増幅回路の入力部はスイッチング回路に結合されている、増幅回路と、を含む。ＡＤＣは、増幅回路の出力部とＤＡＣとの間に結合された第１のスイッチと、入力部および出力部を有する逐次比較レジスタ（ＳＡＲ）であって、ＳＡＲの入力部は比較器の出力部に結合されており、ＳＡＲの出力部はＤＡＣに結合されている、逐次比較レジスタ（ＳＡＲ）と、を更に含む。
【特許請求の範囲】
【請求項1】
第１の入力部、第２の入力部、および出力部を有する比較器と、前記比較器の前記第１の入力部に結合されたデジタルアナログ変換器（ＤＡＣ）と、
スイッチング回路と、
前記比較器の前記第１の入力部と前記スイッチング回路との間に結合された第１のキャパシタと、
前記比較器の前記第１の入力部と前記スイッチング回路との間に結合された第２のキャパシタと、
入力部および出力部を有する増幅回路であって、前記増幅回路の前記入力部は前記スイッチング回路に結合されている、増幅回路と、
前記増幅回路の前記出力部と前記ＤＡＣとの間に結合された第１のスイッチと、
入力部および出力部を有する逐次比較レジスタ（ＳＡＲ）であって、前記ＳＡＲの前記入力部は前記比較器の前記出力部に結合されており、前記ＳＡＲの前記出力部は前記ＤＡＣに結合されている、逐次比較レジスタ（ＳＡＲ）と、を備えるアナログデジタル変換器（ＡＤＣ）。
【請求項2】
前記比較器の前記第２の入力部はコモンモード電圧または接地に結合されている、請求項１に記載のＡＤＣ。
【請求項3】
前記ＤＡＣは容量性ＤＡＣを備える、請求項１に記載のＡＤＣ。
【請求項4】
前記増幅回路は、第１の入力部、第２の入力部、および出力部を有する増幅器であって、前記増幅器の前記第１の入力部が前記増幅回路の前記入力部に結合されており、前記増幅器の前記出力部が前記増幅回路の前記出力部に結合されている、増幅器を備える、請求項１に記載のＡＤＣ。
【請求項5】
前記増幅器の前記第２の入力部は接地に結合されている、請求項４に記載のＡＤＣ。
【請求項6】
サンプリングフェーズ中に、前記第１のスイッチをオンにし、変換フェーズ中に、前記第１のスイッチをオフにする、ように構成されたコントローラを更に備える、請求項４に記載のＡＤＣ。
【請求項7】
前記変換フェーズ中に、前記ＳＡＲは、前記ＤＡＣにデジタル信号を出力し、
前記比較器の前記出力部からの比較信号に基づいて前記デジタル信号のＮビットを分解するように構成されている、請求項６に記載のＡＤＣ。
【請求項8】
前記増幅回路は、前記増幅器の前記出力部と前記増幅器の前記第１の入力部との間に結合された第２のスイッチを更に備える、請求項４に記載のＡＤＣ。
【請求項9】
前記増幅回路は、前記増幅器の前記第１の入力部と接地との間に結合された第３のスイッチを更に備える、請求項８に記載のＡＤＣ。
【請求項10】
サンプリングフェーズ中に、前記第１のスイッチをオンにし、前記第２のスイッチをオフにし、前記第３のスイッチをオフにし、変換フェーズ中に、前記第１のスイッチをオフにし、前記第２のスイッチをオンにし、前記第３のスイッチをオンにするように構成されたコントローラを更に備える、請求項９に記載のＡＤＣ。
【請求項11】
前記変換フェーズ中に、前記ＳＡＲは、前記ＤＡＣにデジタル信号を出力し、
前記比較器の前記出力部からの比較信号に基づいて前記デジタル信号のＮビットを分解するように構成されている、請求項１０に記載のＡＤＣ。
【請求項12】
前記増幅回路は、前記増幅器の前記出力部とコモンモード電圧との間に結合された第４のスイッチを更に備える、請求項９に記載のＡＤＣ。
【請求項13】
前記スイッチング回路は、前記第１のキャパシタの端子と前記ＡＤＣの入力部との間に結合された第２のスイッチと、
前記第２のキャパシタの端子と前記ＡＤＣの前記入力部との間に結合された第３のスイッチと、
前記第１のキャパシタの前記端子と前記増幅回路の前記入力部との間に結合された第４のスイッチと、
前記第２のキャパシタの前記端子と前記増幅回路の前記入力部との間に結合された第５のスイッチと、を備える、請求項１に記載のＡＤＣ。
【請求項14】
第１のサンプリングフェーズ中に、前記第２のスイッチをオンにし、前記第３のスイッチをオフにし、前記第４のスイッチをオフにし、前記第５のスイッチをオンにし、第２のサンプリングフェーズ中に、前記第１のスイッチをオフにし、前記第３のスイッチをオンにし、前記第４のスイッチをオンにし、前記第５のスイッチをオフにする、ように構成されたコントローラを更に備える、請求項１３に記載のＡＤＣ。
【請求項15】
前記スイッチング回路は、前記第１のキャパシタの前記端子と接地との間に結合された第６のスイッチと、
前記第２のキャパシタの前記端子と前記接地との間に結合された第７のスイッチとを更に備える、請求項１３に記載のＡＤＣ。
【請求項16】
第１のサンプリングフェーズ中に、前記第２のスイッチをオンにし、前記第３のスイッチをオフにし、前記第４のスイッチをオフにし、前記第５のスイッチをオンにし、前記第６のスイッチをオフにし、前記第７のスイッチをオフにし、第１の変換フェーズ中に、前記第２のスイッチをオフにし、前記第３のスイッチをオフにし、前記第４のスイッチをオフにし、前記第５のスイッチをオフにし、前記第６のスイッチをオンにし、前記第７のスイッチをオフにし、
第２のサンプリングフェーズ中に、前記第２のスイッチをオフにし、前記第３のスイッチをオンにし、前記第４のスイッチをオンにし、前記第５のスイッチをオフにし、前記第６のスイッチをオフにし、前記第７のスイッチをオフにし、
第２の変換フェーズ中に、前記第２のスイッチをオフにし、前記第３のスイッチをオフにし、前記第４のスイッチをオフにし、前記第５のスイッチをオフにし、前記第６のスイッチをオフにし、前記第７のスイッチをオンにする、ように構成されたコントローラを更に備える、請求項１５に記載のＡＤＣ。
【請求項17】
前記第１の変換フェーズおよび前記第２の変換フェーズの各々の最中に、前記ＳＡＲは、前記ＤＡＣにデジタル信号を出力し、
前記比較器の前記出力部からの比較信号に基づいて前記デジタル信号のＮビットを分解するように構成されている、請求項１６に記載のＡＤＣ。
【請求項18】
前記第１のサンプリングフェーズおよび前記第２のサンプリングフェーズの各々の最中に、前記コントローラは前記第１のスイッチをオンにするように構成されている、請求項１６に記載のＡＤＣ。
【請求項19】
前記第１の変換フェーズおよび前記第２の変換フェーズの各々の最中に、前記コントローラは、前記第１のスイッチをオフにするように構成されている、請求項１８に記載のＡＤＣ。
【請求項20】
前記スイッチング回路は、第１のサンプリングフェーズ中に、前記第１のキャパシタの端子を前記ＡＤＣの入力部に結合させ、前記第２のキャパシタの端子を前記増幅回路の前記入力部に結合させ、
第２のサンプリングフェーズ中に、前記第２のキャパシタの前記端子を前記ＡＤＣの前記入力部に結合させ、前記第１のキャパシタの前記端子を前記増幅回路の前記入力部に結合させるように構成されている、請求項１に記載のＡＤＣ。
【請求項21】
前記スイッチング回路は、第１の変換フェーズ中に、前記第１のキャパシタの前記端子を接地に結合させ、
第２の変換フェーズ中に、前記第２のキャパシタの前記端子を前記接地に結合させるように更に構成されている、請求項２０に記載のＡＤＣ。
【請求項22】
前記スイッチング回路は、前記第１の変換フェーズ中に、前記第２のキャパシタの前記端子をフローティングさせ、
前記第２の変換フェーズ中に、前記第１のキャパシタの前記端子をフローティングさせるように更に構成されている、請求項２１に記載のＡＤＣ。
【請求項23】
前記第１の変換フェーズおよび前記第２の変換フェーズの各々の最中に、前記ＳＡＲは、前記ＤＡＣにデジタル信号を出力し、
前記比較器の前記出力部からの比較信号に基づいて前記デジタル信号のＮビットを分解するように構成されている、請求項２１に記載のＡＤＣ。
【請求項24】
アナログデジタル変換器（ＡＤＣ）であって、第１の入力部、第２の入力部、および出力部を有する比較器と、
前記ＡＤＣの入力部および前記比較器の前記第１の入力部に結合されたデジタルアナログ変換器（ＤＡＣ）と、
前記ＡＤＣの前記入力部に結合されたスイッチング回路と、
前記比較器の前記第１の入力部と前記スイッチング回路との間に結合された第１のキャパシタと、
前記比較器の前記第１の入力部と前記スイッチング回路との間に結合された第２のキャパシタと、
入力部および出力部を有する増幅回路であって、前記増幅回路の前記入力部は前記スイッチング回路に結合されている、増幅回路と、
前記増幅回路の前記出力部と前記ＤＡＣとの間に結合された第１のスイッチと、
入力部、第１の出力部、および第２の出力部を有する逐次比較レジスタ（ＳＡＲ）であって、前記ＳＡＲの前記入力部は前記比較器の前記出力部に結合され、前記ＳＡＲの前記第１の出力部は前記ＤＡＣに結合され、前記第２の出力部は前記ＡＤＣの出力部に結合されている、逐次比較レジスタ（ＳＡＲ）と、を備えるアナログデジタル変換器（ＡＤＣ）と、
前記ＡＤＣの前記入力部に結合された受信機と、
前記ＡＤＣの前記出力部に結合されたプロセッサと、を備えるシステム。
【請求項25】
アナログデジタル変換器（ＡＤＣ）におけるノイズシェーピングの方法であって、前記ＡＤＣは、出力部を有するデジタルアナログ変換器（ＤＡＣ）と、前記ＤＡＣの前記出力部に結合された第１の入力部およびコモンモード電圧または接地に結合された第２の入力部を有する比較器と、第１のキャパシタと、増幅回路とを含み、前記方法は、第１のサンプリングフェーズ中に、
前記ＤＡＣの前記出力部と前記ＡＤＣの入力部との間に前記第１のキャパシタを結合させることと、
第１の変換フェーズ中に、
前記ＤＡＣの前記出力部と接地との間に前記第１のキャパシタを結合させることと、
第２のサンプリングフェーズ中に、
前記ＤＡＣの前記出力部と前記増幅回路の入力部との間に前記第１のキャパシタを結合させることと、
前記増幅回路の出力部を前記ＤＡＣの前記出力部に結合させることと、を含む方法。
【請求項26】
前記ＡＤＣは第２のキャパシタも含み、前記方法は、前記第１のサンプリングフェーズ中に、
前記ＤＡＣの前記出力部と前記増幅回路の前記入力部との間に前記第２のキャパシタを結合させることと、
前記増幅回路の前記出力部を前記ＤＡＣの前記出力部に結合させることと、
前記第２のサンプリングフェーズ中に、
前記ＤＡＣの前記出力部と前記ＡＤＣの前記入力部との間に前記第２のキャパシタを結合させることと、
第２の変換フェーズ中に、
前記ＤＡＣの前記出部力と前記接地との間に前記第２のキャパシタを結合させることと、を更に含む、請求項２５に記載の方法。
【請求項27】
前記第１の変換フェーズおよび前記第２の変換フェーズの各々の最中に、前記ＤＡＣにデジタル信号を出力することと、
前記比較器の出力部からの比較信号に基づいて前記デジタル信号のＮビットを分解することと、を更に含む、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２１年７月２６日に米国特許庁に出願された非仮出願第１７／３８５，７０９号の優先権および利益を主張し、その内容全体が、以下に全文が完全に記載されるかのように、およびすべての適用可能な目的のために、本明細書に組み込まれる。
本出願は、２０２１年７月２６日に米国特許庁に出願された非仮出願第１７／３８５，７０９号の優先権および利益を主張し、その内容全体が、以下に全文が完全に記載されるかのように、およびすべての適用可能な目的のために、本明細書に組み込まれる。
【背景技術】
【0002】
分野
本開示の態様は、全般的にはアナログデジタル変換器（ＡＤＣ）に関し、より具体的には逐次比較ＡＤＣに関する。
本開示の態様は、全般的にはアナログデジタル変換器（ＡＤＣ）に関し、より具体的には逐次比較ＡＤＣに関する。
【0003】
背景
アナログ信号をデジタル信号に変換するために、アナログデジタル変換器（ＡＤＣ）が使用される。ＡＤＣの１つのタイプが逐次比較ＡＤＣであり、これは、逐次デジタル比較を用いてアナログ信号をデジタル信号に変換する。ＡＤＣは、先進技術において低電力ＡＤＣを実装するために普及している。
アナログ信号をデジタル信号に変換するために、アナログデジタル変換器（ＡＤＣ）が使用される。ＡＤＣの１つのタイプが逐次比較ＡＤＣであり、これは、逐次デジタル比較を用いてアナログ信号をデジタル信号に変換する。ＡＤＣは、先進技術において低電力ＡＤＣを実装するために普及している。
【発明の概要】
【課題を解決するための手段】
【0004】
以下は、そのような実施形態の基本的理解をもたらすために、１つ以上の実施形態の簡略化された概要を提示する。この概要は、すべての企図された実施形態の網羅的な概観ではなく、すべての実施形態の主要なまたは重要な要素を特定することも、いずれかのまたはすべての実施形態の範囲を描写することも意図されていない。その唯一の目的は、後で提示される、より詳細な説明の前置きとして、１つ以上の実施形態のいくつかの概念を簡略化された形で提示することである。
【0005】
第１の態様は、アナログデジタル変換器（ＡＤＣ）に関する。ＡＤＣは、第１の入力部、第２の入力部、および出力部を有する比較器を含む。ＡＤＣはまた、比較器の第１の入力部に結合されたデジタルアナログ変換器（ＤＡＣ）と、スイッチング回路と、比較器の第１の入力部とスイッチング回路との間に結合された第１のキャパシタと、比較器の第１の入力部とスイッチング回路との間に結合された第２のキャパシタと、入力部および出力部を有する増幅回路であって、増幅回路の入力部はスイッチング回路に結合されている、増幅回路と、を含む。ＡＤＣは、増幅回路の出力部とＤＡＣとの間に結合された第１のスイッチと、入力部および出力部を有する逐次比較レジスタ（ＳＡＲ）であって、ＳＡＲの入力部は比較器の出力部に結合されており、ＳＡＲの出力部はＤＡＣに結合されている、逐次比較レジスタ（ＳＡＲ）と、を更に含む。
【0006】
第２の態様は、システムに関する。システムは、アナログデジタル変換器（ＡＤＣ）を含む。ＡＤＣは、第１の入力部、第２の入力部、および出力部を有する比較器と、ＡＤＣの入力部および比較器の第１の入力部に結合されたデジタルアナログ変換器（ＤＡＣ）と、ＡＤＣの入力部に結合されたスイッチング回路と、比較器の第１の入力部とスイッチング回路との間に結合された第１のキャパシタと、比較器の第１の入力部とスイッチング回路との間に結合された第２のキャパシタと、入力部および出力部を有する増幅回路であって、増幅回路の入力部はスイッチング回路に結合されている、増幅回路と、増幅回路の出力部とＤＡＣとの間に結合された第１のスイッチと、入力部、第１の出力部、および第２の出力部を有する逐次比較レジスタ（ＳＡＲ）であって、ＳＡＲの入力部が比較器の出力部に結合されており、ＳＡＲの第１の出力部がＤＡＣに結合されており、第２の出力部がＡＤＣの出力部に結合されている、逐次比較レジスタ（ＳＡＲ）と、を含む。システムはまた、ＡＤＣの入力部に結合された受信機およびＡＤＣの出力部に結合されたプロセッサを含む。
【0007】
第３の態様は、アナログデジタル変換器（ＡＤＣ）におけるノイズシェーピングの方法に関する。ＡＤＣは、出力部を有するデジタルアナログ変換器（ＤＡＣ）と、ＤＡＣの出力部に結合された第１の入力部およびコモンモード電圧または接地に結合された第２の入力部を有する比較器と、第１のキャパシタと、増幅回路とを含む。本方法は、第１のサンプリングフェーズ中に、ＤＡＣの出力部とＡＤＣの入力部との間に第１のキャパシタを結合させることと、第１の変換フェーズ中に、ＤＡＣの出力部と接地との間に第１のキャパシタを結合させることと、第２のサンプリングフェーズ中に、ＤＡＣの出力部と増幅回路の入力部との間に第１のキャパシタを結合させることと、増幅回路の出力部をＤＡＣの出力部に結合させることと、を含む。
【図面の簡単な説明】
【0008】
【図1】本開示の特定の態様による、ＡＤＣを含むシステムの一例を示す図である。
【図2】本開示の特定の態様による、ＡＤＣを含むシステムの別の例を示す図である。
【図3】本開示の特定の態様による、逐次比較ＡＤＣの一例を示す図である。
【図4】本開示の特定の態様による、容量性デジタルアナログ変換器（ＤＡＣ）を含むＡＤＣの一例を示す図である。
【図5】本開示の特定の態様による、容量性ＤＡＣの例示的な実施形態を示す図である。
【図6】本開示の特定の態様による、電荷共有を使用するノイズシェーピングを用いるＡＤＣの一例を示す図である。
【図7】本開示の特定の態様による、電荷共有に起因するノイズシェーピングの劣化の一例を示すプロットである。
【図8】本開示の特定の態様による、ノイズシェーピングを用いる、第１のキャパシタおよび第２のキャパシタを含むＡＤＣの一例を示す図である。
【図10】本開示の特定の態様による、増幅回路の例示的な実施形態を示す図である。
【図12】本開示の特定の態様による、スイッチング回路の例示的な実施形態を示す図である。
【図13】本開示の特定の態様による、自動ゼロ化回路を含む増幅回路の例示的な実施形態を示す図である。
【図14A】本開示の特定の態様による、自動ゼロ化フェーズ中の増幅回路の等価回路の一例を示す図である。
【図14B】本開示の特定の態様による、サンプリングフェーズ中の増幅回路の等価回路の一例を示す図である。
【図15】本開示の特定の態様による、ノイズシェーピングの方法を示すフローチャートである。
【発明を実施するための形態】
【0009】
以下に記載される詳細な説明は、添付の図面に関連して、様々な構成の説明として意図され、本明細書で説明される概念が実践され得る唯一の構成を表すことを意図したものではない。詳細な説明は、様々な概念の完全な理解をもたらす目的で、具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実践され得ることが業者には明らかとなろう。いくつかの事例では、よく知られている構造および構成要素は、そのような概念を曖昧にするのを避けるために、ブロック図の形式で示されている。
【0010】
アナログ信号をデジタル信号に変換するシステムにおいてＡＤＣが使用される場合がある。この関連で、図１は、特定の態様による、入力部１４２および出力部１４４を有するＡＤＣ１４０を含むシステム１１０の一例を示す。ＡＤＣ１４０は、ＡＤＣ１４０の入力部１４２におけるアナログ信号を、ＡＤＣ１４０の出力部１４４におけるデジタル信号に変換するように構成される。システム１１０はまた、受信機１３０およびプロセッサ１５０を含み得る。受信機１３０は、入力部１３２と、ＡＤＣ１４０の入力部１４２に結合された出力部１３４とを有する。プロセッサ１５０は、ＡＤＣ１４０の出力部１４４に結合されている。
【0011】
一例では、システム１１０は、ワイヤレス通信デバイス（例えば、ハンドセット）の一部であり得る。この例では、受信機１３０の入力部１３２は、１つ以上のアンテナ１２０に結合されていてもよく、受信機１３０は、１つ以上のアンテナ１２０を介して入力部１３２において無線周波数（ＲＦ）信号を受信するように構成されている。ＲＦ信号は、基地局、アクセスポイント、または別のワイヤレス通信デバイスから送信され得る。受信機１３０は、受信したＲＦ信号をアナログベースバンド信号に処理し、アナログベースバンド信号をデジタル変換のためにＡＤＣ１４０に出力するように構成されていてもよい。受信機１３０によって実施される処理は、周波数ダウンコンバージョン、フィルタリング、増幅などを含んでもよい。ＡＤＣ１４０は、アナログベースバンド信号をデジタル信号に変換し、デジタル信号をプロセッサ１５０に出力する。プロセッサ１５０は、デジタル信号を処理してデジタル信号からデータを復元してもよい。プロセッサ１５０によって実施される処理は、復調、復号などを含み得る。プロセッサ１５０は、プロセッサコア、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、若しくは別のプログラマブルロジックデバイス、またはそれらの任意の組合せを含み得る。
【0012】
図２は、特定の態様による、入力部２４２および出力部２４４を有するＡＤＣ２４０を含むシステム２１０の別の例を示す。ＡＤＣ２４０は、ＡＤＣ２４０の入力部２４２におけるアナログ信号を、ＡＤＣ２４０の出力部２４４におけるデジタル信号に変換するように構成されている。システム２１０はまた、受信機２３０およびプロセッサ２５０を含む。受信機２３０は、入力部２３２と、ＡＤＣ２４０の入力部２４２に結合された出力部２３４とを有する。プロセッサ２５０は、ＡＤＣ２４０の出力部２４４に結合されている。
【0013】
この例では、受信機２３０の入力部２３２は、有線チャネル２２０に結合されており、有線チャネル２２０を介してアナログ信号を受信するように構成され得る。有線チャネル２２０（有線リンクとも呼ばれる）は、１つ以上の金属トレース、１つ以上の金属ワイヤ、ケーブル、またはそれらの任意の組合せを含み得る。この例では、有線チャネル２２０は、デバイス２２５と受信機２３０の入力部２３２との間に結合されており、デバイス２２５内の送信ドライバ（図示せず）が、有線チャネル２２０を介して受信機２３０にアナログ信号を送信する。デバイス２２５は、周辺デバイス、オーディオデバイス、センサデバイス（例えば、温度センサ、医療センサなど）、または別のタイプのデバイスを含み得る。
【0014】
この例では、受信機２３０は、有線チャネル２２０からのアナログ信号を処理して処理済みアナログ信号にし、処理済みアナログ信号をデジタル変換のためにＡＤＣ２４０に出力してもよい。受信機２３０によって実施される処理は、増幅、等化などを含み得る。ＡＤＣ２４０は、処理済みアナログ信号をデジタル信号に変換し、デジタル信号を処理のためにプロセッサ２５０に出力する。プロセッサ２５０は、プロセッサコア、オーディオコーデック、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、若しくは別のプログラマブルロジックデバイス、またはそれらの任意の組合せを含んでもよい。
【0015】
図１のＡＤＣ１４０および図２のＡＤＣ２４０はそれぞれ、逐次比較ＡＤＣ（逐次比較レジスタ（ＳＡＲ）ＡＤＣとも呼ばれる）を用いて実装されてもよい。逐次比較ＡＤＣは、比較器、デジタルアナログ変換器（ＤＡＣ）、および逐次比較レジスタ（ＳＡＲ）を含んでもよい。ＳＡＲは、（デジタルコードとも呼ばれる）デジタル信号をＤＡＣに出力し、ＤＡＣは、デジタル信号を出力電圧に変換する。比較器は、ＤＡＣの出力電圧をアナログ入力電圧と比較し、ＳＡＲとの比較に基づいて比較信号を出力する。ＳＡＲは、比較信号に基づいてデジタル信号のビットを逐次的に分解し、デジタル信号の分解されたビットは、アナログ入力電圧のデジタル表現であるデジタル値を提供する。ＳＡＲの（例えば、フリップフロップおよび／または組合せ論理を用いる）様々な実施形態が、当該技術分野においてよく知られている。ＳＡＲは、ＳＡＲ論理と呼ばれることもある。
【0016】
図３は、逐次比較ＡＤＣ３１０の一例の簡略化したブロック図を示す。ＡＤＣ３１０は、アナログ入力３１２において（「Ｖｉｎ」とラベル付けされる）アナログ入力電圧を受信して、アナログ入力電圧Ｖｉｎをデジタル値に変換し、デジタル出力３１５においてデジタル値を出力するように構成されている。デジタル値は、アナログ入力電圧Ｖｉｎのデジタル表現を提供する。
【0017】
ＡＤＣ３１０は、サンプルアンドホールド回路３２０、比較器３３０、ＳＡＲ３４０、およびＤＡＣ３５０を含む。サンプルアンドホールド回路３２０は、ＡＤＣ３１０のアナログ入力３１２に結合された入力部３２２と、出力部３２４とを有する。比較器３３０は、サンプルアンドホールド回路３２０の出力部３２４に結合された第１の入力部３３２と、第２の入力部３３４と、出力部３３６とを有する。ＳＡＲ３４０は、比較器３３０の出力部３３６に結合された入力部３４２と、第１の出力部３４４と、ＡＤＣ３１０のデジタル出力３１５に結合された第２の出力部３４６とを有する。ＤＡＣ３５０は、ＳＡＲ３４０の第１の出力部３４４に結合された入力部３５２と、比較器３３０の第２の入力部３３４に結合された出力部３５４とを有する。
【0018】
サンプルアンドホールド回路３２０は、入力部３２２においてアナログ入力電圧Ｖｉｎを受信して、アナログ入力電圧Ｖｉｎをサンプリングし、サンプリングされたアナログ入力電圧Ｖｉｎを出力部３２４においてホールドするように構成されている。ＤＡＣ３５０は、入力部３５２においてＳＡＲ３４０からＮビットのデジタル信号を受信し、デジタル信号をＤＡＣ電圧（「ＶＤＡＣ」とラベル付けされる）に変換し、出力部３５４においてＤＡＣ電圧ＶＤＡＣを出力するように構成されている。
【0019】
比較器３３０は、サンプリングされたアナログ入力電圧Ｖｉｎを第１の入力部３３２において受信し、ＤＡＣ電圧ＶＤＡＣを第２の入力部３３４において受信し、サンプリングされたアナログ入力電圧ＶｉｎをＤＡＣ電圧ＶＤＡＣと比較し、比較に基づいて出力部３３６において比較信号を出力するように構成されている。特定の態様では、比較信号の論理値（すなわち、論理状態）は、サンプリングされたアナログ入力電圧ＶｉｎがＤＡＣ電圧ＶＤＡＣより大きいか小さいかを示す。ＳＡＲ３４０は、以下で更に論じるように、比較器３３０からの比較信号およびＤＡＣ３５０を使用して、サンプリングされたアナログ入力電圧Ｖｉｎをデジタル出力３１５におけるデジタル値に変換するように構成されている。
【0020】
ＡＤＣ３１０は、サンプリングフェーズおよび（ＳＡＲフェーズとも呼ばれる）変換フェーズを含むアナログデジタル変換動作において、アナログ入力電圧Ｖｉｎをデジタル出力３１５におけるデジタル値に変換する。サンプリングフェーズ中に、サンプルアンドホールド回路３２０は、アナログ入力電圧Ｖｉｎをサンプリングするように構成されている。変換フェーズ中に、サンプルアンドホールド回路３２０は、サンプリングされたアナログ入力電圧Ｖｉｎを比較器３３０の第１の入力部３３２に出力するように構成されている。
【0021】
変換フェーズ中に、ＳＡＲ３４０は、比較器３３０からの比較信号およびＤＡＣ３５０を使用して、サンプリングされたアナログ入力電圧Ｖｉｎをデジタル値に変換する。これを行うために、ＳＡＲ３４０は、第１の出力部３４４を介してＮビットのデジタル信号をＤＡＣ３５０に出力し、バイナリサーチまたは別のサーチアルゴリズムを使用して比較器３３０からの比較信号に基づいてデジタル信号のＮビットを逐次的に分解する。ＳＡＲ３４０は、（デジタルコードとも呼ばれる）デジタル信号の最上位ビット（ＭＳＢ）を用いてバイナリサーチを開始する。ＭＳＢを分解するために、ＳＡＲ３４０は、ＭＳＢを１に設定し、デジタル信号の残りのビットを０に設定してもよい。次いで、ＳＡＲ３４０は、比較器３３０からの比較信号に基づいてＭＳＢを分解することができる。例えば、比較信号が、ＤＡＣ電圧ＶＤＡＣがサンプリングされたアナログ入力電圧Ｖｉｎより小さいことを示す場合、ＳＡＲ３４０はＭＳＢを１のビット値に分解してもよく、比較信号が、ＤＡＣ電圧ＶＤＡＣがサンプリングされたアナログ入力電圧Ｖｉｎより大きいことを示す場合、ＳＡＲ３４０はＭＳＢを０のビット値に分解してもよい。
【0022】
ＭＳＢを分解した後、ＳＡＲ３４０は、デジタル信号の残りのビットの各々について上記プロセスを繰り返して、デジタル信号の残りのビットを分解する。デジタル信号のＮビットすべてが分解された後、ＳＡＲ３４０は、分解されたビットを第２の出力部３４６を介してＡＤＣ３１０のデジタル出力３１５にて出力する。デジタル信号の分解されたビットは、サンプリングされたアナログ入力電圧Ｖｉｎのデジタル表現であるデジタル値を提供する。
【0023】
特定の態様では、ＤＡＣ３５０は容量性ＤＡＣを用いて実装され得る。これらの態様では、サンプルアンドホールド機能を容量性ＤＡＣ内に組み込んで、別個のサンプルアンドホールド回路（例えば、サンプルアンドホールド回路３２０）の必要性をなくしてもよい。この関連で、図４は、容量性ＤＡＣ４２０を含む逐次比較ＡＤＣ４１０の一例を示す。容量性ＤＡＣ４２０は、当該技術分野において既知の様々な容量性ＤＡＣのいずれか１つを用いて実装されてもよい。容量性ＤＡＣ４２０の例示的な実施形態について、図５を参照しながら以下で更に説明する。以下で更に論じるように、容量性ＤＡＣ４２０は、デジタル信号（デジタルコードとも呼ばれる）のビット値に基づいて、ＳＡＲ３４０からのデジタル信号を有限個の電圧のうちの１つに変換するように構成されている。
【0024】
ＡＤＣ４１０はまた、上で論じた比較器３３０およびＳＡＲ３４０を含む。ＡＤＣ４１０は、アナログ入力４１２において（「Ｖｉｎ」とラベル付けされる）アナログ入力電圧を受信して、アナログ入力電圧Ｖｉｎをデジタル値に変換し、デジタル出力４１５においてデジタル値を出力するように構成されている。
【0025】
この例では、容量性ＤＡＣ４２０は、第１の入力部４２２、第２の入力部４２４、および出力部４２６を有する。第１の入力部４２２は、ＡＤＣ４１０のアナログ入力４１２に結合されており、第２の入力部４２４は、ＳＡＲの第１の出力部３４４に結合されている。容量性ＤＡＣ４２０の出力部４２６は、比較器３３０の第１の入力部３３２に結合されている。比較器３３０の第２の入力部３３４は、コモンモード電圧ＶＣＭに結合されている。
【0026】
ＡＤＣ４１０は、サンプリングフェーズおよび変換フェーズを含むアナログデジタル変換動作において、アナログ入力電圧Ｖｉｎをデジタル出力４１５におけるデジタル値に変換するように構成される。サンプリングフェーズ中に、容量性ＤＡＣ４２０は、アナログ入力電圧Ｖｉｎをサンプリングするように構成されている。変換フェーズ中に、容量性ＤＡＣ４２０は、ＳＡＲ３４０からのデジタル信号をＤＡＣ電圧ＶＤＡＣに変換するように構成されている。
【0027】
容量性ＤＡＣ４２０は、出力部４２６において（「Ｖｏｕｔ」とラベル付けされる）出力電圧を出力する。一例では、出力電圧Ｖｏｕｔは、サンプリングされたアナログ入力電圧ＶｉｎとＤＡＣ電圧ＶＤＡＣとの間の差に等しい電圧を含む。出力電圧Ｖｏｕｔはまた、以下で更に論じるように、コモンモード電圧ＶＣＭを含み得る。この例では、比較器３３０は、容量性ＤＡＣ４２０の出力電圧Ｖｏｕｔをコモンモード電圧ＶＣＭと比較し、その比較に基づいて比較信号をＳＡＲ３４０に出力する。
【0028】
変換フェーズ中に、ＳＡＲ３４０は、バイナリサーチまたは別のサーチアルゴリズムを使用して、ＭＳＢから始まる比較器３３０からの比較信号に基づいてデジタル信号のＮビットを逐次的に分解する。デジタル信号のＮビットすべてが分解された後、ＳＡＲ３４０は、分解されたビットを第２の出力部３４６を介してＡＤＣ４１０のデジタル出力４１５にて出力する。デジタル信号の分解されたビットは、サンプリングされたアナログ入力電圧Ｖｉｎのデジタル表現であるデジタル値を提供する。
【0029】
図５は、特定の態様による、容量性ＤＡＣ４２０の例示的な実施形態を示す。この例では、容量性ＤＡＣ４２０は、キャパシタアレイ５５５、スイッチング回路５７０、およびスイッチ５４０を含む。キャパシタアレイ５５５は、一組のキャパシタ５６０－１～５６０－Ｎを含み、キャパシタ５６０－１～５６０－Ｎの各々が、ＳＡＲ３４０からのデジタル信号のビットのうちのそれぞれの１つに対応する。より具体的には、キャパシタ５６０－ＮはＭＳＢに対応し、キャパシタ５６０－１はデジタル信号の最下位ビット（ＬＳＢ）に対応する。キャパシタ５６０－１～５６０－Ｎの各々が、容量性ＤＡＣ４２０の出力部４２６に結合されたそれぞれの第１の端子５６４－１～５６４－Ｎを有する。
【0030】
特定の態様では、キャパシタ５６０－１～５６０－Ｎはバイナリ重み付けされた静電容量を有し、ＭＳＢに対応するキャパシタ５６０－Ｎは最大の静電容量を有し、ＬＳＢに対応するキャパシタ５６０－１は最小の静電容量を有する。この例では、ＬＳＢに対応するキャパシタ５６０－１の静電容量は、単位静電容量に等しくてもよい。他のキャパシタ５６０－２～５６０－Ｎの静電容量は次式で与えることができる：
Ｃｋ＝Ｃｕ・２ｋ （１）
式中、Ｃｕは単位静電容量であり、ｋはｋ＝０からｋ＝Ｎ－１までの値を有する静電容量インデックスである。式（１）において、ｋ＝０はキャパシタ５６０－１の静電容量に対応し、ｋ＝Ｎ－１はキャパシタ５６０－Ｎの静電容量に対応する。したがって、静電容量Ｃ０は、ＬＳＢに対応するキャパシタ５６０－１の静電容量であり、静電容量ＣＮ－１は、ＭＳＢに対応するキャパシタ５６０－Ｎの静電容量である。この例では、図５に示すキャパシタ５６０－Ｎ～５６０－２の各々は、すぐ右にあるキャパシタの静電容量の２倍にほぼ等しい静電容量を有する。例えば、キャパシタ５６０－Ｎは、キャパシタ５６０－（Ｎ－１）の２倍の静電容量を有し、キャパシタ５６０－（Ｎ－１）は、キャパシタ５６０－（Ｎ－２）の２倍の静電容量を有し、以下同様である。
Ｃｋ＝Ｃｕ・２ｋ （１）
式中、Ｃｕは単位静電容量であり、ｋはｋ＝０からｋ＝Ｎ－１までの値を有する静電容量インデックスである。式（１）において、ｋ＝０はキャパシタ５６０－１の静電容量に対応し、ｋ＝Ｎ－１はキャパシタ５６０－Ｎの静電容量に対応する。したがって、静電容量Ｃ０は、ＬＳＢに対応するキャパシタ５６０－１の静電容量であり、静電容量ＣＮ－１は、ＭＳＢに対応するキャパシタ５６０－Ｎの静電容量である。この例では、図５に示すキャパシタ５６０－Ｎ～５６０－２の各々は、すぐ右にあるキャパシタの静電容量の２倍にほぼ等しい静電容量を有する。例えば、キャパシタ５６０－Ｎは、キャパシタ５６０－（Ｎ－１）の２倍の静電容量を有し、キャパシタ５６０－（Ｎ－１）は、キャパシタ５６０－（Ｎ－２）の２倍の静電容量を有し、以下同様である。
【0031】
キャパシタアレイ５５５とコモンモード電圧ＶＣＭとの間にスイッチ５４０が結合されている。図５の例では、スイッチ５４０は、キャパシタ５６０－１～５６０－Ｎの第１の端子５６４－１～５６４－Ｎとコモンモード電圧ＶＣＭとの間に結合されている。この例では、キャパシタ５６０－１～５６０－Ｎの第１の端子５６４－１～５６４－Ｎが容量性ＤＡＣ４２０の出力部４２６に結合されているので、スイッチ５４０は、出力部４２６とコモンモード電圧ＶＣＭとの間に結合されている。
【0032】
スイッチング回路５７０は、スイッチ５７２－１～５７２－Ｎを含み、スイッチ５７２－１～５７２－Ｎの各々が、キャパシタアレイ５５５におけるキャパシタ５６０－１～５６０－Ｎのそれぞれの１つに結合されている。スイッチ５７２－１～５７２－Ｎの各々は、以下で更に論じるように、それぞれのキャパシタ５６０－１～５６０－Ｎの第２の端子５６６－１～５６６－Ｎを入力ライン５８４、基準ライン５８６、または接地ライン５８８に選択的に結合させるように構成されている。入力ライン５８４は、容量性ＤＡＣ４２０の第１の入力部４２２に結合されてアナログ入力電圧Ｖｉｎを受信する。基準ライン５８６は基準電圧Ｖｒｅｆに結合されており、接地ライン５８８は接地に結合されている。
【0033】
スイッチング回路５７０はまた、ＳＡＲ３４０からデジタル信号を受信し、変換フェーズ中にデジタル信号のビット値に基づいてスイッチ５７２－１～５７２－Ｎを制御するように構成されたスイッチ制御ロジック５７５を含む。図示を容易にするために、図５では、スイッチ５７２－１～５７２－Ｎとスイッチ制御ロジック５７５との間の個々の接続は示されていない。一例では、デジタル信号のビットが１である場合、スイッチ制御ロジック５７５は、それぞれのスイッチ５７２－１～５７２－Ｎに、それぞれのキャパシタ５６０－１～５６０－Ｎの第２の端子５６６－１～５６６－Ｎを基準ライン５８６に結合させる。デジタル信号のビットがゼロである場合、スイッチ制御ロジック５７５は、それぞれのスイッチ５７２－１～５７２－Ｎに、それぞれのキャパシタ５６０－１～５６０－Ｎの第２の端子５６６－１～５６６－Ｎを接地ライン５８８に結合させる。
【0034】
この例では、サンプリングフェーズ中に、スイッチ５４０はオンにされて（すなわち、閉じられて）、キャパシタ５６０－１～５６０－Ｎの第１の端子５６４－１～５６４－Ｎはコモンモード電圧ＶＣＭに結合される。アナログ入力電圧Ｖｉｎをサンプリングするために、スイッチ制御ロジック５７５は、スイッチ５７２－１～５７２－Ｎの各々に、それぞれのキャパシタ５６０－１～５６０－Ｎの第２の端子５６６－１～５６６－Ｎを、アナログ入力電圧Ｖｉｎを受信する入力ライン５８４に結合させる。図５は、サンプリングフェーズ中のスイッチ５７２－１～５７２－Ｎの位置を示すことに留意されたい。
【0035】
変換フェーズ中に、スイッチ５４０はオフにされて（すなわち、開かれて）、キャパシタ５６０－１～５６０－Ｎの第１の端子５６４－１～５６４－Ｎはコモンモード電圧ＶＣＭから切り離される。また、変換フェーズ中に、容量性ＤＡＣ４２０は、ＳＡＲ３４０からのデジタル信号に基づいて出力部４２６において出力電圧を出力する。出力電圧は次式で与えることができる：
【0036】
【数1】
【0037】
式中、Ｖｏｕｔは容量性ＤＡＣ４２０の出力電圧であり、Ｖｉｎはサンプリングされたアナログ入力電圧Ｖｉｎであり、ＶＣＭはコモンモード電圧であり、Ｖｒｅｆは基準電圧であり、Ｂｋはデジタル信号のビットであり、ｋはビットのインデックスである。この例では、ＢＮ－１はデジタル信号のＭＳＢであり、Ｂ０はデジタル信号のＬＳＢである。
【0038】
変換フェーズ中に、ＳＡＲ３４０は、デジタル信号を容量性ＤＡＣ４２０に出力し、比較器３３０からの比較信号に基づいてデジタル信号のＮビットを逐次的に分解する。特定の態様では、ＳＡＲ３４０は、ＳＡＲ３４０がデジタル信号のＭＳＢから開始するバイナリサーチを使用して、デジタル信号のＮビットを逐次的に分解する。
【0039】
デジタル信号のＭＳＢを分解するために、ＳＡＲ４４０は、ＭＳＢ（すなわち、ＢＮ－１）を１に設定し、デジタル信号の残りのビットの各々（すなわち、ＢＮ－２～Ｂ０）を０に設定する。次いで、ＳＡＲ３４０は、比較器３３０からの比較信号に基づいてＭＳＢを分解する。比較信号が、ＶｏｕｔがＶＣＭより大きいことを示す場合（すなわち、Ｖｏｕｔ－ＶＣＭが０より大きい場合）、ＳＡＲ３４０は、ＭＳＢを０のビット値に分解する。比較信号が、ＶｏｕｔがＶＣＭ未満であることを示す場合（すなわち、Ｖｏｕｔ－ＶＣＭが０未満である場合）、ＳＡＲ３４０は、ＭＳＢを１のビット値に分解する。
【0040】
ＭＳＢ（すなわち、ＢＮ－１）を分解した後、ＳＡＲ３４０は、最上位ビットから２番目のビット（すなわち、ＢＮ－２）を分解する。これを行うために、ＳＡＲ３４０は、ＭＳＢをその分解されたビット値に設定し、最上位ビットから２番目のビット（すなわち、ＢＮ－２）を１に設定し、残りのビット（すなわち、ＢＮ－３からＢ０）を０に設定する。次いで、ＳＡＲ３４０は、比較器３３０からの比較信号に基づいて最上位ビットから２番目のビットを分解する。比較信号が、ＶｏｕｔがＶＣＭより大きいことを示す場合（すなわち、Ｖｏｕｔ－ＶＣＭが０より大きい場合）、ＳＡＲ３４０は、最上位ビットから２番目のビットを０のビット値に分解する。比較信号が、ＶｏｕｔがＶＣＭより小さいことを示す場合（すなわち、Ｖｏｕｔ－ＶＣＭが０未満である場合）、ＳＡＲ３４０は、最上位ビットから２番目のビットを１のビット値に分解する。
【0041】
ＳＡＲ３４０は、デジタル信号の残りのビット（すなわち、ＢＮ－３～Ｂ０）の各々について上記プロセスを繰り返して、デジタル信号の残りのビットを分解する。デジタル信号のＮビット（すなわち、ＢＮ－１からＢ０）すべてが分解された後、ＳＡＲ３４０は、ＡＤＣ４１０のデジタル出力４１５において分解されたビットを出力し、デジタル信号の分解されたビットは、サンプリングされたアナログ入力電圧Ｖｉｎのデジタル表現であるデジタル値を提供する。
【0042】
容量性ＤＡＣ４２０は、図５に示す例示的な実施形態に限定されないことを理解されたい。一般に、容量性ＤＡＣ４２０は、スイッチング回路およびバイナリ重み付けキャパシタを含むことができ、バイナリ重み付けキャパシタの各々は、それぞれの第１の端子およびそれぞれの第２の端子を有する。キャパシタの第１の端子は、容量性ＤＡＣ４２０の出力部４２６に結合されてもよい。変換フェーズ中に、スイッチング回路は、ＳＡＲ３４０からのデジタル信号に基づいて２つ以上の電圧間で、バイナリ重み付けキャパシタの第２の端子のスイッチングを制御する。一例では、２つ以上の電圧は、基準電圧および接地を含む。別の例では、２つ以上の電圧は、正の基準電圧および負の基準電圧を含む。いくつかの実施形態では、キャパシタアレイ５５０は、スリップキャパシタアレイ、または別のタイプのキャパシタアレイを用いて実装されてもよい。キャパシタアレイ５５０はまた、いくつかの実施形態では非バイナリで重み付けされてもよい。したがって、容量性ＤＡＣ４２０は、特定の実施形態に限定されないことを理解されたい。
【0043】
いくつかの実施形態では、コモンモード電圧ＶＣＭはほぼ０であってもよい。これらの実施形態では、比較器３３０の第２の入力部３３４は接地に結合されていてもよく、容量性ＤＡＣ４２０内のスイッチ５４０は、キャパシタ５６０－１～５６０－Ｎの第１の端子５６４－１～５６４－Ｎと接地との間に結合されていてもよい。
【0044】
ＡＤＣ４１０は、入力アナログ電圧Ｖｉｎの変化を追跡するために、上で論じたアナログデジタル変換動作を周期的に実施してもよい。例えば、ＡＤＣ４１０は、複数のＡＤＣサイクルにわたって複数のアナログデジタル変換動作を順次実施してもよく、アナログデジタル変換動作のうちの１つがＡＤＣサイクルの各々において実施される。
【0045】
ＡＤＣ４１０は、デジタル出力４１５において量子化ノイズを被る。これは、ＡＤＣ４１０が、アナログ入力電圧Ｖｉｎを有限個の値のうちの１つを有するデジタル値に量子化するからである。各ＡＤＣサイクルの終わりに、量子化は、容量性ＤＡＣ４２０の出力部４２６において残留電圧Ｖｒｅｓをもたらす。残留電圧Ｖｒｅｓは、サンプリングされたアナログ入力電圧Ｖｉｎと変換フェーズの終わりにおけるデジタル信号の分解されたビットに対応する電圧との間の差に等しい。
【0046】
ＡＤＣは、量子化ノイズを低減させるためにノイズシェーピングを用いることができる。例えば、ノイズシェーピングは、前のＡＤＣサイクルからの残留電圧を現在のＡＤＣサイクルにおいてサンプリングされた入力アナログ電圧Ｖｉｎに加算することによって実現できる。これにより、ｚ領域において与えられたノイズシェーピングが次式で得られる：
Ｙ＝Ｘ＋（１－ｚ－１）Ｑ （３）
式中、ＹはＡＤＣの出力に対応し、ＸはＡＤＣの入力に対応し、Ｑは量子化ノイズに対応する。
Ｙ＝Ｘ＋（１－ｚ－１）Ｑ （３）
式中、ＹはＡＤＣの出力に対応し、ＸはＡＤＣの入力に対応し、Ｑは量子化ノイズに対応する。
【0047】
図６は、式（３）に基づくノイズシェーピングのための一手法を用いるＡＤＣ６０５の一例を示す。この例では、ＡＤＣ６０５は、上で論じた容量性ＤＡＣ４２０、比較器３３０、およびＳＡＲ３４０を含む。ノイズシェーピングのために、ＡＤＣ６０５はまた、増幅器６１０、保持キャパシタ６３０、第１のスイッチ６２０、および第２のスイッチ６２５を含む。増幅器６１０は、容量性ＤＡＣ４２０の出力部４２６に結合された第１の入力部６１２と、コモンモード電圧ＶＣＭに結合された第２の入力部６１４と、出力部６１６とを有する。第１のスイッチ６２０は、容量性ＤＡＣの出力部４２６と保持キャパシタ６３０の第１の端子６３２との間に結合されており、第２のスイッチ６２５は、保持キャパシタ６３０の第１の端子６３２と増幅器６１０の出力部６１６との間に結合されている。保持キャパシタ６３０の第２の端子６３４は接地に結合されている。
【0048】
ＡＤＣサイクルの変換フェーズ中に、第２のスイッチ６２５はオンにされ（すなわち、閉じられ）ており、第１のスイッチ６２０はオフにされている（すなわち、開かれている）。その結果、保持キャパシタ６３０は、増幅器６１０の出力部６１６に結合されている。変換フェーズの終わりに、増幅器６１０は、第１の入力部６１２における残留電圧Ｖｒｅｓを感知し、感知した残留電圧Ｖｒｅｓに基づいて保持キャパシタ６３０を充電することによって、残留電圧Ｖｒｅｓを（容量性ＤＡＣ４２０の出力部４２６に結合された）増幅器６１０の第１の入力部６１２から保持キャパシタ６３０に伝達する。特定の態様では、増幅器６１０の出力部６１６は、コモンモード電圧ＶＣＭを含む場合もあり、したがって、保持キャパシタ６３０を、残留電圧Ｖｒｅｓとコモンモード電圧ＶＣＭとを含む電圧まで充電する場合がある。これらの態様では、保持キャパシタ６３０はコモンモード電圧ＶＣＭを供給するので、図５に示すスイッチ５４０は、サンプリングフェーズ中に開いているかまたはこれらの態様では省略される。
【0049】
次のＡＤＣサイクルのサンプリングフェーズ中に、第２のスイッチ６２５はオフにされ（すなわち、開かれ）、第１のスイッチ６２０はオンにされる（すなわち、閉じられる）。その結果、保持キャパシタ６３０は、容量性ＤＡＣ４２０の出力部４２６に結合される。これにより、保持キャパシタ６３０は、容量性ＤＡＣ４２０内のキャパシタ５６０－１～５６０－Ｎの第１の端子５６４－１～５６４－Ｎに結合され、それにより、残留電圧Ｖｒｅｓの一部分が、電荷共有を介して、次のＡＤＣサイクルにおけるサンプリングされた入力アナログ電圧Ｖｉｎに加算される。サンプリングされた入力アナログ電圧Ｖｉｎに加算される残留電圧Ｖｒｅｓの大きさは次式で与えられる：
【0050】
【数2】
【0051】
式中、ＶＣＳは、電荷共有を介して、サンプリングされた入力アナログ電圧Ｖｉｎに加算される残留電圧Ｖｒｅｓの大きさであり、Ｃ１は、保持キャパシタ６３０の静電容量であり、Ｃ２は、容量性ＤＡＣ４２０におけるキャパシタ５６０－１～５６０－Ｎの総静電容量である。容量性ＤＡＣ４２０に伝達される残留電圧Ｖｒｅｓの大きさは次式で与えることができる：
Ｖｒｔ＝α・Ｖｒｅｓ （５）
式中、Ｖｒｔは、容量性ＤＡＣ４２０に伝達される残留電圧Ｖｒｅｓの大きさであり、αは（例えば、電荷共有に起因して）１未満である。理想的には、式（３）に基づいてノイズシェーピングを完全に実装するためには、αは１に等しい。図６の例では、αはＣ１／（Ｃ１＋Ｃ２）にほぼ等しい。したがって、電荷共有は、残留電圧Ｖｒｅｓをキャパシタ比Ｃ１／（Ｃ１＋Ｃ２）に基づいて低減させる。
Ｖｒｔ＝α・Ｖｒｅｓ （５）
式中、Ｖｒｔは、容量性ＤＡＣ４２０に伝達される残留電圧Ｖｒｅｓの大きさであり、αは（例えば、電荷共有に起因して）１未満である。理想的には、式（３）に基づいてノイズシェーピングを完全に実装するためには、αは１に等しい。図６の例では、αはＣ１／（Ｃ１＋Ｃ２）にほぼ等しい。したがって、電荷共有は、残留電圧Ｖｒｅｓをキャパシタ比Ｃ１／（Ｃ１＋Ｃ２）に基づいて低減させる。
【0052】
ノイズシェーピングはαが小さくなるにつれて劣化し、その一例を図７に示す。図７は、αが１に等しい理想的なケースの量子化ノイズスペクトルの一例７１５と、αが１未満であるケースの量子化ノイズスペクトルの一例７２０を示す。図７に示すように、αが１未満の場合、量子化ノイズの大きさは、理想的なケースと比較して、より低い周波数においてより高い。したがって、ノイズシェーピング劣化を低減させるために、αを１に近く維持することが望ましい。図６では、αはキャパシタ比Ｃ１／（Ｃ１＋Ｃ２）に等しいので、１に近いキャパシタ比Ｃ１／（Ｃ１＋Ｃ２）を実現するためには、保持キャパシタ６３０を容量性ＤＡＣ４２０内のキャパシタより遥かに大きく（例えば、１０倍大きく）することが必要である。保持キャパシタ６３０の大きなサイズは、ＡＤＣ６０５の面積を著しく増加させる。
【0053】
図８は、本開示の特定の態様による、ノイズシェーピングを用いる逐次比較ＡＤＣ８０５の一例を示す。ＡＤＣ８０５は、入力８０８において（「Ｖｉｎ」とラベル付けされる）アナログ入力電圧を受信して、アナログ入力電圧Ｖｉｎをデジタル値に変換し、出力８１５においてデジタル値を出力するように構成されている。ＡＤＣ８０５は、図１のＡＤＣ１４０を実装するために使用されてもよく、その場合、ＡＤＣ８０５の入力８０８が受信機１３０の出力部１３４に結合され、ＡＤＣ８０５の出力８１５がプロセッサ１５０に結合される。ＡＤＣ８０５はまた、図２のＡＤＣ２４０を実装するために使用されてもよく、その場合、ＡＤＣ８０５の入力８０８が受信機２３０の出力部２３４に結合され、ＡＤＣ８０５の出力８１５がプロセッサ２５０に結合される。
【0054】
ＡＤＣ８０５は、上で論じた容量性ＤＡＣ４２０、比較器３３０、およびＳＡＲ３４０を含む。ノイズシェーピングのため、ＡＤＣ８０５は、第１のキャパシタ８４０、第２のキャパシタ８５０、スイッチング回路８１０、増幅回路８３０、およびスイッチ８６０を更に含む。
【0055】
スイッチング回路８１０は、第１の端子８１２、第２の端子８１４、第３の端子８１６、第４の端子８１８、および第５の端子８２０を含む。第１のキャパシタ８４０は、容量性ＤＡＣ４２０の出力部４２６とスイッチング回路８１０との間に結合されている。図８の例では、第１のキャパシタ８４０は、容量性ＤＡＣ４２０の出力部４２６に結合された第１の端子８４２と、スイッチング回路８１０の第１の端子８１２に結合された第２の端子８４４とを有する。第２のキャパシタ８５０は、容量性ＤＡＣ４２０の出力部４２６とスイッチング回路８１０との間に結合されている。図８の例では、第２のキャパシタ８５０は、容量性ＤＡＣ４２０の出力部４２６に結合された第１の端子８５２と、スイッチング回路８１０の第２の端子８１４に結合された第２の端子８５４とを有する。スイッチング回路８１０の第３の端子８１６は、ＡＤＣ８０５の入力８０８に結合されて入力アナログ電圧Ｖｉｎを受信し、スイッチング回路８１０の第４の端子８１８は接地に結合されている。
【0056】
増幅回路８３０は、入力部８３２および出力部８３４を有する。増幅回路８３０の入力部８３２は、スイッチング回路８１０の第５の端子８２０に結合されている。スイッチ８６０は、増幅回路８３０の出力部８３４と容量性ＤＡＣ４２０の出力部４２６との間に結合されている。増幅回路８３０は、以下で更に論じるように、１つ以上の増幅器を用いて実装され得る。
【0057】
スイッチング回路８１０は、第１のキャパシタ８４０の第２の端子８４４を、ＡＤＣ８０５の入力８０８、接地、および増幅回路８３０の入力部８３２のうちの１つに選択的に結合させるように構成されている。スイッチング回路８１０はまた、第２のキャパシタ８５０の第２の端子８５４を、ＡＤＣ８０５の入力８０８、接地、および増幅回路８３０の入力部８３２のうちの１つに選択的に結合させるように構成されている。スイッチング回路８１０は、以下で更に論じるように、複数のスイッチを用いて実装され得る。
【0058】
特定の態様では、スイッチング回路８１０のスイッチングおよびスイッチ８６０のスイッチングは、以下で更に論じるように、コントローラ８７０によって制御される。図示を容易にするために、図８では、コントローラ８７０とスイッチング回路８１０との間の個々の接続、およびコントローラ８７０とスイッチ８６０との間の個々の接続は示されていない。
【0059】
ここで、特定の態様による図９Ａ～図９Ｄを参照して、ＡＤＣ８０５の例示的な動作について論じる。図９Ａおよび図９Ｂは、それぞれ、ｋ番目のＡＤＣサイクルのサンプリングフェーズおよび変換フェーズ中のＡＤＣ８０５の等価回路の例を示す。図９Ｃおよび図９Ｄは、それぞれ、次のＡＤＣサイクル（すなわち、（ｋ＋１）番目のＡＤＣサイクル）のサンプリングフェーズおよび変換フェーズ中のＡＤＣ８０５の等価回路の例を示す。以下で更に論じるように、図５に示すスイッチ５４０は、ノイズシェーピングのために常に開いていてもよく、または省略されてもよい。
【0060】
図９Ａに示すｋ番目のＡＤＣサイクルのサンプリングフェーズ中に、コントローラ８７０は、（図８に示す）スイッチング回路８１０に、第１のキャパシタ８４０の第２の端子８４４をＡＤＣ８０５の入力８０８に結合させる。これにより、第１のキャパシタ８４０は、容量性ＤＡＣ４２０内のキャパシタ（例えば、キャパシタ５６０－１～５６０－Ｎ）を用いて入力アナログ電圧Ｖｉｎをサンプリングすることが可能になる。コントローラ８７０はまた、スイッチング回路８１０に、第２のキャパシタ８５０の第２の端子８５４を増幅回路８３０の入力部８３２に結合させる。以下で更に論じるように、第２のキャパシタ８５０は、前のＡＤＣサイクル（すなわち、（ｋ－１）番目のＡＤＣサイクル）からの残留電圧を保持する。
【0061】
また、ｋ番目のＡＤＣサイクルのサンプリングフェーズ中に、コントローラ８７０は、（図８に示す）スイッチ８６０をオンにして、増幅回路８３０の出力部８３４を容量性ＤＡＣ４２０の出力部４２６に結合させる。その結果、増幅回路８３０の入力部８３２は第２のキャパシタ８５０の第２の端子８５４に結合され、増幅回路８３０の出力部８３４は容量性ＤＡＣ４２０の出力部４２６に結合される。これにより、増幅回路８３０が、第２のキャパシタ８５０に保持された前のＡＤＣサイクル（すなわち、（ｋ－１）番目のＡＤＣサイクル）からの残留電圧を容量性ＤＡＣ４２０の出力部４２６に伝達することが可能になる。その結果、前のＡＤＣサイクル（すなわち、（ｋ－１）番目のＡＤＣサイクル）からの残留電圧が、サンプリングされた入力アナログ電圧Ｖｉｎに加算され、それにより、式（３）に基づいてノイズシェーピングが提供される。
【0062】
図９Ｂに示すｋ番目のＡＤＣサイクルの変換フェーズ中に、コントローラ８７０はスイッチング回路８１０に、第１のキャパシタ８４０の第２の端子８４４を接地に結合させる。コントローラ８７０はまた、スイッチング回路８１０に、第２のキャパシタ８５０の第２の端子８５４を増幅回路８３０の入力部８３２から切り離させる。図９Ｂの例で示すように、第２のキャパシタ８５０の第２の端子８５４はフローティングであってもよい。コントローラ８７０はまた、スイッチ８６０をオフにして、増幅回路８３０の出力部８３４を容量性ＤＡＣ４２０の出力部４２６から切り離す。
【0063】
ｋ番目のＡＤＣサイクルの変換フェーズ中に、ＳＡＲ３４０は、上で論じたように、（デジタルコードとも呼ばれる）デジタル信号を容量性ＤＡＣ４２０の第２の入力部４２４に出力し、比較器３３０からの比較信号に基づいてデジタル信号のＮビットを逐次的に分解する。変換フェーズの終わりに、容量性ＤＡＣ４２０の出力部４２６における残留電圧が、第１のキャパシタ８４０の両端に現れる。これは、第１のキャパシタ８４０が、容量性ＤＡＣ４２０の出力部４２６と接地との間に結合されるからである。したがって、第１のキャパシタ８４０は、残留電圧を、ｋ番目のＡＤＣサイクルの変換フェーズの終わりに取得する。以下で更に論じるように、ｋ番目のＡＤＣサイクルに存在する取得された電圧は、次のＡＤＣサイクル（すなわち、（ｋ＋１）番目のＡＤＣサイクル）のサンプリングされた入力アナログ電圧Ｖｉｎに加算されて、ノイズシェーピングが提供される。
【0064】
図９Ｃに示す（ｋ＋１）番目のＡＤＣサイクルのサンプリングフェーズ中に、コントローラ８７０は、（図８に示す）スイッチング回路８１０に、第２のキャパシタ８５０の第２の端子８５４をＡＤＣ８０５の入力８０８に結合させる。これにより、第２のキャパシタ８５０は、容量性ＤＡＣ４２０内のキャパシタ（例えば、キャパシタ５６０－１～５６０－Ｎ）を用いて入力アナログ電圧Ｖｉｎをサンプリングすることが可能になる。コントローラ８７０はまた、スイッチング回路８１０に、第１のキャパシタ８４０の第２の端子８４４を増幅回路８３０の入力部８３２に結合させる。上で論じたように、第１のキャパシタ８４０は、（ｋ＋１）番目のＡＤＣサイクルに対する前のＡＤＣサイクルであるｋ番目のＡＤＣサイクルからの残留電圧を保持する。
【0065】
また、（ｋ＋１）番目のＡＤＣサイクルのサンプリングフェーズ中に、コントローラ８７０は、（図８に示す）スイッチ８６０をオンにして、増幅回路８３０の出力部８３４を容量性ＤＡＣ４２０の出力部４２６に結合させる。その結果、増幅回路８３０の入力部８３２は第１のキャパシタ８４０の第２の端子８４４に結合され、増幅回路８３０の出力部８３４は容量性ＤＡＣ４２０の出力部４２６に結合される。これにより、増幅回路８３０が、第１のキャパシタ８４０に保持された前のＡＤＣサイクル（すなわち、ｋ番目のＡＤＣサイクル）からの残留電圧を容量性ＤＡＣ４２０の出力部４２６に伝達することが可能になる。その結果、前のＡＤＣサイクル（すなわち、ｋ番目のＡＤＣサイクル）からの残留電圧が、サンプリングされた入力アナログ電圧Ｖｉｎに加算され、それにより、式（３）に基づいてノイズシェーピングが提供される。
【0066】
図９Ｄに示す（ｋ＋１）番目のＡＤＣサイクルの変換フェーズ中に、コントローラ８７０はスイッチング回路８１０に、第２のキャパシタ８５０の第２の端子８５４を接地に結合させる。コントローラ８７０はまた、スイッチング回路８１０に、第１のキャパシタ８４０の第２の端子８４４を増幅回路８３０の入力部８３２から切り離させる。図９Ｄの例で示すように、第１のキャパシタ８４０の第２の端子８４４はフローティングであってもよい。コントローラ８７０はまた、スイッチ８６０をオフにして、増幅回路８３０の出力部８３４を容量性ＤＡＣ４２０の出力部４２６から切り離す。
【0067】
（ｋ＋１）番目のＡＤＣサイクルの変換フェーズ中に、ＳＡＲ３４０は、上で論じたように、デジタル信号を容量性ＤＡＣ４２０の第２の入力部４２４に出力し、比較器３３０からの比較信号に基づいてデジタル信号のＮビットを逐次的に分解する。変換フェーズの終わりに、容量性ＤＡＣ４２０の出力部４２６における残留電圧が、第２のキャパシタ８５０の両端に現れる。これは、第２のキャパシタ８５０が、容量性ＤＡＣ４２０の出力部４２６と接地との間に結合されるからである。したがって、第２のキャパシタ８５０は、残留電圧を、（ｋ＋１）番目のＡＤＣサイクルの変換フェーズの終わりに取得する。（ｋ＋１）番目のＡＤＣサイクルに存在する取得された電圧は、次のＡＤＣサイクル（（ｋ＋２）番目のＡＤＣサイクル）のサンプリングされた入力アナログ電圧Ｖｉｎに加算されて、ノイズシェーピングが提供される。この関連で、図９Ａおよび図９Ｂに示す例示的な動作が（ｋ＋２）番目のＡＤＣサイクルに対して繰り返され、図９Ｃおよび図９Ｄに示す例示的な動作が（ｋ＋３）番目のＡＤＣサイクルに対して繰り返され、以下同様である。
【0068】
上で論じたように、ｋ番目のＡＤＣサイクルのサンプリングフェーズ中に、第２のキャパシタ８５０は、前のＡＤＣサイクル（すなわち、（ｋ－１）番目のＡＤＣサイクル）からの残留電圧を保持する。これは、図９Ｃおよび図９Ｄに示す例示的な動作を、前のＡＤＣサイクル（すなわち、（ｋ－１）番目のＡＤＣサイクル）において実施することにより実現できる。
【0069】
したがって、図８に示す例示的なノイズシェーピング手法は、代わりに、第１のキャパシタ８４０および第２のキャパシタ８５０を使用して、前のＡＤＣサイクルからの残留電圧を、サンプリングされた入力アナログ電圧Ｖｉｎに加算し、かつ代わりに、第１のキャパシタ８４０および第２のキャパシタ８５０を使用して、変換フェーズの終わりに残留電圧を取得する。図９Ａ～図９Ｄに示す例では、ｋ番目のＡＤＣサイクル中に、第２のキャパシタ８５０を使用して、前のＡＤＣサイクル（すなわち、（ｋ－１）番目のＡＤＣサイクル）からの残留電圧を、サンプリングされた入力アナログ電圧Ｖｉｎに加算し、かつ第１のキャパシタ８４０を使用して、変換フェーズの終わりに残留電圧を取得する。次のＡＤＣサイクル（すなわち、（ｋ＋１）番目のＡＤＣサイクル）中に、第１のキャパシタ８４０および第２のキャパシタ８５０の役割が切り替えられ、第１のキャパシタ８４０を使用して、前のＡＤＣサイクル（すなわち、ｋ番目のＡＤＣサイクル）からの残留電圧を、サンプリングされた入力アナログ電圧Ｖｉｎに加算し、かつ第２のキャパシタ８５０を使用して、変換フェーズの終わりに残留電圧を取得する。
【0070】
図６のノイズシェーピング手法とは異なり、図８に示す本開示の態様による例示的なノイズシェーピング手法は、前のＡＤＣサイクルからの残留電圧を容量性ＤＡＣ４２０の出力部４２６に伝達するために、保持キャパシタと容量性ＤＡＣ４２０内のキャパシタ（例えば、キャパシタ５６０－１～５６０－Ｎ）との間の電荷共有を使用しない。代わりに、本開示の態様による例示的なノイズシェーピング手法は、前のＡＤＣサイクルからの残留電圧を第１のキャパシタ８４０または第２のキャパシタ８５０上で保持し、増幅回路８３０を使用して、保持された残留電圧を容量性ＤＡＣ４２０の出力部４２６に伝達する。本開示の態様による例示的なノイズシェーピング手法は、残留電圧を伝達するのに電荷共有を使用しないので、例示的なノイズシェーピング手法は、非常に大きな保持キャパシタを必要とすることなく、改善されたノイズシェーピング（例えば、低周波数）のための１に近いαを実現することができる。これにより、第１のキャパシタ８４０および第２のキャパシタ８５０を図６の保持キャパシタ６３０より大幅に小さくすることが可能になり、それによりＡＤＣ８０５の面積を図６のＡＤＣ６０５と比較して大幅に低減することが可能になる。
【0071】
第１のキャパシタ８４０および第２のキャパシタ８５０を使用して、容量性ＤＡＣ４２０の基準電圧Ｖｒｅｆをスケーリングすることもできる。一例では、第１のキャパシタ８４０および第２のキャパシタ８５０は、容量性ＤＡＣ４２０の基準電圧Ｖｒｅｆを１／ｍによりスケーリングすることができ、ここで、ｍはスケーリング係数である。この例では、第１のキャパシタ８４０および第２のキャパシタ８５０の各々の静電容量とスケーリング係数との関係は次式で与えることができる：
Ｃｆ＝（（ｍ－１）・２Ｎ＋１）・Ｃｕ （５）
式中、Ｃｆは、第１のキャパシタ８４０および第２のキャパシタ８５０の各々の静電容量であり、Ｃｕは、上で論じた単位静電容量である。この例では、容量性ＤＡＣ４２０の出力電圧は次式で与えることができる：
Ｃｆ＝（（ｍ－１）・２Ｎ＋１）・Ｃｕ （５）
式中、Ｃｆは、第１のキャパシタ８４０および第２のキャパシタ８５０の各々の静電容量であり、Ｃｕは、上で論じた単位静電容量である。この例では、容量性ＤＡＣ４２０の出力電圧は次式で与えることができる：
【0072】
【数3】
【0073】
ここで、基準電圧Ｖｒｅｆは１／ｍによりスケーリングされている。この例では、第１のキャパシタ８４０および第２のキャパシタ８５０の各々が単位静電容量Ｃｕに等しい静電容量を有する場合、スケーリング係数ｍは１に等しい。したがって、基準電圧Ｖｒｅｆがスケーリングされない使用事例では、第１のキャパシタ８４０および第２のキャパシタ８５０の各々は、容量性ＤＡＣ４２０の総静電容量より遥かに小さい単位静電容量Ｃｕに等しい静電容量を有し、したがって、容量性ＤＡＣ４２０の総静電容量の少なくとも１０倍大きい静電容量を典型的に有する保持キャパシタ６３０を含む図６のＡＤＣ６０５と比較して、ＡＤＣ８０５の面積は著しく低減される。
【0074】
図１０は、特定の態様による、増幅回路８３０の例示的な実施形態を示す。この例では、増幅回路８３０は、第１の入力部１０１２、第２の入力部１０１４、および出力部１０１６を有する増幅器１０１０を含む。図１０の例に示すように、第１の入力部１０１２は反転入力部であってもよく、第２の入力部１０１４は非反転入力部であってもよい。この例では、増幅器１０１０の第１の入力部１０１２は増幅回路８３０の入力部８３２に結合されており、増幅器１０１０の第２の入力部１０１４は接地に結合されており、増幅器１０１０の出力部１０１６は増幅回路８３０の出力部８３４に結合されている。
【0075】
図１１Ａ～図１１Ｄは、それぞれ、増幅回路８３０が増幅器１０１０を含む例についての、ｋ番目のＡＤＣサイクルのサンプリングフェーズおよび変換フェーズ中のＡＤＣ８０５の等価回路の例を示す。図１１Ｃ～図１１Ｄは、それぞれ、増幅回路８３０が増幅器１０１０を含む例についての、次のＡＤＣサイクル（すなわち、（ｋ＋１）番目のＡＤＣサイクル）のサンプリングフェーズおよび変換フェーズ中のＡＤＣ８０５の等価回路の例を示す。
【0076】
図１１Ａに示すｋ番目のＡＤＣサイクルのサンプリングフェーズ中に、第２のキャパシタ８５０の第２の端子８５４は、増幅器１０１０の第１の入力部１０１２に結合されており、増幅器１０１０の出力部１０１６は、容量性ＤＡＣ４２０の出力部４２６に結合されている。これにより、上で論じたように、増幅器１０１０は、ノイズシェーピングのために、第２のキャパシタ８５０に保持された前のＡＤＣサイクル（すなわち、（ｋ－１）番目のＡＤＣサイクル）からの残留電圧を容量性ＤＡＣ４２０の出力部４２６に伝達することが可能になる。
【0077】
図１１Ｂに示すｋ番目のＡＤＣサイクルの変換フェーズ中に、増幅器１０１０の第１の入力部１０１２は、第２のキャパシタ８５０の第２の端子８５４から切り離されており、増幅器１０１０の出力部１０１６は、容量性ＤＡＣ４２０の出力部４２６から切り離されている。
【0078】
図１１Ｃに示す（ｋ＋１）番目のＡＤＣサイクルのサンプリングフェーズ中に、第１のキャパシタ８４０の第２の端子８４４は、増幅器１０１０の第１の入力部１０１２に結合されており、増幅器１０１０の出力部１０１６は、容量性ＤＡＣ４２０の出力部４２６に結合されている。これにより、上で論じたように、増幅器１０１０は、ノイズシェーピングのために、第１のキャパシタ８４０に保持された前のＡＤＣサイクル（すなわち、ｋ番目のＡＤＣサイクル）からの残留電圧を容量性ＤＡＣ４２０の出力部４２６に伝達することが可能になる。
【0079】
図１１Ｄに示す（ｋ＋１）番目のＡＤＣサイクルの変換フェーズ中に、増幅器１０１０の第１の入力部１０１２は、第１のキャパシタ８４０の第２の端子８４４から切り離されており、増幅器１０１０の出力部１０１６は、容量性ＤＡＣ４２０の出力部４２６から切り離されている。
【0080】
したがって、この例では、ノイズシェーピングを行うために、増幅器１０１０を使用して、第１のキャパシタ８４０または第２のキャパシタ８５０に保持された前のＡＤＣサイクルからの残留電圧が、容量性ＤＡＣ４２０の出力部４２６に伝達される。残留電圧は、サンプリングされたアナログ入力電圧Ｖｉｎと変換フェーズの終わりにおけるデジタル信号の分解されたビットに対応する電圧との間の差であるため、残留電圧は比較的小さい電圧振幅を有する。残留電圧は小さい電圧振幅を有するため、増幅器１０１０は、大きい電圧振幅にわたって高い線形性を有する高性能増幅器を用いて実装される必要はない。これにより、増幅器１０１０の性能要件が緩和され、増幅器１０１０を、電力消費の低減のために低電源電圧で動作する先進技術における低性能増幅器を用いて実装することが可能になる。
【0081】
図１２は、特定の態様による、スイッチング回路８１０の例示的な実施形態を示す。この例では、スイッチング回路８１０は、第１のスイッチ１２１０、第２のスイッチ１２２０、第３のスイッチ１２３０、第４のスイッチ１２４０、第５のスイッチ１２５０、および第６のスイッチ１２６０を含む。第１のスイッチ１２１０、第２のスイッチ１２２０、第３のスイッチ１２３０、第４のスイッチ１２４０、第５のスイッチ１２５０、および第６のスイッチ１２６０の各々は、１つ以上のトランジスタ、トランスミッションゲート、または別のタイプのスイッチを用いて実装されてもよい。
【0082】
第１のスイッチ１２１０は第１の端子８１２と第３の端子８１６との間に結合されており、第２のスイッチ１２２０は第１の端子８１２と第４の端子８１８との間に結合されており、第３のスイッチ１２３０は第１の端子８１２と第５の端子８２０との間に結合されている。第４のスイッチ１２４０は、第２の端子８１４と第３の端子８１６との間に結合されており、第５のスイッチ１２５０は、第２の端子８１４と第４の端子８１８との間に結合されており、第６のスイッチ１２６０は、第２の端子８１４と第５の端子８２０との間に結合されている。（図８に示す）コントローラ８７０は、第１のスイッチ１２１０、第２のスイッチ１２２０、第３のスイッチ１２３０、第４のスイッチ１２４０、第５のスイッチ１２５０、および第６のスイッチ１２６０のスイッチングを制御する。図示を容易にするために、コントローラ８７０と、第１のスイッチ１２１０、第２のスイッチ１２２０、第３のスイッチ１２３０、第４のスイッチ１２４０、第５のスイッチ１２５０、および第６のスイッチ１２６０の各々との間の個々の接続は、図１２には示されていない。
【0083】
ここで、特定の態様による例示的なスイッチング動作について論じる。上で論じたｋ番目のＡＤＣサイクルのサンプリングフェーズ中に、コントローラ８７０は、第１のスイッチ１２１０をオンにし（すなわち、閉じて）、第１のキャパシタ８４０の第２の端子８４４をＡＤＣ８０５の入力８０８に結合させ、第６のスイッチ１２６０をオンにし（すなわち、閉じて）、第２のキャパシタ８５０の第２の端子８５４を増幅回路８３０の入力部８３２に結合させる。コントローラ８７０は、第２のスイッチ１２２０、第３のスイッチ１２３０、第４のスイッチ１２４０、および第５のスイッチ１２５０をオフにする。
【0084】
上で論じたｋ番目のＡＤＣサイクルの変換フェーズ中に、コントローラ８７０は、第２のスイッチ１２２０をオンにして（すなわち、閉じて）、第１のキャパシタ８４０の第２の端子８４４を接地に結合させる。コントローラ８７０は、第１のスイッチ１２１０、第３のスイッチ１２３０、第４のスイッチ１２４０、第５のスイッチ１２５０、および第６のスイッチ１２６０をオフにする。
【0085】
上で論じた（ｋ＋１）番目のＡＤＣサイクルのサンプリングフェーズ中に、コントローラ８７０は、第３のスイッチ１２３０をオンにして（すなわち、閉じて）、第１のキャパシタ８４０の第２の端子８４４を増幅回路８３０の入力部８３２に結合させ、第４のスイッチ１２４０をオンにして（すなわち、閉じて）、第２のキャパシタ８５０の第２の端子８５４をＡＤＣ８０５の入力８０８に結合させる。コントローラ８７０は、第１のスイッチ１２１０、第２のスイッチ１２２０、第５のスイッチ１２５０、および第６のスイッチ１２６０をオフにする。
【0086】
上で論じた（ｋ＋１）番目のＡＤＣサイクルの変換フェーズ中に、コントローラ８７０は、第５のスイッチ１２５０をオンにして（すなわち、閉じて）、第２のキャパシタ８５０の第２の端子８５４を接地に結合させる。コントローラ８７０は、第１のスイッチ１２１０、第３のスイッチ１２３０、第３のスイッチ１２３０、第４のスイッチ１２４０、および第６のスイッチ１２６０をオフにする。
【0087】
上記の例では、ｋ番目のＡＤＣサイクルのサンプリングフェーズは、第１のサンプリングフェーズと呼ばれることもあり、（ｋ＋１）番目のＡＤＣサイクルのサンプリングフェーズは、第２のサンプリングフェーズと呼ばれることもある。同様に、ｋ番目のＡＤＣサイクルの変換フェーズは、第１の変換フェーズと呼ばれることもあり、（ｋ＋１）番目のＡＤＣサイクルの変換フェーズは、第２の変換フェーズと呼ばれることもある。
【0088】
図１３は、特定の態様による、増幅回路８３０の別の例示的な実施形態を示す。この例では、増幅回路８３０は、上で論じた増幅器１０１０を含む。増幅回路８３０は、オフセットおよび低周波数誤差を低減させるための自動ゼロ化回路も含む。自動ゼロ化回路は、第１のスイッチ１３１０、第２のスイッチ１３２０、第３のスイッチ１３３０、第１のキャパシタ１３４０（「Ｃｏｆｆ」とラベル付けされる）、および第２のキャパシタ１３５０（「ＣＲ」とラベル付けされる）を含む。
【0089】
第１のスイッチ１３１０は、増幅回路８３０の入力部８３２と接地との間に結合されている。第１のキャパシタ１３４０は、増幅器１０１０の第１の入力部１０１２と増幅回路８３０の入力部８３２との間に結合されている。より具体的には、第１のキャパシタ１３４０の第１の端子１３４２は増幅回路８３０の入力部８３２に結合されており、第１のキャパシタ１３４０の第２の端子１３４４は増幅器１０１０の第１の入力部１０１２に結合されている。第２のスイッチ１３２０は、第２のキャパシタ１３５０の第１の端子１３５２とコモンモード電圧ＶＣＭとの間に結合されている。第２のキャパシタ１３５０の第２の端子１３５４は、増幅器１０１０の出力部１０１６に結合されている。第３のスイッチ１３３０は、第２のキャパシタ１３５０の第１の端子１３５２と増幅器１０１０の第１の入力部１０１２との間に結合されている。第１のスイッチ１３１０、第２のスイッチ１３２０、および第３のスイッチ１３３０のスイッチングは、以下で更に論じるように、コントローラ８７０によって制御されてもよい。
【0090】
ここで、例示的な自動ゼロ化動作について、本開示の態様に従って以下で論じる。
【0091】
自動ゼロ化（ＡＺ）フェーズ中に、コントローラ８７０は、第１のスイッチ１３１０および第３のスイッチ１３３０をオンにし（すなわち、閉じ）、第２のスイッチ１３２０をオフにする。この関連で、図１４Ａは、ＡＺフェーズにおける増幅回路８３０の等価回路の一例を示す。ＡＺフェーズは、増幅回路８３０の入力部８３２が第１のキャパシタ８４０および第２のキャパシタ８５０から切り離され、増幅回路８３０の出力部８３４が容量性ＤＡＣ４２０の出力部４２６から切り離される変換フェーズにおいて生じる。
【0092】
図１４Ａに示すように、ＡＺフェーズ中に、増幅器１０１０の出力部１０１６は、第２のキャパシタ１３５０を介して増幅器１０１０の第１の入力部１０１２に結合されており、これにより増幅器１０１０は単位利得構成に設定される。第２のキャパシタ１３５０は、オフセットおよび低周波数誤差を格納する。ＡＺフェーズ中の増幅器１０１０の単位利得構成に起因して、オフセットおよび低周波数誤差の負の値が増幅器１０１０の第１の入力部１０１２と増幅回路８３０の入力部８３２との間に結合された第１のキャパシタ１３４０に現れる。
【0093】
ＡＺフェーズに続くサンプリングフェーズ中に、コントローラ８７０は、第１のスイッチ１３１０および第３のスイッチ１３３０をオフにし、第２のスイッチ１３２０をオンにする。この関連で、図１４Ｂは、サンプリングフェーズ中の増幅回路８３０の等価回路の一例を示す。増幅回路８３０の入力部８３２は、第１のキャパシタ８４０および第２のキャパシタ８５０のうちの１つに結合され、増幅回路８３０の出力部８３４は、容量性ＤＡＣ４２０の出力部４２６に結合される。
【0094】
第１のキャパシタ１３４０は、上で論じたように、オフセットおよび低周波数誤差の負の値を格納するので、オフセットおよび低周波数誤差は、第１のキャパシタ８４０または第２のキャパシタ８５０に格納された電荷から減算される。その結果、第１のキャパシタ８４０または第２のキャパシタ８５０からの残留電圧は、増幅器１０１０におけるオフセットおよび低周波数誤差による影響を受けない。
【0095】
図１４Ｂに示すように、この例では、サンプリングフェーズ中に、コモンモード電圧ＶＣＭは第２のキャパシタ１３５０を介して増幅器１０１０の出力部１０１６に結合されている。その結果、増幅回路８３０の出力は、コモンモード電圧ＶＣＭおよび前のＡＤＣサイクルからの残留電圧を容量性ＤＡＣ４２０の出力部４２６に提供する。この例では、図５の例に示すスイッチ５４０は省略されていてもよい。なぜなら、この例では、サンプリングフェーズ中に、コモンモード電圧ＶＣＭが増幅回路８３０によって供給されるため、またはノイズシェーピングのためにスイッチ５４０は常に開いていてもよいからである。
【0096】
図１４Ａに示す例示的な自動ゼロ化動作は、ＡＤＣ８０５の各ＡＤＣサイクルの変換フェーズ中に実施されてもよい。
【0097】
図１５は、特定の態様による、アナログデジタル変換器（ＡＤＣ）におけるノイズシェーピングの方法１５００を示す。ＡＤＣ（例えば、ＡＤＣ８０５）は、出力部（例えば、出力部４２６）を有するデジタルアナログ変換器（ＤＡＣ）（例えば、容量性ＤＡＣ４２０）と、ＤＡＣの出力部に結合された第１の入力部（例えば、第１の入力部３３２）およびコモンモード電圧または接地に結合された第２の入力部（例えば、第２の入力部３３４）を有する比較器（例えば、比較器３３０）と、第１のキャパシタ（例えば、第１のキャパシタ８４０）と増幅回路（例えば、増幅回路８３０）とを含む。
【0098】
ブロック１５１０において、第１のサンプリングフェーズ中に、第１のキャパシタは、ＤＡＣの出力部とＡＤＣの入力部との間に結合されている。例えば、第１のキャパシタは、スイッチング回路８１０によって、ＤＡＣの出力部とＡＤＣの入力（例えば、入力８０８）との間に結合されていてもよい。特定の態様では、第１のサンプリングフェーズは、ｋ番目のＡＤＣサイクルのサンプリングフェーズに対応し得る。
【0099】
ブロック１５２０において、第１の変換フェーズ中に、第１のキャパシタは、ＤＡＣの出力部と接地との間に結合されている。例えば、第１のキャパシタは、スイッチング回路８１０によってＤＡＣの出力部と接地との間に結合されていてもよい。これは、例えば、第１の変換フェーズの終わりに、ＤＡＣの出力部において残留電圧を取得するために行われ得る。特定の態様では、第１の変換フェーズは、ｋ番目のＡＤＣサイクルの変換フェーズに対応し得る。
【0100】
ブロック１５３０において、第２のサンプリングフェーズ中に、第１のキャパシタは、ＤＡＣの出力部と増幅回路の入力部との間に結合され、増幅回路の出力部は、ＤＡＣの出力部に結合されている。例えば、第１のキャパシタは、スイッチング回路８１０によって、ＤＡＣの出力部と増幅回路の入力部（例えば、入力部８３２）との間に結合される場合があり、増幅回路の出力部（例えば、出力部８３４）は、スイッチ８６０によって、ＤＡＣの出力部に結合される場合がある。特定の態様では、第２のフェーズは、（ｋ＋１）番目のＡＤＣサイクルのサンプリングフェーズに対応し得る。
【0101】
特定の態様では、ＡＤＣはまた、第２のキャパシタ（例えば、第２のキャパシタ８５０）を含む。これらの態様では、方法１５００はまた、第１のサンプリングフェーズ中に、ＤＡＣの出力部と増幅回路の入力部との間に第２のキャパシタを結合させることと、増幅回路の出力部をＤＡＣの出力部に結合させることとを含んでもよい。方法１５００はまた、第２のサンプリングフェーズ中に、ＤＡＣの出力部とＡＤＣの入力部との間に第２のキャパシタを結合させることと、第２の変換フェーズ中に、ＤＡＣの出力部と接地との間に第２のキャパシタを結合させることとを含んでもよい。第２の変換フェーズは、（ｋ＋１）番目のＡＤＣサイクルの変換フェーズに対応してもよい。結合は、スイッチング回路８１０および／またはスイッチ８６０によって実施されてもよい。
【0102】
方法１５００はまた、第１の変換フェーズおよび第２の変換フェーズの各々の最中に、デジタル信号をＤＡＣに出力することと、比較器の出力部からの比較信号に基づいてデジタル信号のＮビットを分解することとを含んでもよい。例えば、デジタル信号は、ＳＡＲ３４０によって出力されてもよく、デジタル信号のＮビットは、比較器の出力部（例えば、出力部３３６）からの比較信号に基づいてＳＡＲ３４０によって分解されてもよい。
【0103】
ＳＡＲ３４０およびコントローラ８７０は、それぞれ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、若しくは他のプログラマブルロジックデバイス、フリップフロップ、ディスクリートハードウェア構成要素（例えば、論理ゲート）、状態マシン、またはそれらの任意の組合せを用いて実装されてもよい。
【0104】
以下の番号付きの条項において、実装例について説明する。
１．
第１の入力部、第２の入力部、および出力部を有する比較器と、
比較器の第１の入力部に結合されたデジタルアナログ変換器（ＤＡＣ）と、
スイッチング回路と、
比較器の第１の入力部とスイッチング回路との間に結合された第１のキャパシタと、
比較器の第１の入力部とスイッチング回路との間に結合された第２のキャパシタと、
入力部および出力部を有する増幅回路であって、増幅回路の入力部はスイッチング回路に結合されている、増幅回路と、
増幅回路の出力部とＤＡＣとの間に結合された第１のスイッチと、
入力部および出力部を有する逐次比較レジスタ（ＳＡＲ）であって、ＳＡＲの入力部は比較器の出力部に結合されており、ＳＡＲの出力部はＤＡＣに結合されている、逐次比較レジスタ（ＳＡＲ）と、を備えるアナログデジタル変換器（ＡＤＣ）。
２．比較器の第２の入力部はコモンモード電圧または接地に結合されている、条項１に記載のＡＤＣ。
３．ＤＡＣは容量性ＤＡＣを備える、条項１または２に記載のＡＤＣ。
４．増幅回路は、
第１の入力部、第２の入力部、および出力部を有する増幅器であって、増幅器の第１の入力部が増幅回路の入力部に結合されており、増幅器の出力部が増幅回路の出力部に結合されている、増幅器を備える、条項１～３のいずれか一項に記載のＡＤＣ。
５．増幅器の第２の入力部は接地に結合されている、条項項４に記載のＡＤＣ。
６．サンプリングフェーズ中に、第１のスイッチをオンにし、
変換フェーズ中に、第１のスイッチをオフにする、ように構成されたコントローラを更に備える、条項４または５に記載のＡＤＣ。
７．変換フェーズ中に、ＳＡＲは、
ＤＡＣにデジタル信号を出力し、
比較器の出力部からの比較信号に基づいてデジタル信号のＮビットを分解するように構成されている、条項６に記載のＡＤＣ。
８．増幅回路は、増幅器の出力部と増幅器の第１の入力部との間に結合された第２のスイッチを更に備える、条項４～７のいずれか一項に記載のＡＤＣ。
９．増幅回路は、増幅器の第１の入力部と接地との間に結合された第３のスイッチを更に備える、条項項８に記載のＡＤＣ。
１０．サンプリングフェーズ中に、第１のスイッチをオンにし、第２のスイッチをオフにし、第３のスイッチをオフにし、
変換フェーズ中に、第１のスイッチをオフにし、第２のスイッチをオンにし、第３のスイッチをオンにするように構成されたコントローラを更に備える、条項９に記載のＡＤＣ。
１１．変換フェーズ中に、ＳＡＲは、
ＤＡＣにデジタル信号を出力し、
比較器の出力部からの比較信号に基づいてデジタル信号のＮビットを分解するように構成されている、条項１０に記載のＡＤＣ。
１２．増幅回路は、増幅器の出力部とコモンモード電圧との間に結合された第４のスイッチを更に備える、条項９～１１のいずれか一項に記載のＡＤＣ。
１３．スイッチング回路は、
第１のキャパシタの端子とＡＤＣの入力部との間に結合された第２のスイッチと、
第２のキャパシタの端子とＡＤＣの入力部との間に結合された第３のスイッチと、
第１のキャパシタの端子と増幅回路の入力部との間に結合された第４のスイッチと、
第２のキャパシタの端子と増幅回路の入力部との間に結合された第５のスイッチと、を備える、条項１～１２のいずれか一項に記載のＡＤＣ。
１４．第１のサンプリングフェーズ中に、第２のスイッチをオンにし、第３のスイッチをオフにし、第４のスイッチをオフにし、第５のスイッチをオンにし、
第２のサンプリングフェーズ中に、第１のスイッチをオフにし、第３のスイッチをオンにし、第４のスイッチをオンにし、第５のスイッチをオフにする、ように構成されたコントローラを更に備える、条項１３に記載のＡＤＣ。
１５．スイッチング回路は、
第１のキャパシタの端子と接地との間に結合された第６のスイッチと、
第２のキャパシタの端子と接地との間に結合された第７のスイッチとを更に備える、条項１３または１４に記載のＡＤＣ。
１６．第１のサンプリングフェーズ中に、第２のスイッチをオンにし、第３のスイッチをオフにし、第４のスイッチをオフにし、第５のスイッチをオンにし、第６のスイッチをオフにし、第７のスイッチをオフにし、
第１の変換フェーズ中に、第２のスイッチをオフにし、第３のスイッチをオフにし、第４のスイッチをオフにし、第５のスイッチをオフにし、第６のスイッチをオンにし、第７のスイッチをオフにし、
第２のサンプリングフェーズ中に、第２のスイッチをオフにし、第３のスイッチをオンにし、第４のスイッチをオンにし、第５のスイッチをオフにし、第６のスイッチをオフにし、第７のスイッチをオフにし、
第２の変換フェーズ中に、第２のスイッチをオフにし、第３のスイッチをオフにし、第４のスイッチをオフにし、第５のスイッチをオフにし、第６のスイッチをオフにし、第７のスイッチをオンにする、ように構成されたコントローラを更に備える、条項１５に記載のＡＤＣ。
１７．第１の変換フェーズおよび第２の変換フェーズの各々の最中に、ＳＡＲは、
ＤＡＣにデジタル信号を出力し、
比較器の出力部からの比較信号に基づいてデジタル信号のＮビットを分解するように構成されている、条項１６に記載のＡＤＣ。
１８．第１のサンプリングフェーズおよび第２のサンプリングフェーズの各々の最中に、コントローラは記第１のスイッチをオンにするように構成されている、条項１６または１７に記載のＡＤＣ。
１９．第１の変換フェーズおよび第２の変換フェーズの各々の最中に、コントローラは、第１のスイッチをオフにするように構成されている、条項１８に記載のＡＤＣ。
２０．スイッチング回路は、
第１のサンプリングフェーズ中に、第１のキャパシタの端子をＡＤＣの入力部に結合させ、第２のキャパシタの端子を増幅回路の入力部に結合させ、
第２のサンプリングフェーズ中に、第２のキャパシタの端子をＡＤＣの入力部に結合させ、第１のキャパシタの端子を増幅回路の入力部に結合させるように構成されている、条項１～１２のいずれか一項に記載のＡＤＣ。
２１．スイッチング回路は、
第１の変換フェーズ中に第１のキャパシタの端子を接地に結合させ、
第２の変換フェーズ中に第２のキャパシタの端子を接地に結合させるように更に構成されている、条項２０に記載のＡＤＣ。
２２．スイッチング回路は、
第１の変換フェーズ中に、第２のキャパシタの端子をフローティングさせ、
第２の変換フェーズ中に、第１のキャパシタの端子をフローティングさせるように更に構成されている、条項２１に記載のＡＤＣ。
２３．第１の変換フェーズおよび第２の変換フェーズの各々の最中に、ＳＡＲは、
ＤＡＣにデジタル信号を出力し、
比較器の出力部からの比較信号に基づいてデジタル信号のＮビットを分解するように構成されている、条項２１または２２に記載のＡＤＣ。
２４．アナログデジタル変換器（ＡＤＣ）であって、
第１の入力部、第２の入力部、および出力部を有する比較器と、
ＡＤＣの入力部および比較器の第１の入力部に結合されたデジタルアナログ変換器（ＤＡＣ）と、
ＡＤＣの入力部に結合されたスイッチング回路と、
比較器の第１の入力部とスイッチング回路との間に結合された第１のキャパシタと、
比較器の第１の入力部とスイッチング回路との間に結合された第２のキャパシタと、
入力部および出力部を有する増幅回路であって、増幅回路の入力部はスイッチング回路に結合されている、増幅回路と、
増幅回路の出力部とＤＡＣとの間に結合された第１のスイッチと、
入力部、第１の出力部、および第２の出力部を有する逐次比較レジスタ（ＳＡＲ）であって、ＳＡＲの入力部は比較器の出力部に結合されており、ＳＡＲの第１の出力部はＤＡＣに結合されおり、第２の出力部はＡＤＣの出力部に結合されている、逐次比較レジスタ（ＳＡＲ）と、を備えるアナログデジタル変換器（ＡＤＣ）と、
ＡＤＣの入力部に結合された受信機と、
ＡＤＣの出力部に結合されたプロセッサと、を備えるシステム。
２５．アナログデジタル変換器（ＡＤＣ）におけるノイズシェーピングの方法であって、ＡＤＣは、出力部を有するデジタルアナログ変換器（ＤＡＣ）と、ＤＡＣの出力部に結合された第１の入力部およびコモンモード電圧または接地に結合された第２の入力部を有する比較器と、第１のキャパシタと、増幅回路とを含み、方法は、
第１のサンプリングフェーズ中に、
ＤＡＣの出力部とＡＤＣの入力部との間に第１のキャパシタを結合させることと、
第１の変換フェーズ中に、
ＤＡＣの出力部と接地との間に第１のキャパシタを結合させることと、
第２のサンプリングフェーズ中に、
ＤＡＣの出力部と増幅回路の入力部との間に第１のキャパシタを結合させることと、
増幅回路の出力部をＤＡＣの出力部に結合させることと、を含む方法。
２６．ＡＤＣは第２のキャパシタも含み、方法は、
第１のサンプリングフェーズ中に、
ＤＡＣの出力部と増幅回路の入力部との間に第２のキャパシタを結合させることと、
増幅回路の出力部をＤＡＣの出力部に結合させることと、
第２のサンプリングフェーズ中に、
ＤＡＣの出力部とＡＤＣの入力部との間に第２のキャパシタを結合させることと、
第２の変換フェーズ中に、
ＤＡＣの出力部と接地との間に第２のキャパシタを結合させることと、を更に含む、条項２５に記載の方法。
２７．第１の変換フェーズおよび第２の変換フェーズの各々の最中に、
ＤＡＣにデジタル信号を出力することと、
比較器の出力部からの比較信号に基づいてデジタル信号のNビットを分解することと、を更に含む、条項２６に記載の方法。
１．
第１の入力部、第２の入力部、および出力部を有する比較器と、
比較器の第１の入力部に結合されたデジタルアナログ変換器（ＤＡＣ）と、
スイッチング回路と、
比較器の第１の入力部とスイッチング回路との間に結合された第１のキャパシタと、
比較器の第１の入力部とスイッチング回路との間に結合された第２のキャパシタと、
入力部および出力部を有する増幅回路であって、増幅回路の入力部はスイッチング回路に結合されている、増幅回路と、
増幅回路の出力部とＤＡＣとの間に結合された第１のスイッチと、
入力部および出力部を有する逐次比較レジスタ（ＳＡＲ）であって、ＳＡＲの入力部は比較器の出力部に結合されており、ＳＡＲの出力部はＤＡＣに結合されている、逐次比較レジスタ（ＳＡＲ）と、を備えるアナログデジタル変換器（ＡＤＣ）。
２．比較器の第２の入力部はコモンモード電圧または接地に結合されている、条項１に記載のＡＤＣ。
３．ＤＡＣは容量性ＤＡＣを備える、条項１または２に記載のＡＤＣ。
４．増幅回路は、
第１の入力部、第２の入力部、および出力部を有する増幅器であって、増幅器の第１の入力部が増幅回路の入力部に結合されており、増幅器の出力部が増幅回路の出力部に結合されている、増幅器を備える、条項１～３のいずれか一項に記載のＡＤＣ。
５．増幅器の第２の入力部は接地に結合されている、条項項４に記載のＡＤＣ。
６．サンプリングフェーズ中に、第１のスイッチをオンにし、
変換フェーズ中に、第１のスイッチをオフにする、ように構成されたコントローラを更に備える、条項４または５に記載のＡＤＣ。
７．変換フェーズ中に、ＳＡＲは、
ＤＡＣにデジタル信号を出力し、
比較器の出力部からの比較信号に基づいてデジタル信号のＮビットを分解するように構成されている、条項６に記載のＡＤＣ。
８．増幅回路は、増幅器の出力部と増幅器の第１の入力部との間に結合された第２のスイッチを更に備える、条項４～７のいずれか一項に記載のＡＤＣ。
９．増幅回路は、増幅器の第１の入力部と接地との間に結合された第３のスイッチを更に備える、条項項８に記載のＡＤＣ。
１０．サンプリングフェーズ中に、第１のスイッチをオンにし、第２のスイッチをオフにし、第３のスイッチをオフにし、
変換フェーズ中に、第１のスイッチをオフにし、第２のスイッチをオンにし、第３のスイッチをオンにするように構成されたコントローラを更に備える、条項９に記載のＡＤＣ。
１１．変換フェーズ中に、ＳＡＲは、
ＤＡＣにデジタル信号を出力し、
比較器の出力部からの比較信号に基づいてデジタル信号のＮビットを分解するように構成されている、条項１０に記載のＡＤＣ。
１２．増幅回路は、増幅器の出力部とコモンモード電圧との間に結合された第４のスイッチを更に備える、条項９～１１のいずれか一項に記載のＡＤＣ。
１３．スイッチング回路は、
第１のキャパシタの端子とＡＤＣの入力部との間に結合された第２のスイッチと、
第２のキャパシタの端子とＡＤＣの入力部との間に結合された第３のスイッチと、
第１のキャパシタの端子と増幅回路の入力部との間に結合された第４のスイッチと、
第２のキャパシタの端子と増幅回路の入力部との間に結合された第５のスイッチと、を備える、条項１～１２のいずれか一項に記載のＡＤＣ。
１４．第１のサンプリングフェーズ中に、第２のスイッチをオンにし、第３のスイッチをオフにし、第４のスイッチをオフにし、第５のスイッチをオンにし、
第２のサンプリングフェーズ中に、第１のスイッチをオフにし、第３のスイッチをオンにし、第４のスイッチをオンにし、第５のスイッチをオフにする、ように構成されたコントローラを更に備える、条項１３に記載のＡＤＣ。
１５．スイッチング回路は、
第１のキャパシタの端子と接地との間に結合された第６のスイッチと、
第２のキャパシタの端子と接地との間に結合された第７のスイッチとを更に備える、条項１３または１４に記載のＡＤＣ。
１６．第１のサンプリングフェーズ中に、第２のスイッチをオンにし、第３のスイッチをオフにし、第４のスイッチをオフにし、第５のスイッチをオンにし、第６のスイッチをオフにし、第７のスイッチをオフにし、
第１の変換フェーズ中に、第２のスイッチをオフにし、第３のスイッチをオフにし、第４のスイッチをオフにし、第５のスイッチをオフにし、第６のスイッチをオンにし、第７のスイッチをオフにし、
第２のサンプリングフェーズ中に、第２のスイッチをオフにし、第３のスイッチをオンにし、第４のスイッチをオンにし、第５のスイッチをオフにし、第６のスイッチをオフにし、第７のスイッチをオフにし、
第２の変換フェーズ中に、第２のスイッチをオフにし、第３のスイッチをオフにし、第４のスイッチをオフにし、第５のスイッチをオフにし、第６のスイッチをオフにし、第７のスイッチをオンにする、ように構成されたコントローラを更に備える、条項１５に記載のＡＤＣ。
１７．第１の変換フェーズおよび第２の変換フェーズの各々の最中に、ＳＡＲは、
ＤＡＣにデジタル信号を出力し、
比較器の出力部からの比較信号に基づいてデジタル信号のＮビットを分解するように構成されている、条項１６に記載のＡＤＣ。
１８．第１のサンプリングフェーズおよび第２のサンプリングフェーズの各々の最中に、コントローラは記第１のスイッチをオンにするように構成されている、条項１６または１７に記載のＡＤＣ。
１９．第１の変換フェーズおよび第２の変換フェーズの各々の最中に、コントローラは、第１のスイッチをオフにするように構成されている、条項１８に記載のＡＤＣ。
２０．スイッチング回路は、
第１のサンプリングフェーズ中に、第１のキャパシタの端子をＡＤＣの入力部に結合させ、第２のキャパシタの端子を増幅回路の入力部に結合させ、
第２のサンプリングフェーズ中に、第２のキャパシタの端子をＡＤＣの入力部に結合させ、第１のキャパシタの端子を増幅回路の入力部に結合させるように構成されている、条項１～１２のいずれか一項に記載のＡＤＣ。
２１．スイッチング回路は、
第１の変換フェーズ中に第１のキャパシタの端子を接地に結合させ、
第２の変換フェーズ中に第２のキャパシタの端子を接地に結合させるように更に構成されている、条項２０に記載のＡＤＣ。
２２．スイッチング回路は、
第１の変換フェーズ中に、第２のキャパシタの端子をフローティングさせ、
第２の変換フェーズ中に、第１のキャパシタの端子をフローティングさせるように更に構成されている、条項２１に記載のＡＤＣ。
２３．第１の変換フェーズおよび第２の変換フェーズの各々の最中に、ＳＡＲは、
ＤＡＣにデジタル信号を出力し、
比較器の出力部からの比較信号に基づいてデジタル信号のＮビットを分解するように構成されている、条項２１または２２に記載のＡＤＣ。
２４．アナログデジタル変換器（ＡＤＣ）であって、
第１の入力部、第２の入力部、および出力部を有する比較器と、
ＡＤＣの入力部および比較器の第１の入力部に結合されたデジタルアナログ変換器（ＤＡＣ）と、
ＡＤＣの入力部に結合されたスイッチング回路と、
比較器の第１の入力部とスイッチング回路との間に結合された第１のキャパシタと、
比較器の第１の入力部とスイッチング回路との間に結合された第２のキャパシタと、
入力部および出力部を有する増幅回路であって、増幅回路の入力部はスイッチング回路に結合されている、増幅回路と、
増幅回路の出力部とＤＡＣとの間に結合された第１のスイッチと、
入力部、第１の出力部、および第２の出力部を有する逐次比較レジスタ（ＳＡＲ）であって、ＳＡＲの入力部は比較器の出力部に結合されており、ＳＡＲの第１の出力部はＤＡＣに結合されおり、第２の出力部はＡＤＣの出力部に結合されている、逐次比較レジスタ（ＳＡＲ）と、を備えるアナログデジタル変換器（ＡＤＣ）と、
ＡＤＣの入力部に結合された受信機と、
ＡＤＣの出力部に結合されたプロセッサと、を備えるシステム。
２５．アナログデジタル変換器（ＡＤＣ）におけるノイズシェーピングの方法であって、ＡＤＣは、出力部を有するデジタルアナログ変換器（ＤＡＣ）と、ＤＡＣの出力部に結合された第１の入力部およびコモンモード電圧または接地に結合された第２の入力部を有する比較器と、第１のキャパシタと、増幅回路とを含み、方法は、
第１のサンプリングフェーズ中に、
ＤＡＣの出力部とＡＤＣの入力部との間に第１のキャパシタを結合させることと、
第１の変換フェーズ中に、
ＤＡＣの出力部と接地との間に第１のキャパシタを結合させることと、
第２のサンプリングフェーズ中に、
ＤＡＣの出力部と増幅回路の入力部との間に第１のキャパシタを結合させることと、
増幅回路の出力部をＤＡＣの出力部に結合させることと、を含む方法。
２６．ＡＤＣは第２のキャパシタも含み、方法は、
第１のサンプリングフェーズ中に、
ＤＡＣの出力部と増幅回路の入力部との間に第２のキャパシタを結合させることと、
増幅回路の出力部をＤＡＣの出力部に結合させることと、
第２のサンプリングフェーズ中に、
ＤＡＣの出力部とＡＤＣの入力部との間に第２のキャパシタを結合させることと、
第２の変換フェーズ中に、
ＤＡＣの出力部と接地との間に第２のキャパシタを結合させることと、を更に含む、条項２５に記載の方法。
２７．第１の変換フェーズおよび第２の変換フェーズの各々の最中に、
ＤＡＣにデジタル信号を出力することと、
比較器の出力部からの比較信号に基づいてデジタル信号のNビットを分解することと、を更に含む、条項２６に記載の方法。
【0105】
本開示は、本開示の態様を説明するために上で使用された例示的な用語に限定されないことを理解されたい。例えば、サンプリングフェーズは、取得フェーズまたは別の用語で呼ばれることもある。別の例では、デジタル信号は、デジタルコードまたは別の用語で呼ばれることもある。別の例では、ＳＡＲは、ＳＡＲ論理、ＳＡＲ回路、または別の用語で呼ばれることもある。
【0106】
本明細書において「第１の」、「第２の」などの呼称を使用した要素へのいかなる言及も、一般にそれらの要素の数量または順序を限定しない。むしろ、これらの呼称は、２つ以上の要素、または要素の例を区別する便利な方法として本明細書で使用されている。したがって、第１および第２の要素への言及は、２つの要素のみが採用され得ること、または第１の要素が第２の要素に先行しなければならないことを意味しない。特許請求の範囲における数値表記は、明細書における数値表記と必ずしも整合しないことも理解されたい。
【0107】
本開示で、「例示的」という言葉は、「例、事例、または例示としての役割を果たすこと」を意味するために使用される。「例示的」として本明細書で説明された任意の実施形態または態様は、必ずしも本開示の他の態様より好ましい、または有利であると解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、説明した特徴、利点、または動作モードを含むことを必要とするとは限らない。述べられた値または性質に関して本明細書で使用される「ほぼ」という用語は、述べられた値または性質の１０％以内であることを示すことが意図されている。
【0108】
本開示の上記の説明は、あらゆる当業者が本開示を作成または使用することが可能となるように提供される。本開示の様々な変更が当業者に容易に明らかになり、本明細書で定義される一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形に適用され得る。したがって、本開示は本明細書で説明される例に限定されることを意図するものではなく、本明細書で開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図10】
【図11A】
【図11B】
【図11C】
【図11D】
【図12】
【図13】
【図14A】
【図14B】
【図15】
【国際調査報告】