特表 2024-523605 クロック受信回路および電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-06-28

(54)【発明の名称】クロック受信回路および電子機器

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20240621BHJP

   H03K 19/0185 20060101ALI20240621BHJP

   H03K 17/687 20060101ALI20240621BHJP

【ＦＩ】

H03K19/0175 240

H03K19/0185 210

H03K17/687 A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023579856

(86)(22)【出願日】2022-03-02

(85)【翻訳文提出日】2023-12-26

(86)【国際出願番号】 CN2022078778

(87)【国際公開番号】W WO2023273377

(87)【国際公開日】2023-01-05

(31)【優先権主張番号】202110738327.9

(32)【優先日】2021-06-30

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】516010548

【氏名又は名称】セインチップス テクノロジー カンパニーリミテッド

(74)【代理人】

【識別番号】100112656

【弁理士】

【氏名又は名称】宮田 英毅

(74)【代理人】

【識別番号】100089118

【弁理士】

【氏名又は名称】酒井 宏明

(72)【発明者】

【氏名】朱文涛

(72)【発明者】

【氏名】常云峰

(72)【発明者】

【氏名】羅豪

(72)【発明者】

【氏名】陳玉虎

(72)【発明者】

【氏名】朱海鵬

(72)【発明者】

【氏名】▲ティアオ▼玉梅

【テーマコード（参考）】

5J055

5J056

【Ｆターム（参考）】

5J055AX12

5J055BX16

5J055CX01

5J055DX12

5J055DX22

5J055DX42

5J055DX43

5J055DX60

5J055EY01

5J055EY10

5J055GX01

5J056AA01

5J056BB02

5J056BB17

5J056CC01

5J056CC02

5J056DD13

5J056DD28

5J056DD51

5J056FF01

(57)【要約】

本開示は、コモンモード電圧調整モジュール、振幅増幅モジュールとレベル変換モジュールを備えるクロック受信回路を提供する。コモンモード電圧調整モジュールは、ｎ型信号変換ユニット、ハイレベルｎ型信号出力端子、ローレベルｎ型信号出力端子、ｐ型信号変換ユニット、ハイレベルｐ型信号出力端子、ローレベルｐ型信号出力端子を備え、振幅増幅モジュールはｐ型カレント源トランジスタ、ｎ型カレント源トランジスタ、ｐ型トランジスタ差動対、ｎ型トランジスタ差動対とバイアス制御ユニットを備え、ｐ型トランジスタ差動対の２つの第２端子がそれぞれ、ｎ型トランジスタ差動対の２つの第１端子に電気的に接続され、ｎ型トランジスタ差動対の２つの第２端子がｎ型カレント源トランジスタの第１極に電気的に接続され、レベル変換モジュールは、振幅増幅回路が出力したＣＭＬレベル信号をＣＭＯＳレベル信号に変換するために使用される。本開示は、上記クロック受信回路を備える電子機器をさらに提供する。
【選択図】図４

【特許請求の範囲】

【請求項1】

コモンモード電圧調整モジュール、振幅増幅モジュールとレベル変換モジュールを備えるクロック受信回路であって、
前記コモンモード電圧調整モジュールは、ｎ型信号変換ユニット、ハイレベルｎ型信号出力端子、ローレベルｎ型信号出力端子、ｐ型信号変換ユニット、ハイレベルｐ型信号出力端子、ローレベルｐ型信号出力端子を備え、前記ｎ型信号変換ユニットは、入力されるｎ型信号をハイレベルｎ型信号に変換し、前記ハイレベルｎ型信号出力端子を介して出力するように構成され、前記ｎ型信号変換ユニットは、入力されるｎ型信号をローレベルｎ型信号に変換し、前記ローレベルｎ型信号を介して出力するように構成され、前記ｐ型信号変換ユニットは、入力されるｐ型信号をハイレベルｐ型信号に変換し、ハイレベルｐ型信号出力端子を介して出力するようにさらに構成され、前記ｐ型信号変換ユニットは、入力されるｐ型信号をローレベルｐ型信号に変換し、ローレベルｐ型信号出力端子を介して出力するようにさらに構成され、
前記振幅増幅モジュールは、ｐ型カレント源トランジスタ、ｎ型カレント源トランジスタ、ｐ型トランジスタ差動対、ｎ型トランジスタ差動対とバイアス制御ユニットを備え、
前記バイアス制御ユニットは、前記ｐ型カレント源トランジスタおよび前記ｎ型カレント源トランジスタが飽和領域で作動するよう制御するように構成され、
前記ｐ型カレント源トランジスタは、第１極がハイレベル信号端子に電気的に接続され、第２極が前記ｐ型トランジスタ差動対の２つの第１端子に電気的に接続され、
前記ｐ型トランジスタ差動対における２つのｐ型トランジスタがどちらも増幅領域で作動するように、前記ｐ型トランジスタ差動対は、２つの第２端子がそれぞれ、前記ｎ型トランジスタ差動対の２つの第１端子に電気的に接続され、２つの入力端子がそれぞれ、前記ローレベルｐ型信号出力端子、および前記ローレベルｎ型信号出力端子に電気的に接続され、
前記ｎ型トランジスタ差動対における２つのｎ型トランジスタがどちらも増幅領域で作動するように、前記ｎ型トランジスタ差動対は、２つの第２端子が前記ｎ型カレント源トランジスタの第１極に電気的に接続され、２つの入力端子がそれぞれ、前記ハイレベルｐ型信号出力端子、および前記ハイレベルｎ型信号出力端子に電気的に接続され、
前記レベル変換モジュールは、前記振幅増幅回路が出力したＣＭＬレベル信号をＣＭＯＳレベル信号に変換するように構成される、
クロック受信回路。

【請求項2】

前記ｐ型トランジスタ差動対は、第一ｐ型トランジスタと第二ｐ型トランジスタを備え、 前記第一ｐ型トランジスタの第１極は前記第二ｐ型トランジスタの第１極に電気的に接続され、前記第一ｐ型トランジスタの第１極、および前記第二ｐ型トランジスタの第１極はそれぞれ、前記ｐ型差動対の２つの第１端子として形成され、前記第一ｐ型トランジスタの第２極、および前記第二ｐ型トランジスタの第２極はそれぞれ、前記ｐ型差動対の２つの第２端子として形成され、前記第一ｐ型トランジスタのゲートと前記第二ｐ型トランジスタのゲートはそれぞれ、前記ｐ型トランジスタ差動対の２つの入力端子として形成され、前記第一ｐ型トランジスタのゲートは前記ローレベルｎ型信号出力端子に電気的に接続され、前記第二ｐ型トランジスタのゲートは前記ローレベルｐ型信号出力端子に電気的に接続される、
請求項１に記載のクロック受信回路。

【請求項3】

前記ｎ型トランジスタ差動対は第一ｎ型トランジスタと第二ｎ型トランジスタを備え、前記第一ｎ型トランジスタの第１極と前記第二ｎ型トランジスタの第１極がそれぞれ、前記ｎ型トランジスタ差動対の２つの第１端子として形成され、前記第一ｎ型トランジスタの第１極が前記第一ｐ型トランジスタの第２極に電気的に接続され、前記第二ｎ型トランジスタの第１極が前記第二ｐ型トランジスタの第２極に電気的に接続され、
前記第一ｎ型トランジスタの第２極、および前記第二ｎ型トランジスタの第２極がそれぞれ、前記ｎ型差動対の２つの第２端子として形成され、前記第一ｎ型トランジスタの第２極が前記第二ｎ型トランジスタの第２極に電気的に接続され、
前記第一ｎ型トランジスタのゲートと前記第二ｎ型トランジスタのゲートがそれぞれ、前記ｎ型トランジスタ差動対の２つの入力端子として形成され、前記第一ｎ型トランジスタのゲートが前記ハイレベルｎ型信号出力端子に電気的に接続され、前記第二ｎ型トランジスタのゲートが前記ハイレベルｐ型信号出力端子に電気的に接続される、
請求項２に記載のクロック受信回路。

【請求項4】

前記バイアス制御ユニットは、第一ｎ型カレントミラートランジスタ、第二ｎ型カレントミラートランジスタ、第三ｎ型カレントミラートランジスタ、第四ｎ型カレントミラートランジスタ、第一ｐ型カレントミラートランジスタと第二ｐ型カレントミラートランジスタを備え、
前記第一ｎ型カレントミラートランジスタは、第１極がカレント源に電気的に接続されるように構成され、第１極が前記第一ｎ型カレントミラートランジスタのゲートに電気的に接続され、第２極が前記第二ｎ型カレントミラートランジスタの第１極に電気的に接続され、前記第二ｎ型カレントミラートランジスタは、第２極が接地され、ゲートが前記第三ｎ型カレントミラートランジスタのゲート、および前記ｎ型カレント源トランジスタのゲートに電気的に接続され、
前記第三ｎ型カレントミラートランジスタは、第１極が接地され、第２極が前記第四ｎ型カレントミラートランジスタの第１極に電気的に接続され、
前記第四ｎ型カレントミラートランジスタは、第２極が前記第一ｐ型カレントミラートランジスタの第１極に電気的に接続され、ゲートが前記第一ｎ型カレントミラートランジスタのゲートに電気的に接続され、
前記第一ｐ型カレントミラートランジスタは、ゲートが前記第一ｐ型カレントミラートランジスタの第１極に電気的に接続され、第２極が前記第二ｐ型カレントミラートランジスタの第１極に電気的に接続され、
前記第二ｐ型カレントミラートランジスタは、第２極がハイレベル信号端子に電気的に接続されるように構成され、ゲートが前記ｐ型カレント源トランジスタのゲートに電気的に接続される、
請求項１～３の何れか１項に記載のクロック受信回路。

【請求項5】

前記コモンモード電圧調整モジュールは、インピーダンス整合抵抗器、第一分圧抵抗と第二分圧抵抗をさらに備え、前記インピーダンス整合抵抗器は、前記コモンモード電圧調整モジュールのｐポートとｎポートの間に接続され、前記第一分圧抵抗の一端がハイレベル信号端子に電気的に接続され、
前記ｐ型信号変換ユニットは第一カップリングコンデンサ、第三カップリングコンデンサおよび、順次直列に接続した第三抵抗、第五抵抗、第七抵抗と第九抵抗を備え、前記第三カップリングコンデンサの一端が前記第一分圧抵抗の他端に電気的に接続され、前記第九抵抗が前記第二分圧抵抗の一端に電気的に接続され、前記第二分圧抵抗の第２端子が接地され、前記第一カップリングコンデンサが前記第五抵抗に並列に接続され、かつ、前記ハイレベルｐ型信号出力端子が前記第三抵抗および前記第五抵抗との接続箇所に電気的に接続され、前記第三カップリングコンデンサが前記第七抵抗に並列に接続され、かつ、前記ローレベルｐ型信号出力端子が前記第七抵抗と前記第九抵抗との接続箇所に電気的に接続され、前記ｐポートが前記第五抵抗と前記第七抵抗との接続箇所に電気的に接続され、
前記ｎ型信号変換ユニットは第二カップリングコンデンサ、第四カップリングコンデンサおよび、順次直列に接続した第四抵抗、第六抵抗、第八抵抗と第十抵抗を備え、前記第四カップリングコンデンサの一端が前記第一分圧抵抗の他端に電気的に接続され、前記第十抵抗が前記第二分圧抵抗の一端に電気的に接続され、前記第二カップリングコンデンサが前記第六抵抗に並列に接続され、かつ前記ハイレベルｎ型信号出力端子が前記第四抵抗および前記第六抵抗との接続箇所に電気的に接続され、前記第四カップリングコンデンサが前記第八抵抗に並列に接続され、かつ前記ローレベルｎ型信号出力端子が前記第八抵抗と前記第十抵抗との接続箇所に電気的に接続され、前記ｎポートが前記第六抵抗と前記第八抵抗との接続箇所に電気的に接続される、
請求項１～３の何れか１項に記載のクロック受信回路。

【請求項6】

前記レベル変換モジュールは第一インバータ、第二インバータ、第一フィードバックコンポーネント、第二フィードバックコンポーネントを備え、
前記第一インバータは、入力端子が前記振幅増幅モジュールのｐ型信号出力端子に電気的に接続され、出力端子が前記クロック受信回路のｎ型信号出力端子として形成され、
前記第一フィードバックコンポーネントは、前記第一インバータが出力したカレントを収集し、収集したカレントを前記第一インバータの入力端子にフィードバックするように構成され、
前記第二インバータは、入力端子が前記振幅増幅モジュールのｎ型信号出力端子に電気的に接続され、出力端子が前記クロック受信回路のｐ型信号出力端子として形成され、
前記第二フィードバックコンポーネントは、前記第二インバータが出力したカレントを収集し、収集したカレントを前記第二インバータの入力端子にフィードバックするように構成される、
請求項１～３の何れか１項に記載のクロック受信回路。

【請求項7】

前記第一フィードバックコンポーネントは、第一ｎ型フィードバックトランジスタと第一ｐ型フィードバックトランジスタを備え、
前記第一ｎ型フィードバックトランジスタは、ゲートが前記第一インバータの出力端子に電気的に接続され、第１極がハイレベル信号端子に電気的に接続され、第２極が前記第一インバータの入力端子に電気的に接続され、
前記第一ｐ型フィードバックトランジスタは、ゲートが前記第一インバータの出力端子に電気的に接続され、第１極が接地され、第２極が前記第一インバータの入力端子に電気的に接続される、
請求項６に記載のクロック受信回路。

【請求項8】

前記第二フィードバックコンポーネントは、第二ｎ型フィードバックトランジスタと第二ｐ型フィードバックトランジスタを備え、
前記第二ｎ型フィードバックトランジスタは、ゲートが前記第二インバータの出力端子に電気的に接続され、第１極がハイレベル信号端子に電気的に接続され、第２極が前記第二インバータの入力端子に電気的に接続され、
前記第二ｐ型フィードバックトランジスタは、ゲートが前記第二インバータの出力端子に電気的に接続され、第１極が接地され、第２極が前記第二インバータの入力端子に電気的に接続される、
請求項６に記載のクロック受信回路。

【請求項9】

クロック受信回路とコアモジュールを備え、前記コアモジュールのクロック信号入力端子が前記クロック受信回路の出力端子に電気的に接続され、前記クロック受信回路が請求項１～８の何れか１項に記載のクロック受信回路である、
電子機器。

【請求項10】

前記コアモジュールが、
アナログ／デジタルコンバータ、デジタル／アナログコンバータ、フェーズロックループモジュールのうちの何れか１つであることを特徴とする、
請求項９に記載の電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は２０２１年６月３０日に国家知識産権局へ提出された、出願番号を「２０２１１０７３８３２７．９」とし、発明の名称を「クロック受信回路および電子機器」とする中国特許出願の優先権を主張し、当該出願の全ての内容を援用によって引用する。

【0002】

本開示の実施例は集積回路分野に関するものであるが、これに限定されるものではなく、具体的には、クロック受信回路および当該クロック受信回路を備えた電子機器に関するものである。

【背景技術】

【0003】

ＣＭＯＳ製造プロセスの進化と設計レベルの向上に伴い、集積回路の動作周波数はますます高くなっているが、伝送過程における高速のクロックの減衰はより深刻で、ノイズやミスマッチなどの非理想的な要因の影響を受けやすくなり、クロックの性能が低下する。そのため、高速回路ではクロック受信回路が特に重要となる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

図１において示すのは、関連技術におけるクロック受信回路であり、当該クロック受信回路はカレントモードロジック（ＣＭＬ、Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）構造を用いて入力クロックを受信、増幅する。このようなクロック受信回路の位相ノイズは大きく、消費電力も大きい。

【課題を解決するための手段】

【0005】

本開示は、クロック受信回路と、当該クロック受信回路を備えた電子機器を提供する。
本開示の一態様として、本開示の実施例は、コモンモード電圧調整モジュール、振幅増幅モジュールとレベル変換モジュールを備えるクロック受信回路であって、
前記コモンモード電圧調整モジュールは、ｎ型信号変換ユニット、ハイレベルｎ型信号出力端子、ローレベルｎ型信号出力端子、ｐ型信号変換ユニット、ハイレベルｐ型信号出力端子、ローレベルｐ型信号出力端子を備え、前記ｎ型信号変換ユニットは、入力されるｎ型信号をハイレベルｎ型信号に変換し、前記ハイレベルｎ型信号出力端子を介して出力するために使用され、前記ｎ型信号変換ユニットは、入力されるｎ型信号をローレベルｎ型信号に変換し、前記ローレベルｎ型信号を介して出力するためにさらに使用され、前記ｐ型信号変換ユニットは、入力されるｐ型信号をハイレベルｐ型信号に変換し、ハイレベルｐ型信号出力端子を介して出力するために使用され、前記ｐ型信号変換ユニットは、入力されるｐ型信号をローレベルｐ型信号に変換し、ローレベルｐ型信号出力端子を介して出力するためにさらに使用され、
前記振幅増幅モジュールは、ｐ型カレント源トランジスタ、ｎ型カレント源トランジスタ、ｐ型トランジスタ差動対、ｎ型トランジスタ差動対とバイアス制御ユニットを備え、
前記バイアス制御ユニットは、前記ｐ型カレント源トランジスタおよび前記ｎ型カレント源トランジスタが飽和領域で作動するよう制御するために使用され、
前記ｐ型カレント源トランジスタは、第１極がハイレベル信号端子に電気的に接続され、第２極が前記ｐ型トランジスタ差動対の２つの第１端子に電気的に接続され、
前記ｐ型トランジスタ差動対のうちの２つのｐ型トランジスタがどちらも増幅領域で作動するように、前記ｐ型トランジスタ差動対は、２つの第２端子がそれぞれ、前記ｎ型トランジスタ差動対の２つの第１端子に電気的に接続され、２つの入力端子がそれぞれ、前記ローレベルｐ型信号出力端子、および前記ローレベルｎ型信号出力端子に電気的に接続され、
前記ｎ型トランジスタ差動対のうちの２つのｎ型トランジスタがどちらも増幅領域で作動するように、前記ｎ型トランジスタ差動対は、２つの第２端子が前記ｎ型カレント源トランジスタの第１極に電気的に接続され、２つの入力端子がそれぞれ、前記ハイレベルｐ型信号出力端子、および前記ハイレベルｎ型信号出力端子に電気的に接続され、
前記レベル変換モジュールは、前記振幅増幅回路が出力したＣＭＬレベル信号をＣＭＯＳレベル信号に変換するように構成される、クロック受信回路を提供する。

【0006】

任意で、前記ｐ型トランジスタ差動対は第一ｐ型トランジスタと第二ｐ型トランジスタを備え、前記第一ｐ型トランジスタの第１極は前記第二ｐ型トランジスタの第１極に電気的に接続され、前記第一ｐ型トランジスタの第１極、および前記第二ｐ型トランジスタの第１極はそれぞれ、前記ｐ型差動対の２つの第１端子として形成され、前記第一ｐ型トランジスタの第２極、および前記第二ｐ型トランジスタの第２極はそれぞれ、前記ｐ型差動対の２つの第２端子として形成され、前記第一ｐ型トランジスタのゲートと前記第二ｐ型トランジスタのゲートはそれぞれ、前記ｐ型トランジスタ差動対の２つの入力端子として形成され、前記第一ｐ型トランジスタのゲートは前記ローレベルｎ型信号出力端子に電気的に接続され、前記第二ｐ型トランジスタのゲートは前記ローレベルｐ型信号出力端子に電気的に接続される。

【0007】

任意で、前記ｎ型トランジスタ差動対は第一ｎ型晶体と第二ｎ型トランジスタを備え、前記第一ｎ型トランジスタの第１極と前記第二ｎ型トランジスタの第１極がそれぞれ、前記ｎ型トランジスタ差動対の２つの第１端子として形成され、前記第一ｎ型トランジスタの第１極が前記第一ｐ型トランジスタの第２極に電気的に接続され、前記第二ｎ型トランジスタの第１極が前記第二ｐ型トランジスタの第２極に電気的に接続され、
前記第一ｎ型トランジスタの第２極、および前記第二ｎ型トランジスタの第２極がそれぞれ、前記ｎ型差動対の２つの第２端子として形成され、前記第一ｎ型トランジスタの第２極が前記第二ｎ型トランジスタの第２極に電気的に接続され、
前記第一ｎ型トランジスタのゲートと前記第二ｎ型トランジスタのゲートがそれぞれ、前記ｎ型トランジスタ差動対の２つの入力端子として形成され、前記第一ｎ型トランジスタのゲートが前記ハイレベルｎ型信号出力端子に電気的に接続され、前記第二ｎ型トランジスタのゲートが前記ハイレベルｐ型信号出力端子に電気的に接続される。

【0008】

任意で、前記バイアス制御ユニットは、第一ｎ型カレントミラートランジスタ、第二ｎ型カレントミラートランジスタ、第三ｎ型カレントミラートランジスタ、第四ｎ型カレントミラートランジスタ、第一ｐ型カレントミラートランジスタと第二ｐ型カレントミラートランジスタを備え、
前記第一ｎ型カレントミラートランジスタは、第１極がカレント源に電気的に接続されるように構成され、第１極が前記第一ｎ型カレントミラートランジスタのゲートに電気的に接続され、第２極が前記第二ｎ型カレントミラートランジスタの第１極に電気的に接続され、前記第二ｎ型カレントミラートランジスタは、第２極が接地され、ゲートが前記第三ｎ型カレントミラートランジスタのゲート、および前記ｎ型カレント源トランジスタのゲートに電気的に接続され、
前記第三ｎ型カレントミラートランジスタは、第１極が接地され、第２極が前記第四ｎ型カレントミラートランジスタの第１極に電気的に接続され、
前記第四ｎ型カレントミラートランジスタは、第２極が前記第一ｐ型カレントミラートランジスタの第１極に電気的に接続され、ゲートが前記第一ｎ型カレントミラートランジスタのゲートに電気的に接続され、
前記第一ｐ型カレントミラートランジスタは、ゲートが前記第一ｐ型カレントミラートランジスタの第１極に電気的に接続され、第２極が前記第二ｐ型カレントミラートランジスタの第１極に電気的に接続され、
前記第二ｐ型カレントミラートランジスタは、第２極がハイレベル信号端子に電気的に接続されるように構成され、ゲートが前記ｐ型カレント源トランジスタのゲートに電気的に接続される。

【0009】

任意で、前記コモンモード電圧調整モジュールは、インピーダンス整合抵抗器、第一分圧抵抗と第二分圧抵抗をさらに備え、前記インピーダンス整合抵抗器は、前記コモンモード電圧調整モジュールのｐポートとｎポートの間に接続され、前記第一分圧抵抗の一端がハイレベル信号端子に電気的に接続され、
前記ｐ型信号変換ユニットは第一カップリングコンデンサ、第三カップリングコンデンサおよび、順次直列に接続した第三抵抗、第五抵抗、第七抵抗と第九抵抗を備え、前記第三カップリングコンデンサの一端が前記第一分圧抵抗の他端に電気的に接続され、前記第九抵抗が前記第二分圧抵抗の一端に電気的に接続され、前記第二分圧抵抗の第２端子が接地され、前記第一カップリングコンデンサが前記第五抵抗に並列に接続され、かつ、前記ハイレベルｐ型信号出力端子が前記第三抵抗および前記第五抵抗との接続箇所に電気的に接続され、前記第三カップリングコンデンサが前記第七抵抗に並列に接続され、かつ、前記ローレベルｐ型信号出力端子が前記第七抵抗と前記第九抵抗との接続箇所に電気的に接続され、前記ｐポートが前記第五抵抗と前記第七抵抗との接続箇所に電気的に接続され、
前記ｎ型信号変換ユニットは第二カップリングコンデンサ、第四カップリングコンデンサおよび、順次直列に接続した第四抵抗、第六抵抗、第八抵抗と第十抵抗を備え、前記第四カップリングコンデンサの一端が前記第一分圧抵抗の他端に電気的に接続され、前記第十抵抗が前記第二分圧抵抗の一端に電気的に接続され、前記第二カップリングコンデンサが前記第六抵抗に並列に接続され、かつ前記ハイレベルｎ型信号出力端子が前記第四抵抗および前記第六抵抗との接続箇所に電気的に接続され、前記第四カップリングコンデンサが前記第八抵抗に並列に接続され、かつ前記ローレベルｎ型信号出力端子が前記第八抵抗と前記第十抵抗との接続箇所に電気的に接続され、前記ｎポートが前記第六抵抗と前記第八抵抗との接続箇所に電気的に接続される。

【0010】

任意で、前記レベル変換モジュールは第一インバータ、第二インバータ、第一フィードバックコンポーネント、第二フィードバックコンポーネントを備え、
前記第一インバータは、入力端子が前記振幅増幅モジュールのｐ型信号出力端子に電気的に接続され、出力端子が前記クロック受信回路のｎ型信号出力端子として形成され、
前記第一フィードバックコンポーネントは、前記第一インバータが出力したカレントを収集し、収集したカレントを前記第一インバータの入力端子にフィードバックするように構成され、
前記第二インバータは、入力端子が前記振幅増幅モジュールのｎ型信号出力端子に電気的に接続され、出力端子が前記クロック受信回路のｐ型信号出力端子として形成され、
前記第二フィードバックコンポーネントは、前記第二インバータが出力したカレントを収集し、収集したカレントを前記第二インバータの入力端子にフィードバックするように構成される。

【0011】

任意で、前記第一フィードバックコンポーネントは、第一ｎ型フィードバックトランジスタと第一ｐ型フィードバックトランジスタを備え、
前記第一ｎ型フィードバックトランジスタは、ゲートが前記第一インバータの出力端子に電気的に接続され、第１極がハイレベル信号端子に電気的に接続され、第２極が前記第一インバータの入力端子に電気的に接続され、
前記第一ｐ型フィードバックトランジスタは、ゲートが前記第一インバータの出力端子に電気的に接続され、第１極が接地され、第２極が前記第一インバータの入力端子に電気的に接続される。

【0012】

任意で、前記第二フィードバックコンポーネントは、第二ｎ型フィードバックトランジスタと第二ｐ型フィードバックトランジスタを備え、
前記第二ｎ型フィードバックトランジスタは、ゲートが前記第二インバータの出力端子に電気的に接続され、第１極がハイレベル信号端子に電気的に接続され、第２極が前記第二インバータの入力端子に電気的に接続され、
前記第二ｐ型フィードバックトランジスタは、ゲートが前記第二インバータの出力端子に電気的に接続され、第１極が接地され、第２極が前記第二インバータの入力端子に電気的に接続される。

【0013】

本開示の第二態様として、クロック受信回路とコアモジュールを備え、前記コアモジュールのクロック信号入力端子が前記クロック受信回路の出力端子に電気的に接続され、前記クロック受信回路が本開示の第一態様によって提供されるクロック受信回路である、電子機器を提供する。

【0014】

任意で、前記コアモジュールは、アナログ／デジタルコンバータ、デジタル／アナログコンバータ、フェーズロックループモジュールのうちの何れか１つである。

【0015】

本開示の実施例によって提供されるクロック受信回路のコア部品は振幅増幅モジュールであり、当該振幅増幅モジュールは、ｐ型トランジスタ差動対とｎ型トランジスタ差動対を互いに入力および負荷とし、振幅増幅モジュール全体の等価トランスコンダクタンスを増大させるプッシュプル構造を構成している。当該振幅増幅モジュールは、低電源電圧下で比較的大きなクロック出力スイングを提供できる。

【0016】

前記クロック受信回路は、低電源電圧下で十分な利得を提供して大きな出力スイングを得ることができ、後段のコアモジュールの出力クロック確立過程も相応に高速であり、クロック確立過程においてノイズの影響を受けるのを低減することができ、ひいては回避することができるため、電子機器の出力位相ノイズを小さくし、電子機器の消費電力を低減して、電子機器の性能を向上させることができる。

【図面の簡単な説明】

【0017】

【図1】図１は関連技術におけるクロック信号受信回路の回路模式図である。

【図2】図２は本開示によって提供されるクロック受信回路の一実施形態の模式図である。

【図3】図３は本開示によって提供されるクロック受信回路における、コモンモード電圧調整モジュールの一実施形態の模式図である。

【図4】図４は本開示によって提供されるクロック受信回路における、振幅増幅モジュールの一実施形態の模式図である。

【図5】図５は本開示によって提供されるクロック受信回路における、レベル変換モジュールの一実施形態の模式図である。

【図6】図６は電子機器のコアモジュールをデジタル／アナログコンバータまたはアナログ／デジタルコンバータとする模式図である。

【図7】図７は電子機器のコアモジュールをフェーズロックループ回路とする模式図である。

【発明を実施するための形態】

【0018】

本開示の技術案を当業者がより良く理解できるように、本開示によって提供されるクロック受信回路および電子機器について、図面を組み合わせて以下に詳細に説明する。

【0019】

以下、図面を参照して例示的な実施例について詳細に説明するが、前記例示的な実施例は異なる形態で具現化されてもよく、本明細書に記載された実施例に限定されると解釈すべきではない。むしろ、これら実施例を提供する目的は、本開示を徹底して完全なものにし、当業者に本開示の範囲を十分に理解させることである。

【0020】

本開示の各実施例および実施例における各特徴は、矛盾しない限り、互いに組み合わせることができる。

【0021】

本開示で使用する「および／または」という用語には、１つまたは複数の関連する列挙項目の任意のまたはすべての組み合わせが含まれる。

【0022】

本開示にて使用する用語は特定の実施例について説明するためのものにすぎず、本開示を制限する意図はない。本開示にて使用する「１つの」と「当該」という単数形は、上下文にて別途明らかに説明しない限り複数形を含むことも意図する。また、本明細書にて「含む」、「…からなる」という用語を使用したときは、前記特徴、全体、ステップ、オペレーション、素子、および／またはコンポーネントの存在を指すが、１つまたは複数の他の特徴、全体、ステップ、オペレーション、素子、コンポーネント、および／またはそれらのグループの存在または追加を除外するものでないとさらに理解されるであろう。

【0023】

本開示で使用するすべての用語（技術用語および科学用語を含む）は、特に限定されない限り、当業者が一般的に理解するものと同じ意味を有する。また、常用辞典にて限定されるそれら用語は、関連技術および本開示の背景での意味と一致する意味を有し、本開示にて明確に定義しない限り、理想的または過度に形式的な意味を有するとして解釈されないとさらに理解されるであろう。

【0024】

本開示の一態様として、クロック受信回路を提供し、図２に示すように、前記クロック受信回路は、コモンモード電圧調整モジュール１００、振幅増幅モジュール２００とレベル変換モジュール３００を備える。

【0025】

図３に示すように、コモンモード電圧調整モジュール１００はｎ型信号変換ユニット１１０、ハイレベルｎ型信号出力端子ｖｏｎ＿ｎ、ローレベルｎ型信号出力端子ｖｏｐ＿ｎ、ｐ型信号変換ユニット１２０、ハイレベルｐ型信号出力端子ｖｏｎ＿ｐ、ローレベルｐ型信号出力端子ｖｏｐ＿ｐを備える。

【0026】

ｎ型信号変換ユニット１１０は、入力されるｎ型信号をハイレベルｎ型信号に変換し、ハイレベルｎ型信号出力端子ｖｏｎ＿ｎを介して出力するように構成され、ｎ型信号変換ユニット１１０は、入力されるｎ型信号をローレベルｎ型信号に変換し、ローレベルｎ型信号端子ｖｏｐ＿ｎを介して出力するためにさらに使用される。

【0027】

ｐ型信号変換ユニット１２０は、入力されるｐ型信号をハイレベルｐ型信号に変換し、ハイレベルｐ型信号ｖｏｎ＿ｐ出力端子を介して出力するように構成され、ｐ型信号変換ユニット１２０は、入力されるｐ型信号をローレベルｐ型信号に変換し、ローレベルｐ型信号出力端子ｖｏｐ＿ｐを介して出力するためにさらに使用される。

【0028】

振幅増幅モジュール２００はｐ型カレント源トランジスタＭ６、ｎ型カレント源トランジスタＭ５、ｐ型トランジスタ差動対２１０、ｎ型トランジスタ差動対２２０とバイアス制御ユニット２３０を備える。

【0029】

バイアス制御ユニット２３０は、ｐ型カレント源トランジスタＭ６とｎ型カレント源トランジスタＭ６が飽和領域で作動するよう制御するように構成される。

【0030】

ｐ型カレント源トランジスタＭ６は、第１極がハイレベル信号端子に電気的に接続され、第２極がｐ型トランジスタ差動対２１０の２つの第１端子に電気的に接続される。

【0031】

前記ｐ型トランジスタ差動対における２つのｐ型トランジスタがどちらも増幅領域で作動するように、ｐ型トランジスタ差動対２１０は、２つの第２端子がそれぞれ、ｎ型トランジスタ差動対２２０の２つの第１端子に電気的に接続され、２つの入力端子がそれぞれ、ローレベルｐ型信号出力端子ｖｏｐ＿ｐ、およびローレベルｎ型信号出力端子ｖｏｐ＿ｎに電気的に接続される。

【0032】

前記ｎ型トランジスタ差動対における２つのｎ型トランジスタがどちらも増幅領域で作動するように、ｎ型トランジスタ差動対２２０は、２つの第２端子がｎ型カレント源トランジスタＭ５の第１極に電気的に接続され、２つの入力端子がそれぞれ、ハイレベルｐ型信号出力端子ｖｏｎ＿ｐ、およびハイレベルｎ型信号出力端子ｖｏｎ＿ｎに電気的に接続される。

【0033】

レベル変換モジュール３００は、前記振幅増幅回路が出力したＣＭＬレベル信号をＣＭＯＳレベル信号に変換するように構成される。

【0034】

本開示によって提供されるクロック受信回路のコア部品は振幅増幅モジュール２００であり、当該振幅増幅モジュール２００は、ｐ型トランジスタ差動対２１０とｎ型トランジスタ差動対２２０を互いに入力および負荷とし、振幅増幅モジュール２００全体の等価トランスコンダクタンスを増大させるプッシュプル構造を構成しており、当該振幅増幅モジュール２００は、低電源電圧下で比較的大きなクロック出力スイングを提供できる。なお、ｐ型トランジスタ差動対２１０とｎ型トランジスタ差動対２２０は２つの接続ノードを有し、ここで２つの接続ノードはそれぞれ、振幅増幅モジュール２００のｎ型信号出力端子ｖｏｕｔｎとｐ型信号出力端子ｖｏｕｐとして形成される。

【0035】

コモンモード電圧調整モジュール１００の主な作用は、当該クロック受信回路で受信した差分信号を調整し、振幅増幅モジュール２００のｐ型トランジスタ差動対２１０とｎ型トランジスタ差動対２２０のトランジスタが増幅領域で作動できるように出力するということである。

【0036】

Ｐ型カレント源トランジスタＭ６とＮ型カレント源トランジスタＭ５の作用は、バイアス制御ユニットの制御下で、駆動カレントを振幅増幅モジュールに提供するということである。

【0037】

本開示において、ｐ型トランジスタ差動対の具体的な構造については特に限定しない。図４に示す実施形態において、前記ｐ型トランジスタ差動対は第一ｐ型トランジスタＭ４と第二ｐ型トランジスタＭ３を備え、第一ｐ型トランジスタＭ４の第１極は第二ｐ型トランジスタＭ３の第１極に電気的に接続され、第一ｐ型トランジスタＭ４の第１極、および第二ｐ型トランジスタＭ３の第１極はそれぞれ、前記ｐ型差動対の２つの第１端子として形成され、第一ｐ型トランジスタＭ４の第２極、および第二ｐ型トランジスタＭ３の第２極はそれぞれ、前記ｐ型差動対の２つの第２端子として形成され、第一ｐ型トランジスタＭ４のゲートと第二ｐ型トランジスタＭ３のゲートはそれぞれ、前記ｐ型トランジスタ差動対の２つの入力端子として形成され、第一ｐ型トランジスタＭ４のゲート（図４ではｖｉｎ＿ｐである）はローレベルｎ型信号出力端子ｖｏｐ＿ｐに電気的に接続され、第二ｐ型トランジスタＭ３のゲート（図４ではｖｉｐ＿ｐである）はローレベルｐ型信号出力端子に電気的に接続される。

【0038】

なお、第一ｐ型トランジスタＭ４の第２極は振幅増幅モジュール２００のｎ型信号出力端子として形成され、第二ｐ型トランジスタＭ３の第２極は振幅増幅モジュール２００のｐ型信号出力端子として形成される。

【0039】

本開示では、ｎ型トランジスタ差動対の具体的な構造についても特に限定しない。図４に示すように、前記ｎ型トランジスタ差動対は第一ｎ型トランジスタＭ２と第二ｎ型トランジスタＭ１を備え、第一ｎ型トランジスタＭ２の第１極と第二ｎ型トランジスタＭ１の第１極はそれぞれ、前記ｎ型トランジスタ差動対の２つの第１端子として形成され、第一ｎ型トランジスタＭ２の第１極が第一ｐ型トランジスタＭ４の第２極に電気的に接続され、第二ｎ型トランジスタＭ１の第１極が第二ｐ型トランジスタＭ３の第２極に電気的に接続される。

【0040】

第一ｎ型トランジスタＭ２の第２極、および第二ｎ型トランジスタＭ１の第２極はそれぞれ、前記ｎ型差動対の２つの第２端子として形成され、第一ｎ型トランジスタＭ２の第２極が第二ｎ型トランジスタＭ１の第２極に電気的に接続され、かつどちらもｎ型カレントトランジスタＭ５の第１極に電気的に接続される。

【0041】

第一ｎ型トランジスタＭ２のゲートと第二ｎ型トランジスタＭ１のゲートはそれぞれ、前記ｎ型トランジスタ差動対の２つの入力端子（図４では、それぞれｖｉｎ＿ｎとｖｉｐ＿ｎである）として形成され、第一ｎ型トランジスタＭ２のゲートが前記ハイレベルｎ型信号出力端子に電気的に接続され、第二ｎ型トランジスタＭ１のゲートが前記ハイレベルｐ型信号出力端子に電気的に接続される。

【0042】

本開示において、バイアス制御ユニット２３０の具体的な構造については特に限定せず、ｐ型カレントトランジスタＭ６、およびｎ型カレントトランジスタＭ５が飽和領域で作動するように、ｐ型カレントトランジスタＭ６、およびｎ型カレントトランジスタＭ５のゲートにバイアスをかけることができるものであればよい。

【0043】

図４に示す実施形態において、前記バイアス制御ユニットは第一ｎ型カレントミラートランジスタＭ９、第二ｎ型カレントミラートランジスタＭ７、第三ｎ型カレントミラートランジスタＭ８、第四ｎ型カレントミラートランジスタＭ１０、第一ｐ型カレントミラートランジスタＭ１１と第二ｐ型カレントミラートランジスタＭ１２を備える。

【0044】

第一ｎ型カレントミラートランジスタＭ９の第１極は、カレント源（当該カレント源は参照回路ＩＲＥＦに提供される）に電気的に接続するために使用され、第一ｎ型カレントミラートランジスタＭ９は、第１極が第一ｎ型カレントミラートランジスタＭ９のゲートに電気的に接続され、第２極が第二ｎ型カレントミラートランジスタＭ７の第１極に電気的に接続され、第二ｎ型カレントミラートランジスタＭ７は、第２極が接地され、ゲートが第三ｎ型カレントミラートランジスタＭ８のゲート、およびｎ型カレント源トランジスタＭ５のゲートに電気的に接続される。

【0045】

第三ｎ型カレントミラートランジスタＭ８は、第１極が接地され、第２極が第四ｎ型カレントミラートランジスタＭ１０の第１極に電気的に接続される。

【0046】

第四ｎ型カレントミラートランジスタＭ１０は、第２極が前記第一ｐ型カレントミラートランジスタＭ１１１の第１極に電気的に接続され、ゲートが第一ｎ型カレントミラートランジスタＭ１１のゲートに電気的に接続される。

【0047】

第一ｐ型カレントミラートランジスタＭ１１は、ゲートが第一ｐ型カレントミラートランジスタＭ１１の第１極に電気的に接続され、第２極が第二ｐ型カレントミラートランジスタＭ１２の第１極に電気的に接続される。

【0048】

第二ｐ型カレントミラートランジスタＭ１２の第２極はハイレベル信号端子に電気的に接続するために使用され、第二ｐ型カレントミラートランジスタＭ１２のゲートがｐ型カレント源トランジスタＭ６のゲートに電気的に接続される。

【0049】

本開示では、ｎ型カレント源トランジスタＭ５のゲートが第二ｎ型カレントミラートランジスタＭ７のゲートに電気的に接続されるため、ｎ型カレント源トランジスタＭ５のゲート電圧は第二ｎ型カレントミラートランジスタＭ７のゲート電圧と同一である。第一ｎ型カレントミラートランジスタＭ５と第二ｎ型カレントミラートランジスタＭ７の寸法を制御することにより、ｎ型カレント源トランジスタＭ５を飽和領域で作動させるゲート電圧を得られる。

【0050】

同様に、ｐ型カレント源トランジスタＭ６のゲートが第二ｐ型カレントミラートランジスタＭ１２のゲートに電気的に接続されるため、ｐ型カレント源トランジスタＭ６のゲート電圧は第二ｐ型カレントミラートランジスタＭ１２のゲート電圧と同一である。本開示では、第一ｎ型カレントミラートランジスタＭ９、第二ｎ型カレントミラートランジスタＭ７、第三ｎ型カレントミラートランジスタＭ８、第四ｎ型カレントミラートランジスタＭ１０がカレントミラーを構成する。このため、第四ｎ型カレントミラートランジスタＭ１０のカレントは、第一ｎ型カレントミラートランジスタＭ９のカレントに比例し、第一ｐ型カレントミラートランジスタＭ１１が受信するカレントは、第四ｎ型カレントミラートランジスタＭ１０のカレントと同一で、かつ第一ｎ型カレントミラートランジスタＭ９の第１極が受信するカレントに比例して同一である。第一ｐ型カレントミラートランジスタＭ１１と第二ｐ型カレントミラートランジスタＭ１２の寸法を制御することにより、ｐ型カレント源トランジスタＭ６を飽和領域で作動させるゲート電圧を得られる。

【0051】

本開示において、コモンモード電圧調整モジュール１００の具体的な構造については特に限定しない。図３に示すように、前記コモンモード電圧調整モジュールは、インピーダンス整合抵抗器Ｒ１１、第一分圧抵抗Ｒ１と第二分圧抵抗Ｒ２をさらに備え、インピーダンス整合抵抗器Ｒ１１は前記コモンモード電圧調整モジュールのｐポートｖｉｐとｎポートｖｉｎの間に接続され、第一分圧抵抗Ｒ１の一端がハイレベル信号端子に電気的に接続される。

【0052】

ｐ型信号変換ユニット１２０は、第一カップリングコンデンサＣ１、第三カップリングコンデンサＣ３、および順次直列に接続した第三抵抗Ｒ３、第五抵抗Ｒ５、第七抵抗Ｒ７と第九抵抗Ｒ９を備える。第三カップリングコンデンサＣ３の一端が第一分圧抵抗Ｒ１の他端に電気的に接続され、第九抵抗Ｒ９が第二分圧抵抗Ｒ２の一端に電気的に接続され、第二分圧抵抗Ｒ２の第２端子が接地され、第一カップリングコンデンサＣ１が第五抵抗Ｒ５に並列に接続され、かつ、ハイレベルｐ型信号出力端子ｖｏｎ＿ｐが第三抵抗Ｒ３と第五抵抗Ｒ５との接続箇所に電気的に接続され、第三カップリングコンデンサＣ３が第七抵抗Ｒ７に並列に接続され、かつ、ローレベルｐ型信号出力端子ｖｏｐ＿ｐが第七抵抗Ｒ７と第九抵抗Ｒ９との接続箇所に電気的に接続され、ｐポートｖｉｐが第五抵抗Ｒ５と第七抵抗Ｒ７との接続箇所に電気的に接続される。

【0053】

ｎ型信号変換ユニット１１０は、第二カップリングコンデンサＣ２、第四カップリングコンデンサＣ４、および順次直列に接続した第四抵抗Ｒ４、第六抵抗Ｒ６、第八抵抗Ｒ８と第十抵抗Ｒ１０を備える。第四カップリングコンデンサＣ４の一端が第一分圧抵抗Ｒ１の他端に電気的に接続され、第十抵抗Ｒ１０が第二分圧抵抗Ｒ２の一端に電気的に接続され、第二カップリングコンデンサＣ２が第六抵抗Ｒ６に並列に接続され、かつ、ハイレベルｎ型信号出力端子ｖｏｎ＿ｎが第四抵抗Ｒ４と第六抵抗Ｒ６との接続箇所に電気的に接続され、第四カップリングコンデンサＣ４が第八抵抗Ｒ８に並列に接続され、かつ、ローレベルｎ型信号出力端子ｖｏｐ＿ｎが第八抵抗Ｒ８と第十抵抗Ｒ１０との接続箇所に電気的に接続され、ｎポートｖｉｎが第六抵抗Ｒ６と第八抵抗Ｒ８との接続箇所に電気的に接続される。

【0054】

本開示では、抵抗チェーンを用いてコモンモード電圧の調整を行い、応用場面に応じて抵抗値を柔軟に調整し、ひいてはコモンモード電圧を変えることができ、回路の柔軟性を向上させている。

【0055】

本開示において、レベル変換モジュール３００の具体的な構造については特に限定しない。例えば、図５に示すように、前記レベル変換モジュールは第一インバータ３１０、第二インバータ３２０、第一フィードバックコンポーネント３３０、第二フィードバックコンポーネント３４０を備える。

【0056】

第一インバータ３１０は、入力端子ｖｉｐ１が振幅増幅モジュール２００のｐ型信号出力端子に電気的に接続され、出力端子が前記クロック受信回路のｎ型信号出力端子ｖｏｕｔｎ１として形成される。

【0057】

第一フィードバックコンポーネント３３０は、第一インバータ３１０の出力信号を収集し、収集した信号を第一インバータ３１０の入力端子にフィードバックして第一インバータ３１０の出力に対し粗補正を行うように構成される。

【0058】

第二インバータ３２０は、入力端子ｖｉｎ１が振幅増幅モジュール２００のｎ型信号出力端子に電気的に接続され、出力端子が前記クロック受信回路のｐ型信号出力端子ｖｏｕｔｎ２として形成される。

【0059】

第二フィードバックコンポーネント３４０は、第二インバータ３２０の出力信号を収集し、収集した信号を第二インバータ３２０の入力端子にフィードバックして第二インバータ３２０の出力に対し粗補正を行うように構成される。

【0060】

図５に示す実施形態において、第一インバータ３１０は第一ｐ型トランジスタＭ１３と第一ｎ型トランジスタＭ１４を備える。第一ｐ型トランジスタＭ１３は、第１極がハイレベル信号端子に電気的に接続され、ゲートが第一インバータ３１０の入力端子ｖｉｐ１に電気的に接続され、第２極が第一ｎ型トランジスタＭ１４の第１極に電気的に接続され、かつ第一インバータ３１０の出力端子に電気的に接続され、第一ｎ型トランジスタは、第２極が接地され、ゲートが第一インバータ３１０の入力端子ｖｉｐ１に電気的に接続される。

【0061】

図５に示す実施形態において、第二インバータ３２０は第二ｐ型トランジスタＭ１５と第二ｎ型トランジスタＭ１６を備える。第二ｐ型トランジスタＭ１５は、第１極がハイレベル信号端子に電気的に接続され、ゲートが第二インバータ３２０の入力端子ｖｉｎ１に電気的に接続され、第２極が第二ｎ型トランジスタＭ１６の第１極に電気的に接続され、かつ第二インバータ３２０の出力端子に電気的に接続され、第二ｎ型トランジスタＭ１６は、第２極が接地され、ゲートが第二インバータ３２０の入力端子ｖｉｎ１に電気的に接続される。

【0062】

本開示において、第一フィードバックコンポーネント３３０の具体的な構造については特に限定しない。図５に示すように、第一フィードバックコンポーネント３３０は、第一ｎ型フィードバックトランジスタＭ１７と第一ｐ型フィードバックトランジスタＭ１８を備える。

【0063】

第一ｎ型フィードバックトランジスタＭ１７は、ゲートが第一インバータ３１０の出力端子に電気的に接続され、第１極がハイレベル信号端子に電気的に接続され、第２極が第一インバータ３３０の入力端子に電気的に接続される。

【0064】

第一ｐ型フィードバックトランジスタＭ１８は、ゲートが第一インバータ３１０の出力端子に電気的に接続され、第１極が接地され、第２極が第一インバータ３３０の入力端子に電気的に接続される。

【0065】

第一ｎ型フィードバックトランジスタＭ１７と第一ｐ型フィードバックトランジスタＭ１８はどちらも導通を電圧で制御する部品であり、導通条件が満たされない場合には消費電力を発生しない。このため、第一ｎ型フィードバックトランジスタＭ１７と第一ｐ型フィードバックトランジスタＭ１８を備える第一フィードバックコンポーネントは、前記クロック受信回路の全体の消費電力を低減できる。

【0066】

本開示において、第二フィードバックコンポーネント３４０の具体的な構造については特に限定しない。図５に示すように、任意で、前記第二フィードバックコンポーネント３４０は、第二ｎ型フィードバックトランジスタＭ１９と第二ｐ型フィードバックトランジスタＭ２０を備えてよい。

【0067】

第二ｎ型フィードバックトランジスタＭ１９は、ゲートが第二インバータ３２０の出力端子に電気的に接続され、第１極がハイレベル信号端子に電気的に接続され、第２極が前記第二インバータの入力端子に電気的に接続される。

【0068】

前記第二ｐ型フィードバックトランジスタＭ２０は、ゲートが第二インバータ３２０の出力端子に電気的に接続され、第１極が接地され、第２極が第二インバータ３２０の入力端子に電気的に接続される。

【0069】

第二ｎ型フィードバックトランジスタＭ１９と第二ｐ型フィードバックトランジスタＭ２９はどちらも導通を電圧で制御する部品であり、導通条件が満たされない場合には消費電力を発生しない。このため、第二ｎ型フィードバックトランジスタＭ１９と第二ｐ型フィードバックトランジスタＭ２０を備える第一フィードバックコンポーネントは、前記クロック受信回路の全体の消費電力を低減できる。

【0070】

第一ｎ型フィードバックトランジスタＭ１７と第一ｐ型フィードバックトランジスタＭ１８を備える第一フィードバックコンポーネント３３０と、第二ｎ型フィードバックトランジスタＭ１９と第二ｐ型フィードバックトランジスタＭ２０を備える第二フィードバックコンポーネント３４０とを採用することで、全体の消費電力を削減できるのみならず、レイアウトがシンプルで占有面積がより小さくなり、クロック受信回路全体の集積度を向上することができる。

【0071】

本開示の第二態様として、クロック受信回路とコアモジュールを備え、当該コアモジュールのクロック信号入力端子が前記クロック受信回路の出力端子に電気的に接続される電子機器を提供する。

【0072】

前記クロック受信回路は、低電源電圧下で十分な利得を提供して大きな出力スイングを得ることができるため、後段のコアモジュールの出力クロック確立過程も相応に高速であり、クロック確立過程においてノイズの影響を受けるのを低減することができ、ひいては回避することができるため、電子機器の出力位相ノイズを小さくし、電子機器の消費電力を低減して、電子機器の性能を向上させることができる。

【0073】

本開示において、コアモジュールについては特に限定しない。任意で、前記コアモジュールは、アナログ／デジタルコンバータ、デジタル／アナログコンバータ、フェーズロックループモジュールのうちの何れか１つである。

【0074】

図６に示すのは、コアモジュールをデジタル／アナログコンバータまたはアナログ／デジタルコンバータとする場合であり、図７に示すのは、コアモジュールをフェーズロックループモジュールとする場合である。

【0075】

本明細書においては例示的な実施例を開示し、また具体的な用語が用いられているが、これらは一般的な説明的な意味としてのみ使用されており、そう解釈されるべきであり、限定を目的としたものではない。いくつかの実例では、特定の実施例と組み合わせて説明した特徴、特性、および／または要素は、別途明確に指摘しない限り、単独で、または他の実施例を組み合わせて説明した特徴、特性、および／または要素と組み合わせて使用され得ることが当業者には明らかであろう。したがって、添付の請求項によって明らかにされている本開示の範囲から逸脱しない限り、様々な形態および細部における変更が行われ得ると当業者は理解するであろう。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】