特表 2024-523772 表示基板及びその製造方法、表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-02

(54)【発明の名称】表示基板及びその製造方法、表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20240625BHJP

   G09F 9/30 20060101ALI20240625BHJP

   G09F 9/00 20060101ALI20240625BHJP

【ＦＩ】

G09G3/20 621M

G09G3/20 612K

G09G3/20 621L

G09G3/20 622E

G09G3/20 622B

G09G3/20 622D

G09F9/30 338

G09F9/00 338

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023526110

(86)(22)【出願日】2021-05-27

(85)【翻訳文提出日】2023-04-27

(86)【国際出願番号】 CN2021096497

(87)【国際公開番号】W WO2022246756

(87)【国際公開日】2022-12-01

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】▲韓▼ ▲龍▼

(72)【発明者】

【氏名】商 ▲廣▼良

(72)【発明者】

【氏名】▲劉▼ 利▲賓▼

【テーマコード（参考）】

5C080

5C094

5G435

【Ｆターム（参考）】

5C080AA06

5C080AA07

5C080BB05

5C080DD09

5C080DD22

5C080FF11

5C080JJ02

5C080JJ03

5C080JJ06

5C094BA03

5C094BA23

5C094BA27

5C094DA06

5C094DA09

5C094DB01

5G435BB04

5G435BB05

5G435KK05

(57)【要約】

表示基板であって、表示領域と非表示領域を含む。非表示領域にはゲート駆動回路が設置され、ゲート駆動回路はカスケード接続される複数のシフトレジスタユニットを含み、シフトレジスタユニットは少なくとも１本の電源線に接続される。シフトレジスタユニットは第１出力回路と第２出力回路を含む。第１出力回路は第１グループのクロック信号線に接続され、第２出力回路は第１グループのクロック信号線と第２グループのクロック信号線に接続される。第１方向において、第１グループのクロック信号線と少なくとも１本の電源線は第１出力回路と第２出力回路との間に位置し、第２グループのクロック信号線は第２出力回路の第１グループのクロック信号線から離れる側に位置する。

【特許請求の範囲】

【請求項1】

表示基板であって、表示領域と非表示領域を含み、前記非表示領域にはゲート駆動回路が設置され、前記ゲート駆動回路はカスケード接続される複数のシフトレジスタユニットを含み、前記シフトレジスタユニットは少なくとも１本の電源線に接続され、
前記シフトレジスタユニットは第１出力回路と第２出力回路を含み、前記第１出力回路は第１グループのクロック信号線に接続され、前記第２出力回路は前記第１グループのクロック信号線と第２グループのクロック信号線に接続され、
第１方向において、前記第１グループのクロック信号線と少なくとも１本の電源線は前記第１出力回路と第２出力回路との間に位置し、前記第２グループのクロック信号線は前記第２出力回路の前記第１グループのクロック信号線から離れる側に位置する、表示基板。

【請求項2】

前記少なくとも１本の電源線は第１電源線と第２電源線を含み、前記第１電源線は第１出力回路に接続され、前記第２電源線は第２出力回路に接続され、
前記第１方向において、前記第１電源線は前記第１出力回路と第１グループのクロック信号線との間に位置し、前記第２電源線は前記第１グループのクロック信号線と第２出力回路との間に位置する、請求項１に記載の表示基板。

【請求項3】

前記非表示領域には第３電源線と第４電源線が更に設置され、
前記第３電源線は第２出力回路に接続され、前記第４電源線は第１出力回路に接続され、
前記第１方向において、前記第４電源線は前記第１出力回路の第１電源線から離れる側に位置し、前記第３電源線は前記第２電源線と第２グループのクロック信号線との間に位置する、請求項２に記載の表示基板。

【請求項4】

前記非表示領域には初期信号線が更に設置され、前記第１方向において、前記初期信号線は前記第４電源線の前記第１出力回路から離れる側に位置する、請求項３に記載の表示基板。

【請求項5】

前記第１出力回路は第１ノード制御サブ回路、第２ノード制御サブ回路及び第１出力サブ回路を含み、
前記第１ノード制御サブ回路は入力端、第１出力端、第１クロック端、第２クロック端、第３クロック端、第１電源端、第２電源端、第１ノード及び第２ノードに接続され、第１クロック端、第３クロック端及び入力端の制御下で、第１ノードと第２ノードの電位を制御するように設定され、
前記第２ノード制御サブ回路は第１ノード、第２ノード、第２電源端及び第１出力端に接続され、第１ノードと第２ノードの電位を維持するように設定され、
前記第１出力サブ回路は第１ノード、第２ノード、第２クロック端、第２電源端及び第１出力端に接続され、第１ノードと第２ノードの制御下で、第１出力端による第１出力信号の出力を制御するように設定され、
前記第２ノード制御サブ回路、第１出力サブ回路及び第１ノード制御サブ回路は第１方向に沿って順次に配列される、請求項１～４のいずれか１項に記載の表示基板。

【請求項6】

前記第１ノード制御サブ回路は第１制御トランジスタ、第２制御トランジスタ、第３制御トランジスタ、第４制御トランジスタ、第５制御トランジスタ、第６制御トランジスタ、第７制御トランジスタ及び第８制御トランジスタを含み、
前記第１制御トランジスタは、制御極が第１クロック端に接続され、第１極が入力端に接続され、第２極が第４ノードに接続され、
前記第２制御トランジスタは、制御極が第１クロック端に接続され、第１極が第４ノードに接続され、第２極が第１ノードに接続され、
前記第３制御トランジスタは、制御極が第３クロック端に接続され、第１極が第１電源端に接続され、第２極が第２ノードに接続され、
前記第４制御トランジスタは、制御極が第２ノードに接続され、第１極が第２電源端に接続され、第２極が第３ノードに接続され、
前記第５制御トランジスタは、制御極が第２ノードに接続され、第１極が第３ノードに接続され、第２極が第１ノードに接続され、
前記第６制御トランジスタは、制御極が第１ノードに接続され、第１極が第１電源端に接続され、第２極が第３ノードに接続され、
前記第７制御トランジスタは、制御極が入力端に接続され、第１極が第２電源端に接続され、第２極が第２ノードに接続され、
前記第８制御トランジスタは、制御極が第１出力端に接続され、第１極が第２クロック端に接続され、第２極が第４ノードに接続され、
前記第２ノード制御サブ回路は第１コンデンサと第２コンデンサを含み、前記第１コンデンサは第１電極が第１ノードに接続され、第２電極が第１出力端に接続され、前記第２コンデンサは第１電極が第２ノードに接続され、第２電極が第２電源端に接続され、
前記第１出力サブ回路は第１出力トランジスタと第２出力トランジスタを含み、前記第１出力トランジスタは制御極が第１ノードに接続され、第１極が第２クロック端に接続され、第２極が第１出力端に接続され、前記第２出力トランジスタは制御極が第２ノードに接続され、第１極が第２電源端に接続され、第２極が第１出力端に接続される、請求項５に記載の表示基板。

【請求項7】

前記第１コンデンサと第１出力トランジスタは前記第１方向において隣接し、前記第２コンデンサと第２出力トランジスタは前記第１方向において隣接し、前記第１コンデンサと第２コンデンサは第２方向において隣接し、前記第１出力トランジスタと第２出力トランジスタは前記第２方向において隣接し、前記第２方向と第１方向は交差する、請求項６に記載の表示基板。

【請求項8】

前記第１制御トランジスタ、第２制御トランジスタ及び第８制御トランジスタの活性層は一体化構造であり、前記第４制御トランジスタと第５制御トランジスタの活性層は一体化構造であり、前記第１出力トランジスタと第２出力トランジスタの活性層は一体化構造である、請求項６に記載の表示基板。

【請求項9】

前記第１方向において、前記第６制御トランジスタの活性層は第５制御トランジスタの活性層と第２制御トランジスタの活性層との間に位置し、前記第７制御トランジスタの活性層は第４制御トランジスタの活性層と第３制御トランジスタの活性層との間に位置する、請求項８に記載の表示基板。

【請求項10】

前記第２出力回路はノイズ除去制御サブ回路、第２出力サブ回路及び第３出力サブ回路を含み、
前記ノイズ除去制御サブ回路は第１出力端、第１クロック端、第３クロック端、第１電源端、第２電源端及び第１ノイズ除去制御ノードに接続され、第３クロック信号端の制御下で、第１電源端の電荷を第１ノイズ除去制御ノードに整流して、第２出力サブ回路をターンオンする電圧に第１ノイズ除去制御ノードを維持し、及び、第１出力端の制御下で、第２電源端の信号を第１ノイズ除去制御ノードに伝送して、第２出力サブ回路をターンオフする電圧に第１ノイズ除去制御ノードを維持するように設定され、
前記第２出力サブ回路は第１ノイズ除去制御ノード、第２出力端及び第１電源端に接続され、第１ノイズ除去制御ノードの制御下で、第１電源端の信号を第２出力端に伝送するように設定され、
前記第３出力サブ回路は第１ノード、第４クロック端及び第２出力端に接続され、第１ノードの制御下で、第４クロック端の信号を第２出力端に伝送するように設定され、
第２方向において、前記第２出力サブ回路と第３出力サブ回路は隣接し、
前記第１方向において、前記ノイズ除去制御サブ回路は第１グループのクロック信号線と第２出力サブ回路との間に位置し、前記第２方向と第１方向は交差する、請求項１～９のいずれか１項に記載の表示基板。

【請求項11】

前記ノイズ除去制御サブ回路は第１ノイズ除去制御トランジスタ、第２ノイズ除去制御トランジスタ、第３ノイズ除去制御トランジスタ、第４ノイズ除去制御トランジスタ、第３コンデンサ及び第４コンデンサを含み、
前記第１ノイズ除去制御トランジスタは制御極が第１出力端に接続され、第１極が第２電源端に接続され、第２極が第２ノイズ除去制御ノードに接続され、
前記第２ノイズ除去制御トランジスタは制御極が第３クロック端に接続され、第１極が第１電源端に接続され、第２極が第２ノイズ除去制御ノードに接続され、
前記第３ノイズ除去制御トランジスタは制御極と第１極が第２ノイズ除去制御ノードに接続され、第２極が第１ノイズ除去制御ノードに接続され、
前記第４ノイズ除去制御トランジスタは制御極が第１出力端に接続され、第１極が第２電源端に接続され、第２極が第１ノイズ除去制御ノードに接続され、
前記第３コンデンサは第１電極が第２ノイズ除去制御ノードに接続され、第２電極が第１クロック端に接続され、
前記第４コンデンサは第１電極が第１ノイズ除去制御ノードに接続され、第２電極が第１電源端に接続され、
前記第２出力サブ回路は第３出力トランジスタを含み、
前記第３出力トランジスタは制御極が第１ノイズ除去制御ノードに接続され、第１極が第１電源端に接続され、第２極が第２出力端に接続され、
前記第３出力サブ回路は第４出力トランジスタを含み、
前記第４出力トランジスタは制御極が第１ノードに接続され、第１極が第４クロック端に接続され、第２極が第２出力端に接続される、請求項１０に記載の表示基板。

【請求項12】

前記第３出力トランジスタと第４出力トランジスタは第２方向において隣接し、前記第１ノイズ除去制御トランジスタと第２ノイズ除去制御トランジスタは第２方向において隣接し、
前記第１方向において、前記第３コンデンサは前記第２ノイズ除去制御トランジスタと第３ノイズ除去制御トランジスタとの間に位置し、前記第４ノイズ除去制御トランジスタは第１ノイズ除去制御トランジスタと第４コンデンサとの間に位置する、請求項１１に記載の表示基板。

【請求項13】

前記第１ノイズ除去制御トランジスタと第２ノイズ除去制御トランジスタの活性層は一体化構造であり、前記第３出力トランジスタと第４出力トランジスタの活性層は一体化構造である、請求項１１又は１２に記載の表示基板。

【請求項14】

前記第１グループのクロック信号線は第１クロック信号線、第２クロック信号線及び第３クロック信号線を含み、
前記第２グループのクロック信号線は第４クロック信号線と第５クロック信号線を含み、
前記第１クロック信号線による第１クロック信号、第２クロック信号線による第２クロック信号、及び第３クロック信号線による第３クロック信号はデューティ比が同じであり、前記第４クロック信号線による第４クロック信号と第５クロック信号線による第５クロック信号はデューティ比が同じであり、且つ前記第４クロック信号のデューティ比は第１クロック信号のデューティ比より小さく、
前記第２クロック信号は第１クロック信号より設定時間長遅延し、前記第３クロック信号は第２クロック信号より設定時間長遅延し、それにより前記第１クロック信号、第２クロック信号及び第３クロック信号は同時に第１電圧であるものではなく、前記第４クロック信号と第５クロック信号は同時に第２電圧であるものではなく、前記第１電圧は第２電圧と異なる、請求項１～１３のいずれか１項に記載の表示基板。

【請求項15】

前記第１方向において、前記第１クロック信号線、第２クロック信号線及び第３クロック信号線は第１出力回路から離れる方向に沿って順次に配列され、前記第４クロック信号線と第５クロック信号線は第２出力回路から離れる方向に沿って順次に配列される、請求項１４に記載の表示基板。

【請求項16】

いずれか段階のシフトレジスタユニットは、第１出力回路が前記第１クロック信号線、第２クロック信号線及び第３クロック信号線に接続され、第２出力回路が前記第１グループのクロック信号線における２本のクロック信号線及び前記第２グループのクロック信号線における１本のクロック信号線に接続される、請求項１４又は１５に記載の表示基板。

【請求項17】

第６ｎ＋１段階のシフトレジスタユニットは、第１クロック端が第１クロック信号線に接続され、第２クロック端が第２クロック信号線に接続され、第３クロック端が第３クロック信号線に接続され、第４クロック端が第４クロック信号線に接続され、
第６ｎ＋２段階のシフトレジスタユニットは、第１クロック端が第２クロック信号線に接続され、第２クロック端が第３クロック信号線に接続され、第３クロック端が第１クロック信号線に接続され、第４クロック端が第５クロック信号線に接続され、
第６ｎ＋３段階のシフトレジスタユニットは、第１クロック端が第３クロック信号線に接続され、第２クロック端が第１クロック信号線に接続され、第３クロック端が第２クロック信号線に接続され、第４クロック端が第４クロック信号線に接続され、
第６ｎ＋４段階のシフトレジスタユニットは、第１クロック端が第１クロック信号線に接続され、第２クロック端が第２クロック信号線に接続され、第３クロック端が第３クロック信号線に接続され、第４クロック端が第５クロック信号線に接続され、
第６ｎ＋５段階のシフトレジスタユニットは、第１クロック端が第２クロック信号線に接続され、第２クロック端が第３クロック信号線に接続され、第３クロック端が第１クロック信号線に接続され、第４クロック端が第４クロック信号線に接続され、
第６ｎ＋６段階のシフトレジスタユニットは、第１クロック端が第３クロック信号線に接続され、第２クロック端が第１クロック信号線に接続され、第３クロック端が第２クロック信号線に接続され、第４クロック端が第５クロック信号線に接続され、
ｎは自然数である、請求項１６に記載の表示基板。

【請求項18】

第２ｋ－１段階のシフトレジスタユニットの第１出力端は第２ｋ＋１段階のシフトレジスタユニットの入力端に接続され、第１段階のシフトレジスタユニットの入力端は第１初期信号線に接続され、
第２ｋ段階のシフトレジスタユニットの第１出力端は第２ｋ＋２段階のシフトレジスタユニットの入力端に接続され、第２段階のシフトレジスタユニットの入力端は第２初期信号線に接続され、ｋは正整数であり、
前記第１グループのクロック信号線は第１サブグループクロック信号線と第２サブグループクロック信号線を含み、前記第２グループのクロック信号線は第３サブグループクロック信号線と第４サブグループクロック信号線を含み、
第２ｋ－１段階のシフトレジスタユニットは第１サブグループクロック信号線及び第３サブグループクロック信号線に接続され、第２ｋ段階のシフトレジスタユニットは第２サブグループクロック信号線及び第４サブグループクロック信号線に接続される、請求項１～１３のいずれか１項に記載の表示基板。

【請求項19】

前記第１方向において、前記第１サブグループクロック信号線と第２サブグループクロック信号線は間隔を置いて配列され、前記第３サブグループクロック信号線と第４サブグループクロック信号線は間隔を置いて配列される、請求項１８に記載の表示基板。

【請求項20】

前記第１サブグループクロック信号線は第１クロック信号線、第２クロック信号線及び第３クロック信号線を含み、
前記第２サブグループクロック信号線は第６クロック信号線、第７クロック信号線及び第８クロック信号線を含み、
前記第３サブグループクロック信号線は第４クロック信号線と第５クロック信号線を含み、
前記第４サブグループクロック信号線は第９クロック信号線と第１０クロック信号線を含み、
前記第１クロック信号線による第１クロック信号、第２クロック信号線による第２クロック信号、第３クロック信号線による第３クロック信号、第６クロック信号線による第６クロック信号、第７クロック信号線による第７クロック信号、及び第８クロック信号線による第８クロック信号はデューティ比が同じであり、第２クロック信号は第１クロック信号より第１設定時間長遅延し、第３クロック信号は第２クロック信号より第１設定時間長遅延し、それにより第１クロック信号、第２クロック信号及び第３クロック信号は同時に第１電圧であるものではなく、第７クロック信号は第６クロック信号より第１設定時間長遅延し、第８クロック信号は第７クロック信号より第１設定時間長遅延し、それにより第６クロック信号、第７クロック信号及び第８クロック信号は同時に第１電圧であるものではなく、第６クロック信号は第１クロック信号より第２設定時間長遅延し、第７クロック信号は第２クロック信号より第２設定時間長遅延し、第８クロック信号は第３クロック信号より第２設定時間長遅延し、
前記第４クロック信号線による第４クロック信号、第５クロック信号線による第５クロック信号、第９クロック信号線による第９クロック信号、及び第１０クロック信号線による第１０クロック信号はデューティ比が同じであり、第４クロック信号のデューティ比は第１クロック信号のデューティ比より小さく、第４クロック信号と第５クロック信号は同時に第２電圧であるものではなく、第９クロック信号と第１０クロック信号は同時に第２電圧であるものではなく、第２電圧は第１電圧と異なり、第９クロック信号は第４クロック信号より第２設定時間長遅延し、第１０クロック信号は第５クロック信号より第２設定時間長遅延する、請求項１８又は１９に記載の表示基板。

【請求項21】

表示基板に垂直する方向において、前記表示基板の非表示領域はベース基板、及びベース基板に設置される第１半導体層、第１導電層、第２導電層、第３導電層及び第４導電層を含み、
前記第１半導体層は少なくとも前記シフトレジスタユニットの複数のトランジスタの活性層を含み、
前記第１導電層は少なくとも前記シフトレジスタユニットの複数のトランジスタの制御極、及び複数のコンデンサの第１電極を含み、
前記第２導電層は少なくとも前記シフトレジスタユニットの複数のコンデンサの第２電極を含み、
前記第３導電層は少なくとも前記シフトレジスタユニットの複数のトランジスタの第１極と第２極、第１グループのクロック信号線、第２グループのクロック信号線、及び複数本の電源線を含み、
前記第４導電層は少なくとも第１ノードと第２出力回路の第３出力サブ回路とを接続する接続電極を含む、請求項１～２０のいずれか１項に記載の表示基板。

【請求項22】

請求項１～２１のいずれか１項に記載の表示基板を備える表示基板。

【請求項23】

請求項１～２１のいずれか１項に記載の表示基板の製造のための表示基板の製造方法であって、
ベース基板を提供することと、
非表示領域にゲート駆動回路を形成することと、を含み、
前記ゲート駆動回路はカスケード接続される複数のシフトレジスタユニットを含み、前記シフトレジスタユニットは少なくとも１本の電源線に接続され、前記シフトレジスタユニットは第１出力回路と第２出力回路を含み、前記第１出力回路は第１グループのクロック信号線に接続され、前記第２出力回路は第１グループのクロック信号線と第２グループのクロック信号線に接続され、第１方向において、前記第１グループのクロック信号線と少なくとも１本の電源線は第１出力回路と第２出力回路との間に位置し、前記第２グループのクロック信号線は第２出力回路の第１グループのクロック信号線から離れる側に位置する、表示基板の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は表示技術分野に関するがそれに限らず、特に表示基板及びその製造方法、表示装置に関する。

【背景技術】

【0002】

有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤと略称する）と量子ドット発光ダイオード（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＱＬＥＤと略称する）は能動発光表示デバイスであり、自律発光、広い視角、高いコントラスト比、低い電力消費、極めて高い応答速度、軽量化、湾曲可能、及び低コスト等の利点を有する。表示技術の継続的な発展に伴って、ＯＬＥＤ又はＱＬＥＤを発光デバイスとし、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴと略称する）により信号制御を行うフレキシブルディスプレイ（Ｆｌｅｘｉｂｌｅ Ｄｉｓｐｌａｙ）は現在の表示分野の主な製品となっている。

【発明の概要】

【課題を解決するための手段】

【0003】

以下は、本明細書に記載されるテーマに対する概要である。本概説は特許請求の保護範囲を制限するものではない。

【0004】

本開示の実施例は表示基板及びその製造方法、表示装置を提供する。

【0005】

一態様では、本開示の実施例は表示基板を提供し、表示領域と非表示領域を含む。前記非表示領域にはゲート駆動回路が設置される。前記ゲート駆動回路はカスケード接続される複数のシフトレジスタユニットを含み、前記シフトレジスタユニットは少なくとも１本の電源線に接続される。前記シフトレジスタユニットは第１出力回路と第２出力回路を含む。前記第１出力回路は第１グループのクロック信号線に接続され、前記第２出力回路は第１グループのクロック信号線と第２グループのクロック信号線に接続される。第１方向において、前記第１グループのクロック信号線と少なくとも１本の電源線は第１出力回路と第２出力回路との間に位置し、前記第２グループのクロック信号線は前記第２出力回路の前記第１グループのクロック信号線から離れる側に位置する。

【0006】

幾つかの例示的な実施形態では、前記少なくとも１本の電源線は第１電源線と第２電源線を含む。前記第１電源線は第１出力回路に接続され、前記第２電源線は第２出力回路に接続される。前記第１方向において、前記第１電源線は前記第１出力回路と第１グループのクロック信号線との間に位置し、前記第２電源線は前記第１グループのクロック信号線と第２出力回路との間に位置する。

【0007】

幾つかの例示的な実施形態では、前記非表示領域には第３電源線と第４電源線が更に設置される。前記第３電源線は第２出力回路に接続され、前記第４電源線は第１出力回路に接続される。前記第１方向において、前記第４電源線は前記第１出力回路の第１電源線から離れる側に位置し、前記第３電源線は前記第２電源線と第２グループのクロック信号線との間に位置する。

【0008】

幾つかの例示的な実施形態では、前記非表示領域には初期信号線が更に設置される。前記第１方向において、前記初期信号線は前記第４電源線の前記第１出力回路から離れる側に位置する。

【0009】

幾つかの例示的な実施形態では、前記第１出力回路は第１ノード制御サブ回路、第２ノード制御サブ回路及び第１出力サブ回路を含む。前記第１ノード制御サブ回路は入力端、第１出力端、第１クロック端、第２クロック端、第３クロック端、第１電源端、第２電源端、第１ノード及び第２ノードに接続され、第１クロック端、第３クロック端及び入力端の制御下で、第１ノードと第２ノードの電位を制御するように設定される。前記第２ノード制御サブ回路は第１ノード、第２ノード、第２電源端及び第１出力端に接続され、第１ノードと第２ノードの電位を維持するように設定される。前記第１出力サブ回路は第１ノード、第２ノード、第２クロック端、第２電源端及び第１出力端に接続され、第１ノードと第２ノードの制御下で、第１出力端による第１出力信号の出力を制御するように設定される。前記第２ノード制御サブ回路、第１出力サブ回路及び第１ノード制御サブ回路は第１方向に沿って順次に配列される。

【0010】

幾つかの例示的な実施形態では、前記第１ノード制御サブ回路は第１制御トランジスタ、第２制御トランジスタ、第３制御トランジスタ、第４制御トランジスタ、第５制御トランジスタ、第６制御トランジスタ、第７制御トランジスタ及び第８制御トランジスタを含む。前記第１制御トランジスタは、制御極が第１クロック端に接続され、第１極が入力端に接続され、第２極が第４ノードに接続される。前記第２制御トランジスタは、制御極が第１クロック端に接続され、第１極が第４ノードに接続され、第２極が第１ノードに接続される。前記第３制御トランジスタは、制御極が第３クロック端に接続され、第１極が第１電源端に接続され、第２極が第２ノードに接続される。前記第４制御トランジスタは、制御極が第２ノードに接続され、第１極が第２電源端に接続され、第２極が第３ノードに接続される。前記第５制御トランジスタは、制御極が第２ノードに接続され、第１極が第３ノードに接続され、第２極が第１ノードに接続される。前記第６制御トランジスタは、制御極が第１ノードに接続され、第１極が第１電源端に接続され、第２極が第３ノードに接続される。前記第７制御トランジスタは、制御極が入力端に接続され、第１極が第２電源端に接続され、第２極が第２ノードに接続される。前記第８制御トランジスタは、制御極が第１出力端に接続され、第１極が第２クロック端に接続され、第２極が第４ノードに接続される。前記第２ノード制御サブ回路は第１コンデンサと第２コンデンサを含む。前記第１コンデンサは第１電極が第１ノードに接続され、第２電極が第１出力端に接続される。前記第２コンデンサは第１電極が第２ノードに接続され、第２電極が第２電源端に接続される。前記第１出力サブ回路は第１出力トランジスタと第２出力トランジスタを含む。前記第１出力トランジスタは制御極が第１ノードに接続され、第１極が第２クロック端に接続され、第２極が第１出力端に接続される。前記第２出力トランジスタは制御極が第２ノードに接続され、第１極が第２電源端に接続され、第２極が第１出力端に接続される。

【0011】

幾つかの例示的な実施形態では、前記第１コンデンサと第１出力トランジスタは前記第１方向において隣接し、前記第２コンデンサと第２出力トランジスタは前記第１方向において隣接する。前記第１コンデンサと第２コンデンサは第２方向において隣接し、前記第１出力トランジスタと第２出力トランジスタは前記第２方向において隣接する。前記第２方向と第１方向は交差する。

【0012】

幾つかの例示的な実施形態では、前記第１制御トランジスタ、第２制御トランジスタ及び第８制御トランジスタの活性層は一体化構造であり、前記第４制御トランジスタと第５制御トランジスタの活性層は一体化構造であり、前記第１出力トランジスタと第２出力トランジスタの活性層は一体化構造である。

【0013】

幾つかの例示的な実施形態では、前記第１方向において、前記第６制御トランジスタの活性層は第５制御トランジスタの活性層と第２制御トランジスタの活性層との間に位置し、前記第７制御トランジスタの活性層は第４制御トランジスタの活性層と第３制御トランジスタの活性層との間に位置する。

【0014】

幾つかの例示的な実施形態では、前記第２出力回路はノイズ除去制御サブ回路、第２出力サブ回路及び第３出力サブ回路を含む。前記ノイズ除去制御サブ回路は第１出力端、第１クロック端、第３クロック端、第１電源端、第２電源端及び第１ノイズ除去制御ノードに接続され、第３クロック信号端の制御下で、第１電源端の電荷を第１ノイズ除去制御ノードに整流して、第２出力サブ回路をターンオンする電圧に第１ノイズ除去制御ノードを維持し、及び、第１出力端の制御下で、第２電源端の信号を第１ノイズ除去制御ノードに伝送して、第２出力サブ回路をターンオフする電圧に第１ノイズ除去制御ノードを維持するように設定される。前記第２出力サブ回路は第１ノイズ除去制御ノード、第２出力端及び第１電源端に接続され、第１ノイズ除去制御ノードの制御下で、第１電源端の信号を第２出力端に伝送するように設定される。前記第３出力サブ回路は第１ノード、第４クロック端及び第２出力端に接続され、第１ノードの制御下で、第４クロック端の信号を第２出力端に伝送するように設定される。第２方向において、前記第２出力サブ回路と第３出力サブ回路は隣接する。前記第１方向において、前記ノイズ除去制御サブ回路は第１グループのクロック信号線と第２出力サブ回路との間に位置する。前記第２方向と第１方向は交差する。

【0015】

幾つかの例示的な実施形態では、前記ノイズ除去制御サブ回路は第１ノイズ除去制御トランジスタ、第２ノイズ除去制御トランジスタ、第３ノイズ除去制御トランジスタ、第４ノイズ除去制御トランジスタ、第３コンデンサ及び第４コンデンサを含む。前記第１ノイズ除去制御トランジスタは制御極が第１出力端に接続され、第１極が第２電源端に接続され、第２極が第２ノイズ除去制御ノードに接続される。前記第２ノイズ除去制御トランジスタは制御極が第３クロック端に接続され、第１極が第１電源端に接続され、第２極が第２ノイズ除去制御ノードに接続される。前記第３ノイズ除去制御トランジスタは制御極と第１極が第２ノイズ除去制御ノードに接続され、第２極が第１ノイズ除去制御ノードに接続される。前記第４ノイズ除去制御トランジスタは制御極が第１出力端に接続され、第１極が第２電源端に接続され、第２極が第１ノイズ除去制御ノードに接続される。前記第３コンデンサは第１電極が第２ノイズ除去制御ノードに接続され、第２電極が第１クロック端に接続される。前記第４コンデンサは第１電極が第１ノイズ除去制御ノードに接続され、第２電極が第１電源端に接続される。前記第２出力サブ回路は第３出力トランジスタを含む。前記第３出力トランジスタは制御極が第１ノイズ除去制御ノードに接続され、第１極が第１電源端に接続され、第２極が第２出力端に接続される。前記第３出力サブ回路は第４出力トランジスタを含む。前記第４出力トランジスタは制御極が第１ノードに接続され、第１極が第４クロック端に接続され、第２極が第２出力端に接続される。

【0016】

幾つかの例示的な実施形態では、前記第３出力トランジスタと第４出力トランジスタは第２方向において隣接し、前記第１ノイズ除去制御トランジスタと第２ノイズ除去制御トランジスタは第２方向において隣接する。前記第１方向において、前記第３コンデンサは前記第２ノイズ除去制御トランジスタと第３ノイズ除去制御トランジスタとの間に位置し、前記第４ノイズ除去制御トランジスタは第１ノイズ除去制御トランジスタと第４コンデンサとの間に位置する。

【0017】

幾つかの例示的な実施形態では、前記第１ノイズ除去制御トランジスタと第２ノイズ除去制御トランジスタの活性層は一体化構造であり、前記第３出力トランジスタと第４出力トランジスタの活性層は一体化構造である。

【0018】

幾つかの例示的な実施形態では、前記第１グループのクロック信号線は第１クロック信号線、第２クロック信号線及び第３クロック信号線を含み、前記第２グループのクロック信号線は第４クロック信号線と第５クロック信号線を含む。前記第１クロック信号線による第１クロック信号、第２クロック信号線による第２クロック信号、及び第３クロック信号線による第３クロック信号はデューティ比が同じであり、前記第４クロック信号線による第４クロック信号と第５クロック信号線による第５クロック信号はデューティ比が同じであり、且つ前記第４クロック信号のデューティ比は第１クロック信号のデューティ比より小さい。前記第２クロック信号は第１クロック信号より設定時間長遅延し、前記第３クロック信号は第２クロック信号より設定時間長遅延し、それにより前記第１クロック信号、第２クロック信号及び第３クロック信号は同時に第１電圧であるものではなく、前記第４クロック信号と第５クロック信号は同時に第２電圧であるものではなく、前記第１電圧は第２電圧と異なる。

【0019】

幾つかの例示的な実施形態では、前記第１方向において、前記第１クロック信号線、第２クロック信号線及び第３クロック信号線は第１出力回路から離れる方向に沿って順次に配列され、前記第４クロック信号線と第５クロック信号線は第２出力回路から離れる方向に沿って順次に配列される。

【0020】

幾つかの例示的な実施形態では、いずれか段階のシフトレジスタユニットは、第１出力回路が前記第１クロック信号線、第２クロック信号線及び第３クロック信号線に接続され、第２出力回路が前記第１グループのクロック信号線における２本のクロック信号線及び前記第２グループのクロック信号線における１本のクロック信号線に接続される。

【0021】

幾つかの例示的な実施形態では、第６ｎ＋１段階のシフトレジスタユニットは、第１クロック端が第１クロック信号線に接続され、第２クロック端が第２クロック信号線に接続され、第３クロック端が第３クロック信号線に接続され、第４クロック端が第４クロック信号線に接続される。第６ｎ＋２段階のシフトレジスタユニットは、第１クロック端が第２クロック信号線に接続され、第２クロック端が第３クロック信号線に接続され、第３クロック端が第１クロック信号線に接続され、第４クロック端が第５クロック信号線に接続される。第６ｎ＋３段階のシフトレジスタユニットは、第１クロック端が第３クロック信号線に接続され、第２クロック端が第１クロック信号線に接続され、第３クロック端が第２クロック信号線に接続され、第４クロック端が第４クロック信号線に接続される。第６ｎ＋４段階のシフトレジスタユニットは、第１クロック端が第１クロック信号線に接続され、第２クロック端が第２クロック信号線に接続され、第３クロック端が第３クロック信号線に接続され、第４クロック端が第５クロック信号線に接続される。第６ｎ＋５段階のシフトレジスタユニットは、第１クロック端が第２クロック信号線に接続され、第２クロック端が第３クロック信号線に接続され、第３クロック端が第１クロック信号線に接続され、第４クロック端が第４クロック信号線に接続される。第６ｎ＋６段階のシフトレジスタユニットは、第１クロック端が第３クロック信号線に接続され、第２クロック端が第１クロック信号線に接続され、第３クロック端が第２クロック信号線に接続され、第４クロック端が第５クロック信号線に接続される。ｎは自然数である。

【0022】

幾つかの例示的な実施形態では、第２ｋ－１段階のシフトレジスタユニットの第１出力端は第２ｋ＋１段階のシフトレジスタユニットの入力端に接続され、第１段階のシフトレジスタユニットの入力端は第１初期信号線に接続される。第２ｋ段階のシフトレジスタユニットの第１出力端は第２ｋ＋２段階のシフトレジスタユニットの入力端に接続され、第２段階のシフトレジスタユニットの入力端は第２初期信号線に接続され、ｋは正整数である。前記第１グループのクロック信号線は第１サブグループクロック信号線と第２サブグループクロック信号線を含み、前記第２グループのクロック信号線は第３サブグループクロック信号線と第４サブグループクロック信号線を含む。第２ｋ－１段階のシフトレジスタユニットは第１サブグループクロック信号線及び第３サブグループクロック信号線に接続され、第２ｋ段階のシフトレジスタユニットは第２サブグループクロック信号線及び第４サブグループクロック信号線に接続される。

【0023】

幾つかの例示的な実施形態では、前記第１方向において、前記第１サブグループクロック信号線と第２サブグループクロック信号線は間隔を置いて配列され、前記第３サブグループクロック信号線と第４サブグループクロック信号線は間隔を置いて配列される。

【0024】

幾つかの例示的な実施形態では、表示基板に垂直する方向において、前記表示基板の非表示領域はベース基板、及びベース基板に設置される第１半導体層、第１導電層、第２導電層、第３導電層及び第４導電層を含む。前記第１半導体層は少なくとも前記シフトレジスタユニットの複数のトランジスタの活性層を含む。前記第１導電層は少なくとも前記シフトレジスタユニットの複数のトランジスタの制御極、及び複数のコンデンサの第１電極を含む。前記第２導電層は少なくとも前記シフトレジスタユニットの複数のコンデンサの第２電極を含む。前記第３導電層は少なくとも前記シフトレジスタユニットの複数のトランジスタの第１極と第２極、第１グループのクロック信号線、第２グループのクロック信号線、及び複数本の電源線を含む。前記第４導電層は少なくとも第１ノードと第２出力回路の第３出力サブ回路とを接続する接続電極を含む。

【0025】

他の態様では、本開示の実施例は表示装置を提供し、上記の表示基板を備える。

【0026】

他の態様では、本開示の実施例は上記の表示基板の製造のための表示基板の製造方法を提供し、前記製造方法は、ベース基板を提供することと、非表示領域にゲート駆動回路を形成することと、を含む。前記ゲート駆動回路はカスケード接続される複数のシフトレジスタユニットを含む。前記シフトレジスタユニットは少なくとも１本の電源線に接続される。前記シフトレジスタユニットは第１出力回路と第２出力回路を含み、前記第１出力回路は第１グループのクロック信号線に接続され、前記第２出力回路は第１グループのクロック信号線と第２グループのクロック信号線に接続される。第１方向において、第１グループのクロック信号線と少なくとも１本の電源線は第１出力回路と第２出力回路との間に位置し、第２グループのクロック信号線は第２出力回路の第１グループのクロック信号線から離れる側に位置する。

【0027】

図面及び詳細の説明を読んで理解した後、他の方面を理解できる。

【0028】

図面は本開示の技術案に対する更なる理解を提供するためのものであって、明細書の一部となり、本開示の実施例とともに本開示の技術案を解釈するためのものであり、本開示の技術案を制限するためのものではない。図面における１つ又は複数の部品の形状とサイズは、実際の比例を反映せず、本開示の内容を模式的に説明するためのものである。

【図面の簡単な説明】

【0029】

【図1】図１は本開示の少なくとも１つの実施例によるシフトレジスタユニットの構造模式図である。

【図2】図２は本開示の少なくとも１つの実施例によるシフトレジスタユニットの等価回路図である。

【図3】図３は図２に示すシフトレジスタユニットの動作タイミング図である。

【図4】図４は本開示の少なくとも１つの実施例によるシフトレジスタユニットのカスケード接続模式図である。

【図5】図５は本開示の少なくとも１つの実施例によるシフトレジスタユニットの上面図である。

【図6】図６は図５におけるＱ－Ｑ方向に沿う局部断面模式図である。

【図7A】図７Ａは本開示の少なくとも１つの実施例による第１半導体層形成後のシフトレジスタユニットの上面図である。

【図7B】図７Ｂは本開示の少なくとも１つの実施例による第１導電層形成後のシフトレジスタユニットの上面図である。

【図7C】図７Ｃは本開示の少なくとも１つの実施例による第２導電層形成後のシフトレジスタユニットの上面図である。

【図7D】図７Ｄは本開示の少なくとも１つの実施例による第４絶縁層形成後のシフトレジスタユニットの上面図である。

【図7E】図７Ｅは本開示の少なくとも１つの実施例による第３導電層形成後のシフトレジスタユニットの上面図である。

【図7F】図７Ｆは本開示の少なくとも１つの実施例による第４導電層形成後のシフトレジスタユニットの上面図である。

【図8】図８は本開示の少なくとも１つの実施例によるシフトレジスタユニットの他のカスケード接続模式図である。

【図9】図９は本開示の少なくとも１つの実施例によるクロック信号のタイミング模式図である。

【図10】図１０は本開示の少なくとも１つの実施例によるシフトレジスタユニットの他の上面図である。

【図11A】図１１Ａは本開示の少なくとも１つの実施例による第１半導体層形成後のシフトレジスタユニットの他の上面図である。

【図11B】図１１Ｂは本開示の少なくとも１つの実施例による第１導電層形成後のシフトレジスタユニットの他の上面図である。

【図11C】図１１Ｃは本開示の少なくとも１つの実施例による第２導電層形成後のシフトレジスタユニットの他の上面図である。

【図11D】図１１Ｄは本開示の少なくとも１つの実施例による第３導電層形成後のシフトレジスタユニットの他の上面図である。

【図11E】図１１Ｅは本開示の少なくとも１つの実施例による第４導電層形成後のシフトレジスタユニットの他の上面図である。

【図12】図１２は本開示の少なくとも１つの実施例による表示装置の模式図である。

【発明を実施するための形態】

【0030】

以下、図面を参照しながら本開示の実施例を詳しく説明する。実施形態は多くの異なる形態により実施され得る。当業者が容易に理解できるように、方式と内容は本開示の要旨及び範囲を逸脱しない条件で１種又は複数種の形態に変換され得る。従って、本開示は下記実施形態の記載のみに限定されるものと解釈されるべきではない。衝突がない場合、本開示の実施例及び実施例の特徴を互いに組み合わせることができる。

【0031】

図面では、明確のために、１つ又は複数の構成要素のサイズ、層の厚さ又は領域を拡大して示す場合がある。従って、本開示の一形態は該サイズに限定されず、図面における１つ又は複数の部品の形状とサイズは実際の比例を反映しない。また、図面では理想的な例を模式的に示し、本開示の一形態は図面に示す形状又は数値等に限定されない。

【0032】

本開示における「第１」、「第２」、「第３」等の序数詞は構成要素の混乱を避けるためのものであり、数量の面で限定するものではない。本開示における「複数」の用語は、２つ以上の数量を示す。

【0033】

本開示において、便利のために、「中部」、「上」、「下」、「前」、「後」、「垂直」、「水平」、「頂」、「底」、「内」、「外」等の方位又は位置関係を示す用語により、図面を参照して構成要素の位置を説明するが、これは本明細書を説明し及び説明を簡素化するためのものであり、説明された装置又は素子が特定の方位を有し、特定の方位で構成及び操作しなければならないことを指示又は示唆するためのものではない。従って、本開示を制限するためのものではない。構成要素の位置関係は構成要素を説明する方向に応じて適当に変更する。従って、明細書に説明する用語に限らず、場合によっては適当に変更できる。

【0034】

本開示において、明確な規定と限定がない限り、「取り付く」、「連結」、「接続」の用語は広義的に理解されるべきである。例えば、固定接続、又は取り外す可能な接続、又は一体化接続であってもよい。機械的接続、又は電気的接続であってもよい。直接接続、又はリンカーを介する間接接続、又は２つの素子の内部連通であってもよい。当業者は、具体的な状況に応じて上記用語の本開示での意味を理解することができる。「電気的接続」は構成要素が或る電気的作用を有する素子を介して接続される場合を含む。「或る電気的作用を有する素子」は特に制限されず、接続される構成要素間での電気信号の伝送を行えればよい。「或る電気的作用を有する素子」の例は、電極と配線だけでなく、トランジスタ等のスイッチ素子、抵抗器、インダクタ、コンデンサ、及び他の１種又は複数種の機能を備える素子等も含む。

【0035】

本開示において、トランジスタとは、少なくともゲート電極（ゲート極）、ドレイン電極及びソース電極の３つの端子を含む素子を指す。トランジスタはドレイン電極（ドレイン電極端子、ドレイン領域又はドレイン極）とソース電極（ソース電極端子、ソース領域又はソース極）との間にチャネル領域を有し、電流はドレイン電極、チャネル領域及びソース電極を流れることができる。本開示において、チャネル領域とは電流が主に流れる領域を指す。

【0036】

本開示において、トランジスタのゲート電極以外の２つの極を区別するために、そのうちの１つの電極を第１極と呼び、他の電極を第２極と呼び、第１極はソース電極又はドレイン電極であってもよく、第２極はドレイン電極又はソース電極であってもよく、また、トランジスタのゲート電極を制御極と呼ぶ。極性が反対であるトランジスタを使用する場合、又は回路における作業中の電流方向が変更する場合等に、「ソース電極」と「ドレイン電極」の機能は互いに変換する場合がある。従って、本開示において、「ソース電極」と「ドレイン電極」は互いに変換してもよい。

【0037】

本開示では、「平行」とは２本の直線からなる角度が－１０°以上１０°以下である状態を指すため、該角度が－５°以上５°以下である状態を含み得る。また、「垂直」とは２本の直線からなる角度が８０°以上１００°以下である状態を指すため、８５°以上９５°以下の角度の状態を含み得る。

【0038】

本開示では、「膜」と「層」は互いに交換可能である。例えば、「導電層」は「導電膜」に変更され得る場合がある。同様に、「絶縁膜」は「絶縁層」に変更され得る場合もある。

【0039】

本開示における「約」、「ほぼ」とは境界を厳密に限定せず、プロセスと測定の誤差範囲内を許容する場合を指す。

【0040】

本開示の実施例は表示基板を提供し、表示領域と非表示領域を含む。非表示領域にはゲート駆動回路が設置される。ゲート駆動回路はカスケード接続される複数のシフトレジスタユニットを含み、シフトレジスタユニットは少なくとも１本の電源線に接続される。シフトレジスタユニットは第１出力回路と第２出力回路を含み、第１出力回路は第１グループのクロック信号線に接続され、第２出力回路は第１グループのクロック信号線と第２グループのクロック信号線に接続される。第１方向において、第１グループのクロック信号線と少なくとも１本の電源線は第１出力回路と第２出力回路との間に位置し、第２グループのクロック信号線は第２出力回路の第１グループのクロック信号線から離れる側に位置する。

【0041】

本実施例による表示基板では、第１出力回路と第２出力回路が第１グループのクロック信号線を共用するように設定し、且つ電源線及び共用される第１グループのクロック信号線を第１出力回路と第２出力回路との間に設置することにより、配線空間を節約して、狭いフレーム設計の表示基板の実現に寄与する。

【0042】

幾つかの例示的な実施形態では、第１出力回路と第２出力回路の出力信号の位相は反対である。

【0043】

幾つかの例示的な実施形態では、少なくとも１本の電源線は第１電源線と第２電源線を含み、第１電源線は第１出力回路に接続され、第２電源線は第２出力回路に接続される。第１方向において、第１電源線は第１出力回路と第１グループのクロック信号線との間に位置し、第２電源線は第１グループのクロック信号線と第２出力回路との間に位置する。幾つかの例では、第１電源線は低レベル信号を提供し続け、第２電源線は高レベル信号を提供し続ける。ただし、本実施例はそれを限定しない。

【0044】

幾つかの例示的な実施形態では、非表示領域には第３電源線と第４電源線が更に設置される。第３電源線は第２出力回路に接続され、第４電源線は第１出力回路に接続される。第１方向において、第４電源線は第１出力回路の第１電源線から離れる側に位置し、第３電源線は第２電源線と第２グループのクロック信号線との間に位置する。幾つかの例では、第３電源線は低レベル信号を提供し続け、第４電源線は高レベル信号を提供し続ける。ただし、本実施例はそれを限定しない。

【0045】

幾つかの例示的な実施形態では、非表示領域には初期信号線が更に設置される。第１方向において、初期信号線は第４電源線の第１出力回路から離れる側に位置する。幾つかの例では、第１段階のシフトレジスタユニットの入力端は初期信号線に接続される。幾つかの例では、初期信号線は第１初期信号線と第２初期信号線を含み、第１初期信号線は第１段階のシフトレジスタユニットの入力端に接続され、第２初期信号線は第２段階のシフトレジスタユニットの入力端に接続される。ただし、本実施例はそれを限定しない。

【0046】

幾つかの例示的な実施形態では、第１出力回路は第１ノード制御サブ回路、第２ノード制御サブ回路及び第１出力サブ回路を含む。第１ノード制御サブ回路は入力端、第１出力端、第１クロック端、第２クロック端、第３クロック端、第１電源端、第２電源端、第１ノード及び第２ノードに接続され、第１クロック端、第３クロック端及び入力端の制御下で、第１ノードと第２ノードの電位を制御するように設定される。第２ノード制御サブ回路は第１ノード、第２ノード、第２電源端及び第１出力端に接続され、第１ノードと第２ノードの電位を維持するように設定される。第１出力サブ回路は第１ノード、第２ノード、第２クロック端、第２電源端及び第１出力端に接続され、第１ノードと第２ノードの制御下で、第１出力端による第１出力信号の出力を制御するように設定される。第２ノード制御サブ回路、第１出力サブ回路及び第１ノード制御サブ回路は第１方向に沿って順次に配列される。幾つかの例では、第１電源端は低レベル信号を提供し続け、第２電源端は高レベル信号を提供し続ける。本実施例による回路配列は配線空間を節約することができる。

【0047】

幾つかの例示的な実施形態では、第１ノード制御サブ回路は第１制御トランジスタ、第２制御トランジスタ、第３制御トランジスタ、第４制御トランジスタ、第５制御トランジスタ、第６制御トランジスタ、第７制御トランジスタ及び第８制御トランジスタを含む。第１制御トランジスタは、制御極が第１クロック端に接続され、第１極が入力端に接続され、第２極が第４ノードに接続される。第２制御トランジスタは、制御極が第１クロック端に接続され、第１極が第４ノードに接続され、第２極が第１ノードに接続される。第３制御トランジスタは、制御極が第３クロック端に接続され、第１極が第１電源端に接続され、第２極が第２ノードに接続される。第４制御トランジスタは、制御極が第２ノードに接続され、第１極が第２電源端に接続され、第２極が第３ノードに接続される。第５制御トランジスタは、制御極が第２ノードに接続され、第１極が第３ノードに接続され、第２極が第１ノードに接続される。第６制御トランジスタは、制御極が第１ノードに接続され、第１極が第１電源端に接続され、第２極が第３ノードに接続される。第７制御トランジスタは、制御極が入力端に接続され、第１極が第２電源端に接続され、第２極が第２ノードに接続される。第８制御トランジスタは、制御極が第１出力端に接続され、第１極が第２クロック端に接続され、第２極が第４ノードに接続される。第２ノード制御サブ回路は第１コンデンサと第２コンデンサを含む。第１コンデンサは第１電極が第１ノードに接続され、第２電極が第１出力端に接続される。第２コンデンサは第１電極が第２ノードに接続され、第２電極が第２電源端に接続される。第１出力サブ回路は第１出力トランジスタと第２出力トランジスタを含む。第１出力トランジスタは制御極が第１ノードに接続され、第１極が第２クロック端に接続され、第２極が第１出力端に接続される。第２出力トランジスタは制御極が第２ノードに接続され、第１極が第２電源端に接続され、第２極が第１出力端に接続される。

【0048】

幾つかの例示的な実施形態では、第１コンデンサと第１出力トランジスタは第１方向において隣接し、第２コンデンサと第２出力トランジスタは第１方向において隣接し、第１コンデンサと第２コンデンサは第２方向において隣接し、第１出力トランジスタと第２出力トランジスタは第２方向において隣接する。第２方向と第１方向は交差する。例えば、第１方向と第２方向は同一平面に位置し、且つ互いに垂直する。

【0049】

幾つかの例示的な実施形態では、第１制御トランジスタ、第２制御トランジスタ及び第８制御トランジスタの活性層は一体化構造であり、第４制御トランジスタと第５制御トランジスタの活性層は一体化構造であり、第１出力トランジスタと第２出力トランジスタの活性層は一体化構造である。ただし、本実施例はそれを限定しない。

【0050】

幾つかの例示的な実施形態では、第１方向において、第６制御トランジスタの活性層は第５制御トランジスタの活性層と第２制御トランジスタの活性層との間に位置し、第７制御トランジスタの活性層は第４制御トランジスタの活性層と第３制御トランジスタの活性層との間に位置する。ただし、本実施例はそれを限定しない。

【0051】

幾つかの例示的な実施形態では、第２出力回路はノイズ除去制御サブ回路、第２出力サブ回路及び第３出力サブ回路を含む。ノイズ除去制御サブ回路は第１出力端、第１クロック端、第３クロック端、第１電源端、第２電源端及び第１ノイズ除去制御ノードに接続され、第３クロック信号端の制御下で、第１電源端の電荷を第１ノイズ除去制御ノードに整流して、第２出力サブ回路をターンオンする電圧に第１ノイズ除去制御ノードを維持し、及び、第１出力端の制御下で、第２電源端の信号を第１ノイズ除去制御ノードに伝送して、第２出力サブ回路をターンオフする電圧に第１ノイズ除去制御ノードを維持するように設定される。第２出力サブ回路は第１ノイズ除去制御ノード、第２出力端及び第１電源端に接続され、第１ノイズ除去制御ノードの制御下で、第１電源端の信号を第２出力端に伝送するように設定される。第３出力サブ回路は第１ノード、第４クロック端及び第２出力端に接続され、第１ノードの制御下で、第４クロック端の信号を第２出力端に伝送するように設定される。第２方向において、第２出力サブ回路と第３出力サブ回路は隣接し、第１方向において、ノイズ除去制御サブ回路は第１グループのクロック信号線と第２出力サブ回路との間に位置する。第２方向と第１方向は交差する。

【0052】

幾つかの例示的な実施形態では、ノイズ除去制御サブ回路は第１ノイズ除去制御トランジスタ、第２ノイズ除去制御トランジスタ、第３ノイズ除去制御トランジスタ、第４ノイズ除去制御トランジスタ、第３コンデンサ及び第４コンデンサを含む。第１ノイズ除去制御トランジスタは制御極が第１出力端に接続され、第１極が第２電源端に接続され、第２極が第２ノイズ除去制御ノードに接続される。第２ノイズ除去制御トランジスタは制御極が第３クロック端に接続され、第１極が第１電源端に接続され、第２極が第２ノイズ除去制御ノードに接続される。第３ノイズ除去制御トランジスタは制御極と第１極が第２ノイズ除去制御ノードに接続され、第２極が第１ノイズ除去制御ノードに接続される。第４ノイズ除去制御トランジスタは制御極が第１出力端に接続され、第１極が第２電源端に接続され、第２極が第１ノイズ除去制御ノードに接続される。第３コンデンサは第１電極が第２ノイズ除去制御ノードに接続され、第２電極が第１クロック端に接続される。第４コンデンサは第１電極が第１ノイズ除去制御ノードに接続され、第２電極が第１電源端に接続される。第２出力サブ回路は第３出力トランジスタを含む。第３出力トランジスタは制御極が第１ノイズ除去制御ノードに接続され、第１極が第１電源端に接続され、第２極が第２出力端に接続される。第３出力サブ回路は第４出力トランジスタを含む。第４出力トランジスタは制御極が第１ノードに接続され、第１極が第４クロック端に接続され、第２極が第２出力端に接続される。

【0053】

幾つかの例示的な実施形態では、第３出力トランジスタと第４出力トランジスタは第２方向において隣接し、第１ノイズ除去制御トランジスタと第２ノイズ除去制御トランジスタは第２方向において隣接する。第１方向において、第３コンデンサは第２ノイズ除去制御トランジスタと第３ノイズ除去制御トランジスタとの間に位置し、第４ノイズ除去制御トランジスタは第１ノイズ除去制御トランジスタと第４コンデンサとの間に位置する。ただし、本実施例はそれを限定しない。

【0054】

幾つかの例示的な実施形態では、第１ノイズ除去制御トランジスタと第２ノイズ除去制御トランジスタの活性層は一体化構造であり、第３出力トランジスタと第４出力トランジスタの活性層は一体化構造である。ただし、本実施例はそれを限定しない。

【0055】

幾つかの例示的な実施形態では、第１グループのクロック信号線は第１クロック信号線、第２クロック信号線及び第３クロック信号線を含む。第２グループのクロック信号線は第４クロック信号線と第５クロック信号線を含む。第１クロック信号線による第１クロック信号、第２クロック信号線による第２クロック信号、及び第３クロック信号線による第３クロック信号はデューティ比が同じであり、第４クロック信号線による第４クロック信号と第５クロック信号線による第５クロック信号はデューティ比が同じであり、且つ第４クロック信号のデューティ比は第１クロック信号のデューティ比より小さい。第２クロック信号は第１クロック信号より設定時間長遅延し、第３クロック信号は第２クロック信号より設定時間長遅延し、それにより第１クロック信号、第２クロック信号及び第３クロック信号は同時に第１電圧であるものではない。第４クロック信号と第５クロック信号は同時に第２電圧であるものではない。第１電圧は第２電圧と異なる。例えば、第１電圧は第２電圧より小さい。例えば、第１電圧は低レベルであってもよく、第２電圧は高レベルであってもよい。ただし、本実施例はそれを限定しない。

【0056】

幾つかの例示的な実施形態では、第１方向において、第１クロック信号線、第２クロック信号線及び第３クロック信号線は第１出力回路から離れる方向に沿って順次に配列され、第４クロック信号線と第５クロック信号線は第２出力回路から離れる方向に沿って順次に配列される。ただし、本実施例では第１グループのクロック信号線の複数本のクロック信号線の配列順序を限定せず、第２グループのクロック信号線の複数本のクロック信号線の配列順序を限定しない。

【0057】

幾つかの例示的な実施形態では、いずれか段階のシフトレジスタユニットは、第１出力回路が第１クロック信号線、第２クロック信号線及び第３クロック信号線に接続され、第２出力回路が第１グループのクロック信号線における２本のクロック信号線及び第２グループのクロック信号線における１本のクロック信号線に接続される。

【0058】

幾つかの例示的な実施形態では、第６ｎ＋１段階のシフトレジスタユニットは、第１クロック端が第１クロック信号線に接続され、第２クロック端が第２クロック信号線に接続され、第３クロック端が第３クロック信号線に接続され、第４クロック端が第４クロック信号線に接続される。第６ｎ＋２段階のシフトレジスタユニットは、第１クロック端が第２クロック信号線に接続され、第２クロック端が第３クロック信号線に接続され、第３クロック端が第１クロック信号線に接続され、第４クロック端が第５クロック信号線に接続される。第６ｎ＋３段階のシフトレジスタユニットは、第１クロック端が第３クロック信号線に接続され、第２クロック端が第１クロック信号線に接続され、第３クロック端が第２クロック信号線に接続され、第４クロック端が第４クロック信号線に接続される。第６ｎ＋４段階のシフトレジスタユニットは、第１クロック端が第１クロック信号線に接続され、第２クロック端が第２クロック信号線に接続され、第３クロック端が第３クロック信号線に接続され、第４クロック端が第５クロック信号線に接続される。第６ｎ＋５段階のシフトレジスタユニットは、第１クロック端が第２クロック信号線に接続され、第２クロック端が第３クロック信号線に接続され、第３クロック端が第１クロック信号線に接続され、第４クロック端が第４クロック信号線に接続される。第６ｎ＋６段階のシフトレジスタユニットは、第１クロック端が第３クロック信号線に接続され、第２クロック端が第１クロック信号線に接続され、第３クロック端が第２クロック信号線に接続され、第４クロック端が第５クロック信号線に接続される。ｎは自然数である。本例では、カスケード接続される６つのシフトレジスタユニットは１つの最小周期の繰り返しユニットとされ、表示領域の６行のサブ画素を駆動することができる。

【0059】

幾つかの例示的な実施形態では、第２ｋ－１段階のシフトレジスタユニットの第１出力端は第２ｋ＋１段階のシフトレジスタユニットの入力端に接続され、第１段階のシフトレジスタユニットの入力端は第１初期信号線に接続される。第２ｋ段階のシフトレジスタユニットの第１出力端は第２ｋ＋２段階のシフトレジスタユニットの入力端に接続され、第２段階のシフトレジスタユニットの入力端は第２初期信号線に接続され、ｋは正整数である。第１グループのクロック信号線は第１サブグループクロック信号線と第２サブグループクロック信号線を含み、第２グループのクロック信号線は第３サブグループクロック信号線と第４サブグループクロック信号線を含む。第２ｋ－１段階のシフトレジスタユニットは第１サブグループクロック信号線及び第３サブグループクロック信号線に接続され、第２ｋ段階のシフトレジスタユニットは第２サブグループクロック信号線及び第４サブグループクロック信号線に接続される。幾つかの例では、１２個のシフトレジスタユニットは１つの最小周期の繰り返しユニットとされ、表示領域の１２行のサブ画素を駆動することができる。

【0060】

幾つかの例示的な実施形態では、第１方向において、第１サブグループクロック信号線と第２サブグループクロック信号線は間隔を置いて配列され、第３サブグループクロック信号線と第４サブグループクロック信号線は間隔を置いて配列される。ただし、本実施例はそれを限定しない。例えば、第１サブグループクロック信号線と第２サブグループクロック信号線は第１方向に沿って順次に配列され、第３サブグループクロック信号線と第４サブグループクロック信号線は第１方向に沿って順次に配列される。

【0061】

幾つかの例示的な実施形態では、第１サブグループクロック信号線は第１クロック信号線、第２クロック信号線及び第３クロック信号線を含み、第２サブグループクロック信号線は第６クロック信号線、第７クロック信号線及び第８クロック信号線を含む。第３サブグループクロック信号線は第４クロック信号線と第５クロック信号線を含み、第４サブグループクロック信号線は第９クロック信号線と第１０クロック信号線を含む。第１クロック信号線による第１クロック信号、第２クロック信号線による第２クロック信号、第３クロック信号線による第３クロック信号、第６クロック信号線による第６クロック信号、第７クロック信号線による第７クロック信号、及び第８クロック信号線による第８クロック信号はデューティ比が同じである。第２クロック信号は第１クロック信号より第１設定時間長遅延し、第３クロック信号は第２クロック信号より第１設定時間長遅延し、それにより第１クロック信号、第２クロック信号及び第３クロック信号は同時に第１電圧であるものではなく、第７クロック信号は第６クロック信号より第１設定時間長遅延し、第８クロック信号は第７クロック信号より第１設定時間長遅延し、それにより第６クロック信号、第７クロック信号及び第８クロック信号は同時に第１電圧であるものではなく、第６クロック信号は第１クロック信号より第２設定時間長遅延し、第７クロック信号は第２クロック信号より第２設定時間長遅延し、第８クロック信号は第３クロック信号より第２設定時間長遅延する。第４クロック信号線による第４クロック信号、第５クロック信号線による第５クロック信号、第９クロック信号線による第９クロック信号、及び第１０クロック信号線による第１０クロック信号はデューティ比が同じである。第４クロック信号のデューティ比は第１クロック信号のデューティ比より小さく、第４クロック信号と第５クロック信号は同時に第２電圧であるものではなく、第９クロック信号と第１０クロック信号は同時に第２電圧であるものではなく、第２電圧は第１電圧と異なる。第９クロック信号は第４クロック信号より第２設定時間長遅延し、第１０クロック信号は第５クロック信号より第２設定時間長遅延する。

【0062】

幾つかの例示的な実施形態では、表示基板に垂直する方向において、表示基板の非表示領域はベース基板、及びベース基板に設置される第１半導体層、第１導電層、第２導電層、第３導電層及び第４導電層を含む。第１半導体層は少なくともシフトレジスタユニットの複数のトランジスタの活性層を含む。第１導電層は少なくともシフトレジスタユニットの複数のトランジスタの制御極、及び複数のコンデンサの第１電極を含む。第２導電層は少なくともシフトレジスタユニットの複数のコンデンサの第２電極を含む。第３導電層は少なくとも前記シフトレジスタユニットの複数のトランジスタの第１極と第２極、第１グループのクロック信号線、第２グループのクロック信号線、及び複数本の電源線を含む。第４導電層は少なくとも第１ノードと第２出力回路の第３出力サブ回路とを接続する接続電極を含む。

【0063】

以下、幾つかの例により、例を挙げて本実施例の方案を説明する。

【0064】

幾つかの例示的な実施形態では、表示基板は表示領域と非表示領域を含み得る。例えば、非表示領域は表示領域の周辺に位置してもよい。ただし、本実施例はそれを限定しない。表示領域は少なくとも規則的に配列される複数の画素回路、第１方向に沿って延出する複数本のゲート線（例えば、走査線、リセット信号線、発光制御線を含む）、第２方向に沿って延出する複数本のデータ線と電源線を含む。第１方向と第２方向は同一平面に位置し、且つ第１方向と第２方向は交差し、例えば、第１方向は第２方向に垂直する。

【0065】

幾つかの例示的な実施形態では、表示領域における１つの画素ユニットは３つのサブ画素を含み得ており、３つのサブ画素はそれぞれ赤色サブ画素、緑色サブ画素及び青色サブ画素であってもよい。ただし、本実施例はそれを限定しない。幾つかの例では、１つの画素ユニットは４つのサブ画素を含み得ており、４つのサブ画素はそれぞれ赤色サブ画素、緑色サブ画素、青色サブ画素及び白色サブ画素であってもよい。

【0066】

幾つかの例示的な実施形態では、サブ画素の形状は矩形、菱形、五角形又は六角形であってもよい。１つの画素ユニットは３つのサブ画素を含む場合、３つのサブ画素は水平並列、垂直並列又は品字形の方式で配列されてもよい。１つの画素ユニットは４つのサブ画素を含む場合、４つのサブ画素は水平並列、垂直並列又は正方形の方式で配列されてもよい。ただし、本実施例はそれを限定しない。

【0067】

幾つかの例示的な実施形態では、非表示領域にはタイミングコントローラ、データ駆動回路及びゲート駆動回路が設置されてもよい。ゲート駆動回路はそれぞれ表示領域の対向する両側、例えば表示領域の左側と右側に設置されてもよい。タイミングコントローラとデータ駆動回路は表示領域の一側、例えば表示領域の下側に設置されてもよい。ただし、本実施例はそれを限定しない。

【0068】

幾つかの例示的な実施形態では、データ駆動回路はデータ線を介してサブ画素にデータ信号を提供することができる。ゲート駆動回路は走査線を介してサブ画素に走査信号を提供し、リセット信号線を介してサブ画素にリセット信号を提供し、又は発光制御線を介してサブ画素に発光制御信号を提供することができる。タイミングコントローラはデータ駆動回路とゲート駆動回路に駆動信号を提供することができる。ゲート駆動回路とデータ駆動回路の動作はタイミングコントローラにより制御されてもよい。タイミングコントローラはデータ駆動回路に、サブ画素において表示すべきグレースケールを指定するグレースケールデータを提供することができる。データ駆動回路はサブ画素のグレースケールデータに対応する電位のデータ信号を、データ線を介して、ゲート駆動回路により選択された行のサブ画素に提供することができる。

【0069】

幾つかの例示的な実施形態では、画素駆動回路は３Ｔ１Ｃ、４Ｔ１Ｃ、５Ｔ１Ｃ、５Ｔ２Ｃ、６Ｔ１Ｃ又は７Ｔ１Ｃ構造であってもよい。ただし、本実施例はそれを限定しない。例えば、画素駆動回路はＮ型トランジスタとＰ型トランジスタを含み得る。Ｎ型トランジスタは例えば酸化物フィルムトランジスタであってもよく、Ｐ型トランジスタは例えば低温ポリシリコンフィルムトランジスタであってもよい。低温ポリシリコンフィルムトランジスタの活性層は低温ポリシリコン（ＬＴＰＳ、Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ）を採用し、酸化物フィルムトランジスタの活性層は酸化物半導体（Ｏｘｉｄｅ）を採用する。低温ポリシリコンフィルムトランジスタは高移動度、高速充電等の利点を有し、酸化物フィルムトランジスタは低リーク電流等の利点を有する。低温ポリシリコンフィルムトランジスタと酸化物フィルムトランジスタを１つの表示基板に集積して、低温多結晶酸化物（ＬＴＰＯ、Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ）表示基板を形成することにより、両者の利点を利用して、低周波駆動を実現して、消費電力を低減して、表示品質を向上させることができる。

【0070】

幾つかの例示的な実施形態では、ゲート駆動回路はカスケード接続される複数のシフトレジスタユニットを含む。例えば、第１段階のシフトレジスタユニットの入力端は初期信号線に接続されてもよく、第ｉ段階のシフトレジスタユニットの第１出力端は第ｉ＋１段階のシフトレジスタユニットの入力端に接続されて、第ｉ＋１段階のシフトレジスタユニットに入力信号を提供してもよく、ｉは正整数である。シフトレジスタユニットの第２出力端は走査線を介してサブ画素に走査信号を提供し、リセット信号線を介してサブ画素にリセット信号を提供することができる。例えば、シフトレジスタユニットの第１出力端による第１出力信号は、画素回路におけるＰ型トランジスタ（例えば、低温ポリシリコンフィルムトランジスタ）のターンオンを制御するように設定されてもよい。シフトレジスタユニットの第２出力端による第２出力信号は、画素回路におけるＮ型トランジスタ（例えば、酸化物フィルムトランジスタ）のターンオンを制御するように設定されてもよい。ただし、本実施例はそれを限定しない。

【0071】

図１は本開示の少なくとも１つの実施例によるシフトレジスタユニットの構造模式図である。幾つかの例示的な実施形態では、図１に示すように、該例示的な実施例によるシフトレジスタユニットは第１出力回路１０と第２出力回路２０を含む。第１出力回路１０は第１出力端ＯＵＴ１を介して第１出力信号を出力し、第２出力回路２０は第２出力端ＯＵＴ２を介して第２出力信号を出力する。第１出力信号と第２出力信号の位相は反対である。

【0072】

幾つかの例示的な実施形態では、図１に示すように、第１出力回路１０は第１ノード制御サブ回路１１、第２ノード制御サブ回路１２及び第１出力サブ回路１３を含む。第１ノード制御サブ回路１１は入力端ＩＮＰＵＴ、第１出力端ＯＵＴ１、第１電源端Ｖ１、第２電源端Ｖ２、第１クロック端ＣＫ１、第２クロック端ＣＫ２、第３クロック端ＣＫ３、第１ノードＮ１及び第２ノードＮ２に接続され、第１クロック端ＣＫ１、入力端ＩＮＰＵＴ及び第３クロック端ＣＫ３の制御下で、第１ノードＮ１と第２ノードＮ２の電位を制御するように設定される。第２ノード制御サブ回路１２は第１ノードＮ１、第２ノードＮ２、第２電源端Ｖ２及び第１出力端ＯＵＴ１に接続され、第１ノードＮ１と第２ノードＮ２の電位を維持するように設定される。第１出力サブ回路１３は第２クロック端ＣＫ２、第２電源端Ｖ２、第１ノードＮ１、第２ノードＮ２及び第１出力端ＯＵＴ１に接続され、第１ノードＮ１と第２ノードＮ２の制御下で、第１出力端ＯＵＴ１による第１出力信号の出力を制御するように設定される。

【0073】

幾つかの例示的な実施形態では、図１に示すように、第２出力回路２０はノイズ除去制御サブ回路２１、第２出力サブ回路２２及び第３出力サブ回路２３を含む。ノイズ除去制御サブ回路２１は第１クロック端ＣＫ１、第３クロック端ＣＫ３、第１ノイズ除去制御ノードＰＤ１、第１出力端ＯＵＴ１、第１電源端Ｖ１及び第２電源端Ｖ２に接続される。ノイズ除去制御サブ回路２１は、第３クロック端ＣＫ３の制御下で、第１電源端Ｖ１の電荷を第１ノイズ除去制御ノードＰＤ１に整流して、第２出力サブ回路２２をターンオンする電圧に第１ノイズ除去制御ノードＰＤ１を維持し、及び、第１出力端ＯＵＴ１の制御下で、第２電源端Ｖ２の信号を第１ノイズ除去制御ノードＰＤ１に伝送して、第２出力サブ回路２２をターンオフする電圧に第１ノイズ除去制御ノードＰＤ１を維持するように設定される。第２出力サブ回路２２は第１ノイズ除去制御ノードＰＤ１、第２出力端ＯＵＴ２及び第１電源端Ｖ１に接続され、第１ノイズ除去制御ノードＰＤ１の制御下で、第１電源端Ｖ１の信号を第２出力端ＯＵＴ２に伝送するように設定される。第３出力サブ回路２３は第１ノードＮ１、第４クロック端ＣＢ及び第２出力端ＯＵＴ２に接続され、第１ノードＮ１の制御下で、第４クロック端ＣＢの信号を第２出力端ＯＵＴ２に伝送するように設定される。

【0074】

幾つかの例では、第１電源端Ｖ１は低レベル信号を提供し続けることができ、第２電源端Ｖ２は高レベル信号を提供し続けることができる。ただし、本実施例はそれを限定しない。

【0075】

該例示的な実施形態では、第１出力端ＯＵＴ１から出力される第１出力信号と第２出力端ＯＵＴ２から出力される第２出力信号の位相は反対である。第２出力回路にノイズ除去制御サブ回路を設置することにより、シフトレジスタユニットの第２出力端ＯＵＴ２に対する連続的なノイズ除去を実現して、表示安定性を向上させることができる。

【0076】

図２は本開示の少なくとも１つの実施例によるシフトレジスタユニットの等価回路図である。図２に示すように、第１ノード制御サブ回路１１は第１制御トランジスタＭ１、第２制御トランジスタＭ２、第３制御トランジスタＭ５、第４制御トランジスタＭ６、第５制御トランジスタＭ７、第６制御トランジスタＭ８、第７制御トランジスタＭ９及び第８制御トランジスタＭ１０を含む。

【0077】

第１制御トランジスタＭ１は、制御極が第１クロック端ＣＫ１に接続され、第１極が入力端ＩＮＰＵＴに接続され、第２極が第４ノードＮ４に接続される。第２制御トランジスタＭ２は、制御極が第１クロック端ＣＫ１に接続され、第１極が第４ノードＮ４に接続され、第２極が第１ノードＮ１に接続される。第３制御トランジスタＭ５は、制御極が第３クロック端ＣＫ３に接続され、第１極が第１電源端Ｖ１に接続され、第２極が第２ノードＮ２に接続される。第４制御トランジスタＭ６は、制御極が第２ノードＮ２に接続され、第１極が第２電源端Ｖ２に接続され、第２極が第３ノードＮ３に接続される。第５制御トランジスタＭ７は、制御極が第２ノードＮ２に接続され、第１極が第３ノードＮ３に接続され、第２極が第１ノードＮ１に接続される。第６制御トランジスタＭ８は、制御極が第１ノードＮ１に接続され、第１極が第１電源端Ｖ１に接続され、第２極が第３ノードＮ３に接続される。第７制御トランジスタＭ９は、制御極が入力端ＩＮＰＵＴに接続され、第１極が第２電源端Ｖ２に接続され、第２極が第２ノードＮ２に接続される。第８制御トランジスタＭ１０は、制御極が第１出力端ＯＵＴ１に接続され、第１極が第２クロック端ＣＫ２に接続され、第２極が第４ノードＮ４に接続される。

【0078】

該例示的な実施形態では、第１制御トランジスタＭ１と第２制御トランジスタＭ２はダブルゲートトランジスタを構成し、ダブルゲートトランジスタのリーク電流が低く、第８制御トランジスタＭ１０を採用して第４ノードＮ４の電位を制御して、設定時間帯において第１制御トランジスタＭ１と第２制御トランジスタＭ２のドレイン・ソース電圧を減少し、第１制御トランジスタＭ１と第２制御トランジスタＭ２のリーク電流を低下させる。第４制御トランジスタＭ６と第５制御トランジスタＭ７はダブルゲートトランジスタを構成し、第６制御トランジスタＭ８を採用して第３ノードＮ３の電位を制御して、設定時間帯において第４制御トランジスタＭ６のドレイン・ソース電圧と第５制御トランジスタＭ７のドレイン・ソース電圧を減少し、第４制御トランジスタＭ６のリーク電流と第５制御トランジスタＭ７のリーク電流を低下させる。

【0079】

第２ノード制御サブ回路１２は第１コンデンサＣ１と第２コンデンサＣ２を含む。第１コンデンサＣ１は、第１電極が第１ノードＮ１に接続され、第２電極が第１出力端ＯＵＴ１に接続される。第２コンデンサＣ２は、第１電極が第２ノードＮ２に接続され、第２電極が第２電源端Ｖ２に接続される。

【0080】

第１出力サブ回路１３は第１出力トランジスタＭ３と第２出力トランジスタＭ４を含む。第１出力トランジスタＭ３は、制御極が第１ノードＮ１に接続され、第１極が第２クロック端ＣＫ２に接続され、第２極が第１出力端ＯＵＴ１に接続される。第２出力トランジスタＭ４は、制御極が第２ノードＮ２に接続され、第１極が第２電源端Ｖ２に接続され、第２極が第１出力端ＯＵＴ１に接続される。

【0081】

幾つかの例示的な実施形態では、図２に示すように、ノイズ除去制御サブ回路２１は第１ノイズ除去制御トランジスタＭ１１、第２ノイズ除去制御トランジスタＭ１２、第３ノイズ除去制御トランジスタＭ１３、第４ノイズ除去制御トランジスタＭ１４、第３コンデンサＣ３及び第４コンデンサＣ４を含む。

【0082】

第１ノイズ除去制御トランジスタＭ１１は、制御極が第１出力端ＯＵＴ１に接続され、第１極が第２電源端Ｖ２に接続され、第２極が第２ノイズ除去制御ノードＰＤ２に接続される。第２ノイズ除去制御トランジスタＭ１２は、制御極が第３クロック端ＣＫ３に接続され、第１極が第１電源端Ｖ１に接続され、第２極が第２ノイズ除去制御ノードＰＤ２に接続される。第３ノイズ除去制御トランジスタＭ１３は、制御極と第１極が第２ノイズ除去制御ノードＰＤ２に接続され、第２極が第１ノイズ除去制御ノードＰＤ１に接続される。第４ノイズ除去制御トランジスタＭ１４は、制御極が第１出力端ＯＵＴ１に接続され、第１極が第２電源端Ｖ２に接続され、第２極が第１ノイズ除去制御ノードＰＤ１に接続される。第３コンデンサＣ３は、第１電極が第２ノイズ除去制御ノードＰＤ２に接続され、第２電極が第１クロック端ＣＫ１に接続される。第４コンデンサＣ４は、第１電極が第１ノイズ除去制御ノードＰＤ１に接続され、第２電極が第１電源端Ｖ１に接続される。

【0083】

該例示的な実施形態では、第２ノイズ除去制御トランジスタＭ１２、第３ノイズ除去制御トランジスタＭ１３、第３コンデンサＣ３及び第４コンデンサＣ４はチャージポンプ構造を形成し、チャージポンプ構造による電圧に対する調節作用を利用して、第１ノイズ除去制御ノードＰＤ１の電位を、第２出力サブ回路をターンオンさせ得る電位に安定化し、それにより、第２出力サブ回路が１行のゲート線の駆動過程における維持段階において継続的にターンオンするように確保して、継続的に第２出力端に対してノイズ除去を行う。

【0084】

幾つかの例示的な実施形態では、第２出力サブ回路は第３出力トランジスタＭ１５を含む。第３出力トランジスタＭ１５は、制御極が第１ノイズ除去制御ノードＰＤ１に接続され、第１極が第１電源端Ｖ１に接続され、第２極が第２出力端ＯＵＴ２に接続される。第３出力サブ回路は第４出力トランジスタＭ１６を含む。第４出力トランジスタＭ１６は、制御極が第１ノードＮ１に接続され、第１極が第４クロック端ＣＢに接続され、第２極が第２出力端ＯＵＴ２に接続される。

【0085】

該例示的な実施形態では、第１ノイズ除去制御ノードＰＤ１、第２ノイズ除去制御ノードＰＤ２、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４は実際に存在する部品を示さず、回路図における関連電気的接続の合流点を示す。換言すれば、これらのノードは回路図における関連電気的接続の合流点による等価ノードである。

【0086】

該例示的な実施形態では、図２には第１ノード制御サブ回路、第２ノード制御サブ回路、第１出力サブ回路、ノイズ除去制御サブ回路、第２出力サブ回路及び第３出力サブ回路の例示的な構造を示す。当業者が容易に理解するように、第１ノード制御サブ回路、第２ノード制御サブ回路、第１出力サブ回路、ノイズ除去制御サブ回路、第２出力サブ回路及び第３出力サブ回路の実現形態はこれに限らず、その機能を実現できればよい。

【0087】

以下、シフトレジスタユニットの動作過程を参照しながら、本開示の実施例の技術案を更に説明する。以下では第１段階のシフトレジスタユニットの動作過程を例として説明し、第１段階のシフトレジスタユニットの入力端ＩＮＰＵＴは初期信号線ＳＴＶに接続される。図３は図２に示すシフトレジスタユニットの動作タイミング図である。

【0088】

該例示的な実施形態では、１つのフレーム周期内の１行のゲート線での駆動過程において、シフトレジスタユニットが第２出力端を介して走査信号を出力した後、シフトレジスタユニットは維持段階において接続されるゲート線に非動作電圧を出力して、該ゲート線に接続されるサブ画素のターンオフを確保する。

【0089】

以下ではシフトレジスタユニットにおけるトランジスタがいずれもＰ型トランジスタであり、第１電源端Ｖ１が低レベル電圧を提供し、第２電源端Ｖ２が高レベル電圧を提供することを例として説明する。該例示的な実施形態では、シフトレジスタユニットは、第１クロック端ＣＫ１が第１クロック信号線ＧＣＫ１に接続され、第２クロック端ＣＫ２が第２クロック信号線ＧＣＫ２に接続され、第３クロック端ＣＫ３が第３クロック信号線ＧＣＫ３に接続され、第４クロック端ＣＢが第４クロック信号線ＧＣＢ１に接続されることを例として説明する。

【0090】

図３に示すように、該例示的な実施例によるシフトレジスタユニットの１行のゲート線での駆動過程は少なくとも、プリチャージ段階Ｓ１、ブートストラップ出力段階Ｓ２、ノードプルアップ段階Ｓ３及び維持段階Ｓ４を含む。

【0091】

プリチャージ段階Ｓ１において、初期信号線ＳＴＶは低レベル信号を提供し、第１クロック信号線ＧＣＫ１は低レベル信号を提供し、第４クロック信号線ＧＣＢ１は低レベル信号を提供し、第２クロック信号線ＧＣＫ２と第３クロック信号線ＧＣＫ３は高レベル信号を提供する。第１制御トランジスタＭ１と第２制御トランジスタＭ２は第１クロック信号線ＧＣＫ１による低レベル信号の制御下でターンオンし、初期信号線ＳＴＶは低レベル信号を第１ノードＮ１に提供し、第１ノードＮ１の電位は低電位ＶＧＬ＋Ｖｔｈにプルダウンされ、第１出力トランジスタＭ３は第１ノードＮ１の低電位の制御下でターンオンし、第２クロック信号線ＧＣＫ２は高レベル信号を第１出力端ＯＵＴ１に提供する。第１コンデンサＣ１の両端に蓄積される電圧はＶＧＬ＋Ｖｔｈ－ＶＧＨである。Ｖｔｈは第１制御トランジスタＭ１の閾値電圧であり、ＶＧＬは低電圧である。

【0092】

プリチャージ段階Ｓ１において、第７制御トランジスタＭ９は入力端ＩＮＰＵＴによる低レベル信号の制御下でターンオンし、第２電源端Ｖ２は高レベル信号を第２ノードＮ２に提供する。第２出力トランジスタＭ４、第４制御トランジスタＭ６及び第５制御トランジスタＭ７は第２ノードＮ２の高電位の制御下でターンオフする。第３制御トランジスタＭ５は第３クロック信号線ＧＣＫ３による高レベル信号の制御下でターンオフする。第６制御トランジスタＭ８は第１ノードＮ１の低電位の制御下でターンオンし、第１電源端Ｖ１は低レベル信号を第３ノードＮ３に提供する。第８制御トランジスタＭ１０は第１出力端ＯＵＴ１の高レベル信号の制御下でターンオフする。

【0093】

プリチャージ段階Ｓ１において、第１ノイズ除去制御トランジスタＭ１１と第４ノイズ除去制御トランジスタＭ１４は第１出力端ＯＵＴ１の高レベル信号の制御下でいずれもターンオフする。第２ノイズ除去制御トランジスタＭ１２は第３クロック信号線ＧＣＫ３による高レベル信号の制御下でターンオフする。第４出力トランジスタＭ１６は第１ノードＮ１の低電位の制御下でターンオンし、第４クロック信号線ＧＣＢ１は低レベル信号を第２出力端ＯＵＴ２に提供する。

【0094】

ブートストラップ出力段階Ｓ２において、初期信号線ＳＴＶは高レベル信号を提供し、第１クロック信号線ＧＣＫ１、第３クロック信号線ＧＣＫ３及び第４クロック信号線ＧＣＢ１は高レベル信号を提供し、第２クロック信号線ＧＣＫ２は低レベル信号を提供する。第１制御トランジスタＭ１と第２制御トランジスタＭ２は第１クロック信号線ＧＣＫ１による高レベル信号の制御下でターンオフする。第１ノードＮ１は低電位に維持し、第１出力トランジスタＭ３はターンオンする。第２クロック信号線ＧＣＫ２は低レベル信号を第１出力端ＯＵＴ１に提供する。第１コンデンサＣ１の両端の電圧は突然に変化できないため、第１コンデンサＣ１の作用下で、第１ノードＮ１の電位は２ＶＧＬ＋Ｖｔｈ－２ＶＧＨにプルダウンされて、第１出力トランジスタＭ３のターンオンを確保する。ＶＧＨは高電圧である。

【0095】

ブートストラップ出力段階Ｓ２において、第７制御トランジスタＭ９は初期信号線ＳＴＶによる高レベル信号の制御下でターンオフする。第２コンデンサＣ２の作用下で、第２ノードＮ２は高電位に維持し、第２出力トランジスタＭ４、第４制御トランジスタＭ６及び第５制御トランジスタＭ７はターンオフする。第６制御トランジスタＭ８は第１ノードＮ１の低電位の制御下でターンオンし、第１電源端Ｖ１は低レベル信号を第３ノードＮ３に提供する。

【0096】

ブートストラップ出力段階Ｓ２において、第１ノイズ除去制御トランジスタＭ１１と第４ノイズ除去制御トランジスタＭ１４は第１出力端ＯＵＴ１の低レベル信号の制御下でいずれもターンオンする。第２電源端Ｖ２は高レベル信号を第１ノイズ除去制御ノードＰＤ１と第２ノイズ除去制御ノードＰＤ２に提供する。第２ノイズ除去制御ノードＭ１２は第３クロック信号線ＧＣＫ３による高レベル信号の制御下でターンオフする。第３ノイズ除去制御トランジスタＭ１３は第２ノイズ除去制御ノードＰＤ２の高電位の制御下でターンオフし、第３出力トランジスタＭ１５は第１ノイズ除去制御ノードＰＤ１の高電位の制御下でターンオフする。第４出力トランジスタＭ１６は第１ノードＮ１の低電位の制御下でターンオンし、第４クロック信号線ＧＣＢ１は高レベル信号を第２出力端ＯＵＴ２に提供する。

【0097】

ブートストラップ出力段階Ｓ２に含まれる後の時間帯において、第２クロック信号線ＧＣＫ２による第２クロック信号は低レベル信号から高レベル信号にジャンプする。第１ノードＮ１の電位は依然として第２クロック信号の電位より低いため、第１出力トランジスタＭ３はターンオンし、第１出力端ＯＵＴ１は第２クロック信号を出力し、第１出力端ＯＵＴ１の低パルス出力を実現する。

【0098】

ブートストラップ出力段階Ｓ２において、第１ノードＮ１の低電位は第４出力トランジスタＭ１６のターンオンを制御し、第２出力端ＯＵＴ２は第４クロック信号線ＧＣＢ１による第４クロック信号を出力する。第４クロック信号の高パルスのパルス幅は第２クロック信号線ＧＣＫ２による第２クロック信号の低パルスのパルス幅より小さいため、向上及び低下の部分を含めて、第４クロック信号のパルスは全部で第２出力端ＯＵＴ２に伝送されることができる。第１出力端ＯＵＴ１の低電位は第１ノイズ除去制御トランジスタＭ１１と第４ノイズ除去制御トランジスタＭ１４のターンオンを制御し、第１ノイズ除去制御ノードＰＤ１と第２ノイズ除去制御ノードＰＤ２の電位を高電位に安定化して、第３出力トランジスタＭ１５をターンオフさせ、第２出力端ＯＵＴ２による論理的衝突の出力を避ける。

【0099】

ノードプルアップ段階Ｓ３において、初期信号線ＳＴＶは高レベル信号を提供し、第１クロック信号線ＧＣＫ１、第２クロック信号線ＧＣＫ２は高レベル信号を提供し、第３クロック信号線ＧＣＫ３と第４クロック信号線ＧＣＢ１は低レベル信号を提供する。第３制御トランジスタＭ５は第３クロック信号線ＧＣＫ３による低レベル信号の制御下でターンオンし、第１電源端Ｖ１は低レベル信号を第２ノードＮ２に提供する。第２出力トランジスタＭ４、第４制御トランジスタＭ６及び第５制御トランジスタＭ５は第２ノードＮ２の低電位の制御下でターンオンし、第２電源端Ｖ２は高レベル信号を第１出力端ＯＵＴ１と第１ノードＮ１に提供する。第１出力トランジスタＭ３と第６制御トランジスタＭ８は第１ノードＮ１の高電位の制御下でターンオフする。

【0100】

ノードプルアップ段階Ｓ３において、第１ノイズ除去制御トランジスタＭ１１と第４ノイズ除去制御トランジスタＭ１４は第１出力端ＯＵＴ１の高レベル信号の制御下でいずれもターンオフする。第２ノイズ除去制御トランジスタＭ１２は第３クロック信号線ＧＣＫ３による低レベル信号の制御下でターンオンし、第１電源端Ｖ１は低レベル信号を第２ノイズ除去制御ノードＰＤ２に提供する。第１クロック信号線ＧＣＫ１は高レベル信号を提供するため、第３コンデンサＣ３の蓄積する電位はＶＧＬ＋Ｖｔｈ１２－ＶＧＨであり、Ｖｔｈ１２は第２ノイズ除去制御トランジスタＭ１２の閾値電圧である。第３ノイズ除去制御トランジスタＭ１３は第２ノイズ除去制御ノードＰＤ２の低電位の制御下でターンオンし、第１ノイズ除去制御ノードＰＤ１は低電位にプルダウンされる。第３出力トランジスタＭ１５は第１ノイズ除去制御ノードＰＤ１の低電位の制御下でターンオンし、第１電源端Ｖ１は低レベル信号を第２出力端ＯＵＴ２に提供する。第４出力トランジスタＭ１６は第１ノードＮ１の高電位の制御下でターンオフする。

【0101】

維持段階Ｓ４において、第３クロック信号線ＧＣＫ３による第３クロック信号は周期的に第２ノードＮ２の電位を低電位に低減して、第２出力トランジスタＭ４のターンオンを確保し、第１出力端ＯＵＴ１による高電位の出力を安定化する。第３クロック信号は周期的に第２ノイズ除去制御ノードＰＤ２と第１ノイズ除去制御ノードＰＤ１の電位をプルダウンし、ＶＧＬ＋Ｖｔｈ１２－ＶＧＨを第３コンデンサＣ３に蓄積する。同時に、第１クロック信号線ＧＣＫ１による第１クロック信号は周期的に低電圧にジャンプし、第３コンデンサＣ３により第２ノイズ除去制御ノードＰＤ２の電位と第１ノイズ除去制御ノードＰＤ１の電位をより低い電位に低減して、第３出力トランジスタＭ１５の充分なターンオンを確保し、第１電源端Ｖ１による低レベル信号を第２出力端ＯＵＴ２に出力することができる。

【0102】

該例示的な実施形態では、維持段階Ｓ４において第２出力端ＯＵＴ２に対して継続的にノイズ除去を行うことにより、表示画面の安定を維持して、表示効果を向上させることができる。

【0103】

幾つかの例示的な実施形態では、図３に示すように、第１クロック信号線ＧＣＫ１による第１クロック信号、第２クロック信号線ＧＣＫ２による第２クロック信号、第３クロック信号線ＧＣＫ３による第３クロック信号、第４クロック信号線ＧＣＢ１による第４クロック信号、及び第５クロック信号線ＧＣＢ２による第５クロック信号はいずれもパルス信号である。第１クロック信号、第２クロック信号及び第３クロック信号はデューティ比が同じであってもよい。第２クロック信号は第１クロック信号より設定時間長遅延し、第３クロック信号は第２クロック信号より設定時間長遅延し、それにより第１クロック信号、第２クロック信号及び第３クロック信号は同時に低電圧であるものではない。例えば、第２クロック信号は第１クロック信号より１Ｈ遅延し、第３クロック信号は第２クロック信号より１Ｈ遅延し、Ｈはデータ信号による１行の画素の更新に必要な時間長である。第４クロック信号と第５クロック信号はデューティ比が同じであってもよい。第４クロック信号のデューティ比は第１クロック信号のデューティ比より小さくてもよい。デューティ比とは、１つのパルス周期（高レベル時間長と低レベル時間長を含む）内における高レベル時間長のパルス周期全体での割合を指す。第４クロック信号と第５クロック信号は同時に高電圧であるものではない。ただし、本実施例はそれを限定しない。

【0104】

幾つかの例示的な実施形態では、第１クロック信号、第２クロック信号及び第３クロック信号はデューティ比がやや１／３より小さくてもよく、又は、第１クロック信号、第２クロック信号及び第３クロック信号はデューティ比がほぼ１／３に等しくてもよい。ただし、本実施例はそれを限定しない。

【0105】

図４は本開示の少なくとも１つの実施例によるゲート駆動回路の模式図である。幾つかの例示的な実施形態では、図４に示すように、ゲート駆動回路はカスケード接続される複数のシフトレジスタユニットを含む。

【0106】

第６ｎ＋１段階のシフトレジスタユニットは、第１クロック端が第１クロック信号線ＧＣＫ１に接続され、第２クロック端が第２クロック信号線ＧＣＫ２に接続され、第３クロック端が第３クロック信号線ＧＣＫ３に接続され、第４クロック端が第４クロック信号線ＧＣＢ１に接続される。

【0107】

第６ｎ＋２段階のシフトレジスタユニットは、第１クロック端が第２クロック信号線ＧＣＫ２に接続され、第２クロック端が第３クロック信号線ＧＣＫ３に接続され、第３クロック端が第１クロック信号線ＧＣＫ１に接続され、第４クロック端が第５クロック信号線ＧＣＢ２に接続される。

【0108】

第６ｎ＋３段階のシフトレジスタユニットは、第１クロック端が第３クロック信号線ＧＣＫ３に接続され、第２クロック端が第１クロック信号線ＧＣＫ１に接続され、第３クロック端が第２クロック信号線ＧＣＫ２に接続され、第４クロック端が第４クロック信号線ＧＣＢ１に接続される。

【0109】

第６ｎ＋４段階のシフトレジスタユニットは、第１クロック端が第１クロック信号線ＧＣＫ１に接続され、第２クロック端が第２クロック信号線ＧＣＫ２に接続され、第３クロック端が第３クロック信号線ＧＣＫ３に接続され、第４クロック端が第５クロック信号線ＧＣＢ２に接続される。

【0110】

第６ｎ＋５段階のシフトレジスタユニットは、第１クロック端が第２クロック信号線ＧＣＫ２に接続され、第２クロック端が第３クロック信号線ＧＣＫ３に接続され、第３クロック端が第１クロック信号線ＧＣＫ１に接続され、第４クロック端が第４クロック信号線ＧＣＢ１に接続される。

【0111】

第６ｎ＋６段階のシフトレジスタユニットは、第１クロック端が第３クロック信号線ＧＣＫ３に接続され、第２クロック端が第１クロック信号線ＧＣＫ１に接続され、第３クロック端が第２クロック信号線ＧＣＫ２に接続され、第４クロック端が第５クロック信号線ＧＣＢ２に接続される。ｎは自然数である。

【0112】

該例示的な実施形態では、第１グループのクロック信号線は第１クロック信号線ＧＣＫ１、第２クロック信号線ＧＣＫ２及び第３クロック信号線ＧＣＫ３を含み、第２グループのクロック信号線は第４クロック信号線ＧＣＢ１と第５クロック信号線ＧＣＢ２を含む。いずれか段階のシフトレジスタユニットは第１グループのクロック信号線における３本のクロック信号線及び第２グループのクロック信号線における１本のクロック信号線に接続される。該実施例によるゲート駆動回路のカスケード接続される６つのシフトレジスタユニットは１つの最小周期の繰り返しユニットとされ、表示領域の６行のサブ画素を駆動することができる。

【0113】

第１クロック信号線ＧＣＫ１～第５クロック信号線ＧＣＢ２によるクロック信号の説明については上記のようなものであるため、ここでは繰り返して説明しない。

【0114】

図５は本開示の少なくとも１つの実施例によるシフトレジスタユニットの上面図である。図５には、カスケード接続される第６ｎ＋１段階と第６ｎ＋２段階のシフトレジスタユニット（例えば、ｎ＝１である）を例として示す。以下では、主に第６ｎ＋１段階のシフトレジスタユニットの構造を例として説明する。図６は図５におけるＱ－Ｑ方向に沿う局部断面模式図である。該例示的な実施形態によるシフトレジスタユニットの等価回路図は図２に示す。該例示的な実施形態では、シフトレジスタユニットにおけるトランジスタがＰ型トランジスタであり、且つ低温ポリシリコンフィルムトランジスタであることを例として説明する。ただし、本実施例はそれを限定しない。

【0115】

幾つかの例示的な実施形態では、図５に示すように、表示基板に平行する平面内において、第１出力回路、第１グループのクロック信号線、第２出力回路及び第２グループのクロック信号線は第１方向Ｘに沿って順次に配列される。該例では、第１出力回路と第２出力回路は第１グループのクロック信号線を共用し、且つ第１グループのクロック信号線は第１出力回路と第２出力回路との間に配列されることにより、配線空間を節約することができる。

【0116】

幾つかの例示的な実施形態では、図５に示すように、第１グループのクロック信号線は第１クロック信号線ＧＣＫ１、第２クロック信号線ＧＣＫ２及び第３クロック信号線ＧＣＫ３を含む。第２グループのクロック信号線は第４クロック信号線ＧＣＢ１と第５クロック信号線ＧＣＢ２を含む。第１クロック信号線ＧＣＫ１、第２クロック信号線ＧＣＫ２及び第３クロック信号線ＧＣＫ３は第１方向Ｘにおいて、第１出力回路から離れる方向に沿って順次に配列される。第４クロック信号線ＧＣＢ１と第５クロック信号線ＧＣＢ２は第１方向Ｘにおいて、第２出力回路から離れる方向に沿って順次に配列される。

【0117】

幾つかの例示的な実施形態では、図５に示すように、第１方向Ｘにおいて、第１グループのクロック信号線は第１出力回路の第１ノード制御サブ回路と第２出力回路のノイズ除去制御サブ回路との間に位置する。第２グループのクロック信号線は第２出力サブ回路と第３出力サブ回路のノイズ除去制御サブ回路から離れる側に位置する。第１ノード制御サブ回路は第１出力サブ回路と第１グループのクロック信号線との間に位置する。第１出力サブ回路は第２ノード制御サブ回路と第１ノード制御サブ回路との間に位置する。ノイズ除去制御サブ回路は第１グループのクロック信号線と第２出力サブ回路との間に位置する。第２出力サブ回路と第３出力サブ回路は第２方向Ｙに沿って順次に配列される。第１方向Ｘと第２方向Ｙは交差し、例えば第１方向Ｘと第２方向Ｙは互いに垂直する。

【0118】

幾つかの例示的な実施形態では、図５に示すように、第１電源線ＰＬ１ａと第３電源線ＰＬ１ｂを介して低レベル信号を提供し続ける。第１電源線ＰＬ１ａはシフトレジスタユニットの第１出力回路に接続され、第１出力回路に低レベル信号を提供するように設定される。第３電源線ＰＬ１ｂはシフトレジスタユニットの第２出力回路に接続され、第２出力回路に低レベル信号を提供するように設定される。第１方向Ｘにおいて、第１電源線ＰＬ１ａは第１ノード制御サブ回路と第１グループのクロック信号線との間に位置し、第３電源線ＰＬ１ｂは第２出力サブ回路と第３出力サブ回路の第１グループのクロック信号線に近い側に位置する。ただし、本実施例はそれを限定しない。

【0119】

幾つかの例示的な実施形態では、図５に示すように、第２電源線ＰＬ２ｂと第４電源線ＰＬ２ａを介して高レベル信号を提供し続ける。第２電源線ＰＬ２ｂは第２出力回路に接続され、第２出力回路に高レベル信号を提供するように設定される。第４電源線ＰＬ２ａは第１出力回路に接続され、第１出力回路に高レベル信号を提供するように設定される。第１方向Ｘにおいて、第４電源線ＰＬ２ａは第１出力サブ回路の第１ノード制御サブ回路から離れる側に位置し、第２電源線ＰＬ２ｂはノイズ除去制御サブ回路の第１グループのクロック信号線に近い側に位置する。ただし、本実施例はそれを限定しない。

【0120】

幾つかの例示的な実施形態では、図５に示すように、第１方向Ｘにおいて、初期信号線ＳＴＶは第４電源線ＰＬ２ａの第１出力サブ回路から離れる側に位置する。ただし、本実施例はそれを限定しない。

【0121】

幾つかの例示的な実施形態では、図５に示すように、第１クロック信号線ＧＣＫ１、第２クロック信号線ＧＣＫ２、第３クロック信号線ＧＣＫ３、第４クロック信号線ＧＣＢ１、第５クロック信号線ＧＣＢ２、第１電源線ＰＬ１ａ、第４電源線ＰＬ２ａ、第３電源線ＰＬ１ｂ、第２電源線ＰＬ２ｂ及び初期信号線ＳＴＶはいずれも第２方向Ｙに沿って延出する。第１出力端ＯＵＴ１と第２出力端ＯＵＴ２はいずれも第１方向Ｘに沿って延出する。

【0122】

幾つかの例示的な実施形態では、図５に示すように、表示基板に平行する平面内において、第１出力サブ回路の第１出力トランジスタＭ３と第２出力トランジスタＭ４は第２方向Ｙにおいて隣接する。第２ノード制御サブ回路の第１コンデンサＣ１と第２コンデンサＣ２は第２方向Ｙにおいて隣接する。第１コンデンサＣ１と第１出力トランジスタＭ３は第１方向Ｘにおいて隣接し、且つ第１コンデンサＣ１は第１出力トランジスタＭ３の第１ノード制御サブ回路から離れる側に位置する。第２コンデンサＣ２と第２出力トランジスタＭ４は第１方向Ｘにおいて隣接し、且つ第２コンデンサＣ２は第２出力トランジスタＭ４の第１ノード制御サブ回路から離れる側に位置する。

【0123】

幾つかの例示的な実施形態では、図５に示すように、表示基板に平行する平面内において、第４制御トランジスタＭ６と第５制御トランジスタＭ７は第２方向Ｙにおいて隣接する。第７制御トランジスタＭ９と第４制御トランジスタＭ６は第１方向Ｘにおいて隣接し、且つ第７制御トランジスタＭ９は第４制御トランジスタＭ６の第２出力トランジスタＭ４から離れる側に位置する。第６制御トランジスタＭ８と第５制御トランジスタＭ７は第１方向Ｘにおいて隣接し、且つ第６制御トランジスタＭ８は第５制御トランジスタＭ７の第１出力トランジスタＭ３から離れる側に位置する。第２制御トランジスタＭ２と第６制御トランジスタＭ８は第１方向Ｘにおいて隣接し、且つ第２制御トランジスタＭ２は第６制御トランジスタＭ８の第５制御トランジスタＭ７から離れる側に位置する。第８制御トランジスタＭ１０と第２制御トランジスタＭ２は第１方向Ｘにおいて隣接し、且つ第８制御トランジスタＭ１０は第２制御トランジスタＭ２の第６制御トランジスタＭ８から離れる側に位置する。第１方向Ｘにおいて、第１制御トランジスタＭ１は第２制御トランジスタＭ２と第８制御トランジスタＭ１０との間に位置する。第３制御トランジスタＭ５と第１制御トランジスタＭ１は第１方向Ｘにおいて隣接し、且つ第３制御トランジスタＭ５は第１制御トランジスタＭ１の第２制御トランジスタＭ２から離れる側に位置する。

【0124】

幾つかの例示的な実施形態では、図５に示すように、表示基板に平行する平面内において、第１ノイズ除去制御トランジスタＭ１１と第２ノイズ除去制御トランジスタＭ１２は第２方向Ｙにおいて隣接する。第１ノイズ除去制御トランジスタＭ１１と第２ノイズ除去制御トランジスタＭ１２は第１方向Ｘにおいて第２電源線ＰＬ２ｂと隣接する。第１ノイズ除去制御トランジスタＭ１１と第４ノイズ除去制御トランジスタＭ１４は第１方向Ｘにおいて隣接し、且つ第４ノイズ除去制御トランジスタＭ１４は第１ノイズ除去制御トランジスタＭ１１の第２電源線ＰＬ２ｂから離れる側に位置する。第３コンデンサＣ３と第２ノイズ除去制御トランジスタＭ１２は第１方向Ｘにおいて隣接し、且つ第３コンデンサＣ３は第２ノイズ除去制御トランジスタＭ１２の第２電源線ＰＬ２ｂから離れる側に位置する。第３ノイズ除去制御トランジスタＭ１３と第３コンデンサＣ３は第１方向Ｘにおいて隣接し、且つ第３ノイズ除去制御トランジスタＭ１３は第３コンデンサＣ３の第２ノイズ除去制御トランジスタＭ１２から離れる側に位置する。第４コンデンサＣ４と第４ノイズ除去制御トランジスタＭ１４は第１方向Ｘにおいて隣接し、且つ第４コンデンサＣ４は第４ノイズ除去制御トランジスタＭ１４の第１ノイズ除去制御トランジスタＭ１１から離れる側に位置する。第３ノイズ除去制御トランジスタＭ１３と第４コンデンサＣ４は第２方向Ｙにおいて隣接する。

【0125】

幾つかの例示的な実施形態では、図５に示すように、表示基板に平行する平面内において、第３出力トランジスタＭ１５と第４出力トランジスタＭ１６は第２方向Ｙにおいて隣接する。第３出力トランジスタＭ１５と第４コンデンサＣ４は第１方向Ｘにおいて隣接し、且つ第３出力トランジスタＭ１５は第４コンデンサＣ４の第４ノイズ除去制御トランジスタＭ１４から離れる側に位置する。第４出力トランジスタＭ１６と第３ノイズ除去制御トランジスタＭ１３は第１方向Ｘにおいて隣接し、且つ第４出力トランジスタＭ１６は第３ノイズ除去制御トランジスタＭ１３の第３コンデンサＣ３から離れる側に位置する。

【0126】

幾つかの例示的な実施形態では、図５に示すように、表示基板に平行する平面内において、第１方向Ｘにおいて、第１出力サブ回路の第１出力トランジスタＭ３と第２出力トランジスタＭ４、及び第１ノード制御サブ回路の第１制御トランジスタＭ１～第８制御トランジスタＭ１０は、第１電源線ＰＬ１ａと第４電源線ＰＬ２ａとの間に位置する。第１方向Ｘにおいて、ノイズ除去制御サブ回路の第１ノイズ除去制御トランジスタＭ１１、第２ノイズ除去制御トランジスタＭ１２及び第４ノイズ除去制御トランジスタＭ１４は、第３電源線ＰＬ１ｂと第２電源線ＰＬ２ｂとの間に位置する。ノイズ除去制御サブ回路の第３ノイズ除去制御トランジスタＭ１３、及び第２出力サブ回路の第３出力トランジスタＭ１５と第３出力サブ回路の第４出力トランジスタＭ１６は第１方向Ｘにおいて、第３電源線ＰＬ１ｂと第２グループのクロック信号線との間に位置する。第１クロック信号線ＧＣＫ１、第２クロック信号線ＧＣＫ２及び第３クロック信号線ＧＣＫ３は第１方向Ｘにおいて、第１電源線ＰＬ１ａと第２電源線ＰＬ２ｂとの間に位置する。

【0127】

幾つかの例示的な実施形態では、図６に示すように、表示基板に垂直する平面内において、表示基板の非表示領域はベース基板６０、ベース基板６０に順次に設置される第１半導体層、第１導電層、第２導電層、第３導電層及び第４導電層を含み得る。第１絶縁層６１はベース基板６０と第１半導体層との間に設置され、第２絶縁層６２は第１導電層と第１半導体層との間に設置され、第３絶縁層６３は第１導電層と第２導電層との間に設置され、第４絶縁層６４は第２導電層と第３導電層との間に設置される。第５絶縁層６５と第６絶縁層６６は第３導電層と第４導電層との間に設置される。第５絶縁層６５は第６絶縁層６６のベース基板６０に近い側に位置する。幾つかの例では、第１絶縁層６１～第５絶縁層６５は無機絶縁層であり、第６絶縁層６６は有機絶縁層である。ただし、本実施例はそれを限定しない。

【0128】

図７Ａは本開示の少なくとも１つの実施例による第１半導体層形成後のシフトレジスタユニットの上面図である。図５～図７Ａに示すように、非表示領域の第１半導体層は少なくともシフトレジスタユニットの複数のトランジスタの活性層を含む。例えば、第１半導体層は少なくとも、第１制御トランジスタＭ１の活性層１１０、第２制御トランジスタＭ２の活性層１２０、第３制御トランジスタＭ５の活性層１５０、第４制御トランジスタＭ６の活性層１６０、第５制御トランジスタＭ７の活性層１７０、第６制御トランジスタＭ８の活性層１８０、第７制御トランジスタＭ９の活性層１９０、第８制御トランジスタＭ１０の活性層２００、第１出力トランジスタＭ３の活性層１３０－１と１３０－２、第２出力トランジスタＭ４の活性層１４０－１と１４０－２、第１ノイズ除去制御トランジスタＭ１１の活性層２１０、第２ノイズ除去制御トランジスタＭ１２の活性層２２０、第３ノイズ除去制御トランジスタＭ１３の活性層２３０、第４ノイズ除去制御トランジスタＭ１４の活性層２４０、第３出力トランジスタＭ１５の活性層２５０－１と２５０－２、及び第４出力トランジスタＭ１６の活性層２６０－１と２６０－２を含む。

【0129】

幾つかの例示的な実施形態では、第１方向Ｘにおいて、第４制御トランジスタＭ６の活性層１６０は第２出力トランジスタＭ４の活性層１４０－２と第７制御トランジスタＭ９の活性層１９０との間に位置し、第５制御トランジスタＭ７の活性層１７０は第１出力トランジスタＭ３の活性層１３０－２と第６制御トランジスタＭ８の活性層１８０との間に位置し、第１制御トランジスタＭ１の活性層１１０と第２制御トランジスタＭ２の活性層１２０は第８制御トランジスタＭ１０の活性層２００と第６制御トランジスタＭ８の活性層１８０との間に位置し、第３ノイズ除去制御トランジスタＭ１３の活性層２３０は第２ノイズ除去制御トランジスタＭ１２の活性層２２０と第４出力トランジスタＭ１６の活性層２６０－１との間に位置し、第４ノイズ除去制御トランジスタＭ１４の活性層２４０は第１ノイズ除去制御トランジスタＭ１１の活性層２１０と第３出力トランジスタＭ１５の活性層２５０－１との間に位置する。

【0130】

幾つかの例示的な実施形態では、第１出力トランジスタＭ３の活性層１３０－１と第２出力トランジスタＭ４の活性層１４０－１は一体化構造、例えば切り欠き部を有する矩形である。第１出力トランジスタＭ３の活性層１３０－２と第２出力トランジスタＭ４の活性層１４０－２は一体化構造、例えば切り欠き部を有する矩形である。第４制御トランジスタＭ６の活性層１６０と第５制御トランジスタＭ７の活性層１７０は一体化構造であり、例えば矩形であってもよい。第１制御トランジスタＭ１の活性層１１０、第２制御トランジスタＭ２の活性層１２０及び第８制御トランジスタＭ１０の活性層２００は一体化構造である。第１ノイズ除去制御トランジスタＭ１１の活性層２１０と第２ノイズ除去制御トランジスタＭ１２の活性層２２０は一体化構造である。第３出力トランジスタＭ１５の活性層２５０－１と第４出力トランジスタＭ１６の活性層２６０－１は一体化構造、例え矩形である。第３出力トランジスタＭ１５の活性層２５０－２と第４出力トランジスタＭ１６の活性層２６０－２は一体化構造、例えば矩形である。ただし、本実施例はそれを限定しない。

【0131】

幾つかの例示的な実施形態では、第１半導体層の材料は例えばポリシリコンを含み得る。活性層は少なくとも１つのチャネル領域と複数のドープ領域を含み得る。チャネル領域には不純物がドープされなくてもよく、半導体の特性を有してもよい。複数のドープ領域はチャネル領域の両側に位置してもよく、不純物がドープされているため、導電性を有する。不純物はトランジスタのタイプに応じて変更してもよい。

【0132】

幾つかの例示的な実施形態では、活性層のドープ領域はトランジスタのソース電極又はドレイン電極と解釈されてもよい。例えば、第１制御トランジスタＭ１のソース電極は活性層１１０のチャネル領域１１０ａの周辺、不純物がドープされる第１ドープ領域１１０ｂに対応してもよい。第１制御トランジスタＭ１のドレイン電極は活性層１１０のチャネル領域１１０ａの周辺、不純物がドープされる第２ドープ領域１１０ｃに対応してもよい。また、トランジスタの間の活性層の部分は不純物がドープされる配線と解釈されてもよく、トランジスタの電気的接続に用いられ得る。

【0133】

図７Ｂは本開示の少なくとも１つの実施例による第１導電層形成後のシフトレジスタユニットの上面図である。図５～図７Ｂに示すように、非表示領域の第１導電層は少なくともシフトレジスタユニットの複数のトランジスタの制御極、及び複数のコンデンサの第１電極を含む。例えば、第１導電層は、第１制御トランジスタＭ１の制御極１１３、第２制御トランジスタＭ２の制御極１２３、第３制御トランジスタＭ５の制御極１５３ａと１５３ｂ、第４制御トランジスタＭ６の制御極１６３、第５制御トランジスタＭ７の制御極１７３、第６制御トランジスタＭ８の制御極１８３、第７制御トランジスタＭ９の制御極１９３、第８制御トランジスタＭ１０の制御極２０３ａと２０３ｂ、第１出力トランジスタＭ３の制御極１３３ａ、１３３ｂ、１３３ｃ、第２出力トランジスタＭ４の制御極１４３、第１ノイズ除去制御トランジスタＭ１１の制御極２１３ａと２１３ｂ、第２ノイズ除去制御トランジスタＭ１２の制御極２２３、第３ノイズ除去制御トランジスタＭ１３の制御極２３３、第４ノイズ除去制御トランジスタＭ１４の制御極２４３ａと２４３ｂ、第３出力トランジスタＭ１５の制御極２５３、第４出力トランジスタＭ１６の制御極２６３ａ、２６３ｂ、２６３ｃ、第１コンデンサＣ１の第１電極３０１、第２コンデンサＣ２の第１電極３０２、第３コンデンサＣ３の第１電極３０３、第４コンデンサＣ４の第１電極３０４、第１接続電極５０１及び第２接続電極５０２を含み得る。

【0134】

幾つかの例示的な実施形態では、第１コンデンサＣ１の第１電極３０１、第１出力トランジスタＭ３の制御極１３３ａ、１３３ｂ、１３３ｃ、及び第６制御トランジスタＭ８の制御極１８３は一体化構造であってもよい。第２コンデンサＣ２の第１電極３０２、第２出力トランジスタＭ４の制御極１４３、第４制御トランジスタＭ６の制御極１６３及び第５制御トランジスタＭ７の制御極１７３は一体化構造であってもよい。第１制御トランジスタＭ１の制御極１１３と第２制御トランジスタＭ２の制御極１２３は一体化構造であってもよい。第３制御トランジスタＭ５の制御極１５３ａと１５３ｂ、及び第２ノイズ除去制御トランジスタＭ１２の制御極２２３は一体化構造であってもよい。第１ノイズ除去制御トランジスタＭ１１の制御極２１３ａと２１３ｂ、第４ノイズ除去制御トランジスタＭ１４の制御極２４３ａと２４３ｂは一体化構造であってもよい。第３コンデンサＣ３の第１電極３０３と第３ノイズ除去制御トランジスタＭ１３の制御極２３３は一体化構造であってもよい。第４コンデンサＣ４の第１電極３０４と第３出力トランジスタＭ１５の制御極２５３は一体化構造であってもよい。第４出力トランジスタＭ１６の制御極２６３ａ、２６３ｂ、２６３ｃは一体化構造であってもよい。いずれか段階のシフトレジスタユニットの第７制御トランジスタＭ９の制御極１９３、及び前の１つの段階のシフトレジスタユニットの第８制御トランジスタＭ１０の制御極２０３ａと２０３ｂ、前の１つの段階のシフトレジスタユニットの第１接続電極５０１は一体化構造であってもよい。ただし、本実施例はそれを限定しない。

【0135】

該例示的な実施形態では、第３制御トランジスタＭ５、第８制御トランジスタＭ１０、第１ノイズ除去制御トランジスタＭ１１及び第４ノイズ除去制御トランジスタＭ１４はダブルゲートトランジスタであってもよく、第１出力トランジスタＭ３と第４出力トランジスタＭ１６はトリプルゲートトランジスタであってもよく、リーク電流の発生を防止して減少する。ただし、本実施例はそれを限定しない。

【0136】

図７Ｃは本開示の少なくとも１つの実施例による第２導電層形成後のシフトレジスタユニットの上面図である。図５～図７Ｃに示すように、非表示領域の第２導電層は少なくともシフトレジスタユニットの複数のコンデンサの第２電極、第１出力端、及び第２出力端を含む。例えば、第２導電層は、第１コンデンサＣ１の第２電極４０１、第２コンデンサＣ２の第２電極４０２、第３コンデンサＣ３の第２電極４０３、第４コンデンサＣ４の第２電極４０４、第１出力端ＯＵＴ１、第２出力端ＯＵＴ２、第３接続電極５０３、及び第１接続線７０１を含み得る。

【0137】

幾つかの例示的な実施形態では、第１コンデンサＣ１の第２電極４０１のベース基板６０での正投影と第１コンデンサＣ１の第１電極３０１のベース基板６０での正投影には重なる部分が存在する。第２コンデンサＣ２の第２電極４０２のベース基板６０での正投影と第２コンデンサＣ２の第１電極３０２のベース基板６０での正投影には重なる部分が存在する。第３コンデンサＣ３の第２電極４０３のベース基板６０での正投影と第３コンデンサＣ３の第１電極３０３のベース基板６０での正投影には重なる部分が存在する。第４コンデンサＣ４の第２電極４０４のベース基板６０での正投影と第４コンデンサＣ４の第１電極３０４のベース基板６０での正投影には重なる部分が存在する。

【0138】

幾つかの例示的な実施形態では、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２は第１方向Ｘに沿って延出する。第１出力端ＯＵＴ１は第２方向Ｙにおいて第３出力トランジスタＭ１５の第４出力トランジスタＭ１６から離れる側に位置し、第２出力端ＯＵＴ２は第１方向Ｘにおいて第３出力トランジスタＭ１５の第４コンデンサＣ４から離れる側に位置する。第１接続線７０１は第１方向Ｘに沿って延出し、且つ第１接続線７０１は第２方向Ｙにおいて隣接する２つの段階のシフトレジスタユニットの間に位置する。

【0139】

図７Ｄは本開示の少なくとも１つの実施例による第４絶縁層形成後のシフトレジスタユニットの上面図である。図５～図７Ｄに示すように、非表示領域の第４絶縁層６４には複数のビアが形成される。例えば、複数のビアは複数の第１ビアＫ１～Ｋ３０、複数の第２ビアＨ１～Ｈ１７、及び複数の第３ビアＤ１～Ｄ１０を含み得る。複数の第１ビアＫ１～Ｋ３０内の第４絶縁層６４、第３絶縁層６３及び第２絶縁層６２はエッチングされて、第１半導体層の表面を露出させる。複数の第２ビアＨ１～Ｈ１７内の第４絶縁層６４と第３絶縁層６３はエッチングされて、第１導電層の表面を露出させる。複数の第３ビアＤ１～Ｄ１０内の第４絶縁層６４はエッチングされて、第２導電層の表面を露出させる。

【0140】

図７Ｅは本開示の少なくとも１つの実施例による第３導電層形成後のシフトレジスタユニットの上面図である。図５～図７Ｅに示すように、非表示領域の第３導電層は少なくともシフトレジスタユニットの複数のトランジスタの第１極と第２極、第１グループのクロック信号線、第２グループのクロック信号線、及び複数本の電源線を含む。例えば、第３導電層は、第１制御トランジスタＭ１の第１極１１１と第２極１１２、第２制御トランジスタＭ２の第１極１２１と第２極１２２、第３制御トランジスタＭ５の第１極１５１と第２極１５２、第４制御トランジスタＭ６の第１極１６１と第２極１６２、第５制御トランジスタＭ７の第１極１７１と第２極１７２、第６制御トランジスタＭ８の第１極１８１と第２極１８２、第７制御トランジスタＭ９の第１極１９１と第２極１９２、第８制御トランジスタＭ１０の第１極２０１と第２極２０２、第１出力トランジスタＭ３の第１極１３１と第２極１３２、第２出力トランジスタＭ４の第１極１４１と第２極１４２、第１ノイズ除去制御トランジスタＭ１１の第１極２１１と第２極２１２、第２ノイズ除去制御トランジスタＭ１２の第１極２２１と第２極２２２、第３ノイズ除去制御トランジスタＭ１３の第１極２３１と第２極２３２、第４ノイズ除去制御トランジスタＭ１４の第１極２４１と第２極２４２、第３出力トランジスタＭ１５の第１極２５１と第２極２５２、第４出力トランジスタＭ１６の第１極２６１と第２極２６２、初期信号線ＳＴＶ、第１電源線ＰＬ１ａ、第３電源線ＰＬ１ｂ、第４電源線ＰＬ２ａ、第２電源線ＰＬ２ｂ、第１クロック信号線ＧＣＫ１、第２クロック信号線ＧＣＫ２、第３クロック信号線ＧＣＫ３、第４クロック信号線ＧＣＢ１、第５クロック信号線ＧＣＢ２、第４接続電極５０４、第５接続電極５０５、第６接続電極５０６、及び第２接続線７０２を含み得る。

【0141】

幾つかの例示的な実施形態では、第４電源線ＰＬ２ａ、第２出力トランジスタＭ４の第１極１４１、第４制御トランジスタＭ６の第１極１６１、及び第７制御トランジスタＭ９の第１極１９１は一体化構造であってもよい。第１出力トランジスタＭ３の第２極１３２と第２出力トランジスタＭ４の第２極１４２は一体化構造あってもよい。第４制御トランジスタＭ６の第２極１６２、第５制御トランジスタＭ７の第１極１７１、及び第６制御トランジスタＭ８の第２極１８２は一体化構造であってもよい。第１制御トランジスタＭ１の第２極１１２、第２制御トランジスタＭ２の第１極１２１及び第８制御トランジスタＭ１０の第２極２０２は一体化構造であってもよい。第７制御トランジスタＭ９の第２極１９２と第３制御トランジスタＭ５の第２極１５２は一体化構造であってもよい。第１電源線ＰＬ１ａ、第３制御トランジスタＭ５の第１極１５１、及び第６制御トランジスタＭ８の第１極１８１は一体化構造であってもよい。第２電源線ＰＬ２ｂ、第１ノイズ除去制御トランジスタＭ１１の第１極２１１、第４ノイズ除去制御トランジスタＭ１４の第１極２４１は一体化構造であってもよい。第３電源線ＰＬ１ｂ、第２ノイズ除去制御トランジスタＭ１２の第１極２２１、第３出力トランジスタＭ１５の第１極２５１は一体化構造であってもよい。第１ノイズ除去制御トランジスタＭ１１の第２極２１２と第２ノイズ除去制御トランジスタＭ１２の第２極２２２は一体化構造であってもよい。第３出力トランジスタＭ１５の第２極２５２と第４出力トランジスタＭ１６の第２極２６２は一体化構造あってもよい。

【0142】

図７Ｆは本開示の少なくとも１つの実施例による第４導電層形成後のシフトレジスタユニットの上面図である。図５～図７Ｆに示すように、非表示領域の第６絶縁層６６には複数のビアが形成される。例えば、複数のビアは複数の第４ビアＦ１～Ｆ３を含み得る。複数の第４ビアＦ１～Ｆ３内の第５絶縁層６５と第６絶縁層６６はエッチングされて、第３導電層の表面を露出させる。

【0143】

幾つかの例示的な実施形態では、非表示領域の第４導電層は少なくとも接続電極を含む。例えば、第４導電層は第７接続電極５０７と第３接続線７０３を含み得る。第７接続電極５０７と第３接続線７０３はいずれも第１方向Ｘに沿って延出する。第７接続電極５０７は第４ビアＦ１を介して第５制御トランジスタＭ７の第２極１７２に接続され、更に第４ビアＦ２を介して第５接続電極５０５に接続されることができる。第５接続電極５０５は垂直設置される２つの第２ビアＨ１７を介して第４出力トランジスタＭ１６の制御極２６３ｃに接続される。第３接続線７０３は第４ビアＦ３を介して第２接続線７０２に接続され得る。第２接続線７０２は第３ビアＤ３を介して第１接続線７０１に接続され得る。

【0144】

幾つかの例では、該実施例によるゲート駆動回路は表示領域のサブ画素に走査信号とリセット信号を提供するように設定され得る。該実施例によるゲート駆動回路の表示領域から離れる側には、表示領域のサブ画素に発光制御信号を提供するように設定される発光駆動回路が設置され得る。発光駆動回路はカスケード接続される複数のシフトレジスタユニットを含み得る。発光駆動回路のいずれか段階のシフトレジスタユニットの出力端は第１接続線７０１に接続され、第２接続線７０２と第３接続線７０３を介して順次に接続され、発光制御信号を表示領域に伝送することができる。ただし、本実施例はそれを限定しない。

【0145】

幾つかの例示的な実施形態では、第１制御トランジスタＭ１は活性層１１０、制御極１１３、第１極１１１及び第２極１１２を含む。活性層１１０はチャネル領域１１０ａ、第１ドープ領域１１０ｂ及び第２ドープ領域１１０ｃを含む。第１制御トランジスタＭ１の制御極１１３と第２制御トランジスタＭ２の制御極１２３は一体化構造である。第１制御トランジスタＭ１の制御極１１３は垂直設置される２つの第２ビアＨ６を介して第１クロック信号線ＧＣＫ１に接続される。第１制御トランジスタＭ１の第１極１１１は並列設置される３つの第１ビアＫ１４を介して活性層１１０の第１ドープ領域１１０ｂに接続され、更に第２ビアＨ４を介して第７制御トランジスタＭ９の制御極１９３に接続される。第１制御トランジスタＭ１の第２極１１２は２＊３アレイに配列される６つの第１ビアＫ１５を介して活性層１１０の第２ドープ領域１１０ｃに接続される。第１制御トランジスタＭ１の第２極１１３、第２制御トランジスタＭ２の第１極１２１及び第８制御トランジスタＭ１０の第２極２０２は一体化構造である。

【0146】

本開示の実施例では、「並列設置」は第１方向Ｘに沿う順次設置を示してもよく、「垂直設置」は第２方向Ｙに沿う順次設置を示してもよい。

【0147】

幾つかの例示的な実施形態では、第２制御トランジスタＭ２は活性層１２０、制御極１２３、第１極１２１及び第２極１２２を含む。活性層１２０はチャネル領域１２０ａ、第１ドープ領域１２０ｂ及び第２ドープ領域１２０ｃを含む。第２制御トランジスタＭ２の活性層１２０と第１制御トランジスタＭ１の活性層１１０は一体化構造であり、且つ活性層１２０の第１ドープ領域１２０ｂは活性層１１０の第２ドープ領域１１０ｃに接続される。第２制御トランジスタＭ２の第２極１２２は垂直設置される２つの第１ビアＫ１３を介して活性層１２０の第２ドープ領域１２０ｃに接続され、更に垂直設置される２つの第２ビアＨ３を介して第６制御トランジスタＭ８の制御極１８３に接続される。

【0148】

幾つかの例示的な実施形態では、第３制御トランジスタＭ５は活性層１５０、制御極１５３ａと１５３ｂ、第１極１５１及び第２極１５２を含む。活性層１５０はチャネル領域１５０ａ１、１５０ａ２、１５０ａ３、第１ドープ領域１５０ｂ及び第２ドープ領域１５０ｃを含む。第３制御トランジスタＭ５の制御極１５３ａと１５３ｂ、及び第２ノイズ除去制御トランジスタＭ１２の制御極２２３は一体化構造である。第３制御トランジスタＭ５の制御極１５３ａと１５３ｂは、垂直設置される２つの第２ビアＨ５を介して第３クロック信号線ＧＣＫ３に接続される。第３制御トランジスタＭ５の第１極１５１は第１ビアＫ１７を介して活性層１５０の第１ドープ領域１５０ｂに接続される。第３制御トランジスタＭ５の第１極１５１と第１電源線ＰＬ１ａは一体化構造である。第３制御トランジスタＭ５の第２極１５２は第１ビアＫ１６を介して活性層１５０の第２ドープ領域１５０ｃに接続される。第３制御トランジスタＭ５の第２極１５２と第７制御トランジスタＭ９の第２極１９２は一体化構造である。

【0149】

幾つかの例示的な実施形態では、第４制御トランジスタＭ６は活性層１６０、制御極１６３、第１極１６１及び第２極１６２を含む。活性層１６０はチャネル領域１６０ａ、第１ドープ領域１６０ｂ及び第２ドープ領域１６０ｃを含む。第４制御トランジスタＭ６の活性層１６０と第５制御トランジスタＭ７の活性層１７０は一体化構造であり、且つ活性層１６０の第２ドープ領域１６０ｃは活性層１７０の第１ドープ領域１７０ｂに接続される。第４制御トランジスタＭ６の制御極１６３は第２ビアＨ１を介して第７制御トランジスタＭ９の第２極１９２に接続される。第４制御トランジスタＭ６の制御極１６３、第５制御トランジスタＭ７の制御極１７３、第２出力トランジスタＭ４の制御極１４３、及び第２コンデンサＣ２の第１電極３０２は一体化構造であってもよい。第４制御トランジスタＭ６の第１極１６１は第１ビアＫ６を介して活性層１６０の第１ドープ領域１６０ｂに接続される。第４制御トランジスタＭ６の第１極１６１、第７制御トランジスタＭ９の第１極１９１、第２出力トランジスタＭ４の第１極１４１、及び第４電源線ＰＬ２ａは一体化構造である。第４制御トランジスタＭ６の第２極１６２は第１ビアＫ７を介して活性層１６０の第２ドープ領域１６０ｃに接続される。第４制御トランジスタＭ６の第２極１６２、第５制御トランジスタＭ７の第１極１７１、及び第６制御トランジスタＭ８の第２極１８２は一体化構造である。

【0150】

幾つかの例示的な実施形態では、第５制御トランジスタＭ７は活性層１７０、制御極１７３、第１極１７１及び第２極１７２を含む。活性層１７０はチャネル領域１７０ａ、第１ドープ領域１７０ｂ及び第２ドープ領域１７０ｃを含む。第５制御トランジスタＭ７の第２極１７２は第１ビアＫ８を介して活性層１７０の第２ドープ領域１７０ｃに接続され、更に第２ビアＨ２を介して第６制御トランジスタＭ６の制御極１８３に接続される。

【0151】

幾つかの例示的な実施形態では、第６制御トランジスタＭ８は活性層１８０、制御極１８３、第１極１８１及び第２極１８２を含む。活性層１８０はチャネル領域１８０ａ、第１ドープ領域１８０ｂ及び第２ドープ領域１８０ｃを含む。第６制御トランジスタＭ８の制御極１８３、第１出力トランジスタＭ３の制御極１３３ａ、１３３ｂ、１３３ｃ、及び第１コンデンサＣ１の第１電極３０１は一体化構造であってもよい。第６制御トランジスタＭ８の第１極１８１は第１ビアＫ１２を介して活性層１８０の第１ドープ領域１８０ｂに接続される。第６制御トランジスタＭ８の第１極１８１と第１電源線ＰＬ１ａは一体化構造である。第６制御トランジスタＭ８の第２極１８２は第１ビアＫ１１を介して活性層１８０の第２ドープ領域１８０ｃに接続される。

【0152】

幾つかの例示的な実施形態では、第７制御トランジスタＭ９は活性層１９０、制御極１９３、第１極１９１及び第２極１９２を含む。活性層１９０はチャネル領域１９０ａ、第１ドープ領域１９０ｂ及び第２ドープ領域１９０ｃを含む。第７制御トランジスタＭ９の第１極１９１は第１ビアＫ９を介して活性層１９０の第１ドープ領域１９０ｂに接続され、第２極１９２は第１ビアＫ１０を介して活性層１９０の第２ドープ領域１９０ｃに接続される。いずれか段階のシフトレジスタユニットの第７制御トランジスタＭ９の制御極１９３、及び前の１つの段階のシフトレジスタユニットの第８制御トランジスタＭ１０の制御極２０３ａと２０３ｂ、前の１つの段階のシフトレジスタユニットの第１接続電極５０１は一体化構造である。このように、該段階のシフトレジスタユニットから出力される第１出力信号の、次の１つの段階のシフトレジスタユニットの入力端への伝送を実現する。第１接続電極５０１は並列設置される２つの第２ビアＨ１０を介して第１出力トランジスタＭ３の第２極１３２に接続される。

【0153】

幾つかの例示的な実施形態では、第８制御トランジスタＭ１０は活性層２００、制御極２０３ａと２０３ｂ、第１極２０１及び第２極２０２を含む。活性層２００はチャネル領域２００ａ１、２００ａ２、２００ａ３、第１ドープ領域２００ｂ及び第２ドープ領域２００ｃを含む。第８制御トランジスタＭ１０の活性層２００と第１制御トランジスタＭ１の活性層１１０は一体化構造であり、且つ活性層２００の第２ドープ領域２００ｃは活性層１１０の第２ドープ領域１１０ｃに接続される。第８制御トランジスタＭ１０の制御極２０３ａと２０３ｂは一体化構造であり、且つ第２ビアＨ１１を介して第６接続電極５０６に接続され得る。第６接続電極５０６は第３ビアＤ４を介して第１出力端ＯＵＴ１に接続され得る。第８制御トランジスタＭ１０の第１極２０１は第１ビアＫ１８を介して活性層２００の第１ドープ領域２００ｂに接続され、更に第２ビアＨ７を介して第２接続電極５０２に接続される。第２接続電極５０２は第２ビアＨ８を介して第１出力トランジスタＭ３の第１極１３１に接続され、更に垂直設置される２つの第２ビアＨ９を介して第２クロック信号線ＧＣＫ２に接続される。

【0154】

幾つかの例示的な実施形態では、第１出力トランジスタＭ３は活性層１３０－１と１３０－２、制御極１３３ａ、１３３ｂ、１３３ｃ、第１極１３１及び第２極１３２を含む。活性層１３０－１はチャネル領域１３０－１ａ１、１３０－１ａ２、１３０－１ａ３、第１ドープ領域１３０－１ｂ、第２ドープ領域１３０－１ｃ、第３ドープ領域１３０－１ｄ、及び第４ドープ領域１３０－１ｅを含む。活性層１３０－２はチャネル領域１３０－２ａ１、１３０－２ａ２、１３０－２ａ３、第１ドープ領域１３０－２ｂ、第２ドープ領域１３０－２ｃ、第３ドープ領域１３０－２ｄ、及び第４ドープ領域１３０－２ｅを含む。第１出力トランジスタＭ３の活性層１３０－１と第２出力トランジスタＭ４の活性層１４０－１は一体化構造であり、且つ活性層１３０－１の第４ドープ領域１３０－１ｅは活性層１４０－１の第２ドープ領域１４０－１ｃに接続される。第１出力トランジスタＭ３の活性層１３０－２と第２出力トランジスタＭ４の活性層１４０－２は一体化構造であり、且つ活性層１３０－２の第４ドープ領域１３０－２ｅは活性層１４０－１の第２ドープ領域１４０－２ｃに接続される。

【0155】

第１出力トランジスタＭ３の第１極１３１は並列設置される複数の第１ビアＫ５（例えば、７つの第１ビアＫ５）を介して活性層１３０－１の第１ドープ領域１３０－１ｂに接続され、並列設置される複数の第１ビアＫ５（例えば、７つの第１ビアＫ５）を介して活性層１３０－２の第１ドープ領域１３０－２ｂに接続され、更に並列設置される複数の第１ビアＫ３（例えば、７つの第１ビアＫ３）を介して活性層１３０－１の第３ドープ領域１３０－１ｄに接続され、並列設置される複数の第１ビアＫ３（例えば、７つの第１ビアＫ３）を介して活性層１３０－２の第３ドープ領域１３０－２ｄに接続され、更に第２ビアＨ８を介して第２接続電極５０２に接続される。

【0156】

第１出力トランジスタＭ３の第２極１３２は並列設置される複数の第１ビアＫ４（例えば、７つの第１ビアＫ４）を介して活性層１３０－１の第２ドープ領域１３０－１ｃに接続され、並列設置される複数の第１ビアＫ４（例えば、７つの第１ビアＫ４）を介して活性層１３０－２の第２ドープ領域１３０－２ｃに接続され、更に並列設置される複数の第１ビアＫ２（例えば、７つの第１ビアＫ２）を介して活性層１３０－１の第４ドープ領域１３０－１ｅに接続され、並列設置される複数の第１ビアＫ２（例えば、７つの第１ビアＫ２）を介して活性層１３０－２の第４ドープ領域１３０－２ｅに接続される。第１出力トランジスタＭ３の第２極１３２は更に垂直設置される３つの第３ビアＤ２を介して第２コンデンサＣ２の第２電極４０２に接続され、更に並列設置される２つの第２ビアＨ１０を介して第１接続電極５０１に接続される。第１出力トランジスタＭ３の第２極１３２と第２出力トランジスタＭ４の第２極１４２は一体化構造ある。

【0157】

幾つかの例示的な実施形態では、第２出力トランジスタＭ４は活性層１４０－１と１４０－２、制御極１４３、第１極１４１及び第２極１４２を含む。活性層１４０－１はチャネル領域１４０－１ａ、第１ドープ領域１４０－１ｂ及び第２ドープ領域１４０－１ｃを含む。活性層１４０－２はチャネル領域１４０－２ａ、第１ドープ領域１４０－２ｂ及び第２ドープ領域１４０－２ｃを含む。第２出力トランジスタＭ４の第１極１４１は並列設置される複数の第１ビアＫ１（例えば、６つの第１ビアＫ１）を介して活性層１４０－１の第１ドープ領域１４０－１ｂに接続され、並列設置される複数の第１ビアＫ１（例えば、６つの第１ビアＫ１）を介して活性層１４０－２の第１ドープ領域１４０－２ｂに接続される。

【0158】

幾つかの例示的な実施形態では、第１コンデンサＣ１は第１電極３０１と第２電極４０１を含む。第１電極３０１と第１出力トランジスタＭ３の制御極１３３ａ１、１３３ａ２、１３３ａ３は一体化構造であり、第２電極４０１は垂直設置される３つの第３ビアＤ２を介して第１出力トランジスタＭ３の第２極１３２に接続される。第２コンデンサＣ２は第１電極３０２と第２電極４０２を含む。第１電極３０２と第２出力トランジスタＭ４の制御極１４３は一体化構造であり、第２電極４０２は第３ビアＤ１を介して第４電源線ＰＬ２ａに接続される。

【0159】

幾つかの例示的な実施形態では、第１ノイズ除去制御トランジスタＭ１１は活性層２１０、制御極２１３ａと２１３ｂ、第１極２１１及び第２極２１２を含む。活性層２１０はチャネル領域２１０ａ１、２１０ａ２、２１０ａ３、第１ドープ領域２１０ｂ及び第２ドープ領域２１０ｃを含む。第１ノイズ除去制御トランジスタＭ１１の活性層２１０と第２ノイズ除去制御トランジスタＭ１２の活性層２２０は一体化構造であり、且つ活性層２１０の第２ドープ領域２１０ｃは活性層２２０の第２ドープ領域２２０ｃに接続される。第１ノイズ除去制御トランジスタＭ１１の制御極２１３ａと２１３ｂ、及び第４ノイズ除去制御トランジスタＭ１４の制御極２４３ａと２４３ｂは一体化構造であり、且つ第２ビアＨ１６を介して第４接続電極５０４に接続される。第４接続電極５０４は第３ビアＤ５を介して第１出力端ＯＵＴ１に接続され得る。第１ノイズ除去制御トランジスタＭ１１の第１極２１１は第１ビアＫ２１を介して活性層２１０の第１ドープ領域２１０ｂに接続される。第２ノイズ除去制御トランジスタＭ１１の第２極２１２は２＊２アレイに配列される４つの第１ビアＫ２０を介して活性層２１０の第２ドープ領域２１０ｃに接続され、更に第２ビアＨ１２を介して第３コンデンサＣ３の第１電極３０３に接続される。第１ノイズ除去制御トランジスタＭ１１の第１極２１１と第４ノイズ除去制御トランジスタＭ１４の第１極２４１は一体化構造である。第１ノイズ除去制御トランジスタＭ１１の第２極２１２と第２ノイズ除去制御トランジスタＭ１２の第２極２２２は一体化構造である。

【0160】

幾つかの例示的な実施形態では、第２ノイズ除去制御トランジスタＭ１２は活性層２２０、制御極２２３、第１極２２１及び第２極２２２を含む。活性層２２０はチャネル領域２２０ａ、第１ドープ領域２２０ｂ及び第２ドープ領域２２０ｃを含む。第２ノイズ除去制御トランジスタＭ１２の第１極２２１は並列設置される２つの第１ビアＫ１９を介して活性層２２０の第１ドープ領域２２０ｂに接続される。

【0161】

幾つかの例示的な実施形態では、第３ノイズ除去制御トランジスタＭ１３は活性層２３０、制御極２３３、第１極２３１及び第２極２３２を含む。活性層２３０はチャネル領域２３０ａ、第１ドープ領域２３０ｂ及び第２ドープ領域２３０ｃを含む。第３ノイズ除去制御トランジスタＭ１３の制御極と第３コンデンサＣ３の第１電極３０３は一体化構造である。第３ノイズ除去制御トランジスタＭ１３の第１極２３１は並列設置される２つの第１ビアＫ２４を介して活性層２３０の第１ドープ領域２３０ｂに接続され、更に並列設置される２つの第２ビアＨ１３を介して第３コンデンサＣ３の第１電極３０３に接続される。第３ノイズ除去制御トランジスタＭ１３の第２極２３２は並列設置される２つの第１ビアＫ２５を介して活性層２３０の第２ドープ領域２３０ｃに接続され、更に並列設置される２つの第２ビアＨ１４を介して第４コンデンサＣ４の第１電極３０４に接続される。

【0162】

幾つかの例示的な実施形態では、第４ノイズ除去制御トランジスタＭ１４は活性層２４０、制御極２４３ａと２４３ｂ、第１極２４１及び第２極２４２を含む。活性層２４０はチャネル領域２４０ａ１、２４０ａ２、２４０ａ３、第１ドープ領域２４０ｂ及び第２ドープ領域２４０ｃを含む。第４ノイズ除去制御トランジスタＭ１４の第１極２４１は第１ビアＫ２２を介して活性層２４０の第１ドープ領域２４０ｂに接続される。第４ノイズ除去制御トランジスタＭ１４の第２極２４２は第１ビアＫ２３を介して活性層２４０の第２ドープ領域２４０ｃに接続され、更に第２ビアＨ１５を介して第４コンデンサＣ４の第１電極３０４に接続される。

【0163】

幾つかの例示的な実施形態では、第３出力トランジスタＭ１５は活性層２５０－１と２５０－２、制御極２５３、第１極２５１及び第２極２５２を含む。活性層２５０－１はチャネル領域２５０－１ａ、第１ドープ領域２５０－１ｂ及び第２ドープ領域２５０－１ｃを含む。活性層２５０－２はチャネル領域２５０－２ａ、第１ドープ領域２５０－２ｂ及び第２ドープ領域２５０－２ｃを含む。第３出力トランジスタＭ１５の活性層２５０－１と第４出力トランジスタＭ１６の活性層２６０－１は一体化構造であり、且つ活性層２５０－１の第２ドープ領域２５０－１ｃは活性層２６０－１の第４ドープ領域２６０－１ｅに接続される。第３出力トランジスタＭ１５の活性層２５０－２と第４出力トランジスタＭ１６の活性層２６０－２は一体化構造であり、且つ活性層２５０－２の第２ドープ領域２５０－２ｃは活性層２６０－２の第４ドープ領域２６０－２ｅに接続される。第３出力トランジスタＭ１５の制御極２５３と第４コンデンサＣ４の第１電極３０３は一体化構造である。

【0164】

第３出力トランジスタＭ１５の第１極２５１は並列設置される複数の第１ビアＫ３０（例えば、４つの第１ビアＫ３０）を介して活性層２５０－１の第１ドープ領域２５０－１ｂに接続され、更に並列設置される複数の第１ビアＫ３０（例えば、４つの第１ビアＫ３０）を介して活性層２５０－２の第１ドープ領域２５０－２ｂに接続される。第３出力トランジスタＭ１５の第１極２５１と第３電源線ＰＬ１ｂは一体化構造である。

【0165】

第３出力トランジスタＭ１５の第２極２５２は並列設置される複数の第１ビアＫ２９（例えば、４つの第１ビアＫ２９）を介して活性層２５０－１の第２ドープ領域２５０－１ｃに接続され、更に並列設置される複数の第１ビアＫ２９（例えば、４つの第１ビアＫ２９）を介して活性層２５０－２の第２ドープ領域２５０－２ｃに接続される。第３出力トランジスタＭ１５の第２極２５２と第４出力トランジスタＭ１６の第２極２６２は一体化構造ある。

【0166】

幾つかの例示的な実施形態では、第４出力トランジスタＭ１６は活性層２６０－１と２６０－２、制御極２６３ａ、２６３ｂ、２６３ｃ、第１極２６１及び第２極２６２を含む。活性層２６０－１はチャネル領域２６０－１ａ１、２６０－１ａ２、２６０－１ａ３、第１ドープ領域２６０－１ｂ、第２ドープ領域２６０－１ｃ、第３ドープ領域２６０－１ｄ、及び第４ドープ領域２６０－１ｅを含む。活性層２６０－２はチャネル領域２６０－２ａ１、２６０－２ａ２、２６０－２ａ３、第１ドープ領域２６０－２ｂ、第２ドープ領域２６０－２ｃ、第３ドープ領域２６０－２ｄ、及び第４ドープ領域２６０－２ｅを含む。

【0167】

第４出力トランジスタＭ１６の制御極２６３ａ、２６３ｂ、２６３ｃは一体化構造であり、且つ垂直設置される２つの第２ビアＨ１７を介して第５接続電極５０５に接続される。第５接続電極５０５は第４ビアＦ２を介して第６接続電極５０６に接続される。第６接続電極５０６は第４ビアＦ１を介して第５制御トランジスタＭ７の第２極１７２に接続される。

【0168】

第４出力トランジスタＭ１６の第１極２６１は並列設置される複数の第１ビアＫ２６（例えば、４つの第１ビアＫ２６）を介して活性層２６０－１の第１ドープ領域２６０－１ｂに接続され、並列設置される複数の第１ビアＫ２６（例えば、４つの第１ビアＫ２６）を介して活性層２６０－２の第１ドープ領域２６０－２ｂに接続され、更に並列設置される複数の第１ビアＫ２８（例えば、４つの第１ビアＫ２８）を介して活性層２６０－１の第３ドープ領域２６０－１ｄに接続され、並列設置される複数の第１ビアＫ２８（例えば、４つの第１ビアＫ２８）を介して活性層２６０－２の第３ドープ領域２６０－２ｄに接続される。第４出力トランジスタＭ１６の第１極２６１は更に並列設置される２つの第３ビアＤ８を介して第３接続電極５０３に接続される。第３接続電極５０３は垂直設置される２つの第３ビアＤ９を介して第４クロック信号線ＧＣＢ１に接続される。

【0169】

第４出力トランジスタＭ１６の第２極２６２は並列設置される複数の第１ビアＫ２７（例えば、４つの第１ビアＫ２７）を介して活性層２６０－１の第２ドープ領域２６０－１ｃに接続され、並列設置される複数の第１ビアＫ２７（例えば、４つの第１ビアＫ２７）を介して活性層２６０－２の第２ドープ領域２６０－２ｃに接続される。第４出力トランジスタＭ１６の第２極２６２は垂直設置される２つの第３ビアＤ１０を介して第２出力端ＯＵＴ２に接続される。

【0170】

幾つかの例示的な実施形態では、第３コンデンサＣ３は第１電極３０３と第２電極４０３を含み、第１電極３０３は第３ノイズ除去制御トランジスタＭ１３の第１極２３１、及び第２ノイズ除去制御トランジスタＭ１２の第２極２２２に接続され、第２電極４０３は垂直設置される２つの第３ビアＤ６を介して第１クロック信号線ＧＣＫ１に接続される。第４コンデンサＣ４は第１電極３０４と第２電極４０４を含み、第１電極３０４は第３ノイズ除去制御トランジスタＭ１３の第２極２３２、第４ノイズ除去制御トランジスタＭ１４の第２極２４２に接続され、第２電極４０４は垂直設置される２つの第３ビアＤ７を介して第３電源線ＰＬ１ｂに接続される。

【0171】

幾つかの例示的な実施形態では、図５～図７Ｆに示すように、第６ｎ＋１段階のシフトレジスタユニットの第１制御トランジスタＭ１の制御極１１３は第２ビアを介して第１クロック信号線ＧＣＫ１に接続され得ており、第３コンデンサＣ３の第２電極４０３は第３ビアを介して第１クロック信号線ＧＣＫ１に接続され得る。第３制御トランジスタＭ５の制御極と第２ノイズ除去制御トランジスタＭ１２の制御極は一体化構造であり、且つ第２ビアを介して第３クロック信号線ＧＣＫ３に接続され得る。第２接続電極５０２は第２クロック信号線ＧＣＫ２に接続され、第２接続電極５０２は第８制御トランジスタＭ１０の第１極２０１及び第１出力トランジスタＭ３の第１極１３１に接続される。第４出力トランジスタＭ１６の第１極２６１は第３接続電極５０３を介して第４クロック信号線ＧＣＢ１に接続される。

【0172】

幾つかの例示的な実施形態では、図５～図７Ｆに示すように、第６ｎ＋２段階のシフトレジスタユニットの第１制御トランジスタＭ１の制御極１１３は第２ビアを介して第２クロック信号線ＧＣＫ２に接続され得ており、第３コンデンサＣ３の第２電極４０３は第２ビアを介して第２クロック信号線ＧＣＫ２に接続され得る。第３制御トランジスタＭ５の制御極と第２ノイズ除去制御トランジスタＭ１２の制御極は一体化構造であり、且つ第２ビアを介して第１クロック信号線ＧＣＫ１に接続され得る。第２接続電極５０２は第３クロック信号線ＧＣＫ３に接続され得ており、第２接続電極５０２は第８制御トランジスタＭ１０の第１極２０１及び第１出力トランジスタＭ３の第１極１３１に接続される。第４出力トランジスタＭ１６の第１極２６１は第３接続電極５０３を介して第５クロック信号線ＧＣＢ２に接続される。

【0173】

該例示的な実施形態では、図４に示すシフトレジスタユニットのカスケード接続関係、及び図５～図７Ｆに示すシフトレジスタユニットの構造を参照して、各段階のシフトレジスタユニットと第１グループのクロック信号線及び第２グループのクロック信号線との接続方式を決定できるため、ここでは繰り返して説明しない。

【0174】

以下では表示基板の製造過程の例により、表示基板の構造を説明する。本開示に記載の「パターン化プロセス」は膜層の堆積、フォトレジスト塗布、マスク露出、現像、エッチング及びフォトレジスト剥離の処理を含む。堆積はスパッタリング、蒸着、化学気相堆積のうちのいずれか１種又は複数種を採用してもよい。塗布はスプレーコーティング及びスピンコーティングのうちのいずれか１種又は複数種を採用してもよい。エッチングは乾式エッチング及び湿式エッチングのうちのいずれか１種又は複数種を採用してもよい。「薄膜」とはある材料を利用してベースにおいて堆積又は塗布のプロセスにより製作された１層の薄膜を指す。製作過程全体において該「薄膜」はパターン化プロセスを必要としない場合、該「薄膜」は「層」とも称される。製作過程全体において該「薄膜」はパターン化プロセスを必要とする場合、パターン化プロセスの前に「薄膜」と称され、パターン化プロセスの後に「層」と称される。パターン化プロセスの後の「層」には少なくとも１つの「パターン」が含まれる。

【0175】

本開示に説明される「ＡとＢが同一層に設置される」こととは、ＡとＢが同一回のパターン化プロセスにより同時に形成されることを指す。膜層の「厚さ」は膜層の表示基板に垂直する方向でのサイズである。本開示の例示的な実施例では、「Ａの投影がＢの投影を含む」こととは、Ｂの投影の境界がＡの投影の境界範囲内にあること、又はＡの投影の境界がＢの投影の境界と重なることを指す。

【0176】

該例示的な実施例による表示基板の製造過程は下記のステップを含む。

【0177】

（１）、ベース基板を提供する。
幾つかの例示的な実施形態では、ベース基板６０は剛性ベース又はフレキシブルベースであってもよい。剛性ベースは硝子、金属箔シートのうちの１種又は複数種を含み得る。フレキシブルベースはポリエチレンテレフタレート、エチレンテレフタレート、ポリエーテルエーテルケトン、ポリスチレン、ポリカーボネート、ポリアリールエステル、ポリアリレート、ポリイミド、ポリ塩化ビニル、ポリエチレン、テキスタイル繊維のうちの１種又は複数種を含み得る。

【0178】

（２）、第１半導体層パターンを形成する。
幾つかの例示的な実施形態では、図７Ａに示すように、ベース基板６０に順次に第１絶縁薄膜と第１半導体薄膜を堆積し、パターン化プロセスにより第１半導体薄膜をパターン化して、ベース基板６０全体を覆う第１絶縁層６１、及び第１絶縁層６１に設置される第１半導体層パターンを形成する。第１半導体層パターンは少なくともシフトレジスタユニットにおける複数のトランジスタ（例えば、トランジスタＭ１～Ｍ１６）の活性層を含む。活性層は少なくとも１つのチャネル領域と複数のドープ領域を含み得る。ドープ領域には不純物がドープされなくてもよく、半導体の特性を有してもよい。ドープ領域には不純物がドープされているため、導電性を有する。不純物はトランジスタのタイプ（例えば、Ｎ型又はＰ型）に応じて変更してもよい。幾つかの例では、第１半導体薄膜の材料はポリシリコンであってもよい。

【0179】

（３）、第１導電層パターンを形成する。
幾つかの例示的な実施形態では、図７Ｂに示すように、上記パターンが形成されたベース基板６０に順次に第２絶縁薄膜と第１導電薄膜を堆積し、パターン化プロセスにより第１導電薄膜をパターン化して、第１半導体層パターンを覆う第２絶縁層６２、及び第２絶縁層６２に設置される第１導電層パターンを形成する。幾つかの例では、第１導電層パターンはシフトレジスタユニットの複数のトランジスタ（例えば、トランジスタＭ１～Ｍ１６）の制御極、シフトレジスタユニットの複数のコンデンサ（例えば、第１コンデンサＣ１～第４コンデンサＣ４）の第１電極、複数の接続電極（例えば、第１接続電極５０１と第２接続電極５０２）を含み得る。

【0180】

（４）、第２導電層パターンを形成する。
幾つかの例示的な実施形態では、図７Ｃに示すように、上記パターンが形成されたベース基板６０に順次に第３絶縁薄膜と第２導電薄膜を堆積し、パターン化プロセスにより第２導電薄膜をパターン化して、第１導電層を覆う第３絶縁層６３、及び第３絶縁層６３に設置される第２導電層パターンを形成する。幾つかの例では、第２導電層パターンはシフトレジスタユニットの複数のコンデンサ（例えば、第１コンデンサＣ１～第４コンデンサＣ４）の第２電極、第１出力端ＯＵＴ１、第２出力端ＯＵＴ２、及び接続電極（例えば、第３接続電極５０３）を含み得る。

【0181】

（５）、第４絶縁層パターンを形成する。
幾つかの例示的な実施形態では、図７Ｄに示すように、上記パターンが形成されたベース基板６０に第４絶縁薄膜を堆積し、パターン化プロセスにより第４絶縁薄膜をパターン化して、第２導電層を覆う第４絶縁層６４パターンを形成する。幾つかの例では、第４絶縁層６４には複数のビアが開設される。複数のビアは少なくとも複数の第１ビアＫ１～Ｋ３０、複数の第２ビアＨ１～Ｈ１７、及び複数の第３ビアＤ１～Ｄ１０を含む。複数の第１ビアＫ１～Ｋ３０内の第４絶縁層６４、第３絶縁層６３及び第２絶縁層６２はエッチングされて、第１半導体層の表面を露出させる。複数の第２ビアＨ１～Ｈ１７内の第４絶縁層６４と第３絶縁層６３はエッチングされて、第１導電層の表面を露出させる。複数の第３ビアＤ１～Ｄ１０内の第４絶縁層６４はエッチングされて、第２導電層の表面を露出させる。

【0182】

（６）、第３導電層パターンを形成する。
幾つかの例示的な実施形態では、図７Ｅに示すように、上記パターンが形成されたベース基板６０に第３導電薄膜を堆積し、パターン化プロセスにより第３導電薄膜をパターン化して、第４絶縁層６４に第３導電層パターンを形成する。幾つかの例では、第３導電層パターンはシフトレジスタユニットの複数のトランジスタ（例えば、トランジスタＭ１～Ｍ１６）の第１極と第２極、第１グループのクロック信号線（例えば、第１クロック信号線ＧＣＫ１、第２クロック信号線ＧＣＫ２、第３クロック信号線ＧＣＫ３を含む）、第２グループのクロック信号線（例えば、第４クロック信号線ＧＣＢ１と第５クロック信号線ＧＣＢ２を含む）、複数本の電源線（例えば、第１電源線ＰＬ１ａ、第４電源線ＰＬ２ａ、第３電源線ＰＬ１ｂ及び第２電源線ＰＬ２ｂ）、及び接続電極（例えば、第４接続電極５０４、第５接続電極５０５及び第６接続電極５０６）を含み得る。

【0183】

（７）、第５絶縁層と第６絶縁層のパターンを形成する。
幾つかの例示的な実施形態では、上記パターンが形成されたベース基板６０に第５絶縁薄膜６５を堆積し、それから、第６絶縁薄膜を塗布し、第６絶縁薄膜に対するマスク、露光及び現像により、第６絶縁層６６パターンを形成し、それから、第５絶縁薄膜に対してパターン化プロセスを行い、第５絶縁層６５パターンを形成する。幾つかの例では、第６絶縁層６６には複数のビアが形成される。例えば、複数のビアは複数の第４ビアＦ１～Ｆ３を含み得る。複数の第４ビアＦ１～Ｆ３内の第５絶縁層６５と第６絶縁層６６はエッチングされて、第３導電層の表面を露出させる。

【0184】

（８）、第４導電層パターンを形成する。
幾つかの例示的な実施形態では、図７Ｆに示すように、上記パターンが形成されたベース基板６０に第４導電薄膜を堆積し、パターン化プロセスにより第４導電薄膜をパターン化して、第６絶縁層６６に第４導電層パターンを形成する。幾つかの例では、第４導電層パターンは少なくとも接続電極を含み、例えば、第７接続電極５０７と第３接続線７０３を含み得る。

【0185】

幾つかの例示的な実施形態では、非表示領域にシフトレジスタユニットを形成するとともに、表示領域に画素回路を形成することができる。例えば、表示領域の第１半導体層は画素駆動回路のトランジスタの活性層を含み得る。表示領域の第１導電層は画素駆動回路のトランジスタの制御極及び蓄積コンデンサの第１電極を含み得る。表示領域の第２導電層は少なくとも画素駆動回路の蓄積コンデンサの第２電極を含み得る。表示領域の第３導電層は少なくとも画素駆動回路のトランジスタの第１極と第２極を含み得る。表示領域の第４導電層は少なくとも画素駆動回路と発光素子の陽極の間の接続電極を含み得る。第１導電層を形成した後に、表示領域に第２半導体層を形成してもよく、第２半導体層と第１導電層との間には絶縁層が設置される。第２半導体薄膜の材料は金属酸化物、例えばＩＧＺＯであってもよい。ただし、本実施例は第２半導体層の位置を限定しない。

【0186】

幾つかの例示的な実施形態では、第４導電層を形成した後に、表示領域に順次に第７絶縁層、陽極層、画素定義層、有機発光層、陰極層及びカプセル化層のパターンを形成してもよい。幾つかの例では、上記パターンが形成されたベース基板に第７絶縁薄膜を塗布し、第７絶縁薄膜に対するマスク、露光及び現像により、第７絶縁層パターンを形成する。それから、上記パターンが形成された表示領域のベース基板に陽極薄膜を堆積し、パターン化プロセスにより陽極薄膜をパターン化して、第７絶縁層に陽極パターンを形成する。それから、上記パターンが形成されたベース基板に画素定義薄膜を塗布し、マスク、露光及び現像のプロセスにより画素定義層（ＰＤＬ、Ｐｉｘｅｌ Ｄｅｆｉｎｅ Ｌａｙｅｒ）パターンを形成し、画素定義層は表示領域の各サブ画素に形成し、各サブ画素における画素定義層には陽極を露出させる画素開口が形成される。それから、上記形成された画素開口内に有機発光層を形成し、有機発光層は陽極に接続される。それから、陰極薄膜を堆積し、パターン化プロセスにより陰極薄膜をパターン化し、陰極パターンを形成し、陰極はそれぞれ有機発光層と第２電源線に接続される。それから、陰極にカプセル化層を形成し、カプセル化層は無機材料／有機材料／無機材料の積層構造を含み得る。幾つかの可能な実現形態では、陰極は複数の方式、例えばレーザー穴あけ等により第２電源線に接続され得る。

【0187】

幾つかの例示的な実施形態では、第１導電層、第２導電層、第３導電層及び第４導電層は金属材料、例えば銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及びモリブデン（Ｍｏ）のうちの１種又は複数種、又は上記金属の合金材料、例えばアルミニウム－ネオジム合金（ＡｌＮｄ）又はモリブデン－ニオブ合金（ＭｏＮｂ）を採用してもよく、単層構造、又は複数層複合構造、例えばＭｏ／Ｃｕ／Ｍｏ等であってもよい。第１絶縁層６１、第２絶縁層６２、第３絶縁層６３、第４絶縁層６４及び第５絶縁層６５はケイ素酸化物（ＳｉＯｘ）、ケイ素窒化物（ＳｉＮｘ）及びシリコンオキシニトリド（ＳｉＯＮ）のうちの１種又は複数種を採用してもよく、単層、複数層又は複合層であってもよい。第６絶縁層６６と第７絶縁層はポリイミド、アクリル又はポリエチレンテレフタレート等の有機材料を採用してもよい。第１絶縁層６１は緩衝（Ｂｕｆｆｅｒ）層と称されてもよく、第１絶縁層６１はベース基板６０の耐水酸素能力を向上させるように設定される。第２絶縁層６２と第３絶縁層６３はゲート絶縁（ＧＩ）層と称され、第４絶縁層６４は層間絶縁（ＩＬＤ）層と称され、第５絶縁層は鈍化（ＰＶＸ）層と称され、第６絶縁層６６と第７絶縁層は平坦層と称される。画素定義層はポリイミド、アクリル又はポリエチレンテレフタレート等の有機材料を採用してもよい。陽極は酸化インジウムスズ（ＩＴＯ）又は酸化インジウム亜鉛（ＩＺＯ）等の透明導電材料を採用してもよい。陰極はマグネシウム（Ｍｇ）、銀（Ａｇ）、アルミニウム（Ａｌ）、銅（Ｃｕ）及びリチウム（Ｌｉ）のうちの１種又は複数種、又は上記金属のうちの１種又は複数種からなる合金を採用してもよい。ただし、本実施例はそれを限定しない。例えば、陽極は金属等の反射材料を採用してもよく、陰極は透明導電材料を採用してもよい。

【0188】

該例示的な実施例に示す構造及びその製造過程は例示的な説明に過ぎない。幾つかの例示的な実施形態では、実際の需要に応じて対応の構造を変更したり、パターン化プロセスを増加又は減少したりすることができる。例えば、第４導電層を設置しなくてもよい。また例えば、第１グループのクロック信号線における複数本のクロック信号線の順序は変更可能であり、第２グループのクロック信号線における複数本のクロック信号線の順序は変更可能である。ただし、本実施例はそれを限定しない。

【0189】

該例示的な実施例による製造プロセスは現在成熟した製造機器を利用して実現すればよく、従来の製造プロセスと良く互換でき、プロセスの実現が簡単であり、実施し易く、生産効率が高く、生産コストが低く、良品率が高い。

【0190】

該例示的な実施例による表示基板では、第１出力回路と第２出力回路がクロック信号線を共用するように設定し、且つ第１出力回路と第２出力回路との間に第１グループのクロック信号線、第１電源線及び第２電源線を設置することにより、シフトレジスタユニットのレイアウト密度を向上させることができ、狭いフレームの実現に寄与し、そして、クロック信号線での負荷を減少することができ、シフトレジスタユニットの性能の向上に寄与する。

【0191】

幾つかの例示的な実施形態では、ゲート駆動回路はカスケード接続される複数のシフトレジスタユニットを含む。第２ｋ－１段階のシフトレジスタユニットの第１出力端は第２ｋ＋１段階のシフトレジスタユニットの入力端に接続され、第１段階のシフトレジスタユニットの入力端は第１初期信号線ＳＴＶＯに接続される。第２ｋ段階のシフトレジスタユニットの第１出力端は第２ｋ＋２段階のシフトレジスタユニットの入力端に接続され、第２段階のシフトレジスタユニットの入力端は第２初期信号線ＳＴＶＥに接続される。ｋは正整数である。

【0192】

幾つかの例示的な実施形態では、第１グループのクロック信号線は第１サブグループクロック信号線と第２サブグループクロック信号線を含み、第２グループのクロック信号線は第３サブグループクロック信号線と第４サブグループクロック信号線を含む。第２ｋ－１段階のシフトレジスタユニットは第１サブグループクロック信号線及び第３サブグループクロック信号線に接続され、第２ｋ段階のシフトレジスタユニットは第２サブグループクロック信号線及び第４サブグループクロック信号線に接続される。

【0193】

幾つかの例示的な実施形態では、第１サブグループクロック信号線は第１クロック信号線ＧＣＫＯ１、第２クロック信号線ＧＣＫＯ２及び第３クロック信号線ＧＣＫＯ３を含む。第２サブグループクロック信号線は第６クロック信号線ＧＣＫＥ１、第７クロック信号線ＧＣＫＥ２及び第８クロック信号線ＧＣＫＥ３を含む。第３サブグループクロック信号線は第４クロック信号線ＧＣＢＯ１と第５クロック信号線ＧＣＢＯ２を含む。第４サブグループクロック信号線は第９クロック信号線ＧＣＢＥ１と第１０クロック信号線ＧＣＢＥ２を含む。

【0194】

該例示的な実施形態では、奇数段階のシフトレジスタユニットは順次にカスケード接続され、第１サブグループクロック信号線及び第３サブグループクロック信号線に接続される。偶数段階のシフトレジスタユニットは順次にカスケード接続され、第２サブグループクロック信号線及び第４サブグループクロック信号線に接続される。該例示的な実施例のゲート駆動回路はクロック信号の数を増加して、奇数偶数行の駆動を採用することにより、充電時間長を増加し、画素充電効果を確保することができ、高周波駆動モードに適用可能である。

【0195】

図８は本開示の少なくとも１つの実施例によるゲート駆動回路の他の模式図である。幾つかの例示的な実施形態では、図８に示すように、第１２ｎ＋１段階のシフトレジスタユニットは、第１クロック端が第１クロック信号線ＧＣＫＯ１に接続され、第２クロック端が第２クロック信号線ＧＣＫＯ２に接続され、第３クロック端が第３クロック信号線ＧＣＫＯ３に接続され、第４クロック端が第４クロック信号線ＧＣＢＯ１に接続される。

【0196】

第１２ｎ＋３段階のシフトレジスタユニットは、第１クロック端が第２クロック信号線ＧＣＫＯ２に接続され、第２クロック端が第３クロック信号線ＧＣＫＯ３に接続され、第３クロック端が第１クロック信号線ＧＣＫＯ１に接続され、第４クロック端が第５クロック信号線ＧＣＢＯ２に接続される。

【0197】

第１２ｎ＋５段階のシフトレジスタユニットは、第１クロック端が第３クロック信号線ＧＣＫＯ３に接続され、第２クロック端が第１クロック信号線ＧＣＫＯ１に接続され、第３クロック端が第２クロック信号線ＧＣＫＯ２に接続され、第４クロック端が第４クロック信号線ＧＣＢＯ１に接続される。

【0198】

第１２ｎ＋７段階のシフトレジスタユニットは、第１クロック端が第１クロック信号線ＧＣＫＯ１に接続され、第２クロック端が第２クロック信号線ＧＣＫＯ２に接続され、第３クロック端が第３クロック信号線ＧＣＫＯ３に接続され、第４クロック端が第５クロック信号線ＧＣＢＯ２に接続される。

【0199】

第１２ｎ＋９段階のシフトレジスタユニットは、第１クロック端が第２クロック信号線ＧＣＫＯ２に接続され、第２クロック端が第３クロック信号線ＧＣＫＯ３に接続され、第３クロック端が第１クロック信号線ＧＣＫＯ１に接続され、第４クロック端が第４クロック信号線ＧＣＢＯ１に接続される。

【0200】

第１２ｎ＋１１段階のシフトレジスタユニットは、第１クロック端が第３クロック信号線ＧＣＫＯ３に接続され、第２クロック端が第１クロック信号線ＧＣＫＯ１に接続され、第３クロック端が第２クロック信号線ＧＣＫＯ２に接続され、第４クロック端が第５クロック信号線ＧＣＢＯ２に接続される。

【0201】

第１２ｎ＋２段階のシフトレジスタユニットは、第１クロック端が第６クロック信号線ＧＣＫＥ１に接続され、第２クロック端が第７クロック信号線ＧＣＫＥ２に接続され、第３クロック端が第８クロック信号線ＧＣＫＥ３に接続され、第４クロック端が第９クロック信号線ＧＣＢＥ１に接続される。

【0202】

第１２ｎ＋４段階のシフトレジスタユニットは、第１クロック端が第７クロック信号線ＧＣＫＥ２に接続され、第２クロック端が第８クロック信号線ＧＣＫＥ３に接続され、第３クロック端が第６クロック信号線ＧＣＫＥ１に接続され、第４クロック端が第１０クロック信号線ＧＣＢＥ２に接続される。

【0203】

第１２ｎ＋６段階のシフトレジスタユニットは、第１クロック端が第８クロック信号線ＧＣＫＥ３に接続され、第２クロック端が第６クロック信号線ＧＣＫＥ１に接続され、第３クロック端が第７クロック信号線ＧＣＫＥ２に接続され、第４クロック端が第９クロック信号線ＧＣＢＥ１に接続される。

【0204】

第１２ｎ＋８段階のシフトレジスタユニットは、第１クロック端が第６クロック信号線ＧＣＫＥ１に接続され、第２クロック端が第７クロック信号線ＧＣＫＥ２に接続され、第３クロック端が第８クロック信号線ＧＣＫＥ３に接続され、第４クロック端が第１０クロック信号線ＧＣＢＥ２に接続される。

【0205】

第１２ｎ＋１０段階のシフトレジスタユニットは、第１クロック端が第７クロック信号線ＧＣＫＥ２に接続され、第２クロック端が第８クロック信号線ＧＣＫＥ３に接続され、第３クロック端が第６クロック信号線ＧＣＫＥ１に接続され、第４クロック端が第９クロック信号線ＧＣＢＥ１に接続される。

【0206】

第１２ｎ＋１２段階のシフトレジスタユニットは、第１クロック端が第８クロック信号線ＧＣＫＥ３に接続され、第２クロック端が第６クロック信号線ＧＣＫＥ１に接続され、第３クロック端が第７クロック信号線ＧＣＫＥ２に接続され、第４クロック端が第１０クロック信号線ＧＣＢＥ２に接続される。ｎは自然数である。

【0207】

該実施例によるゲート駆動回路の１２個のシフトレジスタユニットは１つの最小周期の繰り返しユニットとされ、１２行のサブ画素を駆動することができる。

【0208】

図９は本開示の少なくとも１つの実施例によるクロック信号のタイミング模式図である。図９に示すように、第１クロック信号線ＧＣＫＯ１による第１クロック信号、第２クロック信号線ＧＣＫＯ２による第２クロック信号、第３クロック信号線ＧＣＫＯ３による第３クロック信号、第４クロック信号線ＧＣＢＯ１による第４クロック信号、第５クロック信号線ＧＣＢＯ２による第５クロック信号、第６クロック信号線ＧＣＫＥ１による第６クロック信号、第７クロック信号線ＧＣＫＥ２による第７クロック信号、第８クロック信号線ＧＣＫＥ３による第８クロック信号、第９クロック信号線ＧＣＢＥ１による第９クロック信号、及び第１０クロック信号線ＧＣＢＥ２による第１０クロック信号はいずれもパルス信号である。

【0209】

幾つかの例示的な実施形態では、図９に示すように、第１クロック信号、第２クロック信号、第３クロック信号、第６クロック信号、第７クロック信号及び第８クロック信号はデューティ比が同じであってもよい。第２クロック信号は第１クロック信号より第１設定時間長（例えば、２Ｈ）遅延し、第３クロック信号は第２クロック信号線より第１設定時間長（例えば、２Ｈ）遅延し、それにより第１クロック信号、第２クロック信号及び第３クロック信号は同時に低電圧であるものではない。第７クロック信号は第６クロック信号より第１設定時間長（例えば、２Ｈ）遅延し、第８クロック信号は第７クロック信号線より第１設定時間長（例えば、２Ｈ）遅延し、それにより第６クロック信号、第７クロック信号及び第８クロック信号は同時に低電圧であるものではない。第６クロック信号は第１クロック信号より第２設定時間長（例えば、１Ｈ）遅延し、第７クロック信号は第２クロック信号より第２設定時間長（例えば、１Ｈ）遅延し、第８クロック信号は第３クロック信号より第２設定時間長（例えば、１Ｈ）遅延する。

【0210】

幾つかの例示的な実施形態では、図９に示すように、第２初期信号線ＳＴＶＥによる第２初期信号は第１初期信号線ＳＴＶＯによる第１初期信号より１Ｈ遅延する。

【0211】

幾つかの例示的な実施形態では、図９に示すように、第４クロック信号、第５クロック信号、第９クロック信号及び第１０クロック信号はデューティ比が同じであってもよい。第４クロック信号のデューティ比は第１クロック信号のデューティ比より小さくてもよい。第４クロック信号と第５クロック信号は同時に高電圧であるものではなく、第９クロック信号と第１０クロック信号は同時に高電圧であるものではない。第９クロック信号は第４クロック信号より第２設定時間長（例えば、１Ｈ）遅延し、第１０クロック信号は第５クロック信号より第２設定時間長（例えば、１Ｈ）遅延する。

【0212】

幾つかの例示的な実施形態では、図８における第１段階のシフトレジスタユニットの動作タイミングは第１段階ＯＳ１、第２段階ＯＳ２、第３段階ＯＳ３及び第４段階ＯＳ４を含み得る。第２段階のシフトレジスタユニットの動作過程は第１段階ＥＳ１、第２段階ＥＳ２、第３段階ＥＳ３及び第４段階ＥＳ４を含み得る。４つの段階の動作過程については上記の実施例によるシフトレジスタユニットの動作過程の説明を参照できるため、ここでは繰り返して説明しない。

【0213】

図１０は本開示の少なくとも１つの実施例によるシフトレジスタユニットの他の上面図である。図１０には、第１２ｎ＋１段階と第１２ｎ＋２段階のシフトレジスタユニット（例えば、ｎ＝１である）を例として示す。以下では、主に第１２ｎ＋１段階のシフトレジスタユニットの構造を例として説明する。

【0214】

図１１Ａは本開示の少なくとも１つの実施例による第１半導体層形成後のシフトレジスタユニットの上面図である。図１１Ｂは本開示の少なくとも１つの実施例による第１導電層形成後のシフトレジスタユニットの他の上面図である。図１１Ｃは本開示の少なくとも１つの実施例による第２導電層形成後のシフトレジスタユニットの他の上面図である。図１１Ｄは本開示の少なくとも１つの実施例による第３導電層形成後のシフトレジスタユニットの他の上面図である。図１１Ｅは本開示の少なくとも１つの実施例による第４導電層形成後のシフトレジスタユニットの他の上面図である。

【0215】

幾つかの例示的な実施形態では、図１０に示すように、表示基板に平行する平面内において、第１方向Ｘにおいて、第２初期信号線ＳＴＶＥは第１初期信号線ＳＴＶＯと第４電源線ＰＬ２ａとの間に位置し、第１グループのクロック信号線は第１電源線ＰＬ１ａと第２電源線ＰＬ２ｂとの間に位置し、第３電源線ＰＬ１ｂは第２電源線ＰＬ２ｂと第２グループのクロック信号線との間に位置する。第１グループのクロック信号線は第１サブグループクロック信号線と第２サブグループクロック信号を含む。第１サブグループクロック信号線と第２サブグループクロック信号線は第１方向Ｘにおいて間隔を置いて配列される。該例では、第１サブグループクロック信号線は第１クロック信号線ＧＣＫＯ１、第２クロック信号線ＧＣＫＯ２及び第３クロック信号線ＧＣＫＯ３を含み、第２サブグループクロック信号線は第６クロック信号線ＧＣＫＥ１、第７クロック信号線ＧＣＫＥ２及び第８クロック信号線ＧＣＫＥ３を含む。第１電源線ＰＬ１ａから第２電源線ＰＬ２ｂへの第１方向Ｄ１において、第１クロック信号線ＧＣＫＯ１、第６クロック信号線ＧＣＫＥ１、第２クロック信号線ＧＣＫＯ２、第７クロック信号線ＧＣＫＥ２、第３クロック信号線ＧＣＫＯ３及び第８クロック信号線ＧＣＫＥ３は順次に配列される。第２グループのクロック信号線は第３サブグループクロック信号線と第４サブグループクロック信号線を含む。第３サブグループクロック信号線は第４クロック信号線ＧＣＢＯ１と第５クロック信号線ＧＣＢＯ２を含み、第４サブグループクロック信号線は第９クロック信号線ＧＣＢＥ１と第１０クロック信号線ＧＣＢＥ２を含む。第２出力回路から離れる第１方向Ｄ１において、第４クロック信号線ＧＣＢＯ１、第９クロック信号線ＧＣＢＥ１、第５クロック信号線ＧＣＢＯ２及び第１０クロック信号線ＧＣＢＥ２は順次に配列される。ただし、本実施例はそれを限定しない。幾つかの例では、第１サブグループクロック信号線と第２サブグループクロック信号線は第１方向に沿って順次に配列され得る。第３サブグループクロック信号線と第４サブグループクロック信号線は第１方向に沿って順次に配列され得る。

【0216】

幾つかの例示的な実施形態では、図１１Ｂに示すように、非表示領域の第１導電層は少なくともシフトレジスタユニットの複数のトランジスタ（例えば、トランジスタＭ１～Ｍ１６）の制御極、及び複数のコンデンサ（例えば、第１コンデンサＣ１～第４コンデンサＣ４）の第１電極を含む。いずれか段階のシフトレジスタユニットの第８制御トランジスタＭ１０の制御極２０３ａと２０３ｂ、及び第１接続電極５０１は一体化構造であってもよく、且つ次の１つの段階のシフトレジスタユニットの第７制御トランジスタＭ９の制御極１９３に接続されない。

【0217】

幾つかの例示的な実施形態では、図１１Ｄに示すように、非表示領域の第３導電層はシフトレジスタユニットの複数のトランジスタ（例えば、トランジスタＭ１～Ｍ１６）の第１極と第２極、第１グループのクロック信号線、第２グループのクロック信号線、複数本の電源線、及び接続電極（例えば、第８接続電極５０８及び第９接続電極５０９）を含み得る。例えば、第１２ｎ＋１段階のシフトレジスタユニットの第７制御トランジスタＭ９の制御極１９３は、垂直設置される２つの第２ビアＨ１８を介して第８接続電極５０８に接続されて、第８接続電極５０８を介して第１２ｎ－１段階のシフトレジスタユニットの第１出力端ＯＵＴ１に接続されることができる。第１２ｎ＋１段階のシフトレジスタユニットの第１出力端ＯＵＴ１は、第３ビアＤ１１を介して他の第８接続電極５０８に接続されて、第８接続電極５０８を介して第１２ｎ＋３段階のシフトレジスタユニットの第７制御トランジスタＭ９の制御極１９３に接続され、第１２ｎ＋３段階のシフトレジスタユニットに入力信号を提供することができる。第１２ｎ＋２段階のシフトレジスタユニットの第７制御トランジスタＭ９の制御極１９３は、垂直設置される２つの第２ビアＨ１９を介して第９接続電極５０９に接続されて、第９接続電極５０９を介して第１２ｎ段階のシフトレジスタユニットの第１出力端ＯＵＴ１に接続されることができる。

【0218】

幾つかの例示的な実施形態では、図１０～図１１Ｅに示すように、第１２ｎ＋１段階のシフトレジスタユニットの第３制御トランジスタＭ５の制御極と第２ノイズ除去制御トランジスタＭ１２の制御極は一体化構造であり、且つ第２ビアを介して第３クロック信号線ＧＣＫＯ３に接続され得る。第３コンデンサＣ３の第２電極は第３ビアを介して第１クロック信号線ＧＣＫＯ１に接続される。第１制御トランジスタＭ１の制御極は第２ビアを介して第１クロック信号線ＧＣＫＯ１に接続される。第８制御トランジスタＭ１０の第１極に接続される第２接続電極は第２ビアを介して第２クロック信号線ＧＣＫＯ２に接続され得ており、第２接続電極は更に第２ビアを介して第１出力トランジスタＭ３の第１極に接続される。第４出力トランジスタＭ１６の第１極は第３接続電極を介して第４クロック信号線ＧＣＢＯ１に接続される。

【0219】

幾つかの例示的な実施形態では、図１０～図１１Ｅに示すように、第１２ｎ＋２段階のシフトレジスタユニットの第３制御トランジスタＭ５の制御極と第２ノイズ除去制御トランジスタＭ１２の制御極は一体化構造であり、且つ第２ビアを介して第８クロック信号線ＧＣＫＥ３に接続され得る。第３コンデンサＣ３の第２電極は第３ビアを介して第６クロック信号線ＧＣＫＥ１に接続される。第１制御トランジスタＭ１の制御極は第２ビアを介して第６クロック信号線ＧＣＫＥ１に接続される。第８制御トランジスタＭ１０の第１極に接続される第２接続電極は第２ビアを介して第７クロック信号線ＧＣＫＥ２に接続され得ており、第２接続電極は更に第２ビアを介して第１出力トランジスタＭ３の第１極に接続される。第４出力トランジスタＭ１６の第１極は第３接続電極を介して第９クロック信号線ＧＣＢＥ１に接続される。

【0220】

該実施例によるシフトレジスタユニットのカスケード接続関係については図８に示すものを参照でき、該実施例による表示基板の残りの構造については上記の実施例の説明を参照できるため、ここでは繰り返して説明しない。

【0221】

本開示の実施例は、上記の表示基板を製造するための、表示基板の製造方法を更に提供する。該実施例による製造方法は、ベース基板を提供することと、非表示領域にゲート駆動回路を形成することと、を含む。ゲート駆動回路はカスケード接続される複数のシフトレジスタユニットを含み、シフトレジスタユニットは少なくとも１本の電源線に接続される。シフトレジスタユニットは第１出力回路と第２出力回路を含み、第１出力回路は第１グループのクロック信号線に接続され、第２出力回路は第１グループのクロック信号線と第２グループのクロック信号線に接続される。第１方向において、第１グループのクロック信号線と少なくとも１本の電源線は第１出力回路と第２出力回路との間に位置し、第２グループのクロック信号線は第２出力回路の第１グループのクロック信号線から離れる側に位置する。

【0222】

該実施例による表示基板の製造方法については上記の実施例の説明を参照できるため、ここで繰り返して説明しない。

【0223】

図１２は本開示の少なくとも１つの実施例による表示装置の模式図である。図１２に示すように、該実施例は表示装置９１を提供し、表示基板９１０を備える。表示基板９１０は上記の実施例による表示基板である。表示基板９１０はＯＬＥＤ表示基板、ＱＬＥＤ表示基板、Ｍｉｃｒｏ－ＬＥＤ表示基板、又はＭｉｎｉ－ＬＥＤ表示基板であってもよい。表示装置９１はＯＬＥＤ表示装置、腕時計、携帯電話、タブレット、テレビ、モニター、ラップトップ、デジタルフレーム、ナビゲーター等の表示機能を備える製品又は部品であってもよい。ただし、本実施例はそれを限定しない。

【0224】

本開示における図面は本開示に係る構造のみに関し、他の構造については通常設計を参考してもよい。衝突がない場合、本開示の実施例及び実施例の特徴を互いに組み合わせて新しい実施例を取得することができる。当業者が理解できるように、本開示の技術方案の精神と範囲を逸脱せずに、本開示の技術方案に対して変更又は等同置換を行うことができる。それらの変更又は等同置換はいずれも本開示の請求項の範囲に含まれるべきである。

【符号の説明】

【0225】

１０ 第１出力回路
２０ 第２出力回路
Ｖ１ 第１電源端
Ｖ２ 第２電源端
Ｎ１～Ｎ４ 第１～第４ノード
ＣＫ１～３ 第１～第３クロック端
ＣＢ 第４クロック端
ＩＮＰＵＴ 入力端
ＯＵＴ１ 第１出力端
ＯＵＴ２ 第２出力端
ＰＤ１ 第１ノイズ除去制御ノード
ＰＤ２ 第２ノイズ除去制御ノード
Ｃ１～Ｃ４ 第１～第４コンデンサ
Ｍ１ 第１制御トランジスタ
Ｍ２ 第２制御トランジスタ
Ｍ３ 第１出力トランジスタ
Ｍ４ 第２出力トランジスタ
Ｍ５～Ｍ１０ 第３～第８制御トランジスタ
Ｍ１１～Ｍ１４ 第１～第４ノイズ除去制御トランジスタ
Ｍ１５ 第３出力トランジスタ
Ｍ１６ 第４出力トランジスタ
Ｓ１ プリチャージ段階
Ｓ２ ブートストラップ出力段階
Ｓ３ ノードプルアップ段階
Ｓ４ 維持段階
ＳＴＶ 初期信号線
ＧＣＫ１～３ 第１～第３クロック信号線
ＧＣＢ１ 第４クロック信号線
ＧＣＢ２ 第５クロック信号線
ＰＬ１ａ 第１電源線
ＰＬ２ｂ 第２電源線
ＰＬ１ｂ 第３電源線
ＰＬ２ａ 第４電源線
６０ ベース基板
６１～６６ 第１～第６絶縁層
２３０ 活性層
２３１ 第１極
２３２ 第２極
２３３ 制御極
２６３ａ～２６３ｃ 制御極
３０１～３０４ 第１電極
４０１～４０４ 第２電極
５０１～５０９ 第１～第９接続電極
７０１～７０３ 第１～第３接続線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図7E】

【図7F】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図11E】

【図12】

【手続補正書】

【提出日】2024-05-24

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

表示基板であって、表示領域と非表示領域を含み、前記非表示領域にはゲート駆動回路が設置され、前記ゲート駆動回路はカスケード接続される複数のシフトレジスタユニットを含み、前記シフトレジスタユニットは少なくとも１本の電源線に接続され、
前記シフトレジスタユニットは第１出力回路と第２出力回路を含み、前記第１出力回路は第１グループのクロック信号線に接続され、前記第２出力回路は前記第１グループのクロック信号線と第２グループのクロック信号線に接続され、
第１方向において、前記第１グループのクロック信号線と少なくとも１本の電源線は前記第１出力回路と第２出力回路との間に位置し、前記第２グループのクロック信号線は前記第２出力回路の前記第１グループのクロック信号線から離れる側に位置する、表示基板。

【請求項2】

前記少なくとも１本の電源線は第１電源線と第２電源線を含み、前記第１電源線は第１出力回路に接続され、前記第２電源線は第２出力回路に接続され、
前記第１方向において、前記第１電源線は前記第１出力回路と第１グループのクロック信号線との間に位置し、前記第２電源線は前記第１グループのクロック信号線と第２出力回路との間に位置する、請求項１に記載の表示基板。

【請求項3】

前記非表示領域には第３電源線と第４電源線が更に設置され、
前記第３電源線は第２出力回路に接続され、前記第４電源線は第１出力回路に接続され、
前記第１方向において、前記第４電源線は前記第１出力回路の第１電源線から離れる側に位置し、前記第３電源線は前記第２電源線と第２グループのクロック信号線との間に位置する、請求項２に記載の表示基板。

【請求項4】

前記第１出力回路は第１ノード制御サブ回路、第２ノード制御サブ回路及び第１出力サブ回路を含み、
前記第１ノード制御サブ回路は入力端、第１出力端、第１クロック端、第２クロック端、第３クロック端、第１電源端、第２電源端、第１ノード及び第２ノードに接続され、第１クロック端、第３クロック端及び入力端の制御下で、第１ノードと第２ノードの電位を制御するように設定され、
前記第２ノード制御サブ回路は第１ノード、第２ノード、第２電源端及び第１出力端に接続され、第１ノードと第２ノードの電位を維持するように設定され、
前記第１出力サブ回路は第１ノード、第２ノード、第２クロック端、第２電源端及び第１出力端に接続され、第１ノードと第２ノードの制御下で、第１出力端による第１出力信号の出力を制御するように設定され、
前記第２ノード制御サブ回路、第１出力サブ回路及び第１ノード制御サブ回路は第１方向に沿って順次に配列される、請求項１～３のいずれか１項に記載の表示基板。

【請求項5】

前記第１ノード制御サブ回路は第１制御トランジスタ、第２制御トランジスタ、第３制御トランジスタ、第４制御トランジスタ、第５制御トランジスタ、第６制御トランジスタ、第７制御トランジスタ及び第８制御トランジスタを含み、
前記第１制御トランジスタは、制御極が第１クロック端に接続され、第１極が入力端に接続され、第２極が第４ノードに接続され、
前記第２制御トランジスタは、制御極が第１クロック端に接続され、第１極が第４ノードに接続され、第２極が第１ノードに接続され、
前記第３制御トランジスタは、制御極が第３クロック端に接続され、第１極が第１電源端に接続され、第２極が第２ノードに接続され、
前記第４制御トランジスタは、制御極が第２ノードに接続され、第１極が第２電源端に接続され、第２極が第３ノードに接続され、
前記第５制御トランジスタは、制御極が第２ノードに接続され、第１極が第３ノードに接続され、第２極が第１ノードに接続され、
前記第６制御トランジスタは、制御極が第１ノードに接続され、第１極が第１電源端に接続され、第２極が第３ノードに接続され、
前記第７制御トランジスタは、制御極が入力端に接続され、第１極が第２電源端に接続され、第２極が第２ノードに接続され、
前記第８制御トランジスタは、制御極が第１出力端に接続され、第１極が第２クロック端に接続され、第２極が第４ノードに接続され、
前記第２ノード制御サブ回路は第１コンデンサと第２コンデンサを含み、前記第１コンデンサは第１電極が第１ノードに接続され、第２電極が第１出力端に接続され、前記第２コンデンサは第１電極が第２ノードに接続され、第２電極が第２電源端に接続され、
前記第１出力サブ回路は第１出力トランジスタと第２出力トランジスタを含み、前記第１出力トランジスタは制御極が第１ノードに接続され、第１極が第２クロック端に接続され、第２極が第１出力端に接続され、前記第２出力トランジスタは制御極が第２ノードに接続され、第１極が第２電源端に接続され、第２極が第１出力端に接続される、請求項４に記載の表示基板。

【請求項6】

前記第１コンデンサと第１出力トランジスタは前記第１方向において隣接し、前記第２コンデンサと第２出力トランジスタは前記第１方向において隣接し、前記第１コンデンサと第２コンデンサは第２方向において隣接し、前記第１出力トランジスタと第２出力トランジスタは前記第２方向において隣接し、前記第２方向と第１方向は交差する、請求項５に記載の表示基板。

【請求項7】

前記第１制御トランジスタ、第２制御トランジスタ及び第８制御トランジスタの活性層は一体化構造であり、前記第４制御トランジスタと第５制御トランジスタの活性層は一体化構造であり、前記第１出力トランジスタと第２出力トランジスタの活性層は一体化構造である、請求項５に記載の表示基板。

【請求項8】

前記第１方向において、前記第６制御トランジスタの活性層は第５制御トランジスタの活性層と第２制御トランジスタの活性層との間に位置し、前記第７制御トランジスタの活性層は第４制御トランジスタの活性層と第３制御トランジスタの活性層との間に位置する、請求項７に記載の表示基板。

【請求項9】

前記第２出力回路はノイズ除去制御サブ回路、第２出力サブ回路及び第３出力サブ回路を含み、
前記ノイズ除去制御サブ回路は第１出力端、第１クロック端、第３クロック端、第１電源端、第２電源端及び第１ノイズ除去制御ノードに接続され、第３クロック信号端の制御下で、第１電源端の電荷を第１ノイズ除去制御ノードに整流して、第２出力サブ回路をターンオンする電圧に第１ノイズ除去制御ノードを維持し、及び、第１出力端の制御下で、第２電源端の信号を第１ノイズ除去制御ノードに伝送して、第２出力サブ回路をターンオフする電圧に第１ノイズ除去制御ノードを維持するように設定され、
前記第２出力サブ回路は第１ノイズ除去制御ノード、第２出力端及び第１電源端に接続され、第１ノイズ除去制御ノードの制御下で、第１電源端の信号を第２出力端に伝送するように設定され、
前記第３出力サブ回路は第１ノード、第４クロック端及び第２出力端に接続され、第１ノードの制御下で、第４クロック端の信号を第２出力端に伝送するように設定され、
第２方向において、前記第２出力サブ回路と第３出力サブ回路は隣接し、
前記第１方向において、前記ノイズ除去制御サブ回路は第１グループのクロック信号線と第２出力サブ回路との間に位置し、前記第２方向と第１方向は交差する、請求項１～８のいずれか１項に記載の表示基板。

【請求項10】

前記ノイズ除去制御サブ回路は第１ノイズ除去制御トランジスタ、第２ノイズ除去制御トランジスタ、第３ノイズ除去制御トランジスタ、第４ノイズ除去制御トランジスタ、第３コンデンサ及び第４コンデンサを含み、
前記第１ノイズ除去制御トランジスタは制御極が第１出力端に接続され、第１極が第２電源端に接続され、第２極が第２ノイズ除去制御ノードに接続され、
前記第２ノイズ除去制御トランジスタは制御極が第３クロック端に接続され、第１極が第１電源端に接続され、第２極が第２ノイズ除去制御ノードに接続され、
前記第３ノイズ除去制御トランジスタは制御極と第１極が第２ノイズ除去制御ノードに接続され、第２極が第１ノイズ除去制御ノードに接続され、
前記第４ノイズ除去制御トランジスタは制御極が第１出力端に接続され、第１極が第２電源端に接続され、第２極が第１ノイズ除去制御ノードに接続され、
前記第３コンデンサは第１電極が第２ノイズ除去制御ノードに接続され、第２電極が第１クロック端に接続され、
前記第４コンデンサは第１電極が第１ノイズ除去制御ノードに接続され、第２電極が第１電源端に接続され、
前記第２出力サブ回路は第３出力トランジスタを含み、
前記第３出力トランジスタは制御極が第１ノイズ除去制御ノードに接続され、第１極が第１電源端に接続され、第２極が第２出力端に接続され、
前記第３出力サブ回路は第４出力トランジスタを含み、
前記第４出力トランジスタは制御極が第１ノードに接続され、第１極が第４クロック端に接続され、第２極が第２出力端に接続される、請求項９に記載の表示基板。

【請求項11】

前記第３出力トランジスタと第４出力トランジスタは第２方向において隣接し、前記第１ノイズ除去制御トランジスタと第２ノイズ除去制御トランジスタは第２方向において隣接し、
前記第１方向において、前記第３コンデンサは前記第２ノイズ除去制御トランジスタと第３ノイズ除去制御トランジスタとの間に位置し、前記第４ノイズ除去制御トランジスタは第１ノイズ除去制御トランジスタと第４コンデンサとの間に位置し、
前記第１ノイズ除去制御トランジスタと第２ノイズ除去制御トランジスタの活性層は一体化構造であり、前記第３出力トランジスタと第４出力トランジスタの活性層は一体化構造である、請求項１０に記載の表示基板。

【請求項12】

前記第１グループのクロック信号線は第１クロック信号線、第２クロック信号線及び第３クロック信号線を含み、
前記第２グループのクロック信号線は第４クロック信号線と第５クロック信号線を含み、
前記第１クロック信号線による第１クロック信号、第２クロック信号線による第２クロック信号、及び第３クロック信号線による第３クロック信号はデューティ比が同じであり、前記第４クロック信号線による第４クロック信号と第５クロック信号線による第５クロック信号はデューティ比が同じであり、且つ前記第４クロック信号のデューティ比は第１クロック信号のデューティ比より小さく、
前記第２クロック信号は第１クロック信号より設定時間長遅延し、前記第３クロック信号は第２クロック信号より設定時間長遅延し、それにより前記第１クロック信号、第２クロック信号及び第３クロック信号は同時に第１電圧であるものではなく、前記第４クロック信号と第５クロック信号は同時に第２電圧であるものではなく、前記第１電圧は第２電圧と異なる、請求項１～１１のいずれか１項に記載の表示基板。

【請求項13】

いずれか段階のシフトレジスタユニットは、第１出力回路が前記第１クロック信号線、第２クロック信号線及び第３クロック信号線に接続され、第２出力回路が前記第１グループのクロック信号線における２本のクロック信号線及び前記第２グループのクロック信号線における１本のクロック信号線に接続される、請求項１２に記載の表示基板。

【請求項14】

前記第１グループのクロック信号線は第１サブグループクロック信号線と第２サブグループクロック信号線を含み、前記第２グループのクロック信号線は第３サブグループクロック信号線と第４サブグループクロック信号線を含み、
前記第１方向において、前記第１サブグループクロック信号線と第２サブグループクロック信号線は間隔を置いて配列され、前記第３サブグループクロック信号線と第４サブグループクロック信号線は間隔を置いて配列される、請求項１３に記載の表示基板。

【請求項15】

請求項１～１４のいずれか１項に記載の表示基板を備える表示基板。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００９６

【補正方法】変更

【補正の内容】

【0096】

ブートストラップ出力段階Ｓ２において、第１ノイズ除去制御トランジスタＭ１１と第４ノイズ除去制御トランジスタＭ１４は第１出力端ＯＵＴ１の低レベル信号の制御下でいずれもターンオンする。第２電源端Ｖ２は高レベル信号を第１ノイズ除去制御ノードＰＤ１と第２ノイズ除去制御ノードＰＤ２に提供する。第２ノイズ除去制御ノードＰＤ２は第３クロック信号線ＧＣＫ３による高レベル信号の制御下でターンオフする。第３ノイズ除去制御トランジスタＭ１３は第２ノイズ除去制御ノードＰＤ２の高電位の制御下でターンオフし、第３出力トランジスタＭ１５は第１ノイズ除去制御ノードＰＤ１の高電位の制御下でターンオフする。第４出力トランジスタＭ１６は第１ノードＮ１の低電位の制御下でターンオンし、第４クロック信号線ＧＣＢ１は高レベル信号を第２出力端ＯＵＴ２に提供する。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】０１４５

【補正方法】変更

【補正の内容】

【0145】

幾つかの例示的な実施形態では、第１制御トランジスタＭ１は活性層１１０、制御極１１３、第１極１１１及び第２極１１２を含む。活性層１１０はチャネル領域１１０ａ、第１ドープ領域１１０ｂ及び第２ドープ領域１１０ｃを含む。第１制御トランジスタＭ１の制御極１１３と第２制御トランジスタＭ２の制御極１２３は一体化構造である。第１制御トランジスタＭ１の制御極１１３は垂直設置される２つの第２ビアＨ６を介して第１クロック信号線ＧＣＫ１に接続される。第１制御トランジスタＭ１の第１極１１１は並列設置される３つの第１ビアＫ１４を介して活性層１１０の第１ドープ領域１１０ｂに接続され、更に第２ビアＨ４を介して第７制御トランジスタＭ９の制御極１９３に接続される。第１制御トランジスタＭ１の第２極１１２は２＊３アレイに配列される６つの第１ビアＫ１５を介して活性層１１０の第２ドープ領域１１０ｃに接続される。第１制御トランジスタＭ１の第２極１１２、第２制御トランジスタＭ２の第１極１２１及び第８制御トランジスタＭ１０の第２極２０２は一体化構造である。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】０１５０

【補正方法】変更

【補正の内容】

【0150】

幾つかの例示的な実施形態では、第５制御トランジスタＭ７は活性層１７０、制御極１７３、第１極１７１及び第２極１７２を含む。活性層１７０はチャネル領域１７０ａ、第１ドープ領域１７０ｂ及び第２ドープ領域１７０ｃを含む。第５制御トランジスタＭ７の第２極１７２は第１ビアＫ８を介して活性層１７０の第２ドープ領域１７０ｃに接続され、更に第２ビアＨ２を介して第６制御トランジスタＭ８の制御極１８３に接続される。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】０１５９

【補正方法】変更

【補正の内容】

【0159】

幾つかの例示的な実施形態では、第１ノイズ除去制御トランジスタＭ１１は活性層２１０、制御極２１３ａと２１３ｂ、第１極２１１及び第２極２１２を含む。活性層２１０はチャネル領域２１０ａ１、２１０ａ２、２１０ａ３、第１ドープ領域２１０ｂ及び第２ドープ領域２１０ｃを含む。第１ノイズ除去制御トランジスタＭ１１の活性層２１０と第２ノイズ除去制御トランジスタＭ１２の活性層２２０は一体化構造であり、且つ活性層２１０の第２ドープ領域２１０ｃは活性層２２０の第２ドープ領域２２０ｃに接続される。第１ノイズ除去制御トランジスタＭ１１の制御極２１３ａと２１３ｂ、及び第４ノイズ除去制御トランジスタＭ１４の制御極２４３ａと２４３ｂは一体化構造であり、且つ第２ビアＨ１６を介して第４接続電極５０４に接続される。第４接続電極５０４は第３ビアＤ５を介して第１出力端ＯＵＴ１に接続され得る。第１ノイズ除去制御トランジスタＭ１１の第１極２１１は第１ビアＫ２１を介して活性層２１０の第１ドープ領域２１０ｂに接続される。第１ノイズ除去制御トランジスタＭ１１の第２極２１２は２＊２アレイに配列される４つの第１ビアＫ２０を介して活性層２１０の第２ドープ領域２１０ｃに接続され、更に第２ビアＨ１２を介して第３コンデンサＣ３の第１電極３０３に接続される。第１ノイズ除去制御トランジスタＭ１１の第１極２１１と第４ノイズ除去制御トランジスタＭ１４の第１極２４１は一体化構造である。第１ノイズ除去制御トランジスタＭ１１の第２極２１２と第２ノイズ除去制御トランジスタＭ１２の第２極２２２は一体化構造である。

【手続補正6】

【補正対象書類名】明細書

【補正対象項目名】０１６３

【補正方法】変更

【補正の内容】

【0163】

幾つかの例示的な実施形態では、第３出力トランジスタＭ１５は活性層２５０－１と２５０－２、制御極２５３、第１極２５１及び第２極２５２を含む。活性層２５０－１はチャネル領域２５０－１ａ、第１ドープ領域２５０－１ｂ及び第２ドープ領域２５０－１ｃを含む。活性層２５０－２はチャネル領域２５０－２ａ、第１ドープ領域２５０－２ｂ及び第２ドープ領域２５０－２ｃを含む。第３出力トランジスタＭ１５の活性層２５０－１と第４出力トランジスタＭ１６の活性層２６０－１は一体化構造であり、且つ活性層２５０－１の第２ドープ領域２５０－１ｃは活性層２６０－１の第４ドープ領域２６０－１ｅに接続される。第３出力トランジスタＭ１５の活性層２５０－２と第４出力トランジスタＭ１６の活性層２６０－２は一体化構造であり、且つ活性層２５０－２の第２ドープ領域２５０－２ｃは活性層２６０－２の第４ドープ領域２６０－２ｅに接続される。第３出力トランジスタＭ１５の制御極２５３と第４コンデンサＣ４の第１電極３０４は一体化構造である。

【手続補正7】

【補正対象書類名】明細書

【補正対象項目名】０１７２

【補正方法】変更

【補正の内容】

【0172】

幾つかの例示的な実施形態では、図５～図７Ｆに示すように、第６ｎ＋２段階のシフトレジスタユニットの第１制御トランジスタＭ１の制御極１１３は第２ビアを介して第２クロック信号線ＧＣＫ２に接続され得ており、第３コンデンサＣ３の第２電極４０３は第２ビアを介して第２クロック信号線ＧＣＫ２に接続され得る。第３制御トランジスタＭ５の制御極と第２ノイズ除去制御トランジスタＭ１２の制御極は一体化構造であり、且つ第２ビアを介して第１クロック信号線ＧＣＫ１に接続され得る。第２接続電極５０２は第３クロック信号線ＧＣＫ３に接続され得ており、第２接続電極５０２は第８制御トランジスタＭ１０の第１極２０１及び第１出力トランジスタＭ３の第１極１３１に接続される。第４出力トランジスタＭ１６の第１極２６１は第３接続電極５０３を介して第５クロック信号線ＧＣＢ２に接続される。

【手続補正8】

【補正対象書類名】明細書

【補正対象項目名】０２１５

【補正方法】変更

【補正の内容】

【0215】

幾つかの例示的な実施形態では、図１０に示すように、表示基板に平行する平面内において、第１方向Ｘにおいて、第２初期信号線ＳＴＶＥは第１初期信号線ＳＴＶＯと第４電源線ＰＬ２ａとの間に位置し、第１グループのクロック信号線は第１電源線ＰＬ１ａと第２電源線ＰＬ２ｂとの間に位置し、第３電源線ＰＬ１ｂは第２電源線ＰＬ２ｂと第２グループのクロック信号線との間に位置する。第１グループのクロック信号線は第１サブグループクロック信号線と第２サブグループクロック信号線を含む。第１サブグループクロック信号線と第２サブグループクロック信号線は第１方向Ｘにおいて間隔を置いて配列される。該例では、第１サブグループクロック信号線は第１クロック信号線ＧＣＫＯ１、第２クロック信号線ＧＣＫＯ２及び第３クロック信号線ＧＣＫＯ３を含み、第２サブグループクロック信号線は第６クロック信号線ＧＣＫＥ１、第７クロック信号線ＧＣＫＥ２及び第８クロック信号線ＧＣＫＥ３を含む。第１電源線ＰＬ１ａから第２電源線ＰＬ２ｂへの第１方向Ｄ１において、第１クロック信号線ＧＣＫＯ１、第６クロック信号線ＧＣＫＥ１、第２クロック信号線ＧＣＫＯ２、第７クロック信号線ＧＣＫＥ２、第３クロック信号線ＧＣＫＯ３及び第８クロック信号線ＧＣＫＥ３は順次に配列される。第２グループのクロック信号線は第３サブグループクロック信号線と第４サブグループクロック信号線を含む。第３サブグループクロック信号線は第４クロック信号線ＧＣＢＯ１と第５クロック信号線ＧＣＢＯ２を含み、第４サブグループクロック信号線は第９クロック信号線ＧＣＢＥ１と第１０クロック信号線ＧＣＢＥ２を含む。第２出力回路から離れる第１方向Ｄ１において、第４クロック信号線ＧＣＢＯ１、第９クロック信号線ＧＣＢＥ１、第５クロック信号線ＧＣＢＯ２及び第１０クロック信号線ＧＣＢＥ２は順次に配列される。ただし、本実施例はそれを限定しない。幾つかの例では、第１サブグループクロック信号線と第２サブグループクロック信号線は第１方向に沿って順次に配列され得る。第３サブグループクロック信号線と第４サブグループクロック信号線は第１方向に沿って順次に配列され得る。

【国際調査報告】