特表 2024-523895 オプトエレクトロニクスデバイス及びその処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-02

(54)【発明の名称】オプトエレクトロニクスデバイス及びその処理方法

(51)【国際特許分類】

   H01L 33/06 20100101AFI20240625BHJP

   H01L 33/32 20100101ALI20240625BHJP

   H01L 33/30 20100101ALI20240625BHJP

【ＦＩ】

H01L33/06

H01L33/32

H01L33/30

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023577703

(86)(22)【出願日】2021-06-18

(85)【翻訳文提出日】2024-02-13

(86)【国際出願番号】 EP2021066697

(87)【国際公開番号】W WO2022263000

(87)【国際公開日】2022-12-22

(81)【指定国・地域】

(71)【出願人】

【識別番号】599133716

【氏名又は名称】エイエムエス－オスラム インターナショナル ゲーエムベーハー

【氏名又は名称原語表記】ａｍｓ－ＯＳＲＡＭ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＧｍｂＨ

【住所又は居所原語表記】Ｌｅｉｂｎｉｚｓｔｒａｓｓｅ ４， Ｄ－９３０５５ Ｒｅｇｅｎｓｂｕｒｇ， Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】110002952

【氏名又は名称】弁理士法人鷲田国際特許事務所

(72)【発明者】

【氏名】ワン ヘン

【テーマコード（参考）】

5F241

【Ｆターム（参考）】

5F241AA03

5F241CA05

5F241CA37

5F241CA40

5F241CA74

5F241CB11

5F241CB25

(57)【要約】

オプトエレクトロニクスデバイスは、層スタックを有する半導体本体であって、層スタックは、第１の領域と、層スタックの側壁まで延在する周囲の第２の領域とを有する半導体本体を含む。層スタックは、第１のｎドープ層と、第１のｎドープ層に配置された量子ウェル構造と、量子ウェル構造に配置されたｐドープ層とを含む。量子ウェル構造は、層スタックの第１の領域内部の側面に沿って延在する。さらに、量子ウェル構造は、層スタックの側壁に対する側面に対して、ｎドープ層及びｐドープ層の一方の傾斜面で、第２の領域内部に延在し、第２の領域内部の量子ウェル構造の厚さは、第１の領域内部の量子ウェル構造の厚さよりも小さい。
【選択図】図２

【特許請求の範囲】

【請求項1】

オプトエレクトロニクスデバイスであって、
層スタックを有する半導体本体であって、前記層スタックは、第１の領域と、前記層スタックの側壁まで延在する周囲の第２の領域とを有し、前記層スタックは、
第１のｎドープ層と、
前記第１のｎドープ層に配置された量子ウェル構造と、
前記量子ウェル構造に配置されたｐドープ層と、
を備える前記半導体本体を備え、
前記量子ウェル構造は、前記層スタックの前記第１の領域内部の側面に沿って延在し、
前記量子ウェル構造は、前記層スタックの前記側壁に対する前記側面に対して、前記ｎドープ層及び前記ｐドープ層の一方の傾斜面で前記第２の領域内部に延在し、前記第２の領域内部の前記量子ウェル構造の厚さは、前記第１の領域内部の前記量子ウェル構造の厚さよりも小さい、前記オプトエレクトロニクスデバイス。

【請求項2】

前記第１の領域における前記量子ウェル構造のバンドギャップは、前記第２の領域における前記量子ウェル構造のバンドギャップよりも小さい、請求項１に記載のオプトエレクトロニクスデバイス。

【請求項3】

前記量子ウェル構造が、量子ウェル障壁によって分離された第１の量子ウェルと第２の量子ウェルとを含む、または、
前記量子ウェル構造は、２つの量子ウェル障壁の間に配置された第１の量子ウェルを含む、請求項１または２に記載のオプトエレクトロニクスデバイス。

【請求項4】

前記量子ウェル構造は、少なくとも前記第１の領域において前記ｎドープ層及び／または前記ｐドープ層に隣接する真性層を含む、請求項１～３のいずれか一項に記載のオプトエレクトロニクスデバイス。

【請求項5】

前記第２の領域内部の前記量子ウェル構造の厚さは、前記傾斜面と前記側面との間の傾斜角に基づく、請求項１～４のいずれか一項に記載のオプトエレクトロニクスデバイス。

【請求項6】

側面に平行な前記傾斜面の直径は、前記第１の領域内部の前記量子ウェル構造に向かう距離の増加に伴って増加する、請求項１～５のいずれか一項に記載のオプトエレクトロニクスデバイス。

【請求項7】

前記ｎドープ層の前記傾斜面及び／または前記第２の領域内部の前記ｎドープ層の傾斜面に隣接するエリアは、前記量子ウェル構造に隣接する前記ｎドープ層の前記第１の領域のドーパント濃度よりも大きいドーパント濃度を含む、請求項１～６のいずれか一項に記載のオプトエレクトロニクスデバイス。

【請求項8】

前記層スタックの前記側壁がメサ構造を含む、請求項１～７のいずれか一項に記載のオプトエレクトロニクスデバイス。

【請求項9】

前記第２の領域内部の前記量子ウェル構造に堆積されたｐ型ドーパントをさらに含み、その量子ウェル混合を引き起こす、請求項１～８のいずれか一項に記載のオプトエレクトロニクスデバイス。

【請求項10】

前記ｐ型ドーパントが部分的に前記ｎドープ層内に延在し、前記ｎドープ層に向かう空乏領域のシフトを引き起こす、請求項９に記載のオプトエレクトロニクスデバイス。

【請求項11】

前記ｎドープ層及び／または前記ｐドープ層が、
－ＧａＮ、
－ＡｌＧａＮ、
－ＡｌＧａＩｎＰ、
－ＡｌＧａＩｎＮ、及び
－ＡｌＧａＰからなる群から選択されるベース材料を含む、請求項１～１０のいずれか一項に記載のオプトエレクトロニクスデバイス。

【請求項12】

オプトエレクトロニクスデバイスを処理する方法であって、
成長基板を設けるステップと、
前記成長基板に第１のドープ、特にｎドープ層スタックを堆積するステップと、
前記第１のドープ層スタックを、９０°未満、特に４０°から７５°の範囲の角度を有する傾斜した側壁によって囲まれた上部部分を設けるべくメサ構造化するステップと、
量子ウェル構造を前記メサ構造化の第１のドープ層に堆積し、前記傾斜した側壁の前記量子ウェル構造の厚さが、前記上部部分の前記量子ウェル構造の厚さよりも薄くなるようにするステップと、
第２のドープ、特にｐドープ層スタックを前記量子ウェル構造に堆積するステップと、
前記第２のドープ層スタックに構造化マスクを堆積するステップと、
前記オプトエレクトロニクスデバイスを、前記傾斜面の前記量子ウェル構造のエッジ部分を露出するその側壁を設けるよう、メサ構造化するステップと、を含む、前記方法。

【請求項13】

前記第１のドープ層スタックをメサ構造化するステップが、
第１のマスク層を前記第１のドープ層スタックに堆積することと、
前記上部部分を取り囲む前記第１のドープ層スタックのエリアが露出されるように前記第１のマスク層を構造化することと、
前記露出したエリアの材料を除去して前記傾斜面を形成することと、を含む、請求項１２に記載の方法。

【請求項14】

前記第２のドープ層スタックに構造化マスクを堆積するステップが、
第２のマスク層を前記第２のドープ層スタックに堆積することと、
前記第２のマスク層を、前記第２のドープ層スタックのエリアが、突出部において前記上部部分を取り囲み、前記上部部分を取り囲むエリアが露出されるように構造化することと、
前記露出したエリアの材料を除去することと、を含む、請求項１２または１３に記載の方法。

【請求項15】

前記第１のドープ層スタックまたは前記第２のドープ層スタックを堆積するステップが、
半導体ベース材料を、特に、それぞれの異なるドーパント濃度を有するＭＯＣＶＤまたはＭＯＶＰＥプロセスを用いて堆積すること、を含む、請求項１２～１４のいずれか一項に記載の方法。

【請求項16】

前記第１のドープ層スタック及び／または前記第２のドープ層スタックを堆積するステップは、それぞれの第１及び／または第２のドープ層スタックのベース材料の真性層を堆積することを含み、前記真性層は前記量子ウェル構造に隣接する、請求項１２～１５のいずれか一項に記載の方法。

【請求項17】

前記量子ウェル構造を堆積するステップが、
それぞれの量子ウェル障壁層の間に１つ以上の量子層を堆積するステップであって、前記量子ウェル障壁層は、前記量子ウェル層よりも大きなバンドギャップを有する、前記堆積するステップを含む、請求項１２～１６のいずれか一項に記載の方法。

【請求項18】

前記量子ウェル層構造の厚さは、前記第１のドープ層スタックの前記側壁と前記第１のドープ層スタックの上部平面との間の傾斜角に基づく、請求項１２～１５のいずれか一項に記載の方法。

【請求項19】

前記オプトエレクトロニクスデバイスの前記側壁と前記第１のドープ層スタックの上面との間の角度は、前記第１のドープ層スタックの前記傾斜した側壁と前記第１のドープ層スタックの前記上面との間の角度よりも大きい、請求項１２～１６のいずれか一項に記載の方法。

【請求項20】

第２のドープ層スタックを堆積するステップが、
第３のマスク層を前記第２のドープ層スタックの上部に堆積することと、
前記第３のマスク層を、前記第２のドープ層スタックの、前記上部部分を突出部において取り囲むエリアが、前記露出される堆積されたところを拡散するように構造化することと、
ｐ型ドーパントを前記露出されたエリアに拡散させ、前記ｐ型ドーパントが前記傾斜した側壁の前記量子ウェル構造内部にＱＷＩを引き起こすことと、を含む、請求項１２～１９のいずれか一項に記載の方法。

【請求項21】

前記拡散するステップが、
第１の温度で、前記露出したエリアに前記ｐ型ドーパントを堆積することと、
前記堆積されたｐ型ドーパントを第２の温度で前記露出したエリアに拡散させることであって、前記第２の温度は任意選択に前記第１の温度よりも高い、前記拡散させることと、を含む、請求項２０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、オプトエレクトロニクスデバイス及びその処理方法に関する。

【背景技術】

【0002】

μ－ＬＥＤと称する小型及び超小型のオプトエレクトロニクスデバイスを製造する間に、様々なオプトエレクトロニクス構成要素を相互に分離するために、メサ構造が画定され、作り出される。これらのメサ構造に沿って、デバイスを分離することができる。小型及び超小型のデバイスでは、周囲メサとメサ自体の周囲部との間にあるエリアが、エリア／周囲部の比を小さくする。すなわち、オプトエレクトロニクス構成要素の縁端部は、囲みエリアに比べると比較的大きい。

【0003】

その結果、結晶損傷、表面効果及び他の効果により、比較的大量の非放射再結合中心が縁端部に沿って生じる。したがって、放射再結合／非放射再結合の比率によって与えられる内部量子効率（ＩＱＥ）は、デバイスの大きさが減少すると、低下する。ＩｎＧａＡｌＰ材料系に基づく赤色発光μ－ＬＥＤは、表面再結合速度及びキャリア拡散の長さがＩｎＧａＮに対してよりもはるかに高いので、この問題を最も被っている。したがって、３０μｍ未満の寸法を有する高効率のμ－ＬＥＤは、実現が困難であることが判明した。

【0004】

上記の効果に対抗するために、Ｚｎを拡散させることにより、超小型ＩｎＧａＡｌＰオプトエレクトロニクスデバイスの効率を高めて、量子ウェルインターミキシング（ＱＷＩ）を達成させることが提案された。

【0005】

そのようなＱＷＩは、後続のプロセスステップで画定されるオプトエレクトロニクスデバイスの外側の領域に属するエリアで発生する。ＱＷＩは、メサの縁端部及びデバイスの側壁に近いこの外側の領域で量子ウェルのバンドギャップを拡大して、両紙ウェル内の電荷キャリアが量子ウェルの近傍の外側デバイス表面にもはや到達できないようにし、その結果、超小型ＩｎＧａＡｌＰ ＬＥＤの効率が向上する。

【0006】

ＱＷＩは、特に低い駆動電流において、μ－ＬＥＤの効率の有意な改善をもたらした。しかしながら、表面再結合は低減されるが、完全には抑制されないと示されている。

【0007】

したがって、本開示の目的は、オプトエレクトロニクス構成要素の効率をさらに向上させることである。

【発明の概要】

【0008】

本発明者が提案する概念は、メサ構造または側壁の近くでより薄い傾斜の量子ウェルを成長させることによって、表面に対して量子ウェルにおいてキャリアを防止することである。傾斜した量子ウェルは、μ－ＬＥＤの中心よりも薄く、したがって、より高いバンドギャップを含む。したがって、電荷キャリアは、中央量子ウェルと傾斜した薄い量子ウェルとの間のバンドギャップの差によって作り出される障壁によって側壁表面に対して防止される。このアプローチは、表面再結合を低減し、μ－ＬＥＤの高効率を達成する。そのようなエリアでＱＷＩを生成するために側壁の近くでの追加のＺｎ拡散と組み合わせると、さらに高い改善された効率が達成される。

【0009】

態様では、層スタックを有する半導体本体を含むオプトエレクトロニクスデバイスが提供される。層スタックの側壁まで延びる第１の領域及び周囲の第２の領域が画定される。層スタックはまた、第１のｎドープ層と、第１のｎドープ層に配置された量子ウェル構造と、量子ウェル構造に配置されたｐドープ層とを含む。

【0010】

本発明によれば、量子ウェル構造は、第１の領域内部の第１のｎドープ層の上部の側面に沿って延び、また、ｎドープ層及びｐドープ層の一方の傾斜面の第２の領域内部において、層スタックの側壁に対する側面に関して延びる。言い換えれば、量子ウェル構造は、ドープ層、特にｎドープ層の１つの傾斜面に従う。その結果、傾斜に起因して、第２の領域内部の量子ウェル構造の厚さは、第１の領域内部の量子ウェル構造の厚さよりも薄い。

【0011】

いくつかの態様では、第１の領域における量子ウェル構造のバンドギャップは、第２の領域における量子ウェル構造のバンドギャップよりも小さい。したがって、電荷キャリアは、メサ及び側壁に隣接する第２の領域において、より大きなバンドギャップに面し、該エリアに到達することが効果的に抑止される。

【0012】

量子ウェル構造は、量子ウェル障壁によって分離された第１の量子ウェルと第２の量子ウェルとを含み得る。この点に関して、量子ウェル構造は、複数の量子ウェルと複数の量子ウェル障壁とが互いの上に積み重ねられた多重量子ウェルを含み得る。

【0013】

いくつかの態様では、量子ウェル構造は、ｎドープ層及び／またはｐドープ層に隣接する、少なくとも第１の領域における真性層を含む。換言すれば、第１の領域内部で、それぞれのドープ層と量子ウェル構造との間に真性層を配置することができる。

【0014】

得られる量子ウェル構造の厚さは、ドープ層の傾斜によって異なる。第２の領域内部の量子ウェル構造の厚さは、傾斜面と側面との間の傾斜角に基づく。この点に関して、傾斜面の直径は、量子ウェル構造までの距離の増加に伴って変化し、増加する。特に、側面に平行な傾斜面の直径は、第１の領域内部の量子ウェル構造に向かって距離が増加するにつれて増加する。

【0015】

いくつかの他の態様では、傾斜面を有するｎドープ層内部のドーパント濃度は変動し得る。この点に関して、量子ウェル構造が放射再結合に適しているので、平坦な上面に近い高濃度を確保することが有用であり得る。したがって、第２の領域内部の傾斜面ｎドープ領域及び／または傾斜面ｎドープ領域に隣接するエリアは、第１の領域の量子ウェル構造に隣接するｎドープ層のドーパント濃度よりも低いドーパント濃度を含むことができる。

【0016】

いくつかの他の態様では、層スタックの側壁は、メサ構造を含む。ドープ層は、異なるまたは同じベース材料を含むことができ、非限定的な例として、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＰ、ＡｌＧａＩｎＮ及びＡｌＧａＰの１つまたは複数から選択することができる。他の材料も使用され得る。第２の領域の幅は、異なる材料に従って調整される必要がある。

【0017】

いくつかのさらなる態様は、追加のＱＷＩに関し、したがって、電荷キャリアが外縁に到達するのを防止する所望の効果をさらに改善する。いくつかの態様では、ｐ型ドーパントが第２の領域内部の量子ウェル構造に堆積され、その量子ウェル混合を引き起こす。ｐドーパントは、ｐドープ層側を形成する量子ウェル構造上に拡散されたＺｎであってもよい。いくつかのさらなる態様では、ｐ型ドーパントは、ｎドープ層内に部分的に延在し、ｎドープ層に向かう空乏領域のシフトを引き起こす。

【0018】

いくつかの他の態様は、オプトエレクトロニクスデバイスを処理するための方法に関する。提案された方法の第１のステップにおいて、成長基板が設けられる。次いで、第１のドープされた、特にｎドープされた層スタックが、成長基板に堆積される。第１のドープ層スタックは、９０°未満、特に４０°～７５°の範囲の角度を有する傾斜した側壁によって囲まれた上部を設けるべくメサ構造化される。続いて、量子ウェル構造が、メサ構造の第１のドープ層に堆積され、傾斜した側壁の量子ウェル構造の厚さが、上部の量子ウェル構造の厚さよりも小さくなるようにする。

【0019】

量子ウェル構造の堆積中に、材料が上部層及び傾斜面に配置され、その結果、第１の層スタックの上面における堆積速度が側壁における堆積速度よりも速くなる。したがって、傾斜した側壁の量子ウェル構造の厚さは、上部の厚さに比べて減少している。第２のドープされた、特にｐドープされた層スタックが、量子ウェル構造に設けられる。ｐドープ層スタックは、平坦な表面を含み得る、または堆積の後にその表面は平坦化され得る。続いて、構造化されたマスクが、第２のドープされた層スタックに堆積され、その後、傾斜面の量子ウェル構造のエッジ部分を露出するその側壁を設けるようにメサ構造化される。

【0020】

結果として得られる構造は、傾斜面の量子ウェルのバンドギャップの効率的な変化をもたらし、電荷キャリアがメサのエッジに到達するのを防止する。いくつかのさらなる態様では、第１のドープ層スタックをメサ構造化するステップは、第１のドープ層スタックに第１のマスク層を堆積するステップと、その後、上部部分を取り囲む第１のドープ層スタックのエリアが露出されるように第１のマスク層を構造化するステップとを含む。次に、露出エリアの材料を除去して傾斜面を形成する。除去は、より多くの材料が残りの構造化されたマスク材料からより大きな距離で除去されるという点で不均一であってもよい。このプロセスは、第１のドープ層の傾斜した側壁を生成する。

【0021】

同様に、オプトエレクトロニクスデバイスの形状を規定する第２のメサ構造を処理することができる。態様では、構造化マスクを第２のドープ層スタックに堆積することは、第２のマスク層を第２のドープ層スタックに堆積するステップを含む。その後、第２のマスク層は、第２のドープ層スタックのエリアが、突出部において上部を取り囲み、上部を取り囲むエリアが露出されるように構造化される。最後に、露出したエリアにおいて材料が除去される。

【0022】

ドープ層の生成には、異なる堆積方法、例えば、ＭＯＣＶＤまたはＭＯＶＰＥプロセスを使用することができる。それぞれのドープ層のためのベース材料の堆積中、それぞれのドーパントの濃度は変化し得、ドーピングテープ及びその濃度の調整を可能にし得る。

【0023】

この点に関して、第１のドープ層スタック及び／または第２のドープ層スタックを堆積するステップは、それぞれの第１及び／または第２のドープ層スタックのベース材料の真性層を堆積することを含むことができ、真性層は量子ウェル構造に隣接する。

【0024】

いくつかのさらなる態様は、量子ウェル構造の生成に関する。例えば、量子ウェル構造を堆積するステップは、それぞれの量子ウェル障壁層の間に１つ以上の量子ウェル層を堆積するステップを含むことができ、量子ウェル障壁層は、量子ウェル層よりも大きなバンドギャップを有する。

【0025】

既に指摘したように、量子ウェル層構造の厚さは、第１のドープ層スタックの側壁と第１のドープ層スタックの上部平面との間の傾斜角に基づく。結果として、第１のドープ層の上部の量子ウェル構造と側壁の量子ウェル構造との間のバンドギャップの差は、傾斜角によって調整することができ、それはひいては、第１のメサ構造化の間に制御することができる。

【0026】

この態様に加えて、オプトエレクトロニクスデバイスの側壁と第１のドープ層スタックの上面との間の角度は、第１のドープ層スタックの傾斜した側壁と第１のドープ層スタックの上面との間の角度よりも大きい。言い換えれば、オプトエレクトロニクスデバイスは、傾斜した量子ウェル構造が配置される第１のドープ層の側壁よりも急な側壁を有する。

【0027】

いくつかのさらなる態様は、デバイスのメサに近接する追加の支持ＱＷＩを生成するプロセスに関する。いくつかの態様では、第２のドープ層スタックを堆積するステップは、第２のドープ層スタックの上部に第３のマスク層を堆積することを含む。第３のマスク層は、第２のドープ層スタックの、上部を突出部において取り囲むエリアが露出されるように構造化される。言い換えれば、マスクは、平面量子ウェル構造を含む上部の突出部を覆うことができる。ｐ型ドーパント、例えばＺｎは、その後、ｐ型ドーパントが傾斜した側壁の量子ウェル構造内部にＱＷＩを引き起こすように、露出したエリアに堆積される。

【0028】

この目的のため、及びＱＷＩプロセスのより良好な制御を達成するために、拡散するステップは、第１の温度で露出されたエリアにｐ型ドーパントを堆積すること、及び、次いで後続的に、第２の温度で露出されたエリアに、堆積されたｐ型ドーパントを拡散することを含み、第２の温度は任意選択に第１の温度よりも高い。

【0029】

提案する原理によるさらなる態様及び実施形態は、添付の図面に関連して詳細に説明される様々な実施形態及び実施例との関連で明らかになるであろう。

【図面の簡単な説明】

【0030】

【図1】オプトエレクトロニクスデバイスの概略図を示す。

【図2】本開示のいくつかの態様によるオプトエレクトロニクスデバイスの詳細な図を示す。

【図3A】本開示のいくつかの態様によるオプトエレクトロニクスデバイスの処理方法の様々なステップを示す。

【図3B】本開示のいくつかの態様によるオプトエレクトロニクスデバイスの処理方法の様々なステップを示す。

【図3C】本開示のいくつかの態様によるオプトエレクトロニクスデバイスの処理方法の様々なステップを示す。

【図3D】本開示のいくつかの態様によるオプトエレクトロニクスデバイスの処理方法の様々なステップを示す。

【図3E】本開示のいくつかの態様によるオプトエレクトロニクスデバイスの処理方法の様々なステップを示す。

【図3F】本開示のいくつかの態様によるオプトエレクトロニクスデバイスの処理方法の様々なステップを示す。

【図3G】本開示のいくつかの態様によるオプトエレクトロニクスデバイスの処理方法の様々なステップを示す。

【図3H】本開示のいくつかの態様によるオプトエレクトロニクスデバイスの処理方法の様々なステップを示す。

【図3I】本開示のいくつかの態様によるオプトエレクトロニクスデバイスの処理方法の様々なステップを示す。

【発明を実施するための形態】

【0031】

以下の実施形態及び実施例は、提案する原理による異なる態様及びそれらの組み合わせを開示する。実施形態及び実施例は、必ずしも正確な縮尺ではない。同様に、個々の態様を強調するために、異なる要素を拡大または縮小して表示する場合がある。図に示した実施形態及び実施例の個々の態様は、これが本発明による原理と矛盾することなく、それ以上説明せずに、互いに組み合わせることが可能であることは自明である。いくつかの態様は規則的な構造または形態を示す。実際には、本発明の着想と矛盾することなく、理想形とのわずかな違いや理想形からの逸脱が生じることがあることに留意されたい。

【0032】

さらに、個々の図面及び態様は、必ずしも正しい大きさで示されているわけではなく、個々の要素間の比率も本質的に正しい必要はない。いくつかの態様は、それらを拡大して示すことによって強調される。しかしながら、「上」、「上」、「下」、「より大きい」、「より小さい」などの用語は、図中の要素に関して正しく表されている。したがって、要素間のそのような関係を図に基づいて推定することができる。

【0033】

図１は、従来のオプトエレクトロニクスデバイスのいくつかの問題を示すオプトエレクトロニクスデバイスを示す。オプトエレクトロニクスデバイスは、基板１０上に成長され、ｎドープ層スタック１１及びｐドープ層スタック１３を含む。ｎドープ層スタック１１とｐドープ層スタック１３との間には、量子ウェル構造１２が配置されている。ほとんどの層スタック１１及び１３は、異なる濃度を有する同じドーパント型の異なる個々の層を含むことができる。例えば、ｎドープ層スタック１１は、基板１０に隣接する高度にｎドープされた電流分配層を含む、異なる濃度のいくつかのｎドープ層を含むことができる。同様に、ｐドープ層スタック１３は、上部透明層１４に隣接する、本明細書には示されていない電流分配層を含み得る。上部透明層１４は、導電性透明層、例えば、層スタック１３内部の電流分配層に向けて電荷キャリアを輸送するのに適したＩＴＯで作られたものとして実装することができる。

【0034】

量子ウェル構造１２は、対応する障壁層によって分離された複数の量子ウェル層を有する多重量子ウェルを含む。実装に応じて、ｐドープ層スタック１１及び１３は、量子ウェル構造１２に直接隣接して配置されてもよい。代替の実施形態では、量子ウェル層構造は、それぞれの層スタック１１または１３にそれぞれ隣接する１つまたは複数の真性層を含むことができる。この点に関して、真性層は、それぞれの層スタックと同じベース材料層を含むことができる。

【0035】

このようなオプトエレクトロニクスデバイスは、その製造プロセスの過程でメサ構造となり、それにより側壁１５を形成する。側壁１５は、いくつかの例では、絶縁層によって覆われるか、または他の方法で処理されて、滑らかな表面を設け、表面の近くの不純物を低減する。いくつかの実施形態では、それぞれのデバイスの側壁１５に近い外側部分は、エリア１２０の量子ウェル構造１２の縁部に近い量子ウェル混合領域を設けるために、追加の材料を含むこともできる。しかしながら、エリア１２０の量子ウェル構造１２のそれぞれの表面部分は、不純物及び非飽和結晶結合を含む。

【0036】

したがって、表面構造は、量子ウェル構造１２に挿入される電荷キャリアの非放射再結合を生じ得る。不純物及び表面を有するエリア１２０は、オプトエレクトロニクスデバイスの周囲に影響を与える。小さいデバイスでは、周囲エリア１２０の部分は、量子構造１２の中心部分に対して増加する。その結果、放射再結合に対する非放射再結合の量も増加し、デバイスの内部量子効率が低下する。

【0037】

本発明者らは、電荷キャリアがそれぞれの表面領域及びエリア１２０に到達することを防止し、したがって非放射再結合を低減し、内部量子効率を増加させる着想を、これより提案する。図２は、提案する原理によるオプトエレクトロニクスデバイスの一部を示すそれぞれの例を示す。

【0038】

オプトエレクトロニクスデバイスは、第１の中央領域１００と、第１の領域１００を取り囲む周囲領域１０１とに分割される。周囲領域１０１は、メサ１０２によって制限される。このデバイスは、基板１０を備え、その上に、中央領域にｎドープ層スタック１１を形成し、周囲領域１０１にｎドープ層スタック１１０’を形成する際に、ｎドープ層スタックが堆積される。従来のオプトエレクトロニクスデバイスにおける実施形態と同様に、領域１１及び１１０’の両方におけるｎドープ層スタックは、活性領域１２内への均一な電流分布及び注入をもたらすために、異なるドーパント濃度を有する異なる層を含むことができる。しかしながら、従来のデバイスとは対照的に、提案された原理によるオプトエレクトロニクスデバイスは、中央の第１の部分１００と、周囲の第２の部分１０１とに分離される。第２の部分１０１は、中央部分を取り囲み、オプトエレクトロニクスデバイスのメサ１０２とそれぞれの中央部分１００との間に配置される。

【0039】

図２の実施形態に示すように、ｎドープ層スタック１１０’の部分１１０’は、中央部分の隣接する層スタックと同じ濃度のドーパントを含むが、傾斜面も含む。該表面は、角度αで傾斜し、中央領域内の層スタック１１の部分１１０’の表面と上面１１５との間の角度として定義される。

【0040】

中央部分１００は、活性領域として量子ウェル構造１２を含み、それは、それぞれの量子ウェル障壁層１２２及び１２４によってそれぞれ分離された複数の量子ウェル層１２１、１２３及び１２５を含む。量子ウェル層１２１、１２３、及び１２５の厚みｄは等しく設定されているが、異なる値を選択することもできる。量子障壁１２０～１２４の厚みは、各量子ウェル層の厚みｄよりも若干大きく、異なる値に選ぶこともできる。量子障壁の材料は、量子層の材料とは異なる。量子ウェル層１２１、１２３及び１２５の所定の厚さｄは、それぞれの量子ウェル層に対して一定のバンドギャップを生じさせる。量子ウェル層の厚さは、それぞれのバンドギャップに直接影響を与えることが示されている。厚さｄが小さくなるほど、層の各バンドギャップが大きくなる。

【0041】

この効果は今や、提案された原理にしたがって、オプトエレクトロニクスデバイスの第２の周囲部分１０１における各量子ウェル層のバンドギャップの人工的な増加を生成及び作成するために使用される。この目的のために、量子ウェル構造及び活性領域１２の量子ウェル層は、周囲部分に沿って連続し、上部パネル表面１１５に対して同じ角度で傾斜している。

【0042】

その結果、層スタック１１の上面の第１の量子ウェル層１２１は、量子ウェル層１２１’として、部分１１０’の傾斜面に延在する。同様に、量子ウェル障壁１２１は、量子ウェル障壁１２１’として傾斜面に延在する。簡単に言えば、ｎドープ層スタック１１の上部層表面の量子ウェル構造１２は、層スタックの部分１１０’に沿って、傾斜面において連続している。しかしながら、角度αに起因して、それぞれの量子ウェルの厚さｄ’及び傾斜面の量子ウェル障壁は、変化し、薄くなる。傾斜面上の量子ウェル層、すなわち量子層１２１’、１２３’及び１２５’のより薄い厚さは、それぞれのバンドギャップの増加を引き起こす。厚さｄ’（並びに傾斜面の構造１２の全体の厚さ）は、角度αに依存し、一次的にｄ’＝ｄｘｃｏｓ（α）として表すことができる。

【0043】

したがって、周囲部分１０１に近づく電荷キャリアは、今度はより大きなバンドギャップに面し、傾斜面によって生じる追加のバンドギャップの差を克服することによってのみ、メサ構造１０２に近い表面エリアに到達することができる。この差は、周囲領域１０１の部分１１０’の表面の角度及び傾きによってある程度の広がりに調整される。傾きが大きいほど、差は大きくなる。

【0044】

最後に、領域１０１の円錐が最初に低ｐドープ材料で充填され、次いで、高ｐドープ材料が中央部分１００及び側部１０１で、層１３において成長される。前述のように、ｐドープ層は、電流分配層（本明細書では図示せず）を含み得る。しかし、電流分配層は、主に、中央部分１００の活性領域１２の上部（上方の突出部）に位置することが好適である。

【0045】

図３Ａ～３Ｉは、提案する原理のいくつかの態様によるオプトエレクトロニクスデバイスを設ける様々な製造及び処理ステップである。図３Ａにおいて、成長基板１０が設けられる。図示において、成長基板は、基板に製造されている異なるオプトエレクトロニクスデバイス間の境界及び後の分離線を示す目的を説明するために、別個の部分１０ａ、１０及び１０ｂに分割される。

【0046】

成長基板は、ベース材料に適するように選択される。成長基板１０は、ベース材料のその後の成長のためのいくつかの平滑化及び前処理層をさらに含む。図３Ｂに示す次のステップでは、層スタック１１が成長基板に堆積される。層スタック１１は、例えば電流分配及び注入層を設けるために、異なる濃度のｎ－型ドーパントを含む。この目的のために、堆積プロセスは、化学蒸着プロセスによって行われ、ドーパントとしての追加の金属原子またはイオンが誘導される。例えば、ｎ－型ドーパントとして、ＳｅｌｅｎｅまたはＴｅｌｌｕｒｉｃまたは他の適切な材料を使用することができる。ドーパント濃度は、堆積プロセス全体にわたってドーパント材料を変えることによって調整することができる。

【0047】

いくつかの実施形態では、層スタック１１は、最後に堆積された層としての最上層としてのベース材料の真性層を含む。

【0048】

図３Ｃにおいて、マスク層１９は、ｎドープ層スタック１１の上面に配置される。マスク層９０は、続いて、図３Ｄにおいて構造化されて、中央部分９０を有する構造化されたマスク層を形成し、露出部分９１によって取り囲まれる。その結果、中央部分９０を有する構造化マスクは、基板に成長したオプトエレクトロニクスデバイスの各々の第１及び第２の領域を画定する。続いて、周囲露出マスク部分９１を除去して、ｎドープ層の下にある部分を露出させる。

【0049】

図３Ｅに示される後続のステップにおいて、第１の浅いメサ構造９５は、露出されたエリア内にエッチングされ、したがって、ｎドープ層スタックの周囲部分１１０’の第２の領域１０１に傾斜面を画定する。結果を図３Ｄに示す。したがって、このプロセスでは、フォトリソグラフィステップを用いて、ｎドープ層スタックの第２の領域に傾斜面を設け、該スタックから材料を部分的に除去する。浅いメサ構造９５は、提案された原理のいくつかの態様にしたがって、後にオプトエレクトロニクスデバイスを形成するそれぞれの層スタック１１及び１１ａを取り囲む。部分１１０’の表面の傾斜角は、使用されるエッチング液及び種々のエッチングパラメータ次第である。図３Ｅに示すように、メサ構造９５は基板表面１０に到達せず、ｎドープ材料の小さな部分はエッチングされずに残る。

【0050】

浅いメサ構造９５を形成した後、残存するマスク層９０、９０ａを除去する。次のステップにおいて、活性領域を形成する量子ウェル構造１２の第１の層が、ｎドープ層スタックに堆積される。堆積プロセスの間、材料は、層スタック１１の上面と、部分１１０の側壁とで成長する。しかしながら、図３Ｆに示すように、上面における成長速度は、側壁における成長速度よりも速く、その結果、中央領域１００における層スタック１１の上面における厚さｄは、側壁部分１１０及び１１０ａと比較して大きくなる。厚さの差は、傾斜面の角度によって与えられる。一般的に言えば、厚さの差は、傾斜面と平面の上面とによって規定される角度が大きいほど、大きくなる。第１の近似では、厚さｄ’は、上記角度の余弦に比例する。

【0051】

堆積プロセスの間、浅いメサ構造は、量子ウェル構造の第１の層の材料で少なくとも部分的に充填され、ギャップをゆっくりと充填する。

【0052】

第１の量子ウェル層材料の堆積後、障壁層の材料は、第１の量子ウェル層材料の上に、上面層の上と浅いメサ構造９５の中の両方の上に堆積される。先の堆積プロセスと同様に、上面層での成長速度は、側壁よりも大きく、その結果、その上の厚さが大きくなる。再度結果を図３Ｇに示す。障壁層の材料及び量子層の材料を互いの上に堆積し、メサ構造をゆっくりと充填するプロセスは、所望の多重量子ウェル層構造が上面層及びメサ構造９５内に形成されるまで繰り返すことができる。

【0053】

この点に関して、メサ構造の深さ及びその横方向のサイズは、傾斜角を決定し、したがって、メサ構造内に堆積されたそれぞれの層材料の厚さを決定することに留意されたい。量子ウェル層及び量子ウェルエリア層の数がそれぞれのメサの深さに対して大きくなり過ぎる場合、メサ構造が過成長し、傾斜した表面の結果及びそれによって生じるバンドギャップの増加を低減する可能性がある。

【0054】

図３Ｈに示される後続のプロセスステップでは、ｐドープ層スタック１３が、量子ウェル構造１２を形成する最後の量子ウェル層１２３に堆積される。図３Ｈに示すように、量子構造１２は、量子ウェル障壁層１２２によって分離された２つの量子ウェル層１２１及び１２３を含む。各量子ウェル層の厚さは、中心領域における層スタック１１の上面の各層の厚さに比べて、浅いメサ構造９５内部で減少している。

【0055】

ｎドープ層スタック１１の堆積と同様に、ｐドープ層スタック１３は、中央領域の量子ウェル構造１２内への電荷注入のための電流分配層を設けるために、ドーパント濃度が変化するいくつかの異なる層を含む。ｐドープ層１３は、実質的に平坦な表面に達するまで、かつ少なくとも浅いメサ部分９５がｐドープ層１３のベース材料で完全に覆われるまで堆積される。ｐドープ層を低減させて表面を平滑化する。

【0056】

場合によっては、活性領域１２内へ電流及び注入の分配をもたらすために、特に中央部分にｐドーパントを導入することができる。加えて、ドーパントとしてのＺｎは、第２の領域における傾斜した量子ウェル構造において量子ウェルの混合をもたらすために、周囲の第２の領域に注入され得る。この目的のために、ここでは示されていないが、マスク層は、第１の領域がマスク材料によって覆われ、第１の領域に隣接する第２の領域のエリアが露出された状態で、ｐドープ層スタック１３に堆積される。次いで、ドーパントとしてのＺｎが、露出されたエリアに堆積され、その後、傾斜した量子ウェル層の量子ウェル混合が達成されるまで、第２の領域に拡散される。傾斜した量子ウェル層へのＺｎの堆積及び拡散は、異なる温度で行われる。追加のステップは、バンドギャップをさらに増大させ、したがって、第２の領域におけるバンドギャップと第１の領域におけるバンドギャップとの間の差を増大させる。

【0057】

次のステップにおいて、ハードマスクが、各オプトエレクトロニクスデバイスのそれぞれの中央部分を覆い、隣接するエリアまで部分的に延在し、また浅いメサ構造の一部を覆うｐドープ層の上部に堆積される。ハードマスクは照明され、露出された部分は、浅いメサ構造内部のエリアを露出するように除去される。後続的に、浅いメサの露出領域は、基板表面に到達し、個々のオプトエレクトロニクスデバイスが分離されるまで、深いメサ９６を設けるためにエッチングされる。結果として得られる配置は、図３Ｉに示され、層スタック１１を有する中央領域１００は、周囲部分１０１によって囲まれる。その後、ハードマスクを除去して、オプトエレクトロニクスデバイスを再接合して成長基板１０を除去し、ｎドープ層を処理してその上にｎコンタクトを設けることができる。

【符号の説明】

【0058】

１ オプトエレクトロニクスデバイス
１０ 基板
１１、１１ａ、１１ｂ ｎドープ層スタック
１２ 量子ウェル構造、活性領域
１３ ｐドープ層
１４ 透明層
１５ 側壁
９０、９０ａ マスク層
９１、９１ａ、 露出マスク
９５ 浅いメサ
９６ 深いメサ
１００ 第１の領域
１０１ 第２の領域
１０２ メサ
１１０’、１１０ａ’ 周囲部分
１２０ エリア
１２１、１３４、１２５ 量子ウェル層
１２２、１２４ 量子ウェル障壁
１２１’、１２３’、１２５’ 量子ウェル層
１２２’、１２４’ 量子ウェル障壁

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【国際調査報告】