特表 2024-524022 パワードメイン間の電気信号の低レイテンシ通信のインタフェースモジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-05

(54)【発明の名称】パワードメイン間の電気信号の低レイテンシ通信のインタフェースモジュール

(51)【国際特許分類】

   G06F 3/00 20060101AFI20240628BHJP

   G06F 13/42 20060101ALI20240628BHJP

   G06F 13/38 20060101ALI20240628BHJP

【ＦＩ】

G06F3/00 L

G06F3/00 Q

G06F13/42 330

G06F13/38 350

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023575462

(86)(22)【出願日】2022-02-25

(85)【翻訳文提出日】2024-02-05

(86)【国際出願番号】 US2022017788

(87)【国際公開番号】W WO2022260726

(87)【国際公開日】2022-12-15

(31)【優先権主張番号】17/576,702

(32)【優先日】2022-01-14

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/197,637

(32)【優先日】2021-06-07

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】523257761

【氏名又は名称】アイディーケイ・エルエルシー・ディービーエー・インディー・セミコンダクター

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】モハンマド・ラドファー

(72)【発明者】

【氏名】スコット・デイヴィッド・キー

(72)【発明者】

【氏名】ジェフリー・マイケル・ザチャン

(72)【発明者】

【氏名】クレイグ・ペトク

(57)【要約】

集積回路が記載される。本集積回路は、第1のパワードメインおよび第2のパワードメインを有するインタフェースモジュールを含んでよい。第1のパワードメインは、デジタルコントローラを含んでよく、第2のパワードメインは、第1のアナログフロントエンド(AFE)回路を含んでよい。その上、インタフェースモジュールは、第1のパワードメインから第2のパワードメインにDC成分を含む電気信号を通信するアップ/ダウンレベルシフタを含んでよい。一部の実施形態において、集積回路は、ユニバーサルシリアルバス(USB)2.0において全速モードおよび/または高速モードでの電気信号の通信中にAFE回路とデジタルコントローラとの間でレベルシフトを扱う完全にオンチップなソリューションを提供してよい。

【特許請求の範囲】

【請求項1】

集積回路であって、
インタフェースモジュールであって、
第1のパワードメインにおけるデジタルコントローラと、
第2のパワードメインにおける第1のアナログフロントエンド(AFE)回路と、
前記第1のパワードメインから前記第2のパワードメインにDC成分を含む電気信号を通信するように構成されるアップ/ダウンレベルシフタと
を備えるインタフェースモジュール
を備える、集積回路。

【請求項2】

前記インタフェースモジュールがユニバーサルシリアルバス(USB)2.0規格と互換である、請求項1に記載の集積回路。

【請求項3】

前記インタフェースモジュールが直列コンデンサを含まない、請求項1に記載の集積回路。

【請求項4】

前記インタフェースモジュールが前記第2のパワードメインにおける第2のAFE回路を備える、請求項1に記載の集積回路。

【請求項5】

前記アップ/ダウンレベルシフタがバッファを備える、請求項1に記載の集積回路。

【請求項6】

前記デジタルコントローラが、パラレルデジタルインタフェースを介して電気信号を通信するように構成される、請求項1に記載の集積回路。

【請求項7】

前記第1のAFE回路が、前記インタフェースモジュールの外部である信号線に電気結合するように構成され、かつ前記信号線上の電気信号をシリアルに駆動または受信するように構成される、請求項1に記載の集積回路。

【請求項8】

前記インタフェースモジュールが、
前記第1のパワードメインにおける第1の電圧レギュレータと、
前記第2のパワードメインにおける第2の電圧レギュレータと
を備える、請求項1に記載の集積回路。

【請求項9】

前記第1のAFE回路が、前記インタフェースモジュールの外部である信号線に電気結合するように構成され、かつ前記第1の電圧レギュレータおよび前記第2の電圧レギュレータが、前記信号線を介して電力を受信するように構成される、請求項8に記載の集積回路。

【請求項10】

既定の値を超える許容レイテンシを有する電気信号に対して、前記アップ/ダウンレベルシフタが、前記第1のパワードメインと前記第2のパワードメインとの間でメッセージを駆動するためにおよび状態情報を更新するためにレベルシフトされた電気信号を使用するように構成される、請求項1に記載の集積回路。

【請求項11】

前記インタフェースモジュールが、前記状態情報を記憶するように構成されるメモリを備える、請求項10に記載の集積回路。

【請求項12】

前記アップ/ダウンレベルシフタの数が前記電気信号の数より少なく、前記メッセージが前記第1のパワードメインと前記第2のパワードメインとの間でシリアルに駆動される、請求項10に記載の集積回路。

【請求項13】

インタフェースモジュールを備える集積回路を備え、前記インタフェースモジュールが、
第1のパワードメインにおけるデジタルコントローラと、
第2のパワードメインにおける第1のアナログフロントエンド(AFE)回路と、
前記第1のパワードメインから前記第2のパワードメインにDC成分を含む電気信号を通信するように構成されるアップ/ダウンレベルシフタと
を備える、システム。

【請求項14】

前記インタフェースモジュールがユニバーサルシリアルバス(USB)2.0規格と互換である、請求項13に記載のシステム。

【請求項15】

前記インタフェースモジュールが直列コンデンサを含まない、請求項13に記載のシステム。

【請求項16】

前記アップ/ダウンレベルシフタがバッファを備える、請求項13に記載のシステム。

【請求項17】

前記デジタルコントローラが、パラレルデジタルインタフェースを介して電気信号を通信するように構成される、請求項13に記載のシステム。

【請求項18】

既定の値を超える許容レイテンシを有する電気信号に対して、前記アップ/ダウンレベルシフタが、前記第1のパワードメインと前記第2のパワードメインとの間でメッセージを駆動するためにおよび状態情報を更新するためにレベルシフトされた電気信号を使用するように構成される、請求項13に記載のシステム。

【請求項19】

第1のパワードメインから第2のパワードメインにDC成分を含む電気信号を通信するための方法であって、
インタフェースモジュールによって、
前記第1のパワードメインにおけるデジタルコントローラから前記第2のパワードメインにおける第1のアナログフロントエンド(AFE)に前記DC成分を含む前記電気信号を通信するステップを具備し、
前記通信するステップが、前記第1のパワードメインから前記第2のパワードメインに前記DC成分を含む前記電気信号のレベルシフトを、アップ/ダウンレベルシフタを使用して、行うステップを具備する、方法。

【請求項20】

前記インタフェースモジュールがユニバーサルシリアルバス(USB)2.0規格と互換である、請求項19に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、パワードメイン間で、直流(DC)分を含む電気信号を通信するための技術に関する。

【背景技術】

【0002】

現在、ユニバーサルシリアルバス(USB)が多くのハンドヘルド電子デバイスのための標準的な充電形式である。USBコネクタの3つの規格サイズがある:デスクトップまたはポータブル機器用のスタンダード;モバイル機器用のミニ;ならびにスマートデバイスおよびタブレット用のマイクロ。電子デバイスを充電することに加えて、USBは、5速のデータ転送も可能である:low、full、high、superspeedおよびsuperspeed+。多くの他のデータバス(イーサネットなど)とは異なり、USBは直接接続を有しており、これは、ホスト電子デバイスが、電子デバイスの上流ポートに接続する下流向きポートを有することを意味する。

【0003】

その上、パワーデリバリ/充電構成が電気信号を通信するために同じバスを共有するので、USB2.0モジュール間の有意なグランド電圧差が生じることがある。これは、パワーデリバリシステムの複雑なグランドネットワークにおいてUSB規格より高いグランド電圧差が生じることがある既存の回路を図示する、図1に例示される。例えば、異なる場所(ケーブルによって電気結合される)におけるホストコントローラ(コンピュータなど)とエンドポイント(周辺機器など)との間のグランドループのためグランド電圧差が生じ得る。その上、USB Type-Cパワーデリバリ仕様が単一の充電ケーブルにおける電圧降下のためグランド電圧オフセットを(例えば、250mVに)制限するのに対して、オフセット値は、通信を再生できない点まで多重パワーデリバリ構成において増加することがある。更には、グランドオフセットは、オンチップ静電気放電(ESD)ダイオードおよびレシーバの入力範囲にわたる漏れのため通信される電気信号の振幅を制限し得る。

【0004】

更には、多くの既存の回路において、レベルシフト問題は、しばしばAC結合のために直列コンデンサを使用して対処される。しかしながら、多くの通信規格(USB2.0など)において、電気信号は、DCから高速信号周波数まで、全周波数スペクトルにわたって情報を伝達または搬送する。これらの応用において、AC結合コンデンサの使用は、電気信号のDC成分を遮断することになり、典型的にこれらの手法を不適切にする。同様に、変圧器または光電結合を使用してグランドループと関連付けられるグランドオフセット電圧に対処しようと試みることも、電気信号のDC成分を遮断することになる。

【発明の概要】

【課題を解決するための手段】

【0005】

集積回路の実施形態が記載される。本集積回路は、第1のパワードメインにおけるデジタルコントローラと、第2のパワードメインにおける第1のアナログフロントエンド(AFE)回路と、第1のパワードメインから第2のパワードメインにDC成分を含む電気信号を通信するアップ/ダウンレベルシフタとを有するインタフェースモジュールを含む。

【0006】

インタフェースモジュールがUSB2.0規格と互換でよいことに留意されたい。

【0007】

その上、インタフェースモジュールは、直列コンデンサを含まない。

【0008】

更には、インタフェースモジュールは、第2のパワードメインにおける第2のAFE回路を含んでよい。

【0009】

追加的に、アップ/ダウンレベルシフタは、バッファを含んでよい。

【0010】

一部の実施形態において、デジタルコントローラは、パラレルデジタルインタフェースを介して電気信号を通信してよい。

【0011】

第1のAFE回路がインタフェースモジュールの外部である信号線に電気結合してよく、信号線上の電気信号をシリアルに駆動または受信してよいことに留意されたい。

【0012】

その上、インタフェースモジュールは、第1のパワードメインにおける第1の電圧レギュレータと、第2のパワードメインにおける第2の電圧レギュレータとを含んでよい。

【0013】

更には、第1のAFE回路は、インタフェースモジュールの外部である信号線に電気結合してよく、第1の電圧レギュレータおよび第2の電圧レギュレータは、信号線を介して電力を受信してよい。

【0014】

追加的に、既定の値を超える許容レイテンシを有する電気信号に対して、アップ/ダウンレベルシフタは、第1のパワードメインと第2のパワードメインとの間でメッセージを駆動するためにおよび状態情報を更新するためにレベルシフトされた電気信号を使用してよい。一部の実施形態において、インタフェースモジュールは、状態情報を記憶するメモリを含んでよい。アップ/ダウンレベルシフタの数が電気信号の数より少なくてよく、メッセージが第1のパワードメインと第2のパワードメインとの間でシリアルに駆動されてよいことに留意されたい。

【0015】

別の実施形態が、集積回路を含む電子デバイスを提供する。

【0016】

別の実施形態が、集積回路を含むシステムを提供する。

【0017】

別の実施形態が、第1のパワードメインから第2のパワードメインにDC成分を含む電気信号を通信するための方法を提供する。本方法は、インタフェースモジュールによって行われる動作の少なくとも一部を含む。

【0018】

この「発明の概要」は、本明細書に記載される対象の一部の態様の基本的な理解を提供するように、一部の例証的な実施形態を例示する目的で設けられている。したがって、上記の特徴が例であり、いかなる形であれ本明細書に記載される対象の範囲または趣旨を狭めると解釈されるべきでないことが認識されるであろう。本明細書に記載される対象の他の特徴、態様および利点は、以下の「発明を実施するための形態」、「図面」および「特許請求の範囲」から明らかになるであろう。

【図面の簡単な説明】

【0019】

【図1】グランド電圧差を伴う既存の回路の一例を例示するブロック図である。

【図2】既存の通信モジュールを例示するブロック図である。

【図3】図2のユニバーサルシリアルバス(USB)アナログフロントエンド(AFE)回路における既存の上流向きポートを例示するブロック図である。

【図4】本開示の一部の実施形態に係るインタフェースモジュールの一例を例示するブロック図である。

【図5】本開示の一部の実施形態に係る図4のインタフェースモジュールにおける電気信号の送受信へのアップ/ダウンレベルシフタの影響の一例を例示するブロック図である。

【図6】本開示の一部の実施形態に係るインタフェースモジュールの一例を例示するブロック図である。

【図7】本開示の一部の実施形態に係る図6のインタフェースモジュールにおける電気信号の送受信へのアップ/ダウンレベルシフタの影響の一例を例示するブロック図である。

【図8】本開示の一部の実施形態に係る第1のパワードメインから第2のパワードメインにDC成分を含む電気信号を通信するための方法の一例を例示するフロー図である。

【発明を実施するための形態】

【0020】

同様の参照数字が図面を通して対応する部分を指すことに留意されたい。その上、同じ部分の複数インスタンスが、ダッシュによってインスタンス番号から分離される共通のプレフィックスによって指定される。

【0021】

集積回路が記載される。本集積回路は、第1のパワードメインおよび第2のパワードメインを有するインタフェースモジュールを含んでよい。第1のパワードメインは、デジタルコントローラを含んでよく、第2のパワードメインは、第1のアナログフロントエンド(AFE)回路を含んでよい。その上、インタフェースモジュールは、第1のパワードメインから第2のパワードメインにDC成分を含む電気信号を通信するアップ/ダウンレベルシフタを含んでよい。一部の実施形態において、集積回路は、ユニバーサルシリアルバス(USB)2.0において全速モードおよび/または高速モードでの電気信号の通信中にAFE回路とデジタルコントローラとの間でレベルシフトを扱う完全にオンチップなソリューションを提供してよい。

【0022】

第1のパワードメインと第2のパワードメインとの間で電気信号を通信することによって、これらの回路技術は、有意なグランド電圧差の存在下でさえDC成分が伝達されるのを可能にし得る。この能力は、各種のパワーデリバリ/充電構成にUSB2.0モジュールが使用されるのを可能にする一方で、第2のパワードメインにおいて電気信号が再生されるのを可能にし得る。特に、回路技術は、直列コンデンサ、変圧器または光電結合の使用を回避し得る。これは、インタフェースモジュールを単純化してそのコストを削減し得、かつ通信性能を改善し得る。結果的に、回路技術は、USB2.0モジュールをよりロバストかつ確実にし得、そのため多種多様なシステム、電子デバイスおよびアプリケーションにおけるUSB2.0の使用を促進し得る。

【0023】

我々は、ここで回路技術の実施形態を記載する。図2は、既存の通信モジュールを例示するブロック図を提示する。特に、この通信モジュールは、USB2.0トランシーバマクロセルインタフェース(UTMI)でよい。通信モジュールがAFE回路およびデジタルコントローラを含んでよいことに留意されたい。一部の実施形態において、通信モジュールは、任意選択で電圧レギュレータを含む。

【0024】

その上、図3は、図2のUSB AFE回路内の既存の上流向きポートを例示するブロック図を提示する。この上流向きポートは、正データ端子/負データ端子(DP/DM)信号対上の電気信号を送受信する多重回路を含んでよい。このDP/DM信号対を含むケーブルがグランドも含むことに留意されたい。加えて、USB AFE回路内の回路が信号反応器であることに留意されたい。したがって、これらの回路は、電気信号を記憶および再生しない。代わりに、電気信号は、レイテンシがほとんどなく、または全くなく送信または受信される。しかしながら、結果として、直列コンデンサで異なるパワードメインにおける潜在的なグランドループに対処する一方で、電気信号をアップコンバートし、その後通信された電気信号を整流してDC成分を再生することによって、電気信号のDC成分を伝達することは困難である。

【0025】

図3において、グランドオフセット電圧がUSB AFE回路内の回路に悪衝撃を与えることがある場所が複数ある。例えば、上流シグナリングのためのDP上のプルアップ抵抗は、ケーブルグランドに対して+3.3Vを印加すると思われる。しかしながら、ケーブルグランドがオフセットまたはシフトされれば(例えば、最高2Vだけ)、誤ったシグナリングという結果になり得る。その上、低速/全速シグナリングモードに対して、DP/DM信号対のためのドライバにおいて、「低」電気信号がケーブルグランドに対して0Vである一方で、「高」電気信号はケーブルグランドに対して3.3Vである。更には、高速シグナリングモードに対して、DP/DM信号対のためのドライバにおいて、「低」電気信号がケーブルグランドに対して0Vである一方で、「高」電気信号はケーブルグランドに対して0.4Vである。加えて、ケーブルグランドに対するクロスオーバ差動信号がある。再度、ケーブルグランドがオフセットまたはシフトされれば、誤ったシグナリングという結果になり得る。

【0026】

原則として、コンパレータ受信回路へのケーブルグランドの影響は異なる。しかしながら、大きなケーブルグランドオフセットがあれば、コモンモード範囲のため、これらの高速受信回路を実装することは困難であり得る。更には、電流源内のケーブルターミネータおよびUSB AFE回路内のマルチプレクサは、90Ω差動インピーダンスを有すると思われる。これらのケーブルターミネータは、ドライバモードJまたはKのためにDP/DM信号対へ電流を駆動し、ドライバモードSE0のためには電流を提供しない。再度、ケーブルグランドがオフセットまたはシフトされれば、誤った電圧降下が生じ得る。

【0027】

図4は、本開示の一部の実施形態に係るインタフェースモジュール400の一例を例示するブロック図を提示する。本インタフェースモジュールは、デジタルコントローラ412を有する第1のパワードメイン410、およびAFE回路416を有する第2のパワードメイン414を含んでよい。その上、インタフェースモジュール400は、第1のパワードメイン410と第2のパワードメイン414との間で、DC成分を含む電気信号を伝達するアップ/ダウンレベルシフタ(LS)418を含んでよい。例えば、アップ/ダウンレベルシフタ418は、バッファを含んでよい。一部の実施形態において、所与のレベルシフタがシングルエンド電気信号を差動電気信号へ変換してよく、これが第1のパワードメイン410と第2のパワードメイン414との間のパワードメイン境界を渡って差動的に受信され、次いでシングルエンド電気信号に逆変換される。そのため、アップ/ダウンレベルシフタ418は、第1のパワードメイン410および第2のパワードメイン414を電気絶縁してよい。インタフェースモジュール400がUSB2.0などのUSB規格と互換でよいことに留意されたい。したがって、アップ/ダウンレベルシフタ418は、DC成分を含む電気信号を、低速(1.5Mb/s)、全速(12Mb/s)または高速(480Mb/s)などの、USB規格のビットレートで伝達してよい。一部の実施形態において、第1のパワードメインは電圧レギュレータ420を含み、第2のパワードメイン414は電圧レギュレータ422を含む。

【0028】

図5は、本開示の一部の実施形態に係るインタフェースモジュール400における電気信号の送受信へのアップ/ダウンレベルシフタ510および512の影響の一例を例示するブロック図を提示する。特に、図5は、グランドオフセット電圧を補正するアップ/ダウンレベルシフタ510および512を有するUSB2.0インタフェースモジュールを例示し得る。図5において、「H」と標示される部品は、遅延がナノ秒範囲のかつジッタがピコ秒範囲の低レイテンシ(高速)レベルシフタ(LS)510でよく、「T」と標示される場所において印加されるトリムまたは校正信号があってよい。例えば、ハブエレクトロニクスおよび関連する伝送線の総遅延は、最大で44ns(ハブが着脱可能なUSBケーブルを有するとき)でよく、総ハブ差動ドライバジッタ(対遷移に対する)は、±1nsジッタ内でよい。低レイテンシレベルシフタ510は、遅延およびジッタバジェットのごく一部を消費してよい。アップ/ダウンレベルシフタ510および/または512がレジスタメモリ514および状態マシン516を使用して制御されてよく、それらがトリムメモリインタフェース518を介して構成されることに留意されたい。このトリムメモリインタフェースは、イネーブル信号、モードセレクト信号、トリムビットおよび校正ビットを含んでよい。一部の実施形態において、校正は、高速モード終端抵抗を45Ωに調節してよく(プロセス変動が仕様範囲より大きくなり得るので)、トリムは、レシーバコンパレータ閾値電圧値、高速トランスミッタ電流源バイアス等を設定または定義してよい。

【0029】

例えば、図5において、データパケットのための電気信号(hs_txse0など)は、超低レイテンシを有してよい。一部の実施形態において、これらの電気信号は多重化されてよい。しかしながら、一部の電気信号(fs_term、fs_enaおよびhs_enaなど)は、徐々に変化してよい(電力状態の変化があるときなど)。加えて、トリムビットおよび校正ビットは、徐々に変化してよい。

【0030】

一部の実施形態において、回路技術は、レジスタメモリ514に、より少数のメッセージをシリアル化するメッセージインタフェースを作成してよく、それらのメッセージは記憶され、次いで第1のパワードメイン410と第2のパワードメイン414との間の境界を渡って駆動される。例えば、既定の値を超える許容レイテンシを有する電気信号(徐々に変化する電気信号ならびにトリムおよび校正ビットなど)に対して、アップ/ダウンレベルシフタ510および/または512は、第1のパワードメイン410と第2のパワードメイン414との間でメッセージを駆動するためにおよび、例えば32ビットレジスタメモリ内の、状態情報を更新するためにレベルシフトされた電気信号を使用してよい。アップ/ダウンレベルシフタ510および/または512の数が電気信号の数より少なくてよく、メッセージが第1のパワードメイン410と第2のパワードメイン414との間でシリアルに駆動されてよいことに留意されたい。

【0031】

前の実施形態がデジタルコントローラとAFE回路との間にパワードメイン境界を有するインタフェースモジュールを例示したのに対して、他の実施形態において、AFE回路の少なくとも一部分が第1のパワードメインに含まれてよい。特に、パワードメイン境界および、したがって、アップ/ダウンレベルシフタは、第1のパワードメインにおけるAFE回路の第1の部分と第2のパワードメインにおけるAFE回路の第2の部分との間でよい。これは、本開示の一部の実施形態に係るインタフェースモジュール600の一例を例示するブロック図を提示する、図6に図示される。特に、インタフェースモジュール600は、第1のパワードメイン410におけるAFE回路の第1の部分(AFE回路610)および第2のパワードメイン414におけるAFE回路の第2の部分(AFE回路612)を含む。その上、電気信号は、アップ/ダウンレベルシフタ(LS)614を使用して第1のパワードメイン410と第2のパワードメイン414との間のパワードメイン境界を渡って通信されてよい。

【0032】

図7は、本開示の一部の実施形態に係るインタフェースモジュール600における電気信号の送受信へのアップ/ダウンレベルシフタの影響の一例を例示するブロック図を提示する。図7において、「H」と標示される部品は、遅延がナノ秒範囲のかつジッタがピコ秒範囲の低レイテンシレベルシフタ710でよく、「A」と標示される部品は、高速アナログコモンモードシフト712または調節を実装してよく、「T」と標示される場所において印加されるトリムまたは校正信号があってよい。

【0033】

我々は、ここで方法の実施形態を記載する。図8は、インタフェースモジュール400(図4)またはインタフェースモジュール600(図6)などのインタフェースモジュールを使用して第1のパワードメインから第2のパワードメインにDC成分を含む電気信号を通信するための方法800の一例を例示するフロー図を提示する。動作中、インタフェースモジュールは、第1のパワードメインにおけるデジタルコントローラから第2のパワードメインにおける第1のAFEにDC成分を含む電気信号を通信してよい(動作810)。その上、通信(動作810)は、第1のパワードメインから第2のパワードメインにDC成分を含む電気信号のレベルシフトを、アップ/ダウンレベルシフタを使用して、行うこと(動作812)を含んでよい。

【0034】

方法800の一部の実施形態において、追加のまたはより少ない動作があってよい。その上、動作の順序は変更されてよく、かつ/または2つ以上の動作が単一の動作へ組み合わされてよい。

【0035】

開示されたインタフェースモジュールおよび回路技術は、任意の電子デバイスもしくはシステムであることができる(またはそれに含むことができる)。例えば、電子デバイスは、セルラ電話もしくはスマートフォン、タブレットコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、パーソナルもしくはデスクトップコンピュータ、ネットブックコンピュータ、メディアプレーヤデバイス、電子ブックデバイス、MiFi(登録商標)デバイス、スマートウォッチ、ウェアラブルコンピューティングデバイス、ポータブルコンピューティングデバイス、消費者電子デバイス、アクセスポイント、ルータ、スイッチ、通信機器、テスト機器、車両、船、飛行機、車、トラック、バス、オートバイ、製造機器、農業機器、建設機器、または別の種類の電子デバイスを含んでよい。

【0036】

インタフェースモジュールおよび/またはインタフェースモジュールを含む集積回路の実施形態を記載するために具体的な部品が使用されるが、代替実施形態においてインタフェースモジュールおよび/またはインタフェースモジュールを含む集積回路に異なる部品および/またはサブシステムが存在してよい。そのため、インタフェースモジュールおよび/もしくはインタフェースモジュールを含む集積回路の実施形態は、より少ない部品、追加の部品、異なる部品を含んでよく、2つ以上の部品が単一の部品へ組み合わせられてよく、単一の部品が2つ以上の部品へ分けられてよく、1つもしくは複数の部品の1つもしくは複数の位置が変更されてよく、かつ/または異なる種類の部品があってよい。

【0037】

その上、インタフェースモジュールおよび/またはインタフェースモジュールを含む集積回路の実施形態における回路および部品は、バイポーラ、PMOSおよび/またはNMOSゲートまたはトランジスタを含む、アナログおよび/またはデジタル回路網の任意の組合せを使用して実装されてよい。更には、これらの実施形態における信号は、近似離散値を有するデジタル信号および/または連続値を有するアナログ信号を含んでよい。追加的に、部品および回路はシングルエンド形または差動形でよく、電源はユニポーラまたはバイポーラでよい。前の実施形態における電気結合または接続が直接的または間接的でよいことに留意されたい。前の実施形態において、経路に対応する単一線が1つまたは複数の単一線または経路を示してよい。

【0038】

前述したように、集積回路は、回路技術の機能性の一部または全部を実装してよい。本集積回路は、回路技術と関連付けられる機能性を実装するために使用されるハードウェアおよび/またはソフトウェア機構を含んでよい。

【0039】

一部の実施形態において、本明細書に記載される回路の1つまたは複数を含む集積回路、または集積回路の一部分を設計するためのプロセスの出力が、例えば磁気テープまたは光もしくは磁気ディスクなどの、コンピュータ可読媒体でよい。コンピュータ可読媒体は、集積回路または集積回路の一部分として物理的にインスタンス化され得る回路網を記載するデータ構造または他の情報が符号化されてよい。そのような符号化のために様々なフォーマットが使用され得るが、これらのデータ構造は一般に、Caltech中間フォーマット(CIF)、Calma GDS IIストリームフォーマット(GDSII)、電子設計交換フォーマット(EDIF)、OpenAccess(OA)、またはオープンアートワークシステム交換標準(OASIS)で書かれる。集積回路設計の当業者は、上で詳述した種類の概要図および対応する記述からそのようなデータ構造を開発し、コンピュータ可読媒体にデータ構造を符号化できる。集積回路製造の当業者は、そのような符号化されたデータを使用して、本明細書に記載される回路の1つまたは複数を含む集積回路を製造できる。

【0040】

前の実施形態における動作の一部がハードウェアまたはソフトウェアで実装されたが、一般に前の実施形態における動作は、多種多様な構成およびアーキテクチャで実装できる。したがって、前の実施形態における動作の一部または全部がハードウェアで、ソフトウェアで、または両方で行われてよい。例えば、回路技術における動作の少なくとも一部が、プロセッサによって実行されるプログラム命令を使用してまたは集積回路内のファームウェアで実装されてよい。

【0041】

その上、前の説明において数値の例が与えられるが、他の実施形態において異なる数値が使用される。結果的に、与えられる数値は、限定的とは意図されない。

【0042】

前の記載において、我々は「一部の実施形態」に言及する。「一部の実施形態」が可能な実施形態の全てのうちの部分集合を述べるが、常に同じ実施形態の部分集合を特定するわけではないことに留意されたい。

【0043】

上記記載は、いかなる当業者も本開示を製作および使用することを可能にすると意図され、かつ特定の応用およびその要件との関連で与えられる。その上、本開示の実施形態の上記記載は、例示および説明だけの目的で提示された。それらは、網羅的であるまたは本開示を開示される形態に限定するとは意図されない。したがって、多くの変更および変形が当業者に明らかであろうし、本明細書に定められる一般原理は、本開示の趣旨および範囲から逸脱することなく他の実施形態および応用に適用され得る。追加的に、前の実施形態の説明は、本開示を限定するとは意図されない。そのため、本開示は、図示される実施形態に限定されるとは意図されず、本明細書に開示される原理および特徴に合わせた最も広い範囲を与えられることになる。

【符号の説明】

【0044】

400 インタフェースモジュール
410 第1のパワードメイン
412 デジタルコントローラ
414 第2のパワードメイン
416 AFE回路
418 アップ/ダウンレベルシフタ(LS)
420 電圧レギュレータ
422 電圧レギュレータ
510、512 アップ/ダウンレベルシフタ
514 レジスタメモリ
516 状態マシン
518 トリムメモリインタフェース
600 インタフェースモジュール
610 AFE回路
612 AFE回路
614 アップ/ダウンレベルシフタ(LS)
710 低レイテンシレベルシフタ
712 高速アナログコモンモードシフト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】