特表 2024-524231 列冗長性論理のスキャンチェーンテストおよび多重化を伴うメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-05

(54)【発明の名称】列冗長性論理のスキャンチェーンテストおよび多重化を伴うメモリ

(51)【国際特許分類】

   G11C 29/32 20060101AFI20240628BHJP

   G11C 29/00 20060101ALI20240628BHJP

   G01R 31/28 20060101ALI20240628BHJP

【ＦＩ】

G11C29/32 100

G11C29/00 470

G01R31/28 V

G01R31/28 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023578979

(86)(22)【出願日】2022-06-16

(85)【翻訳文提出日】2023-12-21

(86)【国際出願番号】 US2022033887

(87)【国際公開番号】W WO2023278173

(87)【国際公開日】2023-01-05

(31)【優先権主張番号】17/364,738

(32)【優先日】2021-06-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】サフ、ラーフル

(72)【発明者】

【氏名】グプタ、シャラド・クマー

(72)【発明者】

【氏名】キム、ジュン・ピル

(72)【発明者】

【氏名】ジュン、チョルミン

(72)【発明者】

【氏名】アブラハム、ジャイス

【テーマコード（参考）】

2G132

5L206

【Ｆターム（参考）】

2G132AA08

2G132AB02

2G132AC14

2G132AK20

2G132AK26

5L206CC17

5L206DD08

5L206EE07

(57)【要約】

スキャンチェーンが列冗長性のための冗長性論理ならびに各列内の冗長性マルチプレクサをカバーするメモリが提供される。冗長性論理は、直列に配置された複数の冗長性論理回路を含む。各冗長性論理回路は、メモリ内のそれぞれの列に対応する。各列は、スキャン動作モード中に、その冗長性マルチプレクサを介してシフトイン信号をルーティングするように構成されている。

【特許請求の範囲】

【請求項1】

メモリであって、
複数の列を備え、各列が、
ビット線と、
相補ビット線と、
前記ビット線に結合されており、読み出し端子を有する第１の読み出しマルチプレクサトランジスタと、
前記相補ビット線に結合されており、相補読み出し端子を有する第２の読み出しマルチプレクサトランジスタと、
書き込みデータ出力端子および相補書き込みデータ出力端子を有する書き込みドライバと、
前記書き込みデータ出力端子および前記相補書き込みデータ出力端子に結合された第１の対の入力端子を有し、かつ前記読み出し端子および前記相補読み出し端子に結合された第２の対の入力端子を有する、スキャンマルチプレクサと、
前記スキャンマルチプレクサからの出力に結合されたセンス増幅器と、を含む、メモリ。

【請求項2】

前記スキャンマルチプレクサが、スキャンモード中に前記第１の対の入力端子を選択し、読み出し動作中に前記第２の対の入力端子を選択するように構成されている、請求項１に記載のメモリ。

【請求項3】

各列が、
前記センス増幅器の出力端子に結合された第１の入力端子を有し、かつ隣接する列内のセンス増幅器の出力端子に結合された第２の入力端子を有する、読み出し列冗長性マルチプレクサをさらに備える、請求項１に記載のメモリ。

【請求項4】

各列が、前記読み出し列冗長性マルチプレクサの出力端子に結合された入力端子を有するデータ出力ラッチをさらに備える、請求項３に記載のメモリ。

【請求項5】

前記読み出し列冗長性マルチプレクサが、前記列の列冗長性信号が偽であることに応じてその第１の入力端子を選択し、前記列冗長性信号が真であることに応じてその第２の入力端子を選択するように構成されている、請求項４に記載のメモリ。

【請求項6】

各列が、
前記書き込みドライバの入力端子に結合された第１の出力端子を有し、かつ隣接する列内の書き込みドライバに結合された第２の出力端子を有する書き込み列冗長性マルチプレクサをさらに含む、請求項１に記載のメモリ。

【請求項7】

各列が、
スキャンフリップフロップをさらに含み、前記書き込み列冗長性マルチプレクサが、前記スキャンフリップフロップの出力端子に結合された入力端子を含む、請求項６に記載のメモリ。

【請求項8】

前記スキャンフリップフロップが、マスタラッチおよびスレーブラッチを含む、請求項７に記載のメモリ。

【請求項9】

前記第１の読み出しマルチプレクサトランジスタおよび前記第２の読み出しマルチプレクサトランジスタが各々、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備える、請求項１に記載のメモリ。

【請求項10】

前記複数の列に対応する複数の冗長性論理回路をさらに備え、各冗長性論理回路は、前記対応する列のための前記列冗長性信号を生成するために複数のデコードされた冗長性アドレスビットを処理するように構成されている、請求項５に記載のメモリ。

【請求項11】

各冗長性論理回路が、前記冗長性論理回路のうちの先行する１つからの前記列冗長性信号を処理するように構成された第１の論理ゲートを含む、請求項１０に記載のメモリ。

【請求項12】

各第１の論理ゲートが、ＮＯＲゲートである、請求項１１に記載のメモリ。

【請求項13】

各冗長性論理回路が、前記複数のデコードされた冗長性アドレスビットを処理するように構成された第２の論理ゲートをさらに備える、請求項１１に記載のメモリ。

【請求項14】

各第２の論理ゲートが、ＮＡＮＤゲートを備える、請求項１３に記載のメモリ。

【請求項15】

前記ビット線と前記書き込みデータ出力端子との間に結合された第１の書き込みマルチプレクサトランジスタと、
前記相補ビット線と前記相補書き込みデータ出力端子との間に結合された第２の書き込みマルチプレクサトランジスタと、をさらに備える、請求項１に記載のメモリ。

【請求項16】

ゲーティング信号を用いて列冗長性イネーブル信号を処理するように構成されたゲーティング論理ゲートを含む冗長性デコーダをさらに備え、前記冗長性デコーダは前記ゲーティング論理ゲートからの出力信号のアサートに応じてヒューズワードをデコードするように構成されている、請求項１０に記載のメモリ。

【請求項17】

前記ゲーティング論理ゲートが、ＮＡＮＤゲートを備える、請求項１６に記載のメモリ。

【請求項18】

メモリ内の列をテストする方法であって、
スキャン動作モード中に前記列の列冗長性信号が偽であることに応じて、
スキャンクロック信号のトリガエッジに応答して、書き込み列冗長性マルチプレクサを介してシフトイン信号を書き込みドライバにルーティングすることと、
一対の書き込みドライバ出力信号を形成するために前記書き込みドライバを介して前記シフトイン信号を処理することと、
スキャンマルチプレクサを介して、前記一対の書き込みドライバ出力信号をセンス増幅器にルーティングすることと、
前記シフトイン信号の感知されたバージョンを形成するために前記センス増幅器において前記一対の書き込みドライバ出力信号を感知することと、
読み出し列冗長性マルチプレクサを介して、前記シフトイン信号の前記感知されたバージョンをデータ出力ラッチにルーティングすることと、を備える、方法。

【請求項19】

前記スキャン動作モード中に前記列の前記列冗長性信号が真であることに応じて、
前記書き込み列冗長性マルチプレクサを介して前記シフトイン信号を第１の隣接する列にルーティングすることと、
前記読み出し列冗長性マルチプレクサを介して第２の隣接する列からのシフトイン信号の感知されたバージョンを前記データ出力ラッチにルーティングすることと、をさらに備える、請求項１８に記載の方法。

【請求項20】

スキャンクロック信号の前記トリガエッジより前のゲーティング遅延においてゲーティング信号をアサートすることと、
前記ゲーティング信号の前記アサートに応じて、複数のデコードされた冗長性ビットを形成するためにヒューズワードをデコードすることと、
前記列冗長性信号を形成するために前記複数のデコードされた冗長性ビットを処理することと、をさらに備える、請求項１８に記載の方法。

【請求項21】

メモリであって、
複数の列を備え、各列が、
ビット線と、
相補ビット線と、
前記ビット線に結合されており、読み出し端子を有する第１の読み出しマルチプレクサトランジスタと、
前記相補ビット線に結合されており、相補読み出し端子を有する第２の読み出しマルチプレクサトランジスタと、
前記読み出し端子に結合された第１の入力端子と、前記相補読み出し端子に結合された第２の入力端子とを有するセンス増幅器と、
前記センス増幅器の出力端子に結合された第１の入力端子を有し、かつ隣接する列内のセンス増幅器に結合された第２の入力端子を有する、読み出し列冗長性マルチプレクサと、
直接電気接続を介して前記読み出し列冗長性マルチプレクサの出力端子に結合された入力端子を有するデータ出力ラッチと、を含む、メモリ。

【請求項22】

前記読み出し列冗長性マルチプレクサが、前記列の列冗長性信号が偽であることに応じてその第１の入力端子を選択し、前記列冗長性信号が真であることに応じてその第２の入力端子を選択するように構成されている、請求項２１に記載のメモリ。

【請求項23】

各列が、
書き込みドライバと
前記書き込みドライバの入力端子に結合された第１の出力端子を有し、かつ隣接する列内の書き込みドライバに結合された第２の出力端子を有する、書き込み列冗長性マルチプレクサと、をさらに含む、請求項２１に記載のメモリ。

【請求項24】

各列が、
スキャンフリップフロップをさらに含み、前記書き込み列冗長性マルチプレクサが、前記スキャンフリップフロップの出力端子に結合された入力端子を含む、請求項２３に記載のメモリ。

【請求項25】

メモリであって、
ゲーティング論理ゲートと、前記ゲーティング論理ゲートの出力端子に結合されたイネーブル入力端子を有するヒューズデコーダとを含む冗長性デコーダと、前記冗長性デコーダは複数のデコードされたアドレス信号用の複数の出力端子をさらに含む、
直列に配置された複数の列冗長性論理回路と、各列冗長性論理回路は、冗長性アドレスビットのそれぞれのセットを受信するための入力端子のセットを有し、かつ列冗長性信号用の出力端子を有する、
前記列冗長性論理回路のうちの最後の列冗長性論理回路からの前記列冗長性信号をラッチするように構成されたスキャンフリップフロップと、
を備える、メモリ。

【請求項26】

前記ゲーティング論理ゲートが、ＮＡＮＤゲートを備える、請求項２５に記載のメモリ。

【請求項27】

各冗長性論理回路が、前記冗長性論理回路のうちの先行する１つからの前記列冗長性信号のアサートに応じて、その冗長性論理回路の列冗長性信号をアサートするように構成されている、請求項２５に記載のメモリ。

【請求項28】

各冗長性論理回路が、前記冗長性論理回路のうちの先行する１つからの前記列冗長性信号を処理するように構成された第１の論理ゲートをさらに含む、請求項２６に記載のメモリ。

【請求項29】

各冗長性論理回路が、デコードされた冗長性アドレスビットの前記それぞれのセットを処理するように構成された第２の論理ゲートをさらに含む、請求項２８に記載のメモリ。

【請求項30】

各第１の論理ゲートが、ＮＯＲゲートを備え、各第２の論理ゲートが、ＮＡＮＤゲートを備える、請求項２９に記載のメモリ。

【発明の詳細な説明】

【技術分野】

【0001】

[0001] 本出願は、列冗長性を有するメモリに関し、より具体的には、その列冗長性論理のスキャンチェーンテストおよび列冗長多重化を伴うメモリに関する。

【背景技術】

【0002】

[0002] 列冗長性を有するメモリは、列欠陥により、列（column）への読み出し動作（read operation）または書き込み動作を隣接する列にシフトするべきかどうかを判定する冗長性論理を含むことになる。各列は、読み出しまたは書き込み動作を隣接する列にシフトするための冗長性マルチプレクサを含む。しかしながら、既存のテスト容易化設計（ＤＦＴ：design-for-test）スキャンチェーンでは、冗長性論理または冗長性マルチプレクサにおけるエラーをテストしない。

【発明の概要】

【0003】

[0003] メモリが提供され、メモリは、複数の列を備え、各列は、ビット線（bit line）と、相補ビット線（complement bit line）と、ビット線に結合されており、読み出し端子（read terminal）を有する第１の読み出しマルチプレクサトランジスタ（first read multiplexer transistor）と、相補ビット線に結合されており、相補読み出し端子を有する第２の読み出しマルチプレクサトランジスタ（second read multiplexer transistor）と、書き込みデータ出力端子（write data output terminal）および相補書き込みデータ出力端子（complement write data output terminal）を有する書き込みドライバ（write driver）と、書き込みデータ出力端子および相補書き込みデータ出力端子に結合された第１の対の入力端子（a first pair of input terminals）を有し、かつ読み出し端子および相補読み出し端子（complement read terminal）に結合された第２の対の入力端子（a second pair of input terminals）を有する、スキャンマルチプレクサ（scan multiplexer）と、スキャンマルチプレクサからの出力に結合されたセンス増幅器（sense amplifier）と、を含む。

【0004】

[0004] メモリ内の列をテストする方法が提供され、方法は、スキャン動作モード（a scan mode of operation）中に列の列冗長性信号（column redundancy signal）が偽（false）であることに応じて、スキャンクロック信号（scan clock signal）のトリガエッジ（triggering edge）に応答して、書き込み列冗長性マルチプレクサ（write column redundancy multiplexer）を介してシフトイン信号（shift-in signal）を書き込みドライバにルーティングすることと、書き込みドライバを介してシフトイン信号を処理して、一対の書き込みドライバ出力信号（a pair of write driver output signals）を形成することと、スキャンマルチプレクサを介して、一対の書き込みドライバ出力信号をセンス増幅器にルーティングすることと、センス増幅器において一対の書き込みドライバ出力信号を感知して、シフトイン信号の感知されたバージョン（sensed version）を形成することと、読み出し列冗長性マルチプレクサ（read column redundancy multiplexer）を介して、シフトイン信号の感知されたバージョンをデータ出力ラッチ（data output latch）にルーティングすることと、を含む。

【0005】

[0005] メモリが提供され、メモリは、複数の列を備え、各列は、ビット線と、相補ビット線と、ビット線に結合されており、読み出し端子を有する第１の読み出しマルチプレクサトランジスタと、相補ビット線に結合されており、相補読み出し端子を有する第２の読み出しマルチプレクサトランジスタと、読み出し端子に結合された第１の入力端子と、相補読み出し端子に結合された第２の入力端子とを有するセンス増幅器と、センス増幅器の出力端子に結合された第１の入力端子を有し、かつ隣接する列内のセンス増幅器に結合された第２の入力端子を有する、読み出し列冗長性マルチプレクサと、直接電気接続（direct electrical connection）を介して読み出し列冗長性マルチプレクサの出力端子に結合された入力端子を有するデータ出力ラッチと、を含む。

【0006】

[0006] メモリが提供され、メモリは、ゲーティング論理ゲート（gating logic gate）と、ゲーティング論理ゲートの出力端子に結合されたイネーブル入力端子（enable input terminal）を有するヒューズデコーダ（fuse decoder）とを含む冗長性デコーダ（redundancy decoder）であって、複数のデコードされたアドレス信号用の複数の出力端子をさらに含む、冗長性デコーダと、直列に配置された複数の列冗長性論理回路であって、各列冗長性論理回路が、冗長性アドレスビット（redundancy address bits）のそれぞれのセットを受信するための入力端子のセットを有し、かつ列冗長性信号用の出力端子を有する、複数の列冗長性論理回路と、列冗長性論理回路のうちの最後の列冗長性論理回路からの列冗長性信号をラッチするように構成されたスキャンフリップフロップ（scan flip-flop）と、を含む。

【0007】

[0007] これらおよび追加の利点は、以下の発明を実施するための形態を通してより十分に理解される場合がある。

【図面の簡単な説明】

【0008】

【図1】[0008] 本開示の一態様による、冗長性論理回路（redundancy logic circuit）および列冗長性マルチプレクサがＤＦＴスキャンチェーン内に含まれるメモリの図である。

【図2】[0009] 本開示の一態様による、図１のメモリ内の冗長性論理回路の図である。

【図3】[0010] 列冗長性マルチプレクサがＤＦＴスキャンチェーンによってバイパスされる従来の列の図である。

【図4】[0011] 本開示の第１の態様による、列冗長性マルチプレクサがＤＦＴスキャンチェーン内に含まれる列を示す図である。

【図5】[0012] 本開示の第２の態様による、列冗長性マルチプレクサがＤＦＴスキャンチェーン内に含まれる列を示す図である。

【図6】[0013] 本開示の一態様による、図１のメモリ用の冗長性デコーダを示す図である。

【図7】[0014] 図６の冗長性デコーダに関連する信号のタイミング図である。

【図8】[0015] 本開示の一態様による、メモリ列内の冗長性マルチプレクサをスキャンする方法のフローチャートである。

【0009】

[0016] 本開示の実装形態およびそれらの利点は、以下の詳細な説明を参照することによって最良に理解される。各図のうちの１つまたは複数に示される同様の要素を識別するために同様の参照番号が使用されることを理解されたい。

【発明を実施するための形態】

【0010】

[0017] 改善された列冗長性スキームがメモリに提供されて、ＤＦＴスキャンチェーンが冗長性論理および列の冗長性マルチプレクサにおけるエラーをスキャンすることを可能にする。この改善された列冗長性を有する例示的なメモリ１００が、図１に示されている。メモリ１００は、Ｎ番目の列から０番目の列に及ぶ複数のＮ＋１列のビットセルを含み、Ｎは正の整数である。メモリ１００はまた、少なくとも１つの冗長列を含む。簡潔にするために、「列」という表現は、いかなるさらなる説明もなく、本明細書では非冗長列を指すものと理解される。メモリ１００のテスト中に、欠陥列が存在しない場合がある。その場合、冗長列（単数または複数）は使用されない。したがって、特定の列に対してアドレス指定される読み出しまたは書き込み動作は、その列に対して生じることになる。列冗長性がイネーブルされないことによりシフトは存在しないため、全ての列はシフトされていない列であるとみなされ得る。しかし、欠陥列が存在する場合にはそうではない。次いで、列のアレイは、欠陥列の位置に応じて、シフトされていない列とシフトされた列とに分割することができる。例えば、ｉ番目の列に欠陥があると仮定する。（ｉ＋１）番目の列から（Ｎ＋１）番目の列までの後続の列はシフトされていないが、ｉ番目の列から０番目の列までの先行する列はシフトされている。例えば、列冗長性がイネーブルされているときに０番目の列に対して読み出しまたは書き込み動作がアドレス指定された場合、読み出しまたは書き込み動作は実際に、冗長列に対して生じる。

【0011】

[0018] 列冗長性を実施するために、ヒューズデコーダ（図示せず）は、ヒューズワード（fuse word）をデコードして複数のデコードされた冗長性アドレス信号を生成するように機能することができる。例えば、デコードは、３つのデコードされた冗長性アドレス信号ｆａ＜０：３＞、ｆｂ＜０：３＞、およびｆｃ＜０：３＞を生成することができる。デコードされたアドレス冗長性信号の数およびそれらのビット幅は、代替実装形態では変更され得る。デコードされた冗長性アドレス信号を処理するために、各列は、対応する冗長性論理回路に関連付けられる。したがって、Ｎ番目の列に対してＮ番目の冗長性論理回路（red logic col (N))が存在し、（Ｎ－１）番目の列に対して（Ｎ－１）番目の冗長性論理回路（red logic col (N-1)）が存在し、以下同様に、０番目の列に対して０番目の冗長性論理回路（red logic col (0)）が存在する。各列の冗長性論理回路は、デコードされた冗長性アドレス信号ｆａ＜０：３＞、ｆｂ＜０：３＞、およびｆｃ＜０：３＞から各々１ビットを受信する。したがって、各冗長性論理回路は、３つの冗長性アドレスビットｆａ、ｆｂ、およびｆｃを受信する。

【0012】

[0019] 一実装形態では、デコードされた冗長性アドレスビット（decoded redundancy address bit）ｆａ、ｆｂ、およびｆｃは、アクティブローである。したがって、欠陥列は、そのデコードされた冗長性アドレスビットｆａ、ｆｂ、およびｆｃが全てアクティブローの実装形態において論理０であることによって識別される。あるいは、デコードされた冗長性アドレスビットｆａ、ｆｂ、およびｆｃが全て論理１であるアクティブハイの実装形態が使用されてもよい。本明細書で使用される場合、バイナリ信号は、真（true）のバイナリ状態がアクティブロー規約によって表されているか、またはアクティブハイ規約によって表されているかにかかわらず、バイナリ論理信号が真であるときにアサート（assert）されるとみなされる。各冗長性論理回路は、そのデコードされた冗長性アドレスビットｆａ、ｆｂ、およびｆｃが論理的に真である（アサートされた）場合に、列冗長性信号（ｍａｔｃｈ＿ｎｅｘｔとして示されている）をアサートするように構成されている。「列冗長性信号（column redundancy signal）」および「ｍａｔｃｈ＿ｎｅｘｔ」という用語は、本明細書では互換的に使用される。したがって、アクティブハイの実装形態では、各冗長性論理回路は、そのビットｆａ、ｆｂ、およびｆｃが全てバイナリ１である場合に、そのｍａｔｃｈ＿ｎｅｘｔ信号をアサートするように構成されている。

【0013】

[0020] 冗長性論理回路は、Ｎ番目の冗長性論理回路から開始して０番目の冗長性論理回路まで直列に配置されているとみなされ得る。この直列配置において先行する冗長性論理回路からのｍａｔｃｈ＿ｎｅｘｔ信号は、後続の冗長性論理回路においてｍａｔｃｈ＿ｐｒｅｖ信号として受信される。例えば、Ｎ番目の冗長性論理回路からのｍａｔｃｈ＿ｎｅｘｔ信号は、（Ｎ－１）番目の冗長性論理回路によってそのｍａｔｃｈ＿ｐｒｅｖ信号として受信される。各冗長性論理回路は、ｍａｔｃｈ＿ｐｒｅｖ信号がアサートされた場合に、ｍａｔｃｈ＿ｎｅｘｔ信号をアサートするように構成されている。ｉ番目の列が欠陥列である前述の例では、ｉ番目の冗長性論理回路は、したがって、そのｍａｔｃｈ＿ｎｅｘｔ信号をアサートすることになる。したがって、（ｉ－１）番目の冗長性論理回路から０番目の冗長性論理回路までの後続の冗長性論理回路もまた、したがって、ｍａｔｃｈ＿ｐｒｅｖ信号の各々がアサートされるためそれらのｍａｔｃｈ＿ｎｅｘｔ信号をアサートすることになる。以下の説明では、ｍａｔｃｈ＿ｎｅｘｔ信号は、アサートされたときに論理１であるような論理ハイ信号であると仮定する。

【0014】

[0021] 例示的な冗長性論理回路２００が、図２により詳細に示されている。ＮＡＮＤゲート２０５などの論理ゲートは、ｆａ、ｆｂ、およびｆｃのデコードされた冗長性アドレスビットを処理して、インバータ２１０によって反転される出力信号を生成する。ＮＯＲゲート２１５は、インバータ２１０からの出力信号をｍａｔｃｈ＿ｐｒｅｖ信号でＮＯＲ演算する。インバータ２２０は、ＮＯＲゲート２１５からの出力信号を反転してｍａｔｃｈ＿ｎｅｘｔ信号を生成する。ビットｆａ、ｆｂ、およびｆｃのいずれか１つが論理０である場合、ＮＡＮＤゲート２０５の出力は論理１である。この論理１は、インバータ２１０によって反転されてＮＯＲゲート２１５に対して論理０を生成する。ｍａｔｃｈ＿ｐｒｅｖ信号が同様に論理０である場合、ＮＯＲゲート２１５の出力は、したがって、ｍａｔｃｈ＿ｎｅｘｔ信号を論理０に強制するようにインバータ２２０によって反転される論理１になる。しかしながら、ｆａ、ｆｂ、およびｆｃビット信号が全て論理１であり、および／またはｍａｔｃｈ＿ｐｒｅｖ信号が論理１である場合、ｍａｔｃｈ＿ｎｅｘｔ信号がアサートされる。

【0015】

[0022] 再びメモリ１００を参照すると、各列は、その対応する冗長性論理回路からｍａｔｃｈ＿ｎｅｘｔ信号を受信することに留意されたい。本明細書でさらに説明するように、各列は、書き込み列冗長性マルチプレクサおよび読み出し列冗長性マルチプレクサを含む。アサートされたｍａｔｃｈ＿ｎｅｘｔ信号を有する列への書き込み動作では、書き込み列冗長性マルチプレクサは、書き込みデータビットを先行する列に対して指示する。例えば、ｉ番目の列がアサートされたｍａｔｃｈ＿ｎｅｘｔ信号を有する場合、その書き込み列冗長性マルチプレクサは、書き込みデータビットが（ｉ－１）番目の列に書き込まれるように指示する。しかし、ｉ番目の列が偽のｍａｔｃｈ＿ｎｅｘｔ信号を有する場合、その書き込み列冗長性マルチプレクサは、書き込みデータビットをｉ番目の列の書き込みドライバに対して指示する。読み出し列冗長性マルチプレクサは、現在の列のｍａｔｃｈ＿ｎｅｘｔ信号が真であるかまたは偽であるかに応じて、現在の列からまたは先行する列から取り出されたビットを選択するという点で類似している。

【0016】

[0023] 列冗長性を有する従来のメモリでは、書き込み列冗長性マルチプレクサも読み出し列冗長性マルチプレクサもＤＦＴスキャンチェーンによってカバーされていないことが典型的であった。例示的な従来の列３００が、図３に示されている。説明を明確にするために、ビット線ｂｌおよび相補ビット線ｂｌｂに結合している単一のビットセル３０５のみが示されているが、列３００などの列は、行に従って配置された複数のビットセルを含むことを理解されたい。列３００への書き込み動作中、コア電源によって電力供給されたコア電力ドメインからの入力データビットｄｉｎは、レベルシフタ（ＬＳ）３１０によって、メモリ電源によって電力供給されたメモリ電源ドメインｄｉｎ信号にレベルシフトされる。スキャン動作モード中、シフトイン信号は、スキャンチェーン用のマスタスレーブフリップフロップ３１５などのスキャンチェーンフリップフロップによって提供される。書き込み動作中、書き込み列冗長性マルチプレクサ（write red mux）３２０は、ｍａｔｃｈ＿ｎｅｘｔ信号がアサートされるかまたはデアサートされるかに応じて、レベルシフトされたｄｉｎ信号をルーティングする。ｍａｔｃｈ＿ｎｅｘｔ信号が偽である場合、書き込み列冗長性マルチプレクサ３２０は、レベルシフトされたｄｉｎ信号を書き込みドライバ３２５に渡す。しかし、ｍａｔｃｈ＿ｎｅｘｔ信号が真である場合、書き込み列冗長性マルチプレクサ３２０は、レベルシフトされたｄｉｎ信号をｄｉｎ＿ｎｅｘｔ信号として先行する列に渡す。後続の列が既にそのｍａｔｃｈ＿ｎｅｘｔ信号をアサートされている場合、列３００は、書き込みドライバ３２５において、この後続の列のｄｉｎ＿ｎｅｘｔ信号をｄｉｎ＿ｐｒｅｖ信号として受信する。書き込みドライバの入力信号（冗長性がない場合のレベルシフトされたｄｉｎ信号、または後続の列がそのｍａｔｃｈ＿ｎｅｘｔ信号をアサートされている場合のｄｉｎ＿ｐｒｅｖ信号のいずれか）に基づいて、書き込みドライバ３２５は、それに応じて書き込みデータ信号（ｗｄ）および相補書き込みデータ信号（ｗｄ＿ｎ）を駆動する。

【0017】

[0024] 列３００への書き込み動作中、書き込みマルチプレクサ信号ｗｍがアサートされ、ｎ型金属酸化膜半導体（ＮＭＯＳ）書き込みマルチプレクサトランジスタＭ１をオンに切り替えて、ｗｄ信号をビット線ｂｌに結合する。同様に、書き込みマルチプレクサ信号ｗｍのアサートは、別のＮＭＯＳ書き込みマルチプレクサトランジスタＭ２をオンに切り替えて、ｗｄ＿ｎ信号を相補ビット線ｂｌｂに結合する。次いで、ビットセル３０５が、書き込み動作を完了するために、それに応じて書き込まれ得る。

【0018】

[0025] 列３００に欠陥がない読み出し動作中、アクティブロー読み出しマルチプレクサ信号ｒｍがディスチャージされ、ｐ型金属酸化膜半導体（ＰＭＯＳ）読み出しマルチプレクサトランジスタＰ１をオンに切り替えて、真ビット線をセンス増幅器（ＳＡＭＰ）３３０に結合する。同様に、読み出しマルチプレクサ信号ｒｍのディスチャージは、別のＰＭＯＳ読み出しマルチプレクサトランジスタＰ２をオンに切り替えて、相補ビット線ｂｌｂをＳＡＭＰ３３０に結合する。次いで、ＳＡＭＰ３３０はビット決定を行うことができる。読み出し列冗長性マルチプレクサ（ｒｅａｄ ｒｅｄ ｍｕｘ）３３５は、列３００のｍａｔｃｈ＿ｎｅｘｔ信号が偽である場合に、ＳＡＭＰ３３０からのビット決定を選択する。ｍａｔｃｈ＿ｎｅｘｔ信号が真である場合、読み出し列冗長性マルチプレクサ３３５は、先行する列からのビット決定（ＳＡＭＰ ｎｅｘｔ）を選択する。ｍａｔｃｈ＿ｎｅｘｔ信号がアサートされた後続の列に対する読み出し動作中、後続の列は、ＳＡＭＰ３３０からのビット決定（ＳＡＭＰ ｐｒｅｖ）を選択する。

【0019】

[0026] 読み出し動作中、列３００のＤＦＴスキャン用のスキャン信号はアサートされない。スキャン信号は、読み出し動作中に読み出し列冗長性マルチプレクサ３３５からのビット決定を選択するスキャンマルチプレクサ（ｓｃａｎ ｍｕｘ）３４０を制御する。次いで、データ出力ラッチ（Ｄｏｕｔ ｌａｔｃｈ）３４５が、出力データビットをラッチして、読み出し動作を完了することができる。スキャン動作モード中、スキャンマルチプレクサ３４０は、マスタスレーブフリップフロップ３１５からのシフトイン信号を選択することによって、スキャン信号のアサートに応答する。したがって、そのような従来のＤＦＴスキャンは、書き込み列冗長性マルチプレクサ３２０および読み出し列冗長性マルチプレクサ３３５の動作をバイパスする。

【0020】

[0027] ＤＦＴスキャンにおいて書き込みおよび読み出し列冗長性マルチプレクサを含む能力を提供するために、図４に示されるように、改善された列４００が提供される。列３００について説明したように、ビット線ｂｌおよび相補ビット線ｂｌｂに結合している単一のビットセル３０５のみが列４００内に示されているが、列４００は、行に従って配置された複数のビットセルを含むことを理解されたい。再びメモリ１００を参照すると、Ｎ番目の列から０番目の列までの範囲の列の各々は、列４００について示されるように実装され得る。列３００について同様に説明したように、コア電源によって電力供給されたコア電源ドメインからの入力データビットｄｉｎは、列４００への書き込み動作中、列４００内のレベルシフタ（ＬＳ）３１０によって、メモリ電源によって電力供給されたメモリ電源ドメインｄｉｎ信号にレベルシフトされる。スキャン動作モード中、シフトイン信号は、スキャンチェーンに含まれるマスタスレーブフリップフロップ３１５内のマスタラッチ（master latch）によって提供される。書き込み列冗長性マルチプレクサ（ｗｒｉｔｅ ｒｅｄ ｍｕｘ）３２０は、ｍａｔｃｈ＿ｎｅｘｔ信号が真であるかまたは偽であるかに応じて、レベルシフトされたｄｉｎ信号を多重化する。列４００のｍａｔｃｈ＿ｎｅｘｔ信号が偽である場合、書き込み列冗長性マルチプレクサ３２０は、書き込み動作中、第１の出力端子を介してレベルシフトされたｄｉｎ信号を書き込みドライバ３２５の入力端子に渡す。しかし、ｍａｔｃｈ＿ｎｅｘｔ信号が真である場合、書き込み列冗長性マルチプレクサ３２０は、第２の出力端子を介してレベルシフトされたｄｉｎ信号を先行する列にｄｉｎ＿ｎｅｘｔ信号として渡す。後続の列が既にそのｍａｔｃｈ＿ｎｅｘｔ信号をアサートされている場合、列４００は、書き込みドライバ３２５において、この後続の列のｄｉｎ＿ｎｅｘｔ信号をｄｉｎ＿ｐｒｅｖ信号として受信する。書き込みドライバの入力信号（冗長性がない場合のレベルシフトされたｄｉｎ信号、または後続の列がそのｍａｔｃｈ＿ｎｅｘｔ信号をアサートされている場合のｄｉｎ＿ｐｒｅｖ信号のいずれか）に基づいて、書き込みドライバ３２５は、それに応じて書き込みデータ信号（ｗｄ）および相補書き込みデータ信号（ｗｄ＿ｎ）を駆動する。

【0021】

[0028] 列４００への書き込み動作中、アクティブハイ書き込みマルチプレクサ信号ｗｍがアサートされ、書き込みマルチプレクサトランジスタＭ１をオンに切り替えて、ｗｄ信号をビット線ｂｌに結合し、書き込みマルチプレクサトランジスタＭ２をオンに切り替えて、ｗｄ＿ｎ信号を相補ビット線ｂｌｂに結合する。次いで、ビットセル３０５が、書き込み動作を完了するために、それに応じて書き込まれ得る。

【0022】

[0029] 列４００への読み出し動作もまた、列３００について説明したものと同様に生じる。列４００に欠陥がない読み出し動作中、アクティブロー読み出しマルチプレクサ信号ｒｍがディスチャージされ、読み出しマルチプレクサトランジスタＰ１およびＰ２をオンに切り替えて、真ビット線および相補ビット線をスキャンマルチプレクサ４０５に結合する。読み出しマルチプレクサトランジスタＰ１のソースは、読み出し端子を形成するとみなされ得る。同様に、読み出しマルチプレクサトランジスタＰ２のソースは、相補読み出し端子を形成するとみなされ得る。スキャンマルチプレクサ４０５は、読み出し端子および相補読み出し端子に結合された第１の対の入力端子を含む。読み出し動作中、スキャン信号がデアサートされてスキャンマルチプレクサ４０５を制御し、その第１の対の入力端子を選択し、したがって、読み出しマルチプレクサトランジスタＰ１およびＰ２を介してルーティングされるビット線信号を選択する。次いで、ＳＡＭＰ３３０は、ビット決定を行うことができる。読み出し列冗長性マルチプレクサ（ｒｅａｄ ｒｅｄ ｍｕｘ）４１０は、ＳＡＭＰ３３０の出力端子に結合された第１の入力端子を含む。読み出し列冗長性マルチプレクサ４２０は、この第１の入力端子を選択し、したがって、列４００のｍａｔｃｈ＿ｎｅｘｔ信号が偽である場合に、ＳＡＭＰ３３０からのビット決定を選択する。ＳＡＭＰ３３０はまた、先行する列内のセンス増幅器に結合された第２の入力端子を含む。ｍａｔｃｈ＿ｎｅｘｔ信号が真である場合、読み出し列冗長性マルチプレクサ４１０は、この第２の入力端子を選択し、したがって、先行する列からのビット決定（ＳＡＭＰ ｎｅｘｔ）を選択する。データ出力ラッチ（Ｄｏｕｔ ｌａｔｃｈ）３４５は、データ出力ラッチ３４５が出力データビットをラッチして読み出し動作を完了できるように、読み出し列冗長性マルチプレクサ４１０の出力端子に結合された入力端子を含む。ｍａｔｃｈ＿ｎｅｘｔ信号がアサートされた後続の列に対する読み出し動作中、後続の列は、ＳＡＭＰ３３０からのビット決定（ＳＡＭＰ ｐｒｅｖ）を選択する。

【0023】

[0030] スキャン動作モード中、マスタスレーブフリップフロップ３１５は、書き込み列冗長性マルチプレクサ３２０および書き込みドライバ３２５を介してルーティングされるシフトイン信号を提供する。書き込みドライバ３２５は、書き込みデータ信号ｗｄ（またはスキャンモード（scan mode）中のシフトイン信号）用の第１の出力端子と、相補書き込みデータ信号ｗｄ＿ｎ（またはスキャンモード中の相補シフトイン信号）用の第２の出力端子とを有する。スキャンマルチプレクサ４０５は、書き込みドライバ３２５の第１および第２の出力端子に結合された第２の対の入力端子を含む。スキャン信号がアサートされている場合、スキャンマルチプレクサ４０５は、書き込みドライバ３２５からの一対の出力信号を選択するために、その第２の対の入力端子を選択する。次いで、センス増幅器ＳＡＭＰ３３０は、シフトイン信号に基づいてビット決定を行う。ｍａｔｃｈ＿ｎｅｘｔ信号が偽である場合、ＳＡＭＰ３３０からのシフトイン信号ビット決定は、読み出し列冗長性マルチプレクサ４１０を介してルーティングされて、Ｄｏｕｔ ｌａｔｃｈ ３４５にラッチされる。反対に、ｍａｔｃｈ＿ｎｅｘｔ信号が真である場合、読み出し列冗長性マルチプレクサ４１０は、先行する列内のセンス増幅器からのシフトイン信号ビット決定（ＳＡＭＰ ｎｅｘｔ）を選択する。有利には、ｍａｔｃｈ＿ｎｅｘｔ信号が偽である場合、レベルシフトされシフトイン信号が書き込み列冗長性マルチプレクサ３２０を介して書き込みドライバ３２５に（最終的にはＤｏｕｔ ｌａｔｃｈ ３４５に）ルーティングされるため、書き込み列冗長性マルチプレクサ３２０の動作もまた、スキャンモードでテストすることができる。ｍａｔｃｈ＿ｎｅｘｔ信号が真である場合、シフトイン信号は、書き込み列冗長性マルチプレクサ３２０を介して先行する列内の書き込みドライバにルーティングされる。

【0024】

[0031] 読み出しおよび書き込み列冗長性マルチプレクサのスキャンも可能にする代替列実装形態が、列５００について図５に示されている。再びメモリ１００を参照すると、Ｎ番目の列から０番目の列までの範囲の列の各々は、列５００について示されるように実装され得る。読み出しおよび書き込み動作は、列４００について説明したものと同様に生じる。例えば、コア電源によって電力供給されたコア電源ドメインからの入力データビットｄｉｎは、列５００への書き込み動作中に、レベルシフタ（ＬＳ）３１０によって、メモリ電源によって電力供給されたメモリ電源ドメインｄｉｎ信号にレベルシフトされる。スキャン動作モード中、シフトイン信号は、スキャンチェーン用のマスタスレーブフリップフロップ３１５によって提供され得る。書き込み動作中、書き込み列冗長性マルチプレクサ（ｗｒｉｔｅ ｒｅｄ ｍｕｘ）３２０は、ｍａｔｃｈ＿ｎｅｘｔ信号が真であるかまたは偽であるかに応じて、レベルシフトされたｄｉｎ信号を多重化する。列５００のｍａｔｃｈ＿ｎｅｘｔ信号が偽である場合、書き込み列冗長性マルチプレクサ３２０は、レベルシフトされたｄｉｎ信号を書き込みドライバ３２５に渡す。しかし、ｍａｔｃｈ＿ｎｅｘｔ信号が列５００に対してアサートされている場合、書き込み列冗長性マルチプレクサ３２０は、レベルシフトされたｄｉｎ信号をｄｉｎ＿ｎｅｘｔ信号として先行する列に渡す。後続の列が既にそのｍａｔｃｈ＿ｎｅｘｔ信号をアサートされている場合、列５００は、書き込みドライバ３２５において、この後続の列のｄｉｎ＿ｎｅｘｔ信号をｄｉｎ＿ｐｒｅｖ信号として受信することができる。書き込み動作中の書き込みドライバの入力信号（冗長性がない場合のレベルシフトされたｄｉｎ信号、または先行する列がそのｍａｔｃｈ＿ｎｅｘｔ信号をアサートされている場合のｄｉｎ＿ｐｒｅｖ信号のいずれか）に基づいて、書き込みドライバ３２５は、それに応じて書き込みデータ信号（ｗｄ）および相補書き込みデータ信号（ｗｄ＿ｎ）を駆動する。

【0025】

[0032] 列５００への書き込み動作中、アクティブハイ書き込みマルチプレクサ信号ｗｍがアサートされ、書き込みマルチプレクサトランジスタＭ１をオンに切り替えて、ｗｄ信号をビット線ｂｌに結合し、書き込みマルチプレクサトランジスタＭ２をオンに切り替えて、ｗｄ＿ｎ信号を相補ビット線ｂｌｂに結合する。次いで、ビットセル３０５が、書き込み動作を完了するために、それに応じて書き込まれ得る。

【0026】

[0033] 列５００への読み出し動作もまた、列４００について説明したものと同様に生じる。列５００のｍａｔｃｈ＿ｎｅｘｔ信号が偽である読み出し動作中、アクティブロー読み出しマルチプレクサ信号ｒｍがディスチャージされ、読み出しマルチプレクサトランジスタＰ１およびＰ２をオンに切り替えて、真ビット線および相補ビット線をセンス増幅器３３０に結合する。次いで、ＳＡＭＰ３３０はビット決定を行うことができる。読み出し列冗長性マルチプレクサ（ｒｅａｄ ｒｅｄ ｍｕｘ）４１０は、列５００のｍａｔｃｈ＿ｎｅｘｔ信号が偽である場合に、ＳＡＭＰ３３０からのビット決定を選択する。ｍａｔｃｈ＿ｎｅｘｔ信号が列５００に対して真である場合、読み出し列冗長性マルチプレクサ４１０は、先行する列からのビット決定（ＳＡＭＰ ｎｅｘｔ）を選択する。次いで、データ出力ラッチ（Ｄｏｕｔ ｌａｔｃｈ）３４５が、出力データビットをラッチして、読み出し動作を完了することができる。ｍａｔｃｈ＿ｎｅｘｔ信号がアサートされている後続の列に対する読み出し動作中、後続の列は、ＳＡＭＰ３３０からのビット決定（ＳＡＭＰ ｐｒｅｖ）を選択する。

【0027】

[0034] スキャン動作モードでは、メモリコントローラ（図示せず）は、書き込みマルチプレクサトランジスタＰ１およびＰ２と同時に、読み出しマルチプレクサトランジスタＭ１およびＭ２をオンに切り替える。マスタスレーブフリップフロップ３１５は、シフトイン信号を提供する。列５００のｍａｔｃｈ＿ｎｅｘｔ信号が偽である場合、シフトイン信号は、書き込み列冗長性マルチプレクサ３２０を通過して、それぞれ、ｗｄおよびｗｄ＿ｎ信号として真形態および相補形態で駆動される。スキャン動作モード中のｗｄ信号は、書き込みマルチプレクサトランジスタＭ１を介してビット線ｂｌに結合し、また、読み出しマルチプレクサトランジスタＰ１を介してセンス増幅器３３０を駆動する。同様に、ｗｄ＿ｎ信号は、書き込みマルチプレクサトランジスタＭ２および読み出しマルチプレクサトランジスタＰ２を介して結合して、スキャン動作モード中にセンス増幅器３３０を駆動する。スキャン動作モード中にｍａｔｃｈ＿ｎｅｘｔ信号が真である場合、書き込み列冗長性マルチプレクサ３２０は、シフトイン信号を先行する列内の書き込みドライバに渡す。列５００について説明したように、この先行する列では、書き込みマルチプレクサトランジスタおよび読み出しマルチプレクサトランジスタは、両方ともオンである。

【0028】

[0035] 列５００のスキャン動作モードでは、センス増幅器３３０は、ｗｄおよびｗｄ＿ｎ信号からシフトイン信号を復元する。列５００のｍａｔｃｈ＿ｎｅｘｔ信号が偽である場合、読み出し列冗長性マルチプレクサ４１０は、それがＤｏｕｔ ｌａｔｃｈ ３４５にラッチされ得るように、復元されたシフトイン信号を選択する。直接電気的接続５０５は、読み出し列冗長性マルチプレクサ４１０の出力端子からＤｏｕｔ ｌａｔｃｈ ３４５の入力端子まで延びている。本明細書で使用される場合、「直接電気接続」という用語は、マルチプレクサ内のトランジスタなどのいかなるスイッチング素子も含まない電気経路またはリードを指す。ｍａｔｃｈ＿ｎｅｘｔ信号が偽である場合、シフトイン信号は、書き込み列冗長性マルチプレクサ３２０、読み出し列冗長性マルチプレクサ４１０、および直接電気経路５０５を通過して、Ｄｏｕｔ ｌａｔｃｈ ３４５にラッチされることになる。したがって、スキャン動作モードは、ｍａｔｃｈ＿ｎｅｘｔ信号が偽であるスキャン動作モード中に、書き込み列冗長性マルチプレクサ３２０および読み出し列冗長性マルチプレクサ４１０の両方の動作をテストすることができる。スキャン動作モード中にｍａｔｃｈ＿ｎｅｘｔ信号が真である場合、列５００内の書き込み列冗長性マルチプレクサ３２０および先行する列内の読み出し列冗長性マルチプレクサ４１０の動作が同様にテストされる。ここで、冗長性論理回路および冗長性デコーダのスキャンモードについて説明する。

【0029】

冗長性論理およびデコード
[0036] 冗長性デコーダは冗長性イネーブル信号に応答するのが通例である。そのような従来の冗長性デコーダを用いたスキャン動作モード中、冗長性イネーブル信号のアサートは、ＤＦＴスキャンチェーン用のスキャンクロック信号のトリガエッジのアサートのかなり前に生じ得る。再びメモリ１００を参照すると、デコードされた冗長性アドレス信号は、したがって、スキャンクロック信号エッジがアサートされる前の比較的早くに、冗長性論理回路に提示される。次いで、様々な冗長性論理回路からのｍａｔｃｈ＿ｎｅｘｔ信号は、整定するのに十分な時間を有する。これは、検出されないことになる抵抗性経路障害が存在し得るため問題である。例えば、抵抗性経路障害が、冗長性論理回路２００内のＮＡＮＤゲート２０５、インバータ２１０および２２０、またはＮＯＲゲート２１５のうちの１つに存在する場合がある。そのような抵抗性経路障害は、冗長性論理回路２００に、そのｍａｔｃｈ＿ｎｅｘｔ信号をアサートするのに時間がかかりすぎるようにさせ、それが、読み出しエラーまたは書き込みエラーにつながり得る。しかし、そのような抵抗性経路障害は、冗長性デコーダが単に冗長性イネーブル信号によってトリガされる場合には検出可能ではない場合がある。

【0030】

[0037] 図６に示される冗長性デコーダ６００は、有利には、図１および図２について説明されたような冗長性論理回路が、抵抗性経路障害の検出を含むスキャン動作モードによってテストされることを可能にする。スキャン動作モード中にイネーブルされると、冗長性デコーダ６００は、ヒューズワードｆｕｓｅ＜０：５＞をデコードして、３つのデコードされた冗長性アドレス信号ｆａ＜０：３＞、ｆｂ＜０：３＞、およびｆｃ＜０：３＞を生成する。ヒューズワードのビット幅、ならびにデコードされた冗長性アドレス信号の数およびビット幅は、代替実装形態では変更され得る。ＮＡＮＤゲート６０５などのゲーティング論理ゲートは、冗長性デコーダ６００のイネーブルを制御する。ＮＡＮＤゲート６０５は、ＤＦＴスキャンチェーン用のスキャンクロック信号のトリガエッジのアサートの前の既知の時刻にアサートされるアクティブローゲーティング信号（ｓｈｉｆｔ＿ｎ）信号を用いて、アクティブロー冗長性イネーブル信号ｆｃ＿ｅｎをゲートする。以下の説明では、スキャンクロック信号のトリガエッジが、一般性を失うことなく立ち上がりエッジであると仮定する。スキャンクロック信号のアサートの直前にｓｈｉｆｔ＿ｎ信号がディスチャージして、かつ冗長性イネーブル信号ｆｃ＿ｅｎが既にディスチャージしている場合、ＮＡＮＤゲート６０５からの出力信号がアサートされる。アサートされたＮＡＮＤゲート出力は、次いで、レベルシフタ６１０によってコア（ＣＸ）電力ドメインからメモリ（ＭＸ）電力ドメインにレベルシフトされて、ヒューズデコーダ６１５のイネーブル入力端子において受信されたゲートされたイネーブル信号を形成することができる。ヒューズデコーダ６１５は、ゲートされたイネーブル信号のアサートによってイネーブルされると、ヒューズワードｆｕｓｅ＜０：５＞をデコードされた冗長性アドレス信号ｆａ＜０：３＞、ｆｂ＜０：３＞、およびｆｃ＜０：３＞にデコードするように構成されている。

【0031】

[0038] 再びメモリ１００を参照すると、スキャンチェーンフリップフロップ１０５は、スキャンクロック信号によってクロックされると、０番目の冗長性論理回路からのｍａｔｃｈ＿ｎｅｘｔ信号を登録する。フリップフロップ１０５は、サンプリングされたｍａｔｃｈ＿ｎｅｘｔ信号を冗長性スキャンアウト信号（ｒｅｄ＿ｓｃａｎ＿ｏｕｔ）としてシフトアウトする。次いで、タイマ（図示せず）が、ゲーティング信号（ｓｈｉｆｔ＿ｎ）のディスチャージと冗長性スキャンアウト信号のアサートとの間の遅延を判定することができる。この遅延が閾値遅延よりも大きい場合、冗長性論理回路内の抵抗性経路障害が検出される。例えば、スキャンは、０番目の冗長性論理回路をテストすることによって開始することができる。０番目の冗長性論理回路がそのｍａｔｃｈ＿ｎｅｘｔ信号をアサートし、その結果、閾値遅延に達しない場合、スキャンは、第１の冗長性論理回路をテストし続けることができ、Ｎ番目の冗長性論理回路が最終的にテストされるまで以下同様である。

【0032】

[0039] 冗長性デコーダ信号ｆｃ＿ｅｎ、ｓｈｉｆｔ＿ｎ、ヒューズワード、スキャンクロック信号、および冗長性スキャンアウト信号のタイミング図が、図７に示されている。時刻ｔ０の前に、ヒューズワードｆｕｓｅ＜５：０＞が冗長性デコーダで受信され、冗長性イネーブル信号ｆｃ＿ｅｎが、アクティブローの実装形態においてディスチャージされることによってアサートされる。ヒューズワードは、アドレス指定された冗長性論理回路がそのｍａｔｃｈ＿ｎｅｘｔ信号をアサートするようにコード化される。ｍａｔｃｈ＿ｎｅｘｔ信号のこのアサートが抵抗性経路遅延を受けるかどうかをテストするために、アクティブローゲーティング信号ｓｈｉｆｔ＿ｎは、時刻ｔ０までディスチャージされることによってアサートされない。スキャンクロックの立ち上がりエッジは、約２０ｎｓ後の時刻ｔ１までアサートされない。一般に、ｓｈｉｆｔ＿ｎエッジとスキャンクロックエッジとの間の遅延は、通常の処理遅延と抵抗性経路遅延との間の区別に応じて、２０ｎｓより大きくても小さくてもよい。ｓｈｉｆｔ＿ｎ立ち下がりエッジと冗長性スキャンアウト信号（Ｒｅｄ＿ｓｃａｎ＿ｏｕｔ）の立ち上がりエッジとの間の遅延が過度である場合、抵抗性経路遅延が、ターゲット冗長性論理回路において検出されたとみなされる。次いで、冗長性イネーブル信号が、時刻ｔ２において電源電圧にチャージされることによってデアサートされる。この時刻はまた、時刻ｔ３におけるスキャンクロック信号の次の立ち上がりエッジの既知の時間（例えば、２０ｎｓ）前になるように制御されて、冗長性スキャンアウト信号がディスチャージされるのに時間がかかりすぎているかどうかを判定することができる。

【0033】

[0040] ここで、列内の冗長性マルチプレクサをスキャンする例示的な方法について、図８のフローチャートを参照して説明する。このフローチャートにおける動作は、列の列冗長性信号が偽であるスキャン動作モード中のスキャンクロック信号のトリガエッジに応答する。方法は、書き込み列冗長性マルチプレクサを介してシフトイン信号を書き込みドライバにルーティングする動作８００を含む。列４００内の書き込み列冗長性マルチプレクサ３２０を介したシフトイン信号のルーティングは、動作８００の一例である。方法はまた、書き込みドライバを介してシフトイン信号を処理して、一対の書き込みドライバ出力信号を形成する動作８０５を含む。列４００内の書き込みドライバ３２５におけるシフトイン信号の処理は、動作８０５の一例である。方法は、スキャンマルチプレクサを介して一対の書き込みドライバ出力信号をセンス増幅器にルーティングする動作８１０をさらに含む。列４００におけるスキャンマルチプレクサ４０５を介したルーティングは、動作８１０の一例である。加えて、方法は、センス増幅器において一対の書き込みドライバ出力信号を感知して、シフトイン信号の感知されたバージョンを形成する動作８１５を含む。列４００内のセンス増幅器３３０における感知は、動作８１５の一例である。最後に、方法は、読み出し列冗長性マルチプレクサを介して、シフトイン信号の感知されたバージョンをデータ出力ラッチにルーティングする動作８２０を含む。列４００における読み出し列冗長性マルチプレクサ４１０を介したルーティングは、動作８２０の一例である。

【0034】

[0041] ここで、以下の例示的な条項において本開示を要約する。
条項１．メモリであって、
複数の列を備え、各列が、
ビット線と、
相補ビット線と、
ビット線に結合されており、読み出し端子を有する第１の読み出しマルチプレクサトランジスタと、
相補ビット線に結合されており、相補読み出し端子を有する第２の読み出しマルチプレクサトランジスタと、
書き込みデータ出力端子および相補書き込みデータ出力端子を有する書き込みドライバと、
書き込みデータ出力端子および相補書き込みデータ出力端子に結合された第１の対の入力端子を有し、かつ読み出し端子および相補読み出し端子に結合された第２の対の入力端子を有する、スキャンマルチプレクサと、
スキャンマルチプレクサからの出力に結合されたセンス増幅器と、を含む、メモリ。

【0035】

条項２．スキャンマルチプレクサが、スキャンモード中に第１の対の入力端子を選択し、読み出し動作中に第２の対の入力端子を選択するように構成されている、条項１に記載のメモリ。

【0036】

条項３．各列が、
センス増幅器の出力端子に結合された第１の入力端子を有し、かつ隣接する列内のセンス増幅器の出力端子に結合された第２の入力端子を有する、読み出し列冗長性マルチプレクサをさらに含む、条項１または２に記載のメモリ。

【0037】

条項４．各列が、読み出し列冗長性マルチプレクサの出力端子に結合された入力端子を有するデータ出力ラッチをさらに含む、条項３に記載のメモリ。

【0038】

条項５．読み出し列冗長性マルチプレクサが、列の列冗長性信号が偽であることに応じてその第１の入力端子を選択し、列冗長性信号が真であることに応じてその第２の入力端子を選択するように構成されている、条項３または４に記載のメモリ。

【0039】

条項６．各列が、書き込みドライバの入力端子に結合された第１の出力端子を有し、かつ隣接する列内の書き込みドライバに結合された第２の出力端子を有する、書き込み列冗長性マルチプレクサをさらに含む、条項１～５のいずれかに記載のメモリ。

【0040】

条項７．各列が、スキャンフリップフロップをさらに含み、書き込み列冗長性マルチプレクサが、スキャンフリップフロップの出力に結合された入力端子を含む、条項６に記載のメモリ。

【0041】

条項８．スキャンフリップフロップが、マスタラッチおよびスレーブラッチ（slave latch）を含む、条項７に記載のメモリ。

【0042】

条項９．第１の読み出しマルチプレクサトランジスタおよび第２の読み出しマルチプレクサトランジスタが各々、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを含む、条項１～８のいずれかに記載のメモリ。

【0043】

条項１０．複数の列に対応する複数の冗長性論理回路であって、各冗長性論理回路が、複数のデコードされた冗長性アドレスビットを処理して、対応する列のための列冗長性信号を生成するように構成されている、複数の冗長性論理回路をさらに備える、条項５に記載のメモリ。

【0044】

条項１１．各冗長性論理回路が、冗長性論理回路のうちの先行する１つからの列冗長性信号を処理するように構成された第１の論理ゲート（first logic gate）を含む、条項１０に記載のメモリ。

【0045】

条項１２．各第１の論理ゲートが、ＮＯＲゲートである、条項１１に記載のメモリ。

【0046】

条項１３．各冗長性論理回路が、複数のデコードされた冗長性アドレスビットを処理するように構成された第２の論理ゲート（second logic gate）をさらに含む、条項１１に記載のメモリ。

【0047】

条項１４．各第２の論理ゲートが、ＮＡＮＤゲートを含む、条項１３に記載のメモリ。

【0048】

条項１５．
ビット線と書き込みデータ出力端子との間に結合された第１の書き込みマルチプレクサトランジスタ（first write multiplexer transistor）と、
相補ビット線と相補書き込みデータ出力端子との間に結合された第２の書き込みマルチプレクサトランジスタ（second write multiplexer transistor）と、をさらに備える、条項１～１４のいずれかに記載のメモリ。

【0049】

条項１６．
冗長性デコーダであって、
ゲーティング信号（gating signal）を用いて列冗長性イネーブル信号（column redundancy enable signal）を処理するように構成されたゲーティング論理ゲートを含み、ゲーティング論理ゲートからの出力信号のアサートに応じてヒューズワードをデコードするように構成された、冗長性デコーダをさらに備える、条項１０～１３のいずれかに記載のメモリ。

【0050】

条項１７．ゲーティング論理ゲートが、ＮＡＮＤゲートを含む、条項１６に記載のメモリ。

【0051】

条項１８．メモリ内の列をテストする方法であって、
スキャン動作モード中に列の列冗長性信号が偽であることに応じて、
スキャンクロック信号のトリガエッジに応答して、書き込み列冗長性マルチプレクサを介してシフトイン信号を書き込みドライバにルーティングすることと、
書き込みドライバを介してシフトイン信号を処理して、一対の書き込みドライバ出力信号を形成することと、
スキャンマルチプレクサを介して、一対の書き込みドライバ出力信号をセンス増幅器にルーティングすることと、
センス増幅器において一対の書き込みドライバ出力信号を感知して、シフトイン信号の感知されたバージョンを形成することと、
読み出し列冗長性マルチプレクサを介して、シフトイン信号の感知されたバージョンをデータ出力ラッチにルーティングすることと、を含む、方法。

【0052】

条項１９．
スキャン動作モード中に列の列冗長性信号が真であることに応じて、
書き込み列冗長性マルチプレクサを介してシフトイン信号を第１の隣接する列（a first adjacent column）にルーティングすることと、
読み出し列冗長性マルチプレクサを介して第２の隣接する列（second adjacent column）からのシフトイン信号の感知されたバージョンをデータ出力ラッチにルーティングすることと、をさらに含む、条項１８に記載の方法。

【0053】

条項２０．
スキャンクロック信号のトリガエッジより前のゲーティング遅延（gating delay）においてゲーティング信号をアサートすることと、
ゲーティング信号のアサートに応じて、ヒューズワードをデコードして複数のデコードされた冗長性ビット（a plurality of decoded redundancy bits）を形成することと、
複数のデコードされた冗長性ビットを処理して、列冗長性信号を形成することと、をさらに含む、条項１８または１９に記載の方法。

【0054】

条項２１．メモリであって、
複数の列を備え、各列が、
ビット線と、
相補ビット線と、
ビット線に結合されており、読み出し端子を有する第１の読み出しマルチプレクサトランジスタと、
相補ビット線に結合されており、相補読み出し端子を有する第２の読み出しマルチプレクサトランジスタと、
読み出し端子に結合された第１の入力端子と、相補読み出し端子に結合された第２の入力端子とを有するセンス増幅器と、
センス増幅器の出力端子に結合された第１の入力端子を有し、かつ隣接する列内のセンス増幅器に結合された第２の入力端子を有する、読み出し列冗長性マルチプレクサと、
直接電気接続を介して読み出し列冗長性マルチプレクサの出力端子に結合された入力端子を有するデータ出力ラッチと、を含む、メモリ。

【0055】

条項２２．読み出し列冗長性マルチプレクサが、列の列冗長性信号が偽であることに応じてその第１の入力端子を選択し、列冗長性信号が真であることに応じてその第２の入力端子を選択するように構成されている、条項２１に記載のメモリ。

【0056】

条項２３．各列が、
書き込みドライバと、
書き込みドライバの入力端子に結合された第１の出力端子を有し、かつ隣接する列内の書き込みドライバに結合された第２の出力端子を有する書き込み列冗長性マルチプレクサと、をさらに含む、条項２１または２２に記載のメモリ。

【0057】

条項２４．各列が、
スキャンフリップフロップをさらに含み、書き込み列冗長性マルチプレクサが、スキャンフリップフロップの出力端子に結合された入力端子を含む、条項２３に記載のメモリ。

【0058】

条項２５．メモリであって、
ゲーティング論理ゲートと、ゲーティング論理ゲートの出力端子に結合されたイネーブル入力端子を有するヒューズデコーダとを含む冗長性デコーダであって、複数のデコードされたアドレス信号用の複数の出力端子をさらに含む、冗長性デコーダと、
直列に配置された複数の列冗長性論理回路であって、各列冗長性論理回路が、冗長性アドレスビットのそれぞれのセットを受信するための入力端子のセットを有し、かつ列冗長性信号用の出力端子を有する、複数の列冗長性論理回路と、
列冗長性論理回路のうちの最後の列冗長性論理回路からの列冗長性信号をラッチするように構成されたスキャンフリップフロップと、を備える、メモリ。

【0059】

条項２６．ゲーティング論理ゲートが、ＮＡＮＤゲートを含む、条項２５に記載のメモリ。

【0060】

条項２７．各冗長性論理回路が、冗長性論理回路のうちの先行する１つからの列冗長性信号のアサートに応じて、その冗長性論理回路の列冗長性信号をアサートするように構成されている、条項２５または２６に記載のメモリ。

【0061】

条項２８．各冗長性論理回路が、冗長性論理回路のうちの先行する１つからの列冗長性信号を処理するように構成された第１の論理ゲートをさらに含む、条項２６に記載のメモリ。

【0062】

条項２９．各冗長性論理回路が、デコードされた冗長性アドレスビットのそれぞれのセットを処理するように構成された第２の論理ゲートをさらに含む、条項２８に記載のメモリ。

【0063】

条項３０．各第１の論理ゲートが、ＮＯＲゲートを含み、各第２の論理ゲートが、ＮＡＮＤゲートを含む、条項２９に記載のメモリ。

【0064】

[0042] 当業者には今や諒解されるように、また当面の具体的な適用例に応じて、本開示の趣旨および範囲から逸脱することなく、本開示のデバイスの材料、装置、構成、および使用方法において、かつそれらに対して、多くの修正、置換、および変形が行われ得る。このことに照らして、本明細書で図示および説明した特定の実施形態は、それらのいくつかの例のためにすぎないので、本開示の範囲はそのような特定の実装形態の範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的等価物の範囲と完全に同じであるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】