特表 2024-524568 回路基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-05

(54)【発明の名称】回路基板

(51)【国際特許分類】

   H05K 3/46 20060101AFI20240628BHJP

【ＦＩ】

H05K3/46 N

H05K3/46 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024500346

(86)(22)【出願日】2022-07-08

(85)【翻訳文提出日】2024-01-05

(86)【国際出願番号】 KR2022009939

(87)【国際公開番号】W WO2023282692

(87)【国際公開日】2023-01-12

(31)【優先権主張番号】10-2021-0089784

(32)【優先日】2021-07-08

(33)【優先権主張国・地域又は機関】KR

(81)【指定国・地域】

(71)【出願人】

【識別番号】517099982

【氏名又は名称】エルジー イノテック カンパニー リミテッド

(74)【代理人】

【識別番号】100114188

【弁理士】

【氏名又は名称】小野 誠

(74)【代理人】

【識別番号】100119253

【弁理士】

【氏名又は名称】金山 賢教

(74)【代理人】

【識別番号】100129713

【弁理士】

【氏名又は名称】重森 一輝

(74)【代理人】

【識別番号】100137213

【弁理士】

【氏名又は名称】安藤 健司

(74)【代理人】

【識別番号】100183519

【弁理士】

【氏名又は名称】櫻田 芳恵

(74)【代理人】

【識別番号】100196483

【弁理士】

【氏名又は名称】川嵜 洋祐

(74)【代理人】

【識別番号】100160749

【弁理士】

【氏名又は名称】飯野 陽一

(74)【代理人】

【識別番号】100160255

【弁理士】

【氏名又は名称】市川 祐輔

(74)【代理人】

【識別番号】100219265

【弁理士】

【氏名又は名称】鈴木 崇大

(74)【代理人】

【識別番号】100203208

【弁理士】

【氏名又は名称】小笠原 洋平

(74)【代理人】

【識別番号】100146318

【弁理士】

【氏名又は名称】岩瀬 吉和

(72)【発明者】

【氏名】チョイ，ビョンキュン

(72)【発明者】

【氏名】キム，ムソン

(72)【発明者】

【氏名】シム，ウソプ

【テーマコード（参考）】

5E316

【Ｆターム（参考）】

5E316AA32

5E316AA35

5E316AA43

5E316CC05

5E316CC08

5E316CC09

5E316CC10

5E316CC31

5E316CC32

5E316CC33

5E316CC38

5E316CC39

5E316CC40

5E316DD17

5E316DD23

5E316DD24

5E316EE01

5E316FF13

5E316FF14

5E316GG15

5E316GG17

5E316GG28

5E316HH11

5E316HH26

5E316HH33

(57)【要約】

実施例に係る回路基板は、絶縁層と、前記絶縁層上に配置された第１回路パターン層と、前記絶縁層の下に配置された第２回路パターン層と、前記絶縁層を貫通し、前記第１回路パターン層と前記第２回路パターン層を連結するビアと、を含み、前記ビアは、上面で第１幅を有し、前記上面及び下面の間の第１領域で前記第１幅より小さい第２幅を有し、前記第１領域は、前記ビアの全体領域のうち最小幅を有する領域であり、前記第２幅は、前記第１幅の７０％～９９％の範囲を満足する。

【特許請求の範囲】

【請求項1】

絶縁層と、
前記絶縁層上に配置された第１回路パターン層と、
前記絶縁層の下に配置された第２回路パターン層と、
前記絶縁層を貫通し、前記第１回路パターン層と前記第２回路パターン層を連結するビアと、を含み、
前記ビアは、上面で第１幅を有し、前記上面及び下面の間の第１領域で前記第１幅より小さい第２幅を有し、
前記第１領域は、前記ビアの全体領域のうち最小幅を有する領域であり、
前記第２幅は、前記第１幅の７０％～９９％の範囲を満足する、回路基板。

【請求項2】

前記第１幅は、前記ビアの上面の最大幅及び平均幅のうちいずれか１つである、請求項１に記載の回路基板。

【請求項3】

前記ビアの前記第１幅と前記第２幅の差の値の１/２は、前記第１幅の０.１％～２０％の範囲を満足する、請求項１に記載の回路基板。

【請求項4】

前記第１回路パターン層は、前記ビアの上面と直接連結される第１パッドを含み、
前記第２回路パターン層は、前記ビアの下面と直接連結される第２パッドを含む、請求項１に記載の回路基板。

【請求項5】

前記第１パッドは、第３幅を有し、
前記第１パッドの第３幅と前記ビアの第２幅の差の値の１/２は、４.０μｍ以下である、請求項４に記載の回路基板。

【請求項6】

前記第１パッドは、第３幅を有し、
前記第１パッドの第３幅と前記ビアの第１幅の差の値の１/２は、０.７５μｍ～２.９７μｍの範囲を満足する、請求項４に記載の回路基板。

【請求項7】

前記第１パッドは、
前記絶縁層の上面に配置される銅箔層と、
前記銅箔層上に配置される第１メッキ層と、
前記第１メッキ層上に配置される第２メッキ層と、を含む、請求項４に記載の回路基板。

【請求項8】

前記第１パッドの前記第１メッキ層は、前記絶縁層の上面と直接接触しない、請求項７に記載の回路基板。

【請求項9】

前記第１パッドの前記銅箔層の側面は、第１傾斜角を有し、
前記ビアの側面は、前記第１傾斜角と異なる第２傾斜角を有する、請求項７に記載の回路基板。

【請求項10】

前記絶縁層は、RCC(Resin coated copper)及びプリプレグのうちいずれか１つを含む、請求項１～９のいずれか一項に記載の回路基板。

【発明の詳細な説明】

【技術分野】

【0001】

実施例は、回路基板及びこれを含むパッケージ基板に関するものである。

【背景技術】

【0002】

プリント回路基板(PCB；Printed Circuit Board)は、電気絶縁性基板に銅のような伝導性材料で回路ラインパターンを印刷して形成したものとして、電子部品を搭載する直前の基板(Board)をいう。即ち、多様な種類の多くの電子素子を平板上に密集搭載するために、各部品の装着位置を確定し、部品を連結する回路パターンを平板表面に印刷して固定した回路基板を意味する。

【0003】

前記プリント回路基板上に実装される部品は、各部品に連結される回路パターンによって部品から発生する信号が伝達される。

【0004】

一方、最近の携帯用電子機器等の高機能化に伴い、大量の情報の高速処理をするために信号の高周波化が行われており、高周波用途に適合したプリント回路基板の回路パターンが要求されている。

【0005】

この時、プリント回路基板の回路パターンは信号の伝送損失を最小化して、高周波信号の品質を低下させないと共に信号伝送が可能としなければならない。

【0006】

このような、高周波用途の回路基板に使用される絶縁層は、回路パターンの設計及び工程の容易性のための電気的性質の等方性、金属配線物質との低い反応性、低いイオン転移性及び化学的機械的研磨(chemical mechanical polishing、CMP)等の工程に耐えられる充分な機械的強度、剥離または誘電率の上昇を防止することができる低い吸湿率、工程加工温度を耐えられる耐熱性、温度変化によるクラックを無くすための低い熱膨張係数を持たなければならない。

【0007】

また、高周波用途の回路基板に使用される絶縁層は、金属薄膜層との界面で発生する各種応力及び剥離を最小化することができる接着力、耐クラック性、低いストレス及び低い高温気体発生性等多様な条件を満足しなければならず、このためRCC(Resin coated copper（樹脂被覆銅）)を使用している。

【0008】

しかし、このようなRCCは、低誘電率を具現するためにフィラーの含量が減少しており、前記フィラーの含量が減るほど正常なビアホールの形状の具現が難しい問題点がある。例えば、低誘電率のRCCにレーザードリル方法によりビアホールを形成する場合、目標とする微細サイズ(例えば、５０μｍ以下)のビアホールの形成に制約がある。

【0009】

これにより、回路集積化のために、回路基板に微細ビアホール及び微細ビアを含む新しい回路基板が要求されている実情である。

【発明の概要】

【発明が解決しようとする課題】

【0010】

実施例では、微細ビアを含む回路基板及びこれを含むパッケージ基板を提供しようとする。

【0011】

また、実施例では、最大幅と最小幅の差が最小化されたビアを含む回路基板及びこれを含むパッケージ基板を提供しようとする。

【0012】

提案される実施例で達成しようとする技術的課題は、以上で言及した技術的課題に制限されるものではなく、言及されていないさらに他の技術的課題は、以下の記載から実施例が属する技術分野で通常の知識を有した者に明確に理解されるだろう。

【課題を解決するための手段】

【0013】

実施例に係る回路基板は、絶縁層と、前記絶縁層上に配置された第１回路パターン層と、前記絶縁層の下に配置された第２回路パターン層と、前記絶縁層を貫通し、前記第１回路パターン層と前記第２回路パターン層を連結するビアと、を含み、前記ビアは、上面で第１幅を有し、前記上面及び下面の間の第１領域で前記第１幅より小さい第２幅を有し、前記第１領域は、前記ビアの全体領域のうち最小幅を有する領域であり、前記第２幅は、前記第１幅の７０％～９９％の範囲を満足する。

【0014】

また、前記第１幅は、前記ビアの上面の最大幅及び平均幅のうちいずれか１つである。

【0015】

また、前記ビアの前記第１幅と前記第２幅の差の値の１/２は、前記第１幅の０.１％～２０％の範囲を満足する。

【0016】

また、前記第１回路パターン層は、前記ビアの上面と直接連結される第１パッドを含み、前記第２回路パターン層は、前記ビアの下面と直接連結される第２パッドを含む。

【0017】

また、前記第１パッドは、第３幅を有し、前記第１パッドの第３幅と前記ビアの第２幅の差の値の１/２は、４.０μｍ以下である。

【0018】

また、前記第１パッドは、第３幅を有し、前記第１パッドの第３幅と前記ビアの第１幅の差の値の１/２は、０.７５μｍ～２.９７μｍの範囲を満足する。

【0019】

また、前記第１パッドは、前記絶縁層の上面に配置される銅箔層と、前記銅箔層上に配置される第１メッキ層と、前記第１メッキ層上に配置される第２メッキ層とを含む。

【0020】

また、前記第１パッドの前記第１メッキ層は、前記絶縁層の上面と直接接触しない。

【0021】

また、前記第１パッドの前記銅箔層の側面は、第１傾斜角を有し、前記ビアの側面は、前記第１傾斜角と異なる第２傾斜角を有する。

【0022】

また、前記絶縁層は、RCC(Resin coated copper（樹脂被覆銅）)及びプリプレグのうちいずれか１つを含む。

【0023】

また、前記絶縁層は、２.０～３.０の間の誘電率(Dk)を有する。

【0024】

一方、実施例に係るパッケージ基板は、複数の絶縁層と、前記複数の絶縁層に配置される回路パターン層と、前記複数の絶縁層を貫通し、互いに異なる絶縁層に配置された回路パターン層を連結するビアと、前記複数の絶縁層のうち最上側絶縁層の回路パターン層上に配置される接続部と、前記接続部上に配置されるチップと、前記最上側絶縁層上に配置され、前記チップをモールディングするモールディング層と、を含み、前記ビアは、上面で第１幅を有し、前記上面及び下面の間の第１領域で前記第１幅より小さい第２幅を有し、前記第１領域は、前記ビアの全体領域のうち最小幅を有する領域であり、前記第２幅は、前記第１幅の７０％～９９％の範囲を満足する。

【0025】

また、前記チップは、幅方向に相互離隔して配置される第１チップ及び第２チップを含み、前記第１チップは、セントラルプロセッサ(CPU)に対応し、前記第２チップは、グラフィックプロセッサ(GPU)に対応する。

【発明の効果】

【0026】

実施例では、感光性材料ではなくRCCやプリプレグを使用して回路基板を製造するようにする。即ち、感光性材料であるPIDは、一般的に３.０を超過する誘電率(Dk)を有し、このため5G用以上の基板への適用に困難がある。例えば、5G用基板では基板の誘電率が低い必要がある。しかし、一般的なPIDの誘電率は３.０を超過している。これにより、前記PIDを5G用基板に適用する場合、大容量信号の伝送時に信号伝送損失が増加する問題がある。また、PIDを使用して回路基板を具現する場合、前記PIDを含む回路基板には、回路形成のためのメッキ工程で蒸着用装備であるスパッタを使用しなければならず、これによる工程費用が増加する問題がある。さらに、前記PIDを含む回路基板では、PIDで構成された絶縁層と回路パターンの間の接着力が低い問題点があり、これにより前記回路パターンが絶縁層から分離される問題がある。例えば、PIDを含む回路基板では、回路パターン形成工程やソルダリング過程で高い工程温度(例えば、２５０度以上)が要求され、このような高い工程温度によって、前記PIDと回路パターンの間の接着力が低下し、前記絶縁層から回路パターンが脱落する問題がある。

【0027】

これにより、実施例における絶縁層は、２.０～３.０の間の誘電率(Dk)を有するRCCまたはプリプレグで形成される。これにより、実施例では、低誘電率を有する回路基板を提供することにより、5G用製品に適用が可能であると共に、前記PIDがかかえている信頼性問題を解決するようにする。

【0028】

一方、RCCやプリプレグを含む絶縁層は、スモールビアの形成に限界がある。この時、実施例では、表面に銅箔層が積層された絶縁層にビアホールを形成する時、前記銅箔層を先に除去するようにする。例えば、実施例では、ビアホールが形成された位置に対応する銅箔層の一部領域をエッチングで先に除去する。そして、実施例では、前記銅箔層の除去により露出した絶縁層の表面上に、レーザー加工工程を行って所望のサイズのビアホールを形成する工程を行う。これにより、実施例では、前記ビアホール形成工程で前記絶縁層のみを加工すればよく、これによりレーザーの強度を比較例に比べて下げることができる。これにより、実施例では、ビアホールの最大幅と最小幅の差を減らすことができ、これによりスモールビアの形成が可能である。

【図面の簡単な説明】

【0029】

【図1a】図１ａは、比較例に係るビアホール形成工程を示した図面である。

【0030】

【図1b】図１ｂは、比較例でビアホール形成工程で表れる加工問題を示した図面である。

【0031】

【図1c】図１ｃは、比較例に係るビアホールのサイズを示した図面である。

【0032】

【図1d】図１ｄは、比較例に係る回路基板を示した図面である。

【0033】

【図2】図２は、実施例に係る回路基板を示した図面である。

【0034】

【図3】図３は、図２の回路基板のビアを拡大した図面である。

【0035】

【図4】図４は、実施例により形成されるビアホールの実際形状を見せる図面である。

【0036】

【図5】図５は、実施例に係るパッケージ基板を示した図面である。

【0037】

【図6】図２に図示された回路基板の製造方法を工程順に示した図面である。

【0038】

【図7】図２に図示された回路基板の製造方法を工程順に示した図面である。

【0039】

【図8】図２に図示された回路基板の製造方法を工程順に示した図面である。

【0040】

【図9】図２に図示された回路基板の製造方法を工程順に示した図面である。

【0041】

【図10】図２に図示された回路基板の製造方法を工程順に示した図面である。

【発明を実施するための形態】

【0042】

以下、添付された図面を参照して、本発明の好ましい実施例を詳しく説明する。ただし、添付された図面を参照して本発明の好ましい実施例を詳細に説明する。なお、本発明の技術思想は、説明される一部実施例に限定されるものではなく、多様な形態に具現することができ、本発明の技術思想の範囲内であれば、実施例間の構成要素を選択的に結合または置き換えて用いることができる。

【0043】

また、本発明の実施例で用いられる用語(技術及び科学的用語を含む)は、明白に特定して記述されない限り、本発明が属する技術分野で通常の知識を有した者に一般的に理解できる意味と解釈され、辞書に定義された用語のように一般的に使用される用語は、かかわる技術の文脈上の意味を考慮してその意味を解釈できるだろう。

【0044】

また、本発明の実施例で用いられる用語は、実施例を説明するためのものであり、本発明を制限しようとするものではない。本明細書において、単数形は、記載上特に限定しない限り複数形も含むことができ、「A及びB、Cのうち少なくとも１つ(または１つ以上)」と記載される場合、A、B、Cで組合せることのできる全ての組合せのうち１つ以上を含むことができる。

【0045】

また、本発明の実施例の構成要素の説明において、第１、第２、A、B、(a)、(b)等の用語を用いることができる。このような用語は、その構成要素を他の構成要素と区別するためのものであり、その用語によって当該構成要素の本質または順序等が限定されるものではない。

【0046】

ある構成要素が他の構成要素に「連結」、「結合」または「接続」されると記載された場合、その構成要素は他の構成要素に直接的に連結または接続される場合と、各構成要素の間にさらに他の構成要素が「連結」、「結合」または「接続」される場合も含むことができる。

【0047】

また、各構成要素の「上または下」に形成または配置されると記載される場合、「上または下」は、２つの構成要素が直接接触する場合だけではなく、１つ以上のさらに他の構成要素が２つの構成要素の間に形成または配置される場合も含む。

【0048】

また「上または下」と表現される場合、１つの構成要素を基準として、上側方向だけではなく下側方向の意味も含むことができる。

【0049】

本願の実施例の説明の前に、比較例の回路基板について説明することにする。

【0050】

図１aは、比較例に係るビアホール形成工程を示した図面であり、図１bは、比較例でビアホール形成工程で表れる加工問題を示した図面であり、図１cは、比較例に係るビアホールのサイズを示した図面であり、図１dは、比較例に係る回路基板を示した図面である。

【0051】

図１a～図１dを参照すると、比較例では、ビアホールのサイズの微細化が難しく、さらにビアホール内部を満たすビアのサイズを微細化するのに限界がある。

【0052】

図１aの(a)に図示されたように、比較例における回路基板は、基板１０、金属層２０、絶縁層３０及び銅箔層４０を含む積層構造を有する。

【0053】

基板１０は、回路基板を構成する複数の絶縁層の一絶縁層を意味することができ、これと違うようにコアレス基板を製造するために形成される支持基板であってもよい。

【0054】

金属層２０は、基板１０が複数の絶縁層の一絶縁層を意味する場合、前記一絶縁層上に配置された回路パターンのうちビアと連結されるビアパッドを意味することができ、前記基板１０が支持基板である場合、前記支持基板上に配置される銅箔層を意味することができる。

【0055】

一般的に、回路基板は、上記のような基板１０と金属層２０上に絶縁層３０及び銅箔層４０を積層し、前記絶縁層３０及び銅箔層４０を利用して回路パターンやビアを形成する工程を行うことになる。

【0056】

前記絶縁層３０は、プリプレグやRCC(Resin coated copper)で構成される。

【0057】

この時、比較例では、図１aの(b)のように、前記絶縁層３０と前記銅箔層４０上にレーザー(不図示)を照射して、前記絶縁層３０と前記銅箔層４０を貫通しながら、前記金属層２０の上面を露出するビアホールVHを形成することになる。この時、前記レーザーは、CO₂レーザーかであってもよく、これを利用して前記絶縁層３０と前記銅箔層４０を同時に加工して前記ビアホールVHを形成することになる。

【0058】

しかし、前記絶縁層３０のレーザー加工度や前記銅箔層４０のレーザー加工度４０は互いに違うように表れる。例えば、前記絶縁層３０の強度と前記銅箔層４０の強度が異なり、このため一定強度のレーザーを照射する場合、前記絶縁層３０の加工程度と、前記銅箔層４０の加工程度が互いに違うように表れる。

【0059】

これにより、前記レーザー照射強度を基準値より低くする場合、図１bのように、前記ビアホールVHと垂直方向にオーバーラップする領域における銅箔層４０が完全に除去されないバリ(burr)のような残骸物Aが存在する。そして、前記残骸物Aは、互いに電気的に分離されるべき回路パターンやビアの間を互いに連結させることによるショート問題を引き起こしている。

【0060】

よって、比較例では、前記レーザー照射強度を高めて、前記銅箔層４０におけるバリ(burr)のような残骸物Aを完全に除去している。しかし、このような方法でビアホールVHを形成する場合、前記ビアホールVHのサイズが目標サイズより大きくなる問題がある。さらに、比較例では、前記銅箔層４０と隣接した絶縁層３０の上部領域で前記レーザーが集中照射される問題があり、これにより前記ビアホールVHの上部幅が目標サイズより大きくなる問題がある。これにより、比較例では、前記ビアホールVHの最大幅と最小幅の差が大きくなる問題がある。

【0061】

具体的に、図１cの(a)及び(b)に図示されたように、比較例では、ビアホールの形成前にビアホールVHの最大幅が第１幅w１を有するようにし、前記ビアホールVHの最小幅が第２幅w２を有することを目標としてビアホール形成工程を行うことになる。

【0062】

しかし、前記絶縁層３０と前記銅箔層４０が一緒に加工されてビアホールVHが形成されることにより、前記ビアホールVHの最大幅は、前記第１幅w１より大きい第１-１幅w１-１を有する問題がある。即ち、比較例におけるビアホールVHは、上部領域で前記第１幅w１より第１差の値△-１だけ大きい第１-１幅w１-１を有する段差領域が存在することになる。

【0063】

よって、比較例におけるビアホールVHは、最大幅が第１-１幅w１-１を有し、最小幅が第２幅w２を有することにより、前記第２幅w２が第１-１幅w１-１の６０％以下の値を有する。また、比較例における回路基板は、前記ビアホールVHを満たすビアにおいても、最大幅と最小幅の差が大きい問題があり、これによる信号伝送損失が大きくなる問題がある。

【0064】

また、比較例では、前記ビアホールVHの段差領域によってビアホールのサイズを正確に判断し難い困難があり、ひいては前記ビアホール内部を満たすビアのサイズを正確に判断し難い問題がある。

【0065】

例えば、比較例では、図１cの前記第１差の値△-１に対応する領域で段差領域が形成される。そして、一般的に絶縁層２０の上面には、銅箔層４０及び第１メッキ層５０が全て存在しなければならない。しかし、比較例で、前記段差領域における銅箔層４０は除去され、これにより第１メッキ層５０のみが存在することになる。

【0066】

具体的に、図１dに図示されたように、比較例ではビアを形成するために、前記ビアホールVHが形成されると、前記ビアホールVHの内壁と銅箔層４０上に第１メッキ層５０のようなシード層を形成する。以後、比較例では、前記第１メッキ層５０をシード層として電解メッキを行ってビアホールVHの内部を満たし、この上部に拡張される第２メッキ層６０、７０を形成している。

【0067】

しかし、比較例では、前記ビアホールVHの形成過程で、銅箔層４０を除去するためのレーザー照射条件を適用することにより段差領域が存在し、これにより前記絶縁層３０の上面で、前記銅箔層４０と前記第１メッキ層５０の間に段差部分Bが存在する問題がある。

【0068】

例えば、前記ビアホールVHの形成過程で、前記ビアホールVHの上部幅より大きい幅にて前記銅箔層４０が除去され、これにより前記第１メッキ層５０は、前記銅箔層４０の内壁と前記絶縁層３０の上面にも配置される。この時、前記段差部分Bは、回路パターンやビアを介して信号が伝達される状況で信号損失を発生させることになる。

【0069】

この時、比較例では、前記ビアホールVHを形成する過程におけるレーザー工程条件が、前記銅箔層４０を除去するための条件として設定され、これにより前記段差部分Bの水平方向への長さが増加する。そして、前記段差部分Bの水平方向への長さの増加によりビアホールのサイズ、ひいてはビアのサイズが大きくなる問題がある。

【0070】

具体的に、比較例で、前記段差部分Bの水平方向への長さC１は、回路パターンの厚さC２より大きい。例えば、比較例における回路パターンの厚さC２は、銅箔層４０の厚さ、第１メッキ層５０の厚さ及び第２メッキ層７０の厚さを全て合わせたものに対応する。そして、比較例では、前記段差部分Bの水平方向への長さC１が前記回路パターンの厚さC２(または回路パターンの垂直方向への長さ)より大きい。

【0071】

これにより、実施例では、ビアホールのサイズ及びビアのサイズを減らしながら、前記段差部分を除去することができる新しい構造の回路基板及びこれを含むパッケージ基板を提供するようにする。

【0072】

図２は、実施例に係る回路基板を示した図面であり、図３は、図２の回路基板のビアを拡大した図面であり、図４は、実施例により形成されるビアホールの実際形状を見せる図面である。

【0073】

実施例では、レーザー工程を利用して形成されたビアホール内部を充填してビアを形成することによっても、ビアのサイズを減らすことができ、ひいては前記ビアの最大幅と最小幅の差を最小化することができるようにする。以下では、実施例の回路基板について具体的に説明することにする。

【0074】

図２～図４を参照すると、回路基板は、絶縁層１１０、回路パターン層、ビア、及び保護層を含む。

【0075】

絶縁層１１０は、複数の層構造を有することができる。例えば、絶縁層１１０は、第１絶縁層１１１、第２絶縁層１１２及び第３絶縁層１１３を含むことができる。この時、図面上には、前記回路基板が絶縁層の層数を基準として３層構造を有するものと図示したが、これに限定されない。例えば、前記回路基板は、絶縁層の層数を基準として２層以下の構造を有することができ、これと違うように４層以上の構造を有することもできる。

【0076】

例えば、前記第１絶縁層１１１は、多層構造において、第１最外側に配置された第１最外側絶縁層であってもよい。例えば、第１絶縁層１１１は、回路基板の最上側に配置された絶縁層であってもよい。第２絶縁層１１２は、多層構造の回路基板で内側に配置された内側絶縁層であってもよい。第３絶縁層１１３は、多層構造で第２最外側に配置された第２最外側絶縁層であってもよい。例えば、第３絶縁層１１３は、回路基板の最下側に配置された絶縁層であってもよい。そして、前記内側絶縁層は１層で構成されるものと図示したが、これと違うように２層以上で構成されてもよい。

【0077】

絶縁層１１０は、配線を変更することができる電気回路が編成されている基板として、表面に回路パターンを形成することができる絶縁材料で作られたプリント、配線板及び絶縁基板を全て含むことができる。

【0078】

例えば、絶縁層１１０のうち少なくとも１つは、リジド(rigid)またはフレキシブル(flexible)であってもよい。例えば、前記絶縁層１１０のうち少なくとも１つは、ガラスまたはプラスチックを含むことができる。詳しくは、前記絶縁層１１０のうち少なくとも１つは、ソーダライムガラス(soda lime glass)またはアルミノケイ酸ガラス等の化学強化/半強化ガラスを含むか、ポリイミド(Polyimide、PI)、ポリエチレンテレフタレート(polyethylene terephthalate、PET)、プロピレングリコール(propylene glycol、PPG)、ポリカーボネート(PC)等の強化或は軟性プラスチックを含む、サファイアを含むことができる。

【0079】

また、前記絶縁層１１０のうち少なくとも１つは、光等方性フィルムを含むことができる。一例として、前記絶縁層１１０のうち少なくとも１つは、COC(Cyclic Olefin Copolymer)、COP(Cyclic Olefin Polymer)、光等方ポリカーボネート(polycarbonate、PC)または光等方ポリメチルメタクリレート(PMMA)等を含むことができる。

【0080】

また、前記絶縁層１１０のうち少なくとも１つは、無機フィラー及び絶縁樹脂を含む材料からなることができる。例えば、絶縁層１１０を構成する材料として、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂とともにシリカ、アルミナ等の無機フィラーのような補強材が含まれた樹脂、具体的にABF(Ajinomoto Build-up Film)、FR-4、BT(Bismaleimide Triazine)、PID(Photo Imagable Dielectric resin)、BT等を用いることができる。

【0081】

また、前記絶縁層１１０のうち少なくとも１つは、部分的に曲面を有しながら曲がることができる。即ち、絶縁層１１０のうち少なくとも１つは、部分的には平面を有し、部分的には曲面を有しながら曲がることができる。詳しくは、前記絶縁層１１０のうち少なくとも１つは、終端が曲面を有しながら曲がるか、ランダムな曲率を含む表面を有しながら曲がることができる。

【0082】

絶縁層１１０の表面には、回路パターン層が配置される。

【0083】

例えば、第１絶縁層１１１の第１面または上面には、第１回路パターン層１２０が配置される。例えば、第１絶縁層１１１の第２面または下面と第２絶縁層１１２の第１面または上面の間には、第２回路パターン層１３０が配置される。例えば、第２絶縁層１１２の第２面または下面と第３絶縁層１１３の第１面または上面の間には、第３回路パターン層１４０が配置される。例えば、第３絶縁層１１３の第２面または下面には、第４回路パターン層１５０が配置される。前記第１回路パターン層１２０は、回路基板の第１最外側または第１最外郭または最上側に配置された回路パターン層であってもよい。そして、第２回路パターン層１３０及び第３回路パターン層１４０は、回路基板の内側に配置された内側回路パターン層であってもよい。また、第４回路パターン層１５０は、回路基板の第２最外側または第２最外郭または最下側に配置された回路パターン層であってもよい。

【0084】

前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０及び第４回路パターン層１５０は、電気的信号を伝達する配線として、電気伝導性が高い金属物質からなることができる。これのために、前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０及び第４回路パターン層１５０は、金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、スズ(Sn)、銅(Cu)及び亜鉛(Zn)から選択される少なくとも１つの金属物質からなることができる。また、前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０及び第４回路パターン層１５０はボンディング力が優れる金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、スズ(Sn)、銅(Cu)、亜鉛(Zn)から選択される少なくとも１つの金属物質を含むペーストまたはソルダーペーストからなることができる。好ましくは、前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０及び第４回路パターン層１５０は、電気伝導性が高く、かつ比較的安価な銅(Cu)からなることができる。

【0085】

前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０及び第４回路パターン層１５０は、通常の回路基板の製造工程であるアディティブ法(Additive process)、サブトラクティブ法(Subtractive Process)、MSAP(Modified Semi Additive Process)及びSAP(Semi Additive Process)法等で可能であり、ここでは詳細な説明は省略する。

【0086】

一方、前記第１～第４回路パターン層１２０、１３０、１４０、１５０のそれぞれはトレース及びパッドを含む。

【0087】

トレースは、電気的信号を伝達する細いライン形態の配線を意味する。そして、前記パッドは、チップのような部品が実装される実装パッドであるか、外部ボードとの連結のためのコアパッドまたはBGAパッドであるか、ビアと連結されるビアパッドを意味することができる。

【0088】

前記第１絶縁層１１１の第１面または上面上には、第１保護層１６０が配置される。前記第１保護層１６０は、ソルダーレジストを含むことができる。前記第１保護層１６０は、前記第１回路パターン層１２０の表面を露出する開口部(不図示)を含むことができる。例えば、前記第１保護層１６０は、前記第１回路パターン層１２０のパッド１２０Pを露出する開口部を含むことができる。

【0089】

これに対応するように、前記第３絶縁層１１３の第２面上には、第２保護層１７０が配置される。前記第２保護層１７０は、ソルダーレジストを含むことができる。前記第２保護層１７０は、前記第４回路パターン層１５０のパッド(不図示)の表面を露出する開口部(不図示)を含むことができる。

【0090】

一方、実施例の回路基板はビアを含む。前記ビアは互いに異なる層に配置された回路パターン層を電気的に連結することができる。例えば、前記第１絶縁層１１１には、第１ビアV１が形成される。前記第１ビアV１は、前記第１絶縁層１１１を貫通し、これにより前記第１回路パターン層１２０と前記第２回路パターン層１３０を電気的に連結することができる。例えば、前記第２絶縁層１１２には、第２ビアV２が形成される。前記第２ビアV２は、前記第２絶縁層１１２を貫通し、これにより前記第２回路パターン層１３０と前記第３回路パターン層１４０を電気的に連結することができる。例えば、前記第３絶縁層１１３には、第３ビアV３が形成される。前記第３ビアV３は、前記第３絶縁層１１３を貫通し、これにより前記第３回路パターン層１４０と第４回路パターン層１５０を電気的に連結することができる。

【0091】

上記のようなビアV１、V２、V３は、それぞれの絶縁層内に形成されたビアホール内部を金属物質で充填して形成される。前記ビアホールは、機械、レーザー及び化学加工のうちいずれか１つの加工方式によって形成される。前記ビアホールが機械加工によって形成される場合には、ミーリング(Milling)、ドリル(Drill)及びルーティング(Routing)等の方式を用いることができ、レーザー加工によって形成される場合には、UVやCO_２レーザー方式を用いることができ、化学加工によって形成される場合には、アミノシラン、ケトン類等を含む薬品を利用して絶縁層を開放することができる。

【0092】

前記ビアホールが形成されると、前記ビアホール内部を伝導性物質で充填して前記ビアV１、V２、V３を形成することができる。前記ビアV１、V２、V３は、銅(Cu)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)及びパラジウム(Pd)から選択されるいずれか１つの金属物質からなることができる。また、前記伝導性物質の充填は、無電解メッキ、電解メッキ、スクリーン印刷(Screen Printing)、スパッタリング(Sputtering)、蒸発法(Evaporation)、インクジェッティング及びディスペンシングのうちいずれか１つまたはこれらの組合方式を利用することができる。

【0093】

一方、実施例における回路パターン層とビアは、複数の層構造を有することができる。例えば、ビアV１、V２、V３は、２層構造を有することができる。例えば、回路パターン層１２０、１３０、１４０、１５０は、３層構造を有することができる。

【0094】

以下では、回路基板の複数の層のうち最外郭層に対応する前記第１回路パターン層１２０及び第１ビアV１の層構造を中心に説明することにする。ただし、実施例における第２ビアV２及び第３ビアV３は、以下で説明される第１ビアV１に対応する構造を有することもできる。また、実施例における第２回路パターン層１３０、第３回路パターン層１４０及び第４回路パターン層１５０も、以下で説明される第１回路パターン層１２０に対応する構造を有することもできる。

【0095】

回路基板は、第１絶縁層１１１を貫通しながら形成される第１ビアV１を含み、前記第１絶縁層１１１の上面に第１回路パターン層１２０が配置され、下面に第２回路パターン層１３０が配置される。

【0096】

そして、前記第１回路パターン層１２０は、前記第１ビアV１の垂直方向にオーバーラップしながら前記第１ビアV１の上面と直接接触する第１パッド１２０Pと、前記第１パッド１２０Pと連結されたトレース１２０Tを含む。

【0097】

また、前記第２回路パターン層１３０は、前記第１ビアV１と垂直方向にオーバーラップしながら前記第１ビアV１の下面と直接接触する第２パッド１３０Pを含むことができる。

【0098】

第１ビアV１は、第１メッキ層V１-１及び第２メッキ層V１-２を含むことができる。前記第１メッキ層V１-１は、第１絶縁層１１１を貫通するビアホールの内壁に形成されたメッキ層であってもよい。一例として、前記第１メッキ層V１-１は、化学銅メッキ層であってもよい。前記第２メッキ層V１-２は、前記第１メッキ層V１-１をシード層として電解メッキを行って形成されたメッキ層であってもよい。例えば、前記第２メッキ層V１-２は、前記第１メッキ層V１-１をシード層として電解メッキを行うことにより、前記ビアホール内部を充填して形成される。

【0099】

第１回路パターン層１２０のトレース１２０Tは、銅箔層１２０T１、第１メッキ層１２０T２及び第２メッキ層１２０T２を含むことができる。前記銅箔層１２０T１は、前記第１絶縁層１１１を積層する過程で、前記第１絶縁層１１１の表面に付着されていた銅箔層であってもよい。一例として、回路基板はRCCで構成されることができ、これにより前記第１絶縁層１１１と前記銅箔層１２０T１は、前記RCCを構成することができる。前記トレース１２０Tの第１メッキ層１２０T２は、前記第１ビアV１の第１メッキ層V１-１に対応することができる。そして、前記トレース１２０Tの第２メッキ層１２０T３は、前記第１ビアV１の第２メッキ層V１-２に対応することができる。

【0100】

前記第１回路パターン層１２０の第１パッド１２０Pは、銅箔層１２０P１、第１メッキ層１２０P２及び第２メッキ層１２０P２を含むことができる。前記第１パッド１２０Pの銅箔層１２０P１は、前記第１絶縁層１１１を積層する過程で、前記第１絶縁層１１１の表面に付着されていた銅箔層であってもよい。一例として、回路基板はRCCで構成されることができ、これにより前記第１絶縁層１１１と前記銅箔層１２０P１は、前記RCCを構成することができる。前記第１パッド１２０Pの銅箔層１２０P１は、前記トレース１２０Tの第１銅箔層１２０T１に対応することができる。前記第１パッド１２０Pの第１メッキ層１２０P２は、前記第１ビアV１の第１メッキ層V１-１及び前記トレース１２０Tの第１メッキ層１２０T２に対応することができる。そして、前記第１パッド１２０Pの第２メッキ層１２０P３は、前記第１ビアV１の第２メッキ層V１-２及び前記トレース１２０Tの第２メッキ層１２０T３に対応することができる。

【0101】

一方、実施例で、前記第１パッド１２０Pの第１メッキ層１２０P２は段差を有しなくてもよい。例えば、前記第１パッド１２０Pの第１メッキ層１２０P２は、前記第１絶縁層１１１の表面と直接接触しなくてもよい。例えば、前記第１パッド１２０Pの第１メッキ層１２０P２は、前記第１絶縁層１１１の上面と直接接触しなくてもよい。ただし、工程上の誤差等を考慮する時、前記第１メッキ層１２０P２は、前記第１絶縁層１１１の上面と直接接触する部分が存在し得る。例えば、実施例においても前記第１メッキ層１２０P２と前記第１絶縁層１１１の上面が直接接触する段差部分が存在し得る。ただし、実施例では、前記段差部分の水平方向への長さが前記トレース１２０Tの厚さ以下に形成される。これにより、実施例では、比較例に比べて前記段差部分の長さを最小化することができ、これによるビアのサイズを最小化することができる。即ち、図１dにおける比較例の第１メッキ層は段差を含んだ。例えば、比較例の銅箔層は、絶縁層の上面の一部を露出する構造を有し、これにより比較例の第１メッキ層は、絶縁層の上面と直接接触する部分を含んだ。

【0102】

これと違うように、実施例における前記第１パッド１２０Pの銅箔層１２０P１は、前記第１絶縁層１１１の上面を露出しない。これにより、実施例における前記第１パッド１２０Pの第１メッキ層１２０P２は、前記第１絶縁層１１１の上面と直接接触しない。例えば、実施例における第１パッド１２０Pの第１メッキ層１２０P２は、比較例の構造とは違うように段差を持たない。

【0103】

これにより、実施例では、比較例の段差を含む第１メッキ層の構造に比べて、前記第１パッドで発生する信号損失を最小化することができ、これによる通信性能を向上させることができる。

【0104】

一方、実施例における第１ビアV１の第１メッキ層V１-１と前記第１パッド１２０Pの第１メッキ層１２０P２は、一体形成された化学銅メッキ層または無電解メッキ層である。

【0105】

この時、前記第１ビアV１の第１メッキ層V１-１の表面のうち前記第１絶縁層１１１のビアホールと接触する表面粗さは、前記第１パッド１２０Pの第１メッキ層１２０P２の表面のうち前記銅箔層１２０P１の側面と接触する表面粗さと異なってもよい。

【0106】

例えば、比較例では、ビアホールの形成過程で、レーザーによって銅箔層と絶縁層が同時に除去され、これにより前記レーザーによって加工された銅箔層の側面の表面粗さと、絶縁層のビアホールの内壁の粗さは、実質的に類似するレベルを有した。これと違うように、実施例で、前記ビアホールの形成過程で、前記第１パッド１２０Pの銅箔層１２０P１はエッチングによって除去され、前記第１絶縁層１１１はレーザー加工によって除去される。これにより、実施例における前記銅箔層１２０P１の側面は、エッチング工程による表面粗さを有し、前記第１絶縁層１１１のビアホールの内壁はレーザー工程による表面粗さを有する。これにより、実施例で、前記第１絶縁層１１１のビアホールの内壁と接触する第１ビアV１の第１メッキ層V１-１の表面粗さは、前記第１パッド１２０Pの銅箔層１２０P１の側面と接触する第１メッキ層１２０P２の表面粗さと異なってもよい。

【0107】

好ましくは、前記第１絶縁層１１１のビアホールの内壁と接触する第１ビアV１の第１メッキ層V１-１の表面粗さは、前記第１パッド１２０Pの銅箔層１２０P１の側面と接触する第１メッキ層１２０P２の表面粗さより大きくてもよい。これにより前記第１パッド１２０Pの銅箔層１２０P１の側面と接触する第１メッキ層１２０P２の表面粗さを減らすことができ、表皮効果(skin effect)による信号損失を減らすことができる。

【0108】

これに対応するように、実施例で、前記第１パッド１２０Pの銅箔層１２０P１の側面の傾斜角は、前記第１絶縁層１１１のビアホールの内壁の傾斜角と異なってもよい。

【0109】

例えば、前記銅箔層１２０P１の側面から延長される仮想の第１ラインL１と基準ラインBLの間の第１傾斜角θ１は９０度に近くてもよい。例えば、前記第１傾斜角θ１は、８５度～９５度の間の範囲を有することができる。例えば、前記第１傾斜角θ１は、８７度～９３度の間の範囲を有することができる。例えば、前記第１傾斜角θ１は、８８度～９２度の間の範囲を有することができる。ここで、前記基準ラインBLは、第１絶縁層１１１の上面または下面と平行することができる。

【0110】

また、前記ビアホールの内壁から延長される仮想の第２ラインL２と前記基準ラインBLの間の第２傾斜角θ２は、前記第１傾斜角θ１より大きくてもよい。例えば、前記第２傾斜角θ１は９６度～１２０度の間の範囲を有することができる。例えば、前記第２傾斜角θ２は、９７度～１１０度の間の範囲を有することができる。例えば、前記第２傾斜角θ２は、９８度～１０５度の間の範囲を有することができる。この時、前記第２傾斜角θ２は、前記ビアホールの内壁の傾斜角の平均値を意味することができる。この時、前記第１パッド１２０Pの銅箔層１２０P１はエッチングによって除去されるので、側面の第１傾斜角θ１が第１絶縁層１１１の表面(上面または下面)に対して垂直に近くなることができる。これと違うように、前記第１絶縁層１１１のビアホールは、レーザー加工によって形成されるので、前記第１傾斜角θ１より大きい第２傾斜角θ２を有することができる。

【0111】

一方、前記ビアホールの内壁で、第１絶縁層１１１の上面と前記ビアホールの内壁の上端の間は鈍角θ３を有することができ、前記第１絶縁層１１１の下面と前記ビアホールの内壁の下端の間は鋭角θ４を有することができる。即ち、実施例における前記第１パッド１２０Pの銅箔層の側面の第１傾斜角θ１は、前記第１絶縁層１１１のビアホールの内壁の傾斜角θ２と異なってもよい。

【0112】

一方、上記では、第１絶縁層１１１に形成される第１ビアV１、第１回路パターン層１２０及び第２回路パターン層１３０のみに対して説明したが、これと対応する構造を有し、第２ビアV２、第３ビアV３、第３回路パターン層１４０及び第４回路パターン層１５０が形成されてもよい。

【0113】

一方、以下では、実施例に係るビアの構造についてより具体的に説明することにする。

【0114】

実施例におけるビアは、スモールビアであってもよい。ここで、スモールビアとは、ビアの全体領域で最大幅を有する部分の第１幅と最小幅を有する部分の第２幅の間の差の値がほとんどないことを意味することができる。

【0115】

この時、一般的な回路基板で、スモールビアを形成するために感光性材料を利用して絶縁層を構成している。例えば、一般的な回路基板における絶縁層は、スモールビアを具現するために感光性材料であるPID(Photo Imageable Dielectric)を適用してビアを形成する方法が知られている。

【0116】

しかし、PIDは、一般的に３.０を超過する誘電率(Dk)を有し、このため5G用以上の基板への適用に困難がある。例えば、5G用基板では基板の誘電率が低い必要がある。しかし、一般的なPIDの誘電率は３.０を超過している。これにより、前記PIDを5G用基板に適用する場合、大容量信号の伝送時に信号伝送損失が増加する問題がある。

【0117】

また、PIDを使用して回路基板を具現する場合、前記PIDを含む回路基板には、回路形成のためのメッキ工程で蒸着用装備であるスパッタを使用しなければならず、これによる工程費用が増加する問題がある。さらに、前記PIDを含む回路基板では、PIDで構成された絶縁層と回路パターンの間の接着力が低い問題点があり、これにより前記回路パターンが絶縁層から分離される問題がある。例えば、PIDを含む回路基板では、回路パターン形成工程やソルダリング過程で高い工程温度(例えば、２５０度以上)が要求され、このような高い工程温度によって、前記PIDと回路パターンの間の接着力が低下し、前記絶縁層から回路パターンが脱落する問題がある。

【0118】

これにより、実施例ではRCCを使用して絶縁層１１０を構成するようにする。前記RCCは、絶縁層上に銅箔層が付着された構造を有し、これにより前記絶縁層と銅箔層の間の接着力がPIDを使用する回路基板に比べて高い特性を有する。さらに、RCCは、２.０～３.０の間の範囲の低い誘電率(Dk)を有し、これにより5G用の高周波数帯域で信号を伝達する製品に適用が可能である。

【0119】

即ち、実施例における絶縁層１１０は、２.０～３.０の間の誘電率(Dk)を有することができる。前記絶縁層１１１の誘電率が２.０未満であると、素材の加工性が低下する問題がある。例えば、前記絶縁層１１１の誘電率が２.０未満であると、強度が弱いのでビアや回路パターンの形成工程で曲げ特性が低下する問題があり、これにより工程性が低下する問題がある。また、前記絶縁層１１１の誘電率(Dk)が３.０を超過すると、信号損失が増加する問題がある。

【0120】

これにより、実施例における絶縁層１１０は、２.０～３.０の間の誘電率(Dk)を有するようにする。例えば、実施例における絶縁層１１０は、２.０～３.０の間の誘電率(Dk)を有するRCCまたはプリプレグで形成される。これにより、実施例では、低誘電率を有する回路基板を提供することにより、5G用製品に適用が可能であると共に、前記PIDがかかえている信頼性問題を解決するようにする。

【0121】

この時、上記のようなRCCやプリプレグは、銅箔層を含む構造を有する。これにより比較例のように銅箔層と絶縁層をレーザーで加工してビアホールを形成する工程における困難が発生し得る。

【0122】

一方、実施例では、表面に銅箔層が積層された絶縁層にビアホールを形成する時、前記銅箔層を先に除去するようにする。例えば、実施例では、ビアホールが形成された位置に対応する銅箔層の一部領域をエッチングで先に除去する。そして、実施例では、前記銅箔層の除去により露出した絶縁層の表面上に、レーザー加工工程を行って所望のサイズのビアホールを形成する工程を行う。これにより、実施例では、前記ビアホール形成工程で前記絶縁層のみを加工すればよく、これによりレーザーの強度を比較例に比べて下げることができる。これにより、実施例では、ビアホールの最大幅と最小幅の差を減らすことができ、これによりスモールビアの形成が可能である。

【0123】

例えば、実施例におけるビアV１は、上面で第１幅W１を有することができる。例えば、実施例におけるビアV１の上面は、第１幅W１を有することができる。前記第１幅W１は、前記ビアV１の上面における最大幅を意味することができる。例えば、前記ビアV１の上面は、幅方向への幅、長さ方向への幅及びこれらの間の複数の対角方向への幅が互いに異なることがある。そして、前記第１幅W１は、前記それぞれの方向への幅のうち最大幅(例えば、最大の幅を有する方向への幅)を意味することができる。

【0124】

これと違うように、前記第１幅W１は、前記ビアV１の上面のそれぞれの方向への幅の平均値を意味することができる。

【0125】

一方、実施例におけるビアV１は、第１領域で第２幅W２を有することができる。例えば、実施例におけるビアV１は、第１領域で最小幅が第２幅W２を有することができる。

【0126】

この時、レーザー工程によりビアホールが形成される場合、理想的なビアホールの形状は、上面から下面に行くほど幅が漸減する台形形状を有することになる。これにより、上記のようなビアホール内部を満たすビアは、上面で最大幅を有し、下面で最小幅を有することになる。しかし、絶縁層の物質特性及びレーザー工程における加工特性等によって、前記ビアホール及びビアは台形形状を有することができない。例えば、図４のように、ビアホールの垂直断面は、厚さ方向に幅が次第に変わる台形形状ではなく不規則的に幅が変化する形状を有することになる。

【0127】

そして、前記第２幅W２は、実施例のビアV１の全体領域のうち一番小さい幅を有する領域の幅を意味することができる。即ち、前記第１領域は、前記ビアV１の厚さ方向への全体領域のうち最小幅を有する領域を意味することができる。

【0128】

一方、比較例におけるビアの最小幅は、最大幅の６０％以下を有した。

【0129】

反面、実施例におけるビアV１の第２幅W２は、前記第１幅W１の７０％～９９％の範囲を有することができる。例えば、実施例におけるビアV１の第２幅W２は、第１幅W１の７５％～９０％の範囲を有することができる。例えば、実施例におけるビアV１の第２幅W２は、第１幅W１の８０％～８５％の範囲を有することができる。

【0130】

前記ビアV１の第２幅W２が前記第１幅W１の７０％より小さいと、前記ビアのサイズの小型化が難しい問題がある。また、前記ビアV１の第２幅W２が第１幅W１の７０％より小さいと、前記ビアV１を介して伝達される信号の損失が大きくなる問題がある。また、前記ビアV１の第２幅W２が第１幅W１の９９％より大きいと、レーザー加工性が低下する問題がある。

【0131】

一方、実施例におけるビアV１の第１幅W１と第２幅W２の差の値の１/２値△W１は、前記第１幅W１の０.１％～１５％の間の範囲を有することができる。例えば、実施例におけるビアV１の第１幅W１と第２幅W２の差の値の１/２値△W１は、前記第１幅W１の１％～１５％の間の範囲を有することができる。例えば、実施例におけるビアV１の第１幅W１と第２幅W２の差の値の１/２値△W１は、第１幅W１の２％～１０％の間の範囲を有することができる。

【0132】

実施例におけるビアV１の第１幅W１と第２幅W２の差の値の１/２値△W１が第１幅W１の１５％より大きいと、ビアのサイズの小型化が難しく、前記ビアV１を介して伝達される信号の損失が大きくなる問題がある。また、実施例におけるビアV１の第１幅W１と第２幅W２の差の値の１/２値△W１が０.１％より小さいと、レーザー加工性が低下する問題がある。

【0133】

上記のように、実施例ではビアV１の上面の第１幅W１と、前記ビアV１の全体領域のうち幅が一番小さい部分の第２幅W２の差を最小化することができるようにし、これによるビアV１の小型化が可能とする。さらに、実施例では、前記ビアの第１幅と第２幅の差を最小化し、これにより信号伝送損失を最小化するようにする。

【0134】

一方、実施例では、上記のようにビアV１の第１幅W１と第２幅W２の差を最小化することにより、前記ビアV１の上面に配置される第１パッド１２０Pの幅を減らすことができる。

【0135】

例えば、比較例では、ビアの上面に段差領域が存在し、前記段差領域に対応するように前記ビアの上面に配置されるパッドの幅も大きくならなければならなかった。例えば、比較例では、前記段差領域におけるサイズに対応するようにパッドの幅が決定された。

【0136】

反面、実施例では、ビアの段差領域を除去することができ、ひいては前記ビアの第１幅W１と第２幅W２の差の値を最小化することができる。これにより、実施例では、前記ビアV１の上面に配置される第１パッド１２０Pの幅を減らすことができる。

【0137】

例えば、実施例における第１パッド１２０Pは、第３幅W３を有することができる。前記第３幅W３は、前記第１パッド１２０Pの各方向への幅のうち最小幅を有する方向における幅を意味することができる。これと違うように、前記第３幅W３は、前記第１パッド１２０Pの各方向への幅の平均値を意味することができる。

【0138】

例えば、前記第１パッド１２０Pの上面は、幅方向への幅、長さ方向への幅及びこれらの間の複数の対角方向への幅が互いに異なることがある。そして、前記第３幅W３は、前記それぞれの方向への幅のうち最小幅(例えば、一番小さい幅を有する方向への幅)を意味することができる。これと違うように、前記第３幅W３は、前記第１パッド１２０Pのそれぞれの方向への幅の平均値を意味することができる。

【0139】

そして、実施例における前記第１パッド１２０Pの第３幅W３と前記ビアV１の第２幅W２の差の値の１/２は、０.０１μｍを超過し、４.０μｍ以下を有することができる。例えば、前記第１パッド１２０Pの第３幅W３と前記ビアV１の第２幅W２の差の値の１/２は、０.０１μｍを超過し、３.０μｍ以下を有することができる。例えば、前記第１パッド１２０Pの第３幅W３と前記ビアV１の第２幅W２の差の値の１/２は、０.０１μｍを超過し、２.０μｍ以下を有することができる。例えば、前記第１パッド１２０Pの第３幅W３と前記ビアV１の第２幅W２の差の値の１/２は、０.０１μｍを超過し、１.０μｍ以下を有することができる。

【0140】

即ち、比較例では、前記説明したように、ビアの最大幅と最小幅の間の差によって、前記第１パッドの幅とビアの最小幅の差の値の１/２が４.５μｍを超過した。

【0141】

反面、実施例では、前記第１パッド１２０Pの第３幅W３と前記ビアV１の第２幅W２の差の値の１/２を４.０μｍ以下、ひいては３.０μｍ以下、ひいては２.０μｍ以下、ひいては１.０μｍ以下に管理することができ、これによる前記第１パッド１２０Pの微細化が可能であり、回路集積度を向上させることができる。

【0142】

また、実施例における前記第１パッド１２０Pの第３幅W３と前記ビアV１の第１幅W１の差の値の１/２は、０.７５μｍ～２.９７μｍの間の範囲を有することができる。例えば、実施例における前記第１パッド１２０Pの第３幅W３と前記ビアV１の第１幅W１の差の値の１/２は、１.０μｍ～２.２μｍの間の範囲を有することができる。例えば、実施例における前記第１パッド１２０Pの第３幅W３と前記ビアV１の第１幅W１の差の値の１/２は、１.２μｍ～２.０μｍの間の範囲を有することができる。これにより、実施例ではビアV１の小型化により前記第１パッド１２０Pのサイズを減らすことができ、ひいては回路集積度を向上させることができる。

【0143】

実施例では、感光性材料ではなくRCCやプリプレグを使用して回路基板を製造するようにする。即ち、感光性材料であるPIDは、一般的に３.０を超過する誘電率(Dk)を有し、このため5G用基板への適用に困難がある。例えば、5G用基板では基板の誘電率が低い必要がある。しかし、一般的なPIDの誘電率は３.０を超過している。これにより、前記PIDを5G用基板に適用する場合、大容量信号の伝送時に信号伝送損失が増加する問題がある。また、PIDを使用して回路基板を具現する場合、前記PIDを含む回路基板には、回路形成のためのメッキ工程で蒸着用装備であるスパッタを使用しなければならず、これによる工程費用が増加する問題がある。さらに、前記PIDを含む回路基板では、PIDで構成された絶縁層と回路パターンの間の接着力が低い問題点があり、これにより前記回路パターンが絶縁層から分離される問題がある。例えば、PIDを含む回路基板では、回路パターン形成工程やソルダリング過程で高い工程温度(例えば、２５０度以上)が要求され、このような高い工程温度によって、前記PIDと回路パターンの間の接着力が低下し、前記絶縁層から回路パターンが脱落する問題がある。

【0144】

これにより、実施例における絶縁層は、２.０～３.０の間の誘電率(Dk)を有するRCCまたはプリプレグで形成される。これにより、実施例では、低誘電率を有する回路基板を提供することにより、5G用製品に適用が可能であると共に、前記PIDがかかえている信頼性問題を解決するようにする。

【0145】

一方、RCCやプリプレグを含む絶縁層は、スモールビアの形成に限界がある。この時、実施例では、表面に銅箔層が積層された絶縁層にビアホールを形成する時、前記銅箔層を先に除去するようにする。例えば、実施例では、ビアホールが形成された位置に対応する銅箔層の一部領域をエッチングで先に除去する。そして、実施例では、前記銅箔層の除去により露出した絶縁層の表面上に、レーザー加工工程を行って所望のサイズのビアホールを形成する工程を行う。これにより、実施例では、前記ビアホール形成工程で前記絶縁層のみを加工すればよく、これによりレーザーの強度を比較例に比べて下げることができる。これにより、実施例では、ビアホールの最大幅と最小幅の差を減らすことができ、これによりスモールビアの形成が可能である。

【0146】

図５は、実施例に係るパッケージ基板を示した図面である。

【0147】

実施例のパッケージ基板は、図２の回路基板上に少なくとも１つのチップが実装された構造を有することができる。

【0148】

例えば、パッケージ基板は、回路基板の第１最外側に配置された第１回路パターン層１２０の第１パッド１２０P上に配置された接続部２１０を含むことができる。

【0149】

前記接続部２１０は、球形形状を含むことができる。例えば、前記接続部２１０の断面は、円形形状または半円形状を含むことができる。例えば、前記接続部２１０の断面は、部分的にまたは全体的にラウンド状を含むことができる。前記接続部２１０の断面形状は、一側面で平面であり、他の一側面で曲面であってもよい。前記接続部２１０は、ソルダーボールであってもよいが、これに限定されるものではない。

【0150】

これと違うように、前記接続部２１０は、六面体形状を有することができる。例えば、接続部２１０の断面は、四角形形状を含むことができる。前記接続部２１０の断面は、長方形または正四角形を含むことができる。

【0151】

実施例のパッケージ基板は、前記接続部２１０に配置されるチップ２２０を含むことができる。前記チップ２２０は、プロセッサチップであってもよい。例えば、前記チップ２２０は、セントラルプロセッサ(例えば、CPU)、グラフィックプロセッサ(例えば、GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラのうちいずれか１つのアプリケーションプロセッサ(AP)チップであってもよい。

【0152】

この時、前記チップ２２０の下面には端子２２５が含まれてもよく、前記端子２２５は、前記接続部２１０を介して前記回路基板の第１回路パターン層１２０と電気的に連結される。

【0153】

一方、実施例のパッケージ基板は、１つの回路基板上に相互一定間隔離隔して複数のチップが配置されるようにすることができる。例えば、前記チップ２２０は、相互離隔する第１チップ及び第２チップを含むことができる。

【0154】

そして、第１チップ及び第２チップは、互いに異なる種類のアプリケーションプロセッサ(AP)チップであってもよい。

【0155】

一方、前記第１チップと前記第２チップは、前記回路基板上に一定間隔離隔することができる。例えば、前記第１チップと前記第２チップの間の離隔幅は、１５０μｍ以下を有することができる。例えば、前記第１チップと前記第２チップの間の離隔幅は、１２０μｍ以下を有することができる。例えば、前記第１チップと前記第２チップの間の離隔幅は、１００μｍ以下を有することができる。

【0156】

好ましくは、例えば、前記第１チップと前記第２チップの間の離隔幅は、６０μｍ～１５０μｍの間の範囲を有することができる。例えば、前記第１チップと前記第２チップの間の離隔幅は、７０μｍ～１２０μｍの間の範囲を有することができる。例えば、前記第１チップと前記第２チップの間の離隔幅は、８０μｍ～１１０μｍの間の範囲を有することができる。例えば、前記第１チップと前記第２チップの間の離隔幅が６０μｍより小さいと、前記第１チップと前記第２チップの相互間の干渉によって、前記第１チップまたは前記第２チップの動作信頼性に問題が発生し得る。例えば、前記第１チップと前記第２チップの間の離隔幅が１５０μｍより大きいと、前記第１チップと前記第２チップの間の距離が離れることにより、信号伝送損失が増加する。

【0157】

前記パッケージ基板は、モールディング層２３０を含むことができる。前記モールディング層２３０は、前記チップ２２０を覆いながら配置される。例えば、前記モールディング層２３０は、前記実装されたチップ２２０を保護するために形成されるEMC(Epoxy Mold Compound)であってもよいが、これに限定されるものではない。

【0158】

この時、前記モールディング層２３０は、放熱特性を高めるために、低誘電率を有することができる。例えば、前記モールディング層２３０の誘電率(Dk)は、０.２～１０を有することができる。例えば、前記モールディング層２３０の誘電率(Dk)は、０.５～８を有することができる。例えば、前記モールディング層２３０の誘電率(Dk)は、０.８～５を有することができる。これにより、実施例では、前記モールディング層２３０が低誘電率を有するようにし、前記チップ２２０で発生する熱に対する放熱特性を高めることができるようにする。

【0159】

一方、パッケージ基板は、前記回路基板の最下側に配置されたソルダーボール２４０を含むことができる。前記ソルダーボール２４０は、前記パッケージ基板と外部基板(例えば、外部装置のメインボード)の間の接合のためのものであってもよい。

【0160】

以下では、実施例に係る回路基板の製造方法について説明することにする。

【0161】

この時、実施例の回路基板の製造方法で、実質的にビアを形成する工程以外は従来技術と実質的に同一であり、よって複数の層のうち少なくとも１つの層にビアを形成する工程を中心に説明することにする。

【0162】

図６～図１０は、図２に図示された回路基板の製造方法を工程順に示した図面である。

【0163】

以下では、添付された図面を参照して、図２に図示された回路基板の製造方法を具体的に説明することにする。

【0164】

図６を参照すると、実施例では、第２絶縁層１１２を用意する。そして、実施例では、前記第２絶縁層１１２が用意されると、前記第２絶縁層１１２に第２回路パターン層１３０、第３回路パターン層１４０及び第２ビアV２を形成する工程を行うことができる。これについて簡略に説明すると、前記第２絶縁層１１２が用意されると、前記第２絶縁層１１２の一面または両面の表面にシード層(不図示)を形成する工程を行うことができる。この時、前記第２絶縁層１１２は、CCL(Copper Clad Laminate)であってもよく、これにより前記シード層は、前記CCLを構成する銅箔層であってもよい。これと違うように、前記シード層は、無電解メッキにより前記第２絶縁層１１２の第１面及び第２面のうち少なくとも１つにそれぞれ形成される。次に、実施例では、前記シード層が形成された第２絶縁層１１２に第２ビアホールを形成する工程を行うことができる。以後、実施例では、前記第２絶縁層１１２の第１面及び第２面のうち少なくとも１つの面上に開口部を含むマスク(不図示)を形成し、前記マスクの開口部内にメッキを行って第２回路パターン層１３０及び第３回路パターン層１４０のうち少なくとも１つの回路パターン層と、第２ビアV２を形成することができる。

【0165】

次に、図７を参照すると、実施例では、前記第２絶縁層１１２の第１面または上面に第１絶縁層１１１を積層し、前記第２絶縁層１１２の第２面または下面に第３絶縁層１１３を積層する工程を行うことができる。

【0166】

この時、前記第１絶縁層１１１及び第３絶縁層１１３はRCCであってもよい。

【0167】

これにより、前記第１絶縁層１１１の第１面及び前記第３絶縁層１１３の第２面には、それぞれ銅箔層M１、M２が形成される。

【0168】

次に、実施例では、前記第１絶縁層１１１及び第３絶縁層１１３にビアホールを形成する工程を行うことができる。

【0169】

この時、比較例では、レーザー工程により、前記第１絶縁層１１１と銅箔層M１を同時に開放するか、第３絶縁層１１３と銅箔層M２を同時に開放して、それぞれの絶縁層を貫通するビアホールを形成した。

【0170】

これと違うように、実施例では、複数の段階にわたって前記ビアホールを形成するようにする。

【0171】

これのために、図８を参照すると、実施例ではエッチング工程を行って、前記銅箔層M１、M２で、ビアホールが形成される領域を予め除去する工程を行うことができる。具体的に、実施例では、前記銅箔層M１、M２にホールMH１、MH２を形成する工程を行うことができる。

【0172】

前記銅箔層M１、M２にホールMH１、MH２のサイズは、それぞれの絶縁層に形成されるビアホールのサイズに対応することができる。

【0173】

次に、実施例では、図９に図示されたように、前記銅箔層M１、M２にホールMH１、MH２を介して露出した絶縁層の表面にレーザーを照射してビアホールを形成する工程を行うことができる。

【0174】

例えば、実施例では、銅箔層M１に形成されたホールMH１を介して露出した第１絶縁層１１１の上面にレーザーを照射して、前記第１絶縁層１１１を貫通する第１ビアホールVH１を形成する工程を行うことができる。

【0175】

例えば、実施例では、銅箔層M２に形成されたホールMH２を介して露出した第３絶縁層１１３の下面にレーザーを照射して、前記第３絶縁層１１３を貫通する第３ビアホールVH３を形成する工程を行うことができる。

【0176】

次に、実施例では、図１０に図示されたように、前記第１ビアホールVH１及び第３ビアホールVH３を満たす第１ビアV１及び第３ビアV３を形成する工程と、前記第１絶縁層１１１の上面に第１回路パターン層１２０を形成する工程と、前記第３絶縁層１１３の下面に第４回路パターン層１５０を形成する工程と、前記第１絶縁層１１１の上面及び前記第３絶縁層１１３の下面にそれぞれ保護層１６０、１７０を形成する工程を行うことができる。

【0177】

実施例では、感光性材料ではなくRCCやプリプレグを使用して回路基板を製造するようにする。即ち、感光性材料であるPIDは、一般的に３.０を超過する誘電率(Dk)を有し、このため5G用基板への適用に困難がある。例えば、5G用以上の基板では基板の誘電率が低い必要がある。しかし、一般的なPIDの誘電率は３.０を超過している。これにより、前記PIDを5G用基板に適用する場合、大容量信号の伝送時に信号伝送損失が増加する問題がある。また、PIDを使用して回路基板を具現する場合、前記PIDを含む回路基板には、回路形成のためのメッキ工程で蒸着用装備であるスパッタを使用しなければならず、これによる工程費用が増加する問題がある。さらに、前記PIDを含む回路基板では、PIDで構成された絶縁層と回路パターンの間の接着力が低い問題点があり、これにより前記回路パターンが絶縁層から分離される問題がある。例えば、PIDを含む回路基板では、回路パターン形成工程やソルダリング過程で高い工程温度(例えば、２５０度以上)が要求され、このような高い工程温度によって、前記PIDと回路パターンの間の接着力が低下し、前記絶縁層から回路パターンが脱落する問題がある。

【0178】

これにより、実施例における絶縁層は、２.０～３.０の間の誘電率(Dk)を有するRCCまたはプリプレグで形成される。これにより、実施例では、低誘電率を有する回路基板を提供することにより、5G用製品に適用が可能であると共に、前記PIDがかかえている信頼性問題を解決するようにする。

【0179】

一方、RCCやプリプレグを含む絶縁層は、スモールビアの形成に限界がある。この時、実施例では、表面に銅箔層が積層された絶縁層にビアホールを形成する時、前記銅箔層を先に除去するようにする。例えば、実施例では、ビアホールが形成された位置に対応する銅箔層の一部領域をエッチングで先に除去する。そして、実施例では、前記銅箔層の除去により露出した絶縁層の表面上に、レーザー加工工程を行って所望のサイズのビアホールを形成する工程を行う。これにより、実施例では、前記ビアホール形成工程で前記絶縁層のみを加工すればよく、これによりレーザーの強度を比較例に比べて下げることができる。これにより、実施例では、ビアホールの最大幅と最小幅の差を減らすことができ、これによりスモールビアの形成が可能である。

【0180】

上述した実施例に説明された説明された特徴、構造、効果等は、本発明の少なくとも１つの実施例に含まれ、必ず１つの実施例に限定されるものではない。また、各実施例に例示された特徴、構造、効果等は、実施例が属する分野で通常の知識を有する者によって、別の実施例に対して組合せまたは変形して実施可能である。よって、そのような組合せと変形に係る内容は、本発明の範囲に含まれると解釈されるべきである。

【0181】

また、以上では、実施例を中心に説明したが、これは単なる例示であり、本発明を限定するものではなく、本発明が属する分野で通常の知識を有した者であれば、本実施例の本質的な特性を逸脱しない範囲内で、以上で例示されていない多様な変形と応用が可能である。例えば、実施例に具体的に提示された各構成要素は、変形して実施することができる。そして、そのような変形と応用に係る差異点は、添付される請求の範囲で規定する本発明の範囲に含まれると解釈されるべきである。

【図1a】

【図1b】

【図1c】

【図1d】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【手続補正書】

【提出日】2024-01-10

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

絶縁層と、
前記絶縁層を貫通しながら備えられたビア電極、を含み、
前記ビア電極は、上面、下面、及び前記上面と前記下面の間の第１領域を含み、
前記ビア電極の前記上面は、水平方向に沿って第１幅を有し、
前記第１領域は、前記水平方向に沿って前記第１幅より小さい第２幅を有し、
前記第１領域は、前記ビア電極で前記水平方向に沿った幅が一番小さい領域であり、
前記第２幅は、前記第１幅の７０％～９９％の範囲を満足する、回路基板。

【請求項2】

前記絶縁層の上面に配置された第１回路パターン層と、
前記絶縁層の下面に配置された第２回路パターン層とをさらに含む、請求項１に記載の回路基板。

【請求項3】

前記第１回路パターン層は、前記ビア電極と連結された上部ビアパッドを含み、
前記上部ビアパッドは、前記絶縁層上に配置された銅箔層と、前記銅箔層上に配置された第１メッキ層と、前記第１メッキ層上に配置された第２メッキ層とを含む、請求項２に記載の回路基板。

【請求項4】

前記第１メッキ層は、化学銅メッキ層であり、
前記第２メッキ層は、電解メッキ層である、請求項３に記載の回路基板。

【請求項5】

前記第１幅は、前記ビア電極の上面の周り方向に沿った前記水平方向の最大幅及び平均幅のうちいずれか１つである、請求項１に記載の回路基板。

【請求項6】

前記ビア電極の前記第１幅と前記第２幅の差の値の１／２は、前記第１幅の０.１％～２０％の範囲を満足する、請求項１に記載の回路基板。

【請求項7】

前記上部ビアパッドは、前記水平方向に沿って第３幅を有し、
前記第３幅と前記第２幅の差の値の１／２は、４.０μｍ以下である、請求項３に記載の回路基板。

【請求項8】

前記上部ビアパッドは、水平方向に沿って第３幅を有し、
前記第３幅と前記第１幅の差の値の１／２は、０.７５μｍ～２.９７μｍの範囲を満足する、請求項３に記載の回路基板。

【請求項9】

前記第１メッキ層は、前記絶縁層の上面と直接接触することなく離隔した、請求項３に記載の回路基板。

【請求項10】

前記上部ビアパッドの前記銅箔層の側面は、垂直方向に沿って第１傾斜を有し、
前記ビア電極は、垂直方向に沿って前記第１傾斜と異なる第２傾斜を有する、請求項３に記載の回路基板。

【請求項11】

前記第１傾斜は、前記第２傾斜よりも９０度に近い、請求項１０に記載の回路基板。

【請求項12】

前記第１傾斜は、前記第２傾斜の上端と直接連結された、請求項１０に記載の回路基板。

【請求項13】

前記絶縁層は、RCC(Resin coated copper)及びプリプレグのうちいずれか１つを含む、請求項１に記載の回路基板。

【請求項14】

絶縁層と、
前記絶縁層上に配置された回路パターン層と、
前記絶縁層を貫通し、前記回路パターン層と連結されたビア電極と、
前記回路パターン層上に配置された半導体素子と、を含み、
前記ビア電極は、上面、下面、及び前記上面と前記下面の間の第１領域を含み、
前記ビア電極の前記上面は、水平方向に沿って第１幅を有し、
前記第１領域は、前記水平方向に沿って前記第１幅より小さい第２幅を有し、
前記第１領域は、前記ビア電極で前記水平方向に沿った幅が一番小さい領域であり、
前記第２幅は、前記第１幅の７０％～９９％の範囲を満足する、半導体パッケージ。

【請求項15】

前記回路パターン層は、前記ビア電極と連結されたビアパッドを含み、
前記ビアパッドは、前記絶縁層上に配置された銅箔層と、前記銅箔層上に配置された第１メッキ層と、前記第１メッキ層上に配置された第２メッキ層とを含む、請求項１４に記載の半導体パッケージ。

【請求項16】

前記第１メッキ層は、化学銅メッキ層であり、
前記第２メッキ層は、電解メッキ層である、請求項１５に記載の半導体パッケージ。

【請求項17】

前記ビア電極の前記第１幅と前記第２幅の差の値の１／２は、前記第１幅の０.１％～２０％の範囲を満足する、請求項１４に記載の半導体パッケージ。

【請求項18】

前記ビアパッドは、前記水平方向に沿って第３幅を有し、
前記第３幅と前記第２幅の差の値の１/２は、０.７５μｍ～２.９７μｍの範囲を満足する、請求項１５に記載の半導体パッケージ。

【請求項19】

前記第１メッキ層は、前記絶縁層の上面と直接接触することなく離隔した、請求項１５に記載の半導体パッケージ。

【請求項20】

前記ビアパッドの前記銅箔層の側面は、垂直方向に沿って第１傾斜を有し、
前記ビア電極は、垂直方向に沿って前記第１傾斜と異なる第２傾斜を有し、
前記第１傾斜は、前記第２傾斜よりも９０度に近く、
前記第１傾斜は、前記第２傾斜の上端と直接連結された、請求項１５に記載の半導体パッケージ。

【国際調査報告】