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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-05
(54)【発明の名称】ヘテロ接合電池及びその製造方法
(51)【国際特許分類】
H01L 31/0747 20120101AFI20240628BHJP
【ＦＩ】
H01L31/06 455
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024501097
(86)(22)【出願日】2022-06-24
(85)【翻訳文提出日】2024-01-05
(86)【国際出願番号】 CN2022101226
(87)【国際公開番号】W WO2023279989
(87)【国際公開日】2023-01-12
(31)【優先権主張番号】202110767660.2
(32)【優先日】2021-07-07
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】524004179
【氏名又は名称】安徽▲華▼晟新能源科技有限公司
【氏名又は名称原語表記】ＡＮＨＵＩ ＨＵＡＳＵＮ ＥＮＥＲＧＹ ＣＯ．， ＬＴＤ．
【住所又は居所原語表記】Ｎｏ． ９９ Ｑｉｎｇｌｉｕ Ｒｏａｄ， Ｘｕａｎｃｈｅｎｇ Ｅｃｏｎｏｍｉｃ Ａｎｄ Ｔｅｃｈｎｏｌｏｇｉｃａｌ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ， Ｘｕａｎｃｈｅｎｇ， Ａｎｈｕｉ， Ｃｈｉｎａ
(74)【代理人】
【識別番号】110002952
【氏名又は名称】弁理士法人鷲田国際特許事務所
(72)【発明者】
【氏名】徐▲暁▼▲華▼
(72)【発明者】
【氏名】辛科
(72)【発明者】
【氏名】周▲粛▼
(72)【発明者】
【氏名】▲コン▼道仁
(72)【発明者】
【氏名】王文静
(72)【発明者】
【氏名】李晨
(72)【発明者】
【氏名】▲陳▼▲夢▼▲瑩▼
(72)【発明者】
【氏名】程尚之
【テーマコード（参考）】
5F251
【Ｆターム（参考）】
5F251AA02
5F251AA05
5F251CA14
5F251CA34
5F251GA04
(57)【要約】
本願はヘテロ接合電池及びその製造方法を提供し、ヘテロ接合電池は、半導体基板層と、前記半導体基板層の少なくとも一側の面に位置する真性半導体複合層と、を含み、前記真性半導体複合層は、下地真性層と、前記下地真性層の前記半導体基板層とは反対側の面に位置するワイドバンドギャップ真性層と、を含み、前記ワイドバンドギャップ真性層のバンドギャップが前記下地真性層のバンドギャップよりも大きい。ワイドバンドギャップ真性層のバンドギャップが大きく、ヘテロ接合電池に太陽光を照射する時、ワイドバンドギャップ真性層のバンドギャップよりもエネルギーが小さい光子は寄生吸収され得ず、太陽光に対する真性半導体複合層の寄生吸収が低減され、それにより太陽光に対する半導体基板層の吸収が多くなり、半導体基板層によって生成される光生成キャリアが多くなり、さらにヘテロ接合電池の短絡電流が向上し得、ヘテロ接合電池の変換効率が向上し得る。
【選択図】図４
【選択図】図４
【特許請求の範囲】
【請求項1】
ヘテロ接合電池であって、半導体基板層と、前記半導体基板層の少なくとも一側の面に位置する真性半導体複合層と、を含み、
前記真性半導体複合層は、下地真性層と、前記下地真性層の前記半導体基板層とは反対側の面に位置するワイドバンドギャップ真性層と、を含み、前記ワイドバンドギャップ真性層のバンドギャップが前記下地真性層のバンドギャップよりも大きい、ことを特徴とするヘテロ接合電池。
【請求項2】
前記真性半導体複合層は前記半導体基板層の表面側のみに位置し、又は、前記真性半導体複合層は前記半導体基板層の背面側のみに位置し、又は、前記真性半導体複合層は前記半導体基板層の両側の面に位置する、ことを特徴とする請求項１に記載のヘテロ接合電池。
【請求項3】
前記ワイドバンドギャップ真性層は第１サブワイドバンドギャップ真性層～第Ｎサブワイドバンドギャップ真性層を含み、Ｎは１以上の整数であり、好ましくは、第ｎサブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン、炭素ドープアモルファスシリコン、酸素ドープナノ結晶シリコン又は炭素ドープナノ結晶シリコンが含まれ、ｎは１以上Ｎ以下の整数であり、
好ましくは、前記下地真性層は、第１サブ下地真性層と、前記第１サブ下地真性層の前記半導体基板層とは反対側の面に位置する第２サブ下地真性層と、を含み、前記第２サブ下地真性層の欠陥状態密度が前記第１サブ下地真性層の欠陥状態密度よりも小さく、
好ましくは、前記第１サブ下地真性層の厚さと前記第２サブ下地真性層の厚さとの比は０．１５：１～０．３５：１であり、
好ましくは、前記第１サブ下地真性層の厚さが０．３ｎｍ～０．８ｎｍであり、前記第２サブ下地真性層の厚さが１ｎｍ～２．５ｎｍであり、
好ましくは、前記半導体基板層の片側に位置する前記真性半導体複合層の総厚は２ｎｍ～１０ｎｍである、ことを特徴とする請求項２に記載のヘテロ接合電池。
【請求項4】
Ｎは２以上の整数であり、第ｋサブワイドバンドギャップ真性層は第ｋ＋１サブワイドバンドギャップ真性層と前記半導体基板層との間に位置し、ｋは１以上Ｎ－１以下の整数であり、好ましくは、Ｎ＝２であり、
好ましくは、前記第１サブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン又は酸素ドープナノ結晶シリコンが含まれ、第２サブワイドバンドギャップ真性層の材料には炭素ドープアモルファスシリコン又は炭素ドープナノ結晶シリコンが含まれ、前記第１サブワイドバンドギャップ真性層における酸素とシリコンとのモル比は１：１～１：５であり、前記第２サブワイドバンドギャップ真性層における炭素とシリコンとのモル比は１：１～１：５であり、好ましくは、前記第１サブワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶであり、第２サブワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶであり、
好ましくは、前記第１サブワイドバンドギャップ真性層の材料には炭素ドープアモルファスシリコン又は炭素ドープナノ結晶シリコンが含まれ、前記第２サブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン又は酸素ドープナノ結晶シリコンが含まれ、前記第１サブワイドバンドギャップ真性層における炭素とシリコンとのモル比は１：１～１：５であり、前記第２サブワイドバンドギャップ真性層における酸素とシリコンとのモル比は１：１～１：５であり、好ましくは、前記第１サブワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶであり、前記第２サブワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶであり、
好ましくは、前記第２サブワイドバンドギャップ真性層の厚さと前記第１サブワイドバンドギャップ真性層の厚さとの比は０．５：１～１．５：１であり、前記第１サブワイドバンドギャップ真性層の厚さと前記下地真性層の厚さとの比は０．５：１～１．５：１であり、
好ましくは、前記第２サブワイドバンドギャップ真性層の厚さが１．５ｎｍ～４ｎｍであり、前記第１サブワイドバンドギャップ真性層の厚さが１．５ｎｍ～４ｎｍであり、前記下地真性層の厚さが１．３ｎｍ～３．３ｎｍであり、
好ましくは、前記半導体基板層の表面側に位置する真性半導体複合層について、前記真性半導体複合層における前記第ｋ＋１サブワイドバンドギャップ真性層の屈折率が前記第ｋサブワイドバンドギャップ真性層の屈折率よりも小さく、
好ましくは、前記半導体基板層の背面側に位置する真性半導体複合層について、前記真性半導体複合層と前記半導体基板層との間の価電子帯差が０．６ｅＶ～７．９ｅＶである、ことを特徴とする請求項３に記載のヘテロ接合電池。
【請求項5】
Ｎは１に等しく、前記ワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶであり、好ましくは、前記ワイドバンドギャップ真性層の厚さと前記下地真性層の厚さとの比は１：１～３：１であり、
好ましくは、前記ワイドバンドギャップ真性層の厚さが２ｎｍ～８ｎｍであり、前記下地真性層の厚さが１．３ｎｍ～３．３ｎｍである、ことを特徴とする請求項１に記載のヘテロ接合電池。
【請求項6】
ヘテロ接合電池の製造方法であって、半導体基板層を提供するステップと、
前記半導体基板層の少なくとも一側の面に真性半導体複合層を形成するステップと、を含み、
前記真性半導体複合層を形成するステップは、前記半導体基板層の少なくとも一側の面に下地真性層を形成することと、前記下地真性層の前記半導体基板層とは反対側の面にワイドバンドギャップ真性層を形成することと、を含み、前記ワイドバンドギャップ真性層のバンドギャップが前記下地真性層のバンドギャップよりも大きい、ことを特徴とするヘテロ接合電池の製造方法。
【請求項7】
前記半導体基板層の表面側のみに前記真性半導体複合層を形成し、又は、前記半導体基板層の背面側のみに前記真性半導体複合層を形成し、又は、前記半導体基板層の両側の面に前記真性半導体複合層を形成する、ことを特徴とする請求項６に記載のヘテロ接合電池の製造方法。
【請求項8】
前記下地真性層の前記半導体基板層とは反対側の面に前記ワイドバンドギャップ真性層を形成するステップは、前記下地真性層の前記半導体基板層とは反対側の面に第１サブワイドバンドギャップ真性層～第Ｎサブワイドバンドギャップ真性層を順次形成し、Ｎは１以上の整数であり、好ましくは、第ｎサブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン、炭素ドープアモルファスシリコン、炭素ドープナノ結晶シリコン又は酸素ドープナノ結晶シリコンが含まれ、ｎは１以上Ｎ以下の整数であり、
好ましくは、Ｎは２以上の整数であり、第ｋサブワイドバンドギャップ真性層は第ｋ＋１サブワイドバンドギャップ真性層と前記半導体基板層との間に位置し、ｋは１以上Ｎ－１以下の整数であり、
好ましくは、前記半導体基板層の表面側に位置する真性半導体複合層について、前記真性半導体複合層における前記第ｋ＋１サブワイドバンドギャップ真性層の屈折率が前記第ｋサブワイドバンドギャップ真性層の屈折率よりも小さく、
好ましくは、前記半導体基板層の背面側に位置する真性半導体複合層について、前記真性半導体複合層と前記半導体基板層との間の価電子帯差が０．６ｅＶ～７．９ｅＶである、ことを特徴とする請求項７に記載のヘテロ接合電池の製造方法。
【請求項9】
化学気相成長プロセスによって前記第ｎサブワイドバンドギャップ真性層を形成し、好ましくは、前記第ｎサブワイドバンドギャップ真性層の材料に酸素ドープアモルファスシリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシランと、水素ガスと、二酸化炭素とを含み、ここで、シランと水素ガスの体積比は１：１～１：１０であり、二酸化炭素とシランの体積比は１：１～１：５であり、チャンバ圧力は０．２ｍＢａｒ～１ｍＢａｒであり、成長温度は１８０℃～２４０℃であり、ソースＲＦ電力密度が１５０Ｗ／ｍ２～６００Ｗ／ｍ２であり、
好ましくは、前記第ｎサブワイドバンドギャップ真性層の材料に酸素ドープナノ結晶シリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシランと、水素ガスと、二酸化炭素とを含み、ここで、シランと水素ガスの体積比は１：２０～１：８０であり、二酸化炭素とシランの体積比は１：１～１：５であり、チャンバ圧力は０．５ｍＢａｒ～５ｍＢａｒであり、成長温度は１８０℃～２４０℃であり、ソースＲＦ電力密度が５００Ｗ／ｍ２～２２５０Ｗ／ｍ２であり、
好ましくは、前記第ｎサブワイドバンドギャップ真性層の材料に炭素ドープアモルファスシリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシラン、水素ガス及びメタンを含み、ここで、シランと水素ガスの体積比は１：１～１：１０であり、メタンとシランの体積比は１：１～１：５であり、チャンバ圧力は０．２ｍＢａｒ～１ｍＢａｒであり、成長温度は１８０℃～２４０℃であり、ソースＲＦ電力密度が１５０Ｗ／ｍ２～６００Ｗ／ｍ２であり、
好ましくは、前記第ｎサブワイドバンドギャップ真性層の材料に炭素ドープナノ結晶シリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシランと水素ガスとメタンとを含み、ここで、シランと水素ガスの体積比は１：２０～１：８０であり、メタンとシランの体積比は１：１～１：５であり、チャンバ圧力は０．５ｍＢａｒ～５ｍＢａｒであり、成長温度は１８０℃～２４０℃であり、ソースＲＦ電力密度が５００Ｗ／ｍ２～２２５０Ｗ／ｍ２である、ことを特徴とする請求項８に記載のヘテロ接合電池の製造方法。
【請求項10】
前記下地真性層を形成するステップは、前記半導体基板層の少なくとも一側の面に第１サブ下地真性層を形成することと、前記第１サブ下地真性層の前記半導体基板層とは反対側の面に第２サブ下地真性層を形成することと、を含み、前記第２サブ下地真性層の欠陥状態密度が前記第１サブ下地真性層の欠陥状態密度よりも小さい、ことを特徴とする請求項６に記載のヘテロ接合電池の製造方法。【発明の詳細な説明】
【技術分野】
【0001】
本願は、太陽電池製造の技術分野に関し、具体的には、ヘテロ接合電池及びその製造方法に関する。
【0002】
本願は、２０２１年７月７日に中国特許庁に提出された、出願番号が２０２１１０７６７６６０．２で、発明の名称が「ヘテロ接合電池及びその製造方法」である中国特許出願の優先権を主張し、その全内容は引用の方式により本明細書に組み込まれる。
【背景技術】
【0003】
太陽電池はクリーンエネルギー電池であり、太陽電池は生活及び生産に広く応用される。ヘテロ接合電池は重要な太陽電池であり、ヘテロ接合（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ ｗｉｔｈ ｉｎｔｒｉｎｓｉｃ Ｔｈｉｎ ｌａｙｅｒ、ＨＪＴと略称）構造はＮ型単結晶シリコン基板を中心とし、Ｎ型単結晶シリコン基板の両側にそれぞれＰ型アモルファスシリコン層とＮ型アモルファスシリコン層が設けられ、Ｐ型アモルファスシリコン層、Ｎ型アモルファスシリコン層と、Ｎ型単結晶シリコン基板との間に一層の真性アモルファスシリコン層を追加し、該プロセス措置を採用した後、基板シリコンウェハの不働態化特性を変更し、したがってヘテロ接合電池の変換効率を向上させ、ヘテロ接合電池は非常に市場競争力を有する太陽電池技術となる。
【0004】
しかしながら、真性アモルファスシリコン層自体が太陽光に対して寄生吸収できるため、ヘテロ接合電池の変換効率に影響を与え、ヘテロ接合電池の変換効率をさらに向上させる必要がある。
【発明の概要】
【発明が解決しようとする課題】
【0005】
したがって、本願が解決しようとする技術的課題は、従来技術におけるヘテロ接合電池の変換効率をさらに向上させる必要があるという問題を克服することにより、ヘテロ接合電池及びその製造方法を提供することである。
【課題を解決するための手段】
【0006】
本願は、半導体基板層と、前記半導体基板層の少なくとも一側の面に位置する真性半導体複合層と、を含み、前記真性半導体複合層は、下地真性層と、前記下地真性層の前記半導体基板層とは反対側の面に位置するワイドバンドギャップ真性層と、を含み、前記ワイドバンドギャップ真性層のバンドギャップが前記下地真性層のバンドギャップよりも大きい、ヘテロ接合電池を提供する。
【0007】
任意選択的に、前記真性半導体複合層は前記半導体基板層の表面側のみに位置し、又は、前記真性半導体複合層は前記半導体基板層の背面側のみに位置し、又は、前記真性半導体複合層は前記半導体基板層の両側の面に位置する。
【0008】
任意選択的に、前記ワイドバンドギャップ真性層は第１サブワイドバンドギャップ真性層～第Ｎサブワイドバンドギャップ真性層を含み、Ｎは１以上の整数である。
【0009】
任意選択的に、第ｎサブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン、炭素ドープアモルファスシリコン、酸素ドープナノ結晶シリコン又は炭素ドープナノ結晶シリコンが含まれ、ｎは１以上Ｎ以下の整数である。
【0010】
任意選択的に、前記下地真性層は、第１サブ下地真性層と、前記第１サブ下地真性層の前記半導体基板層とは反対側の面に位置する第２サブ下地真性層と、を含み、前記第２サブ下地真性層の欠陥状態密度が前記第１サブ下地真性層の欠陥状態密度よりも小さい。
【0011】
任意選択的に、前記第１サブ下地真性層の厚さと前記第２サブ下地真性層の厚さとの比は０．１５：１～０．３５：１である。
【0012】
任意選択的に、前記第１サブ下地真性層の厚さが０．３ｎｍ～０．８ｎｍであり、前記第２サブ下地真性層の厚さが１ｎｍ～２．５ｎｍである。
【0013】
任意選択的に、前記半導体基板層の片側に位置する前記真性半導体複合層の総厚は２ｎｍ～１０ｎｍである。
【0014】
任意選択的に、Ｎは２以上の整数であり、第ｋサブワイドバンドギャップ真性層は第ｋ＋１サブワイドバンドギャップ真性層と前記半導体基板層との間に位置し、ｋは１以上Ｎ－１以下の整数である。
【0015】
任意選択的に、Ｎ＝２である。
【0016】
任意選択的に、前記第１サブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン又は酸素ドープナノ結晶シリコンが含まれ、第２サブワイドバンドギャップ真性層の材料には炭素ドープアモルファスシリコン又は炭素ドープナノ結晶シリコンが含まれ、前記第１サブワイドバンドギャップ真性層における酸素とシリコンとのモル比は１：１～１：５であり、前記第２サブワイドバンドギャップ真性層における炭素とシリコンとのモル比は１：１～１：５であり、
【0017】
任意選択的に、前記第１サブワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶであり、第２サブワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶである。
【0018】
任意選択的に、前記第１サブワイドバンドギャップ真性層の材料には炭素ドープアモルファスシリコン又は炭素ドープナノ結晶シリコンが含まれ、前記第２サブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン又は酸素ドープナノ結晶シリコンが含まれ、前記第１サブワイドバンドギャップ真性層における炭素とシリコンとのモル比は１：１～１：５であり、前記第２サブワイドバンドギャップ真性層における酸素とシリコンとのモル比は１：１～１：５であり、
【0019】
任意選択的に、前記第１サブワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶであり、前記第２サブワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶである。
【0020】
任意選択的に、前記第２サブワイドバンドギャップ真性層の厚さと前記第１サブワイドバンドギャップ真性層の厚さとの比は０．５：１～１．５：１であり、前記第１サブワイドバンドギャップ真性層の厚さと前記下地真性層の厚さとの比は０．５：１～１．５：１である。
【0021】
任意選択的に、前記第２サブワイドバンドギャップ真性層の厚さが１．５ｎｍ～４ｎｍであり、前記第１サブワイドバンドギャップ真性層の厚さが１．５ｎｍ～４ｎｍであり、前記下地真性層の厚さが１．３ｎｍ～３．３ｎｍである。
【0022】
任意選択的に、前記半導体基板層の表面側に位置する真性半導体複合層について、前記真性半導体複合層における前記第ｋ＋１サブワイドバンドギャップ真性層の屈折率が前記第ｋサブワイドバンドギャップ真性層の屈折率よりも小さい。
【0023】
任意選択的に、前記半導体基板層の背面側に位置する真性半導体複合層について、前記真性半導体複合層と前記半導体基板層との間の価電子帯差が０．６ｅＶ～１．２ｅＶである。
【0024】
任意選択的に、Ｎは１に等しく、前記ワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶである。
【0025】
任意選択的に、前記ワイドバンドギャップ真性層の厚さと前記下地真性層の厚さとの比は１：１～３：１である。
【0026】
任意選択的に、前記ワイドバンドギャップ真性層の厚さが２ｎｍ～８ｎｍであり、前記下地真性層の厚さが１．３ｎｍ～３．３ｎｍである。
【0027】
本願は、半導体基板層を提供するステップと、前記半導体基板層の少なくとも一側の面に真性半導体複合層を形成するステップと、を含み、前記真性半導体複合層を形成するステップは、前記半導体基板層の少なくとも一側の面に下地真性層を形成することと、前記下地真性層の前記半導体基板層とは反対側の面にワイドバンドギャップ真性層を形成することと、を含み、前記ワイドバンドギャップ真性層のバンドギャップが前記下地真性層のバンドギャップよりも大きい、ヘテロ接合電池の製造方法をさらに提供する。
【0028】
任意選択的に、前記半導体基板層の表面側のみに前記真性半導体複合層を形成し、又は、前記半導体基板層の背面側のみに前記真性半導体複合層を形成し、又は、前記半導体基板層の両側の面に前記真性半導体複合層を形成する。
【0029】
任意選択的に、前記下地真性層の前記半導体基板層とは反対側の面に前記ワイドバンドギャップ真性層を形成するステップは、前記下地真性層の前記半導体基板層とは反対側の面に第１サブワイドバンドギャップ真性層～第Ｎサブワイドバンドギャップ真性層を順次形成し、Ｎは１以上の整数である。
【0030】
任意選択的に、第ｎサブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン、炭素ドープアモルファスシリコン、炭素ドープナノ結晶シリコン又は酸素ドープナノ結晶シリコンが含まれ、ｎは１以上Ｎ以下の整数である。
【0031】
任意選択的に、Ｎは２以上の整数であり、第ｋサブワイドバンドギャップ真性層は第ｋ＋１サブワイドバンドギャップ真性層と前記半導体基板層との間に位置し、ｋは１以上Ｎ－１以下の整数である。
【0032】
任意選択的に、前記半導体基板層の表面側に位置する真性半導体複合層について、前記真性半導体複合層における前記第ｋ＋１サブワイドバンドギャップ真性層の屈折率が前記第ｋサブワイドバンドギャップ真性層の屈折率よりも小さい。
【0033】
任意選択的に、前記半導体基板層の背面側に位置する真性半導体複合層について、前記真性半導体複合層と前記半導体基板層との間の価電子帯差が０．６ｅＶ～７．９ｅＶである。
【0034】
任意選択的に、化学気相成長プロセスによって前記第ｎサブワイドバンドギャップ真性層を形成する。
【0035】
任意選択的に、前記第ｎサブワイドバンドギャップ真性層の材料に酸素ドープアモルファスシリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシランと、水素ガスと、二酸化炭素とを含み、ここで、シランと水素ガスの体積比は１：１～１：１０であり、二酸化炭素とシランの体積比は１：１～１：５であり、チャンバ圧力は０．２ｍＢａｒ～１ｍＢａｒであり、成長温度は１８０℃～２４０℃であり、ソースＲＦ電力密度が１５０Ｗ／ｍ２～６００Ｗ／ｍ２である。
【0036】
任意選択的に、前記第ｎサブワイドバンドギャップ真性層の材料に酸素ドープナノ結晶シリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシランと、水素ガスと、二酸化炭素とを含み、ここで、シランと水素ガスの体積比は１：２０～１：８０であり、二酸化炭素とシランの体積比は１：１～１：５であり、チャンバ圧力は０．５ｍＢａｒ～５ｍＢａｒであり、成長温度は１８０℃～２４０℃であり、ソースＲＦ電力密度が５００Ｗ／ｍ２～２２５０Ｗ／ｍ２である。
【0037】
任意選択的に、前記第ｎサブワイドバンドギャップ真性層の材料に炭素ドープアモルファスシリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシラン、水素ガス及びメタンを含み、ここで、シランと水素ガスの体積比は１：１～１：１０であり、メタンとシランの体積比は１：１～１：５であり、チャンバ圧力は０．２ｍＢａｒ～１ｍＢａｒであり、成長温度は１８０℃～２４０℃であり、ソースＲＦ電力密度が１５０Ｗ／ｍ２～６００Ｗ／ｍ２である。
【0038】
任意選択的に、前記第ｎサブワイドバンドギャップ真性層の材料に炭素ドープナノ結晶シリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシラン、水素ガスとメタンを含み、ここで、シランと水素ガスの体積比は１：２０～１：８０であり、メタンとシランの体積比は１：１～１：５であり、チャンバ圧力は０．５ｍＢａｒ～５ｍＢａｒであり、成長温度は１８０℃～２４０℃であり、ソースＲＦ電力密度が５００Ｗ／ｍ２～２２５０Ｗ／ｍ２である。
【0039】
任意選択的に、前記下地真性層を形成するステップは、前記半導体基板層の少なくとも一側の面に第１サブ下地真性層を形成することと、前記第１サブ下地真性層の前記半導体基板層とは反対側の面に第２サブ下地真性層を形成することと、を含み、前記第２サブ下地真性層の欠陥状態密度が前記第１サブ下地真性層の欠陥状態密度よりも小さい。
【発明の効果】
【0040】
本願の技術的解決手段は以下の有益な効果を有する。
１．本願に係るヘテロ接合電池は、ワイドバンドギャップ真性層のバンドギャップが下地真性層のバンドギャップよりも大きく、ワイドバンドギャップ真性層のバンドギャップが大きく、ヘテロ接合電池に太陽光を照射する時、ワイドバンドギャップ真性層のバンドギャップよりもエネルギーが小さい光子は寄生吸収され得ず、太陽光に対する真性半導体複合層の寄生吸収が低減され、それにより太陽光に対する半導体基板層の吸収が多くなり、半導体基板層によって生成される光生成キャリアが多くなり、さらにヘテロ接合電池の短絡電流が向上し得、ヘテロ接合電池の変換効率が向上し得る。
２．さらに、第１サブ下地真性層の欠陥状態密度が大きく、主に半導体基板層のエピタキシャル成長を防止する役割を果たし、第１サブ下地真性層の厚さが薄く、光生成キャリアの第１サブ下地真性層における複合が多すぎることを回避し、第２サブ下地真性層の欠陥状態密度が小さく、かつ相対的に厚く、主に半導体基板層を不働態化する役割を果たし、光生成キャリアの第２サブ下地真性層における複合が少なく、ヘテロ接合電池の短絡電流を上げることができ、また、第２サブ下地真性層を第１サブ下地真性層とワイドバンドギャップ真性層との間の遷移層とし、ワイドバンドギャップ真性層と第１下地真性層との間の接触性能を向上させることができる。
３．さらに、半導体基板層の表面側の第ｋ＋１サブワイドバンドギャップ真性層の屈折率が前記第ｋサブワイドバンドギャップ真性層の屈折率よりも小さく、それによりヘテロ接合電池の表面の真性半導体複合層の屈折率はグラデーション効果を有し、ヘテロ接合電池の表面の真性半導体複合層はより良好な反射防止性能を有し、より多くの太陽光は半導体基板層に入って半導体基板層に吸収され、ヘテロ接合電池の開放電圧を上げることができる。
４．さらに、半導体基板層の背面側のワイドバンドギャップ真性層に酸素原子又は炭素原子をドーピングすることにより、半導体基板層の背面側の真性半導体複合層と半導体基板層との間の価電子帯差を高めることができ、高い価電子帯差により光生成キャリアにおける正孔キャリアの蓄積効果を増加させ、ヘテロ接合電池の開放電圧をよりも大きくし、半導体基板層における正孔キャリアが半導体基板層の背面側の真性半導体複合層を直接通り抜ける確率を高めることができ、半導体基板層の背面側の真性半導体複合層内での正孔キャリアの伝送効率を向上させることができ、ヘテロ接合電池の抵抗を低減し、ヘテロ接合電池の変換効率を向上させることができる。
５．本願に係るヘテロ接合電池の製造方法は、ワイドバンドギャップ真性層のバンドギャップが大きく、ヘテロ接合電池に太陽光を照射する時、ワイドバンドギャップ真性層のバンドギャップよりもエネルギーが小さい光子は寄生吸収され得ず、太陽光に対する真性半導体複合層の寄生吸収が低減され、それにより太陽光に対する半導体基板層の吸収が多くなり、半導体基板層によって生成される光生成キャリアが多くなり、さらにヘテロ接合電池の短絡電流が向上し得、ヘテロ接合電池の変換効率が向上し得る。
１．本願に係るヘテロ接合電池は、ワイドバンドギャップ真性層のバンドギャップが下地真性層のバンドギャップよりも大きく、ワイドバンドギャップ真性層のバンドギャップが大きく、ヘテロ接合電池に太陽光を照射する時、ワイドバンドギャップ真性層のバンドギャップよりもエネルギーが小さい光子は寄生吸収され得ず、太陽光に対する真性半導体複合層の寄生吸収が低減され、それにより太陽光に対する半導体基板層の吸収が多くなり、半導体基板層によって生成される光生成キャリアが多くなり、さらにヘテロ接合電池の短絡電流が向上し得、ヘテロ接合電池の変換効率が向上し得る。
２．さらに、第１サブ下地真性層の欠陥状態密度が大きく、主に半導体基板層のエピタキシャル成長を防止する役割を果たし、第１サブ下地真性層の厚さが薄く、光生成キャリアの第１サブ下地真性層における複合が多すぎることを回避し、第２サブ下地真性層の欠陥状態密度が小さく、かつ相対的に厚く、主に半導体基板層を不働態化する役割を果たし、光生成キャリアの第２サブ下地真性層における複合が少なく、ヘテロ接合電池の短絡電流を上げることができ、また、第２サブ下地真性層を第１サブ下地真性層とワイドバンドギャップ真性層との間の遷移層とし、ワイドバンドギャップ真性層と第１下地真性層との間の接触性能を向上させることができる。
３．さらに、半導体基板層の表面側の第ｋ＋１サブワイドバンドギャップ真性層の屈折率が前記第ｋサブワイドバンドギャップ真性層の屈折率よりも小さく、それによりヘテロ接合電池の表面の真性半導体複合層の屈折率はグラデーション効果を有し、ヘテロ接合電池の表面の真性半導体複合層はより良好な反射防止性能を有し、より多くの太陽光は半導体基板層に入って半導体基板層に吸収され、ヘテロ接合電池の開放電圧を上げることができる。
４．さらに、半導体基板層の背面側のワイドバンドギャップ真性層に酸素原子又は炭素原子をドーピングすることにより、半導体基板層の背面側の真性半導体複合層と半導体基板層との間の価電子帯差を高めることができ、高い価電子帯差により光生成キャリアにおける正孔キャリアの蓄積効果を増加させ、ヘテロ接合電池の開放電圧をよりも大きくし、半導体基板層における正孔キャリアが半導体基板層の背面側の真性半導体複合層を直接通り抜ける確率を高めることができ、半導体基板層の背面側の真性半導体複合層内での正孔キャリアの伝送効率を向上させることができ、ヘテロ接合電池の抵抗を低減し、ヘテロ接合電池の変換効率を向上させることができる。
５．本願に係るヘテロ接合電池の製造方法は、ワイドバンドギャップ真性層のバンドギャップが大きく、ヘテロ接合電池に太陽光を照射する時、ワイドバンドギャップ真性層のバンドギャップよりもエネルギーが小さい光子は寄生吸収され得ず、太陽光に対する真性半導体複合層の寄生吸収が低減され、それにより太陽光に対する半導体基板層の吸収が多くなり、半導体基板層によって生成される光生成キャリアが多くなり、さらにヘテロ接合電池の短絡電流が向上し得、ヘテロ接合電池の変換効率が向上し得る。
【0041】
本願の具体的な実施形態又は従来技術における技術的解決手段をより明確に説明するために、以下、具体的な実施形態又は従来技術の記述のために使用した図面を簡単に説明するが、明らかに、以下に記述した図面は本願のいくつかの実施形態であり、当業者にとって、創造的な労力をせずに、これらの図面に基づいて他の図面を得ることができる。
【図面の簡単な説明】
【0042】
【図1】本願の実施例１に係るヘテロ接合電池の構造概略図である。
【図2】本願の実施例２に係るヘテロ接合電池の構造概略図である。
【図3】本願の実施例３に係るヘテロ接合電池の構造概略図である。
【図4】本願の実施例４に係るヘテロ接合電池の構造概略図である。
【図5】本願の一実施例に係るヘテロ接合電池の製造方法のフローチャートである。
【図6】本願の実施例４に係るヘテロ接合電池を例として製造方法のフローチャートである。
【発明を実施するための形態】
【0043】
以下、図面を参照しながら本願の技術的解決手段を明確かつ完全に説明し、明らかなように、説明される実施例は本願の一部の実施例であり、すべての実施例ではない。本願の実施例に基づいて、当業者が創造的な労働をせずに得るほかの実施例はすべて本願の保護範囲に属する。
【0044】
なお、本願の説明では、用語「中心」、「上」、「下」、「左」、「右」、「垂直」、「水平」、「内」、「外」などで指示される方位又は位置関係は図示に基づく方位又は位置関係であり、単に本願の説明を容易にしたり簡略化したりするためのものであり、係る装置又は素子が特定の方位を有したり、特定の方位で構成及び操作されたりすることを指示又は暗示しないため、本願を限定するものではないと理解すべきである。また、用語「第１」、「第２」、「第３」は単に説明の目的に使用されるものであり、相対的な重要性を指示又は暗示しないと理解すべきである。
【0045】
なお、本願の説明では、特に明確な規定及び限定がない限り、用語「取り付け」、「連結」、「接続」は広義に理解すべきであり、例えば、固定接続、取り外し可能接続、又は一体的接続であってもよく、機械的接続、又は電気的接続であってもよく、直接連結、又は中間媒体を介する間接的連結であってもよく、２つの素子の内部の連通であってもよい。当業者であれば、具体的な状況に応じて本願における上記用語の具体的な意味を理解することができる。
【0046】
また、以下説明される本願の様々な実施形態に係る技術的特徴について、矛盾しない限り、互いに組み合わせることができる。
【0047】
本願はヘテロ接合電池を提供し、半導体基板層と、前記半導体基板層の少なくとも一側の面に位置する真性半導体複合層と、を含み、前記真性半導体複合層は、下地真性層と、前記下地真性層の前記半導体基板層とは反対側の面に位置するワイドバンドギャップ真性層と、を含み、前記ワイドバンドギャップ真性層のバンドギャップが前記下地真性層のバンドギャップよりも大きい。
【0048】
ワイドバンドギャップ真性層のバンドギャップが大きく、ヘテロ接合電池に太陽光を照射する時、ワイドバンドギャップ真性層のバンドギャップよりもエネルギーが小さい光子は寄生吸収され得ず、太陽光に対する真性半導体複合層の寄生吸収が低減され、それにより太陽光に対する半導体基板層の吸収が多くなり、半導体基板層によって生成される光生成キャリアが多くなり、さらにヘテロ接合電池の短絡電流が向上し得、ヘテロ接合電池の変換効率が向上し得る。
【0049】
一実施例では、前記真性半導体複合層は前記半導体基板層の表面側のみに位置する。別の実施例では、前記真性半導体複合層は前記半導体基板層の背面側のみに位置する。別の実施例では、前記真性半導体複合層は前記半導体基板層の両側の面に位置する。
【0050】
半導体基板層はＮ型単結晶シリコン基板を含み、Ｎ型単結晶シリコンは狭いバンドギャップを有し、バンドギャップは通常１．０ｅＶ～１．２ｅＶである。
【0051】
前記ワイドバンドギャップ真性層は第１サブワイドバンドギャップ真性層～第Ｎサブワイドバンドギャップ真性層を含み、Ｎは１以上の整数である。
【0052】
第ｎサブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン、炭素ドープアモルファスシリコン、酸素ドープナノ結晶シリコン又は炭素ドープナノ結晶シリコンが含まれ、ｎは１以上Ｎ以下の整数である。
【0053】
【0054】
この場合、任意選択的に、前記ワイドバンドギャップ真性層２２のバンドギャップが２．０ｅＶ～９ｅＶ、例えば、２．０ｅＶ、２．４ｅＶ、２．８ｅＶ、３．２ｅＶ及び９ｅＶである。任意選択的に、ワイドバンドギャップ真性層２２の厚さと前記下地真性層２１の厚さとの比は１：１～３：１、例えば、１：１：２、１又は３、１である。任意選択的に、前記ワイドバンドギャップ真性層２２の厚さが２ｎｍ～８ｎｍ、例えば、２ｎｍ、５ｎｍ、７ｎｍ又は８ｎｍであり、前記下地真性層２１の厚さが１．３ｎｍ～３．３ｎｍ、例えば、１．３ｎｍ、２ｎｍ、３ｎｍ又は３．３ｎｍである。
【0055】
前記下地真性層２１は、第１サブ下地真性層２１１と、前記第１サブ下地真性層２１１の前記半導体基板層１とは反対側の面に位置する第２サブ下地真性層２１２と、を含み、前記第２サブ下地真性層２１２の欠陥状態密度が前記第１サブ下地真性層２１１の欠陥状態密度よりも小さく、つまり、第２サブ下地真性層２１２におけるシリレン（－ＳｉＨ２－）の割合は第１サブ下地真性層２１１におけるシリレン（－ＳｉＨ２－）の割合よりも小さい。第１サブ下地真性層２１１の欠陥状態密度が大きく、主に半導体基板層１のエピタキシャル成長を防止する役割を果たし、第１サブ下地真性層２１１の厚さが薄く、第１サブ下地真性層２１１における光生成キャリアの複合が多すぎることを回避し、第２サブ下地真性層２１２の欠陥状態密度が小さく、かつ相対的に厚く、主に半導体基板層１を不働態化する役割を果たし、光生成キャリアの第２サブ下地真性層２１２における複合が少なく、ヘテロ接合電池の短絡電流を上げることができ、また、第２サブ下地真性層２１２を第１サブ下地真性層２１１とワイドバンドギャップ真性層２２との間の遷移層とし、ワイドバンドギャップ真性層２２と下地真性層２１との間の接触性能を向上させることができる。
【0056】
本実施例では、前記第１サブ下地真性層２１１の厚さと前記第２サブ下地真性層２１２の厚さの比は０．１５：１～０．３５：１、例えば、０．１５：１、０．２：１、０．２５：１、０．３：１又は０．３５：１である。
【0057】
本実施例では、前記第１サブ下地真性層２１１の厚さが０．３ｎｍ～０．８ｎｍ、例えば、０．３ｎｍ、０．５ｎｍ、０．７ｎｍ又は０．８ｎｍであり、第１サブ下地真性層２１１の欠陥状態密度が大きく、第１サブ下地真性層２１１は主に半導体基板層１のエピタキシャル成長を防止する役割を果たし、第１サブ下地真性層２１１が薄すぎると、半導体基板層１のエピタキシャル成長を防止する役割を果たしにくく、第１サブ下地真性層２１１が厚すぎると、第１サブ下地真性層２１１における光生成キャリアの複合が多すぎ、ヘテロ接合電池の変換効率が低下する。前記第２サブ下地真性層２１２の厚さが１ｎｍ～２．５ｎｍ、例えば、１ｎｍ、１．５ｎｍ、２ｎｍ又は２．５ｎｍであり、第２サブ下地真性層２１２は主に半導体基板層１及びキャリア伝送を不働態化する役割を果たし、第２サブ下地真性層２１２が薄すぎると、半導体基板層１に対する第２サブ下地真性層２１２の不働態化効果が低下し、第２サブ下地真性層２１２が厚すぎると、太陽光に対する第２サブ下地真性層２１２の寄生吸収が多く、自体のバルク抵抗が大きく、第２サブ下地真性層２１２におけるキャリアの伝送効率が悪く、ヘテロ接合電池の短絡電流が下がる。
【0058】
任意選択的に、第１サブ下地真性層２１１の厚さが０．５ｎｍであり、第２サブ下地真性層２１２の厚さが２ｎｍであり、ワイドバンドギャップ真性層２２の厚さが５ｎｍであり、この場合、真性半導体複合層２は半導体基板層１に対して良好な不働態化作用を有し、半導体基板層１の表面の光生成キャリアの複合を低減することができ、真性半導体複合層２のバルク抵抗が小さく、太陽光に対する真性半導体複合層２の寄生吸収が少なく、また、第２サブ下地真性層２１２は第１サブ下地真性層２１１とワイドバンドギャップ真性層２２との間の遷移層とし、ワイドバンドギャップ真性層２２と下地真性層２１との間の接触性能を向上させることができる。
【0059】
前記半導体基板層１の片側に位置する前記真性半導体複合層２の総厚は２ｎｍ～１０ｎｍ、例えば、２ｎｍ、５ｎｍ、７ｎｍ、９ｎｍ又は１０ｎｍである。真性半導体複合層２の厚さが薄く、太陽光に対する寄生吸収が少なく、ヘテロ接合電池の短絡電流が向上し得、ヘテロ接合電池の変換効率が向上し得る。
【0060】
前記ワイドバンドギャップ真性層２２は第１サブワイドバンドギャップ真性層～第Ｎサブワイドバンドギャップ真性層を含み、Ｎは１以上の整数である。
【0061】
１つの場合では、図１に示すように、ワイドバンドギャップ真性層２２は単層構造であり、つまり、Ｎは１に等しい。
【0062】
別の場合では、ワイドバンドギャップ真性層２２は多層構造であり、Ｎは２以上の整数であり、第ｋサブワイドバンドギャップ真性層は第ｋ＋１サブワイドバンドギャップ真性層と前記半導体基板層との間に位置し、ｋは１以上Ｎ－１以下の整数である。
【0063】
第ｎサブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン、炭素ドープアモルファスシリコン、酸素ドープナノ結晶シリコン又は炭素ドープナノ結晶シリコンが含まれ、ｎは１以上Ｎ以下の整数である。
【0064】
特定の一実施例では、Ｎは２に等しく、ワイドバンドギャップ真性層２２は、第１サブワイドバンドギャップ真性層と、第１サブワイドバンドギャップ真性層の半導体基板層１とは反対側の面に位置する第２サブワイドバンドギャップ真性層と、を含む。
【0065】
１つの場合では、前記第１サブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン又は酸素ドープナノ結晶シリコンが含まれ、第２サブワイドバンドギャップ真性層の材料には炭素ドープアモルファスシリコン又は炭素ドープナノ結晶シリコンが含まれ、第１サブワイドバンドギャップ真性層における酸素とシリコンとのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５であり、第２サブワイドバンドギャップ真性層における炭素とシリコンとのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５である。第１サブワイドバンドギャップ真性層に酸素原子がドーピングされているため、第１サブワイドバンドギャップ真性層のバンドギャップが広く、第１サブワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶ、例えば、２．０ｅＶ、２．４ｅＶ、２．６ｅＶ、３．２ｅＶ又は９ｅＶであり、第２サブワイドバンドギャップ真性層に炭素原子がドーピングされているため、第２サブワイドバンドギャップ真性層のバンドギャップが広く、第２サブワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～９ｅＶ、例えば、２．０ｅＶ、２．５ｅＶ、２．８ｅＶ、３．２ｅＶ又は９ｅＶである。
【0066】
別の場合では、前記第１サブワイドバンドギャップ真性層の材料には炭素ドープアモルファスシリコン又は炭素ドープナノ結晶シリコンが含まれ、前記第２サブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン又は酸素ドープナノ結晶シリコンが含まれ、第１サブワイドバンドギャップ真性層における炭素とシリコンとのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５であり、第２サブワイドバンドギャップ真性層における酸素とシリコンとのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５である。この場合、前記第１サブワイドバンドギャップ真性層のバンドギャップが２．３ｅＶ～２．８ｅＶ、例えば、２．３ｅＶ、２．５ｅＶ、２．７ｅＶ又は２．８ｅＶであり、前記第２サブワイドバンドギャップ真性層のバンドギャップが２．０ｅＶ～２．６ｅＶ、例えば、２．０ｅＶ、２．２ｅＶ、２．６ｅＶ、３．２ｅＶ又は９ｅＶである。
【0067】
前記第２サブワイドバンドギャップ真性層の厚さと前記第１サブワイドバンドギャップ真性層の厚さとの比は０．５：１～１．５：１、例えば、０．５：１、０．８：１、１：１、１．２：１又は１．５：１であり、前記第１サブワイドバンドギャップ真性層の厚さと前記下地真性層の厚さとの比は０．５：１～１．５：１、例えば０．５：１、０．８：１、１：１、１．２：１、１．５：１又は１．５：１である。
【0068】
前記第２サブワイドバンドギャップ真性層の厚さが１．５ｎｍ～４ｎｍ、例えば、１．５ｎｍ、２ｎｍ、３ｎｍ又は４ｎｍであり、前記第１サブワイドバンドギャップ真性層の厚さが１．５ｎｍ～４ｎｍ、例えば、１．５ｎｍ、２ｎｍ、３ｎｍ又は４ｎｍであり、前記下地真性層の厚さが１．３ｎｍ～３．３ｎｍ、例えば、１．３ｎｍ、２ｎｍ、３ｎｍ又は３．３ｎｍである。
【0069】
前記半導体基板層１の表面側に位置する真性半導体複合層２について、前記真性半導体複合層２における前記第ｋ＋１サブワイドバンドギャップ真性層の屈折率が前記第ｋサブワイドバンドギャップ真性層の屈折率よりも小さい。具体的には、第２サブワイドバンドギャップ真性層の屈折率が第１サブワイドバンドギャップ真性層の屈折率よりも小さく、それによりヘテロ接合電池の表面の真性半導体複合層２の屈折率はグラデーション効果を有し、ヘテロ接合電池の表面の真性半導体複合層２はより良好な反射防止性能を有し、より多くの太陽光は半導体基板層１に入って半導体基板層１に吸収され、ヘテロ接合電池の開放電圧を上げることができる。
【0070】
引き続き図１を参照し、ヘテロ接合電池は、前記半導体基板層１の前記真性半導体複合層２とは反対側の面に位置する背面真性層３をさらに含む。
【0071】
前記背面真性層３は、単層構造であってもよいし、多層構造であってもよく、これについて限定しない。
【0072】
引き続き図１を参照し、ヘテロ接合電池は、前記真性半導体複合層２の半導体基板層１とは反対側の面に位置する第１ドーピング層４と、第１ドーピング層４の真性半導体複合層２とは反対側の面に位置する第１透明導電膜６と、第１透明導電膜６の真性半導体複合層２とは反対側の面に位置する第１グリッド電極８と、背面真性層３の半導体基板層１とは反対側の面に位置する第２ドーピング層５と、第２ドーピング層５の背面真性層３とは反対側の面に位置する第２透明導電膜７と、第２透明導電膜７の第２ドーピング層５とは反対側の面に位置する第２グリッド電極９と、をさらに含み、なお、第１ドーピング層４の導電型は第２ドーピング層５の導電型と逆である。
実施例２
実施例２
【0073】
図２を参照し、本実施例は真性半導体複合層２が前記半導体基板層１の背面側のみに位置するヘテロ接合電池構造を例として説明する。
【0074】
前記半導体基板層１の背面側に位置する真性半導体複合層２について、前記真性半導体複合層２と前記半導体基板層１との間の価電子帯差が０．６ｅＶ～７．９ｅＶ、例えば０．６ｅＶ、１．０ｅＶ、２．１ｅＶ又は７．９ｅＶである。
【0075】
ワイドバンドギャップ真性層２２に酸素原子又は炭素原子をドーピングすることにより半導体基板層１の背面側の真性半導体複合層２と半導体基板層１との間の価電子帯差を高めることができ、高い価電子帯差により光生成キャリアにおける正孔キャリアの蓄積効果を増加させ、ヘテロ接合電池の開放電圧をよりも大きくし、半導体基板層１における正孔キャリアが半導体基板層１の背面側の真性半導体複合層２を直接通り抜ける確率を高めることができ、半導体基板層１の背面側の真性半導体複合層２内での正孔キャリアの伝送効率を向上させることができる。ヘテロ接合電池の抵抗を低減し、ヘテロ接合電池の変換効率を向上させることができる。
【0076】
前記ワイドバンドギャップ真性層２２は第１サブワイドバンドギャップ真性層～第Ｎサブワイドバンドギャップ真性層を含み、Ｎは１以上の整数である。
【0077】
１つの場合では、図２に示すように、ワイドバンドギャップ真性層２２は単層構造であり、つまり、Ｎは１に等しい。
【0078】
別の場合では、ワイドバンドギャップ真性層２２は多層構造であり、Ｎは２以上の整数であり、第ｋサブワイドバンドギャップ真性層は第ｋ＋１サブワイドバンドギャップ真性層と前記半導体基板層との間に位置し、ｋは１以上Ｎ－１以下の整数である。
【0079】
第ｎサブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン、炭素ドープアモルファスシリコン、酸素ドープナノ結晶シリコン又は炭素ドープナノ結晶シリコンが含まれ、ｎは１以上Ｎ以下の整数である。
【0080】
特定の一実施例では、Ｎは２に等しく、ワイドバンドギャップ真性層２２は、第１サブワイドバンドギャップ真性層と、第１サブワイドバンドギャップ真性層の半導体基板層１とは反対側に位置する第２サブワイドバンドギャップ真性層と、を含む。
【0081】
引き続き図２を参照し、ヘテロ接合電池は、前記半導体基板層１の前記真性半導体複合層２とは反対側の面に位置する表面真性層３ａをさらに含む。
【0082】
前記表面真性層３ａは、単層構造であってもよいし、多層構造であってもよい。
【0083】
本実施例の実施例１と同じ構造は、実施例１に関する説明を参照し、ここでは詳述しない。
実施例３
実施例３
【0084】
図３を参照し、本実施例は真性半導体複合層が前記半導体基板層１の両側の面に位置し、ワイドバンドギャップ真性層が単層構造（つまり、Ｎが１に等しい）であるヘテロ接合電池構造を例として説明する。
【0085】
真性半導体複合層２は、前記半導体基板層１の表面側に位置する表面真性半導体複合層２Ａと、前記半導体基板層１の背面側に位置する背面真性半導体複合層３Ａと、を含む。
【0086】
表面真性半導体複合層２Ａは、表面下地真性層２１Ａと、前記表面下地真性層２１Ａの前記半導体基板層１とは反対側の面に位置する表面ワイドバンドギャップ真性層２２Ａと、を含み、前記表面ワイドバンドギャップ真性層２２Ａのバンドギャップが前記表面下地真性層２１Ａのバンドギャップよりも大きい。
【0087】
背面真性半導体複合層３Ａは、背面下地真性層３１Ａと、前記背面下地真性層３１Ａの前記半導体基板層１とは反対側の面に位置する背面ワイドバンドギャップ真性層３２Ａと、を含み、前記背面ワイドバンドギャップ真性層３２Ａのバンドギャップが前記背面下地真性層３１Ａのバンドギャップよりも大きい。
【0088】
本実施例では、下地真性層は、前記半導体基板層１の表面側に位置する表面下地真性層２１Ａと、前記半導体基板層１の背面側に位置する背面下地真性層３１Ａと、を含む。表面下地真性層２１Ａは、半導体基板層１の表面側に位置する第１サブ表面下地真性層２１１Ａと、前記第１サブ表面下地真性層２１１Ａの前記半導体基板層１とは反対側の面に位置する第２サブ表面下地真性層２１２Ａと、を含み、前記第２サブ表面下地真性層２１２Ａの欠陥状態密度が前記第１サブ表面下地真性層２１１Ａの欠陥状態密度よりも小さい。背面下地真性層３１Ａは、半導体基板層１の背面側に位置する第１サブ背面下地真性層３１１Ａと、前記第１サブ背面下地真性層３１１Ａの前記半導体基板層１とは反対側の面に位置する第２サブ背面下地真性層３１２Ａと、を含み、前記第２サブ背面下地真性層３１２Ａの欠陥状態密度が前記第１サブ背面下地真性層３１１Ａの欠陥状態密度よりも小さい。
【0089】
第１サブ表面下地真性層２１１Ａの厚さと前記第２サブ表面下地真性層２１２Ａの厚さとの比は０．１５：１～０．３５：１、例えば、０．１５：１、０．２：１、０．２５：１、０．３：１又は０．３５：１である。本実施例では、前記第１サブ表面下地真性層２１１Ａの厚さが０．３ｎｍ～０．８ｎｍ、例えば、０．３ｎｍ、０．５ｎｍ、０．７ｎｍ又は０．８ｎｍであり、前記第２サブ表面下地真性層２１２Ａの厚さが１ｎｍ～２．５ｎｍ、例えば、１ｎｍ、１．５ｎｍ、２ｎｍ又は２．５ｎｍである。
【0090】
表面真性半導体複合層２Ａの総厚は、２ｎｍ～１０ｎｍ、例えば、２ｎｍ、５ｎｍ、７ｎｍ、９ｎｍ又は１０ｎｍである。背面真性半導体複合層３Ａの総厚は、５ｎｍ～１０ｎｍ、例えば、５ｎｍ、７ｎｍ、９ｎｍ又は１０ｎｍである。
【0091】
表面ワイドバンドギャップ真性層２２Ａの材料には酸素ドープアモルファスシリコン、炭素ドープアモルファスシリコン、酸素ドープナノ結晶シリコン又は炭素ドープナノ結晶シリコンが含まれる。背面ワイドバンドギャップ真性層３２Ａの材料には酸素ドープアモルファスシリコン、炭素ドープアモルファスシリコン、酸素ドープナノ結晶シリコン又は炭素ドープナノ結晶シリコンが含まれる。
【0092】
特定の一実施例では、前記表面ワイドバンドギャップ真性層２２Ａの材料には酸素ドープアモルファスシリコン又は酸素ドープナノ結晶シリコンが含まれ、表面ワイドバンドギャップ真性層２２Ａにおける酸素とシリコンとのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５である。表面ワイドバンドギャップ真性層２２Ａに酸素原子がドーピングされているので、表面ワイドバンドギャップ真性層２２Ａのバンドギャップが広く、表面ワイドバンドギャップ真性層２２Ａのバンドギャップが２．０ｅＶ～２．６ｅＶ、例えば、２．０ｅＶ、２．２ｅＶ、２．４ｅＶ又は２．６ｅＶである。
【0093】
別の特定の実施例では、表面ワイドバンドギャップ真性層２２Ａの材料には炭素ドープアモルファスシリコン又は炭素ドープナノ結晶シリコンが含まれる。表面ワイドバンドギャップ真性層２２Ａにおける炭素とシリコンのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５である。表面ワイドバンドギャップ真性層２２Ａに炭素原子がドーピングされているため、表面ワイドバンドギャップ真性層２２Ａのバンドギャップが広く、表面ワイドバンドギャップ真性層２２Ａのバンドギャップが２．３ｅＶ～２．８ｅＶ、例えば、２．３ｅＶ、２．５ｅＶ、２．７ｅＶ又は２．８ｅＶである。
【0094】
特定の一実施例では、背面ワイドバンドギャップ真性層３２Ａの材料には炭素ドープアモルファスシリコン又は炭素ドープナノ結晶シリコンが含まれ、背面ワイドバンドギャップ真性層３２Ａにおける炭素とシリコンとのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５である。背面ワイドバンドギャップ真性層３２Ａのバンドギャップが２．３ｅＶ～２．８ｅＶ、例えば、２．３ｅＶ、２．５ｅＶ、２．７ｅＶ又は２．８ｅＶである。
【0095】
他の特定の実施例では、背面ワイドバンドギャップ真性層３２Ａの材料には酸素ドープアモルファスシリコン又は酸素ドープナノ結晶シリコンが含まれる。背面ワイドバンドギャップ真性層３２Ａにおける酸素とシリコンとのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５である。前記背面ワイドバンドギャップ真性層３２Ａのバンドギャップが２．０ｅＶ～９ｅＶ、例えば、２．０ｅＶ、２．４ｅＶ、２．６ｅＶ、３．２ｅＶ又は９ｅＶである。
【0096】
前記表面ワイドバンドギャップ真性層２２Ａの厚さと前記表面下地真性層の厚さとの比は１：１～３：１である。前記表面ワイドバンドギャップ真性層２２Ａの厚さが２ｎｍ～８ｎｍであり、前記表面下地真性層の厚さが１．３ｎｍ～３．３ｎｍである。
【0097】
前記背面ワイドバンドギャップ真性層３２Ａの厚さと前記背面下地真性層の厚さとの比は１：１～３：１である。前記背面ワイドバンドギャップ真性層３２Ａの厚さが２ｎｍ～８ｎｍであり、前記背面下地真性層の厚さが１．３ｎｍ～３．３ｎｍである。
【0098】
本実施例では、表面真性半導体複合層２Ａの半導体基板層１とは反対側の面に位置する第１ドーピング層４と、第１ドーピング層４の半導体基板層１とは反対側の面に位置する第１透明導電膜６と、第１透明導電膜６の半導体基板層１とは反対側の面に位置する第１グリッド電極８と、背面真性半導体複合層３Ａの半導体基板層１とは反対側の面に位置する第２ドーピング層５と、第２ドーピング層５の半導体基板層１とは反対側の面に位置する第２透明導電膜７と、第２透明導電膜７の半導体基板層１とは反対側の面に位置する第２グリッド電極９と、をさらに含み、なお、第１ドーピング層４の導電型は第２ドーピング層５の導電型と逆である。
【0099】
本実施例の実施例１と同じ構造は、実施例１に関する説明を参照し、ここでは詳述しない。
実施例４
実施例４
【0100】
本実施例におけるヘテロ接合電池構造について、真性半導体複合層は前記半導体基板層１の両側の面に位置し、ワイドバンドギャップ真性層は積層構造であり、ワイドバンドギャップ真性層は第１サブワイドバンドギャップ真性層～第Ｎサブワイドバンドギャップ真性層を含み、Ｎは２以上の整数であり、第ｋサブワイドバンドギャップ真性層は第ｋ＋１サブワイドバンドギャップ真性層と前記半導体基板層１との間に位置し、ｋは１以上Ｎ－１以下の整数である。
【0101】
前記半導体基板層１の表面側に位置する真性半導体複合層２について、前記真性半導体複合層２における前記第ｋ＋１サブワイドバンドギャップ真性層の屈折率が前記第ｋサブワイドバンドギャップ真性層の屈折率よりも小さく、それによりヘテロ接合電池の表面の真性半導体複合層２の屈折率はグラデーション効果を有し、ヘテロ接合電池の表面の真性半導体複合層２はより良好な反射防止性能を有し、より多くの太陽光は半導体基板層１に入って半導体基板層１に吸収され、ヘテロ接合電池の開放電圧を上げることができる。
【0102】
前記半導体基板層１の背面側に位置する真性半導体複合層２について、前記真性半導体複合層２と前記半導体基板層１との間の価電子帯差が０．６ｅＶ～７．９ｅＶである。
【0103】
図４を参照し、図４においてＮが２に等しいことを例として説明する。真性半導体複合層２は、前記半導体基板層１の表面側に位置する表面真性半導体複合層２Ａと、前記半導体基板層１の背面側に位置する背面真性半導体複合層３Ａと、を含む。
【0104】
表面真性半導体複合層２Ａは、表面下地真性層２１Ａと、前記表面下地真性層２１Ａの前記半導体基板層１とは反対側の面に位置する表面ワイドバンドギャップ真性層２２Ａと、を含み、表面ワイドバンドギャップ真性層２２Ａのバンドギャップが前記表面下地真性層２１Ａのバンドギャップよりも大きい。表面下地真性層２１Ａの説明について、実施例３に対応する内容を参照し、ここでは詳述しない。
【0105】
前記表面ワイドバンドギャップ真性層２２Ａは、第１サブ表面ワイドバンドギャップ真性層２２１Ａと、第１サブ表面ワイドバンドギャップ真性層２２１Ａの表面下地真性層２１Ａとは反対側に位置する第２サブ表面ワイドバンドギャップ真性層２２２Ａと、を含む。
【0106】
背面真性半導体複合層３Ａは、背面下地真性層３１Ａと、前記背面下地真性層３１Ａの前記半導体基板層１とは反対側の面に位置する背面ワイドバンドギャップ真性層３２Ａと、を含み、背面ワイドバンドギャップ真性層３２Ａのバンドギャップが前記背面下地真性層３１Ａのバンドギャップよりも大きい。背面下地真性層３１Ａの説明について、実施例３に対応する内容を参照し、ここでは詳述しない。
【0107】
前記背面ワイドバンドギャップ真性層３２Ａは、第１サブ背面ワイドバンドギャップ真性層３２１Ａと、第１サブ背面ワイドバンドギャップ真性層３２１Ａの背面下地真性層３１Ａとは反対側に位置する第２サブ背面ワイドバンドギャップ真性層３２２Ａと、を含む。
【0108】
本実施例では、前記第１サブ表面ワイドバンドギャップ真性層２２１Ａの材料には酸素ドープアモルファスシリコン又は酸素ドープナノ結晶シリコンが含まれ、第２サブ表面ワイドバンドギャップ真性層２２２Ａの材料には炭素ドープアモルファスシリコン又は炭素ドープナノ結晶シリコンが含まれ、第１サブ表面ワイドバンドギャップ真性層２２１Ａにおける酸素とシリコンとのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５であり、第２サブ表面ワイドバンドギャップ真性層２２２Ａにおける炭素とシリコンとのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５である。第１サブ表面ワイドバンドギャップ真性層２２１Ａに酸素原子がドーピングされているため、第１サブ表面ワイドバンドギャップ真性層２２１Ａのバンドギャップが広く、第１サブ表面ワイドバンドギャップ真性層２２１Ａのバンドギャップが２．０ｅＶ～９ｅＶ、例えば、２．０ｅＶ、２．４ｅＶ、２．６ｅＶ、３．２ｅＶ又は９ｅＶであり、第２サブ表面ワイドバンドギャップ真性層２２２Ａに炭素原子がドーピングされているため、第２サブ表面ワイドバンドギャップ真性層２２２Ａのバンドギャップが広く、第２サブ表面ワイドバンドギャップ真性層２２２Ａのバンドギャップが２．０ｅＶ～９ｅＶ、例えば、２．０ｅＶ、２．５ｅＶ、２．８ｅＶ、３．２ｅＶ又は９ｅＶである。
【0109】
他の実施例では、前記第１サブ表面ワイドバンドギャップ真性層２２１Ａの材料には炭素ドープアモルファスシリコン又は炭素ドープナノ結晶シリコンが含まれ、前記第２サブ表面ワイドバンドギャップ真性層２２２Ａの材料には酸素ドープアモルファスシリコン又は酸素ドープナノ結晶シリコンが含まれ、第１サブ表面ワイドバンドギャップ真性層２２１Ａにおける炭素とシリコンとのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５であり、第２サブ表面ワイドバンドギャップ真性層２２２Ａにおける酸素とシリコンとのモル比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５である。この場合、前記第１サブ表面ワイドバンドギャップ真性層２２１Ａのバンドギャップが２．０ｅＶ～９ｅＶ、例えば、２．０ｅＶ、２．５ｅＶ、２．８ｅＶ、３．２ｅＶ又は９ｅＶであり、前記第２サブ表面ワイドバンドギャップ真性層２２２Ａのバンドギャップが２．０ｅＶ～９ｅＶ、例えば、２．０ｅＶ、２．４ｅＶ、２．６ｅＶ、３．２ｅＶ又は９ｅＶである。
【0110】
前記第２サブ表面ワイドバンドギャップ真性層２２２Ａの厚さと前記第１サブ表面ワイドバンドギャップ真性層２２１Ａの厚さとの比は０．５：１～１．５：１、例えば、０．５：１、０．８：１、１：１、１．２：１又は１．５：１であり、前記第１サブ表面ワイドバンドギャップ真性層２２１Ａの厚さと前記表面下地真性層２１Ａの厚さとの比は０．５：１～１．５：１、例えば０．５：１、０．８：１、１：１、１．２：１、１．５：１又は１．５：１である。
【0111】
前記第２サブ表面ワイドバンドギャップ真性層２２２Ａの厚さが１．５ｎｍ～４ｎｍ、例えば、１．５ｎｍ、２ｎｍ、３ｎｍ又は４ｎｍであり、前記第１サブ表面ワイドバンドギャップ真性層２２１Ａの厚さが１．５ｎｍ～４ｎｍ、例えば、１．５ｎｍ、２ｎｍ、３ｎｍ又は４ｎｍであり、前記表面下地真性層２１Ａの厚さが１．３ｎｍ～３．３ｎｍ、例えば、１．３ｎｍ、２ｎｍ、３ｎｍ又は３．３ｎｍである。
【0112】
第１サブ背面ワイドバンドギャップ真性層３２１Ａの材料、厚さ、バンドギャップは第１サブ表面ワイドバンドギャップ真性層２２１Ａを参照し、第２サブ背面ワイドバンドギャップ真性層３２２Ａの材料、厚さ、バンドギャップは第２サブ表面ワイドバンドギャップ真性層２２２Ａを参照し、ここでは詳述しない。
【0113】
なお、他の実施例では、表面ワイドバンドギャップ真性層２２Ａは単層構造であり、第２ワイドバンドギャップ真性層３２Ａは積層構造であり、又は、表面ワイドバンドギャップ真性層２２Ａは積層構造であり、第２ワイドバンドギャップ真性層３２Ａは単層構造であるようにしてもよい。
【0114】
本実施例の実施例３と同じ構造は、実施例３に関する説明を参照し、ここでは詳述しない。
実施例５
実施例５
【0115】
本実施例はヘテロ接合電池の製造方法を提供し、図５を参照し、ステップＳ１～Ｓ２を含む。
ステップＳ１、半導体基板層１を提供する。
ステップＳ２、前記半導体基板層１の少なくとも一側の面に真性半導体複合層２を形成し、前記真性半導体複合層２を形成するステップは、前記半導体基板層１の少なくとも一側の面に下地真性層を形成することと、前記下地真性層の前記半導体基板層１とは反対側の面にワイドバンドギャップ真性層を形成することと、を含み、前記ワイドバンドギャップ真性層のバンドギャップが前記下地真性層１のバンドギャップよりも大きい。
ステップＳ１、半導体基板層１を提供する。
ステップＳ２、前記半導体基板層１の少なくとも一側の面に真性半導体複合層２を形成し、前記真性半導体複合層２を形成するステップは、前記半導体基板層１の少なくとも一側の面に下地真性層を形成することと、前記下地真性層の前記半導体基板層１とは反対側の面にワイドバンドギャップ真性層を形成することと、を含み、前記ワイドバンドギャップ真性層のバンドギャップが前記下地真性層１のバンドギャップよりも大きい。
【0116】
前記真性半導体複合層２の形成位置について、前記半導体基板層１の表面側にのみ前記真性半導体複合層２を形成し、又は、前記半導体基板層１の背面側にのみ前記真性半導体複合層２を形成し、又は前記半導体基板層１の両側の面に前記真性半導体複合層２を形成する。
【0117】
前記下地真性層の前記半導体基板層１とは反対側の面に前記ワイドバンドギャップ真性層を形成するステップは、前記下地真性層の前記半導体基板層１とは反対側の面に第１サブワイドバンドギャップ真性層～第Ｎサブワイドバンドギャップ真性層を順次形成し、Ｎは１以上の整数である。
【0118】
任意選択的に、第ｎサブワイドバンドギャップ真性層の材料には酸素ドープアモルファスシリコン、炭素ドープアモルファスシリコン、炭素ドープナノ結晶シリコン又は酸素ドープナノ結晶シリコンが含まれ、ｎは１以上Ｎ以下の整数である。
【0119】
任意選択的に、Ｎは２以上の整数であり、第ｋサブワイドバンドギャップ真性層は第ｋ＋１サブワイドバンドギャップ真性層と前記半導体基板層との間に位置し、ｋは１以上Ｎ－１以下の整数である。
【0120】
任意選択的に、前記半導体基板層１の表面側に位置する真性半導体複合層２について、前記真性半導体複合層２における前記第ｋ＋１サブワイドバンドギャップ真性層の屈折率が前記第ｋサブワイドバンドギャップ真性層の屈折率よりも小さい。
【0121】
任意選択的に、前記半導体基板層１の背面側に位置する真性半導体複合層２について、前記真性半導体複合層２と前記半導体基板層１との間の価電子帯差が０．６ｅＶ～７．９ｅＶ、例えば、０．６ｅＶ、１．０ｅＶ、１．２ｅＶ、２．１ｅＶ又は７．９ｅＶである。
【0122】
前記第ｎサブワイドバンドギャップ真性層の材料に酸素ドープアモルファスシリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシランと、水素ガスと、二酸化炭素とを含み、ここで、シランと水素ガスの体積比は１：１～１：１０、例えば、１：２、１：４、１：６、１：８又は１：１０であり、二酸化炭素とシランの体積比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５であり、チャンバ圧力は０．２ｍＢａｒ～１ｍＢａｒ、例えば、０．２ｍＢａｒ、０．４ｍＢａｒ、０．６ｍＢａｒ、０．８ｍＢａｒ又は１ｍＢａｒであり、成長温度は１８０℃～２４０℃、例えば、１８０℃、２００℃、２２０℃又は２４０℃であり、ソースＲＦ電力密度が１５０Ｗ／ｍ２～６００Ｗ／ｍ２、例えば、１５０Ｗ／ｍ２、２５０Ｗ／ｍ２、３５０Ｗ／ｍ２、４５０Ｗ／ｍ２、５５０Ｗ／ｍ２又は６００Ｗ／ｍ２である。
【0123】
前記第ｎサブワイドバンドギャップ真性層の材料に酸素ドープナノ結晶シリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシランと、水素ガスと、二酸化炭素とを含み、ここで、シランと水素ガスの体積比は１：２０～１：８０、例えば、１：２０、１：４０、１：６０又は１：８０であり、二酸化炭素とシランの体積比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５であり、チャンバ圧力は０．５ｍＢａｒ～５ｍＢａｒ、例えば、０．５ｍＢａｒ、１ｍＢａｒ、３ｍＢａｒ、４ｍＢａｒ又は５ｍＢａｒであり、成長温度は１８０℃～２４０℃、例えば、１８０℃、２００℃、２２０℃又は２４０℃であり、ソースＲＦ電力密度が５００Ｗ／ｍ２～２２５０Ｗ／ｍ２、例えば、５００Ｗ／ｍ２、１０００Ｗ／ｍ２、１５００Ｗ／ｍ２、２０００Ｗ／ｍ２又は２２５０Ｗ／ｍ２である。
【0124】
前記第ｎサブワイドバンドギャップ真性層の材料に炭素ドープアモルファスシリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシラン、水素ガス及びメタンを含み、ここで、シランと水素ガスの体積比は１：１～１：１０、例えば、１：２、１：４、１：６、１：８又は１：１０であり、メタンとシランの体積比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５であり、チャンバ圧力は０．２ｍＢａｒ～１ｍＢａｒ、例えば、０．２ｍＢａｒ、０．４ｍＢａｒ、０．６ｍＢａｒ、０．８ｍＢａｒ又は１ｍＢａｒであり、成長温度は１８０℃～２４０℃、例えば、１８０℃、２００℃、２２０℃又は２４０℃であり、ソースＲＦ電力密度が１５０Ｗ／ｍ２～６００Ｗ／ｍ２、例えば、１５０Ｗ／ｍ２、２５０Ｗ／ｍ２、３５０Ｗ／ｍ２、４５０Ｗ／ｍ２、５５０Ｗ／ｍ２又は６００Ｗ／ｍ２である。
【0125】
前記第ｎサブワイドバンドギャップ真性層の材料に炭素ドープナノ結晶シリコンが含まれる場合、前記第ｎサブワイドバンドギャップ真性層を形成するプロセスパラメータとして、採用されるガスはシラン、水素ガス及びメタンを含み、ここで、シランと水素ガスの体積比は１：２０～１：８０、例えば、１：２０、１：４０、１：６０又は１：８０であり、メタンとシランの体積比は１：１～１：５、例えば、１：１、１：２、１：３、１：４又は１：５であり、チャンバ圧力は０．５ｍＢａｒ～５ｍＢａｒ、例えば、０．５ｍＢａｒ、１ｍＢａｒ、３ｍＢａｒ、４ｍＢａｒ又は５ｍＢａｒであり、成長温度は１８０℃～２４０℃、例えば、１８０℃、２００℃、２２０℃又は２４０℃であり、ソースＲＦ電力密度が５００Ｗ／ｍ２～２２５０Ｗ／ｍ２、例えば、５００Ｗ／ｍ２、１０００Ｗ／ｍ２、１５００Ｗ／ｍ２、２０００Ｗ／ｍ２又は２２５０Ｗ／ｍ２である。
【0126】
前記下地真性層を形成するステップは、前記半導体基板層１の少なくとも一側の面に第１サブ下地真性層２１１を形成することと、前記第１サブ下地真性層２１１の前記半導体基板層１とは反対側の面に第２サブ下地真性層２１２を形成することと、を含み、前記第２サブ下地真性層２１２の欠陥状態密度が前記第１サブ下地真性層２１１の欠陥状態密度よりも小さい。
【0127】
図６を参照し、実施例４に係るヘテロ接合電池を例とし、つまり、表面真性半導体複合層２Ａに第１サブ表面ワイドバンドギャップ真性層２２１Ａ及び第２サブ表面ワイドバンドギャップ真性層２２２Ａが含まれる積層構造、背面真性半導体複合層３Ａに第１サブ背面ワイドバンドギャップ真性層３２１Ａ及び第２サブ背面ワイドバンドギャップ真性層３２２Ａが含まれる積層構造を例とし、ヘテロ接合電池の製造方法を詳細に説明する。
【0128】
ステップＡ１、半導体基板層を提供する。
半導体基板層はＮ型単結晶シリコン基板を含む。
ステップＡ２、半導体基板層１に対してテクスチャ化及び洗浄処理を行う。
半導体基板層１をテクスチャ化して半導体基板層１の表面に光閉じ込め構造を形成し、太陽光の反射を低減し、テクスチャ化処理した後、半導体基板層１を洗浄して半導体基板層１の表面の酸化層及び不純物を除去する。
ステップＡ３、半導体基板層１の一側の面に化学気相成長プロセスによって第１サブ表面下地真性層２１１Ａ、第２サブ表面下地真性層２１２Ａ、第１サブ表面ワイドバンドギャップ真性層２２１Ａ、第２サブ表面ワイドバンドギャップ真性層２２２Ａ及び第１ドーピング層を順次形成する。
第１サブ表面ワイドバンドギャップ真性層２２１Ａと第２サブ表面ワイドバンドギャップ真性層２２２Ａを形成するプロセスパラメータは上記説明を参照する。
ステップＡ４、半導体基板層１の他の側面に化学気相成長プロセスによって第１サブ背面下地真性層３１１Ａ、第２サブ背面下地真性層３１２Ａ、第１サブ背面ワイドバンドギャップ真性層３２１Ａ、第２サブ背面ワイドバンドギャップ真性層３２２Ａ及び第２ドーピング層を順次形成する。
第１サブ背面ワイドバンドギャップ真性層３２１Ａと第２サブ背面ワイドバンドギャップ真性層３２２Ａを形成するプロセスパラメータは、上記説明を参照する。
なお、他の実施例では、第２サブ表面ワイドバンドギャップ真性層２２２Ａと第２サブ背面ワイドバンドギャップ真性層３２２Ａを形成した後、第１ドーピング層と第２ドーピング層を形成するようにしてもよい。
ステップＡ５、物理気相成長プロセスによって第１ドーピング層の表面に第１透明導電膜６を形成し、第２ドーピング層の表面に第２透明導電膜７を形成する。
アモルファスシリコン構造は無秩序構造であり、電子と正孔の移動率が低く、かつ横方向の導電性が低く、光生成キャリアの収集に不利であり、第１透明導電膜６及び第２透明導電膜７はキャリアを収集し、電極に伝送することに用いられる。
ステップＡ６、スクリーン印刷プロセスによって第１透明導電膜の表面に第１グリッド電極８を形成し、第２透明導電膜７の表面に第２グリッド電極９を形成する。
第１グリッド電極８は第１透明導電膜６から伝送された電流を収集するために用いられ、第２グリッド電極９は第２透明導電膜７から伝送された電流を収集することに用いられる。
ステップＡ７、第１グリッド電極８及び第２グリッド電極９に対して硬化及び光注入アニール処理を行う。
一定の温度で、ヘテロ接合電池の表面に強い光を一定時間照射し、ヘテロ接合電池の変換効率を向上させる。
半導体基板層はＮ型単結晶シリコン基板を含む。
ステップＡ２、半導体基板層１に対してテクスチャ化及び洗浄処理を行う。
半導体基板層１をテクスチャ化して半導体基板層１の表面に光閉じ込め構造を形成し、太陽光の反射を低減し、テクスチャ化処理した後、半導体基板層１を洗浄して半導体基板層１の表面の酸化層及び不純物を除去する。
ステップＡ３、半導体基板層１の一側の面に化学気相成長プロセスによって第１サブ表面下地真性層２１１Ａ、第２サブ表面下地真性層２１２Ａ、第１サブ表面ワイドバンドギャップ真性層２２１Ａ、第２サブ表面ワイドバンドギャップ真性層２２２Ａ及び第１ドーピング層を順次形成する。
第１サブ表面ワイドバンドギャップ真性層２２１Ａと第２サブ表面ワイドバンドギャップ真性層２２２Ａを形成するプロセスパラメータは上記説明を参照する。
ステップＡ４、半導体基板層１の他の側面に化学気相成長プロセスによって第１サブ背面下地真性層３１１Ａ、第２サブ背面下地真性層３１２Ａ、第１サブ背面ワイドバンドギャップ真性層３２１Ａ、第２サブ背面ワイドバンドギャップ真性層３２２Ａ及び第２ドーピング層を順次形成する。
第１サブ背面ワイドバンドギャップ真性層３２１Ａと第２サブ背面ワイドバンドギャップ真性層３２２Ａを形成するプロセスパラメータは、上記説明を参照する。
なお、他の実施例では、第２サブ表面ワイドバンドギャップ真性層２２２Ａと第２サブ背面ワイドバンドギャップ真性層３２２Ａを形成した後、第１ドーピング層と第２ドーピング層を形成するようにしてもよい。
ステップＡ５、物理気相成長プロセスによって第１ドーピング層の表面に第１透明導電膜６を形成し、第２ドーピング層の表面に第２透明導電膜７を形成する。
アモルファスシリコン構造は無秩序構造であり、電子と正孔の移動率が低く、かつ横方向の導電性が低く、光生成キャリアの収集に不利であり、第１透明導電膜６及び第２透明導電膜７はキャリアを収集し、電極に伝送することに用いられる。
ステップＡ６、スクリーン印刷プロセスによって第１透明導電膜の表面に第１グリッド電極８を形成し、第２透明導電膜７の表面に第２グリッド電極９を形成する。
第１グリッド電極８は第１透明導電膜６から伝送された電流を収集するために用いられ、第２グリッド電極９は第２透明導電膜７から伝送された電流を収集することに用いられる。
ステップＡ７、第１グリッド電極８及び第２グリッド電極９に対して硬化及び光注入アニール処理を行う。
一定の温度で、ヘテロ接合電池の表面に強い光を一定時間照射し、ヘテロ接合電池の変換効率を向上させる。
【0129】
本実施例に係るヘテロ接合電池の製造方法は、ワイドバンドギャップ真性層のバンドギャップが大きく、ヘテロ接合電池に太陽光を照射する時、エネルギーがワイドバンドギャップ真性層のバンドギャップよりも小さい光子は寄生吸収され得ず、太陽光に対する真性半導体複合層の寄生吸収が低減され、それにより太陽光に対する半導体基板層の吸収が多くなり、半導体基板層によって生成される光生成キャリアが多くなり、さらにヘテロ接合電池の短絡電流が向上し得、ヘテロ接合電池の変換効率が向上し得る。
【0130】
明らかに、上記実施例は単に明確に本願の技術的要点を説明するための例示であり、実施形態を限定するものではない。当業者であれば、上記説明に基づいて他のさまざまな形態の変化又は変更を行うこともできる。ここで全ての実施形態を網羅する必要がなく、また全ての実施形態を網羅することが不可能なことである。これから導出された明らかな変化又は変動は依然として本発明が創造した特許範囲に属する。
【符号の説明】
【0131】
１ 半導体基板層
２ 真性半導体複合層
２１ 下地真性層
２１１ 第１サブ下地真性層
２１２ 第２サブ下地真性層
２２ ワイドバンドギャップ真性層
２Ａ 表面真性半導体複合層
２１Ａ 表面下地真性層
２１１Ａ 第１サブ表面下地真性層
２１２Ａ 第２サブ表面下地真性層
２２Ａ 表面ワイドバンドギャップ真性層
２２１Ａ 第１サブ表面ワイドバンドギャップ真性層
２２２Ａ 第２サブ表面ワイドバンドギャップ真性層
３ 背面真性層
３ａ 表面真性層
３Ａ 背面真性半導体複合層
３１Ａ 背面下地真性層
３１１Ａ 第１サブ背面下地真性層
３１２Ａ 第２サブ背面下地真性層
３２Ａ 背面ワイドバンドギャップ真性層
３２１Ａ 第１サブ背面ワイドバンドギャップ真性層
３２２Ａ 第２サブ背面ワイドバンドギャップ真性層
４ 第１ドーピング層
５ 第２ドーピング層
６ 第１透明導電膜
７ 第２透明導電膜
８ 第１グリッド電極
９ 第２グリッド電極
２ 真性半導体複合層
２１ 下地真性層
２１１ 第１サブ下地真性層
２１２ 第２サブ下地真性層
２２ ワイドバンドギャップ真性層
２Ａ 表面真性半導体複合層
２１Ａ 表面下地真性層
２１１Ａ 第１サブ表面下地真性層
２１２Ａ 第２サブ表面下地真性層
２２Ａ 表面ワイドバンドギャップ真性層
２２１Ａ 第１サブ表面ワイドバンドギャップ真性層
２２２Ａ 第２サブ表面ワイドバンドギャップ真性層
３ 背面真性層
３ａ 表面真性層
３Ａ 背面真性半導体複合層
３１Ａ 背面下地真性層
３１１Ａ 第１サブ背面下地真性層
３１２Ａ 第２サブ背面下地真性層
３２Ａ 背面ワイドバンドギャップ真性層
３２１Ａ 第１サブ背面ワイドバンドギャップ真性層
３２２Ａ 第２サブ背面ワイドバンドギャップ真性層
４ 第１ドーピング層
５ 第２ドーピング層
６ 第１透明導電膜
７ 第２透明導電膜
８ 第１グリッド電極
９ 第２グリッド電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】