特表 2024-524720 エンタープライズホストメモリバッファ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-05

(54)【発明の名称】エンタープライズホストメモリバッファ

(51)【国際特許分類】

   G06F 13/12 20060101AFI20240628BHJP

   G06F 13/16 20060101ALI20240628BHJP

   G06F 12/00 20060101ALI20240628BHJP

   G06F 13/14 20060101ALI20240628BHJP

【ＦＩ】

G06F13/12 340E

G06F13/16 510F

G06F12/00 560B

G06F13/14 320H

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024502240

(86)(22)【出願日】2022-05-21

(85)【翻訳文提出日】2024-01-15

(86)【国際出願番号】 US2022030407

(87)【国際公開番号】W WO2023107151

(87)【国際公開日】2023-06-15

(31)【優先権主張番号】17/543,473

(32)【優先日】2021-12-06

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】504056130

【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド

(74)【代理人】

【識別番号】100207837

【弁理士】

【氏名又は名称】小松原 寿美

(72)【発明者】

【氏名】ハーン、ジュダ ガムリエル

(72)【発明者】

【氏名】ホーディス、アヴィチャイ ハイム

(72)【発明者】

【氏名】ベニスティ、シェイ

(72)【発明者】

【氏名】ジェームズ、マイケル

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CB01

5B160MM01

(57)【要約】

記憶システムは、１つ以上のデータ記憶デバイスと、１つ以上のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、ＰＣＩｅスイッチに結合されたコントローラユニットとを含む。コントローラユニットは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ホストメモリバッファ（ＨＭＢ）コントローラ及びＤＲＡＭプール又はコントローラメモリバッファ（ＣＭＢ）コントローラと、ルートコンプレックス／ポートと、ＤＲＡＭプールとを含む。ＤＲＡＭプールは、１つ以上のＤＲＡＭデバイスを含む。１つ以上のデータ記憶デバイスは、コントローラユニットと対話し、コントローラユニットのＤＲＡＭプールのＤＲＡＭにデータを記憶するように構成される。

【特許請求の範囲】

【請求項1】

記憶システムであって、
１つ以上のデータ記憶デバイスと、
前記１つ以上のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、
前記ＰＣＩｅスイッチに結合されたコントローラユニットと、を備え、前記コントローラユニットが、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ホストメモリバッファ（ＨＭＢ）コントローラと、
ＤＲＡＭプールであって、前記ＤＲＡＭプールが、１つ以上のＤＲＡＭデバイスを備える、ＤＲＡＭプールと、を備える、記憶システム。

【請求項2】

前記ＰＣＩｅスイッチが、前記ＤＲＡＭ ＨＭＢコントローラに直接結合される、請求項１に記載の記憶システム。

【請求項3】

前記１つ以上のデータ記憶デバイスの各データ記憶デバイスが、
ＨＭＢコントローラと、
ＰＣＩｅ／ＮＶＭｅフロントエンドユニットと、
メモリデバイス管理ユニットと、
メモリデバイスインターフェースユニットと、
メモリデバイスと、を備える、請求項１に記載の記憶システム。

【請求項4】

前記コントローラユニットが、前記１つ以上のデータ記憶デバイスのためのルートコンプレックスとして機能する、請求項１に記載の記憶システム。

【請求項5】

前記１つ以上のデータ記憶デバイスが、前記コントローラユニットとは別個である、請求項１に記載の記憶システム。

【請求項6】

前記コントローラユニットが、前記１つ以上のデータ記憶デバイスに対してピアＰＣＩｅデバイスとして見える、請求項１に記載の記憶システム。

【請求項7】

前記ＤＲＡＭプールが、前記１つ以上のデータ記憶デバイスによって共有される、請求項１に記載の記憶システム。

【請求項8】

前記１つ以上のデータ記憶デバイスが、２つ以上のデータ記憶デバイスである、請求項１に記載の記憶システム。

【請求項9】

前記１つ以上のデータ記憶デバイスの各データ記憶デバイスが、第１のポート及び第２のポートを備え、前記第１のポートが、前記ＰＣＩｅスイッチに結合される、請求項１に記載の記憶システム。

【請求項10】

記憶システムであって、
第１のデータ記憶デバイスと、
第２のデータ記憶デバイスと、
前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、
前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスに結合されたコントローラユニットと、を備え、前記コントローラユニットが、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ホストメモリバッファ（ＨＭＢ）コントローラと、
ＤＲＡＭプールであって、前記ＤＲＡＭプールが、１つ以上のＤＲＡＭデバイスを備える、ＤＲＡＭプールと、を備える、記憶システム。

【請求項11】

前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスが各々、第１のポート及び第２のポートを有し、前記第１のポートが、前記ＰＣＩｅスイッチに結合される、請求項１０に記載の記憶システム。

【請求項12】

前記第２のポートが、前記コントローラユニットに結合される、請求項１１に記載の記憶システム。

【請求項13】

前記第２のポートが、ＨＭＢコントローラに結合される、請求項１２に記載の記憶システム。

【請求項14】

前記ＨＭＢコントローラが、前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイス内に配置される、請求項１３に記載の記憶システム。

【請求項15】

前記第２のポートが、前記ＤＲＡＭ ＨＭＢコントローラに結合される、請求項１２に記載の記憶システム。

【請求項16】

前記コントローラユニットが、前記コントローラユニットの電源障害イベントを検出すると、前記ＤＲＡＭプールのデータを前記第１のデータ記憶デバイス、前記第２のデータ記憶デバイスのいずれか、又は前記第１のデータ記憶デバイス及び前記データ記憶デバイスの両方にプッシュするように構成される、請求項１０に記載の記憶システム。

【請求項17】

記憶システムであって、
第１のメモリ手段を備える第１のデータ記憶デバイスと、
第２のメモリ手段を備える第２のデータ記憶デバイスと、
前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、
前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスに結合されたコントローラユニットと、を備え、前記コントローラユニットが、
コントローラメモリバッファ（ＣＭＢ）コントローラと、
ルートコンプレックス／ポートと、を備える、記憶システム。

【請求項18】

前記第１のデータ記憶デバイス、前記第２のデータ記憶デバイス、及び前記コントローラユニットが各々、
メモリ手段インターフェースと、
メモリ手段管理ユニットと、
ＰＣＩｅ／ＮＶＭｅフロントエンドユニットと、を備える、請求項１７に記載の記憶システム。

【請求項19】

前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスが各々、第１のポート及び第２のポートを備え、前記第１のポートが前記ＰＣＩｅスイッチに結合され、前記第２のポートが前記ルートコンプレックス／ポートに結合される、請求項１７に記載の記憶システム。

【請求項20】

前記ＣＭＢコントローラが、ＤＲＡＭプールに結合される、請求項１７に記載の記憶システム。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本出願は、２０２１年１２月６日に出願された「Ｅｎｔｅｒｐｒｉｓｅ Ｈｏｓｔ Ｍｅｍｏｒｙ Ｂｕｆｆｅｒ」と題する米国非仮出願第１７／５４３，４７３号の利益を主張し、その内容の全体はあらゆる目的のために参照により本出願に組み込まれる。

【背景技術】

【0002】

技術分野
本開示の実施形態は、一般に、ソリッドステートドライブ（ＳＳＤ）などのデータ記憶デバイスに関し、より具体的には、データ記憶デバイスとホストデバイスとの間のインターフェースを介して外部記憶デバイスを使用することに関する。

【0003】

関連技術の説明
エンタープライズＳＳＤは、データセンタ環境に統合するために特定の要件を有する。例えば、要件は、読み取り動作の予測可能性及び短いレイテンシ、並びにＳＳＤの論理アドレス範囲の任意の部分からの読み取りについて同じレベルのサービス品質（ＱｏＳ）を維持することを含んでもよい。要件に起因して、論理ブロックアドレス（ＬＢＡ）対物理ブロックアドレス（ＰＢＡ）（Ｌ２Ｐ）テーブルがＤＲＡＭに記憶され得、ここで、ＤＲＡＭ容量は、１：１０００の比であり得る（例えば、Ｌ２Ｐテーブルキャッシングの場合、２ＴＢ ＳＳＤ＝２ＧＢ ＤＲＡＭ）。いくつかの実施例では、比は、増加した間接化に起因して性能を犠牲にして、より大きくなり得る（例えば、１：２０００）。したがって、ＳＳＤの容量が増大すると、ＳＳＤに含まれるＤＲＡＭの容量も増大し、ＳＳＤのコストが増大する可能性がある。

【0004】

エンタープライズ記憶システムのためのデータ記憶デバイスは、ドライブの寿命の間の１日当たりのドライブ書き込み回数（ＤＷＰＤ）に基づいて評価され得る。顧客は、デバイスをより早く消耗させることを犠牲にして、データ記憶デバイスのＤＷＰＤを超えることを選択し得る。したがって、データ記憶デバイスのコストは、書き込みサイクル（例えば、プログラム消去サイクル（ＰＥＣ））の数に変換される。ＤＲＡＭは、ＮＡＮＤメモリなどの不揮発性メモリと同じ速度で消耗しないので、大容量データ記憶デバイスは、ＤＲＡＭが使用から撤退される必要がある前に不揮発性メモリが使用から撤退され得るように、不均一なメモリ使用量を有し得る。

【0005】

したがって、当該技術分野では、データセンタ環境へのより良好な統合のための改善された記憶システムが必要とされている。

【発明の概要】

【0006】

本開示は、一般に、ソリッドステートドライブ（ＳＳＤ）などのデータ記憶デバイスに関し、より具体的には、データ記憶デバイスとホストデバイスとの間のインターフェースを介して外部記憶デバイスを使用することに関する。記憶システムは、１つ以上のデータ記憶デバイスと、１つ以上のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、ＰＣＩｅスイッチに結合されたコントローラユニットとを含む。コントローラユニットは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ホストメモリバッファ（ＨＭＢ）コントローラ及びＤＲＡＭプール又はコントローラメモリバッファ（ＣＭＢ）コントローラと、ルートコンプレックス／ポートと、ＤＲＡＭプールとを含む。ＤＲＡＭプールは、１つ以上のＤＲＡＭデバイスを含む。１つ以上のデータ記憶デバイスは、コントローラユニットと対話し、コントローラユニットのＤＲＡＭプールのＤＲＡＭにデータを記憶するように構成される。

【0007】

一実施形態では、記憶システムは、１つ以上のデータ記憶デバイスと、１つ以上のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、ＰＣＩｅスイッチに結合されたコントローラユニットとを含む。コントローラユニットは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ホストメモリバッファ（ＨＭＢ）コントローラ及びＤＲＡＭプールを含む。ＤＲＡＭプールは、１つ以上のＤＲＡＭデバイスを含む。

【0008】

別の実施形態では、記憶システムは、第１のデータ記憶デバイスと、第２のデータ記憶デバイスと、第１のデータ記憶デバイス及び第２のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、第１のデータ記憶デバイス及び第２のデータ記憶デバイスに結合されたコントローラユニットとを含む。コントローラユニットは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ホストメモリバッファ（ＨＭＢ）コントローラ及びＤＲＡＭプールを含む。ＤＲＡＭプールは、１つ以上のＤＲＡＭデバイスを含む。

【0009】

別の実施形態では、記憶システムは、第１のメモリ手段を備える第１のデータ記憶デバイスと、第２のメモリ手段を備える第２のデータ記憶デバイスと、第１のデータ記憶デバイス及び第２のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、第１のデータ記憶デバイス及び第２のデータ記憶デバイスに結合されたコントローラユニットとを含む。コントローラユニットは、コントローラメモリバッファ（ＣＭＢ）コントローラ及びルートコンプレックス／ポートを含む。

【図面の簡単な説明】

【0010】

本開示の上記の特徴を詳細に理解することができるように、簡潔に上で要約した本開示のより具体的な説明は、実施形態を参照することによってなされ得、それらのいくつかが添付の図面に例示されている。しかしながら、添付の図面は、本開示の典型的な実施形態のみを例示し、したがって、その範囲を限定するものと見なされるべきではなく、本開示が他の同等に有効な実施形態を認め得ることに留意すべきである。

【0011】

【図1】特定の実施形態による、データ記憶デバイスがホストデバイスの記憶デバイスとして機能し得る記憶システムを示す概略ブロック図である。

【図2】特定の実施形態による、外部コントローラユニットがデータ記憶デバイスのための記憶デバイスとして機能し得る記憶システムを示す概略ブロック図である。

【図3】特定の実施形態による、外部コントローラユニットが第１のデータ記憶デバイス及び第２のデータ記憶デバイスのための記憶デバイスとして機能し得る記憶システムを示す概略ブロック図である。

【図4】特定の実施形態による、外部コントローラユニットが第１のデータ記憶デバイス及び第２のデータ記憶デバイスのための記憶デバイスとして機能し得る記憶システムを示す概略ブロック図である。

【図5】特定の実施形態による、外部コントローラユニットにデータを記憶する方法を示すフロー図である。

【図6】特定の実施形態による、外部コントローラユニットからデータを読み取る方法を示すフロー図である。

【0012】

理解を容易にするために、図面に共通する同一の要素を示すために、可能な限り、同一の参照番号を使用している。一実施形態で開示される要素は、特に断ることなく、他の実施形態に有益に利用され得ることが企図される。

【発明を実施するための形態】

【0013】

以下では、本開示の実施形態を参照する。しかしながら、本開示は、具体的に説明される実施形態に限定されないことを理解されたい。その代わりに、以下の特徴及び要素の任意の組み合わせが、異なる実施形態に関連するか否かに関わらず、本開示を実施及び実践すると企図される。更に、本開示の実施形態は、他の可能な解決策に勝る、及び／又は先行技術に勝る利点を達成し得るが、特定の利点が所与の実施形態によって達成されるか否かは、本開示を限定するものではない。したがって、以下の態様、特徴、実施形態、及び利点は、単なる例示に過ぎず、請求項（複数可）に明示的に記載されている場合を除いて、添付の特許請求の範囲の要素又は限定と見なされない。同様に、「本開示」への言及は、本明細書に開示される任意の発明の主題の一般化として解釈されるものではなく、請求項に明示的に記載されている場合を除いて、添付の特許請求の範囲の要素又は限定であると見なされるべきではない。

【0014】

本開示は、一般に、ソリッドステートドライブ（ＳＳＤ）などのデータ記憶デバイスに関し、より具体的には、データ記憶デバイスとホストデバイスとの間のインターフェースを介して外部記憶デバイスを使用することに関する。記憶システムは、１つ以上のデータ記憶デバイスと、１つ以上のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、ＰＣＩｅスイッチに結合されたコントローラユニットとを含む。コントローラユニットは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ホストメモリバッファ（ＨＭＢ）コントローラ及びＤＲＡＭプール又はコントローラメモリバッファ（ＣＭＢ）コントローラと、ルートコンプレックス／ポートと、ＤＲＡＭプールとを含む。ＤＲＡＭプールは、１つ以上のＤＲＡＭデバイスを含む。１つ以上のデータ記憶デバイスは、コントローラユニットと対話し、コントローラユニットのＤＲＡＭプールのＤＲＡＭにデータを記憶するように構成される。

【0015】

図１は、特定の実施形態による、ホストデバイス１０４がデータ記憶デバイス１０６と通信する記憶システム１００を示す概略ブロック図である。例えば、ホストデバイス１０４は、データ記憶デバイス１０６に含まれる不揮発性メモリ（ＮＶＭ）１１０を利用して、データを記憶及び取得し得る。ホストデバイス１０４は、ホストＤＲＡＭ１３８を備える。いくつかの実施例では、記憶システム１００は、記憶アレイとして動作し得るデータ記憶デバイス１０６などの複数の記憶デバイスを含み得る。例えば、記憶システム１００は、ホストデバイス１０４のための大量記憶デバイスとして集合的に機能する安価／独立ディスクの冗長アレイ（ＲＡＩＤ）として構成された複数のデータ記憶デバイス１０６を含み得る。

【0016】

ホストデバイス１０４は、データ記憶デバイス１０６などの１つ以上の記憶デバイスに及び／又はからデータを記憶及び／又は取得し得る。図１に例示されるように、ホストデバイス１０４は、インターフェース１１４を介してデータ記憶デバイス１０６と通信し得る。ホストデバイス１０４は、コンピュータサーバ、ネットワーク接続記憶（ＮＡＳ）ユニット、デスクトップコンピュータ、ノートブック（すなわち、ラップトップ）コンピュータ、タブレットコンピュータ、セットトップボックス、いわゆる「スマート」フォンなどの電話機、いわゆる「スマート」パッド、テレビ、カメラ、ディスプレイデバイス、デジタルメディアプレーヤ、ビデオゲームコンソール、ビデオストリーミングデバイス、又はデータ記憶デバイスからデータを送信又は受信することができる他のデバイスなどを含む、広範なデバイスのうちのいずれも備え得る。

【0017】

データ記憶デバイス１０６は、コントローラ１０８、ＮＶＭ１１０、電源１１１、揮発性メモリ１１２、インターフェース１１４、及び書き込みバッファ１１６を含む。いくつかの実施例では、データ記憶デバイス１０６は、明瞭化のために図１に示されていない追加の構成要素を含み得る。例えば、データ記憶デバイス１０６は、データ記憶デバイス１０６などの構成要素が機械的に取り付けられ、データ記憶デバイス１０６の構成要素を電気的に相互接続する導電性トレースを含む、プリント回路基板（ＰＣＢ）を含み得る。いくつかの実施例では、データ記憶デバイス１０６の物理的寸法及びコネクタ構成は、１つ以上の標準的フォームファクタに適合し得る。いくつかの例示的な標準的フォームファクタとしては、３．５”データ記憶デバイス（例えば、ＨＤＤ又はＳＳＤ）、２．５”データ記憶デバイス、１．８”データ記憶デバイス、周辺部品相互接続（ＰＣＩ）、ＰＣＩ拡張（ＰＣＩ－Ｘ）、ＰＣＩエクスプレス（ＰＣＩｅ）（例えば、ＰＣＩｅ×１、×４、×８、×１６、ＰＣＩｅミニカード、ミニＰＣＩなど）が挙げられるが、これらに限定されない。いくつかの実施例では、データ記憶デバイス１０６は、ホストデバイス１０４のマザーボードに直接結合（例えば、コネクタに直接半田付け又はプラグ接続）され得る。

【0018】

インターフェース１１４は、ホストデバイス１０４とデータを交換するためのデータバス及びホストデバイス１０４とコマンドを交換するための制御バスの一方又は両方を含み得る。インターフェース１１４は、任意の適切なプロトコルに従って動作し得る。例えば、インターフェース１１４は、ＰＣＩ、ＰＣＩｅ、ＮＶＭｅ（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ）、ＯｐｅｎＣＡＰＩ、ＧｅｎＺ、ＣＣＩＸ（Ｃａｃｈｅ Ｃｏｈｅｒｅｎｔ Ｉｎｔｅｒｆａｃｅ Ａｃｃｅｌｅｒａｔｏｒ）、ＯＣＳＳＤ（Ｏｐｅｎ Ｃｈａｎｎｅｌ ＳＳＤ）などのプロトコルのうち１つ以上に従って動作し得る。列挙されていない他のプロトコルが、本明細書で説明される実施形態に適用可能であり得ることを理解されたい。インターフェース１１４（例えば、データバス、制御バス、又はその両方）は、コントローラ１０８に電気的に接続され、ホストデバイス１０４とコントローラ１０８との間の電気的接続を提供し、ホストデバイス１０４とコントローラ１０８との間でデータを交換することを可能にする。いくつかの実施例では、インターフェース１１４の電気的接続はまた、データ記憶デバイス１０６がホストデバイス１０４から電力を受け取ることを可能にし得る。例えば、図１に例示されるように、電源１１１は、インターフェース１１４を介してホストデバイス１０４から電力を受け取り得る。

【0019】

ＮＶＭ１１０は、複数のメモリデバイス又はメモリユニットを含み得る。ＮＶＭ１１０は、データを記憶及び／又は取得するように構成され得る。例えば、ＮＶＭ１１０のメモリユニットは、データと、データを記憶するようにメモリユニットに命令するメッセージと、をコントローラ１０８から受信し得る。同様に、メモリユニットは、データを取得するようにメモリユニットに命令するメッセージをコントローラ１０８から受信し得る。いくつかの実施例では、メモリユニットの各々は、ダイと称され得る。いくつかの実施例では、ＮＶＭ１１０は、複数のダイ（すなわち、複数のメモリユニット）を含み得る。いくつかの実施例では、各メモリユニットは、比較的大量のデータ（例えば、１２８ＭＢ、２５６ＭＢ、５１２ＭＢ、１ＧＢ、２ＧＢ、４ＧＢ、８ＧＢ、１６ＧＢ、３２ＧＢ、６４ＧＢ、１２８ＧＢ、２５６ＧＢ、５１２ＧＢ、１ＴＢなど）を記憶するように構成され得る。

【0020】

いくつかの実施例では、各メモリユニットは、フラッシュメモリデバイス、相変化メモリ（ＰＣＭ）デバイス、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ）デバイス、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス、強誘電性ランダムアクセスメモリ（Ｆ－ＲＡＭ）、ホログラフィックメモリデバイス、及び任意の他のタイプの不揮発性メモリデバイスなどの、任意のタイプの不揮発性メモリデバイスを含み得る。

【0021】

ＮＶＭ１１０は、複数のフラッシュメモリデバイス又はメモリユニットを備え得る。ＮＶＭフラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲベースのフラッシュメモリデバイスを含み得、各フラッシュメモリセルのトランジスタの浮遊ゲートに含まれる電荷に基づいてデータを記憶し得る。ＮＶＭフラッシュメモリデバイスでは、フラッシュメモリデバイスは複数のダイに分割されてもよく、複数のダイの各ダイは複数の物理ブロック又は論理ブロックを含み、複数の物理ブロック又は論理ブロックは複数のページに更に分割されてもよい。特定のメモリデバイス内の複数のブロックの各ブロックは、複数のＮＶＭセルを含み得る。ＮＶＭセルの行は、複数のページの各ページを定義するためにワード線を使用して電気的に接続され得る。複数のページの各々におけるそれぞれのセルは、それぞれのビット線に電気的に接続され得る。更に、ＮＶＭフラッシュメモリデバイスは、２Ｄ又は３Ｄデバイスであってもよく、単一レベルセル（ＳＬＣ）、マルチレベルセル（ＭＬＣ）、トリプルレベルセル（ＴＬＣ）、又はクアッドレベルセル（ＱＬＣ）であってもよい。コントローラ１０８は、ページレベルで、ＮＶＭフラッシュメモリデバイスにデータを書き込み、かつＮＶＭフラッシュメモリデバイスからデータを読み取り得、ブロックレベルで、ＮＶＭフラッシュメモリデバイスからデータを消去し得る。

【0022】

電源１１１は、データ記憶デバイス１０６の１つ以上の構成要素に電力を供給し得る。標準モードで動作するとき、電源１１１は、ホストデバイス１０４などの外部デバイスによって提供される電力を使用して、１つ以上の構成要素に電力を提供し得る。例えば、電源１１１は、インターフェース１１４を介してホストデバイス１０４から受け取った電力を使用して、１つ以上の構成要素に電力を供給し得る。いくつかの実施例では、電源１１１は、外部デバイスから電力を受け取ることを停止する場合などのシャットダウンモードで動作するときに、１つ以上の構成要素に電力を供給するように構成された１つ以上の電力貯蔵構成要素を含み得る。このように、電源１１１は、積載電源として機能し得る。１つ以上の電力貯蔵構成要素のいくつかの実施例としては、コンデンサ、超コンデンサ、バッテリなどが挙げられるが、これらに限定されない。いくつかの実施例では、１つ以上の電力貯蔵構成要素によって貯蔵され得る電力の量は、１つ以上の電力貯蔵構成要素のコスト及び／又はサイズ（例えば、面積／体積）の関数であり得る。換言すれば、１つ以上の電力貯蔵構成要素によって貯蔵される電力の量が増加するにつれて、１つ以上の電力貯蔵構成要素のコスト及び／又はサイズも増加する。

【0023】

揮発性メモリ１１２は、情報を記憶するためにコントローラ１０８によって使用され得る。揮発性メモリ１１２は、１つ以上の揮発性メモリデバイスを含み得る。いくつかの実施例では、コントローラ１０８は、揮発性メモリ１１２をキャッシュとして使用し得る。例えば、コントローラ１０８は、キャッシュされた情報がＮＶＭ１１０に書き込まれるまで、揮発性メモリ１１２にキャッシュされた情報を記憶し得る。図１に例示されるように、揮発性メモリ１１２は、電源１１１から受け取った電力を消費し得る。揮発性メモリ１１２の例としては、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、及び同期ダイナミックＲＡＭ（ＳＤＲＡＭ（例えば、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３、ＤＤＲ３Ｌ、ＬＰＤＤＲ３、ＤＤＲ４、ＬＰＤＤＲ４など））が挙げられるが、これらに限定されない。

【0024】

コントローラ１０８は、データ記憶デバイス１０６の１つ以上の動作を管理し得る。例えば、コントローラ１０８は、ＮＶＭ１１０からのデータの読み取り及び／又はＮＶＭ１１０へのデータの書き込みを管理し得る。いくつかの実施形態では、データ記憶デバイス１０６がホストデバイス１０４から書き込みコマンドを受信すると、コントローラ１０８は、データ記憶コマンドを開始して、データをＮＶＭ１１０に記憶し、データ記憶コマンドの進捗を監視し得る。コントローラ１０８は、記憶システム１００の少なくとも１つの動作特性を判定し、少なくとも１つの動作特性をＮＶＭ１１０に記憶し得る。いくつかの実施形態では、データ記憶デバイス１０６がホストデバイス１０４から書き込みコマンドを受信すると、コントローラ１０８は、データをＮＶＭ１１０に送信する前に、内部メモリ又は書き込みバッファ１１６内の書き込みコマンドに関連付けられたデータを一時的に記憶する。

【0025】

図２は、特定の実施形態による、コントローラユニット２０６がデータ記憶デバイス２１２の記憶デバイスとして機能し得る記憶システム２００を示す概略ブロック図である。データ記憶デバイス２１２は、図１のデータ記憶デバイス１０６であってもよい。記憶システム２００は、ＰＣＩｅスイッチ２０４に結合されたホストデバイス２０２を含む。ＰＣＩｅスイッチ２０４は、コントローラユニット２０６及びデータ記憶デバイス２１２に結合される。ＰＣＩｅスイッチ２０４は、２つ以上のデータ記憶デバイスがＰＣＩｅスイッチ２０４に接続され得るように、２つ以上のポートを有し得る。

【0026】

コントローラユニット２０６は、ＤＲＡＭホストメモリバッファ（ＨＭＢ）コントローラ２０８及びＤＲＡＭプール２１０を含む。いくつかの実施例では、ＤＲＡＭプール２１０はＨＭＢと類似し得る。コントローラユニット２０６は、データ記憶デバイス２１２の簡略化されたバージョンであってもよく、コントローラユニット２０６はデータ記憶デバイス２１２とは別個である。ＤＲＡＭプール２１０は、１つ以上のＤＲＡＭデバイスを含む。いくつかの実施形態では、ＤＲＡＭプール２１０は、揮発性メモリデバイスの任意のプールであり得る。

【0027】

いくつかの実施例では、コントローラユニット２０６は、ＮＶＭデバイスを更に含み得る。電源障害保護が必要な場合、コントローラユニット２０６は、ＤＲＡＭプール２１０に記憶されたデータをＮＶＭデバイスにフラッシュし得る。他の実施例では、コントローラユニット２０６は、ＤＲＡＭプール２１０に記憶されたデータをデータ記憶デバイス２１２のメモリデバイス２２２にフラッシュし得る。ＤＲＡＭ ＨＭＢコントローラ２０８は、ＤＲＡＭプール２１０からデータ記憶デバイス２１２への１つ以上のＤＲＡＭデバイスの割り当て、並びにＤＲＡＭプール２１０の１つ以上のＤＲＡＭデバイスへのデータの書き込み及びＤＲＡＭプールの１つ以上のＤＲＡＭデバイスからのデータの読み取りを担当し得る。

【0028】

データ記憶デバイス２１２は、ＨＭＢコントローラ２１４、ＰＣＩｅ／ＮＶＭｅフロントエンド（ＦＥ）２１６、メモリデバイス管理ユニット２１８、メモリデバイスインターフェースユニット２２０、及びメモリデバイスのプールであり得るメモリデバイス２２２を含む。メモリデバイス２２２は、ＮＶＭデバイスであり得る。ホストデバイス２０２がデータ記憶デバイス２１２に書き込みコマンドを送信すると、ＰＣＩｅ／ＮＶＭｅ ＦＥ ２１６が書き込みコマンドを受信する。ＰＣＩｅ／ＮＶＭｅ ＦＥ ２１６は、書き込みコマンドを処理し得、書き込みコマンドのデータに対するエラー訂正コードを生成して符号化することを含み得る。メモリデバイス管理ユニット２１８は、メモリデバイス２２２にデータをプログラムするための書き込みコマンドと、メモリデバイス２２２からデータを読み取るための読み取りコマンドとをスケジューリングし得る。メモリデバイスインターフェースユニット２２０は、メモリデバイス２２２にデータをプログラムし得、又はメモリデバイス２２２からデータを読み取りし得るように、メモリデバイス２２２にアクセスし得る。

【0029】

データがメモリデバイス２２２にプログラムされると、データのＬＢＡからＰＢＡへのマッピングは、Ｌ２Ｐテーブルに記憶され得る。コントローラユニット２０６は、データ記憶デバイス２１２にとってピアＰＣＩｅデバイスのように見えてもよく、標準的なＰＣＩｅ方法を使用してアドレス指定されてもよい。したがって、ＨＭＢコントローラ２１４は、Ｌ２Ｐ記述子を記憶及び取得するために、外部記憶デバイスとしてコントローラユニット２０６にアクセスし得る。例えば、データ記憶デバイス２１２のＬ２Ｐテーブルは、データ記憶デバイス２１２のＤＲＡＭデバイスではなく、ＤＲＡＭプール２１０のＤＲＡＭデバイスに記憶されてもよい。

【0030】

図３は、特定の実施形態による、コントローラユニット３２２が第１のデータ記憶デバイス３０６ａ及び第２のデータ記憶デバイス３０６ｂのための記憶デバイスとして機能し得る記憶システム３００を示す概略ブロック図である。記憶システム３００の態様は、図２の記憶システム２００と同様であってもよい。１つ以上のデータ記憶デバイスが、ＰＣＩｅスイッチ３０４及びコントローラユニット３２２に結合され得ることを理解されたい。

【0031】

ホストデバイス３０２は、ＰＣＩｅスイッチ３０４に結合される。第１のデータ記憶デバイス３０６ａ及び第２のデータ記憶デバイス３０６ｂは各々、第１のポート３０８、第２のポート３１０、ＨＭＢコントローラ３１２、ＰＣＩｅ／ＮＶＭｅ ＦＥ ３１４、メモリデバイス管理ユニット３１６、メモリデバイスインターフェースユニット３１８、及びメモリデバイスのプールであり得るメモリデバイス３２０を含む。メモリデバイス２２２は、ＮＶＭデバイスであり得る。

【0032】

コントローラユニット３２２は、ＤＲＡＭ ＨＭＢコントローラ３２６及びＤＲＡＭプール３２４を含む。いくつかの実施例では、ＤＲＡＭプール３２４はＨＭＢと類似し得る。コントローラユニット３２２は、第１のデータ記憶デバイス３０６ａ及び第２のデータ記憶デバイス３０６ｂの簡略化されたバージョンであり得る。ＤＲＡＭプール３２４は、１つ以上のＤＲＡＭデバイスを含む。いくつかの実施形態では、ＤＲＡＭプール３２４は、揮発性メモリデバイス（例えば、ＳＲＡＭ、ＤＲＡＭ、又は両方）の任意のプールであり得る。いくつかの実施例では、コントローラユニット３２２は、ＮＶＭデバイスを更に含み得る。

【0033】

第１のポート３０８は、ホストデバイス３０２との対話のためにＰＣＩｅスイッチ３０４に結合され得る。第１のデータ記憶デバイス３０６ａ及び第２のデータ記憶デバイス３０６ｂの第２のポート３１０は、冗長性のために使用されてもよく（第１のポート３０８が故障した場合）、又はいくつかの実施形態では、コントローラユニット３２２のＤＲＡＭ ＨＭＢコントローラ３２６に接続されてもよい。ＤＲＡＭ ＨＭＢコントローラ３２６は、１つ以上のデータ記憶デバイスのためのルートコンプレックスとして機能し得る。データ記憶デバイスは、３つ以上のポートを有してもよいことを理解されたい。

【0034】

コントローラユニット３２２のＤＲＡＭプール３２４を外部メモリデバイスとして使用することによって、第２のポート３１０がコントローラユニット３２２に結合される場合、第２のポートがコントローラユニット３２２に向けられた読み取りコマンド及び書き込みコマンドのために使用され得るので、レイテンシは一貫して保たれ得る。同様に、ＰＣＩｅスイッチ３０４におけるＰＣＩｅベースの優先順位付けは、ＤＲＡＭプール３２４に記憶されたＬ２Ｐエントリへの一貫した読み取りアクセスを保証するために、ＤＲＡＭプール３２４へのアクセスが通常のデータスループットよりも高く優先順位付けされることを保証するために使用され得る。

【0035】

電源障害保護が必要な場合、コントローラユニット３２２は、ＤＲＡＭプール３２４に記憶されたデータをＮＶＭデバイスにフラッシュし得る。他の実施例では、コントローラユニット２０６は、ＤＲＡＭプール３２４に記憶されたデータを、第１のデータ記憶デバイス３０６ａ、第２のデータ記憶デバイス３０６ｂのいずれか、又は第１のデータ記憶デバイス３０６ａ及び第２のデータ記憶デバイス３０６ｂの両方のメモリデバイス３２０にフラッシュし得る。ＤＲＡＭ ＨＭＢコントローラ３２６は、ＤＲＡＭプール３２４のＤＲＡＭデバイスをＤＲＡＭプールから第１のデータ記憶デバイス３０６ａ及び第２のデータ記憶デバイス３０６ｂに割り当て、並びにＤＲＡＭプール３２４の１つ以上のＤＲＡＭデバイスへのデータの書き込み及び１つ以上のＤＲＡＭデバイスからのデータの読み取りを担当し得る。

【0036】

図４は、特定の実施形態による、コントローラユニット４０２が第１のデータ記憶デバイス３０６ａ及び第２のデータ記憶デバイス３０６ｂのための記憶デバイスとして機能し得る記憶システム４００を示す概略ブロック図である。記憶システム４００の態様は、図３の記憶システム３００と同様であってもよい。簡略化のために、記憶システム４００と記憶システム３００との間の共通の要素は、同一又は同様の参照番号を有し得る。

【0037】

コントローラユニット４０２においてＨＭＢコントローラを使用するのではなく、コントローラユニット４０２は、コントローラメモリバッファ（ＣＭＢ）コントローラ４０６を使用する。コントローラユニット４０２は、複数のデータ記憶デバイスに接続可能であり得るルートコンプレックス／ポート１ ４０４と、ＤＲＡＭプール４０８に結合されたＣＭＢコントローラ４０６と、ＰＣＩｅ／ＮＶＭｅ ＦＥ ４１０と、メモリデバイス管理ユニット４１２と、メモリデバイスインターフェースユニット４１４とを含む。いくつかの実施例では、コントローラユニット４０２は、ＮＶＭデバイスを含まないデータ記憶デバイスであってもよい。他の実施例では、コントローラユニット４０２は、共有ＤＲＡＭインターフェースとして再使用されるデータ記憶デバイスであってもよい。いくつかの実施例では、ＤＲＡＭプール４０８への相互接続は、相互接続としてＰＣＩｅを使用する複数の処理デバイス間のキャッシュコヒーレントアクセスを可能にするコンピュートエクスプレスリンクを使用する。したがって、コントローラユニット４０２は、ＣＸＬメモリデバイスであってもよい。

【0038】

図５は、特定の実施形態による、コントローラユニットにデータを記憶する方法５００を示すフロー図である。方法５００は、上述した記憶システム２００、３００、４００のいずれかによって使用され得る。例示の目的で、記憶システム２００の態様を参照し得る。ブロック５０２において、ＨＭＢコントローラ２１４などのデータ記憶デバイス２１２のコントローラは、コントローラユニット２０６などの外部コントローラユニットがデータ記憶デバイス２１２に接続されていると判定する。接続は、直接接続又は間接接続であってもよい。

【0039】

ブロック５０４において、ＨＭＢコントローラ２１４は、ＤＲＡＭプール２１０からＤＲＡＭ割り当てを受信する。例えば、ＤＲＡＭ ＨＭＢコントローラ２０８は、データ記憶デバイス２１２による使用のために、ＤＲＡＭプール２１０から１つ以上のＤＲＡＭデバイスを割り当ててもよい。ブロック５０６において、ＨＭＢコントローラ２１４は、ＤＲＡＭデバイスへの書き込みが必要であると判定する。この判定は、メモリデバイス２２２への書き込み、ガベージコレクションなどのメモリデバイス２２２へのデータ管理動作などに起因し得る。したがって、マッピング（ＬＢＡからＰＢＡ）が変更され得るので、対応するＬ２Ｐテーブル内の対応するＬ２Ｐエントリは、更新される必要がある。ブロック５０８において、ＨＭＢコントローラ２１４は、データ記憶デバイス２１２のＤＲＡＭを使用する代わりに、ＤＲＡＭプール２１０から割り当てられたＤＲＡＭにデータを書き込むために、書き込みコマンドをＤＲＡＭ ＨＭＢコントローラ２０８に送信する。したがって、Ｌ２Ｐテーブルは、ＤＲＡＭプール２１０のＤＲＡＭ内など、外部で維持され得る。

【0040】

図６は、特定の実施形態による、コントローラユニットからデータを読み取る方法６００を示すフロー図である。方法６００は、上述した記憶システム２００、３００、４００のいずれかによって使用され得る。例示の目的で、記憶システム２００の態様を参照し得る。ブロック６０２において、ＨＭＢコントローラ２１４などのデータ記憶デバイス２１２のコントローラは、メモリデバイス２２２に記憶されたデータに対するホストデバイス２０２からの読み取りコマンドを受信する。

【0041】

ブロック６０４において、ＨＭＢコントローラ２１４は、データ記憶デバイス２１２に対応するコントローラユニット２０６内のＬ２Ｐテーブルを見つける。ブロック６０６において、ＨＭＢコントローラ２１４は、読み取りコマンドをＤＲＡＭ ＨＭＢコントローラ２０８に送信して、読み取りコマンドに対応するデータをＬ２Ｐテーブルから取得する。ブロック６０８において、データは、取得されたＬ２Ｐテーブル情報を使用してメモリデバイス２２２から読み取られ、データはホストデバイス２０２に配信される。

【0042】

１つ以上のデータ記憶デバイスのための揮発性メモリプールとして使用するための外部コントローラユニット又は記憶デバイスを含む記憶システムを有することによって、１つ以上のデータ記憶デバイスのコストは、１つ以上のデータ記憶デバイスの低減された揮発性メモリ要件に起因して低減され得る。

【0043】

一実施形態では、記憶システムは、１つ以上のデータ記憶デバイスと、１つ以上のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、ＰＣＩｅスイッチに結合されたコントローラユニットとを含む。コントローラユニットは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ホストメモリバッファ（ＨＭＢ）コントローラ及びＤＲＡＭプールを含む。ＤＲＡＭプールは、１つ以上のＤＲＡＭデバイスを含む。

【0044】

ＰＣＩｅスイッチは、ＤＲＡＭ ＨＭＢコントローラに直接結合される。１つ以上のデータ記憶デバイスの各データ記憶デバイスは、ＨＭＢコントローラと、ＰＣＩｅ／ＮＶＭｅフロントエンドユニットと、メモリデバイス管理ユニットと、メモリデバイスインターフェースユニットと、メモリデバイスとを含む。コントローラユニットは、１つ以上のデータ記憶デバイスのためのルートコンプレックスとして機能する。１つ以上のデータ記憶デバイスは、コントローラユニットとは別個である。コントローラユニットは、１つ以上のデータ記憶デバイスにとってピアＰＣＩｅデバイスのように見える。ＤＲＡＭプールは、１つ以上のデータ記憶デバイスによって共有される。１つ以上のデータ記憶デバイスは、２つ以上のデータ記憶デバイスである。１つ以上のデータ記憶デバイスの各データ記憶デバイスは、第１のポート及び第２のポートを含む。第１のポートは、ＰＣＩｅスイッチに結合される。

【0045】

別の実施形態では、記憶システムは、第１のデータ記憶デバイスと、第２のデータ記憶デバイスと、第１のデータ記憶デバイス及び第２のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、第１のデータ記憶デバイス及び第２のデータ記憶デバイスに結合されたコントローラユニットとを含む。コントローラユニットは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ホストメモリバッファ（ＨＭＢ）コントローラ及びＤＲＡＭプールを含む。ＤＲＡＭプールは、１つ以上のＤＲＡＭデバイスを含む。

【0046】

第１のデータ記憶デバイス及び第２のデータ記憶デバイスは各々、第１のポート及び第２のポートを有する。第１のポートは、ＰＣＩｅスイッチに結合される。第２のポートはコントローラユニットに結合される。第２のポートは、ＨＭＢコントローラに結合される。ＨＭＢコントローラは、第１のデータ記憶デバイス及び第２のデータ記憶デバイスに配置される。第２のポートは、ＤＲＡＭ ＨＭＢコントローラに結合される。コントローラユニットは、コントローラユニットの電源障害イベントを検出すると、ＤＲＡＭプールのデータを第１のデータ記憶デバイス、第２のデータ記憶デバイスのいずれか、又は第１のデータ記憶デバイス及びデータ記憶デバイスの両方にプッシュするように構成される。

【0047】

別の実施形態では、記憶システムは、第１のメモリ手段を備える第１のデータ記憶デバイスと、第２のメモリ手段を備える第２のデータ記憶デバイスと、第１のデータ記憶デバイス及び第２のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、第１のデータ記憶デバイス及び第２のデータ記憶デバイスに結合されたコントローラユニットとを含む。コントローラユニットは、コントローラメモリバッファ（ＣＭＢ）コントローラ及びルートコンプレックス／ポートを含む。

【0048】

第１のデータ記憶デバイス、第２のデータ記憶デバイス及びコントローラユニットは各々、メモリ手段インターフェース、メモリ手段管理ユニット及びＰＣＩｅ／ＮＶＭｅフロントエンドユニットを含む。第１のデータ記憶デバイス及び第２のデータ記憶デバイスは各々、第１のポート及び第２のポートを含む。第１のポートは、ＰＣＩｅスイッチに結合される。第２のポートは、ルートコンプレックス／ポートに結合される。ＣＭＢコントローラは、ＤＲＡＭプールに結合される。

【0049】

上記は本開示の実施形態を目的とするが、本開示の他の及び更なる実施形態が、その基本的範囲から逸脱することなく考案され得、その範囲は、以下の特許請求の範囲によって決定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【手続補正書】

【提出日】2024-03-04

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

記憶システムであって、
１つ以上のデータ記憶デバイスと、
前記１つ以上のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、
前記ＰＣＩｅスイッチに結合されたコントローラユニットと、を備え、
前記コントローラユニットが、前記１つ以上のデータ記憶デバイスとは別個のデータ記憶デバイスであり、
前記コントローラユニットが、
ホストデバイスのホストメモリバッファ（ＨＭＢ）とは別個の前記コントローラユニットの１つ以上のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを制御するためのＤＲＡＭ ＨＭＢコントローラと、
ＤＲＡＭプールと、を備え、
前記ＤＲＡＭプールが、前記コントローラユニットに設けられる前記１つ以上のＤＲＡＭデバイスを備え、
前記１つ以上のＤＲＡＭデバイスの各々が、前記１つ以上のデータ記憶デバイスによる使用のために、前記ＤＲＡＭ ＨＭＢコントローラによって前記１つ以上のデータ記憶デバイスに割り当てられる、記憶システム。

【請求項2】

前記ＰＣＩｅスイッチが、前記ＤＲＡＭ ＨＭＢコントローラに直接結合される、請求項１に記載の記憶システム。

【請求項3】

前記１つ以上のデータ記憶デバイスの各データ記憶デバイスが、
ＨＭＢコントローラと、
ＰＣＩｅ／ＮＶＭｅフロントエンドユニットと、
メモリデバイス管理ユニットと、
メモリデバイスインターフェースユニットと、
メモリデバイスと、を備える、請求項１に記載の記憶システム。

【請求項4】

前記コントローラユニットが、前記１つ以上のデータ記憶デバイスのためのルートコンプレックスとして機能する、請求項１に記載の記憶システム。

【請求項5】

前記１つ以上のデータ記憶デバイスが、前記コントローラユニットとは別個である、請求項１に記載の記憶システム。

【請求項6】

前記コントローラユニットが、前記１つ以上のデータ記憶デバイスに対してピアＰＣＩｅデバイスとして見える、請求項１に記載の記憶システム。

【請求項7】

前記ＤＲＡＭプールが、前記１つ以上のデータ記憶デバイスによって共有される、請求項１に記載の記憶システム。

【請求項8】

前記１つ以上のデータ記憶デバイスが、２つ以上のデータ記憶デバイスである、請求項１に記載の記憶システム。

【請求項9】

前記１つ以上のデータ記憶デバイスの各データ記憶デバイスが、第１のポート及び第２のポートを備え、前記第１のポートが、前記ＰＣＩｅスイッチに結合される、請求項１に記載の記憶システム。

【請求項10】

記憶システムであって、
第１のデータ記憶デバイスと、
第２のデータ記憶デバイスと、
前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、
前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスに結合されたコントローラユニットと、を備え、
前記コントローラユニットが、前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスとは別個のデータ記憶デバイスであり、
前記コントローラユニットが、
ホストデバイスのホストメモリバッファ（ＨＭＢ）とは別個の前記コントローラユニットの１つ以上のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを制御するためのＤＲＡＭ ＨＭＢコントローラと、
ＤＲＡＭプールと、を備え、
前記ＤＲＡＭプールが、前記コントローラユニットに設けられる前記１つ以上のＤＲＡＭデバイスを備え、
前記１つ以上のＤＲＡＭデバイスの各々が、前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスによる使用のために、前記ＤＲＡＭ ＨＭＢコントローラによって前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスに割り当てられる、記憶システム。

【請求項11】

前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスが各々、第１のポート及び第２のポートを有し、前記第１のポートが、前記ＰＣＩｅスイッチに結合される、請求項１０に記載の記憶システム。

【請求項12】

前記第２のポートが、前記コントローラユニットに結合される、請求項１１に記載の記憶システム。

【請求項13】

前記第２のポートが、ＨＭＢコントローラに結合される、請求項１２に記載の記憶システム。

【請求項14】

前記ＨＭＢコントローラが、前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイス内に配置される、請求項１３に記載の記憶システム。

【請求項15】

前記第２のポートが、前記ＤＲＡＭ ＨＭＢコントローラに結合される、請求項１２に記載の記憶システム。

【請求項16】

前記コントローラユニットが、前記コントローラユニットの電源障害イベントを検出すると、前記ＤＲＡＭプールのデータを前記第１のデータ記憶デバイス、前記第２のデータ記憶デバイスのいずれか、又は前記第１のデータ記憶デバイス及び前記データ記憶デバイスの両方にプッシュするように構成される、請求項１０に記載の記憶システム。

【請求項17】

記憶システムであって、
第１のメモリ手段を備える第１のデータ記憶デバイスと、
第２のメモリ手段を備える第２のデータ記憶デバイスと、
前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスに結合されたＰＣＩｅスイッチと、
前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスに結合されたコントローラユニットと、を備え、
前記コントローラユニットが、前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスとは別個のデータ記憶デバイスであり、
前記コントローラユニットが、
ホストデバイスのホストメモリバッファ（ＨＭＢ）とは別個の前記コントローラユニットの１つ以上のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを制御するためのコントローラメモリバッファ（ＣＭＢ）コントローラと、
ルートコンプレックス／ポートと、
ＤＲＡＭプールと、を備え、
前記ＤＲＡＭプールが、前記コントローラユニットに設けられる前記１つ以上のＤＲＡＭデバイスを備え、
前記１つ以上のＤＲＡＭデバイスの各々が、前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスによる使用のために、前記ＣＭＢコントローラによって前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスに割り当てられる、記憶システム。

【請求項18】

前記第１のデータ記憶デバイス、前記第２のデータ記憶デバイス、及び前記コントローラユニットが各々、
メモリ手段インターフェースと、
メモリ手段管理ユニットと、
ＰＣＩｅ／ＮＶＭｅフロントエンドユニットと、を備える、請求項１７に記載の記憶システム。

【請求項19】

前記第１のデータ記憶デバイス及び前記第２のデータ記憶デバイスが各々、第１のポート及び第２のポートを備え、前記第１のポートが前記ＰＣＩｅスイッチに結合され、前記第２のポートが前記ルートコンプレックス／ポートに結合される、請求項１７に記載の記憶システム。

【請求項20】

前記ＣＭＢコントローラが、前記ＤＲＡＭプールに結合される、請求項１７に記載の記憶システム。

【国際調査報告】