特表 2024-524777 半導体構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-09

(54)【発明の名称】半導体構造

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240702BHJP

   H01L 29/786 20060101ALI20240702BHJP

【ＦＩ】

H10B12/00 801

H01L29/78 613B

H01L29/78 618B

H01L29/78 616V

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022549393

(86)(22)【出願日】2022-06-09

(85)【翻訳文提出日】2022-08-16

(86)【国際出願番号】 CN2022097891

(87)【国際公開番号】W WO2023231065

(87)【国際公開日】2023-12-07

(31)【優先権主張番号】202210599310.4

(32)【優先日】2022-05-30

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(74)【代理人】

【識別番号】100125922

【弁理士】

【氏名又は名称】三宅 章子

(72)【発明者】

【氏名】肖 剣鋒

(72)【発明者】

【氏名】唐 怡

【テーマコード（参考）】

5F083

5F110

【Ｆターム（参考）】

5F083AD06

5F083AD69

5F083GA10

5F083HA02

5F083HA06

5F083JA02

5F083JA03

5F083JA12

5F083JA14

5F083JA37

5F083JA39

5F083JA40

5F083JA60

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083PR21

5F083PR22

5F110AA01

5F110AA04

5F110BB06

5F110CC10

5F110DD05

5F110EE03

5F110EE04

5F110EE05

5F110EE22

5F110EE44

5F110EE45

5F110FF01

5F110FF12

5F110FF28

5F110FF29

5F110GG02

5F110GG03

5F110GG04

5F110GG13

5F110GG22

5F110GG30

5F110GG43

5F110GG44

5F110HJ01

5F110QQ03

(57)【要約】

本発明の実施例は、半導体構造を提供し、前記半導体構造は、基板及び前記基板の上部に位置するアクティブピラーを含み、前記アクティブピラーは、第１方向に沿って延在し、前記第１方向は、基板平面に平行であり、前記アクティブピラーは、第１方向に沿って延在したボディ領域及び前記ボディ領域を取り囲む周辺領域を含み、前記周辺領域は、チャネル領域を含み、前記チャネル領域のドーピングイオンタイプ及び前記ボディ領域のドーピングイオンタイプは、同じであり、前記チャネル領域のドーピング濃度は、前記ボディ領域のドーピング濃度より大きい。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体構造であって、
基板及び前記基板の上部に位置するアクティブピラーを含み、前記アクティブピラーは、第１方向に沿って延在し、前記第１方向は、基板平面に平行であり、
前記アクティブピラーは、前記第１方向に沿って延在したボディ領域及び前記ボディ領域を取り囲む周辺領域を含み、前記周辺領域は、チャネル領域を含み、
前記チャネル領域のドーピングイオンタイプ及び前記ボディ領域のドーピングイオンタイプは、同じであり、前記チャネル領域のドーピング濃度は、前記ボディ領域のドーピング濃度より大きい、半導体構造。

【請求項2】

前記ボディ領域は、前記第１方向に沿って延在した内層及び前記内層を取り囲む外層を含み、前記内層のドーピング濃度は、前記外層のドーピング濃度より大きい、
請求項１に記載の半導体構造。

【請求項3】

前記ボディ領域のドーピング濃度は、前記アクティブピラーの半径方向に沿って中心から周辺に向かって徐々に減少する、
請求項２に記載の半導体構造。

【請求項4】

前記周辺領域はさらに、第１ドーピング領域及び第２ドーピング領域を含み、前記第１ドーピング領域、前記チャネル領域、及び前記第２ドーピング領域は、前記第１方向に沿って順次配列され、前記ボディ領域はさらに、前記周辺領域によって取り囲まれていない延在領域を含み、前記延在領域は、前記第１ドーピング領域に隣接する、
請求項１に記載の半導体構造。

【請求項5】

前記半導体構造はさらに、第２方向に沿って延在し、前記延在領域に電気的に接続された導電性構造を含み、前記第２方向は、前記第１方向と交差し、前記基板平面に平行である、
請求項４に記載の半導体構造。

【請求項6】

前記半導体構造はさらに、第３方向に沿って延在し、前記延在領域に電気的に接続された導電性構造を含み、前記第３方向は、前記基板平面に垂直な方向である、
請求項４に記載の半導体構造。

【請求項7】

前記アクティブピラーの数は複数であり、複数の前記アクティブピラーは、複数のアクティブピラー行及び複数のアクティブピラー列に配列され、前記アクティブピラー行は、第２方向に沿って延在し、前記第２方向は、前記第１方向と交差し、前記基板平面に平行であり、前記アクティブピラー列は、第３方向に沿って延在し、前記第３方向は、前記基板平面に垂直な方向である、
請求項１に記載の半導体構造。

【請求項8】

前記半導体構造はさらに、前記基板上に位置する導電性構造を含み、前記導電性構造は、板状であり、前記導電性構造は、複数の前記アクティブピラー行の延在領域に電気的に接続される、
請求項７に記載の半導体構造。

【請求項9】

前記導電性構造は、接地されている、
請求項５～６又は８のいずれか一項に記載の半導体構造。

【請求項10】

前記半導体構造はさらに、
複数のワードラインであって、各前記ワードラインは、前記第３方向に沿って延在し、複数の前記ワードラインは、前記第２方向に沿って配列され、各前記ワードラインは、１つの前記アクティブピラー列に対応し、各前記ワードラインは、それに対応する前記アクティブピラー列における複数の前記チャネル領域を覆う、複数のワードラインと、
複数のビットラインであって、各前記ビットラインは、前記第２方向に沿って延在し、複数の前記ビットラインは、前記第３方向に沿って配列され、各前記ビットラインは、１つの前記アクティブピラー行に対応し、各前記ビットラインは、それに対応する前記アクティブピラー行における複数の第１ドーピング領域に電気的に接続される、複数のビットラインと、を含む、
請求項７に記載の半導体構造。

【請求項11】

前記半導体構造はさらに、
複数のワードラインであって、各前記ワードラインは、前記第２方向に沿って延在し、複数の前記ワードラインは、前記第３方向に沿って配列され、各前記ワードラインは、１つの前記アクティブピラー行に対応し、各前記ワードラインは、それに対応する前記アクティブピラー行における複数の前記チャネル領域を覆う、複数のワードラインと、
複数のビットラインであって、各前記ビットラインは、前記第３方向に沿って延在し、前記複数のビットラインは、前記第２方向に沿って配列され、各前記ビットラインは、それに対応する前記アクティブピラー列における複数の第１ドーピング領域に電気的に接続される、複数のビットラインと、を含む、
請求項７に記載の半導体構造。

【請求項12】

前記ワードラインは、対応する前記チャネル領域を取り囲む、
請求項１０又は１１に記載の半導体構造。

【請求項13】

前記ワードラインは、相互に対向する第１サブ層と第２サブ層を含み、前記第１サブ層及び前記第２サブ層は、対応する前記チャネル領域の対向する２つの側壁をそれぞれ覆う、
請求項１０又は１１に記載の半導体構造。

【請求項14】

前記ビットラインは、対応する前記第１ドーピング領域を取り囲む、
請求項１０又は１１に記載の半導体構造。

【請求項15】

前記ビットラインは、複数のサブ部分を含み、複数の前記サブ部分は、前記第３方向に沿って、１つの前記アクティブピラー列における前記第１ドーピング領域と交互に積み重ねられる、
請求項１１に記載の半導体構造。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０５月３０日に中国特許局に提出された、出願番号が２０２２１０５９９３１０．４であり、発明の名称が「半導体構造」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本発明は、半導体の技術分野に関し、特に、半導体構造に関する。

【背景技術】

【0003】

３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）などの半導体構造には、通常、基板上に互いに積み重ねられた複数のトランジスタが含まれる。

【0004】

ただし、トランジスタが基板上に浮遊しているため、トランジスタのチャネル領域に電荷が蓄積されやすく、フローティングボディ効果（Ｆｌｏａｔｉｎｇ ｂｏｄｙ ｅｆｆｅｃｔ）が発生し、ワーピング効果、寄生バイポーラトランジスタ効果、閾値電圧シフトなどが発生し、半導体構造の性能に影響を与える。

【発明の概要】

【課題を解決するための手段】

【0005】

本発明の実施例は、半導体構造を提供し、前記半導体構造は、
基板及び前記基板の上部に位置するアクティブピラーを含み、前記アクティブピラーは、第１方向に沿って延在し、前記第１方向は、基板平面に平行であり、前記アクティブピラーは、第１方向に沿って延在したボディ領域及び前記ボディ領域を取り囲む周辺領域を含み、前記周辺領域は、チャネル領域を含み、前記チャネル領域のドーピングイオンタイプ及び前記ボディ領域のドーピングイオンタイプは、同じであり、前記チャネル領域のドーピング濃度は、前記ボディ領域のドーピング濃度より大きい。

【0006】

いくつかの実施例では、前記ボディ領域は、第１方向に沿って延在した内層及び前記内層を取り囲む外層を含み、前記内層のドーピング濃度は、前記外層のドーピング濃度より大きい。

【0007】

いくつかの実施例では、前記ボディ領域のドーピング濃度は、前記アクティブピラーの半径方向に沿って中心から周辺に向かって徐々に減少する。

【0008】

いくつかの実施例では、前記周辺領域はさらに、第１ドーピング領域及び第２ドーピング領域を含み、前記第１ドーピング領域、前記チャネル領域、及び前記第２ドーピング領域は、第１方向に沿って順次配列され、前記ボディ領域はさらに、前記周辺領域によって取り囲まれていない延在領域を含み、前記延在領域は、前記第１ドーピング領域に隣接する。

【0009】

いくつかの実施例では、前記半導体構造はさらに、第２方向に沿って延在し、前記延在領域に電気的に接続された導電性構造を含み、前記第２方向は、前記第１方向と交差し、前記基板平面に平行である。

【0010】

いくつかの実施例では、前記半導体構造はさらに、第３方向に沿って延在し、前記延在領域に電気的に接続された導電性構造を含み、前記第３方向は、前記基板平面に垂直な方向である。

【0011】

いくつかの実施例では、前記アクティブピラーの数は複数であり、複数の前記アクティブピラーは、複数のアクティブピラー行及び複数のアクティブピラー列に配列され、前記アクティブピラー行は、第２方向に沿って延在し、前記第２方向は、前記第１方向と交差し、前記基板平面に平行であり、前記アクティブピラー列は、第３方向に沿って延在し、前記第３方向は、前記基板平面に垂直な方向である。

【0012】

いくつかの実施例では、前記半導体構造はさらに、前記基板上に位置する導電性構造を含み、前記導電性構造は、板状であり、前記導電性構造は、複数の前記アクティブピラー行の延在領域に電気的に接続される。

【0013】

いくつかの実施例では、前記導電性構造は、接地されている。

【0014】

いくつかの実施例では、前記半導体構造はさらに、複数のワードラインであって、各前記ワードラインは、第３方向に沿って延在し、複数の前記ワードラインは、第２方向に沿って配列され、各前記ワードラインは、１つの前記アクティブピラー列に対応し、各前記ワードラインは、それに対応する前記アクティブピラー列における複数の前記チャネル領域を覆う、複数のワードラインと、複数のビットラインであって、各前記ビットラインは、前記第２方向に沿って延在し、複数の前記ビットラインは、第３方向に沿って配列され、各前記ビットラインは、１つの前記アクティブピラー行に対応し、各前記ビットラインは、それに対応する前記アクティブピラー行における複数の前記第１ドーピング領域に電気的に接続される、複数のビットラインと、を含む。

【0015】

いくつかの実施例では、前記半導体構造はさらに、複数のワードラインであって、各前記ワードラインは、第２方向に沿って延在し、複数の前記ワードラインは、第３方向に沿って配列され、各前記ワードラインは、１つの前記アクティブピラー行に対応し、各前記ワードラインは、それに対応する前記アクティブピラー行における複数のチャネル領域を覆う、複数のワードラインと、複数のビットラインであって、各前記ビットラインは、前記第３方向に沿って延在し、前記複数のビットラインは、第２方向に沿って配列され、各前記ビットラインは、それに対応する前記アクティブピラー列における複数の第１ドーピング領域に電気的に接続される、複数のビットラインと、を含む。

【0016】

いくつかの実施例では、前記ワードラインは、対応する前記チャネル領域を取り囲む。

【0017】

いくつかの実施例では、前記ワードラインは、対応する前記チャネル領域の１つの側壁を覆う。

【0018】

いくつかの実施例では、前記ワードラインは、相互に対向する第１サブ層と第２サブ層を含み、前記第１サブ層及び前記第２サブ層は、対応する前記チャネル領域の対向する２つの側壁をそれぞれ覆う。

【0019】

いくつかの実施例では、前記ビットラインは、対応する前記第１ドーピング領域を取り囲む。

【0020】

いくつかの実施例では、前記ビットラインは、複数のサブ部分を含み、複数の前記サブ部分は、第３方向に沿って、１つの前記アクティブピラー列における前記第１ドーピング領域と交互に積み重ねられる。

【発明の効果】

【0021】

本発明の実施例によって提供される半導体構造は、基板及び前記基板の上部に位置するアクティブピラーを含み、前記アクティブピラーは、第１方向に沿って延在し、前記第１方向は、基板平面に平行であり、前記アクティブピラーは、第１方向に沿って延在したボディ領域及び前記ボディ領域を取り囲む周辺領域を含み、前記周辺領域は、チャネル領域を含み、前記チャネル領域のドーピングイオンタイプ及び前記ボディ領域のドーピングイオンタイプは、同じであり、前記チャネル領域のドーピング濃度は、前記ボディ領域のドーピング濃度より大きい。本発明の実施例によって提供されるアクティブピラーは、ボディ領域及び前記ボディ領域を取り囲む周辺領域を含み、前記ボディ領域のドーピング濃度は、前記チャネル領域のドーピング濃度より小さく、このようにして、ボディ領域における電荷の蓄積を減らし、フローティングボディ効果を軽減することができ、さらに、前記チャネル領域に過剰な電荷がある場合、前記電荷は、前記ボディ領域を経由して放出され、即ち、前記ボディ領域は、過剰な電荷を放出するための経路を提供し、それにより、フローティングボディ効果を軽減又は排除し、半導体構造の性能を改善する。

【0022】

本発明の１つ又は複数の実施例の詳細は、以下の図面及び説明に記載されている。本発明の他の特徴及び利点は、明細書、図面及び特許請求の範囲からより明らかになる。

【0023】

本発明の実施例の技術的解決策をより明確に説明するために、以下では、実施例の説明で使用される図面について簡単に紹介する。明らかに、以下に説明される図面は、本発明のいくつかの実施例に過ぎず、当業者にとっては、創造的な作業なしに、これらの図面に基づいて他の関連図面を得ることもできる。

【図面の簡単な説明】

【0024】

【図1】本発明の実施例による半導体構造の斜視図である。

【図2a】本発明の実施例によるアクティブピラーの斜視図である。

【図2b】図２ａの線Ａ－Ａ’に沿って切り取った断面構造の概略図である。

【図2c】図２ａの線Ｂ－Ｂ’に沿って切り取った断面構造の概略図である。

【図3】本発明の実施例による半導体構造の斜視図の別の例を示す図である。

【図4】本発明の実施例による半導体構造の斜視図の別の例を示す図である。

【図5】本発明の実施例による半導体構造の斜視図の別の例を示す図である。

【図6】本発明の実施例による半導体構造の斜視図の別の例を示す図である。

【図7】本発明の実施例による半導体構造の斜視図の別の例を示す図である。

【図8】本発明の実施例による半導体構造の斜視図の別の例を示す図である。

【発明を実施するための形態】

【0025】

以下では、図面を参照して、本発明によって開示された例示的な実施形態についてより詳細に説明する。本発明の例示的な実施形態が図面に示されているが、本発明は、様々な形態で実装され得、本明細書に記載の特定の実施形態によって限定されるべきではないことを理解されたい。むしろ、これらの実施形態は、本発明がより完全に理解され、本発明の範囲を当業者に完全に伝えるように提供される。

【0026】

以下の説明では、本発明のより完全な理解を提供するために、多くの具体的な詳細が示されている。ただし、本発明がこれらの１つ又は複数の詳細なしで実施され得ることが当業者には明らかである。別の例では、本発明との混同を回避するために、当技術分野で周知のいくつかの技術的特徴は記載されていなく、即ち、本明細書では、実際の実施形態のすべての特徴を記載せず、周知の機能及び構造を詳細に記載しない。

【0027】

図面において、層、領域、要素のサイズ、及びそれらの相対的なサイズは、明確にするために誇張される場合がある。同じ参照番号は、全体を通して同じ要素を指す。

【0028】

要素又は層が「・・・上にある」、「・・・に隣接する」、他の要素又は層に「接続」又は「結合」していると呼ばれる場合、それは直接他の要素又は層上にあり、他の要素又は層に直接隣接し、他の要素又は層に直接接続又は結合され得、又は介在する要素又は層が存在し得ることを理解されたい。逆に、他の要素又は層に「直接・・・上にある」、「・・・に直接隣接する」、「直接接続」又は「直接結合」と呼ばれる場合、介在する要素又は層は存在しない。第１、第２、第３などの用語は、様々な要素、コンポーネント、領域、層及び／又はセクションを説明するために使用され得るが、これらの要素、コンポーネント、領域、層及び／又はセクションは、これらの用語によって制限されないことを理解されたい。これらの用語は、１つの要素、コンポーネント、領域、層、又はセクションを、別の要素、コンポーネント、領域、層、又はセクションと区別するためにのみ使用される。したがって、以下で論じられる第１の要素、コンポーネント、領域、層又はセクションは、本発明の教示から逸脱することなく、第２の要素、コンポーネント、領域、層又はセクションと呼ばれることができる。しかしながら、第２の要素、コンポーネント、領域、層又はセクションの説明は、第１の要素、コンポーネント、領域、層又はセクションが本発明に必ずしも存在することを意味するものではない。

【0029】

本明細書において、「・・・の下」、「・・・の下部」、「下部の」「・・・の下方」、「・・・の上方」、「上部の」などの空間的関係用語は、説明の便宜のために、図示されている１つの要素又は特徴と、他の要素又は特徴との関係を説明するために使用され得る。空間的関係用語は、図示されている向きに加えて、使用中及び動作中のデバイスの異なる向きを包含することを意図していることを理解されたい。例えば、図面中のデバイスをひっくり返し、次に、「他の要素の下」又は「その下方」又は「その下」の要素又は特徴として記述されている要素又は特徴の向きは、他の要素又は特徴の「上」である。したがって、「・・・の下部」及び「・・・の下」という例示的な用語は、上及び下の両方の向きを包含することができる。デバイスは、別の向き（９０度又は他の向きに回転）であり得、本明細書で使用される空間記述はそれに応じて解釈される。

【0030】

本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、本発明を限定することを意図するものではない。本明細書で使用される場合、単数形「一」、「１つ」、及び「前記／当該」は、文脈で明確に別の方式を示さない限り、複数形も含むことを意図している。また、「構成」及び／又は「含む」という用語は、本明細書で使用される場合、前記特徴、整数、ステップ、動作、要素及び／又はコンポーネントの存在を決定するが、１つ又は複数の他の機能、整数、ステップ、動作、要素、コンポーネント、及び／又はグループの存在又は追加は除外されない。本明細書で使用される場合、「及び／又は」という用語は、関連するリストされたアイテムの任意及びすべての組み合わせを含む。

【0031】

３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ））、特に、多層の水平メモリセル（ＭＨＣ：Ｍｕｌｔｉｌａｙｅｒ Ｈｏｒｉｚｏｎｔａｌ Ｃｅｌｌ）を含む３Ｄ ＤＲＡＭなどの半導体構造は、通常、基板上に互いに積み重ねられた複数のトランジスタを含み、前記複数のトランジスタは、中間領域に位置するチャネル領域及び両端に位置するソース／ドレインドーピング領域を含み、前記チャネル領域のドーピングイオンタイプとソース／ドレインドーピング領域のドーピングイオンタイプは異なる。

【0032】

ただし、トランジスタは基板上に浮遊しているため、トランジスタのチャネル領域に電荷が蓄積されやすく、チャネル領域のドーピングイオンタイプとソース／ドレインドーピング領域のドーピングイオンタイプが異なるため、チャネル領域に蓄積された電荷は放出できず、それにより、フローティングボディ効果（Ｆｌｏａｔｉｎｇ ｂｏｄｙ ｅｆｆｅｃｔ）が発生し、さらに、ワーピング効果、寄生バイポーラトランジスタ効果、閾値電圧シフトなどが発生し、半導体構造の性能に影響を与える。

【0033】

これに基づいて、本発明の実施例における以下の技術的解決策を提案する。以下では、図面を参照して本発明の具体的な実施形態について詳細に説明する。本発明の実施例を詳細に説明する場合、説明の便宜上、概略図は一般的な縮尺に従って部分的に拡大されておらず、概略図は単なる例であり、本発明の保護範囲を限定するものではない。

【0034】

図１は、本発明の実施例による半導体構造の斜視図であり、図２ａは、本発明の実施例によるアクティブピラーの斜視図であり、図２ｂは、図２ａの線Ａ－Ａ’に沿って切り取った断面構造の概略図であり、図２ｃは、図２ａの線Ｂ－Ｂ’に沿って切り取った断面構造の概略図であり、図３～図８は、本発明の実施例による半導体構造の斜視図の別の例を示す図である。以下では、図１～図８を参照して、本発明の実施例によって提供される半導体構造について更なる説明を行う。

【0035】

図１に示されるように、前記半導体構造は、基板１０及び前記基板１０の上部に位置するアクティブピラー１１を含み、前記アクティブピラー１１は、第１方向に沿って延在し、前記第１方向は、基板１０の平面に平行であり、図２ａ～２ｂに示されるように、前記アクティブピラー１１は、第１方向に沿って延在したボディ領域１２及び前記ボディ領域１２を取り囲む周辺領域１３を含み、前記周辺領域１３は、チャネル領域１３２を含み、前記チャネル領域１３２のドーピングイオンタイプ及び前記ボディ領域１２のドーピングイオンタイプは、同じであり、前記チャネル領域１３２のドーピング濃度は、前記ボディ領域１２のドーピング濃度より大きい。

【0036】

実際の動作において、本発明の実施例によって提供される半導体構造は、３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）であり得るが、ただし、これに限定されるものではなく、前記半導体デバイスはまた、フローティングトランジスタを備えた任意の半導体デバイスであり得る。前記基板は、半導体基板であり得、少なくとも１つの元素半導体材料（シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板など）、少なくとも１つのＩＩＩ－Ｖ化合物半導体材料、少なくとも１つのＩＩ－ＶＩ化合物半導体材料、少なくとも１つの有機半導体材料又は当技術分野で周知の他の半導体材料を含み得る。一特定の実施例では、前記基板は、シリコン基板であり、前記シリコン基板は、ドーピングされている場合とドーピングされていない場合がある。

【0037】

本発明の実施例によって提供されるアクティブピラーは、ボディ領域及び前記ボディ領域を取り囲む周辺領域を含み、前記ボディ領域のドーピング濃度は、前記チャネル領域のドーピング濃度より小さいので、ボディ領域における電荷の蓄積を減らし、フローティングボディ効果を軽減することができ、さらに、前記チャネル領域に過剰な電荷がある場合、前記電荷は、前記ボディ領域を経由して放出され、即ち、前記ボディ領域は、過剰な電荷を放出するための経路を提供し、それにより、フローティングボディ効果を軽減又は排除し、半導体構造の性能を改善する。

【0038】

ここで、チャネル領域１３２とボディ領域１２のドーピング濃度との比が低すぎる場合、ボディ領域１２における電荷蓄積は依然として多く、フローティングボディ効果に対する軽減効果は明らかではない。チャネル領域１３２とボディ領域１２のドーピング濃度との比が高すぎる場合、ボディ領域１２から過剰な電荷を放出する効果が不十分になる。したがって、いくつかの実施例では、前記チャネル領域１３２のドーピング濃度と前記ボディ領域１２のドーピング濃度との比は、１０：１以上であり、具体的には、例えば、１３：１、１５：１、１９：１、２２：１などである。さらに、いくつかの別の実施例では、前記チャネル領域１３２と前記ボディ領域１２のドーピング濃度との比は、２５：１以下である。

【0039】

図２ｃに示されるように、一実施例では、前記ボディ領域１２は、第１方向に沿って延在した内層１２ａ及び前記内層１２ａを取り囲む外層１２ｂを含み、前記内層１２ａのドーピング濃度は、前記外層１２ｂのドーピング濃度より大きい。このようにして、一方では、前記外層１２ｂは、より低いドーピング濃度を有するので、前記チャネル領域１３２内に蓄積される電荷の量を軽減することができ、それにより、フローティングボディ効果を軽減することができ、もう一方、前記内層１２ａは、より大きいドーピング濃度を有するので、前記チャネル領域１３２内に蓄積された電荷の放出効果を効果的に改善することができる。一特定の実施例では、前記内層１２ａのドーピング濃度と前記外層１２ｂのドーピング濃度との比は、５～１０の範囲にあり、具体的には、例えば、６、８、９などである。いくつかの実施例では、前記内層１２ａにおける半径方向に延在した長さと前記ボディ領域１２における半径方向に沿って延在した長さとの比は、０．５未満であり、このようにして、低ドーピング濃度を有する前記外層１２ｂは、十分な厚みを有し、前記チャネル領域１３２内に蓄積された電荷を適時に放出できることを保証する。

【0040】

別の一実施例では、前記ボディ領域１２のドーピング濃度は、前記アクティブピラー１１の半径方向に沿って中心から周辺に向かって徐々に減少する。実際の動作において、徐々に減少する方式は、指数関数的に徐々に減少する方式が好ましい。このようにして、一方では、ボディ領域におけるより低い濃度の部分は、ボディ領域１２内に蓄積される電荷の量を軽減し、それにより、フローティングボディ効果を軽減することができ、もう一方、ボディ領域１２におけるより大きいドーピング濃度を有する領域は、前記チャネル領域１３２内に蓄積された電荷の放出効果を効果的に改善することができる。

【0041】

別のいくつかの実施形態では、前記ボディ領域１２は、前記アクティブピラー１１の半径方向に沿って順次に交互に積み重ねられる第１層及び第２層を含み、前記第１層と前記第２層のドーピング濃度は異なる（未図示）。ここでは、少なくとも２つの第１層及び２つの第２層を含み、第１層及び第２層のドーピング濃度は、いずれもチャネル領域１３２のドーピング濃度より小さいことを理解されたい。いくつかの特定の実施形態では、第１層のドーピング濃度と第２層のドーピング濃度との比は、２～５の範囲にあり、例えば、２．５、３、４．５などである。このようにして、高ドーピング濃度層と低ドーピング濃度層を交互に配置することにより、ボディ領域１２に蓄積される電荷の量を軽減し、それにより、フローティングボディ効果をよりよく軽減することができる。

【0042】

一実施例では、図１及び図２ａ～２ｃに示されるように、前記周辺領域１３はさらに、第１ドーピング領域１３１及び第２ドーピング領域１３３を含み、前記第１ドーピング領域１３１、前記チャネル領域１３２、及び前記第２ドーピング領域１３３は、第１方向に沿って順次配列され、前記ボディ領域１２はさらに、前記周辺領域１３によって取り囲まれていない延在領域１２１を含み、前記延在領域１２１は、前記第１ドーピング領域１３１に隣接する。

【0043】

いくつかの実施形態では、ボディ領域１２と周辺領域１３の材料は同じであり、前記ボディ領域１２と周辺領域１３の材料は、シリコン、酸化インジウム、酸化スズ、インジウム亜鉛酸化物、スズ亜鉛酸化物、アルミニウム亜鉛酸化物、インジウムガリウム酸化物、インジウムガリウム亜鉛酸化物、インジウムアルミニウム亜鉛酸化物、インジウムスズ亜鉛酸化物、スズガリウム亜鉛酸化物化合物、アルミニウムガリウム亜鉛酸化物、スズアルミニウム亜鉛酸化物から選択される１つ又は複数であり得、例えば、シリコンであり得る。別のいくつかの実施形態では、ボディ領域１２と周辺領域１３の材料は異なる。例えば、ボディ領域１２の材料は、シリコン又はゲルマニウムなどから選択される１つ又は複数であり得、周辺領域１３の材料は、酸化インジウム、酸化スズ、インジウム亜鉛酸化物、スズ亜鉛酸化物、アルミニウム亜鉛酸化物、インジウムガリウム酸化物、インジウムガリウム亜鉛酸化物、インジウムアルミニウム亜鉛酸化物、インジウムスズ亜鉛酸化物、スズガリウム亜鉛酸化物、アルミニウムガリウム亜鉛酸化物、スズアルミニウム亜鉛酸化物から選択される１つ又は複数であり得る。さらに、前記延在領域１２１の材料と、前記ボディ領域１２における前記周辺領域１３によって取り囲まれた部分の材料は、同じでも異なってもよい。いくつかの特定の実施形態では、延在領域１２１のドーピング濃度は、ボディ領域１２のドーピング濃度とは異なり、例えば、延在領域１２１の平均ドーピング濃度は、ボディ領域１２の平均ドーピング濃度より大きく、したがって、ボディ領域１２に蓄積された電荷の放出効率が向上する。

【0044】

一実施例では、図２ａ、図２ｂに示されるように、延在領域１２１の半径方向に沿ったサイズは、アクティブピラー１１の半径方向に沿ったサイズより小さく、換言すれば、第１方向に沿った延在領域１２１の投影は、第１方向に沿ったアクティブピラー１１の投影内にあり、延在領域１２１は、第１ドーピング領域１３１と接触しない。

【0045】

実際の製造プロセスでは、上記のアクティブピラー１１は、以下の方式で形成することができる。まず、前記アクティブピラー１１内に第１タイプのドーピングイオンを全体的にドーピングするように、初期アクティブピラー１１を気相ドーピング環境に露出させ、次に、アクティブピラー１１を包む第１マスク層を形成し、第１マスク層をエッチングして、アクティブピラーの一端部を露出させ、この端部をエッチングして、ラジアルサイズがアクティブピラー１１のラジアルサイズより小さい延在領域を形成するようにし、次に、第１マスク層を除去して、アクティブピラー１１を包む第２マスク層を形成し、第２マスク層をエッチングして、チャネル領域が形成されるアクティブピラー１１上の領域を露出させ、チャネル領域が形成される領域が気相ドーピング環境に露出されるようにし、ドーピングパラメータを制御することによって、より高いドーピング濃度を有するチャネル領域１３２をアクティブピラー１１上に形成し、次に、第２マスク層を除去して、アクティブピラー１１を包む第３マスク層を形成し、第３マスク層をエッチングして、第１ドーピング領域１３１及び第２ドーピング領域１３３が形成される領域を露出させて気相ドーピング環境に露出されるようにし、ドーピングパラメータを制御することによって、第２ドーピングタイプを有する第１ドーピング領域１３１及び第２ドーピング領域１３３を形成する。前記第１タイプのドーピングイオンは、Ｐ型ドーピングイオンであり得、前記第２タイプのドーピングイオンは、Ｎ型ドーピングイオンであり得、又は、前記第１タイプのドーピングイオンは、Ｎ型ドーピングイオンであり得、前記第２タイプのドーピングイオンは、Ｐ型ドーピングイオンであり得る。前述の内容で言及された異なるドーピング濃度領域を有するボディ領域は、複数回のドーピングプロセスによって形成され得るが、ここでは再び繰り返して詳細に説明しない。

【0046】

ただし、これに限定されるものではなく、別の一実施例では、延在領域１２１とアクティブピラー１１は、同じラジアルサイズを有し、換言すれば、第１方向に沿った延在領域１２１は、第１方向に沿ったアクティブピラー１１の投影と重なり合う。さらに、延在領域１２１における前記第１ドーピング領域１３１に近い一端はまた、第１ドーピング領域１３１と接触することができる。延在領域１２１とアクティブピラー１１を、同じラジアルサイズを有するように設置し、延在領域１２１のラジアルサイズがより小さい技術案と比較して、アクティブピラー１１を製造するとき、延在領域１２１をエッチングしないことが許可され、プロセスを簡略化し、コストを削減する。

【0047】

いくつかの実施形態では、アクティブピラー１１の数は、１つであり得る。いくつかの別の実施例では、図１に示されるように、アクティブピラー１１の数は、複数であり、且つアレイ状に配置される。具体的には、図１に示されるように、前記アクティブピラー１１の数は複数であり、複数の前記アクティブピラー１１は、複数のアクティブピラー行Ｍ及び複数のアクティブピラー列Ｎに配列され、前記アクティブピラー行Ｍは、第２方向に沿って延在し、前記第２方向は、前記第１方向と交差し、且つ前記基板１０の平面に平行であり、前記アクティブピラー列Ｎは、第３方向に沿って延在し、前記第３方向は、前記基板１０の平面に垂直な方向である。いくつかの実施例では、前記第１方向と前記第２方向は、垂直である。ただし、これに限定されるものではなく、前記第１方向はまた、前記第２方向と斜めに交差することもできる。

【0048】

図１に示されるように、いくつかの実施例では、前記半導体構造はさらに、第３方向に沿って延在し、前記延在領域１２１に電気的に接続された前記導電性構造１７を含み、前記第３方向は、前記基板１０の平面に垂直な方向である。ここで、導電性構造１７は、例えば、線形構造であり得る。いくつかの実施形態では、互いに平行な複数の導電性構造１７があり得、複数の導電性構造１７は、第２方向に沿って配列され、各導電性構造１７は、基板１０の平面に垂直な第３方向に沿って前記基板１０まで延在し、各前記導電性構造１７は、１つのアクティブピラー列Ｎに対応し、各導電性構造１７は、それに対応する１つの前記アクティブピラー列Ｎにおける複数のアクティブピラー１１の延在領域１２１に電気的に接続される。

【0049】

図３に示されるように、別の一実施例では、前記導電性構造１７は、前記第２方向に沿って延在し、前記延在領域１２１に電気的に接続され、前記第２方向は、前記第１方向と交差し、且つ前記基板１０の平面に平行である。ここで、導電性構造１７は、例えば、線形構造であり得る。いくつかの実施形態では、前記導電性構造１７は、複数であり得、複数の導電性構造１７は、第３方向に沿って配列され、各前記導電性構造１７は、１つのアクティブピラー行Ｍに対応し、各導電性構造１７は、それに対応する１つの前記アクティブピラー行Ｍにおける複数のアクティブピラー１１の延在領域１２１に電気的に接続される。

【0050】

ただし、これに限定されるものではなく、図４に示されるように、別のいくつかの実施例では、前記導電性構造１７は板状であり、前記導電性構造１７は、複数の前記アクティブピラー行Ｍの延在領域１２１に電気的に接続される。具体的には、前記導電性構造１７は、前記第３方向に沿って前記基板１０まで延在し、各前記アクティブピラー行Ｍにおける各前記アクティブピラー１１の延在領域１２１に電気的に接続される。

【0051】

ここで、前記導電性構造１７は、接地することができ、このようにして、前記チャネル領域１３２に過剰な電荷がある場合、電荷は、前記ボディ領域１２に放出され得、接地されている前記導電性構造１７を経由して放出され、それにより、フローティングボディ効果を更に軽減又は排除する。

【0052】

板状の導電性構造１７は、すべてのアクティブピラー１１に対して全体的な放電を実行でき、構造が簡単で放電効率が高い。板状の導電性構造１７と比較して、線形の導電性構造１７は、１行のアクティブピラー１１又は１列のアクティブピラー１１に対して浮遊体電荷の放電を実行し、これにより、各アクティブピラー１１の実際の動作状況に応じて、浮遊体電荷放電を必要とするいくつかの行又は列に対して選択的に放電を実行でき、フローティングボディ効果を軽減すると同時に、デバイスの動作に対する放電の追加の影響を最小限に抑えることができる。

【0053】

実際の動作において、前記導電性構造１７の材料は、ポリシリコンなどの導電性材料の少なくとも１つを含み、例えば、導電性構造１７の材料は、ポリシリコン、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、金属ケイ化物、金属合金のうちの１つ又は複数を含む。前記導電性構造１７は、化学気相成長（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理気相成長（ＰＶＤ）、原子層堆積（ＡＬＤ）、メッキ、化学メッキ、スパッタリングなどのプロセスを使用して形成され得る。

【0054】

図５に示されるように、一実施例では、前記半導体構造はさらに、複数のワードライン１４であって、各前記ワードライン１４は、第３方向に沿って延在し、複数の前記ワードライン１４は、第２方向に沿って配列され、各前記ワードライン１４は、１つの前記アクティブピラー列Ｎに対応し、各前記ワードライン１４は、それに対応する前記アクティブピラー列Ｎにおける複数の前記チャネル領域１３２を覆う、複数のワードライン１４と、複数のビットライン１６であって、各前記ビットライン１６は、前記第２方向に沿って延在し、複数の前記ビットライン１６は、第３方向に沿って配列され、各前記ビットライン１６は、それに対応する前記アクティブピラー行Ｍにおける複数の第１ドーピング領域１３１に電気的に接続される。

【0055】

ただし、これに限定されるものではなく、前記ワードライン１４はまた、第２方向に沿って延在でき、前記ビットライン１６はまた、第３方向に沿って延在できる。具体的には、前記半導体構造はさらに、複数のワードライン１４であって、各前記ワードライン１４は、第２方向に沿って延在し、複数の前記ワードライン１４は、第３方向に沿って配列され、各前記ワードライン１４は、１つの前記アクティブピラー行Ｍに対応し、各前記ワードライン１４は、それに対応する前記アクティブピラー行Ｍにおける複数のチャネル領域１３２を覆う、複数のワードライン１４と、複数のビットライン１６であって、各前記ビットライン１６は、前記第３方向に延在し、複数の前記複数のビットライン１６は、第２方向に沿って配列され、各前記ビットライン１６は、それに対応する前記アクティブピラー列Ｎにおける複数の第１ドーピング領域１３１と電気的に接続される。

【0056】

図１又は図５に示されるように、一実施例では、前記ワードライン１４は、対応する前記チャネル領域１３２を取り囲み、前記ワードライン１４は、第２方向又は第３方向に沿って延在し、又は、図６に示されるように、別のいくつかの実施例では、前記ワードライン１４は、対応する前記チャネル領域１３２の１つの側壁を覆い、前記ワードライン１４は、前記第２方向又は前記第３方向に延在し、又は、図７に示されるように、別のいくつかの実施例では、前記ワードライン１４は、対向して配置された第１サブ層１４１と第２サブ層１４２を含み、前記第１サブ層１４１及び前記第２サブ層１４２は、対応する前記チャネル領域１３２の対向する２つの側壁をそれぞれ覆い、前記第１サブ層１４１及び前記第２サブ層１４２は、前記第２方向又は前記第３方向に沿って延在する。前記第１サブ層１４１及び前記第２サブ層１４２は、互いに電気的に接続されることが理解できる。

【0057】

図５又は図６に示されるように、いくつかの実施例では、前記ビットライン１６は、対応する第１ドーピング領域１３１を取り囲み、前記ビットライン１６は、前記第２方向又は前記第３方向に沿って延在する。いくつかの別の実施例では、前記ビットライン１６はまた、対応する第１ドーピング領域１３１の１つの側壁を覆うことができる。ただし、これに限定されるものではなく、図８に示されるように、別のいくつかの実施例では、前記ビットライン１６は、複数のサブ部分１６１を含み、複数の前記サブ部分１６１は、第３方向に沿って、１つの前記アクティブピラー列Ｎにおける前記第１ドーピング領域１３１と交互に積み重ねられ、又は、前記複数のサブ部分１６１はまた、第２方向に沿って前記アクティブピラー行Ｍにおける１つの前記第１ドーピング領域１３１と交互に配列され得る。

【0058】

前記ワードライン１４の材料、前記ビットライン１６の材料は、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、金属ケイ化物、金属合金のうちの１つ又は複数を含み得る。前記ワードライン１４及び前記ビットライン１６は、化学気相成長（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理気相成長（ＰＶＤ）、原子層堆積（ＡＬＤ）、メッキ、化学メッキ、スパッタリングなどのプロセスを使用して形成され得る。

【0059】

一実施例では、前記半導体構造はさらに、ゲート誘電体層１５を含み、前記ゲート誘電体層１５は、前記ワードライン１４と前記チャネル領域１３２との間に挟まれる。前記ゲート誘電体層１５の材料は、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ニオブ、酸化チタン、酸化バリウム、酸化ストロンチウム、酸化イットリウム、酸化ランタン、酸化プラセオジミウム又はチタン酸バリウムストロンチウムなどの高誘電率材料であり得る。前記ゲート誘電体層１５は、化学気相成長（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理気相成長（ＰＶＤ）、原子層堆積（ＡＬＤ）などのプロセスを使用して形成され得る。ただし、これに限定されるものではなく、前記アクティブピラー１１の材料は、シリコンであり得、前記ゲート誘電体層１５の材料は、酸化シリコンであり得、前記ゲート誘電体層１５は、熱酸化プロセスによって形成され得る。

【0060】

いくつかの実施例では、前記半導体材料はさらに、情報記憶のための複数のコンデンサ構造１８を含み、前記コンデンサ構造１８は、前記アクティブピラー１１の第２ドーピング領域１３３に電気的に接続される。具体的には、前記コンデンサ構造１８は、前記第１方向に沿って延在し、前記コンデンサ構造１８は、それぞれ前記第２方向及び前記第３方向に沿ってアレイ状に配置される。

【0061】

一実施例では、前記コンデンサ構造は、前記第２ドーピング領域に電気的に接続される下部電極、前記下部電極を覆う誘電体層、及び前記誘電体層を覆い且つ複数の前記コンデンサ構造の間に位置する共通の上部電極を含む。いくつかの実施例では、前記下部電極は柱状で、前記第１方向に沿って延在する。ただし、これに限定されるものではなく、別の実施例では、前記下部電極は円筒構造であり、前記円筒構造の開口部は、前記第１方向に向いている。

【0062】

このように、本発明の実施例によって提供される前記アクティブピラー１１は、ボディ領域１２及び前記ボディ領域１２を取り囲む周辺領域１３を含み、前記ボディ領域１２のドーピング濃度は、前記チャネル領域１３２のドーピング濃度より小さいので、ボディ領域１２のドーピング濃度を、チャネル領域１３２より低いドーピング濃度に設定することにより、ボディ領域１２における電荷の蓄積を低減することができ、フローティングボディ効果を軽減することができる。さらに、前記チャネル領域１３２に過剰な電荷がある場合、前記電荷は、前記ボディ領域を経由して放出され、即ち、前記ボディ領域は、過剰な電荷を放出するための経路を提供する。さらに、本発明の実施例によって提供される導電性構造１７は、接地されており、前記チャネル領域１３２に過剰な電荷がある場合、電荷は、前記ボディ領域１２に放出され得、接地されている前記導電性構造１７を経由して放出され、それにより、フローティングボディ効果を軽減又は排除する。

【0063】

上記は、本発明の好ましい実施例に過ぎず、本発明の保護範囲を限定することを意図するものではない。本発明の精神や原則内で行われるいかなる修正、同等置換、改善なども、すべて本発明の保護範囲内に含まれるべきである。

【産業上の利用可能性】

【0064】

本発明の実施例によって提供されるアクティブピラーは、ボディ領域及び前記ボディ領域を取り囲む周辺領域を含み、前記ボディ領域のドーピング濃度は、前記チャネル領域のドーピング濃度より小さいので、ボディ領域における電荷の蓄積を減らし、フローティングボディ効果を軽減することができ、さらに、前記チャネル領域に過剰な電荷がある場合、前記電荷は、前記ボディ領域を経由して放出され、即ち、前記ボディ領域は、過剰な電荷を放出するための経路を提供し、それにより、フローティングボディ効果を軽減又は排除し、半導体構造の性能を改善する。

【図1】

【図2a】

【図2b】

【図2c】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】