特表 2024-525099 同期ゾーンへの加入

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-09

(54)【発明の名称】同期ゾーンへの加入

(51)【国際特許分類】

   G06F 9/52 20060101AFI20240702BHJP

   G06F 15/173 20060101ALI20240702BHJP

【ＦＩ】

G06F9/52 150A

G06F15/173 660D

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024501746

(86)(22)【出願日】2022-07-08

(85)【翻訳文提出日】2024-02-20

(86)【国際出願番号】 EP2022069053

(87)【国際公開番号】W WO2023285304

(87)【国際公開日】2023-01-19

(31)【優先権主張番号】2209635.8

(32)【優先日】2022-06-30

(33)【優先権主張国・地域又は機関】GB

(31)【優先権主張番号】2110148.0

(32)【優先日】2021-07-14

(33)【優先権主張国・地域又は機関】GB

(81)【指定国・地域】

(71)【出願人】

【識別番号】518371892

【氏名又は名称】グラフコアー リミテッド

【氏名又は名称原語表記】Ｇｒａｐｈｃｏｒｅ Ｌｉｍｉｔｅｄ

【住所又は居所原語表記】１１－１９ Ｗｉｎｅ Ｓｔｒｅｅｔ，Ｂｒｉｓｔｏｌ，ＢＳ１ ２ＰＨ，Ｕｎｉｔｅｄ Ｋｉｎｇｄｏｍ

(74)【代理人】

【識別番号】100169904

【弁理士】

【氏名又は名称】村井 康司

(74)【代理人】

【識別番号】100221372

【弁理士】

【氏名又は名称】岡崎 信治

(72)【発明者】

【氏名】リチャード オズボーン

(72)【発明者】

【氏名】スティーブン フィリックス

【テーマコード（参考）】

5B045

【Ｆターム（参考）】

5B045CC06

5B045GG11

(57)【要約】

（同期ゾーンと呼ばれ得る）構成可能な同期群のセットが定義される。任意のプロセッサが任意の同期ゾーンに属し得る。プロセッサの各々は、それが属する同期ゾーンを示すレジスタを含む。プロセッサが同期ゾーンに属さない場合、プロセッサは、その同期ゾーンに対する同期要求を同期コントローラに対して継続的にアサートする。プロセッサが同期ゾーンに属する場合、プロセッサは、そのコンパイルされたコードセットに示されるその同期ゾーンの同期点に達した場合にのみ、その同期ゾーンに対するその同期要求をアサートする。

【特許請求の範囲】

【請求項1】

データ処理デバイスであって、
複数のプロセッサと、
前記プロセッサから、同期に参加する要求を受信し、前記要求を受信することに応答して、肯定応答を前記プロセッサに返信するように構成された回路を含む同期コントローラと、
を含み、前記プロセッサの各々は、
それぞれのプロセッサのメモリに保持されたコンピュータ可読命令のセットを実行するように構成された実行ユニットと、
構成可能な同期群のセットの各々について、それぞれのプロセッサがそれぞれの構成可能な同期群に属するか否かに関する指示を記憶するレジスタと、
を含み、前記プロセッサのうちの第１のプロセッサについて、
前記構成可能な同期群のうちの第１の同期群についての前記指示は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属さないことを示し、
前記構成可能な同期群のうちの第２の同期群についての前記指示は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第２の同期群に属することを示し、
前記プロセッサのうちの前記第１のプロセッサは、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属さないことを示す、前記構成可能な同期群のうちの前記第１の同期群についての前記指示に応答して、前記構成可能な同期群のうちの前記第１の同期群の同期に参加する要求を前記同期コントローラに対してアサートするように構成された回路を含み、
前記プロセッサのうちの前記第１のプロセッサの前記回路は、前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットが、前記プロセッサのうちの前記第１のプロセッサの前記コンピュータ可読命令のセットにおいて示される、前記構成可能な同期群のうちの前記第２の同期群の同期点に達することに応答して、前記構成可能な同期群のうちの前記第２の同期群の同期に参加する要求を前記同期コントローラに対してアサートするように構成される、データ処理デバイス。

【請求項2】

前記同期コントローラの前記回路は、前記データ処理デバイスの前記プロセッサの全てが、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する要求を発行することに応答して、対応する肯定応答を前記プロセッサの各々に発行するように構成される、請求項１に記載のデータ処理デバイス。

【請求項3】

前記同期コントローラの前記回路は、
前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する前記要求に応答して、前記プロセッサが、更なるデバイスに属する更なるプロセッサと同期するための更なる要求を外部同期コントローラに発行することと、
続けて、前記外部同期コントローラからの前記更なる要求の更なる肯定応答の受信に応答して、前記プロセッサの各々に、前記プロセッサの各々への前記対応する肯定応答を返信することと、
を行うように構成される、請求項２に記載のデータ処理デバイス。

【請求項4】

前記外部同期コントローラを含み、前記外部同期コントローラは、
前記構成可能な同期群のうちの前記第１の同期群の構成設定のセットを記憶するストレージと、
前記同期コントローラから受信された前記更なる要求に応答して、前記構成可能な同期群のうちの前記第１の同期群の前記構成設定に応じて、１つ又は複数の追加の要求及び１つ又は複数の追加の肯定応答を更なるデバイスと交換するように構成された回路と、
を含む、請求項３に記載のデータ処理デバイス。

【請求項5】

前記構成可能な同期群のうちの前記第１の同期群に属する前記プロセッサの各々について、それぞれのプロセッサの前記実行ユニットは、前記構成可能な同期群のうちの前記第１の同期群に属するプロセッサ間で実施される第１のバリア同期に達すると、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する要求を発行するように構成され、
前記プロセッサのうちの前記第１のプロセッサについて、それぞれの実行ユニットは、前記構成可能な同期群のうちの前記第１の同期群に属する前記プロセッサの各々の前記実行ユニットが一時停止され、前記第１の同期バリアで待機している間、前記第１のバリア同期で待機せずに計算又はデータ交換を進めるように構成される、請求項１～４のいずれか一項に記載のデータ処理デバイス。

【請求項6】

前記構成可能な同期群のうちの前記第２の同期群の同期は、第２のバリア同期であり、前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求に対する肯定応答の受信に応答して、前記第２のバリア同期を越えて進むように構成される、請求項１～５のいずれか一項に記載のデータ処理デバイス。

【請求項7】

前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記プロセッサのうちの前記第１のプロセッサがデータの送信又は受信の少なくとも一方を行う交換フェーズに入ることにより、前記第２のバリア同期を越えて進むように構成される、請求項６に記載のデータ処理デバイス。

【請求項8】

前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する前記要求のアサート後、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属することを指定するように、前記構成可能な同期群のうちの前記第１の同期群についての前記指示を更新する更新命令を実行するように構成される、請求項１～７のいずれか一項に記載のデータ処理デバイス。

【請求項9】

前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求のアサート後、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第２の同期群に属さないことを指定するように、前記構成可能な同期群のうちの前記第２の同期群についての前記指示を更新する更新命令を実行するように構成される、請求項１～８のいずれか一項に記載のデータ処理デバイス。

【請求項10】

集計回路を含み、前記集計回路は、
前記プロセッサの全てが、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加するそれぞれの要求を提供することに応答して、第１の集計同期要求を前記同期コントローラに提供することと、
前記プロセッサの全てが、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求を提供することに応答して、第２の集計同期要求を前記同期コントローラに提供することと、
を行うように構成され、前記同期コントローラの前記回路は、前記第１の集計同期要求及び前記第２の集計同期要求の各々に応答して、肯定応答を前記プロセッサに返信するように構成される、請求項１～９のいずれか一項に記載のデータ処理デバイス。

【請求項11】

前記プロセッサのうちの前記第１のプロセッサに接続された第１の同期要求ワイヤと、
前記プロセッサのうちの前記第１のプロセッサに接続された第２の同期要求ワイヤと
を含み、
前記プロセッサのうちの前記第１のプロセッサの前記回路は、前記第１の同期要求ワイヤ上で信号をアサートすることにより、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する前記要求をアサートするように構成され、
前記プロセッサのうちの前記第２のプロセッサの前記回路は、前記第２の同期要求ワイヤ上で信号をアサートすることにより、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求をアサートするように構成される、請求項１～１０のいずれか一項に記載のデータ処理デバイス。

【請求項12】

前記プロセッサのうちの前記第１のプロセッサの前記回路は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属さないという前記指示に応じて、第１の入力を選択して、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する前記要求を表す第１の信号を出力するように構成された第１のマルチプレクサを含む、請求項１～１１のいずれか一項に記載のデータ処理デバイス。

【請求項13】

前記プロセッサのうちの前記第１のプロセッサの前記回路は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第２の同期群に属するという前記指示に応じて、第２の入力を選択して、前記実行ユニットによって制御される第２の信号を出力するように構成された第２のマルチプレクサを含む、請求項１～１２のいずれか一項に記載のデータ処理デバイス。

【請求項14】

前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記同期点に達すると、同期命令を実行して、前記構成可能な同期群のうちの前記第２のプロセッサの前記同期に参加する前記要求を表す状態に前記第２の信号を設定させるように構成される、請求項１３に記載のデータ処理デバイス。

【請求項15】

前記構成可能な同期群のうちの前記第２の同期群は、１つ又は複数の更なるデータ処理デバイスに属する更なるプロセッサを含み、
前記プロセッサのうちの前記第１のプロセッサは、更なるプロセッサの１つ又は複数とデータを交換することにより、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加するように構成される、請求項１～１４のいずれか一項に記載のデータ処理デバイス。

【請求項16】

前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記構成可能な同期群のうちの前記第２の同期群の前記同期点に達すると、同期命令を実行して、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求の前記アサートを生じさせるように構成される、請求項１～１５のいずれか一項に記載のデータ処理デバイス。

【請求項17】

前記プロセッサのうちの前記第１のプロセッサの前記回路は、
前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットから、前記実行ユニットが前記同期点に達したことを示す制御信号を受信することと、
前記制御信号を、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求に変換することと
を行うように構成される、請求項１～１６のいずれか一項に記載のデータ処理デバイス。

【請求項18】

前記プロセッサのうちの前記第１のプロセッサは、前記構成可能な同期群のうちの前記第１の同期群の第１の肯定応答信号を受信するように構成された第１のインタフェースを含み、
前記プロセッサのうちの前記第１のプロセッサの前記回路は、前記第１の肯定応答信号を反転させて、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する前記要求を生成するように構成され、
前記プロセッサのうちの前記第１のプロセッサは、前記構成可能な同期群のうちの前記第２の同期群の第２の肯定応答信号を受信するように構成された第２のインタフェースを含み、
前記プロセッサのうちの前記第２のプロセッサの前記回路は、前記第２の肯定応答信号を反転させて、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求を生成するように構成される、請求項１～１７のいずれか一項に記載のデータ処理デバイス。

【請求項19】

集積回路である、請求項１～１８のいずれか一項に記載のデータ処理デバイス。

【請求項20】

複数のプロセッサを含むデータ処理デバイスで実施される方法であって、前記プロセッサの各々において、
構成可能な同期群のセットの各々について、それぞれのプロセッサがそれぞれの構成可能な同期群に属するか否かに関する指示を記憶することと、
それぞれのプロセッサのメモリに保持されたコンピュータ可読命令のセットを実行することと、
を含み、前記プロセッサのうちの第１のプロセッサについて、
前記構成可能な同期群のうちの第１の同期群についての前記指示は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属さないことを示し、及び
前記構成可能な同期群のうちの第２の同期群についての前記指示は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第２の同期群に属することを示し、
前記方法は、
同期コントローラにおいて、同期に参加する要求を前記プロセッサから受信し、前記要求を受信することに応答して、肯定応答を前記プロセッサに返信することと、
前記プロセッサのうちの第１のプロセッサにおいて、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属さないことを示す、前記構成可能な同期群のうちの前記第１の同期群についての前記指示に応答して、前記構成可能な同期群のうちの前記第１の同期群の同期に参加する要求を前記同期コントローラに対してアサートすることと、
前記プロセッサのうちの前記第１のプロセッサの実行ユニットが、前記プロセッサのうちの前記第１のプロセッサの前記コンピュータ可読命令のセットにおいて示される、前記構成可能な同期群のうちの前記第２の同期群の同期点に達することに応答して、前記構成可能な同期群のうちの前記第２の同期群の同期に参加する要求を前記同期コントローラに対してアサートすることと、
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、複数のプロセッサを含むデータ処理デバイスに関し、特に、複数のプロセッサのうちのプロセッサを伴う同期の調整に関する。

【背景技術】

【0002】

複雑な又は大量のアプリケーションのデータの処理に関連して、そのデータの処理を実行する処理デバイスが提供され得る。処理デバイスは、特定のデータの処理がホストシステムからアンロードされる作業アクセラレータとして機能し得る。そのような処理ユニットは、特定のタイプの処理を実行するための専用ハードウェアを有し得る。

【0003】

一例として、そのような専用アクセラレータサブシステムが使用され得る１つの計算分野は、機械知能に見出される。機械知能の分野の当業者に周知であるように、機械知能アルゴリズムは、「知識モデル」に対する反復更新の実行を中心とし、知識モデルは、複数の相互接続されたノードのグラフによって表すことができる。各ノードの実施は、データの処理を含み、グラフの相互接続は、ノード間で交換されるデータに対応する。典型的には、各ノードの処理の少なくとも幾らかは、グラフ内の幾つか又は全ての他のノードから独立して実行することができ、したがって、大きいグラフは、マルチスレッド処理の多大な機会を顕在化させる。したがって、機械知能アプリケーションに特化した処理デバイスは、高度のマルチスレッド処理を有し得る。ある形態の並列化は、同じチップ（即ち同じダイ）上の複数のプロセッサタイルの構成によって達成することができ、各プロセッサタイルは、それ自体の別個の各実行ユニット並びにメモリ（プログラムメモリ及びデータメモリを含む）を含む。したがって、プログラムコードの別個の部分は、異なるタイルで並列に実行することができる。

【0004】

並列動作する複数のプロセッサを含む処理デバイスが提供される場合、あるプロセッサで実行されるコードが、別のプロセッサで実行される別のコードによって提供される、そのコードが依存するデータよりも先に実行されることを防ぐ技法が必要とされる。これを達成するための可能な幾つかの方式があり、その１つは、本明細書において例として「ＢＳＰ」バルク同期並列として説明される。ＢＳＰによれば、各処理ユニットは、計算フェーズ及び交換フェーズを交互サイクルで実行する。計算フェーズ中、各処理ユニットは、１つ又は複数の計算タスクを処理ユニットでローカルに実行するが、その計算のいかなる結果も他の処理ユニットと通信しない。交換フェーズでは、各処理ユニットは、前の計算フェーズからの計算の１つ又は複数の結果を１つ又は複数の他の処理ユニットに及び／又は処理ユニットから交換することを許容される。更に、ＢＳＰ原理によれば、計算フェーズから交換フェーズに遷移する連結点、交換フェーズから計算フェーズに遷移する連結点又はその両方にバリア同期が配置される。

【0005】

プロセッサ間で同期（例えば、バリア同期）を調整するために、中央同期コントローラが提供されて、ともに同期されるプロセッサの各セットから同期要求を受信し、ともに同期に参加する全てのプロセッサから同期要求が受信されると、同期肯定応答を返信し得る。

【発明の概要】

【発明が解決しようとする課題】

【0006】

幾つかの場合、処理デバイスに属する全てのプロセッサが同期に参加し得る。しかしながら、幾つかの同期点において、プロセッサの幾つかは、他のプロセッサと交換するデータを有しないことがある。したがって、処理デバイスの幾つかのプロセッサが処理デバイスの他のプロセッサと非同期で動作できるようにすることが提案されてきた。しかしながら、後の時点において、互いに非同期で挙動し得るプロセッサの２つ以上の群が同期点でともに同期することが求められ得る。したがって、タイルの異なる群が柔軟に同期できるようにするメカニズムを提供することが望ましい。

【課題を解決するための手段】

【0007】

第１の態様によれば、データ処理デバイスが提供され、本データ処理デバイスは、複数のプロセッサと、プロセッサから、同期に参加する要求を受信し、要求を受信することに応答して、肯定応答をプロセッサに返信するように構成された回路を含む同期コントローラとを含み、プロセッサの各々は、それぞれのプロセッサのメモリに保持されたコンピュータ可読命令のセットを実行するように構成された実行ユニットと、構成可能な同期群のセットの各々について、それぞれのプロセッサがそれぞれの構成可能な同期群に属するか否かに関する指示を記憶するレジスタと、を含み、プロセッサのうちの第１のプロセッサについて、構成可能な同期群のうちの第１の同期群についての指示は、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第１の同期群に属さないことを示し、及び構成可能な同期群のうちの第２の同期群についての指示は、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第２の同期群に属することを示し、プロセッサのうちの第１のプロセッサは、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第１の同期群に属さないことを示す、構成可能な同期群のうちの第１の同期群についての指示に応答して、構成可能な同期群のうちの第１の同期群の同期に参加する要求を同期コントローラに対してアサートするように構成された回路を含み、プロセッサのうちの第１のプロセッサの回路は、プロセッサのうちの第１のプロセッサの実行ユニットが、プロセッサのうちの第１のプロセッサのコンピュータ可読命令のセットにおいて示される、構成可能な同期群のうちの第２の同期群の同期点に達することに応答して、構成可能な同期群のうちの第２の同期群の同期に参加する要求を同期コントローラに対してアサートするように構成される。

【0008】

（同期ゾーンと呼ばれ得る）構成可能な同期群のセットが定義される。任意のプロセッサが任意の同期ゾーンに属し得る。プロセッサの各々は、それが属する同期ゾーンを示すレジスタを含む。プロセッサが同期ゾーンに属さない場合、プロセッサは、その同期ゾーンに対する同期要求を同期コントローラに対して継続的にアサートする。プロセッサが同期ゾーンに属する場合、プロセッサは、そのコンパイルされたコードセットに示されるその同期ゾーンの同期点に達した場合にのみ、その同期ゾーンに対するその同期要求をアサートする。このようにして、同期コントローラは、特定の同期ゾーンに属する全てのプロセッサが同期点に達した場合にのみ、デバイス内の全てのプロセッサ（そのゾーンに属するプロセッサ及びそのゾーンに属さないプロセッサを含む）からその同期ゾーンへの同期要求を受信したことになり、同期肯定応答をデバイスのプロセッサに送信させることに進み得る。

【0009】

幾つかの実施形態では、同期コントローラの回路は、データ処理デバイスのプロセッサの全てが、構成可能な同期群のうちの第１の同期群の同期に参加する要求を発行することに応答して、対応する肯定応答をプロセッサの各々に発行するように構成される。

【0010】

幾つかの実施形態では、同期コントローラの回路は、構成可能な同期群のうちの第１の同期群の同期に参加する要求に応答して、プロセッサが、更なるデバイスに属する更なるプロセッサと同期するための更なる要求を外部同期コントローラに発行することと、続けて、外部同期コントローラからの更なる要求の更なる肯定応答の受信に応答して、プロセッサの各々に、プロセッサの各々への対応する肯定応答を返信することとを行うように構成される。

【0011】

幾つかの実施形態では、データ処理デバイスは、外部同期コントローラを含み、外部同期コントローラは、構成可能な同期群のうちの第１の同期群の構成設定のセットを記憶するストレージと、同期コントローラから受信された更なる要求に応答して、構成可能な同期群のうちの第１の同期群の構成設定に応じて、１つ又は複数の追加の要求及び１つ又は複数の追加の肯定応答を更なるデバイスと交換するように構成された回路とを含む。

【0012】

幾つかの実施形態では、構成可能な同期群のうちの第１の同期群に属するプロセッサの各々について、それぞれのプロセッサの実行ユニットは、構成可能な同期群のうちの第１の同期群に属するプロセッサ間で実施される第１のバリア同期に達すると、構成可能な同期群のうちの第１の同期群の同期に参加する要求を発行するように構成され、プロセッサのうちの第１のプロセッサについて、それぞれの実行ユニットは、構成可能な同期群のうちの第１の同期群に属するプロセッサの各々の実行ユニットが一時停止され、第１の同期バリアで待機している間、第１のバリア同期で待機せずに計算又はデータ交換を進めるように構成される。

【0013】

幾つかの実施形態では、構成可能な同期群のうちの第２の同期群の同期は、第２のバリア同期であり、プロセッサのうちの第１のプロセッサの実行ユニットは、構成可能な同期群のうちの第２の同期群の同期に参加する要求に対する肯定応答の受信に応答して、第２のバリア同期を越えて進むように構成される。

【0014】

幾つかの実施形態では、プロセッサのうちの第１のプロセッサの実行ユニットは、プロセッサのうちの第１のプロセッサがデータの送信又は受信の少なくとも一方を行う交換フェーズに入ることにより、第２のバリア同期を越えて進むように構成される。

【0015】

幾つかの実施形態では、プロセッサのうちの第１のプロセッサの実行ユニットは、構成可能な同期群のうちの第１の同期群の同期に参加する要求のアサート後、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第１の同期群に属することを指定するように、構成可能な同期群のうちの第１の同期群についての指示を更新する更新命令を実行するように構成される。

【0016】

幾つかの実施形態では、プロセッサのうちの第１のプロセッサの実行ユニットは、構成可能な同期群のうちの第２の同期群の同期に参加する要求のアサート後、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第２の同期群に属さないことを指定するように、構成可能な同期群のうちの第２の同期群についての指示を更新する更新命令を実行するように構成される。

【0017】

幾つかの実施形態では、データ処理デバイスは、集計回路を含み、集計回路は、プロセッサの全てが、構成可能な同期群のうちの第１の同期群の同期に参加するそれぞれの要求を提供することに応答して、第１の集計同期要求を同期コントローラに提供することと、プロセッサの全てが、構成可能な同期群のうちの第２の同期群の同期に参加する要求を提供することに応答して、第２の集計同期要求を同期コントローラに提供することとを行うように構成され、同期コントローラの回路は、第１の集計同期要求及び第２の集計同期要求の各々に応答して、肯定応答をプロセッサに返信するように構成される。

【0018】

幾つかの実施形態では、データ処理デバイスは、プロセッサのうちの第１のプロセッサに接続された第１の同期要求ワイヤと、プロセッサのうちの第１のプロセッサに接続された第２の同期要求ワイヤとを含み、プロセッサのうちの第１のプロセッサの回路は、第１の同期要求ワイヤ上で信号をアサートすることにより、構成可能な同期群のうちの第１の同期群の同期に参加する要求をアサートするように構成され、プロセッサのうちの第２のプロセッサの回路は、第２の同期要求ワイヤ上で信号をアサートすることにより、構成可能な同期群のうちの第２の同期群の同期に参加する要求をアサートするように構成される。

【0019】

幾つかの実施形態では、プロセッサのうちの第１のプロセッサの回路は、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第１の同期群に属さないという指示に応じて、第１の入力を選択して、構成可能な同期群のうちの第１の同期群の同期に参加する要求を表す第１の信号を出力するように構成された第１のマルチプレクサを含む。

【0020】

幾つかの実施形態では、プロセッサのうちの第１のプロセッサの回路は、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第２の同期群に属するという指示に応じて、第２の入力を選択して、実行ユニットによって制御される第２の信号を出力するように構成された第２のマルチプレクサを含む。

【0021】

幾つかの実施形態では、プロセッサのうちの第１のプロセッサの実行ユニットは、同期点に達すると、同期命令を実行して、構成可能な同期群のうちの第２の同期群の同期に参加する要求を表す状態に第２の信号を設定させるように構成される。

【0022】

幾つかの実施形態では、構成可能な同期群のうちの第２の同期群は、１つ又は複数の更なるデータ処理デバイスに属する更なるプロセッサを含み、プロセッサのうちの第１のプロセッサは、更なるプロセッサの１つ又は複数とデータを交換することにより、構成可能な同期群のうちの第２の同期群の同期に参加するように構成される。

【0023】

幾つかの実施形態では、プロセッサのうちの第１のプロセッサの実行ユニットは、構成可能な同期群のうちの第２の同期群の同期点に達すると、同期命令を実行して、構成可能な同期群のうちの第２の同期群の同期に参加する要求のアサートを生じさせるように構成される。

【0024】

幾つかの実施形態では、プロセッサのうちの第１のプロセッサの回路は、プロセッサのうちの第１のプロセッサの実行ユニットから、実行ユニットが同期点に達したことを示す制御信号を受信することと、制御信号を、構成可能な同期群のうちの第２の同期群の同期に参加する要求に変換することとを行うように構成される。

【0025】

幾つかの実施形態では、プロセッサのうちの第１のプロセッサは、構成可能な同期群のうちの第１の同期群の第１の肯定応答信号を受信するように構成された第１のインタフェースを含み、プロセッサのうちの第１のプロセッサの回路は、第１の肯定応答信号を反転させて、構成可能な同期群のうちの第１の同期群の同期に参加する要求を生成するように構成され、プロセッサのうちの第１のプロセッサは、構成可能な同期群のうちの第２の同期群の第２の肯定応答信号を受信するように構成された第２のインタフェースを含み、プロセッサのうちの第２のプロセッサの回路は、第２の肯定応答信号を反転させて、構成可能な同期群のうちの第２の同期群の同期に参加する要求を生成するように構成される。

【0026】

幾つかの実施形態では、データ処理デバイスは、集積回路である。

【0027】

第２の態様によれば、複数のプロセッサを含むデータ処理デバイスで実施される方法が提供され、本方法は、プロセッサの各々において、構成可能な同期群のセットの各々について、それぞれのプロセッサがそれぞれの構成可能な同期群に属するか否かに関する指示を記憶することと、それぞれのプロセッサのメモリに保持されたコンピュータ可読命令のセットを実行することとを含み、プロセッサのうちの第１のプロセッサについて、構成可能な同期群のうちの第１の同期群についての指示は、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第１の同期群に属さないことを示し、及び構成可能な同期群のうちの第２の同期群についての指示は、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第２の同期群に属することを示し、本方法は、同期コントローラにおいて、同期に参加する要求をプロセッサから受信し、要求を受信することに応答して、肯定応答をプロセッサに返信することと、プロセッサのうちの第１のプロセッサにおいて、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第１の同期群に属さないことを示す、構成可能な同期群のうちの第１の同期群についての指示に応答して、構成可能な同期群のうちの第１の同期群の同期に参加する要求を同期コントローラに対してアサートすることと、プロセッサのうちの第１のプロセッサの実行ユニットが、プロセッサのうちの第１のプロセッサのコンピュータ可読命令のセットにおいて示される、構成可能な同期群のうちの第２の同期群の同期点に達することに応答して、構成可能な同期群のうちの第２の同期群の同期に参加する要求を同期コントローラに対してアサートすることと、を含む。

【0028】

幾つかの実施形態では、本方法は、同期コントローラにおいて、データ処理デバイスのプロセッサの全てが、構成可能な同期群のうちの第１の同期群の同期に参加する要求を発行することに応答して、対応する肯定応答をプロセッサの各々に発行することを含む。

【0029】

幾つかの実施形態では、本方法は、同期コントローラにおいて、構成可能な同期群のうちの第１の同期群の同期に参加する要求に応答して、プロセッサが、更なるデバイスに属する更なるプロセッサと同期するための更なる要求を外部同期コントローラに発行することと、続けて、外部同期コントローラからの更なる要求の更なる肯定応答の受信に応答して、プロセッサの各々に、プロセッサの各々への対応する肯定応答を返信することとを含む。

【0030】

幾つかの実施形態では、本方法は、外部同期コントローラにおいて、構成可能な同期群のうちの第１の同期群の構成設定のセットを記憶することと、同期コントローラから受信された更なる要求に応答して、構成可能な同期群のうちの第１の同期群の構成設定に応じて、１つ又は複数の追加の要求及び１つ又は複数の追加の肯定応答を更なるデバイスと交換することとを含む。

【0031】

幾つかの実施形態では、本方法は、構成可能な同期群のうちの第１の同期群に属するプロセッサの各々について、構成可能な同期群のうちの第１の同期群に属するプロセッサ間で実施される第１のバリア同期に達すると、構成可能な同期群のうちの第１の同期群の同期に参加する要求を発行することと、プロセッサのうちの第１のプロセッサについて、構成可能な同期群のうちの第１の同期群に属するプロセッサの各々の実行ユニットが一時停止され、第１の同期バリアで待機している間、第１のバリア同期で待機せずに計算又はデータ交換を進めることと、を含む。

【0032】

幾つかの実施形態では、構成可能な同期群のうちの第２の同期群の同期は、第２のバリア同期であり、本方法は、プロセッサのうちの第１のプロセッサにおいて、構成可能な同期群のうちの第２の同期群の同期に参加する要求に対する肯定応答の受信に応答して、第２のバリア同期を越えて進むことを含む。

【0033】

幾つかの実施形態では、本方法は、プロセッサのうちの第１のプロセッサにおいて、プロセッサのうちの第１のプロセッサがデータの送信又は受信の少なくとも一方を行う交換フェーズに入ることにより、第２のバリア同期を越えて進むことを含む。

【0034】

幾つかの実施形態では、本方法は、プロセッサのうちの第１のプロセッサにおいて、構成可能な同期群のうちの第１の同期群の同期に参加する要求のアサート後、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第１の同期群に属することを指定するように、構成可能な同期群のうちの第１の同期群についての指示を更新する更新命令を実行することを含む。

【0035】

幾つかの実施形態では、本方法は、プロセッサのうちの第１のプロセッサにおいて、構成可能な同期群のうちの第２の同期群の同期に参加する要求のアサート後、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第２の同期群に属さないことを指定するように、構成可能な同期群のうちの第２の同期群についての指示を更新する更新命令を実行することを含む。

【0036】

幾つかの実施形態では、本方法は、プロセッサの全てが、構成可能な同期群のうちの第１の同期群の同期に参加するそれぞれの要求を提供することに応答して、第１の集計同期要求を同期コントローラに提供することと、プロセッサの全てが、構成可能な同期群のうちの第２の同期群の同期に参加する要求を提供することに応答して、第２の集計同期要求を同期コントローラに提供することと、第１の集計同期要求及び第２の集計同期要求の各々に応答して、同期コントローラが肯定応答をプロセッサに返信することとを含む。

【0037】

幾つかの実施形態では、データ処理デバイスは、プロセッサのうちの第１のプロセッサに接続された第１の同期要求ワイヤと、プロセッサのうちの第１のプロセッサに接続された第２の同期要求ワイヤとを含み、本方法は、プロセッサのうちの第１のプロセッサが、第１の同期要求ワイヤ上で信号をアサートすることにより、構成可能な同期群のうちの第１の同期群の同期に参加する要求をアサートすることと、プロセッサのうちの第２のプロセッサが、第２の同期要求ワイヤ上で信号をアサートすることにより、構成可能な同期群のうちの第２の同期群の同期に参加する要求をアサートすることと、を含む。

【0038】

幾つかの実施形態では、本方法は、プロセッサのうちの第１のプロセッサに属する第１のマルチプレクサにおいて、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第１の同期群に属さないという指示に応じて、第１の入力を選択して、構成可能な同期群のうちの第１の同期群の同期に参加する要求を表す第１の信号を出力することを含む。

【0039】

幾つかの実施形態では、本方法は、プロセッサのうちの第２のプロセッサに属する第２のマルチプレクサにおいて、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第２の同期群に属するという指示に応じて、第２の入力を選択して、実行ユニットによって制御される第２の信号を出力することを含む。

【0040】

幾つかの実施形態では、本方法は、プロセッサのうちの第１のプロセッサが、同期点に達すると、同期命令を実行して、構成可能な同期群のうちの第２の同期群の同期に参加する要求を表す状態に第２の信号を設定させることを含む。

【0041】

幾つかの実施形態では、構成可能な同期群のうちの第２の同期群は、１つ又は複数の更なるデータ処理デバイスに属する更なるプロセッサを含み、本方法は、プロセッサのうちの第１のプロセッサが、更なるプロセッサの１つ又は複数とデータを交換することにより、構成可能な同期群のうちの第２の同期群の同期に参加することを含む。

【0042】

幾つかの実施形態では、本方法は、プロセッサのうちの第１のプロセッサが、構成可能な同期群のうちの第２の同期群の同期点に達すると、同期命令を実行して、構成可能な同期群のうちの第２の同期群の同期に参加する要求のアサートを生じさせることを含む。

【0043】

幾つかの実施形態では、本方法は、プロセッサのうちの第１のプロセッサにおいて、プロセッサのうちの第１のプロセッサの実行ユニットから、実行ユニットが同期点に達したことを示す制御信号を受信することと、制御信号を、構成可能な同期群のうちの第２の同期群の同期に参加する要求に変換することとを含む。

【0044】

幾つかの実施形態では、プロセッサのうちの第１のプロセッサは、第１のインタフェースを含み、本方法は、第１のインタフェースにおいて、構成可能な同期群のうちの第１の同期群の第１の肯定応答信号を受信することと、プロセッサのうちの第１のプロセッサにおいて、第１の肯定応答信号を反転させて、構成可能な同期群のうちの第１の同期群の同期に参加する要求を生成することとを含み、プロセッサのうちの第１のプロセッサは、第２のインタフェースを含み、本方法は、第２のインタフェースにおいて、構成可能な同期群のうちの第２の同期群の第２の肯定応答信号を受信することと、プロセッサのうちの第２のプロセッサにおいて、第２の肯定応答信号を反転させて、構成可能な同期群のうちの第２の同期群の同期に参加する要求を生成することとを含む。

【0045】

幾つかの実施形態では、データ処理デバイスは、集積回路である。

【0046】

本発明のよりよい理解のため、及び本発明がどのように実施され得るかを示すために、ここで、例として添付図を参照する。

【図面の簡単な説明】

【0047】

【図1】マルチタイル処理ユニットの一例を示す。

【図2】マルチタイル処理ユニット内の計算フェーズ及び交換フェーズを示す概略図である。

【図3】バルク同期並列システムにおけるデータの交換を示す。

【図4】内部同期バリア及び外部同期バリアの概略図である。

【図5】マルチタイル処理ユニット及び同期コントローラ回路を含む集積回路の概略図である。

【図6】プロセッサタイルの概略図である。

【図7】タイルの同期要求ワイヤの状態及びそのタイルの対応する同期肯定応答ワイヤの時系列を示す。

【図8A】同期要求を処理ユニットの同期コントローラに向けて出力するタイルの同期出力インタフェースの概略図である。

【図8B】同期肯定応答信号におけるエッジに応答して同期肯定応答パルスを生成する回路を含む同期入力インタフェースの概略図である。

【図9】同期コントローラに送るために処理ユニットの全てのタイルの同期要求状態を集計する同期集計回路の概略図である。

【図10】同期肯定応答信号を処理ユニットの全てのタイルに送る同期配信配線の概略図である。

【図11】２対のタイルによって出力された同期要求状態を上流同期要求状態と集計する回路の概略図である。

【図12】タイルの列の同期要求状態を集計する回路の概略図である。

【図13】タイルの複数の列からの同期要求状態を集計する回路の概略図である。

【図14A】同期要求の受信に応答して同期肯定応答を処理ユニットに提供する同期コントローラ内の回路の概略図である。

【図14B】外部同期要求及び肯定応答のシグナリングに使用される同期シグナリング方式の概略図である。

【図15】異なる同期ゾーン間の処理ユニットのタイルの分割及びそれらのゾーンのタイルによる同期要求の伝送の概略図である。

【図16】異なる同期ゾーン間の処理ユニットのタイルの分割及びそれらのゾーンのタイルへの同期肯定応答の送出の概略図である。

【図17】システム内のＧＳＰ間の同期要求及び肯定応答の交換の概略図である。

【図18】外部同期ゾーンが実施されるシステムの概略図である。

【図19】一例の同期ネットワークの図である。

【図20】プロセッサの異なる構成可能な同期群間で同期を実行する方法の一例を示す。

【図21】同期要求をシグナリングする方法の一例を示す。

【発明を実施するための形態】

【0048】

図１を参照すると、図１は、複数のプロセッサ４を含む一例の処理ユニット２を示す。説明される実施形態では、プロセッサ４は、タイル４であるものとして提示される。しかしながら、タイル４は、より一般的には、プロセッサ４であるものとして説明することができる。そのような各処理ユニット２は、集積回路に形成される。示されるマルチタイル処理ユニット２は、参照により援用される米国特許出願公開第１５／８８６０６５号明細書に記載されている。

【0049】

処理ユニット２は、複数の処理タイル４のアレイ６と、タイル４間を接続する相互接続３４とを含む。処理ユニット２は、単独で、同じＩＣパッケージにパッケージングされる複数のダイの１つとして実装され得る。相互接続３４は、タイル４が互いにデータを交換できるようにするため、本明細書では「交換ファブリック」３４と呼ばれることもある。各タイル４は、実行ユニット及びメモリの各インスタンスを含む。例えば、例示として、処理ユニット２は、数百ほどのタイル４又は更に千を超えるタイル４で構成され得る。完全を期すために、本明細書で参照される「アレイ」は、必ずしもタイル４のいかなる特定の数の寸法又は物理的レイアウトも暗示しないことにも留意されたい。

【0050】

実施形態では、各処理ユニット２は、処理ユニット２を１つ又は複数の他の処理ユニット（例えば、同じ処理ユニット２の１つ又は複数の他のインスタンス）に接続できるようにする１つ又は複数の外部リンクも含む。これらの外部リンクは、処理ユニット２をホストシステム及び同じＩＣパッケージ若しくはカード上又は異なるカード上の処理ユニット２の１つ又は複数の他のインスタンスに接続できるようにし得る。処理ユニット２は、処理するアプリケーションデータの形態でホストから作業を受け取る。

【0051】

相互接続３４は、アレイ６内の異なるタイル４が互いに通信できるようにするように構成される。しかしながら、同じタイル４上のスレッド間に潜在的に依存性が存在するのと同様に、アレイ６内の異なるタイル４で実行中のプログラムの部分間にも依存性が存在し得る。したがって、あるタイル４上のコードが、別のタイル４上の別のコードによって提供される、そのコードが依存するデータよりも先に実行されることを防ぐ技法が必要とされる。これは、データ一貫性モデルを使用して達成される。

【0052】

ＡＩ及びデータサイエンスの並列プログラミングモデルは、通常、３フェーズ反復実行モデル：計算、バリア及び交換に従う。プロセッサ間及び各プロセッサと外部ストレージとの間にデータ一貫性を提供するために、プロセッサとのデータのやり取りは、通常、バリアに依存するようである。典型的に使用されるデータ一貫性モデルは、バルク同期並列（ＢＳＰ）、ストール同期並列（ＳＳＰ）及び非同期である。本明細書に記載の処理ユニット２は、ＢＳＰモデルを使用するが、他の同期モデルを代替として利用し得ることが理解されるであろう。

【0053】

図２及び図３を参照すると、図２及び図３は、各タイル４が計算フェーズ３３及び交換フェーズ３２を、交互サイクルにおいて、タイル４間をバリア同期３０で隔てて実行するＢＳＰ交換方式の実装形態を示す。図２及び図３に示される事例では、バリア同期は、各計算フェーズ３３と、続く交換フェーズ３２との間に配置される。計算フェーズ３３中、各タイル４は、１つ又は複数の計算タスクをタイル上でローカルに実行するが、これらの計算のいかなる結果もタイル４のいかなる他のタイルにも通信しない。交換フェーズ３２では、各タイル４は、先行する計算フェーズからの計算の１つ又は複数の結果をタイル４の１つ又は複数の他のタイルに及び／又はから交換することを許容されるが、他のタイル４から、タスクが依存する任意のデータを受信するまでいかなる新しい計算も実行しない。交換フェーズ３２において内部制御関連動作等の他の動作を実行し得ることも除外されない。タイル群外の通信は、任意にＢＳＰメカニズムを利用し得るが、代替的にＢＳＰを利用しなくてもよく、代わりにそれ自体の何らかの他の同期メカニズムを使用し得る。

【0054】

ＢＳＰ原理によれば、バリア同期３０は、計算フェーズ３３から交換フェーズ３２に遷移する連結点、交換フェーズ３２から計算フェーズ３３に遷移する連結点又は両方に配置される。即ち、（ａ）群内のいずれのタイルも次の交換フェーズ３２に進むことを許容されるには、全てのタイル４が先に各計算フェーズ３３を完了する必要があるか、又は（ｂ）群内のいずれのタイルも次の計算フェーズ３３に進むことを許容されるには、群内の全てのタイル４が先に各交換フェーズ３２を完了する必要があるか、又は（ｃ）これらの条件の両方が強制される。３つ全ての変形形態において、フェーズ間で変わるのは、個々のタイル４及び同期するアセンブリである。交換フェーズ及び計算フェーズのシーケンスを次いで複数の反復にわたり繰り返すことができる。ＢＳＰ用語では、交換フェーズ及び計算フェーズの各反復は、「スーパーステップ」と呼ばれることがある（しかし、文献において、この用語は、常に一貫して使用されているわけではなく、個々の各交換インタフェース及び計算フェーズがスーパーステップと呼ばれることもある一方、他の場合、本明細書で採用される用語のように、交換フェーズ及び計算フェーズが一緒にスーパーステップと呼ばれることに留意されたい）。

【0055】

図３は、（ａ）計算フェーズ３３から交換フェーズ３２へのバリア同期（上記を参照されたい）を課す場合、アレイ６内のタイルの幾つか又は全ての群４ｉ、４ｉｉ、４ｉｉｉ間で実施されるＢＳＰ原理を示す。なお、この構成では、幾つかのタイル４は、幾つかの他のタイル４が依然として交換している間、計算３３を開始することを許容される。

【0056】

ＢＳＰモデルは、処理ユニット２におけるタイル４間のデータ交換に使用され得る。処理ユニット２のタイル４間の通信は、時間決定的に生じ、データパケットは、本発明者らの先の出願である米国特許出願公開第１５／８８６０６５号明細書のようにヘッダなしで伝送される。更に、ＢＳＰモデルは、処理ユニット２間のデータ交換に使用することもできる。

【0057】

図４を参照すると、図４は、内部同期（即ち単一の処理ユニット２のタイル４間）及び外部同期（即ち処理ユニット２間）の両方が関わる一例のＢＳＰプログラムフローを示す。示されるように、フローは、（同じ処理ユニット２のタイル４間のデータの）内部交換５０及び（異なる処理ユニット２のタイル４間のデータの）外部交換５０’を含む。図４のプログラムフローは、第１の処理ユニット２ｉ及び第２の処理ユニット２ｉｉのプログラムフローを示す。

【0058】

図４に示されるように、内部ＢＳＰスーパーステップ（同じ処理ユニット２のタイル４間のデータの内部交換５０を含む）は、外部同期及び交換（異なる処理ユニット２のタイル４間のデータの外部交換５０’を含む）から別個に保たれる。

【0059】

プログラムは、以下の順に、（ｉ）まず計算フェーズ、次いで（ｉｉ）内部バリア同期３０、次いで（ｉｉｉ）内部交換フェーズ５０、次いで（ｉｖ）外部バリア同期８０、次いで（ｖ）外部交換フェーズ５０’を含む同期、交換フェーズ及び計算フェーズのシーケンスを実行するように構成され得る。外部バリア８０は、内部交換フェーズ５０後に課され、それにより、プログラムは、内部交換５０後にのみ外部交換５０’に進む。図４の処理ユニット２Ｉに関して示されるように、任意に、計算フェーズは、（ｉｉｉ）内部交換と、（ｉｖ）外部バリアとの間に含まれ得ることにも留意されたい。

【0060】

この全体シーケンスは、プログラム（例えば、それ自体がコンパイラによって生成される）によって実施される。実施形態では、プログラムは、タイル４によって実行される同期命令によってこのように動作するようにプログラムされる。内部同期及び交換は、別の処理ユニット２上のいかなるタイル又は他のエンティティにも拡張されない。シーケンス（ｉ）～（ｖ）（（ｉｉｉ）と（ｉｖ）との間に含まれる、上述した任意の計算フェーズと共に）は、一連の全体反復で繰り返すことができる。１反復につき、外部同期及び交換前に内部計算、同期及び交換（ｉ）～（ｉｉｉ）の複数のインスタンスが存在し得る。即ち、（ｉ）～（ｉｉｉ）の複数のインスタンス（その順序を維持する）、即ち複数の内部ＢＳＰスーパーステップは、（ｉｖ）～（ｖ）、即ち外部同期及び交換前に実施され得る。タイル４のいずれも、それぞれ他のタイル４と並列して内部同期及び交換（ｉｉ）～（ｉｉｉ）のそれ自体のインスタンスを実行し得ることにも留意されたい。

【0061】

したがって、全体ＢＳＰサイクル（ｉ）～（ｖ）につき、同期が内部でのみ実行されるように制約される少なくとも１つの部分がサイクル（ｉｉ）～（ｉｉｉ）に存在する。

【0062】

なお、外部交換５０中、通信は、外部のみに制限されない。幾つかのタイル４は、内部交換のみを実行し得、幾つかは、外部交換のみを実行し得、幾つかは、それらの混合を実行し得る。

【0063】

図４に示されるように、幾つかのタイル４は、計算フェーズ中、ローカル入力／出力も実行し得る。例えば、それらは、ホスト又は他のタイプの外部ストレージとデータを交換し得る。

【0064】

なお、図４に示されるように、任意又は全てのタイルが任意の所与のＢＳＰスーパーステップにおいてヌル計算フェーズ５２又はヌル交換フェーズ５０を有することが一般に可能であることにも留意されたい。

【0065】

内部バリア同期及び外部バリア同期の両方について、バリア同期に参加するタイル４は、同期群と呼ばれる。構成可能な同期群のセットが処理ユニット２によってサポートされ、これらの構成可能な同期群の各々は、本明細書では同期ゾーンと呼ばれる。タイル４の各々は、特定の同期ゾーンに加入し得、それによりタイルの任意の群を一緒に同期させることができる。各同期ゾーンは、個々に、各同期ゾーンの設定に応じてタイル４の異なる同期群を含むように構成可能である。これらの設定を変更することにより、タイル４を同期ゾーンと関連付けるか又は関連付け解除し得る。特定の処理ユニット２にサポートされる同期ゾーンは、内部として構成され得、その場合、そのゾーンに加入するその処理ユニット２のタイル４は、互いにのみ同期する。他方で、特定の処理ユニット２にサポートされる同期ゾーンは、外部として構成され得、その場合、ゾーンは、複数の処理ユニット２にわたって広がり、そのゾーンに参加しているある処理ユニット２のタイル４は、そのゾーンに参加している別の処理ユニット２のタイル４と同期する。

【0066】

ある同期ゾーンに属する処理ユニット２のタイル４の各々について、そのタイル４は、バリア同期に達すると、同期要求を発行する。タイル４によって発行された同期要求は、集計されて内部同期要求を形成し、これは、処理ユニット２の同期論理に提供される。実施形態では、同期論理は、内部同期コントローラ５５及び外部同期コントローラ５８を含み、これらについてより詳細に後述する。内部同期要求の受信に応答して、要求への肯定応答前にその同期ゾーンの更なるエンティティに外部同期要求を伝播させ得る。更なるエンティティは、ホストシステム又は別の処理ユニット２と関連する同期論理とデータを交換するためのプロキシであり得る。

【0067】

外部同期要求が、別の処理ユニット２と関連する同期論理に伝播する場合、外部同期要求に応答して上記別の処理ユニット２と関連する同期論理が取る動作は、その論理が同期ゾーンのマスタとして定義されているか、又は同期ゾーンの伝播ノードとして定義されているかに依存する。同期ゾーンの伝播ノードは、受信した外部同期要求を、同期ゾーンに定義されたマスタに向けて伝播させる。同期マスタは、その同期ゾーンに属するタイル４を含む処理ユニット２の各々への外部同期要求を受信すると、その同期ゾーンに属するタイル４を含むそれらの別の処理ユニット２（それ自体の処理ユニット２とは別）の各々と関連する同期論理に外部同期肯定応答を返信する。同期マスタは、それ自体の処理ユニット２内のタイル４の各々にも同期肯定応答を返信させる。各処理ユニット２と関連する同期論理（伝播ノードを含む）は、同期マスタを発端とする外部同期肯定応答を受信すると、その処理ユニット２のそれらのタイル４に同期肯定応答を返信する。同期肯定応答を受信したことに応答して、同期ゾーンのタイル４は、バリア同期を通過し、交換フェーズ中に互いにデータを交換する。異なる処理ユニット２間のデータのこの交換は、本発明者らの先の出願である米国特許出願公開第１５／８８６，０６５号明細書に記載されている非時間決定方式で行われる。

【0068】

この説明では、同期ネットワークという用語は、同期要求／肯定応答を交換して、同期ゾーンに属するタイル４間のバリア同期を調整するために使用される同期ゾーンの接続された同期伝播ノード／回路を指す。同期ネットワークで定義されるマスタノードに向けて送信された同期要求は、同期ネットワークにおいて「上流」に送信されたと言える。同期ネットワークで定義されるスレーブノードに向けて送信される同期肯定応答は、同期ネットワークにおいて「下流」に送信されたと言える。同期ネットワークの概念について、図１９に関して更に詳述する。

【0069】

図５を参照すると、図５は、一例の集積回路５００ａ（即ちチップ５００ａ）を示す。複数の同様のそのようなチップを一緒に接続し得る。この説明の残りの部分では、一例のチップ５００ａがその１つである接続されたチップは、チップ５００と呼ばれる。各チップ５００は、タイル４を含む処理ユニット２を含む。各チップ５００の処理ユニット２は、ホストシステムによって提供される処理作業負荷のアクセラレータとして機能するため、各チップ５００は、処理デバイス５００又はアクセラレータサブシステム５００と呼ばれることもある。処理デバイス５００は、この説明全体を通してチップ５００として説明されるが、幾つかの実施形態では、そのような処理デバイス５００が同じ集積回路で実装され得ることを除外しない。

【0070】

複数のチップ５００の中から識別するために、図５に示された特定のチップをチップ５００ａと呼ぶ。同様に、複数の処理ユニット２から識別するために、図５に示された特定の処理ユニットを処理ユニット２ａと呼ぶ。後述するチップ５００ａ及び処理ユニット２ａの特徴は、チップ５００及び処理ユニット２の各々の特徴でもある。

【0071】

処理ユニット２ａにおけるタイル４の各々は、異なるタイプのバリア同期に参加し得る。第１のタイプのバリア同期は、内部同期であり、同じ処理ユニット２ａのタイル４のみが参加する。

【0072】

第２のタイプの同期は、外部有線同期であり、同期の同期ゾーンは、処理ユニット２ａのタイル４を含むことに加えて、ローカル有線接続を経由してアクセス可能な１つ又は複数のチップ５００におけるタイル４も含む。外部有線同期の場合、同期メッセージは、異なるタイプの同期メッセージの伝送に使用される専用ワイヤを経由してチップ５００間で交換される。外部有線同期で交換フェーズ中にチップ５００間で交換されるアプリケーションデータは、その同期に参加しているチップ５００間のＰＣＩｅ接続を経由して送られる。

【0073】

第３のタイプの同期は、ホストが関わる外部同期である。この場合、ホスト同期プロキシ（ＨＳＰ）は、データがホストと処理ユニット２ａのタイル４との間で交換される交換フェーズ前に、処理ユニット２ａと同期メッセージを交換することによってバリア同期に参加する。

【0074】

第４のタイプの同期は、外部パケットベース同期であり、外部パケットベース同期では、その同期の同期群は、処理ユニット２ａのタイル４を含むことに加えて、パケット交換ネットワーク（例えば、Ｅｔｈｅｒｎｅｔ（登録商標）ネットワーク）を経由してアクセスされる１つ又は複数のチップ５００におけるタイル４も含む。外部パケットベース同期の場合、パケット交換ネットワークを経由してアプリケーションデータをチップ５００間で送ることに加えて、同じパケット交換ネットワークを経由して同期メッセージも送られる。

【0075】

処理ユニット２ａにおける各タイル４が異なるタイプの同期に参加できるようにするために、複数の同期ゾーンが処理ユニット２ａに提供される。実施形態では、３０個の異なる同期ゾーンが処理ユニット２ａに提供され、これらの同期ゾーンの各々は、処理ユニット２ａのタイル４の１つ又は複数を含むように構成可能である。各同期ゾーンは、個々に、タイル４の異なる同期群を含むように構成可能である。

【0076】

各同期ゾーンは、外部バリア同期の外部同期ゾーンとして（この場合、対応する同期群は、他の処理ユニット２のタイル４を含む）又は内部バリア同期の内部同期ゾーンとして（この場合、その同期ゾーンの同期群は、処理ユニット２ａのタイル４に制限される）構成され得る。

【0077】

同期ゾーンは、その同期ゾーンに提供されるハードウェア、したがってその同期ゾーンを使用して実施され得る同期のタイプに応じて異なるセットに分類され得る。同期ゾーンの第１のセットは、上述した第１のタイプの同期（即ち内部同期）又は上述した第２のタイプの同期（即ち外部有線同期）のいずれかに使用されるように構成され得る同期ゾーンである。処理ユニット２ａに３０個の同期ゾーンが定義される実施形態では、これらのゾーンの最初の２２個（同期ゾーン１～２２と記される）は、同期ゾーンの第１のセットに属する。

【0078】

同期ゾーンの第１のセットのうち、これらの同期ゾーンのサブセットは、ホスト関与との通信に使用することもでき、即ち上述した第３のタイプの同期に使用することができる。同期ゾーンの第１のセットが２２この同期ゾーンを含む実施形態では、これらの同期ゾーンの２つ（同期ゾーン１及び２と記される）は、バリア同期に使用し得、それに続いてデータ交換がホストと処理ユニット２ａのタイル４との間で実行される。

【0079】

同期ゾーンの第２のセットは、上述した第１のタイプの同期（即ち内部同期）又は上述した第４のタイプの同期（即ち外部パケットベース同期）に使用され得る同期ゾーンである。処理ユニット２ａに３０個の同期ゾーンが定義される実施形態では、これらのゾーンの最後の８つ（同期ゾーン２３～３０と記される）は、同期ゾーンの第２のセットに属する。

【0080】

上述したように、同期ゾーンの一部である異なるタイル４間の同期を調整するために、同期要求及び同期肯定応答の交換がタイル４間で実行される。同期要求が伝播され、肯定応答がなされる同期ネットワークの経路は、同期群に属するタイル４間の同期を調整するために、使用中の同期ゾーンの構成設定に依存することになる。

【0081】

以下の説明では、複数のタイプの同期要求及び肯定応答信号が同期ネットワークの異なる部分で使用される場合について説明する。これらの信号を区別するために、以下の用語を採用する。

【0082】

各タイル４は、各同期ゾーンのための同期要求ワイヤを有する。このワイヤの状態は、本明細書ではタイル同期要求状態と呼ばれる。ワイヤの状態が、同期要求がタイル４によってアサートされることを示すように設定される場合、生成される同期要求は、タイル同期要求と呼ばれる。各タイル４は、実行ユニット５２を含み、実行ユニット５２は、同期要求ワイヤの状態を制御し得る。任意のそのようなワイヤでは、実行ユニット５２によって出力され、そのワイヤでのタイル同期要求をアサートするために使用される信号は、同期制御信号と呼ばれる。

【0083】

各タイル４は、各同期ゾーンのための同期肯定応答ワイヤも有する。このワイヤの状態は、本明細書では内部同期肯定応答状態と呼ばれる。ワイヤの状態が、同期肯定応答がタイル４によってアサートされることを示す場合、生成される同期肯定応答は、内部同期肯定応答と呼ばれる。実行ユニット５２は、内部同期肯定応答状態におけるエッジに応答して生成されるパルスに応答する。そのようなパルスは、本明細書では同期肯定応答パルスと呼ばれる。

【0084】

処理ユニット２ａにおける全てのタイル４の同期要求状態を集計するために、集計回路が処理ユニット２ａに提供される。集計回路のそのような各ユニットによって出力される信号の状態は、本明細書では集計同期要求状態と呼ばれ、集計同期要求状態によってシグナリングされる同期要求は、集計同期要求と呼ばれる。処理ユニット２ａの全てのタイル４の集計同期要求状態は、内部集計同期要求状態と呼ばれ、そのような状態によってシグナリングされる同期要求は、内部同期要求と呼ばれる。そのような内部同期要求は、入力として内部同期コントローラ５５に提供され、内部同期コントローラ５５は、それに応答して、対応する内部同期肯定応答を出力する。この内部同期肯定応答は、処理ユニット２ａの全てのタイル４に伝播する。

【0085】

構成された特定の同期ゾーンの内部同期コントローラ５５は、内部同期要求に応答して、同期要求を外部同期コントローラ（ＧＳＰ５８）に出力する。この同期要求は、外部同期要求と呼ばれる。ＧＳＰ５８は、それに応答して、同期肯定応答を内部同期コントローラ５５に返信する。この返信された肯定応答は、外部同期肯定応答と呼ばれる。

【0086】

図５は、処理ユニット２ａがタイル４とＧＳＰ５８との間に同期コントローラ回路５５（ＩＰＵ同期コントローラ５５として示される）を含むことを示す。ＩＰＵ同期コントローラ５５は、ＧＳＰ５８からの入力を必要とせずに内部バリア同期に対する内部同期要求に肯定応答するため、内部同期コントローラ５５と呼ばれることもある。ＩＰＵ同期コントローラ５５は、タイル４によって出力された集計同期要求状態によって表される内部同期要求を受信し、ＧＳＰ５８のレジスタ５０１における設定に応じて動作を実行する。レジスタ５０１における設定は、各同期ゾーンについて、その同期ゾーンが内部として定義されているか、又は外部として定義されているかを定義する。レジスタ５０１における設定の指示は、ＧＳＰ５８とＩＰＵ同期コントローラ５５との間のインタフェース５０２を経由してＩＰＵ同期コントローラ５５に提供される。３０個の同期ゾーンのいずれも外部又は内部のいずれかとして定義され得る。

【0087】

内部同期要求がＩＰＵ同期コントローラ５５で受信され、その同期要求の同期ゾーンがレジスタ５０１において外部同期ゾーンとして定義されている場合、ＩＰＵ同期コントローラ５５は、それに応答して、外部同期要求をＧＳＰ５８に、その同期に特定の同期ゾーンと関連するＧＳＰ５８のインタフェース上で提供する。図５に示されるように、ＧＳＰ５８は、幾つかのインタフェース（ＩＳ０～ＩＳ２９と記される）を有し、その各々は、処理ユニット２ａに提供される同期ゾーンの１つと関連する。同期コントローラ５５は、内部同期要求と同じ同期ゾーンと関連するインタフェース（ＩＳ０～ＩＳ２９）の１つを経由して外部同期要求を提供する。それに応答して、ＧＳＰ５８は、外部同期肯定応答を返信し、これは、外部同期要求が提供されたときに経由したものと同じインタフェースＩＳ０～ＩＳ２９の１つのインタフェースを経由して送られる。ＧＳＰ５８から返信された外部同期肯定応答に応答して、同期コントローラ５５は、内部同期肯定応答を処理ユニット２ａにおける各タイル４に出力する。

【0088】

特定の同期ゾーンと関連する内部同期要求がＩＰＵ同期コントローラ５５で受信されると、その同期ゾーンがレジスタ５０１において内部同期ゾーンとして定義されている場合、ＩＰＵ同期コントローラ５５は、内部同期肯定応答を処理ユニット２ａのタイル４に送らせる。ＩＰＵ同期コントローラ５５は、ＧＳＰ５５からの外部同期肯定応答を待つことなくこの動作を実行する。しかしながら、ＩＰＵ同期コントローラ５５は、外部同期要求信号をＧＳＰ５８にも渡し得、それにより同期ゾーンと関連するＧＳＰ５８のインタフェースでアサートされる。これにより、ＧＳＰ５８は、その同期のトレースデータを記録することができる。

【0089】

内部同期要求及び内部同期肯定応答を送信及び受信するために、ＩＰＵ同期コントローラ５５は、複数のワイヤセットを含み、各ワイヤセットは、異なる同期ゾーンと関連する。各ワイヤセットは、少なくとも、各同期ゾーンの内部同期要求が受信される同期要求ワイヤと、各同期ゾーンの内部同期肯定応答がタイル４に送られる同期肯定応答ワイヤとを含む。

【0090】

外部同期要求及び外部同期肯定応答を送信及び受信するために、ＩＰＵ同期コントローラ５５は、複数のワイヤセットを含み、各ワイヤセットは、異なる同期ゾーンと関連する。各ワイヤセットは、ＧＳＰ５８のインタフェースＩＳ０～ＩＳ２９の異なる１つとも関連し、外部同期要求をＧＳＰ５８に渡し、外部同期肯定応答を各同期ゾーンのＧＳＰ５８から受信するために使用される。

【0091】

各タイル４がいずれの同期ゾーンに参加すべきかを示すことを保証するために、個々の各タイル４は、処理ユニット２ａに定義された同期ゾーンの１つとそれぞれ関連する複数の専用同期要求ワイヤも有する。各タイル４は、特定の同期ゾーンと関連するバリア同期に参加すべき場合、その同期ゾーンと関連する同期要求ワイヤ上でタイル同期要求を発行する。各タイル４は、処理ユニット２ａに定義された同期ゾーンの１つとそれぞれ関連する複数の専用同期肯定応答ワイヤも有する。各タイル４は、同期ゾーンの同期要求ワイヤ上で大利得同期要求を発行した後、その同期ゾーンと関連する同期肯定応答ワイヤ上で同期コントローラ５５から内部同期肯定応答を受信する。それに応答して、タイル４は、バリア同期に続く交換フェーズに進む。

【0092】

図６を参照すると、図６は、アプリケーションの一例の実施形態によるタイル４の一例を示す。タイル４は、実行ユニット５２によって実行される命令及び命令を実行するとき、実行ユニット５２が動作を実行するように構成されるデータの両方を記憶するメモリ５１を含む。メモリ５１は、その各タイル４のローカルプログラムを含み、そのローカルプログラムは、実行ユニット５２によって実行される命令を含む。各タイル４の命令（又はコード）セットは、タイル４がバリア同期に参加すべき同期点の指示を含む。指示は、同期命令を含み、同期命令は、タイル４がローカルプログラムにおいて同期点に達したとき、各実行ユニット５２によって実行されるためのものである。後述するそのような各同期命令は、各タイル４の実行ユニット５２が所与の同期点に達したときに実行され、その同期点で実行されるべきバリア同期に関連して同期要求を同期コントローラに発行させる。

【0093】

タイル４は、同期ゾーンレジスタ５３を含み、同期ゾーンレジスタ５３は、処理ユニット２に定義される複数の同期ゾーンの各々について、タイル４が各同期ゾーンに属するか否かに関する指示を記憶する。同期ゾーンレジスタ５３は、ビットマップを含み、各ビットは、タイル４が複数の同期ゾーンのうちの異なる同期ゾーンに属するか否かを示す。

【0094】

属する同期ゾーンを変更するために、タイル４の実行ユニット５２は、同期ゾーンレジスタ５３に保持された指示を変更する命令を実行し得る。幾つかの実施形態では、処理ユニット２ａの各タイル４が属する同期ゾーンは、特定のアプリケーションにおいて固定される。他の実施形態では、アプリケーションの実行中、処理ユニット２ａの１つ又は複数のタイル４の実行ユニット５２は、レジスタ５３に保持された同期ゾーン指示を変更する命令を実行して、属する同期ゾーンを変更する。

【0095】

タイル４は、データ出力インタフェース５４を含み、データ出力インタフェース５４は、内部交換フェーズ中、同じ処理ユニット２ａに属する他のタイル４にデータを送り、外部交換フェーズ中、デバイス５００ａ外部の宛先にデータを送るために使用される。タイル４は、データ入力インタフェース５９を含み、データ入力インタフェース５９は、内部交換フェーズ中、同じ処理ユニット２ａに属する他のタイル４からデータを受信し、外部交換フェーズ中、デバイス５００ａ外部のソースからデータを受信するために使用される。

【0096】

タイル４は、複数の同期出力インタフェース６０を含み、同期出力インタフェース６０は、タイル同期要求状態をタイル４から内部同期コントローラ５５に向けて出力するために使用される。タイル４は、内部同期肯定応答を同期コントローラ５５から受信し、実行ユニット５２に通知するための複数の同期入力インタフェース６１も含む。各同期出力インタフェース６０は、異なる同期ゾーンと関連し、関連する同期ゾーンのタイル同期要求を対応する同期要求ワイヤ上で送るために使用される。各同期入力インタフェース６１は、異なる同期ゾーンと関連し、関連する同期ゾーンの内部同期肯定応答を対応する同期肯定応答ワイヤ上で受信するために使用される。簡潔にするために、タイル４は、２つのみの同期出力インタフェース６０及び２つの同期入力インタフェース６１のみを含んで示されているが、実際には、タイル４は、３つ以上（例えば、３０個）の各タイプのインタフェース６０、６１を含むであろう。

【0097】

タイル４は、関連する同期要求ワイヤの状態を、その同期ゾーンの対応する同期肯定応答ワイヤの状態の逆に設定することにより、同期ゾーンへのタイル同期要求を出力するように構成される。例えば、特定の同期ゾーンの内部同期肯定応答信号がローに設定される場合、タイル同期要求をアサートするために、対応する同期要求ワイヤ上の信号は、ハイに設定される。逆に、特定の同期ゾーンの内部同期肯定応答信号がローに設定される場合、タイル同期要求をアサートするために、対応する同期要求ワイヤ上の信号は、ハイに設定される。

【0098】

図７を参照すると、図７は、複数のタイル同期要求がタイル４によって発行される時系列を示す。示される同期要求及び肯定応答信号は、タイル４が参加するように構成された、「ｚ」と記される特定の同期ゾーンに対するものである。したがって、考察される同期要求ワイヤ、出力インタフェース６０、同期肯定応答ワイヤ及び入力インタフェース６１は、同期ゾーンｚのものである。

【0099】

まず、タイル４の同期肯定応答ワイヤの状態は、ローに保持される。タイル４の実行ユニット５２は、同期命令を実行して、タイル同期要求（即ちｒｅｑ１）を同期要求ワイヤ上でアサートさせる。出力インタフェース６０の回路は、同期要求ワイヤの状態を同期肯定応答ワイヤの状態の逆に設定することにより、タイル同期要求（即ちｒｅｑ１）を発行させる。肯定応答ワイヤは、ロー状態に保持されるため、タイル同期要求は、同期要求ワイヤの状態をハイに設定することによって発行される。タイル同期要求は、ローからハイへの同期要求信号の遷移によって表される。

【0100】

タイル同期要求のアサート後のある時点において、内部同期肯定応答（即ちａｃｋ１）がタイル４の入力インタフェース６１で受信される。内部同期肯定応答は、同期肯定応答ワイヤが状態を変えるとき、即ち受信された同期肯定応答におけるエッジが検出されるときに検出される。タイル同期要求「ｒｅｑ１」の発行に続いて、タイル４の同期要求ワイヤは、ハイ状態に保持される。同期肯定応答ワイヤもハイ状態に設定されると、内部同期肯定応答「ａｃｋ１」がタイル４で受信される。「ａｃｋ１」の受信を反映した遷移が生じると、同期要求ワイヤ及び同期肯定応答ワイヤは、両方ともハイ状態に保持される。両方のワイヤが同じ状態に保持されるため、タイル同期要求（即ちｒｅｑ１）は、もはやアサートされない。ａｃｋ１が受信される遷移点が受信され、したがってｒｅｑ１がデアサートされるポイントも反映する。

【0101】

ａｃｋ１が受信された後、実行ユニット５２は、交換フェーズに移り、交換フェーズにおいて１つ又は複数の送信命令を実行して、データをメモリ５１からデータ出力インタフェース５４を経由して送らせ得る。

【0102】

更なるバリア同期に参加するために、実行ユニット５２は、更なる同期命令を実行して、更なるタイル同期要求（即ちｒｅｑ２）を発行させる。この場合、対応する同期肯定応答ワイヤは、ハイ状態に設定されるため、更なるタイル同期要求（即ちｒｅｑ２）は、同期要求ワイヤをロー状態に設定することによって発行される。同期肯定応答ワイヤがローに設定されるときである、対応する肯定応答（即ちａｃｋ２）が受信されるまで、タイル同期要求は、アサートされたままである。

【0103】

ａｃｋ２の受信に続いて、実行ユニット５２は、同期要求ワイヤを設定することによって発行される次のタイル同期要求（即ちｒｅｑ３）をハイ状態に設定させる更なる同期命令を実行することに進む。このタイル４の同期要求は、ａｃｋ３の受信を示す、同期肯定応答ワイヤもハイ状態に設定されるまでアサートされたままである。

【0104】

図６に示されるように、実行ユニット５２に加えて、同期ゾーンレジスタ５３の値を使用して、同期要求ワイヤの状態を制御することもできる。同期ゾーンレジスタ５３内の値に応じた同期要求ワイヤの状態の制御は、タイル４がその特定の同期ゾーンに属さず、参加するように構成されない場合でも、特定の同期ゾーンのバリア同期を進めさせることができる。特定の同期ゾーンについて、同期ゾーンレジスタ５３が、タイル４がその同期ゾーンに属さないという指示を含むと考える。その場合、その特定の同期ゾーンの同期出力インタフェース６０は、タイル４がその同期ゾーンに属さないというレジスタ５３における指示に応答して、タイル同期要求を出力するように構成される。レジスタ５３における指示が、タイル４がその同期ゾーンに属さないというようなものである限り、同期出力インタフェース６０は、実行ユニット５２の活動を問わず、タイル同期要求を引き続き出力する。実行ユニット５２は、計算フェーズ中、計算を実行する追加の命令を引き続き実行し得るか、又は他の同期ゾーンのバリア同期に参加する同期命令を実行し得る。このようにして、タイル４は、図６のタイル４が参加していない同期ゾーンに属する他のタイル４の計算－交換サイクルと非同期で動作し得る。

【0105】

図８Ａを参照すると、図８Ａは、一例の同期出力インタフェース６０を示す。同期出力インタフェース６０は、内部同期肯定応答信号を反転させて、タイル４が、インタフェース６０と関連する同期ゾーンに参加していないとき、タイル同期要求を提供するために出力し得る信号を提供するように構成されたインバータ８２を含む。同期出力インタフェース６０は、マルチプレクサ８１を含み、マルチプレクサ８１は、レジスタ５３内の指示に応じて制御されて、インバータ８２によって供給される内部同期肯定応答の反転形態を出力するか、又は実行ユニット５２による同期命令の実行によって制御される同期信号を出力するかいずれかを選択する。

【0106】

タイル４が、図８Ａに示されるインタフェース６０と関連する同期ゾーンに参加しない場合、タイル４が参加しないというレジスタ５３における指示を反映した制御信号がマルチプレクサ８１で受信され、内部同期肯定応答の反転形態を選択するようにマルチプレクサ８１を制御する。インタフェース６０は、内部同期肯定応答のこの反転形態を同期要求ワイヤ上で出力する。内部同期肯定応答の反転形態は、アサートされたタイル同期要求を反映するため、このようにして、タイル４がその同期ゾーンに参加していない場合、実行ユニット５２の活動を問わず、その同期ゾーンのタイル同期要求が続けてアサートされる。

【0107】

タイル４が、図８Ａに示されるインタフェース６０と関連する同期ゾーンに参加する場合、タイル４が参加するというレジスタ５３における指示を反映した制御信号がマルチプレクサ８１で受信され、同期要求ワイヤの状態が実行ユニット５２によって制御されるようにマルチプレクサ８１を制御する。この実行ユニット５２は、同期信号を提供し、タイル同期要求をアサートするためにこの同期信号をハイに設定し、同期要求をデアサートするために同期信号をローに設定する。ＸＯＲゲート８３を使用して、同期要求を同期コントローラ５５にシグナリングするためのシグナリング方式に従ってタイル同期要求を提供する。ＸＯＲゲート８３は、内部同期肯定応答信号を受信し、実行ユニット５２が同期制御信号をアサートしていない場合にこの同期肯定応答を出力するか、又は実行ユニットが同期制御信号をアサートしている場合に内部同期肯定応答の反転形態を出力する。このようにして、マルチプレクサ８１がＸＯＲゲート８３から出力を選択するように制御される場合、マルチプレクサ８１、したがって出力インタフェース６０は、実行ユニット５２によってタイル同期要求を出力するように制御された場合、タイル同期要求を出力する。タイル同期要求を発行するために、実行ユニット５２は、同期命令を実行し、それによりインタフェース６０から出力される同期要求ワイヤの状態を同期肯定応答ワイヤの現在状態の逆に設定させる。

【0108】

一例の同期入力インタフェース６１を示す図８Ｂを参照すると、同期入力インタフェース６１は、内部同期肯定応答信号を受信し、この信号の状態に応じて同期肯定応答パルスを実行ユニット５２に出力する。一例の同期入力インタフェース６１は、任意の同期ゾーンと関連し得、異なる同期ゾーンの各同期入力インタフェース６１は、同じ回路を含む。一例の同期入力インタフェース６１は、図８Ａに示される一例の同期出力インタフェース６０と同じ同期ゾーンと関連し得る。

【0109】

インタフェース６１は、フリップフロップ８５を含み、フリップフロップ８５は、インタフェース６１で受信された内部同期肯定応答信号の状態を記憶する。フリップフロップ８５は、このラッチされた状態を出力する。インタフェース６１は、ＸＯＲゲート８６も含み、ＸＯＲゲート８６は、１つの入力として同期肯定応答ワイヤの状態を受信し、別の入力としてフリップフロップ８５の出力を受信する。ＸＯＲゲート８６は、これらの２つの入力が異なる場合、ハイ信号を出力する。インタフェース６１の同期肯定応答ワイヤの状態が変わる場合、この同期肯定応答ワイヤの状態は、一時的にフリップフロップ８５の出力と一致しないことになる。その結果、ＸＯＲゲート８６は、１つのハイ入力及び１つのロー入力を受信し、その結果、ハイ信号を出力する。１クロックサイクル後、フリップフロップ８５の状態が、同期肯定応答ワイヤの更新された状態に一致するように更新された場合、フリップフロップ８５の出力は、同期肯定応答ワイヤの状態と一致することになる。その結果、ＸＯＲゲート８６は、ロー信号を出力する。このようにして、インタフェース６１は、受信した同期肯定応答信号のエッジに応答してパルス（同期肯定応答パルス）を提供する。同期肯定応答パルスは、インタフェース６１から実行ユニット５２に出力される。実行ユニット５２は、同期肯定応答パルスに対応する同期ゾーンの同期命令を実行した場合、この同期肯定応答パルスを待っている間にストールする。同期肯定応答パルスの受信に応答して、実行ユニット５２は、バリアを通過して交換フェーズに進み、交換フェーズでは、データは、そのタイル４と他のタイル４との間で交換される。実行ユニット５２がそのような同期命令を実行しておらず、同期肯定応答パルスと関連する同期ゾーンに参加していないとして同期ゾーンレジスタ５３で示されているタイル４の一部である場合、実行ユニット５２は、同期肯定応答パルスを無視する。

【0110】

同様に図８Ｂに示されているように、インタフェース６１で受信された内部同期肯定応答信号は、同期入力インタフェース６１と関連する対応する同期出力インタフェース６０にも提供される。図８Ａに示されるように、この内部同期肯定応答信号は、入力としてＸＯＲゲート８３及びインバータ８２の両方に提供され、このようにしてタイル同期要求信号を提供するために使用される。

【0111】

処理ユニット２ａにおける各タイル４は、同様に動作して、同期肯定応答ワイヤの状態に応じてタイル同期要求をアサートする。集計回路が処理ユニット２ａに提供されて、タイル４によって出力されたタイル同期要求を集計して、同期コントローラ５５に提供される内部同期要求を提供する。集計回路は、各同期ゾーンに対してそのような集計を実行して、各同期ゾーンの集計同期要求状態を提供する。集計回路は、各タイル４のタイル同期要求状態の状態を変えたことに応答して、集計信号が状態を変えるように、タイル同期要求出力の状態を集計するように構成される。例えば、処理ユニット２における特定の同期ゾーンの各タイル４の同期要求ワイヤの状態がロー状態に設定される場合、集計信号もローになる。集計回路は、その同期ゾーンのタイル同期要求ワイヤの全ての状態がハイ状態に設定されることに応答して、集計信号に状態をハイ状態に変えさせる。

【0112】

図９を参照すると、図９は、タイル同期要求が処理ユニット２ａにわたってどのように集計されるかについての一例を示す。示されるように、タイル４は、対で配置され（「対タイル」と呼ばれる）、対は、列に配置される。集計回路は、回路９１０及び回路９２０のセットを含む。各対タイルは、関連するタイル４からの同期要求を集計するように構成された回路９１０のセットと関連する。回路９１０の各セットは、同期要求状態を同期ネットワークの上流から受信し、この状態を、関連する対タイル４によって出力された同期要求状態と集計する。列間において、回路９２０は、異なる列から集計された同期要求状態を受信するように構成される。

【0113】

説明したように、集計回路９１０、９２０は、その同期ゾーンの内部同期肯定応答信号（同期コントローラ５５によって出力される）の状態に応じて同期要求状態の集計を実行するように構成される。

【0114】

図１０を参照すると、図１０は、内部同期肯定応答を処理ユニット２ａの異なるタイル４及び集計回路９１０、９２０にどのように分散させ得るかを示す。より詳細に説明するように、同期コントローラ５５は、内部同期要求の受信に応答して内部同期肯定応答信号の状態を変更する。

【0115】

示されるように、内部同期肯定応答信号は、タイル４、集計回路９１０及び集計回路９２０の全てに提供される。同期コントローラ５５によって出力された内部同期肯定応答信号は、タイル４及び回路９１０、９２０に信号を分配するために使用される全ての同期肯定応答ワイヤ上で同じ状態で提供される。

【0116】

図１１を参照すると、図１１は、一例の実施形態による一例の集計回路９１０を示す。集計回路９１０は、ＯＲゲート１１００及びＡＮＤゲート１１１０を含む。各ゲート１１００、１１１０は、回路９１０と関連する２対のワイヤ４の各々から同期要求状態を受信する。各ゲート１１００、１１１０は、関連する列の更に上のタイル４の集計された同期要求状態を反映した上流同期要求信号を更に受信する。

【0117】

回路９１０は、マルチプレクサ１１２０を含み、マルチプレクサ１１２０は、内部同期肯定応答信号に応じて制御されて、ＯＲゲート１１００の出力又はＡＮＤゲート１１１０の出力のいずれかを選択する。内部同期肯定応答信号がハイである場合、ＯＲゲート１１００が選択される一方、内部同期肯定応答信号がローである場合、ＡＮＤゲート１１１０が選択される。この選択の結果として、回路９１０は、回路９１０で受信された全てのタイル同期要求（即ちタイル４及び上流同期要求信号の両方からの信号）が内部同期肯定応答信号とは逆の状態を有する場合、内部同期肯定応答信号とは逆の信号のみを出力する。例えば、内部同期肯定応答信号がハイである場合、ＯＲゲート１１００が選択され、したがってＯＲゲート１１００への全ての入力がローになるまで、回路９１０によって出力される同期要求状態もハイになる。他方で、内部同期肯定応答信号がローである場合、ＡＮＤゲート１１１０が選択され、したがってＡＮＤゲート１１１０への全ての入力がハイになるまで、回路９１０によって出力されるタイル同期要求状態もローになる。

【0118】

回路９１０の複数のインスタンスが一緒に連結されて、列の集計同期要求状態を提供する。

【0119】

図１２を参照すると、図１２は、集計同期要求状態をタイル４の列１２００にどのように提供し得るかを示す。回路９１０ｂ～ｅの各セットは、図１１に示されるように、その関連するタイル４によって出力されたタイル同期要求状態を受信し、回路９１０の隣接セットによって提供される集計同期要求状態（上流同期要求状態とも呼ばれる）を更に受信するように構成される。例えば、回路９１０ｂは、回路９１０ａによって出力された上流同期要求状態を受信し、回路９１０ｃは、回路９１０ｂによって出力された上流同期要求状態を受信し、以下同様である。回路９１０ａは、列１２００の上部に配置され、その上にもはや集計回路９１０が配置されないため、回路９１０ａは、上流同期要求状態としてインバータ１２１０の出力を受信する。インバータ１２１０は、同期肯定応答信号を反転させ、そうするに当たり、出力として、アサートされた同期要求信号を提供する。回路９１０ａ～ｅの各セットは、関連するタイル４からアサートされたタイル同期要求を受信し、列１２００内のより高いところからアサートされた同期要求を受信すると、アサートされた同期要求を出力することになる。このようにして、全てのタイル４もアサートされた同期要求信号を提供すると、回路９１０ｅによって出力される集計も、同じアサートされた同期要求信号になる。

【0120】

図１３を参照すると、図１３は、一例の集計回路９２０を示すと共に、回路９２０が異なる列の同期要求状態をどのように集計するかを示す。回路９１０と同様に、回路９２０は、ＯＲゲート１３００及びＡＮＤゲート１３１０を含む。ＡＮＤゲート１３１０及びＯＲゲート１３００は、両方とも入力として集計同期要求状態を複数の列のうちの２つの列から受信すると共に、更なる集計同期要求状態を受信する。更なる集計同期要求状態は、列に直交して延びるデータ交換配線方向において状態が集計されるため、図１３では「交換集計同期要求状態」として示されている。交換集計同期要求状態は、同期ネットワークの上流にある回路９２０の更なるインスタンスによって出力され得るか、又は上流にある回路９２０の更なるインスタンスが存在しない場合、内部同期肯定応答信号の反転形態によって提供され得る。

【0121】

回路９２０は、マルチプレクサ１３２０を含み、マルチプレクサ１３２０は、内部同期肯定応答信号に応じて制御されて、ＯＲゲート１３００の出力及びＡＮＤゲート１３１０の出力のうちから一方を選択する。内部同期肯定応答信号がハイである場合、ＯＲゲート１３００が選択される一方、内部同期肯定応答信号がローである場合、ＡＮＤゲート１３１０が選択される。この選択の結果として、回路９２０は、回路９２０で受信された集計同期要求状態（即ち関連する両方の列からの集計同期要求状態及び交換集計同期要求状態）の全てが内部同期肯定応答信号の逆の状態を有する場合、内部同期肯定応答信号の逆である信号のみを出力する。例えば、内部同期肯定応答信号がハイである場合、ＯＲゲート１３００が選択され、したがってＯＲゲート１３００への全ての入力がローでない限り、回路９２０によって出力される集計同期要求状態もハイである。他方で、内部同期肯定応答信号がローである場合、ＡＮＤゲート１３１０が選択され、したがってＡＮＤゲート１３１０への全ての入力がハイでない限り、回路９２０によって出力される集計同期要求状態もローである。

【0122】

回路９２０の複数のインスタンスは、一緒に連結されて集計同期要求状態を処理ユニット２ａに提供する。回路９１０のインスタンス及び回路９２０のインスタンスによって実行される集計の結果として、提供される集計同期要求状態は、タイル４の全てが同期要求出力信号を適宜設定している場合に内部同期要求を表す。

【0123】

図１４Ａを参照すると、図１４Ａは、同期コントローラ５５内の回路を示す。図１４Ａは、単一の同期ゾーンと関連する同期コントローラ５５に提供される回路を示す。しかしながら、同期コントローラ５５は、各同期ゾーンにそのような回路の別個のインスタンスを含むことが認識されるであろう。同期コントローラ５５内の回路は、内部同期要求の受信に応答して内部同期肯定応答を提供する。同期コントローラ５５の回路は、ＧＳＰ５８とも通信して、外部同期要求及び肯定応答信号を送信及び受信する。外部同期要求及び肯定応答信号は、図１４Ｂを参照してより詳細に説明される代替の同期シグナリング方式に従って提供される。

【0124】

レジスタ５０１がＧＳＰ５８に提供され、処理ユニット２ａにサポートされる各同期ゾーンについて、これらのゾーンのいずれが内部として構成され（処理ユニット２ａのタイル４のみを含む）、いずれが外部として構成される（他の処理ユニット２のタイル４も含む）かを示す。

【0125】

回路が図１４Ａに示される同期ゾーンが内部として構成される場合、そのようなことを示す信号（「内部同期有効化」信号として示されている）は、ＧＳＰ５８の回路によってＯＲゲート１４４０に提供される。したがって、ＯＲゲート１４４０は、ハイ信号をマルチプレクサ１４５０に出力する。信号は、内部同期要求状態（即ちコントローラ５５で受信された集計同期要求状態）を出力するようにマルチプレクサ１４５０を制御するために使用される。したがって、内部同期肯定応答状態は、内部同期要求状態と同じ状態であるように設定される。このようにして、同期ゾーンが内部であるように構成される場合、同期コントローラ５５は、内部同期肯定応答状態を内部同期要求状態と同じに設定することにより、内部同期要求に対して即座に肯定応答する。

【0126】

回路が図１４Ａに示される同期ゾーンが外部として構成される場合、内部同期有効化信号は、ローに設定され、したがって、ＯＲゲート１４４０の出力は、ＧＳＰ５８が外部同期肯定応答信号を提供するまでローに設定されることになる。外部同期肯定応答がＧＳＰ５８から受信される前、同期コントローラ５５は、外部同期要求をＧＳＰ５８に提供する。

【0127】

外部同期要求及び同期肯定応答は、タイル同期要求及び肯定応答並びに内部同期要求及び肯定応答に使用される方式（図７に例示される）と異なる同期方式に従って表される。図１４Ｂを参照すると、図１４Ｂは、外部同期要求及び肯定応答をシグナリングするための方式を示す。この図は、同期ネットワークにおける下流伝播ノードと上流伝播ノードとの間の同期ハンドシェークの一例を示す。下流伝播ノードは、例えば、あるチップ５００上のＧＳＰ５８であり得る一方、上流伝播ノードは、別のチップ５００上のＧＳＰ５８である。

【0128】

図１４Ｂは、外部同期要求信号の状態及び外部同期肯定応答信号の状態を示す。これらは、それぞれ別個のワイヤで提供され、したがって、信号の状態は、ワイヤの状態を反映する。同期ハンドシェークの開始時、下流伝播ノードは、外部同期要求信号をハイに設定することによって外部同期要求（１．アサートされた同期要求として示されている）を提供する。これは、外部同期要求を上流伝播ノードで検出させる。下流伝播ノードは、外部同期肯定応答を受信するまで外部同期要求をアサートされた状態に保つことになる。実際に、下流伝播ノードは、外部同期肯定応答を受信するまでストールする。上流伝播ノードは、外部同期要求に応答して、外部同期肯定応答信号をハイに設定することによって外部同期肯定応答（２．アサートされた同期肯定応答として示されている）を提供する。これは、外部同期肯定応答を下流伝播ノードで検出させる。下流伝播ノードは、外部同期肯定応答に応答して、外部同期要求信号をローに設定することによって外部同期要求（３．デアサートされた同期要求として示されている）をデアサートする。上流伝播ノードは、同期要求信号がデアサートされていることを検出し、同期要求信号のデアサートに応答して、外部同期肯定応答信号の状態をローに設定することによって外部同期肯定応答（４．デアサートされた同期肯定応答として示されている）をデアサートする。外部同期肯定応答信号がデアサートされた状態で、同期ネットワークの２つのノード間の同期ハンドシェークが完了する。

【0129】

同期コントローラ５５は、内部同期要求を外部同期要求に変換し、外部同期肯定応答を内部同期肯定応答に変換するための回路を含む。回路は、ＸＯＲゲート１４１０を含み、ＸＯＲゲート１４１０は、内部同期要求から外部同期要求を生成するための回路の一部である。ＸＯＲゲート１４１０は、１つの入力として処理ユニット２ａの集計同期要求状態を受信し、別の入力として内部同期肯定応答信号の現在状態を受信する。ＸＯＲゲート１４１０は、この集計同期要求状態と同期肯定応答状態とが不一致である場合、ハイ信号（同期要求を示す）を出力する。そのような不一致は、タイル同期要求が処理ユニット２ａの全てのタイル４によってアサートされたことを示す。ハイ信号がＸＯＲゲート１４１０から出力される場合、これは、ＯＲゲート１４２０に提供され、これに応答して、ＯＲゲート１４２０もハイ信号を発行し、これは、ＡＮＤゲート１４３０に提供される。ＡＮＤゲート１４３０は、１つの入力としてＯＲゲート１４２０の出力を受信し、別の入力として外部同期肯定応答信号の反転状態を受信する。したがって、ＡＮＤゲート１４３０は、外部同期肯定応答信号が現在ローである（外部同期肯定応答が現在アサートされていないことを示す）場合、ハイ信号のみを出力する。ＡＮＤゲート１４３０の出力は、外部同期要求信号をＧＳＰ５８に提供する。

【0130】

以下で図１７に関連してより詳細に説明するように、ＧＳＰ５８は、外部同期要求及び肯定応答をシステム５５０内の追加のＧＳＰ５８と交換するように構成される。このプロセスに続いて、ＧＳＰ５８は、外部同期肯定応答信号を提供し、これは、インバータ１４６０及びＯＲゲート１４４０に提供される。インバータ１４６０は、外部同期肯定応答信号（この時点ではハイに設定されている）を反転させてロー信号を生成し、これは、ＡＮＤゲート１４３０に提供される。それに応答して、ＡＮＤゲート１４３０は、ロー信号を出力し、外部同期要求をデアサートさせる。ＯＲゲート１４４０は、ハイ出力をマルチプレクサ１４５０に提供する。この信号は、内部同期要求状態がマルチプレクサ１４５０から出力されるようにマルチプレクサ１４５０を制御するために使用される。したがって、外部同期肯定応答信号に応答して、マルチプレクサ１４５０は、内部同期肯定応答状態を内部同期要求状態と同じに設定するように構成され、それにより内部同期肯定応答をタイル４に送らせる。

【0131】

図１５を参照すると、図１５は、タイル４の異なる群が３つの異なる同期ゾーンにどのように加入し得るかを示す。図１５は、これらの３つの同期ゾーンのレジスタ５３の各々を示す。示されるように、タイル４ａ及びタイル４ｂのレジスタ５３は、第１の同期ゾーン（「Ｚ１」と記される）及び第３の同期ゾーン（「Ｚ３」と記される）に属するが、第２の同期ゾーン（「Ｚ２」と記される）に属さない。同様に示されるように、タイル４ｃ及び４ｄのレジスタ５３は、第２の同期ゾーン（「Ｚ２」と記される）及び第３の同期ゾーン（「Ｚ３」と記される）に属するが、第１の同期ゾーン（「Ｚ１」と記される）に属さない。図１５に示される同期集計回路１５００は、上述した集計回路９１０及び９２０を含み得る。

【0132】

実際には、処理ユニット２の３つ以上のタイル４が各同期ゾーンに参加する可能性が高いが、図１５では、Ｚ１は、２つのタイル４ａ、４ｂの群１５１０ａを含むものとして示され、Ｚ２は、２つのタイル４ｃ、４ｄの群１５１０ｂを含むものとして示されている。

【0133】

タイル４ｃ及び４ｄは、Ｚ１に属さないため、これらのタイル４ｃ、４ｄは、Ｚ１と関連する同期要求ワイヤ上でタイル同期要求を継続的にアサートする。これらの同期要求は、図１５においてＳＲＺ１として示されている。上述したように、実施形態では、タイル同期要求のアサートは、関連する同期要求ワイヤの状態を関連する同期肯定応答ワイヤの状態に設定することによって表される。

【0134】

タイル４ａ及び４ｂは、Ｚ１に属するため、これらのタイル４ａ、４ｂは、コンパイルされたコードセットにおいてＺ１と関連するバリア同期に達した場合にのみ、Ｚ１の同期要求ワイヤ上でタイル同期要求をアサートする。この時点において、各タイル４ａ、４ｂの実行ユニット５２は、演算子としてＺ１の指示を取って同期命令を実行し、それによりＺ１と関連するタイル４の同期要求ワイヤ上でタイル同期要求をアサートさせる。

【0135】

Ｚ１に属するタイル４ａ、４ｂがバリア同期に達すると、処理ユニット２ａにおける全てのタイル４（Ｚ１に属さないものも含む）は、Ｚ１のタイル同期要求をアサートする。同期集計回路１５００は、タイル同期要求を集計して、Ｚ１の内部同期要求（ＡＺ１として示されている）を同期コントローラ５５に提供する。

【0136】

図１６を参照すると、図１６は、内部同期肯定応答がタイル４にどのように返信されるかを示す。図１６に示される同期分配配線は、内部同期肯定応答をタイル４に提供するための、図１０に示される配線を含み得る。ＡＺ１の受信に応答して、同期コントローラ５５は、Ｚ１と関連する内部同期肯定応答信号（ＳＡＺ１に示されている）をアサートする。ＳＡＺ１は、同期分配配線１６００によってタイル４ａ～ｄの各々に提供される。この内部同期肯定応答信号の受信に応答して、タイル４ａ、４ｂの実行ユニット５２は、バリア同期を通過し、交換フェーズに進む。交換フェーズが内部交換フェーズである場合、タイル４ａ、４ｂの実行ユニット５２の１つ又は複数は、命令を実行してタイル４ａ及び４ｂ間でデータを交換する。交換フェーズが外部交換フェーズである場合、タイル４ａ、４ｂの実行ユニット５２の１つ又は複数は、命令を実行して、デバイス５００ａ外部のデバイスとデータを交換する。

【0137】

ＳＲＺ１が、Ｚ２に属するタイル４ｃ、４ｄで受信された場合、これらのタイル４ｃ、４ｄの実行ユニット５２は、ＳＲＺ１に応答して何らの行動も取らず、Ｚ１の計算及び交換サイクルに対して非同期で動作し続ける。

【0138】

再び図１５を参照して、Ｚ２を有する状況を考える。タイル４ａ及び４ｂは、Ｚ２に属さないため、これらのタイル４ａ、４ｂは、Ｚ２と関連する同期要求ワイヤ上でタイル同期要求を継続的にアサートする。この同期要求は、図１５においてＳＲＺ２として示されている。

【0139】

タイル４ｃ及び４ｄは、Ｚ２に属するため、これらのタイル４ｃ、４ｄは、コンパイルされたコードセットにおいてＺ２と関連するバリア同期に達した場合にのみ、Ｚ２の同期要求ワイヤ上でタイル同期要求をアサートする。この時点において、タイル４ｃ、４ｄの実行ユニット５２は、それぞれ演算子としてＺ２の指示を取って同期命令を実行する。そのような各同期命令は、各タイル４における論理にＺ２の同期要求ワイヤ上で内部同期要求をアサートさせる。

【0140】

Ｚ２に属するタイル４ｃ、４ｄがバリア同期に達すると、処理ユニット２ａにおける全てのタイル４（Ｚ２に属さないものも含む）は、Ｚ２のタイル同期要求をアサートする。同期集計回路１５００は、Ｚ２の集計同期要求（ＡＺ２として示されている）を同期コントローラ５５に提供する。

【0141】

再び、Ｚ２同期への同期肯定応答がタイル４にどのように返信されるかを示す図１６を参照する。ＡＺ２の受信に応答して、同期コントローラ５５は、Ｚ２と関連する内部同期肯定応答信号（ＳＡＺ２として示されている）をアサートする。ＳＡＺ２は、同期分配配線１６００によって各タイル４ａ～ｄに提供される。この同期肯定応答信号の受信に応答して、タイル４ｃ、４ｄの実行ユニット５２は、バリア同期を通過し、交換フェーズに進む。交換フェーズが内部交換フェーズである場合、タイル４ｃ、４ｄの実行ユニット５２の１つ又は複数は、命令を実行してタイル４ｃ及び４ｄ間でデータを交換する。交換フェーズが外部交換フェーズである場合、タイル４ｃ、４ｄの実行ユニット５２の１つ又は複数は、命令を実行して、デバイス５００ａ外部のデバイスとデータを交換する。

【0142】

再び図１５を参照して、Ｚ３を有する状況を考える。示されるように、処理ユニット２ａのタイル４ａ～ｄの各々では、各レジスタ５３は、タイル４がＺ３に属することを示す。その結果、タイル４ａ～ｄの各々は、Ｚ３と関連するバリア同期に達した場合、タイル同期要求を発行する。このバリアに達すると、各タイル４の実行ユニット５２は、演算子としてＺ３の指示を取って同期命令を実行し、それによりタイル同期要求を各タイル４の同期要求ワイヤ上で発行させる。同期集計回路１５００は、同期要求ワイヤの状態を集計し、内部同期要求（ＡＺ３）を同期コントローラ５５に提供する。図１６に示されるように、ＡＺ３の受信に応答して、同期コントローラ５５は、内部同期肯定応答を処理ユニット２ａにおける各タイル４ａ～ｄに返信させる。同期分配配線１６００は、内部同期肯定応答信号をＺ３と関連する同期肯定応答ワイヤ上でアサートさせる。これらのタイル４ａ～ｄは、全てＺ３に属するため、内部同期肯定応答に応答して、各タイル４ａ～ｄの実行ユニット５２は、バリア同期を通過し、交換フェーズに入る（内部交換フェーズ又は外部交換フェーズであり得る）。

【0143】

上述したように、同期コントローラ５５は、内部同期要求が受信された同期ゾーンが内部同期ゾーンとして構成される場合、外部同期要求をＧＳＰ５８に提供せずに同期要求に対して肯定応答する。しかしながら、同期ゾーンが外部同期ゾーンとして構成される場合、同期コントローラ５５は、外部同期要求をＧＳＰ５８に転送し、内部同期肯定応答をタイル４に転送する前に、ＧＳＰ５８から外部同期肯定応答を受信するのを待つ。ＧＳＰ５８自体は、外部同期要求が異なる外部同期ゾーンでどのように伝播されるべきかを示す異なる構成設定を含む。

【0144】

同期マスタノード、同期伝播ノード及びスレーブノードを含む同期ネットワークの概念を示すために、同期ゾーンの一例の同期ネットワーク７００を示す図１９を参照する。同期ネットワーク７００は、同期マスタ７１０と、複数の同期伝播ノード７２０ａ、７２０ｂ、７２０ｃとを含む。一例の実施形態では、同期マスタ７１０及び同期伝播ノード７２０ａ、７２０ｂ、７２０ｃの各々は、ＧＳＰ５８である。同期ネットワーク７００は、同期要求を発するスレーブノード７３０ａ、７３０ｂ、７３０ｃ、７３０ｄの複数のセットを更に含む。スレーブノード７３０ａ、７３０ｂ、７３０ｃ、７３０ｄは、一緒に、同期ネットワーク７００に定義された同期群を形成する。本明細書に記載の実施形態では、タイル４は、バリア同期のスレーブノードとして機能し、それらのスレーブノードを発端とする同期要求は、上述したタイル同期要求である。スレーブノードは、異なるセットに分割される。例えば、スレーブノード７３０ａの第１のセット、スレーブノード７３０ｂの第２のセット、スレーブノード７３０ｃの第３のセット及びスレーブノード７３０ｄの第４のセットがある。これらの実施形態では、スレーブノード７３０ａ、７３０ｂ、７３０ｃ、７３０ｄの各セットは、異なる処理ユニット２ａのタイル４である。各スレーブノードは、同期ネットワーク７００の上流で同期要求を発行する。スレーブノード群からの同期要求は、集計され、同期ネットワークのより高いノードに提供される。

【0145】

図１９に示されるように、同期マスタ７１０及び同期伝播ノード７２０ａ、７２０ｂ、７２０ｃの各々は、受信する各バリア同期の集計同期要求の送信元であるスレーブノードの関連する下流セットを有する。例えば、同期伝播ノード７２０ａは、スレーブノード７３０ａの第１のセットと関連する。同期マスタ７１０及び同期伝播ノード７２０ａ、７２０ｂ、７２０ｃがＧＳＰ５８である実施形態では、スレーブノードの各セットは、関連するＧＳＰ５８における同じチップ５００上のタイル４である。

【0146】

同期伝播ノード７２０ｂ、７２０ｃは、関連するスレーブノード７３０ｂ、７３０ｃから発せられた集計同期要求を受信するが、他の同期伝播ノードから同期要求を受信しない。関連するスレーブノード７３０ｂ、７３０ｃから発せられた同期要求の受信に応答して、各同期伝播ノード７２０ｂ、７２０ｃは、同期ネットワーク７００の上流同期要求を同期伝播ノード７２０ａに伝播させる。

【0147】

同期伝播ノード７２０ａは、同期要求を各下流ノードから受信するまで待つ。これらの下流ノードは、同期伝播ノード７２０ｂ、７２０ｃ及び同期伝播ノード７２０ａと関連するスレーブノード７３０ａのセットを含む。同期伝播ノード７２０ａは、各下流ノードから全ての同期要求を受信した場合、同期要求を同期マスタ７１０に発行する。

【0148】

同期マスタ７１０は、同期要求を各下流ノードから受信するまで待つ。これらの下流ノードは、同期伝播ノード７２０ａと、同期マスタ７１０と関連するスレーブノード７３０ｄのセットとを含む。同期マスタ７１０は、各下流ノードから全ての同期要求を受信した場合、同期肯定応答を同期伝播ノード７２０ａ及びスレーブノード７３０ｄに発行する。

【0149】

同期伝播ノード７２０ａは、同期マスタ７１０から同期肯定応答を受信すると、同期肯定応答を各下流同期伝播ノード７２０ｂ、７２０ｃ及び関連するスレーブノード７３０ａに発行する。同様に、同期伝播ノード７２０ｂ、７２０ｃは、これらの同期肯定応答の受信に応答して、同期肯定応答を関連するスレーブノード７３０ｂ、７３０ｃにそれぞれ発行する。同期ネットワーク７００の全てのスレーブノード７３０ａ～ｄは、同期肯定応答の受信に応答して、バリア同期を通過し、交換フェーズ中にデータを交換する。

【0150】

図１９における例は、同期マスタ７１０が同期要求を１つのみの下流同期伝播ノード７２０ａから受信する特定の構成の同期ネットワーク７００を示す。しかしながら、他の例では、同期マスタ７１０は、２つ以上の下流同期伝播ノードから同期要求を受信し得る。同様に、一例の同期伝播ノード７２０ａは、同期要求を２つの下流同期伝播ノード７２０ｂ、７２０ｃから受信するが、代替的に同期要求を異なる数の下流同期伝播ノードから受信し得る。

【0151】

図１７を参照すると、図１７は、複数のデバイス５００ａ～ｃを含むシステム５５０を示す。図１７は、これらのデバイス５００ａ～ｃのＧＳＰ５８が外部バリア同期において外部同期要求及び外部同期肯定応答をどのように交換するかを示す。

【0152】

各処理ユニット２ａ～ｃは、関連するＧＳＰ５８に外部同期要求を発行する。そのような外部同期要求は、処理ユニット２の各タイル４がタイル同期要求を発行したことを示す集計同期要求状態（即ち内部同期要求）を処理ユニット２の同期コントローラ５５が受信した場合、処理ユニット２の同期コントローラ５５によって発行される。同期コントローラ５５によってＧＳＰ５８に送られているものとして図１７に示されている内部同期要求の各々は、同じ同期ゾーンと関連する。

【0153】

各ＧＳＰ５８は、異なる同期ゾーンからの外部同期要求の受信に応答してどのように応答するかを示す、それらのゾーンの構成設定を記憶する。これらの構成設定は、ＧＳＰ５８のいずれのインタフェースが特定の同期ゾーンで有効化されるか、及び有効化されるインタフェースの方向性（即ちそれらのインタフェースで同期要求が送信されるか又は受信されるか）を示す。図１７の例では、デバイス５００ｂのＧＳＰ５８は、処理ユニット２ｂの同期コントローラ５５からの外部同期要求の受信に応答して、デバイス５００ａのＧＳＰ５８の上流に外部同期要求を伝播させる。デバイス５００ａのＧＳＰ５８は、処理ユニット２ａの同期コントローラ５５からの外部同期要求及びデバイス５００ｂのＧＳＰ５８からの外部同期要求の両方の受信に応答して、外部同期要求を上流のデバイス５００ｃのＧＳＰ５８に伝播させるように構成される。したがって、デバイス５００ａ及び５００ｂのＧＳＰ５８は、両方とも同期ネットワークにおける中間ノード（即ち伝播ノード）として機能する。デバイス５００ｃのＧＳＰ５８は、デバイス５００ａのＧＳＰ５８から外部同期要求を受信し、デバイス５００ｃの同期コントローラ５５から外部同期要求を受信するように構成される。これらの外部同期要求の受信に応答して、デバイス５００ｃのＧＳＰ５８は、外部同期肯定応答をデバイス５００ｃの同期コントローラ５５に発行し、外部同期肯定応答をデバイス５００ａのＧＳＰ５８に発行する。したがって、デバイス５００ｃのＧＳＰ５８は、同期ネットワークのマスタノードとして機能する。外部同期肯定応答の受信に応答して、デバイス５００ａのＧＳＰ５８は、外部同期肯定応答をデバイス５００ａの同期コントローラ５５及びデバイス５００ｂのＧＳＰ５８に発行する。デバイス５００ａのＧＳＰ５８からの外部同期肯定応答の受信に応答して、デバイス５００ｂのＧＳＰ５８は、外部同期肯定応答をデバイス５００ｂの同期コントローラ５５に発行する。デバイス５００ａ～ｃの各同期コントローラ５５は、各同期肯定応答の受信に応答して、図１４Ａに関して上述したように、各処理ユニット２～ｃの全てのタイル４に同期肯定応答を発行する。その同期ゾーン（それらの同期ゾーンレジスタ５３に示される）に属するタイル４は、そのような外部同期肯定応答の受信に応答して外部交換フェーズに進む。

【0154】

図１７に示される外部同期要求及び外部同期肯定応答が交換される同期ゾーンは、図１５及び図１６を参照して上述した同期ジーンＺ３であり得る。

【0155】

図１８を参照すると、図１８は、同期ゾーンＺ１及びＺ２の外部交換フェーズ中、データ交換を異なる処理ユニット２間でどのように実行し得るかを示す。この例では、図１５及び図１６を参照して上述した同期ゾーンＺ１は、タイル４ａ及び４ｂに加えて、処理ユニット２ｂに属するタイル４ｅ及び４ｆを含む。タイル４ｅ及び４ｆのレジスタ５３は、これらのタイルが同期ゾーンＺ１に属するという指示を含む。タイル４ａ及び４ｂは、Ｚ１のバリア同期に達すると、図１５に関して上述したように、外部同期要求をデバイス５００ａの同期コントローラ５５に向けてそれぞれ発行する。同じように、タイル４ｅ及び４ｆは、Ｚ１のバリア同期に達すると、タイル同期要求をデバイス５００ｂの同期コントローラ５５に向けてそれぞれ発行する。それに応答して、これらの同期コントローラ５５は、それぞれ外部同期要求をそれらのデバイス５００ａ、５００ｂのＧＳＰ５８に転送する。図１７を参照して上述したように、デバイス５００ａ、５００ｂのＧＳＰ５８は、外部同期要求及び外部同期肯定応答を交換し、次いでそれらが属するデバイス５００ａ、５００ｂのタイル４ａ、４ｂ、４ｅ、４ｆに内部同期肯定応答を送らせる（デバイス５００ａ、５００ｂの同期コントローラ５５を介して）。次いで、データ交換は、タイル４ａ、４ｂの１つ又は複数とタイル４ｅ、４ｆの１つ又は複数との間でデバイス５００ａ、５００ｂ間のインタフェース５８０を介して行われる。図１８では、データ交換の一例は、タイル４ｂがデータ５９０ａをタイル４ｆに送る状態で示されている。

【0156】

同様に図１８のこの例に示されるように、図１５及び図１６を参照して上述した同期ゾーンＺ２に属するのは、タイル４である。示されるように、同期ゾーンＺ２は、図１５に関して上述したタイル４ｃ及び４ｄに加えて、処理ユニット２ｃに属するタイル４ｈ及び４ｇを含む。タイル４ｈ及び４ｇのレジスタ５３は、これらのタイルが同期ゾーンＺ２に属するという指示を含む。タイル４ｃ及び４ｄは、Ｚ２のバリア同期に達すると、図１５に関連して上述したように、タイル同期要求をデバイス５００ａの同期コントローラ５５に向けてそれぞれ発行する。同じように、タイル４ｈ及び４ｇは、Ｚ２のバリア同期に達すると、タイル同期要求をデバイス５００ｃの同期コントローラ５５に向けてそれぞれ発行する。それに応答して、これらの同期コントローラ５５は、それらのデバイス５００ａ、５００ｃのＧＳＰ５８に外部同期要求をそれぞれ転送する。図１７を参照して上述したように、デバイス５００ａ、５００ｃのＧＳＰ５８は、外部同期要求及び外部同期肯定応答を交換し、次いでそれらが属するデバイス５００ａ、５００ｃのタイル４ｃ、４ｄ、４ｈ、４ｇに内部同期肯定応答を送らせる（それらのデバイス５００ａ、５００ｂの同期コントローラ５５を介して）。次いで、データ交換は、デバイス５００ａ及び５００ｃ間のインタフェース５８０を介してタイル４ｃ、４ｄの１つ又は複数とタイル４ｈ、４ｇの１つ又は複数との間で行われる。図１８の例では、タイル４ｄは、データ５９０ｂをタイル４ｇに送るものとして示されている。

【0157】

図２０を参照すると、図２０は、構成可能な同期群（即ち上述した同期ゾーン）に基づいてプロセッサ４間の同期を調整する方法２０００を示す。方法は、単一のデバイス５００で実行される。

【0158】

Ｓ２０１０では、各プロセッサ４について、各プロセッサ４がいずれの同期ゾーンに属するかについての指示がプロセッサのレジスタ５３に記憶される。各プロセッサ４は、レジスタ５３に、各同期ゾーンについて、そのプロセッサ４が各同期ゾーンに属するか否かの指示を記憶する。

【0159】

Ｓ２０２０では、各プロセッサ４は、メモリ５１に保持された命令を実行する。Ｓ２０２０は、方法２０００の他のステップが実行されるのと同時に実行され得る。

【0160】

Ｓ２０３０では、デバイス５００の同期コントローラ５５は、プロセッサ４から同期要求を受信し、それに応答して同期肯定応答を返信する。同期要求は、個々のタイル同期要求に起因する集計（又は内部）同期要求の形態において同期コントローラ５５で受信される。これらのタイル同期要求は、Ｓ２０４０及びＳ２０５０で発行される要求を含む。したがって、Ｓ２０４０及びＳ２０５０が実行されるとき、Ｓ２０３０は、完了していない。

【0161】

Ｓ２０４０では、複数のプロセッサ４のうち、第１の同期ゾーンに属さない第１のプロセッサは、第１の同期ゾーンに対する同期要求を発行する。プロセッサ４のうちの第１のプロセッサは、プロセッサ４のうちの第１のプロセッサのレジスタ５３における、プロセッサ４のうちの第１のプロセッサが第１の同期ゾーンに属さないという指示に応答して要求をアサートする。Ｓ２０４０が実行されるプロセッサ４のうちの第１のプロセッサは、例えば、図１５に示されるタイル４ｃであり得、第１の同期ゾーンは、Ｚ１である。

【0162】

Ｓ２０４０後、同期コントローラ５５は、全てのプロセッサがＺ１に対する同期要求をアサートすると、肯定応答をデバイス５００内の全てのプロセッサ４に返信する。

【0163】

Ｓ２０５０では、第２の同期ゾーンに属する、プロセッサ４のうちの第１のプロセッサは、第２の同期ゾーンへの同期要求を発行する。プロセッサ４のうちの第１のプロセッサは、実行ユニット５２がメモリ５１内のコードにおける第２の同期ゾーンの同期点（例えば、バリア）に達することに応答して要求をアサートする。この同期点に達した場合、実行ユニット５２は、同期命令を実行して、同期要求をアサートさせる。Ｓ２０４０が実行されるプロセッサ４のうちの第１のプロセッサは、例えば、図１５に示されるタイル４ｃであり得、第２の同期ゾーンは、Ｚ２である。

【0164】

Ｓ２０５０では、同期コントローラ５５は、全てのプロセッサが第２の同期ゾーンに対する同期要求をアサートすると、肯定応答をデバイス５００における全てのプロセッサ４に返信する。

【0165】

図２１を参照すると、図２１は、同期要求及び肯定応答をシグナリングするための新しい方式を使用して同期を調整する方法２１００を示す。方法２１００は、単一のデバイス５００によって実行される。

【0166】

Ｓ２１１０では、各プロセッサ４は、各プロセッサ４の同期肯定応答ワイヤの状態を表す信号を受信する。信号がＳ２１１０で受信されるそのような各同期肯定応答ワイヤは、同じ同期ゾーンと関連する。各プロセッサで受信されるそのような各信号は、同じ状態（即ちハイ又はローのいずれか）を表す。

【0167】

Ｓ２１２０では、各プロセッサ４は、受信信号に応じて各プロセッサの同期要求ワイヤの状態を各プロセッサ４の同期肯定応答ワイヤの状態の逆に設定することにより、同期要求をアサートする。

【0168】

Ｓ２１３０では、集計回路９２０、９１０は、各同期要求ワイヤが同期肯定応答ワイヤの状態の逆に設定されたことを検出したことに応答して、バリア同期のうちの第１のバリア同期に対する集計同期要求（即ち内部同期要求）を同期コントローラ５５に出力する。

【0169】

Ｓ２１４０では、集計同期要求に応答して、同期コントローラ５５は、同期肯定応答を各プロセッサ４に返信する。これは、各プロセッサ４で、各プロセッサ４の同期肯定応答ワイヤの状態を各プロセッサ４の同期要求ワイヤの状態と同じに設定することによって達成される。

【0170】

上記の実施形態は、単なる例として説明されたことが理解されるであろう。特に、同期点がＢＳＰバリア同期である実施形態について説明したが、他の実施形態では、同期点は、異なるタイプの同期点であり得ることが理解されるであろう。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14A】

【図14B】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【手続補正書】

【提出日】2024-02-20

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

データ処理デバイスであって、
複数のプロセッサと、
前記プロセッサから、同期に参加する要求を受信し、前記要求を受信することに応答して、肯定応答を前記プロセッサに返信するように構成された回路を含む同期コントローラと、
を含み、前記プロセッサの各々は、
それぞれのプロセッサのメモリに保持されたコンピュータ可読命令のセットを実行するように構成された実行ユニットと、
構成可能な同期群のセットの各々について、それぞれのプロセッサがそれぞれの構成可能な同期群に属するか否かに関する指示を記憶するレジスタと、
を含み、前記プロセッサのうちの第１のプロセッサについて、
前記構成可能な同期群のうちの第１の同期群についての前記指示は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属さないことを示し、
前記構成可能な同期群のうちの第２の同期群についての前記指示は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第２の同期群に属することを示し、
前記プロセッサのうちの前記第１のプロセッサは、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属さないことを示す、前記構成可能な同期群のうちの前記第１の同期群についての前記指示に応答して、前記構成可能な同期群のうちの前記第１の同期群の同期に参加する要求を前記同期コントローラに対してアサートするように構成された回路を含み、
前記プロセッサのうちの前記第１のプロセッサの前記回路は、前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットが、前記プロセッサのうちの前記第１のプロセッサの前記コンピュータ可読命令のセットにおいて示される、前記構成可能な同期群のうちの前記第２の同期群の同期点に達することに応答して、前記構成可能な同期群のうちの前記第２の同期群の同期に参加する要求を前記同期コントローラに対してアサートするように構成される、データ処理デバイス。

【請求項2】

前記同期コントローラの前記回路は、前記データ処理デバイスの前記プロセッサの全てが、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する要求を発行することに応答して、対応する肯定応答を前記プロセッサの各々に発行するように構成される、請求項１に記載のデータ処理デバイス。

【請求項3】

前記同期コントローラの前記回路は、
前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する前記要求に応答して、前記プロセッサが、更なるデバイスに属する更なるプロセッサと同期するための更なる要求を外部同期コントローラに発行することと、
続けて、前記外部同期コントローラからの前記更なる要求の更なる肯定応答の受信に応答して、前記プロセッサの各々に、前記プロセッサの各々への前記対応する肯定応答を返信することと、
を行うように構成される、請求項２に記載のデータ処理デバイス。

【請求項4】

前記外部同期コントローラを含み、前記外部同期コントローラは、
前記構成可能な同期群のうちの前記第１の同期群の構成設定のセットを記憶するストレージと、
前記同期コントローラから受信された前記更なる要求に応答して、前記構成可能な同期群のうちの前記第１の同期群の前記構成設定に応じて、１つ又は複数の追加の要求及び１つ又は複数の追加の肯定応答を更なるデバイスと交換するように構成された回路と、
を含む、請求項３に記載のデータ処理デバイス。

【請求項5】

前記構成可能な同期群のうちの前記第１の同期群に属する前記プロセッサの各々について、それぞれのプロセッサの前記実行ユニットは、前記構成可能な同期群のうちの前記第１の同期群に属するプロセッサ間で実施される第１のバリア同期に達すると、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する要求を発行するように構成され、
前記プロセッサのうちの前記第１のプロセッサについて、それぞれの実行ユニットは、前記構成可能な同期群のうちの前記第１の同期群に属する前記プロセッサの各々の前記実行ユニットが一時停止され、前記第１の同期バリアで待機している間、前記第１のバリア同期で待機せずに計算又はデータ交換を進めるように構成される、請求項１に記載のデータ処理デバイス。

【請求項6】

前記構成可能な同期群のうちの前記第２の同期群の同期は、第２のバリア同期であり、前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求に対する肯定応答の受信に応答して、前記第２のバリア同期を越えて進むように構成される、請求項１に記載のデータ処理デバイス。

【請求項7】

前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記プロセッサのうちの前記第１のプロセッサがデータの送信又は受信の少なくとも一方を行う交換フェーズに入ることにより、前記第２のバリア同期を越えて進むように構成される、請求項６に記載のデータ処理デバイス。

【請求項8】

前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する前記要求のアサート後、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属することを指定するように、前記構成可能な同期群のうちの前記第１の同期群についての前記指示を更新する更新命令を実行するように構成される、請求項１に記載のデータ処理デバイス。

【請求項9】

前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求のアサート後、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第２の同期群に属さないことを指定するように、前記構成可能な同期群のうちの前記第２の同期群についての前記指示を更新する更新命令を実行するように構成される、請求項１に記載のデータ処理デバイス。

【請求項10】

集計回路を含み、前記集計回路は、
前記プロセッサの全てが、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加するそれぞれの要求を提供することに応答して、第１の集計同期要求を前記同期コントローラに提供することと、
前記プロセッサの全てが、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求を提供することに応答して、第２の集計同期要求を前記同期コントローラに提供することと、
を行うように構成され、前記同期コントローラの前記回路は、前記第１の集計同期要求及び前記第２の集計同期要求の各々に応答して、肯定応答を前記プロセッサに返信するように構成される、請求項１に記載のデータ処理デバイス。

【請求項11】

前記プロセッサのうちの前記第１のプロセッサに接続された第１の同期要求ワイヤと、
前記プロセッサのうちの前記第１のプロセッサに接続された第２の同期要求ワイヤと
を含み、
前記プロセッサのうちの前記第１のプロセッサの前記回路は、前記第１の同期要求ワイヤ上で信号をアサートすることにより、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する前記要求をアサートするように構成され、
前記プロセッサのうちの前記第２のプロセッサの前記回路は、前記第２の同期要求ワイヤ上で信号をアサートすることにより、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求をアサートするように構成される、請求項１に記載のデータ処理デバイス。

【請求項12】

前記プロセッサのうちの前記第１のプロセッサの前記回路は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属さないという前記指示に応じて、第１の入力を選択して、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する前記要求を表す第１の信号を出力するように構成された第１のマルチプレクサを含む、請求項１に記載のデータ処理デバイス。

【請求項13】

前記プロセッサのうちの前記第１のプロセッサの前記回路は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第２の同期群に属するという前記指示に応じて、第２の入力を選択して、前記実行ユニットによって制御される第２の信号を出力するように構成された第２のマルチプレクサを含む、請求項１に記載のデータ処理デバイス。

【請求項14】

前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記同期点に達すると、同期命令を実行して、前記構成可能な同期群のうちの前記第２のプロセッサの前記同期に参加する前記要求を表す状態に前記第２の信号を設定させるように構成される、請求項１３に記載のデータ処理デバイス。

【請求項15】

前記構成可能な同期群のうちの前記第２の同期群は、１つ又は複数の更なるデータ処理デバイスに属する更なるプロセッサを含み、
前記プロセッサのうちの前記第１のプロセッサは、更なるプロセッサの１つ又は複数とデータを交換することにより、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加するように構成される、請求項１に記載のデータ処理デバイス。

【請求項16】

前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットは、前記構成可能な同期群のうちの前記第２の同期群の前記同期点に達すると、同期命令を実行して、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求の前記アサートを生じさせるように構成される、請求項１に記載のデータ処理デバイス。

【請求項17】

前記プロセッサのうちの前記第１のプロセッサの前記回路は、
前記プロセッサのうちの前記第１のプロセッサの前記実行ユニットから、前記実行ユニットが前記同期点に達したことを示す制御信号を受信することと、
前記制御信号を、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求に変換することと
を行うように構成される、請求項１に記載のデータ処理デバイス。

【請求項18】

前記プロセッサのうちの前記第１のプロセッサは、前記構成可能な同期群のうちの前記第１の同期群の第１の肯定応答信号を受信するように構成された第１のインタフェースを含み、
前記プロセッサのうちの前記第１のプロセッサの前記回路は、前記第１の肯定応答信号を反転させて、前記構成可能な同期群のうちの前記第１の同期群の前記同期に参加する前記要求を生成するように構成され、
前記プロセッサのうちの前記第１のプロセッサは、前記構成可能な同期群のうちの前記第２の同期群の第２の肯定応答信号を受信するように構成された第２のインタフェースを含み、
前記プロセッサのうちの前記第２のプロセッサの前記回路は、前記第２の肯定応答信号を反転させて、前記構成可能な同期群のうちの前記第２の同期群の前記同期に参加する前記要求を生成するように構成される、請求項１に記載のデータ処理デバイス。

【請求項19】

集積回路である、請求項１～１８のいずれか一項に記載のデータ処理デバイス。

【請求項20】

複数のプロセッサを含むデータ処理デバイスで実施される方法であって、前記プロセッサの各々において、
構成可能な同期群のセットの各々について、それぞれのプロセッサがそれぞれの構成可能な同期群に属するか否かに関する指示を記憶することと、
それぞれのプロセッサのメモリに保持されたコンピュータ可読命令のセットを実行することと、
を含み、前記プロセッサのうちの第１のプロセッサについて、
前記構成可能な同期群のうちの第１の同期群についての前記指示は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属さないことを示し、及び
前記構成可能な同期群のうちの第２の同期群についての前記指示は、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第２の同期群に属することを示し、
前記方法は、
同期コントローラにおいて、同期に参加する要求を前記プロセッサから受信し、前記要求を受信することに応答して、肯定応答を前記プロセッサに返信することと、
前記プロセッサのうちの第１のプロセッサにおいて、前記プロセッサのうちの前記第１のプロセッサが、前記構成可能な同期群のうちの前記第１の同期群に属さないことを示す、前記構成可能な同期群のうちの前記第１の同期群についての前記指示に応答して、前記構成可能な同期群のうちの前記第１の同期群の同期に参加する要求を前記同期コントローラに対してアサートすることと、
前記プロセッサのうちの前記第１のプロセッサの実行ユニットが、前記プロセッサのうちの前記第１のプロセッサの前記コンピュータ可読命令のセットにおいて示される、前記構成可能な同期群のうちの前記第２の同期群の同期点に達することに応答して、前記構成可能な同期群のうちの前記第２の同期群の同期に参加する要求を前記同期コントローラに対してアサートすることと、
を含む、方法。

【国際調査報告】