特表 2024-525257 ドライバ回路及びその駆動方法、アレイ基板、並びに表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-12

(54)【発明の名称】ドライバ回路及びその駆動方法、アレイ基板、並びに表示装置

(51)【国際特許分類】

   G09G 3/36 20060101AFI20240705BHJP

   F21S 2/00 20160101ALI20240705BHJP

   H05B 47/18 20200101ALI20240705BHJP

   H05B 47/105 20200101ALI20240705BHJP

   G02F 1/13357 20060101ALI20240705BHJP

   G09G 3/34 20060101ALI20240705BHJP

   G09G 3/20 20060101ALI20240705BHJP

【ＦＩ】

G09G3/36

F21S2/00 410

F21S2/00 480

H05B47/18

H05B47/105

G02F1/13357

G09G3/34 J

G09G3/20 612U

G09G3/20 642E

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023524803

(86)(22)【出願日】2021-06-21

(85)【翻訳文提出日】2023-04-21

(86)【国際出願番号】 CN2021101304

(87)【国際公開番号】W WO2022266810

(87)【国際公開日】2022-12-29

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(71)【出願人】

【識別番号】507134301

【氏名又は名称】北京京東方光電科技有限公司

【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ． ８ Ｘｉｈｕａｎｚｈｏｎｇｌｕ， ＢＤＡ， Ｂｅｉｊｉｎｇ， １００１７６， Ｐ．Ｒ．ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】尹 ▲凱▼民

(72)【発明者】

【氏名】▲ハオ▼ ▲衛▼

(72)【発明者】

【氏名】▲時▼ 凌云

(72)【発明者】

【氏名】黄 文杰

(72)【発明者】

【氏名】王 ▲飛▼▲飛▼

(72)【発明者】

【氏名】▲蘇▼ 文▲剛▼

(72)【発明者】

【氏名】石 蕊

(72)【発明者】

【氏名】商 ▲興▼策

(72)【発明者】

【氏名】▲張▼ 峻▲ウェイ▼

(72)【発明者】

【氏名】段 涛涛

【テーマコード（参考）】

2H391

3K244

3K273

5C006

5C080

【Ｆターム（参考）】

2H391AA03

2H391AB04

2H391CB13

3K244AA01

3K244BA50

3K244CA02

3K244DA01

3K244EA16

3K273PA09

3K273QA24

3K273RA16

3K273TA03

3K273TA05

3K273TA15

3K273TA52

3K273TA62

3K273TA66

3K273UA06

3K273UA08

3K273UA22

3K273UA23

5C006AA21

5C006AF45

5C006BB29

5C006EA01

5C006EB01

5C006EB05

5C006FA22

5C006FA41

5C006FA51

5C006FA54

5C080AA10

5C080CC01

5C080CC03

5C080DD05

5C080DD15

5C080DD21

5C080DD22

5C080DD25

5C080DD27

5C080EE28

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

5C080JJ07

5C080KK19

5C080KK52

(57)【要約】

ドライバ回路（ＭＩＣ）及びその駆動方法、アレイ基板、並びに表示装置を提供し、表示技術分野に属する。ドライバ回路（ＭＩＣ）は、論理制御モジュール（ＣＴＲ）、データピン（ＤａｔａＰ）及び少なくとも２つの出力ピン（ＯＵＴＰ）を含み、データピン（ＤａｔａＰ）は駆動データ（Ｄａｔａ）を受信することに用いられ、論理制御モジュール（ＣＴＲ）は駆動データ（Ｄａｔａ）に基づいて各出力ピン（ＯＵＴＰ）と一対一に対応する駆動制御信号を生成するように配置され、駆動制御信号は対応する出力ピン（ＯＵＴＰ）を流れる電流を制御することに用いられる。提供されるドライバ回路（ＭＩＣ）はアレイ基板におけるドライバ回路（ＭＩＣ）の数量を減少させることができる。

【特許請求の範囲】

【請求項1】

ドライバ回路であって、
論理制御モジュール、データピン及び少なくとも２つの出力ピンを含み、
前記データピンは、駆動データを受信することに用いられ、
前記論理制御モジュールは、前記駆動データに基づいて各前記出力ピンと一対一に対応する駆動制御信号を生成するように配置され、
前記駆動制御信号は、対応する前記出力ピンを流れる電流を制御することに用いられる
ことを特徴とするドライバ回路。

【請求項2】

前記駆動データは、アドレス情報及び駆動情報を含み、
前記論理制御モジュールは、前記駆動データのアドレス情報が前記ドライバ回路のアドレス情報とマッチングする場合に、前記駆動データの前記駆動情報を取得し、且つ前記駆動データの駆動情報に基づいて前記駆動制御信号を生成するようにさらに配置される
ことを特徴とする請求項１に記載のドライバ回路。

【請求項3】

前記ドライバ回路は、アドレスピン及び中継ピンをさらに含み、
前記アドレスピンは、アドレス信号を受信することができ、
前記論理制御モジュールは、前記アドレス信号に基づいて前記ドライバ回路のアドレス情報を配置し、中継信号を生成するようにさらに配置され、
前記中継信号は、接続のドライバ回路のアドレス信号とすることができ、
前記中継ピンは、前記中継信号を出力することに用いられる
ことを特徴とする請求項２に記載のドライバ回路。

【請求項4】

前記出力ピンの数は４つであり、
前記ドライバ回路は、グランドピン及びチップ電源ピンをさらに含み、
前記グランドピンは、前記ドライバ回路にグランド電圧を印加することに用いられ、
前記チップ電源ピンは、前記ドライバ回路に前記ドライバ回路の動作を駆動するためのチップ電源電圧を印加することに用いられ、
前記ドライバ回路の各ピンは、２つのピン列に配列され、各前記ピン列は、直線的に配列される複数のピンを含み、
少なくとも１つの前記ピン列は、５つのピンを含み、
４つの前記出力ピンは、いずれも前記ピン列の端部に位置し、
前記チップ電源ピン及び前記データピンは、異なる前記ピン列に位置し、
前記アドレスピン及び前記中継ピンは、同一の前記ピン列に位置する
ことを特徴とする請求項３に記載のドライバ回路。

【請求項5】

ドライバ回路の駆動方法であって、
前記ドライバ回路は、少なくとも２つの出力ピンを含み、
前記ドライバ回路の駆動方法は、デバイス制御段階において、駆動データを受信し、前記駆動データに基づいて各前記出力ピンと一対一に対応する駆動制御信号を生成し、前記駆動制御信号は、対応する前記出力ピンを流れる電流を制御することに用いられることを含む
ことを特徴とするドライバ回路の駆動方法。

【請求項6】

前記駆動データは、アドレス情報及び駆動情報を含み、
前記ドライバ回路の駆動方法は、アドレス配置段階において、アドレス信号を受信し、前記アドレス信号に基づいて前記ドライバ回路のアドレス情報を配置し、中継信号を生成して出力することをさらに含み、
前記中継信号は、接続のドライバ回路のアドレス信号とすることができ、
前記駆動データに基づいて各前記出力ピンと一対一に対応する駆動制御信号を生成することは、前記駆動データのアドレス情報が前記ドライバ回路のアドレス情報とマッチングする場合に、前記駆動データの駆動情報を取得し、前記駆動データの駆動情報に基づいて前記駆動制御信号を生成することを含む
ことを特徴とする請求項５に記載のドライバ回路の駆動方法。

【請求項7】

アレイ基板であって、
アレイ設置される複数のデバイス制御領域を含み、
いずれかの前記デバイス制御領域において、前記アレイ基板に請求項１～４のいずれか一項に記載のドライバ回路が設置され、及び前記ドライバ回路の各前記出力ピンと一対一に対応して接続されるデバイスユニットが設置され、
いずれかの前記デバイスユニットは、１つの機能素子または複数の電気的に接続される機能素子を含む
ことを特徴とするアレイ基板。

【請求項8】

前記デバイス制御領域は、複数のデバイス制御領域列に配列され、
いずれかの前記デバイス制御領域列は、列方向に沿って順に配列される複数のデバイス制御領域を含み、
いずれかの前記デバイス制御領域列において、前記アレイ基板に前記列方向に沿って延伸するデバイス電源ライン及び駆動データラインが設置され、
前記デバイスユニットの一端は、前記デバイス電源ラインに電気的に接続され、他端は、対応する前記出力ピンに電気的に接続され、
前記データピンは、前記駆動データラインに電気的に接続される
ことを特徴とする請求項７に記載のアレイ基板。

【請求項9】

同一の前記デバイス制御領域列に位置する各前記ドライバ回路は、順にカスケード接続され、
前記ドライバ回路は、アドレスピン及び中継ピンをさらに含み、
いずれかの前記デバイス制御領域列において、前記アレイ基板に各前記ドライバ回路と一対一に対応する複数のアドレスラインが設置され、且つ各前記アドレスラインは、前記列方向に沿って延伸し、
前記ドライバ回路のアドレスピンは、対応する前記アドレスラインと電気的に接続され、前段の前記ドライバ回路の中継ピンは、次段の前記ドライバ回路に対応する前記アドレスラインに電気的に接続される
ことを特徴とする請求項８に記載のアレイ基板。

【請求項10】

いずれかの前記デバイス制御領域列において、前記アレイ基板には、前記列方向に沿って延伸するチップ電源ライン及びグランド電圧ラインがさらに設置され、
前記ドライバ回路は、チップ電源ピン及びグランドピンをさらに含み、前記チップ電源ピンは、前記ドライバ回路に前記ドライバ回路の動作を駆動するためのチップ電源電圧を印加することに用いられ、
前記チップ電源ラインは、前記チップ電源ピンに電気的に接続され、
前記グランドピンは、前記ドライバ回路にグランド電圧を印加することに用いられ、前記グランドピンは、前記グランド電圧ラインに電気的に接続される
ことを特徴とする請求項９に記載のアレイ基板。

【請求項11】

いずれかの前記デバイス制御領域列において、前記デバイスユニットは、２つのデバイスユニット列に配列され、いずれかの前記デバイスユニット列は、前記列方向に沿って順に配列される複数のデバイスユニットを含み、
いずれかの前記デバイス制御領域列において、前記デバイス電源ラインの数は２つであり、
２つの前記デバイス電源ラインは、前記グランド電圧ラインの両側にそれぞれ位置し、且つ２つの前記デバイスユニット列と一対一に対応して設置され、
前記デバイスユニット列における各前記デバイスユニットは、いずれも対応する前記デバイス電源ラインに電気的に接続される
ことを特徴とする請求項１０に記載のアレイ基板。

【請求項12】

いずれかの前記デバイス制御領域列において、前記アドレスライン、前記駆動データライン及び前記チップ電源ラインは、いずれも前記デバイス電源ラインと前記グランド電圧ラインとの間に位置する
ことを特徴とする請求項１１に記載のアレイ基板。

【請求項13】

少なくとも１つの前記デバイス制御領域列において、前記アレイ基板には、フィードバックラインがさらに設置され、
前記デバイス制御領域列において、最終段の前記ドライバ回路の中継ピンは、前記フィードバックラインに電気的に接続され、
前記フィードバックラインは、前記デバイス電源ラインと前記グランド電圧ラインとの間に位置する
ことを特徴とする請求項１１に記載のアレイ基板。

【請求項14】

隣接する２つの前記デバイス制御領域列において、隣接する２つの前記デバイス電源ラインは、互いに接続されて１つのラインを形成する
ことを特徴とする請求項１１に記載のアレイ基板。

【請求項15】

前記アレイ基板は、順に積層して設置されるベース基板、ドライバ回路層及びデバイス層を含み、
前記ドライバ回路層は、順に前記ベース基板に積層される駆動ライン層、第一絶縁層及び金属配線層を含み、
前記駆動ライン層の厚さは、前記金属配線層の厚さより大きく、
前記グランド電圧ライン、前記デバイス電源ライン、前記チップ電源ライン、前記駆動データライン及び前記アドレスラインは、前記駆動ライン層に位置し、
前記金属配線層には、デバイスパッド、チップパッド及び配線ラインが設置され、
前記機能素子及び前記ドライバ回路は、前記デバイス層に位置し、
前記機能素子は、前記デバイスパッドにバインディングして接続され、前記ドライバ回路は、前記チップパッドにバインディングして接続され、前記デバイスパッド及び前記チップパッドと前記駆動ライン層との間は、前記配線ラインによって電気的に接続される
ことを特徴とする請求項１１に記載のアレイ基板。

【請求項16】

表示装置であって、
請求項７～１５のいずれか１項に記載のアレイ基板を含む
ことを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示技術分野に関し、特に、ドライバ回路及びその駆動方法、アレイ基板、並びに表示装置に関する。

【背景技術】

【0002】

液晶表示装置では、ローカルディミング機能を有するＬＥＤ（発光ダイオード）アレイ基板をバックライトとして用いることができる。駆動チップをＬＥＤアレイ基板に集積することにより、従来のパッシブマトリクススキャンの制御方式による制御の複雑度が高く、ＬＥＤアレイの発光が不連続で点滅しやすいという問題を解決することができる。

【0003】

なお、上記の背景技術の節で開示された情報は、本開示の背景の理解を高めるためだけのものであり、したがって、当業者に知られている従来技術を構成しない情報を含み得ることに留意されたい。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示の目的は、上記従来技術の欠点を克服し、ドライバ回路及びその駆動方法、アレイ基板、並びに表示装置を提供し、アレイ基板におけるドライバ回路の使用量を減少させることである。

【課題を解決するための手段】

【0005】

本開示の一態様によれば、論理制御モジュール、データピン、及び少なくとも２つの出力ピンを含むドライバ回路が提供され、前記データピンは、駆動データを受信することに用いられ、前記論理制御モジュールは、前記駆動データに基づいて各前記出力ピンと一対一に対応する駆動制御信号を生成するように配置され、前記駆動制御信号は、対応する前記出力ピンを流れる電流を制御することに用いられる。

【0006】

本開示の一実施形態によれば、前記駆動データは、アドレス情報及び駆動情報を含む。

【0007】

前記論理制御モジュールは、前記駆動データのアドレス情報が前記ドライバ回路のアドレス情報とマッチングする場合に、前記駆動データの駆動情報を取得し、且つ前記駆動データの駆動情報に基づいて前記駆動制御信号を生成するようにさらに配置される。

【0008】

本開示の一実施形態によれば、前記ドライバ回路は、アドレスピン及び中継ピンをさらに含む。

【0009】

前記アドレスピンは、アドレス信号を受信することができる。

【0010】

前記論理制御モジュールは、前記アドレス信号に基づいて前記ドライバ回路のアドレス情報を配置し、中継信号を生成するようにさらに配置され、前記中継信号は、接続のドライバ回路のアドレス信号とすることができる。

【0011】

前記中継ピンは、前記中継信号を出力することに用いられる。

【0012】

本開示の一実施形態によれば、前記出力ピンの数は４つであり、前記ドライバ回路は、グランドピン及びチップ電源ピンをさらに含み、前記グランドピンは、前記ドライバ回路にグランド電圧を印加することに用いられ、前記チップ電源ピンは、前記ドライバ回路に前記ドライバ回路の動作を駆動するためのチップ電源電圧を印加することに用いられる。

【0013】

ここで、前記ドライバ回路の各ピンは、２つのピン列に配列され、各前記ピン列は、直線的に配列される複数のピンを含み、少なくとも１つの前記ピン列は、５つのピンを含む。

【0014】

４つの前記出力ピンは、いずれも前記ピン列の端部に位置し、前記チップ電源ピン及び前記データピンは、異なる前記ピン列に位置し、前記アドレスピン及び前記中継ピンは、同一の前記ピン列に位置する。

【0015】

本開示の別の態様によれば、ドライバ回路の駆動方法が提供され、前記ドライバ回路は、少なくとも２つの出力ピンを含み、前記ドライバ回路の駆動方法は、
デバイス制御段階において、駆動データを受信し、前記駆動データに基づいて各前記出力ピンと一対一に対応する駆動制御信号を生成し、前記駆動制御信号は、対応する前記出力ピンを流れる電流を制御することに用いられることを含む。

【0016】

本開示の一実施形態によれば、前記駆動データは、アドレス情報及び駆動情報を含み、前記ドライバ回路の駆動方法は、
アドレス配置段階において、アドレス信号を受信し、前記アドレス信号に基づいて前記ドライバ回路のアドレス情報を配置し、中継信号を生成して出力することをさらに含み、前記中継信号は、接続のドライバ回路のアドレス信号とすることができる。

【0017】

前記駆動データに基づいて各前記出力ピンと一対一に対応する駆動制御信号を生成することは、
前記駆動データのアドレス情報が前記ドライバ回路のアドレス情報とマッチングする場合に、前記駆動データの駆動情報を取得し、前記駆動データの駆動情報に基づいて前記駆動制御信号を生成することを含む。

【0018】

本開示の別の態様によれば、アレイ基板が提供され、アレイ設置される複数のデバイス制御領域を含み、いずれかの前記デバイス制御領域において、前記アレイ基板に上記のドライバ回路が設置され、及び前記ドライバ回路の各前記出力ピンと一対一に対応して接続されるデバイスユニットが設置され、いずれかの前記デバイスユニットは、１つの機能素子または複数の電気的に接続される機能素子を含む。

【0019】

本開示の一実施形態によれば、前記デバイス制御領域は、複数のデバイス制御領域列に配列され、いずれかの前記デバイス制御領域列は、列方向に沿って順に配列される複数のデバイス制御領域を含む。

【0020】

いずれかの前記デバイス制御領域列において、前記アレイ基板に前記列方向に沿って延伸するデバイス電源ライン及び駆動データラインが設置され、前記デバイスユニットの一端は、前記デバイス電源ラインに電気的に接続され、他端は、対応する前記出力ピンに電気的に接続され、前記データピンは、前記駆動データラインに電気的に接続される。

【0021】

本開示の一実施形態によれば、同一の前記デバイス制御領域列に位置する各前記ドライバ回路は、順にカスケード接続され、前記ドライバ回路は、アドレスピン及び中継ピンをさらに含む。

【0022】

いずれかの前記デバイス制御領域列において、前記アレイ基板に各前記ドライバ回路と一対一に対応する複数のアドレスラインが設置され、且つ各前記アドレスラインは、前記列方向に沿って延伸する。

【0023】

前記ドライバ回路のアドレスピンは、対応する前記アドレスラインに電気的に接続され、前段の前記ドライバ回路の中継ピンは、次段の前記ドライバ回路に対応する前記アドレスラインに電気的に接続される。

【0024】

本開示の一実施形態によれば、いずれかの前記デバイス制御領域列において、前記アレイ基板に前記列方向に沿って延伸するチップ電源ライン及びグランド電圧ラインがさらに設置される。

【0025】

前記ドライバ回路は、チップ電源ピン及びグランドピンをさらに含み、前記チップ電源ピンは、前記ドライバ回路に前記ドライバ回路の動作を駆動するためのチップ電源電圧を印加することに用いられ、前記チップ電源ラインは、前記チップ電源ピンに電気的に接続され、前記グランドピンは、前記ドライバ回路にグランド電圧を印加することに用いられ、前記グランドピンは、前記グランド電圧ラインに電気的に接続される。

【0026】

本開示の一実施形態によれば、いずれかの前記デバイス制御領域列において、前記デバイスユニットは、２つのデバイスユニット列に配列され、いずれかの前記デバイスユニット列は、前記列方向に沿って順に配列される複数のデバイスユニットを含む。

【0027】

いずれかの前記デバイス制御領域列において、前記デバイス電源ラインの数は２つであり、２つの前記デバイス電源ラインは、前記グランド電圧ラインの両側にそれぞれ位置し、且つ２つの前記デバイスユニット列と一対一に対応して設置され、
前記デバイスユニット列における各前記デバイスユニットは、いずれも対応する前記デバイス電源ラインに電気的に接続される。

【0028】

本開示の一実施形態によれば、いずれかの前記デバイス制御領域列において、前記アドレスライン、前記駆動データライン、及び前記チップ電源ラインは、いずれも前記デバイス電源ラインと前記グランド電圧ラインとの間に位置する。

【0029】

本開示の一実施形態によれば、少なくとも１つの前記デバイス制御領域列において、前記アレイ基板にフィードバックラインがさらに設置され、前記デバイス制御領域列において、最終段の前記ドライバ回路の中継ピンは、前記フィードバックラインに電気的に接続され、前記フィードバックラインは、前記デバイス電源ラインと前記グランド電圧ラインとの間に位置する。

【0030】

本開示の一実施形態によれば、隣接する２つの前記デバイス制御領域列において、隣接する２つの前記デバイス電源ラインは、互いに接続されて１つのラインを形成する。

【0031】

本開示の一実施形態によれば、前記アレイ基板は、順に積層して設置されるベース基板、ドライバ回路層及びデバイス層を含む。

【0032】

ここで、前記ドライバ回路層は、順に前記ベース基板に積層される駆動ライン層、第一絶縁層及び金属配線層を含み、前記駆動ライン層の厚さは、前記金属配線層の厚さより大きい。

【0033】

前記グランド電圧ライン、前記デバイス電源ライン、前記チップ電源ライン、前記駆動データライン及び前記アドレスラインは、前記駆動ライン層に位置する。

【0034】

前記金属配線層には、デバイスパッド、チップパッド及び配線ラインが設置され、前記機能素子及び前記ドライバ回路は、前記デバイス層に位置し、前記機能素子は、前記デバイスパッドにバインディングして接続され、前記ドライバ回路は、前記チップパッドにバインディングして接続され、前記デバイスパッド及び前記チップパッドと前記駆動ライン層との間は、前記配線ラインによって電気的に接続される。

【0035】

本開示の別の態様によれば、表示装置が提供され、上記のアレイ基板を含む。

【0036】

なお、以上の一般的な説明及び以下の詳細な説明の両方は、例示的かつ説明的なものにすぎず、本開示を限定するものではない。

【0037】

ここの添付の図面は、本明細書に組み込まれ、本明細書の一部を構成し、本開示と一致する実施形態を示し、本明細書とともに本開示の原理を説明することに用いられる。以下の説明における図面は、本開示のいくつかの実施形態にすぎず、当業者であれば、創造的な労力を要することなく、これらの図面から他の図面を得ることができることは明らかである。

【図面の簡単な説明】

【0038】

【図1】本開示の一実施形態においてアレイ基板の局所位置における原理概略図である。

【図2】本開示の一実施形態においてドライバ回路のピン配置の概略図である。

【図3】本開示の一実施形態においてドライバ回路の原理概略図である。

【図4】本開示の一実施形態においてドライバ回路のシーケンス図である。

【図5】本開示の一実施形態においてカスケード接続されたドライバ回路のシーケンス図である。

【図6】本開示の一実施形態においてドライバ回路の駆動方法のフローチャート図である。

【図7】本開示の実施形態においてアレイ基板の駆動過程の概略図である。

【図8】本開示の一実施形態において１つの制御領域の構造概略図である。

【図9】本開示の一実施形態においてバインディング領域に隣接する２つの制御領域の構造概略図である。

【図10】本開示の一実施形態においてアレイ基板の構造概略図である。

【図11】本開示の一実施形態においてバインディング領域に隣接する２つの制御領域の構造概略図であり、図１１にはデバイス層が示されていない。

【図12】本開示の一実施形態においてドライバ回路の原理概略図である。

【図13】本開示の一実施形態において制御回路の原理概略図である。

【発明を実施するための形態】

【0039】

次に、例示的な実施形態を、添付の図面を参照してより詳細に説明する。しかしながら、例示的な実施形態は、多様な形態で実現することができ、本明細書に記載された実施形態に限定されるものではなく、むしろ、これらの実施形態は、本開示が全面的かつ完全であり、例示的な実施形態の構想を当業者に完全に伝えるように提供される。図面において、同一の符号は同一または類似の構成を示し、その詳細な説明は省略する。さらに、図面は、本開示の概略図にすぎず、必ずしも縮尺通りに描かれていない。

【0040】

図面において、領域及び層の厚さは、明確にするために誇張されている場合がある。図中、同一の参照符号は同一または類似の構造を示し、したがってそれらの詳細な説明は省略する。説明される特徴、構造、または特性は、１つ以上の実施形態において任意の好適な様式で組み合わせられてもよい。以下の説明において、本開示の実施形態の完全な理解を提供するために、たくさんの具体的詳細が提供される。しかしながら、当業者であれば、本開示の技術的態様を、特定の詳細のうちの１つ以上なしに実施することができ、または他の方法、構成要素、材料などを採用することができることを理解するであろう。その他の場合、本開示の主要な技術的思想を不明瞭にすることを避けるために、周知の構造、材料、または動作を詳細に図示または説明しない。

【0041】

ある構造が他の構造の「上」にある場合、ある構造が他の構造に一体形成されることを意味し、またはある構造が他の構造に「直接」設置されることを意味し、またはある構造が別の構造によって他の構造に「間接」設置されることを意味する可能性がある。

【0042】

「１つ」、「一」、「当該」、及び「少なくとも１つ」という用語は、１つ又は複数の要素／構成要素／などが存在していることを示すために使用されるものである。「含む」及び「有する」という用語は、開放式に含まれることを意味し、且つ、列挙された要素／構成要素／などに加えて、追加の要素／構成要素／などが存在し得ることを意味し、「第一」、「第二」、及び「第三」などの用語は、単に標記として使用され、その対象の数を限定するものではない。

【0043】

本開示はドライバ回路及び該ドライバ回路を応用するアレイ基板と表示装置を提供する。図１はアレイ基板の局所位置における原理概略図である。図１を参照して、本開示が提供するアレイ基板は、アレイ状に配置された複数のデバイス制御領域ＡＡを含み、いずれかのデバイス制御領域ＡＡ内において、アレイ基板にドライバ回路ＭＩＣ及びドライバ回路ＭＩＣにより駆動されるデバイスユニットＥＣが設置される。図８を参照して、いずれかのデバイスユニットＥＣは、１つの機能素子または電気的に接続された複数の機能素子ＦＥを含んでいてもよい。任意選択的に、図１を参照して、デバイス制御領域ＡＡは、複数のデバイス制御領域列ＢＢに配列され、いずれかのデバイス制御領域列ＢＢは、列方向に順に配列された複数のデバイス制御領域ＡＡを含む。さらに、１つのデバイス制御領域列ＢＢにおいて、各ドライバ回路ＭＩＣは、列方向に直線状に配列されていてもよい。

【0044】

なお、図１は単にドライバ回路ＭＩＣ、デバイスユニットＥＣ及び各ラインとの間の電気的な接続関係を示すためのものである。図１において、電気的な接続関係をより分かりやすく示すために、ドライバ回路ＭＩＣ、デバイスユニットＥＣ及び各ラインのサイズは縮尺に応じて描かれたものではなく、ドライバ回路ＭＩＣ、デバイスユニットＥＣ及び各ラインの間の相対的な位置関係も実際の位置に応じて示されたものではない。

【0045】

任意選択的に、本開示において、ドライバ回路ＭＩＣは集積回路であってもよく、特にピンを有するパッケージ化されたチップであってもよい。

【0046】

本開示において、機能素子は電流駆動型の電子素子であってもよく、例えば発熱素子、発光素子、発音素子等であってもよく、検知機能を実現する電子素子であってもよく、例えば感光素子、感熱素子、音響電気変換素子等である。いずれかのデバイスユニットＥＣは１種の機能素子を含んでもよく、複数種の異なる電子素子を含んでもよい。任意の２つのデバイスユニットＥＣに含まれる機能素子の数、種類、相対位置及び電気的接続方式は、同じであってもよいし、異なっていてもよい。

【0047】

任意選択的に、図１を参照して、各デバイスユニットＥＣは、デバイスユニットＥＣの分布の均一性を向上させ、アレイ基板の均一性を向上させるためにアレイ状に分布することができる。本開示のいくつかの実施形態において、デバイスユニットＥＣにおける機能素子は、同じ種類の機能素子であり、例えば、いずれも発光素子である。アレイ基板において、各機能素子はアレイ状に分布することにより、機能素子のアレイ基板全体における分布の均一性が保証され、アレイ基板の均一性をさらに向上させる。さらに、各デバイスユニットＥＣにおいて、機能素子の数、種類、相対位置及び電気的接続方式は完全に同じであり、例えばいずれも発光素子である。このように、各デバイスユニットＥＣは同じであり、アレイ基板の駆動及びデバッグに有利である。

【0048】

任意選択的に、デバイスユニットＥＣにおける少なくとも一部の機能素子は発光素子であってもよく、例えばＬＥＤ（発光ダイオード）、ＭｉｃｒｏＬＥＤ（マイクロ発光ダイオード）、ｍｉｎｉＬＥＤ（ミニ発光ダイオード）、ＯＬＥＤ（有機エレクトロルミネッセンスダイオード）、ＱＤ‐ＯＬＥＤ（量子ドット‐有機エレクトロルミネッセンスダイオード）、ＱＬＥＤ（量子ドット発光ダイオード）、ＰＬＥＤ（有機高分子エレクトロルミネッセンスダイオード）等であってもよい。その実施形態において、該アレイ基板はドライバ回路ＭＩＣの駆動により発光することができ、表示装置、照明装置等の装置に適用することができる。

【0049】

いくつかの実施形態において、デバイスユニットＥＣにおける各機能素子はいずれも発光素子であり、且つアレイ基板における各発光素子はアレイ状に分布する。表示装置は液晶表示装置であってもよく、それは積層された液晶表示モジュール及びバックライトモジュールを含み、該アレイ基板はバックライトモジュールのバックライトとすることができる。その実施形態において、各デバイスユニットＥＣはドライバ回路ＭＩＣの駆動により独立して動作することができ、それにより各デバイスユニットＥＣは独立して発光することができる。このように、該表示装置はローカルディミング（ｌｏｃａｌｄｉｍｍｉｎｇ）を実現することができ、ＨＤＲ（Ｈｉｇｈ‐ＤｙｎａｍｉｃＲａｎｇｅ）効果を実現し、表示装置の表示品質を向上させる。いずれかのデバイスユニットＥＣにおいても、機能素子の数及び電気的接続方式はいずれも同じである。このように、発光素子のアレイ基板における分布の均一性を保証することができ、アレイ基板の発光の均一性を向上させ、バックライトモジュールのデバッグの難易度を低下させることに有利である。

【0050】

他のいくつかの実施形態において、表示装置は、ＭｉｃｒｏＬＥＤ表示装置であってもよい。ここで、機能素子としての発光素子（例えば、ＭｉｃｒｏＬＥＤ、ＬＥＤ等）は、パターンを直接表示するために発光してもよい。一実施形態において、発光素子は、同じ色の光を放出することができる発光素子であってもよく、例えば、いずれも青色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、または黄色ＬＥＤであってもよい。このように、該表示装置は、単色の表示装置であってもよく、計器ダイヤル、信号インジケータスクリーンなどの表示装置であってもよい。他のいくつかの実施形態において、発光素子は、複数の異なる色の発光素子を含んでいてもよく、例えば、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ、黄色ＬＥＤなどのうちの少なくとも２つを含んでいてもよく、異なる色の発光素子はそれぞれ独立して制御されることができる。このように、該表示装置は、光を混合してカラー表示を行うことができる。

【0051】

さらに、本開示の一実施形態において、アレイ基板上の各機能素子は行列方向に等間隔にアレイ状に分布する。具体的には、各機能素子は複数の素子行に配列されてもよく、各素子行は列方向に沿って等間隔に配列され、且つ各素子行は行方向に沿って等間隔に配列された複数の機能素子を含む。各機能素子は複数の素子列に配列されてもよく、各素子列は行方向に沿って等間隔に配列され、且つ各素子列は列方向に沿って等間隔に配列された複数の機能素子を含む。このように、機能素子のアレイ基板における分布の均一性をさらに向上させることができる。

【0052】

任意選択的に、アレイ基板の少なくとも一部の領域において、各ドライバ回路ＭＩＣはアレイ状に分布する。このように、アレイ基板の設計及び製造の難易度を低下させ、且つアレイ基板のデバッグの難易度を低下させ、アレイ基板及び表示装置のコストを低下させることができる。いくつかの実施形態において、アレイ基板において、各ドライバ回路ＭＩＣはアレイ状に分布する。さらに、各ドライバ回路ＭＩＣは、それが駆動するデバイスユニットＥＣに対する相対位置が同じであってもよい。他のいくつかの実施形態において、図９を参照して、アレイ基板は隣接する第一領域Ｃ１及び第二領域Ｃ２を含むことができる。ここで、第一領域に位置する各ドライバ回路ＭＩＣはアレイ状に分布する。第二領域に位置するドライバ回路ＭＩＣはアレイ状に分布する。ドライバ回路ＭＩＣは第一領域及び第二領域全体においてアレイ状に分布しない。さらに、第一領域Ｃ１におけるドライバ回路ＭＩＣの駆動対象のデバイスユニットＥＣに対する相対位置と、第二領域Ｃ２におけるドライバ回路ＭＩＣの駆動対象のデバイスユニットＥＣに対する相対位置とは異なっていてもよい。さらに、アレイ基板はバインディング領域を有し、バインディング領域内に外部回路（例えば回路基板、フレキシブル回路基板、チップオンフィルム等）とバインディングして接続するための回路基板バインディングパッドが設置される。第二領域はアレイ基板のバインディング領域に近接する一端に位置してもよく、第一領域は第二領域のバインディング領域から離れている一側に位置してもよい。

【0053】

例示的に、本開示の一実施形態において、図９に示すように、ドライバ回路ＭＩＣは、２つのデバイスユニットＥＣを駆動するための２つの出力ピンＯＵＴＰ（例えば、Ｏｕｔ１、Ｏｕｔ２など）を有する。アレイ基板には、ファンアウト領域及びバインディング領域が設けられ、ファンアウト領域内には、バインディング領域における回路基板バインディングパッドに電気的に接続されるファンアウトラインを有し、ファンアウトラインは、ドライバ回路ＭＩＣ及びデバイスユニットＥＣを駆動する駆動ラインに電気的に接続されている。ここで、アレイ基板において、バインディング領域に最も近い各デバイス制御領域ＡＡは第二領域Ｃ２を構成し、残りの制御領域ＡＡは第一領域Ｃ１を構成することができる。このように、第二領域Ｃ２はファンアウト領域とオーバーラップすることができ、特に第二領域Ｃ２における各デバイスユニットＥＣはファンアウト領域とオーバーラップすることができる。第二領域Ｃ２における制御領域ＡＡにおいて、ドライバ回路ＭＩＣは２つのデバイスユニットＥＣのバインディング領域から離れている一側に位置してもよい。第一領域Ｃ１における制御領域ＡＡにおいて、ドライバ回路ＭＩＣは２つのデバイスユニットＥＣのバインディング領域に近い側に位置してもよい。

【0054】

なお、本開示のアレイ基板は、デバイスユニットを駆動するドライバ回路を組み込み、これは、アレイ基板を駆動する外部回路を簡略化し且つその制御方法を簡略化し、外部回路の小型化に寄与し得る。特に、これは、外部回路における集積回路の体積を小さくして集積回路のコストを低減することができる一方、外部回路における回路基板の面積を小さくすることができる。

【0055】

図３を参照して、本開示によって提供されるドライバ回路ＭＩＣは、論理制御モジュールＣＴＲと、データピンＤａｔａＰと、少なくとも２つの出力ピンＯＵＴＰとを含み、データピンＤａｔａＰは、駆動データＤａｔａを受信することに用いられ、論理制御モジュールＣＴＲは、駆動データＤａｔａによって各出力ピンＯＵＴＰと一対一に対応する駆動制御信号を生成するように配置され、駆動制御信号は、対応する出力ピンＯＵＴＰを流れる電流を制御することに用いられる。図１及び図３を参照して、いずれかのデバイス制御領域ＡＡにおいて、アレイ基板におけるデバイスユニットＥＣは、ドライバ回路ＭＩＣの各出力ピンＯＵＴＰと一対一に対応して設置されている。アレイ基板全体において、各デバイスユニットＥＣは、各出力ピンＯＵＴＰと一対一に対応して設置されている。

【0056】

このように、ドライバ回路ＭＩＣは、デバイス制御段階において、駆動データＤａｔａを受け取り、駆動データＤａｔａに基づいて、各出力ピンＯＵＴＰと一対一に対応する駆動制御信号を生成し、駆動制御信号は、対応する出力ピンＯＵＴＰを流れる電流を制御するための駆動方法によって駆動することができる。

【0057】

該駆動方法によれば、ドライバ回路ＭＩＣの論理制御モジュールＣＴＲは駆動データＤａｔａに基づいて出力ピンＯＵＴＰを流れる電流を制御することができ、それにより出力ピンＯＵＴＰに電気的に接続されるデバイスユニットＥＣを流れる駆動電流を制御し、デバイスユニットＥＣに対する制御及び駆動を実現する。本開示のドライバ回路ＭＩＣは少なくとも２つのデバイスユニットＥＣを同時に駆動することができ、それによりアレイ基板におけるドライバ回路ＭＩＣの数量を減少させ、アレイ基板のコストを低減することができる。それだけでなく、ドライバ回路ＭＩＣの使用量が減少するため、さらにアレイ基板の製造難度を低下させ、ドライバ回路のバインディング歩留まりがアレイ基板の歩留まりに与える影響を減少させ、それによりアレイ基板の歩留まりを向上させることができる。複数のアレイ状に配置されるドライバ回路ＭＩＣが存在する場合、複数のドライバＭＩＣはそれに接続される複数のデバイスユニットＥＣに駆動信号を同時に提供することができ、即ち、複数の異なるドライバＭＩＣにより駆動されるデバイスユニットＥＣを同時に動作させる。理解できるように、ドライバ回路ＭＩＣの安定性を確保し且つドライバ回路ＭＩＣの耐用年数を延長するために、本開示に記載の「同時駆動」及び「同時動作」は、時間的にナノ秒レベルの前後順序が存在してもよい。

【0058】

本開示の一実施形態において、図３を参照して、１つのドライバ回路ＭＩＣに４つの出力ピンＯＵＴＰが設置され、即ち第一出力ピンＯｕｔ１、第二出力ピンＯｕｔ２、第三出力ピンＯｕｔ３、第四出力ピンＯｕｔ４が設置される。このように、本開示のドライバ回路ＭＩＣは４つのデバイスユニットＥＣを同時に駆動することができる。１つのドライバ回路ＭＩＣが１つのデバイスユニットＥＣを駆動する方法に比べて、ドライバ回路ＭＩＣの数を１／４に減少させ、ドライバ回路ＭＩＣの使用量を大幅に減少させ、それによりアレイ基板のコストを低減することができる。

【0059】

なお、本開示のドライバ回路ＭＩＣは、１つの出力ピンしか設けられていないドライバ回路に比べてやや大きい体積を有するが、本開示は、ドライバ回路ＭＩＣの使用量を大幅に低減することができ、それによりドライバ回路ＭＩＣ全体の面積占有率の低減、ドライバ回路ＭＩＣのバインディング効率の向上、及びアレイ基板の歩留まりの向上において顕著な改善を得ることができる。例示的に、本開示の一実施形態において、本開示のドライバ回路ＭＩＣは４つの出力ピンＯＵＴＰを有し、その面積は１つの出力ピンＯＵＴＰのみを有するドライバ回路ＭＩＣの２倍である。しかしながら、本開示のドライバ回路ＭＩＣの使用量を１／４に減少させることができ、それにより本開示のアレイ基板におけるドライバ回路ＭＩＣの面積占有率を１／２に減少させる（１つのドライバ回路ＭＩＣが１つのデバイスユニットＥＣを駆動するアレイ基板に対して）。

【0060】

図１を参照して、任意の１つのデバイス制御領域列ＢＢにおいて、アレイ基板に列方向に沿って延伸するデバイス電源ラインＶＬＥＤＬ及び駆動データラインＤａｔａＬが設置される。デバイスユニットＥＣの一端はデバイス電源ラインＶＬＥＤＬに電気的に接続され、他端は対応する出力ピンＯＵＴＰ（例えばＯｕｔ１～Ｏｕｔ４のうちの任意の１つ）に電気的に接続される。データピンＤａｔａＰは駆動データラインＤａｔａＬに電気的に接続される。

【0061】

任意選択的に、いずれかのデバイス制御領域列ＢＢにおいて、デバイスユニットＥＣは２つのデバイスユニット列に配列され、いずれかのデバイスユニット列は列方向に沿って順に配列される複数のデバイスユニットＥＣを含む。いずれかのデバイス制御領域列ＢＢにおいて、デバイス電源ラインＶＬＥＤＬの数は２つである。２つのデバイス電源ラインＶＬＥＤＬは２つのデバイスユニット列と一対一に対応して設置される。デバイスユニット列における各デバイスユニットＥＣは、それぞれ自身に最も近いデバイス電源ラインＶＬＥＤＬ（即ち該デバイスユニットＥＣに対応するデバイス電源ラインＶＬＥＤＬ）に接続される。

【0062】

さらに、本開示の一実施形態において、隣接する２つの制御領域列において、隣接する２つのデバイス電源ラインＶＬＥＤＬは互いに接続されて１つのラインを形成することができ、即ち隣接する２つのデバイス電源ラインＶＬＥＤＬは１つのデバイス電源ラインＶＬＥＤＬ’に統合される。このように、該統合されたデバイス電源ラインＶＬＥＤＬ’は２つのデバイスユニット列に対応して設置されてもよく、２つのデバイスユニット列におけるデバイスユニットＥＣはいずれも該統合されたデバイス電源ラインＶＬＥＤＬ’に接続される。該統合されたデバイス電源ラインＶＬＥＤＬ’の幅は、アレイ基板のエッジに最も近いデバイスユニット列に接続されたデバイス電源ラインＶＬＥＤＬより大きくてもよく、統合されたデバイス電源ラインＶＬＥＤＬ’は中空部を含んでもよい。当然のことながら、該統合されたデバイス電源ラインＶＬＥＤＬ’の幅は、アレイ基板のエッジに最も近いデバイスユニット列に接続されたデバイス電源ラインＶＬＥＤＬの幅と同じであってもよい。

【0063】

該実施形態において、外部回路（例えば回路基板）は駆動データラインＤａｔａＬに駆動データＤａｔａを提供することができ、それにより駆動データラインＤａｔａＬは駆動データＤａｔａをデータピンＤａｔａＰに伝送する。外部回路はさらにデバイス電源ラインＶＬＥＤＬを介してデバイスユニットＥＣにデバイス電源電圧ＶＬＥＤを提供することができる。さらに、ドライバ回路ＭＩＣはグランドピンＧＮＤＰを含み、グランドピンＧＮＤＰはドライバ回路ＭＩＣにグランド電圧ＧＮＤを印加することに用いられる。いずれかのデバイス制御領域列ＢＢにおいて、アレイ基板に列方向に沿って延伸するグランド電圧ラインＧＮＤＬが設置され、グランドピンＧＮＤＰはグランド電圧ラインＧＮＤＬに電気的に接続される。外部回路はグランド電圧ラインＧＮＤＬにグランド電圧ＧＮＤを印加することができ、それによりグランド電圧ＧＮＤをドライバ回路ＭＩＣにロードする。このように、デバイスユニットＥＣはデバイス電源ラインＶＬＥＤＬとグランド電圧ラインＧＮＤＬとの間に接続されることに該当する。論理制御モジュールＣＴＲは出力ピンＯＵＴＰを介してデバイスユニットＥＣの電流経路のオンまたはオフを制御し、それによりデバイスユニットＥＣと出力ピンＯＵＴＰを通過する電流を制御する。

【0064】

任意選択的に、いずれかのデバイス制御領域列ＢＢにおいて、デバイス電源ラインＶＬＥＤＬの数は２つである。２つのデバイス電源ラインＶＬＥＤＬはそれぞれグランド電圧ラインＧＮＤＬの両側に位置する。

【0065】

任意選択的に、いずれかのデバイス制御領域列ＢＢにおいて、ドライバ回路ＭＩＣは、グランド電圧ラインＧＮＤＬにロードされるグランド電圧ＧＮＤによりドライバ回路ＭＩＣに電磁シールドを提供するために、グランド電圧ラインＧＮＤＬとオーバーラップするように設置されることができる。

【0066】

任意選択的に、図３を参照して、論理制御モジュールＣＴＲは、制御モジュールＣＬＭと、各出力ピンＯＵＴＰと一対一に対応して配置される変調モジュール（例えば、図３のＰＷＭＭ１～ＰＷＭＭ４）とを含むことができる。各変調モジュールは、対応する出力ピンＯＵＴＰに電気的に接続される。制御モジュールＣＬＭは、駆動データＤａｔａによって、各変調モジュールと一対一に対応する駆動制御信号を生成するように配置され、駆動制御信号は、対応する変調モジュールのオンまたはオフを制御することに用いられ、それにより出力ピンＯＵＴＰとグランド電圧ラインＧＮＤＬとの間の電気的な導通または遮断を制御し、それによりデバイスユニットＥＣに対する制御を実現することに用いられる。いくつかの実施形態において、駆動制御信号は変調モジュールを制御することにより、変調モジュール（及び変調モジュールに接続された出力ピンＯＵＴＰ、デバイスユニットＥＣ）を流れる信号をパルス幅変調信号にすることができる。駆動制御信号は該パルス幅変調信号を変調することに用いられ、例えば該パルス幅変調信号のデューティ比等の要素を調整し、それにより出力ピンＯＵＴＰ及びデバイスユニットＥＣを流れる平均電流を制御する。

【0067】

例示的に、本開示の一実施形態において、図１～図３を参照して、ドライバ回路ＭＩＣは、４つの出力ピンＯＵＴＰを含み、それぞれ第一出力ピンＯｕｔ１～第四出力ピンＯｕｔ４である。論理制御モジュールＣＴＲは、４つの変調モジュール、即ち、第一変調モジュールＰＷＭＭ１、第二変調モジュールＰＷＭＭ２、第三変調モジュールＰＷＭＭ３、及び第四変調モジュールＰＷＭＭ４を含む。第一出力ピンＯｕｔ１～第四出力ピンＯｕｔ４は第一変調モジュールＰＷＭＭ１～第四変調モジュールＰＷＭＭ４と一対一に対応して接続される。制御モジュールＣＬＭは駆動データＤａｔａに基づいて第一駆動制御信号、第二駆動制御信号、第三駆動制御信号、第四駆動制御信号を生成し、且つそれぞれ第一変調モジュールＰＷＭＭ１、第二変調モジュールＰＷＭＭ２、第三変調モジュールＰＷＭＭ３及び第四変調モジュールＰＷＭＭ４に伝送することに用いられる。

【0068】

第一変調モジュールＰＷＭＭ１は、第一出力ピンＯｕｔ１に電気的に接続され、且つ第一駆動制御信号の制御下でオンまたはオフにすることができ、それにより第一出力ピンＯｕｔ１とグランド電圧ラインＧＮＤＬとの間をオンまたはオフにする。第一変調モジュールＰＷＭＭ１がオンにされると、グランド電圧ラインＧＮＤＬ、第一出力ピンＯｕｔ１、第一出力ピンＯｕｔ１に電気的に接続されるデバイスユニットＥＣ及びデバイス電源ラインＶＬＥＤＬは信号回路を構成し、デバイスユニットＥＣが動作する。第一変調モジュールＰＷＭＭ１がオフにされると、上記信号回路が切断され、デバイスユニットＥＣが動作しない。このように、第一変調モジュールＰＷＭＭ１は、第一駆動制御信号の制御下で、デバイスユニットＥＣを流れる電流を変調することができ、それによりデバイスユニットＥＣを流れる電流をパルス幅変調信号として示す。第一変調モジュールＰＷＭＭ１は第一駆動制御信号に基づいてデバイスユニットＥＣを流れるパルス幅変調信号のデューティ比等の要素を変調することができ、それによりデバイスユニットＥＣの動作状態を制御する。デバイスユニットＥＣがＬＥＤを含む場合、パルス幅変調信号のデューティ比を増加させることにより、ＬＥＤの１つの表示フレーム内での発光総時間を向上させることができ、さらにＬＥＤの該表示フレーム内での総発光輝度を向上させ、それによりアレイ基板の該領域での輝度を増大させる。逆に、パルス幅変調信号のデューティ比を低下させることにより、ＬＥＤの１つの表示フレーム内での発光総時間を低下させることができ、さらにＬＥＤの該表示フレーム内での総発光輝度を低下させ、それによりアレイ基板の該領域での輝度を減少させる。

【0069】

これに対応して、第二変調モジュールＰＷＭＭ２は、第二出力ピンＯｕｔ２に電気的に接続され、第二駆動制御信号の制御下でオンまたはオフにすることができ、それにより第二出力ピンＯｕｔ２に接続されるデバイスユニットＥＣを流れる電流をパルス幅変調信号として示す。第三変調モジュールＰＷＭＭ３は、第三出力ピンＯｕｔ３に電気的に接続され、第三駆動制御信号の制御下でオンまたはオフにすることができ、それにより第三出力ピンＯｕｔ３に接続されるデバイスユニットＥＣを流れる電流をパルス幅変調信号として示す。第四変調モジュールＰＷＭＭ４は、第四出力ピンＯｕｔ４に電気的に接続され、第四駆動制御信号の制御下でオンまたはオフにすることができ、それにより第四出力ピンＯｕｔ４に接続されるデバイスユニットＥＣを流れる電流をパルス幅変調信号として示す。

【0070】

本開示の一実施形態において、第一変調モジュールＰＷＭＭ１～第四変調モジュールＰＷＭＭ４はスイッチ素子であってもよく、例えばＭＯＳ（金属‐酸化物半導体電界効果トランジスタ）、ＴＦＴ（薄膜トランジスタ）等のトランジスタであってもよい。第一駆動制御信号～第四駆動制御信号はパルス幅変調信号であってもよく、スイッチ素子はパルス幅変調信号の制御下でオンまたはオフする。

【0071】

任意選択的に、本開示において、図３を参照して、第一変調モジュールＰＷＭＭ１～第四変調モジュールＰＷＭＭ４は、データバスＤＢを介して制御モジュールＣＬＭに電気的に接続されてもよく、それぞれデータラインを介して制御モジュールに電気的に接続されてもよく、または他の方法で制御モジュールに電気的に接続されてもよく、本開示はこれに対して特に限定されない。

【0072】

本開示の一実施形態において、制御モジュールＣＬＭは、データリンク（ＤａｔａＬｉｎｋ）回路及び制御論理モジュール（ＣｏｎｔｒｏｌＬｏｇｉｃ）回路を含むことができ、データリンク回路は、制御モジュールＣＬＭ以外の回路／モジュールまたは構造と電気的に接続することに用いられ、例えば、アドレスピンＤｉ＿ｉｎ、データピンＤａｔａＰ及びデータバスＤＢと電気的に接続することに用いられ、制御論理モジュール回路は、データリンク回路を介して外部の信号（例えば、データピンＤａｔａＰが入力したアドレス信号、データピンＤａｔａＰが入力した駆動データＤａｔａ）を受信することに用いられ、また駆動制御信号を生成して（例えば、第一駆動制御信号～第五駆動制御信号を出力して）データリンク回路を介して出力することに用いられる。

【0073】

いくつかの実施形態において、駆動データＤａｔａは、アドレス情報及び駆動情報を含み、論理制御モジュールＣＴＲは、駆動データＤａｔａのアドレス情報がドライバ回路ＭＩＣのアドレス情報とマッチングする場合、駆動データＤａｔａの駆動情報を取得し、駆動データＤａｔａの駆動情報によって駆動制御信号を生成するようにさらに配置される。

【0074】

このように、ドライバ回路ＭＩＣの駆動方法はさらに以下を含むことができ、アドレス配置段階において、アドレス信号を受信し、アドレス信号に基づいてドライバ回路ＭＩＣのアドレス情報を配置し、中継信号を生成して出力する。中継信号は、接続のドライバ回路ＭＩＣのアドレス信号とすることができる。デバイス制御段階において、駆動データＤａｔａに基づいて各出力ピンＯＵＴＰと一対一に対応する駆動制御信号を生成することは、駆動データＤａｔａのアドレス情報がドライバ回路ＭＩＣのアドレス情報とマッチングする場合、駆動データＤａｔａの駆動情報を取得し、駆動データＤａｔａの駆動情報によって駆動制御信号を生成することで実現できる。

【0075】

任意選択的に、外部回路（例えば回路基板）には、エンコーダが設けられ、論理制御モジュールＣＴＲにはデコーダが設けられてもよい。エンコーダは、４ｂ／５ｂ符号化プロトコル、８ｂ／１０ｂ符号化プロトコル、または他の符号化プロトコルに従って符号化し、駆動データＤａｔａを生成し、駆動データラインＤａｔａＬに送信することができる。論理制御モジュールＣＴＲのデコーダは、駆動データＤａｔａを復号し、駆動データＤａｔａにおけるアドレス情報及び駆動情報を取得することができる。

【0076】

このように、アレイ基板において、図１を参照して、複数のドライバ回路ＭＩＣのデータピンＤａｔａＰは、同一の駆動データラインＤａｔａＬに接続することができる。駆動データラインＤａｔａＬに複数の異なる駆動データＤａｔａをロードすることができ、各ドライバ回路ＭＩＣは配置されるアドレス情報に基づいて対応する駆動データＤａｔａを決定し、且つそれぞれ対応する駆動データＤａｔａに基づいてそれぞれ接続されたデバイスユニットＥＣを駆動することができる。本開示において、ドライバ回路ＭＩＣはデータピンＤａｔａＰを介して駆動データＤａｔａを受信することができ、アレイ基板は駆動データラインＤａｔａＬを介して駆動データＤａｔａを伝送することができ、従ってＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ ｉｎｔｅｒｆａｃｅ、シリアル周辺機器インタフェース）を用いてデータを伝送することによるパッド、ラインの数が多すぎるという問題を回避し、さらにアレイ基板、外部回路及びドライバ回路ＭＩＣの構造を簡略化することができ、アレイ基板及びドライバ回路ＭＩＣのコストを低減する。本開示の一実施形態において、図１を参照して、１つのデバイス制御領域列ＢＢには、１列のドライバ回路ＭＩＣ及び１本の駆動データラインＤａｔａＬが設置され、各ドライバ回路ＭＩＣのデータピンＤａｔａＰは、いずれも該駆動データラインＤａｔａＬに接続されている。

【0077】

任意選択的に、本開示において、ドライバ回路ＭＩＣには、予めアドレス情報が配置されていてもよいし、パワーオンされた後にアドレス情報が配置されていてもよい。本開示の一実施形態において、パワーオンされた後に、各ドライバ回路ＭＩＣにアドレス情報を割り当てることができ、該アドレス情報は動的アドレスであってもよい。

【0078】

例示的に、図１及び図３を参照して、ドライバ回路ＭＩＣは、アドレスピンＤｉ＿ｉｎ及び中継ピンＤｉ＿ｏｕｔをさらに含むことができる。ここで、アドレスピンＤｉ＿ｉｎは、アドレス信号を受信することができ、論理制御モジュールＣＴＲは、アドレス信号に基づいてドライバ回路ＭＩＣのアドレス情報を配置し、中継信号を生成するようにさらに配置される。中継信号は、接続のドライバ回路ＭＩＣのアドレス信号とすることができ、中継ピンＤｉ＿ｏｕｔは、中継信号を出力することに用いられる。本開示において、ドライバ回路ＭＩＣがカスケード接続されている場合、次段のドライバ回路ＭＩＣは、前段のドライバ回路ＭＩＣの接続のドライバ回路ＭＩＣである。このように、アレイ基板上の複数のドライバ回路ＭＩＣが順にカスケード接続される場合、前段のドライバ回路ＭＩＣは、自身のアドレス情報に基づいて次段のドライバ回路ＭＩＣにアドレス情報を配置することができ、それによりカスケード接続されたドライバ回路ＭＩＣに動的アドレスを割り当てることが実現される。

【0079】

本開示の一実施形態において、アドレス情報はデジタル信号であってもよく、それはアドレス信号に変調されてもよい。１つのドライバ回路ＭＩＣがアドレス信号を受信した後、該アドレス信号におけるアドレス情報を解析して取得し、記憶することができ、また、アドレス情報を１または他の一定量インクリメントし且つインクリメントされたアドレス情報（新しいアドレス情報）を中継信号に変調することができ、該中継信号は次段のドライバ回路ＭＩＣのアドレス信号となる。当然のことながら、ドライバ回路ＭＩＣはさらに他の異なる関数を用いて新たなアドレス情報を生成することができる。

【0080】

本開示の一実施形態において、図３を参照して、論理制御モジュールＣＴＲはさらに第五変調モジュールＰＷＭＭ５を含むことができ、第五変調モジュールＰＷＭＭ５は中継ピンＤｉ＿ｏｕｔに電気的に接続される。制御モジュールＣＬＭはアドレスピンＤｉ＿ｉｎからアドレス信号を受信し、且つアドレス信号に基づいて中継制御信号を生成し且つ第五変調モジュールＰＷＭＭ５に伝送することができる。第五変調モジュールＰＷＭＭ５は中継制御信号に応答して中継信号を生成し且つ中継ピンＤｉ＿ｏｕｔにロードすることができる。

【0081】

本開示において、第五変調モジュールＰＷＭＭ５は、データバスＤＢを介して制御モジュールＣＬＭに電気的に接続されてもよく、専用のデータラインを介して制御モジュールに電気的に接続されてもよく、または他の方法で制御モジュールに電気的に接続されてもよく、本開示はこれに対して特に限定されない。

【0082】

例示的に、図３を参照して、本開示の一実施形態において、ドライバ回路ＭＩＣは、データバスＤＢをさらに含み、第一変調モジュールＰＷＭＭ１～第五変調モジュールＰＷＭＭ５、制御モジュールＣＬＭは、いずれもデータバスＤＢに接続され、それにより制御モジュールＤＢと第一変調モジュールＰＷＭＭ１～第五変調モジュールＰＷＭＭ５とを相互作用させる。

【0083】

本開示の一実施形態において、第五変調モジュールＰＷＭＭ５はスイッチ素子を含むことができ、例えばＭＯＳ（金属‐酸化物半導体電界効果トランジスタ）、ＴＦＴ（薄膜トランジスタ）等のトランジスタを含むことができる。中継制御信号はパルス幅変調信号であってもよく、スイッチ素子はパルス幅変調信号の制御下でオンまたはオフする。スイッチ素子がオンする時、第五変調モジュールＰＷＭＭ５は電流または電圧を出力することができ、スイッチ素子がオフする時、第五変調モジュールＰＷＭＭ５は電流または電圧を出力しなくてもよい。このように、第五変調モジュールＰＷＭＭ５は１つのパルス幅変調信号を変調して中継信号とすることができる。

【0084】

任意選択的に、図１を参照して、同一のデバイス制御領域列ＢＢに位置する各ドライバ回路ＭＩＣは順にカスケード接続される。いずれかのデバイス制御領域列ＢＢにおいて、アレイ基板に各ドライバ回路ＭＩＣと一対一に対応する複数のアドレスラインＡＤＤＲＬが設置され、且つ各アドレスラインＡＤＤＲＬは列方向に沿って延伸する。ドライバ回路ＭＩＣのアドレスピンＤｉ＿ｉｎは対応するアドレスラインＡＤＤＲＬに電気的に接続され、前段のドライバ回路ＭＩＣの中継ピンＤｉ＿ｏｕｔは、次段のドライバ回路ＭＩＣに対応するアドレスラインＡＤＤＲＬに電気的に接続される。このように、該デバイス制御領域列ＢＢにおいて、カスケード接続されたドライバ回路ＭＩＣの間はアドレスラインＡＤＤＲＬを介して電気的に接続することができ、前段のドライバ回路ＭＩＣの中継信号は、次段のドライバ回路ＭＩＣに対応するアドレスラインＡＤＤＲＬにロードすることができ、且つ次段のドライバ回路ＭＩＣのアドレス信号とする。さらに、外部回路は第一段のドライバ回路ＭＩＣに対応するアドレスラインＡＤＤＲＬにアドレス信号をロードすることができる。

【0085】

図１を参照して、本開示の一実施形態において、いずれかのデバイス制御領域列ＢＢにおいて、各アドレスラインＡＤＤＲＬの延伸方向は同じである。言い換えれば、各アドレスラインＡＤＤＲＬの延伸線はオーバーラップすることができる。このように、行方向において、各アドレスラインＡＤＤＲＬは１つのアドレスラインＡＤＤＲＬの幅のみを占有することができ、アドレスラインＡＤＤＲＬが行方向において大きなライン空間を占有することを回避し、デバイス電源ラインＶＬＥＤＬ、グランド電圧ラインＧＮＤＬ等のラインの幅を増大させてこれらのラインのシート抵抗を低減させることに有利である。

【0086】

図１を参照して、本開示の一実施形態において、いずれかのデバイス制御領域列ＢＢにおいて、各アドレスラインＡＤＤＲＬは、デバイス電源ラインＶＬＥＤＬとグランド電圧ラインＧＮＤＬとの間に位置する。

【0087】

本開示の一実施形態において、図１を参照して、少なくとも１つのデバイス制御領域列ＢＢにおいて、アレイ基板にフィードバックラインＦＢＬがさらに設けられている。順次カスケード接続された複数のドライバ回路ＭＩＣにおいて、最終段のドライバ回路ＭＩＣの中継ピンＤｉ＿ｏｕｔは、フィードバックラインＦＢＬに接続することができる。

【0088】

さらに、アレイ基板は複数の信号チャネルを含むことができ、各信号チャネルは１つのデバイス制御領域列ＢＢまたは順に隣接する複数のデバイス制御領域列ＢＢを含む。１つの信号チャネル内において、各ドライバ回路ＭＩＣは順にカスケード接続される。いずれかの信号チャネル内において、アレイ基板に少なくとも１つのフィードバックラインＦＢＬが設置されてもよく、それにより該信号チャネル内の最終段のドライバ回路ＭＩＣの中継ピンＤｉ＿ｏｕｔをフィードバックラインＦＢＬに電気的に接続させる。例示的に、図１を参照して、１つの信号チャネルは、１つのデバイス制御領域列ＢＢを含む。さらに例示的に、図１を参照して、いずれかのデバイス制御領域列ＢＢは、１つのフィードバックラインＦＢＬを有する。任意選択的に、デバイス制御領域列ＢＢにおいて、フィードバックラインＦＢＬは、グランド電圧ラインＧＮＤＬとデバイス電源ラインＶＬＥＤＬとの間に位置する。

【0089】

任意選択的に、図１及び図３を参照して、ドライバ回路ＭＩＣは、チップ電源ピンＶＣＣＰをさらに含み、チップ電源ピンＶＣＣＰは、ドライバ回路ＭＩＣの動作を駆動するためのチップ電源電圧ＶＣＣをドライバ回路ＭＩＣにロードすることに用いられる。さらに、ドライバ回路ＭＩＣは、電源モジュールＰＷＲＭをさらに含むことができ、チップ電源ピンＶＣＣＰは、チップ電源電圧ＶＣＣを電源モジュールＰＷＲＭにロードすることができ、電源モジュールは、ドライバ回路ＭＩＣの電力供給を保証するために、ドライバ回路ＭＩＣの各回路に電力を分配するように配置される。

【0090】

図１を参照して、デバイス制御領域列ＢＢにおいて、アレイ基板に列方向に沿って延伸するチップ電源ラインＶＣＣＬを設置することができ、外部回路は、チップ電源ラインＶＣＣＬを介してドライバ回路ＭＩＣにチップ電源電圧ＶＣＣを印加することができる。さらに、図１を参照して、チップ電源ラインＶＣＣＬは、デバイス電源ラインＶＬＥＤＬとグランド電圧ラインＧＮＤＬとの間に位置する。

【0091】

該実施形態において、アレイ基板は異なるラインを用いてそれぞれチップ電源電圧ＶＣＣ及び駆動データＤａｔａをロードし、ドライバ回路内部の回路構造を簡略化することができ、ドライバ回路内に電力調整回路（該電力調整回路は電源信号における直流成分に基づいてチップ電源電圧を生成し且つ電源信号における変調成分に基づいて駆動データを生成することに用いられる）を設置する必要がなく、それによりドライバ回路の面積を小さくすることに有利である。また、このような設置方法は、外部回路の構成を簡略化することができ、チップ電源電圧と駆動データを電力線搬送通信に変調する変調回路の設置を回避することができるとともに、チップ電源電圧に対する品質要求を低減することができる。したがって、本開示のドライバ回路及びアレイ基板の設置方法は、ドライバ回路及び外部回路の構造を簡略化し、それらのコストを低減することができる。それだけでなく、アレイ基板は異なるラインを用いてそれぞれチップ電源電圧ＶＣＣ及び駆動データＤａｔａをロードし、さらにチップ電源電圧ＶＣＣ及び駆動データＤａｔａの信号品質を保証することができ、さらにアレイ基板の安定性及びローカルディミングの精度を向上させることに有利である。

【0092】

当然のことながら、本開示の他の実施形態において、ドライバ回路ＭＩＣのデータピンＤａｔａＰ及びチップ電源ピンＶＣＣＰは、１つの電源ピンに統合されてもよい。アレイ基板に電源ラインが設置されてもよく、電源ピンは電源ラインに電気的に接続される。ここで、外部回路（例えば回路基板）はチップ電源電圧ＶＣＣ及び駆動データＤａｔａを電力線搬送通信信号に変調し、且つ電源ラインに伝送することができる。電源ラインは電力線搬送通信信号をドライバ回路ＭＩＣに伝送する。ドライバ回路ＭＩＣは、電力線搬送通信信号に基づいて、チップ電源電圧ＶＣＣ及び駆動データＤａｔａを生成し、前記駆動データに基づいて各前記出力ピンと一対一に対応する駆動制御信号を生成するように配置される。さらに、ドライバ回路内に電力調整回路が設けられ、該電力調整回路は、電力線搬送通信信号における直流成分に基づいてチップ電源電圧ＶＣＣを生成することに用いられ、電力線搬送通信信号ＰＷＲにおける変調成分に基づいて駆動データＤａｔａを生成することに用いられる。

【0093】

例示的な実施形態において、図２及び図３を参照して、ドライバ回路ＭＩＣは、少なくとも２つの出力ピンＯＵＴＰと、データピンＤａｔａＰと、アドレスピンＤｉ＿ｉｎと、中継ピンＤｉ＿ｏｕｔと、グランドピンＧＮＤＰと、チップ電源ピンＶＣＣＰとを含む。図４～図６を参照して、ドライバ回路ＭＩＣは、以下のステップＳ１１０～Ｓ１４０に示す駆動方法によって、接続されるデバイスユニットＥＣを駆動し、それによりアレイ基板を駆動することができる。

【0094】

ステップＳ１１０、パワーオン段階Ｔ１において、チップ電源電圧ＶＣＣを受信する。該ステップにおいて、外部回路はチップ電源ラインＶＣＣＬにチップ電源電圧ＶＣＣを印加することができ、チップ電源電圧ＶＣＣはチップ電源ピンＶＣＣＰを介してドライバ回路ＭＩＣにロードすることができ、それによりドライバ回路ＭＩＣに給電する。このように、ドライバ回路ＭＩＣはパワーオン状態にある。

【0095】

任意選択的に、本開示の表示装置が動作する場合、外部回路は、チップ電源電圧ＶＣＣを各チップ電源ラインＶＣＣＬに同時にロードすることができ、それによりアレイ基板の各ドライバ回路ＭＩＣが同時にパワーオンされる。

【0096】

任意選択的に、表示装置が起動されて外部回路（例えば、駆動アレイ基板の回路基板）がパワーオンされると、該外部回路は、チップ電源電圧ＶＣＣをチップ電源ラインＶＣＣＬにロードすることができ、それによりドライバ回路ＭＩＣのパワーオンと表示装置の起動とを同期させることができる。

【0097】

ステップＳ１２０、アドレス配置段階Ｔ２において、アドレス信号を受信し、アドレス信号に基づいてドライバ回路ＭＩＣのアドレス情報を配置し、且つ中継信号を生成して出力する。中継信号は次段のドライバ回路ＭＩＣ（即ち接続のドライバ回路ＭＩＣ）のアドレス信号とすることができる。ここで、ドライバ回路ＭＩＣはアドレスピンＤｉ＿ｉｎを介して接続されたアドレスラインＡＤＤＲＬにおけるアドレス信号を受信することができる。該アドレスラインＡＤＤＲＬが外部回路に電気的に接続される場合、該アドレス信号は外部回路がアドレスラインＡＤＤＲＬにロードしたアドレス信号であってもよい。該アドレスラインＡＤＤＲＬが前段のドライバ回路ＭＩＣに電気的に接続される場合、該アドレスラインＡＤＤＲＬにおけるアドレス信号は、前段のドライバ回路ＭＩＣから出力される中継信号であってもよい。ここで、ドライバ回路ＭＩＣは中継ピンＤｉ＿ｏｕｔを介して中継信号を出力することができる。

【0098】

例示的に、図５を参照して、カスケード接続されたドライバ回路ＭＩＣにおいて、Ｄｉ＿ｏｕｔ（ｎ‐１）は、第ｎ‐１段のドライバ回路ＭＩＣの中継ピンＤｉ＿ｏｕｔである。Ｄｉ＿ｉｎ（ｎ）は、第ｎ段のドライバ回路ＭＩＣのアドレスピンＤｉ＿ｉｎである。Ｄｉ＿ｏｕｔ（ｎ）は、第ｎ段のドライバ回路ＭＩＣの中継ピンＤｉ＿ｏｕｔである。Ｄｉ＿ｉｎ（ｎ＋１）は、第ｎ＋１段のドライバ回路ＭＩＣのアドレスピンＤｉ＿ｉｎである。図５を参照して、アドレス配置段階Ｔ２において、Ｄｉ＿ｏｕｔ（ｎ‐１）及びＤｉ＿ｉｎ（ｎ）に同じ信号をロードし、即ち、第ｎ‐１段のドライバ回路ＭＩＣから出力される中継信号を第ｎ段のドライバ回路ＭＩＣのアドレス信号とする。Ｄｉ＿ｏｕｔ（ｎ）及びＤｉ＿ｉｎ（ｎ＋１）に同じ信号をロードし、即ち、第ｎ段のドライバ回路ＭＩＣから出力される中継信号を第ｎ＋１段のドライバ回路ＭＩＣのアドレス信号とする。該例示において、２≦ｎ≦ｎ‐１である。ここで、ｎは正の整数であり、Ｎはカスケード接続関係を有する複数のドライバ回路ＭＩＣの総数である。

【0099】

ステップＳ１２０において、順にカスケード接続された複数のドライバ回路ＭＩＣにおいて、外部回路は第一段のドライバ回路ＭＩＣにアドレス信号をロードすることができ、それにより第一段のドライバ回路ＭＩＣはアドレス情報を配置する。次に、前段のドライバ回路ＭＩＣは次段のドライバ回路ＭＩＣにアドレス信号とする中継信号を出力し、それにより次段のドライバ回路ＭＩＣはアドレス情報を配置し、最後のドライバ回路ＭＩＣがアドレス情報を配置するまで続け、このように各ドライバ回路ＭＩＣにアドレス情報を配置することを実現する。

【0100】

ステップＳ１３０、駆動配置段階Ｔ３において、駆動配置信号を受信し、且つ駆動配置信号に基づいてドライバ回路ＭＩＣに対して初期化配置を行う。ここで、外部回路は駆動データラインＤａｔａＬに駆動配置信号をロードすることができ、ドライバ回路ＭＩＣはデータピンＤａｔａＰを介して該駆動配置信号をロードすることができる。

【0101】

任意選択的に、同じ駆動データラインＤａｔａＬに接続された各ドライバ回路ＭＩＣは、駆動配置信号を同時に受信するとともに、初期化配置を行うことができる。

【0102】

任意選択的に、外部回路は各駆動データラインＤａｔａＬに駆動配置信号を同時にロードすることができ、それにより各ドライバ回路ＭＩＣが駆動配置信号を同時に受信して初期化配置を完了することができ、アレイ基板がドライバ回路ＭＩＣに初期化配置を行う時間を低減することができる。

【0103】

ステップＳ１４０、デバイス制御段階Ｔ４において、駆動データＤａｔａを受信し、駆動データＤａｔａに基づいて各出力ピンＯＵＴＰと一対一に対応する駆動制御信号を生成し、駆動制御信号は対応する出力ピンＯＵＴＰを流れる電流を制御することに用いられる。このように、デバイス電源ラインＶＬＥＤＬにロードされるデバイス電源電圧ＶＬＥＤの作用で、ドライバ回路ＭＩＣはデバイスユニットＥＣを流れる電流を制御することができ、駆動データＤａｔａに基づいて接続された各デバイスユニットＥＣを駆動する目的を達成する。ステップＳ１４０において、外部回路は駆動データラインＤａｔａＬに駆動データＤａｔａをロードすることができ、ドライバ回路ＭＩＣはデータピンＤａｔａＰを介して駆動データＤａｔａを受信する。

【0104】

本開示の一実施形態において、駆動データＤａｔａは、アドレス情報及び駆動情報を含む。駆動データＤａｔａのアドレス情報がドライバ回路ＭＩＣのアドレス情報とマッチングする場合に、駆動データＤａｔａの駆動情報を取得し、駆動データＤａｔａの駆動情報に基づいて駆動制御信号を生成する。

【0105】

任意選択的に、ドライバ回路ＭＩＣの駆動方法は、さらにステップＳ１５０を含むことができ、パワーダウン段階Ｔ５において、ドライバ回路ＭＩＣはパワーダウン状態にあり、動作しない。任意選択的に、チップ電源ラインＶＣＣＬにチップ電源電圧ＶＣＣを印加しなくてもよく、それによりドライバ回路ＭＩＣをパワーダウン状態にする。さらに任意選択的に、アレイ基板を駆動する外部回路がパワーダウンする場合に、ドライバ回路ＩＣはパワーダウンする。言い換えれば、表示装置がシャットダウンされると、ドライバ回路ＩＣはパワーダウンしてパワーダウン段階にある。

【0106】

選択的に、図７はアレイ基板の駆動過程の概略図である。図７を参照して、アレイ基板が動作する場合、さらに、デバイス制御段階Ｔ４の前に、デバイス電源ラインＶＬＥＤＬにデバイス電源電圧ＶＬＥＤを印加することを含むことができる。このように、デバイスユニットＥＣはドライバ回路ＭＩＣの制御下で動作することができ、例えば発光素子はドライバ回路ＭＩＣの制御下で発光することができる。

【0107】

本開示のいくつかの実施形態において、出力ピンＯＵＴＰの数は４つであり、ドライバ回路ＭＩＣは、データピンＤａｔａＰと、アドレスピンＤｉ＿ｉｎと、中継ピンＤｉ＿ｏｕｔと、グランドピンＧＮＤＰと、チップ電源ピンＶＣＣＰとをさらに含む。このように、デバイス制御領域列ＢＢにおいて、アレイ基板には、データピンＤａｔａＰに電気的に接続される駆動データラインＤａｔａＬと、アドレスピンＤｉ＿ｉｎまたは中継ピンＤｉ＿ｏｕｔに電気的に接続されるアドレスラインＡＤＤＲＬと、グランドピンＧＮＤＰに電気的に接続されるグランド電圧ラインＧＮＤＬと、チップ電源ピンＶＣＣＰに電気的に接続されるチップ電源ラインＶＣＣＬと、デバイスユニットＥＣにデバイス電源電圧ＶＬＥＤを印加するためのデバイス電源ラインＶＬＥＤＬとが設置されることができる。

【0108】

この実施形態において、ドライバ回路ＭＩＣの各ピンは複数の列に配列されてもよく、ドライバ回路ＭＩＣの製造に有利である。例えば、ドライバ回路ＭＩＣの各ピンは、３列（１列当たり３ピン）に配列されてもよいし、２列に配列されてもよい。

【0109】

本開示の一実施形態において、ドライバ回路ＭＩＣの各ピン（例えばグランドピンＧＮＤＰ、チップ電源ピンＶＣＣＰ、データピンＤａｔａＰ、アドレスピンＤｉ＿ｉｎ、中継ピンＤｉ＿ｏｕｔ及び出力ピンＯＵＴＰ等を含む）は２つのピン列に配列され、各ピン列は直線に配列される複数のピンを含み、少なくとも１つのピン列は５つのピンを含む。言い換えれば、そのうちの１つのピン列は５つのピンを含み、他のピン列は残りのピンを含むことができる。ここで、４つの出力ピンＯＵＴＰはいずれもピン列の端部に位置し、それにより４つの出力ピンＯＵＴＰが４つのデバイスユニットＥＣにそれぞれ電気的に接続されるのに有利である。

【0110】

任意選択的に、ドライバ回路ＭＩＣは、２つのグランドピンＧＮＤＰを有する。このようにして、ドライバ回路ＭＩＣは、１０個のピンを含み、各ピン列は、５個のピンを含み、これは各ピンの均一性に有利で、ドライバ回路ＭＩＣの製造を容易にする。さらに、２つのグランドピンＧＮＤＰは、配線を容易にするために同一のピン列に位置する。さらに、２つのグランドピンＧＮＤＰは、互いに隣接して設置される。なお、ドライバ回路ＭＩＣは、１つのグランドピンＧＮＤＰを有してもよく、ドライバ回路ＭＩＣは、９つのピンを有する。さらに、グランドピンＧＮＤＰを有するピン列は、４つのピンを有する。

【0111】

任意選択的に、チップ電源ピンＶＣＣＰ及びデータピンＤａｔａＰは異なるピン列に位置する。このように、チップ電源ピンＶＣＣＰ及びデータピンＤａｔａＰはそれぞれグランド電圧ラインＧＮＤＬの両側に位置してもよい。もちろん、チップ電源ピンＶＣＣＰ及びデータピンＤａｔａＰは同一のピン列に位置してもよい。このように、チップ電源ラインＶＣＣＬ及び駆動データラインＤａｔａＬはグランド電圧ラインＧＮＤＬの同じ側に位置してもよい。

【0112】

任意選択的に、アドレスピンＤｉ＿ｉｎ及び中継ピンＤｉ＿ｏｕｔは同一のピン列に位置する。このように、前段のドライバ回路ＭＩＣの中継ピンＤｉ＿ｏｕｔと後段のドライバ回路ＭＩＣのアドレスピンＤｉ＿ｉｎとが同一のアドレスラインＡＤＤＲＬに接続される場合、アレイ基板の配線がより容易になり、ライン間のオーバーラップする面積を低減することができ、アレイ基板の歩留まりを向上させることができる。

【0113】

例示的には、本開示の一実施形態において、図２を参考して、１つのピン列は、順に配列されるアドレスピンＤｉ＿ｉｎ、チップ電源ピンＶＣＣＰ及び中継ピンＤｉ＿ｏｕｔを含むことができる。もう１つのピン列は、データピンＤａｔａＰ及びグランドピンＧＮＤＰを含むことができる。なお、該例示はドライバ回路ＭＩＣのピン配列の一形態に過ぎず、該ドライバ回路ＭＩＣのピンはさらに他の形態で配列されてもよく、例えば１つのピン列にアドレスピンＤｉ＿ｉｎ、データピンＤａｔａＰ及び中継ピンＤｉ＿ｏｕｔが設置され、もう１つのピン列にチップ電源ピンＶＣＣＰ及びグランドピンＧＮＤＰ等が設置される。

【0114】

任意選択的に、ドライバ回路ＭＩＣのピンとドライバ回路ＭＩＣのエッジとの間の距離は２５～４０マイクロメートルであってもよく、ドライバ回路の製造を容易にし、該距離が大きすぎてドライバ回路の面積が増大することを回避することができる、。

【0115】

本開示において、ピン列におけるピンの配列方向を第一方向とし、２つのピン列の配列方向を第二方向とすることができる。任意選択的に、同一のピン列において、隣接する２つのピンの間の距離は、第一方向におけるピンのサイズの０．８～１．２倍であってもよい。このように、一方では、ピンとチップパッドとのバインディングする時のプロセスウィンドウを拡大し、アライメントずれによるバインディング不良を減少させることができ、他方では、２つのピン間の間隔が大きすぎることによるドライバ回路面積が増加することを回避し、さらにドライバ回路面積を減少させてアレイ基板のコストを低減することができる。例示的に、第一方向におけるドライバ回路のピンのサイズは、８０～１２０マイクロメートルの範囲内であってもよく、第一方向における隣接する２つのピンのピッチは、８０～１００マイクロメートルの範囲内であってもよい。

【0116】

任意選択的に、隣接する２つのピン列間の距離は、第二方向におけるピンのサイズの０．８～１．２倍であってもよい。このように、一方では、ピンとチップパッドとのバインディングする時のプロセスウィンドウを拡大し、アライメントずれによるバインディング不良を減少させることができ、他方では、２つのピン間の間隔が大きすぎることによるドライバ回路面積が増加することを回避し、さらにドライバ回路面積を減少させてアレイ基板のコストを低減することができる。例示的に、第二方向におけるドライバ回路のピンのサイズは、１２０～１５０マイクロメートルの範囲内であってもよく、第二方向における隣接する２つのピンのピッチは、１３０～１７０マイクロメートルの範囲内であってもよい。

【0117】

図１２は、本開示のドライバ回路ＭＩＣの例示である。この例示において、第一変調モジュールＰＷＭＭ１のみが示されており、他の変調モジュールは示されていない。図１２を参照して、この例示において、ドライバ回路ＭＩＣは、電圧調整回路Ｃ３１０と、低ドロップアウトレギュレータＣ３３０と、発振器Ｃ３４０と、制御論理モジュールＣＬＭと、アドレスドライバＣ３６０と、調光回路Ｃ３７０と、トランジスタＣ３７５と、輝度制御回路Ｃ３８０とを含むことができる。様々な実施形態において、ドライバ回路ＭＩＣは、追加の、より少ない、または異なる構成要素を含むことができる。

【0118】

電圧調整回路Ｃ３１０は、チップ電源ピンＶＣＣＰで受信されるチップ電源電圧ＶＣＣを調整してチップ電源電圧ＶＣＣにおける直流成分を得て、それにより給電電圧を生成する。例示的な実施形態において、電圧調整回路Ｃ３１０は、アクティブフォロワに続く一次ＲＣフィルタを含む。給電電圧は、低ドロップアウトレギュレータＣ３３０に供給される。低ドロップアウトレギュレータＣ３３０は、給電電圧を、発振器Ｃ３４０、制御論理モジュールＣＬＭ、及び他の部品（図示せず）に電力を供給するための安定化された直流電圧（電圧を徐々に降圧され得る）に変換する。例示的な実施形態において、安定化された直流電圧は１．８ボルトであってもよい。発振器Ｃ３４０はクロック信号を提供し、クロック信号の最大周波数は例えば約１０ＭＨｚであってもよい。

【0119】

制御論理モジュールＣＬＭは、データピンＤａｔａＰからの駆動データＤａｔａ、低ドロップアウトレギュレータＣ３３０からの直流電圧、及び発振器Ｃ３４０からのクロック信号を受信する。アレイ基板の動作段階に応じて、制御論理モジュールＣＬＭはまた、アドレスピンＤｉ＿ｉｎで受信されたアドレス信号からデジタルデータを受信することができる。制御論理モジュールＣＬＭは、イネーブル信号Ｃ３５２、インクリメントされたデータ信号Ｃ３５４、ＰＷＭクロック選択信号Ｃ３５６、及び最大電流信号Ｃ３５８を出力することができる。アドレス配置段階において、制御論理モジュールＣＬＭは、イネーブル信号Ｃ３５２をアクティブ化してアドレスドライバＣ３６０をイネーブルする。制御論理モジュールＣＬＭは、アドレスピンＤｉ＿ｉｎを介してアドレス信号を受信し、該アドレスを記憶し、発信アドレスを表すインクリメントされたデータ信号Ｃ３５４をアドレスドライバＣ３６０に提供する。アドレス配置段階においてイネーブル信号Ｃ３５２がアクティブ化される場合に、アドレスドライバＣ３６０は、インクリメントされたデータ信号Ｃ３５４を中継ピンＤｉ＿ｏｕｔにバッファリングする。制御論理モジュールＣＬＭは、調光回路Ｃ３７０を制御してアドレス配置段階においてトランジスタＣ３７５をオフにして、デバイスユニットからの電流経路を効果的に遮断することができる。

【0120】

デバイス制御段階及び駆動配置段階において、制御論理モジュールＣＬＭはイネーブル信号Ｃ３５２を非アクティブ化し、且つアドレスドライバＣ３６０の出力はトライステートであり、それを中継ピンＤｉ＿ｏｕｔから効果的に切り離す。デバイス制御段階において、ＰＷＭクロック選択信号Ｃ３５６は、ＰＷＭ調光回路Ｃ３７０によるＰＷＭ調光を制御するためのデューティ比を指定する。ＰＷＭ調光回路Ｃ３７０は、選択されたデューティ比に基づいて、トランジスタＣ３７５のオン状態及びオフ状態のタイミングを制御する。トランジスタＣ３７５のオン状態の間、トランジスタＣ３７５を通って出力ピンＯＵＴＰ（デバイスユニットに結合され、図１２ではＯｕｔ１を例にとる）からグランドピンＧＮＤＰへの電流経路が確立され、輝度制御回路Ｃ３８０は、デバイスユニットの機能素子を通るドライバ電流を集約する。トランジスタＣ３７５のオフ状態の間、電流経路は遮断され、電流がデバイスユニットを流れることを防止する。トランジスタＣ３７５が導通状態にある場合、輝度制御回路Ｃ３８０は、制御論理モジュールＣＬＭから最大電流信号Ｃ３５８を受信し、機能素子（出力ピンＯＵＴＰからグランドピンＧＮＤＰへ）を流れる電流レベルを制御する。デバイス制御段階において、制御論理モジュールＣＬＭは、ＰＷＭ調光回路Ｃ３７０のデューティ比及び輝度制御回路Ｃ３８０の最大電流Ｃ３５８を制御して、デバイスユニットにおけるＬＥＤを所望の輝度に設定する。

【0121】

なお、ドライバ回路ＭＩＣは、電圧制御定電流回路（図示せず）をさらに含むことができ、電圧制御定電流回路の入力基準電圧及び入力基準電流は、チップ電源ピンＶＣＣＰで受信されるチップ電源電圧ＶＣＣによって生成されることができる。電圧制御定電流回路は、輝度制御回路Ｃ３８０に電気的に接続されることができる。

【0122】

図１２を参照して、変調モジュールに短絡検出器及び断線検出器が設置され、ここで、断線検出器は仮想断線方式で接続される演算増幅器で構成され、デバイスユニットとドライバ回路ＭＩＣとの間に断線が発生したか否かを検出することに用いられ、ここで、Ｖｏｐｅｎ端はフローティング信号端であってもよい。短絡検出器は仮想短絡方式で接続される演算増幅器で構成され、デバイスユニットとドライバ回路ＭＩＣとの間に短絡が発生したか否かを検出することに用いられ、ここで、Ｖｓｈｏｒｔの電位は、デバイス電源ラインＶＬＥＤＬが伝送する電源電圧ＶＬＥＤの電位と同じであってもよい。

【0123】

いずれかの信号チャネルにおいて、各デバイスユニットとドライバ回路ＭＩＣとの間で発生する短絡や断線等の情報は、それに対応するドライバ回路ＭＩＣの制御論理モジュールＣＬＭに集約され、次に該ドライバ回路ＭＩＣの中継ピンＤｉ＿ｏｕｔ（例えば情報を符号化規則に従ってデータ信号Ｃ３５４の後ろに順に付加する）を介して、段階的に伝送し、最終段のドライバ回路ＭＩＣの中継ピンＤｉ＿ｏｕｔから出力されるまで続け、且つフィードバックラインＦＢＬを介して外部回路に接続される。外部回路は、フィードバック情報に応答して、ドライバ回路ＭＩＣまたはデバイスユニットＥＣの異常をタイムリーに発見することができる。

【0124】

いくつかの実施例において、パワーオン段階及び／またはアドレス配置段階において、信号チャネルにおけるＣＲＣ（巡回冗長検査コード）チェック情報は、同様の方式により、最終段のドライバ回路ＭＩＣの中継ピンＤｉ＿ｏｕｔから出力され、且つフィードバックラインＦＢＬを介して外部回路に接続される。外部回路はフィードバック情報に応答し、ドライバ回路ＭＩＣまたはデバイスユニットＥＣの異常をタイムリーに発見することができる。

【0125】

いくつかの実施形態において、図１２に示すように、ドライバ回路ＭＩＣは、データセレクタＭＵＸ及びアナログデジタル変換器ＡＤＣをさらに含む。ドライバ回路ＭＩＣは、複数の出力ピンＯｕｔＰを介して対応する接続されたデバイスユニットＥＣとデバイス電源ラインＶＬＥＤＬとで信号回路を構成する時に、複数の信号回路の電気信号をデータセレクタＭＵＸに伝送し、且つ時分割で順にアナログデジタル変換器ＡＤＣを介して処理した後に制御論理モジュールＣＬＭに伝達し、次に該ドライバ回路ＭＩＣの中継ピンＤｉ＿ｏｕｔ（例えば複数の信号回路の電気信号を順に及び符号化規則に従ってデータ信号Ｃ３５４の後ろに付加する）を介して、段階的に伝送し、最終段のドライバ回路ＭＩＣの中継ピンＤｉ＿ｏｕｔから出力するまで続け、且つフィードバックラインＦＢＬを介して外部回路に接続する。外部回路は、フィードバック情報に応答し、出力される信号レベル（例えば、デバイス電源電圧ＶＬＥＤのレベル）を調整し、アレイ基板の電力消費を低減することができる。

【0126】

図１２を参照して、ドライバ回路ＭＩＣにさらに熱遮断遅延センサＴＳＤ及び熱遮断遅延（Ｔｈｅｒｍａｌ Ｓｈｕｔｄｏｗｎ）コントローラＴＳが設置されてもよい。熱遮断遅延センサＴＳＤはドライバ回路ＭＩＣの内部温度を検出することに用いられる。ドライバ回路ＭＩＣの内部温度が予め設定された保護温度（一般的に１５０℃～１７０℃の間に設定される）に達すると、熱遮断遅延コントローラＴＳは動作してドライバ回路ＭＩＣの出力を遮断し、ドライバ回路ＭＩＣの電力消費を低減させ、それによりドライバ回路ＭＩＣの内部温度を低下させる。ドライバ回路ＭＩＣの内部温度が予め設定された再起動温度（再起動温度＝保護温度‐遅延温度）まで低下すると、ドライバ回路ＭＩＣは再び出力する。ここで、遅延温度は、通常、１５～３０℃の範囲内に設定される。熱遮断遅延（Ｔｈｅｒｍａｌ Ｓｈｕｔｄｏｗｎ）コントローラＴＳは、データセレクタＭＵＸに接続されてもよく、データセレクタＭＵＸを介して制御論理モジュールＣＬＭに異常情報をフィードバックして、ドライバ回路ＭＩＣの動作状態を制御してもよい。

【0127】

いくつかの実施形態において、表示装置において、外部回路は、アレイ基板を駆動するための制御回路Ｄ１１０をさらに含んでもよい。図１３を参照して、制御回路Ｄ１１０は、アレイ基板を制御するためのアドレス信号ＡＤＤＲ及び駆動データＤａｔａを生成し、且つ駆動ライン（ＶＬＥＤＬ／ＡＤＤＲＬ／ＧＮＤＬ／ＤａｔａＬなど）を介してこれらの信号をドライバ回路ＭＩＣに提供する。制御回路Ｄ１１０は、タイミングコントローラＤ２１０及びブリッジＤ２２０を含んでもよい。様々な実施形態において、制御回路Ｄ１１０は、追加の、より少ない、または異なる構成要素を含むことができる。例えば、いくつかの実施形態において、制御回路Ｄ１１０は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）及び／またはＰＨＹブロックを使用して実装され得る。制御回路Ｄ１１０は、入力電圧（ＶＰ）によって電力供給され、グランド（ＧＮＤ）に接続される。制御回路Ｄ１１０は、アクティブマトリクス（ＡＭ）駆動方式またはパッシブマトリクス（ＰＭ）駆動方式を用いて表示装置を制御してもよい。

【0128】

タイミングコントローラＤ２１０は、アレイ基板の画素を駆動するための値と画素を駆動するためのタイミングを指示する画像制御信号Ｄ２１５を生成する。例えば、タイミングコントローラＤ２１０は、画像フレームまたはビデオフレームのタイミングを制御し、画像フレームまたはビデオフレームにおけるデバイスユニット（例えば、ＬＥＤ光ゾーン内に位置するＬＥＤであってもよい）の各々を駆動するタイミングを制御する。さらに、タイミングコントローラＤ２１０は、所与の画像フレームまたはビデオフレームにおけるＬＥＤ光ゾーンの各々を駆動するための輝度を制御する。画像制御信号Ｄ２１５は、タイミングコントローラＤ２１０によってブリッジＤ２２０に提供される。

【0129】

ブリッジＤ２２０は、画像制御信号Ｄ２１５をアドレス信号ＡＤＤＲ及び駆動データＤａｔａのドライバ制御信号に変換する。例えば、ブリッジＤ２２０は、上記の制御方式に従って、アドレス指定モードにおいてドライバ回路ＭＩＣ群における第一ドライバ回路ＭＩＣのためのアドレス信号ＡＤＤＲを生成することができる。

【0130】

膜層構造の観点から、図１０を参照して、アレイ基板は順に積層されるベース基板１１、ドライバ回路層２００及びデバイス層３００を含むことができ、ドライバ回路層にバインディングパッドが設置されてもよく、例えば機能素子をバインディングするためのデバイスパッド、ドライバ回路ＭＩＣをバインディングするためのチップパッド及び外部回路をバインディングするための回路基板パッド等が設置される。デバイス層は各機能素子及び各ドライバ回路ＭＩＣを含み、各機能素子はデバイスパッドにバインディングして接続され、各ドライバ回路ＭＩＣはチップパッドにバインディングして接続される。本開示において、同一のドライバ回路ＭＩＣの各ピンにバインディングして接続するためのチップパッドは１つのチップパッド群を構成することができる。このように、アレイ基板のドライバ回路層は複数のチップパッド群を含むことができ、各チップパッド群は各ドライバ回路ＭＩＣと一対一に対応してバインディングして接続される。

【0131】

本開示のいくつかの実施形態において、ドライバ回路ＭＩＣは、少なくとも２つの出力ピンＯＵＴＰと、アドレスピンＤｉ＿ｉｎと、中継ピンＤｉ＿ｏｕｔと、チップ電源ピンＶＣＣＰと、データピンＤａｔａＰと、グランドピンＧＮＤＰとを含んでもよい。それに応じて、１つのチップパッド群は、各出力ピンＯＵＴＰにバインディングして接続するための出力パッド、アドレスピンＤｉ＿ｉｎにバインディングして接続するためのアドレスパッド、中継ピンＤｉ＿ｏｕｔにバインディングして接続するための中継パッド、チップ電源ピンＶＣＣＰにバインディングして接続するためのチップ電源パッド、データピンＤａｔａＰにバインディングして接続するためのデータパッド、グランドピンＧＮＤＰにバインディングして接続するためのグランドパッドなどを含むことができる。さらに、ドライバ回路ＭＩＣにおいて、グランドピンＧＮＤＰの数は２つであり且つ隣接して設置される。それに応じて、グランドピンの数は２つであり且つ隣接して設置される。このように、グランドピンＧＮＤＰとグランド電圧ラインＧＮＤＬとの間の十分な電気的接続（例えばより大きな接続面積及びより小さな接触抵抗、より小さなインピーダンス等を有する）を確保することができ、ドライバ回路ＭＩＣにロードされたグランド電圧ＧＮＤの安定性を向上させる。また、２つのグランドピンＧＮＤＰを設置することは面積が大きすぎるグランドピンＧＮＤＰを設置することを回避することができ、さらにグランドピンＧＮＤＰの面積が大きすぎてグランドピンとの間に結合力が不足するという不良が発生しやすいことを回避する。

【0132】

アレイ基板において、チップパッド群におけるチップパッドの設置方式は、ドライバ回路ＭＩＣのピン配置方式に基づいて設置することができ、ドライバ回路ＭＩＣとチップパッド群とのバインディングを満たすことができることを基準とし、本開示はこれに対して特に限定しない。

【0133】

本開示において、ベース基板１１は、無機材料からなるベース基板であってもよいし、有機材料からなるベース基板であってもよいし、有機材料と無機材料とが積層されて複合されたベース基板であってもよい。例えば、本開示の一実施形態において、ベース基板の材料は、ソーダライムガラス（ｓｏｄａ‐ｌｉｍｅ ｇｌａｓｓ）、石英ガラス、サファイアガラスなどのガラス材料であってもよいし、ステンレス、アルミニウム、ニッケルなどの金属材料であってもよい。本開示の別の実施形態において、ベース基板の材料はポリメチルメタクリレート（Ｐｏｌｙｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ、ＰＭＭＡ）、ポリビニルアルコール（Ｐｏｌｙｖｉｎｙｌ ａｌｃｏｈｏｌ、ＰＶＡ）、ポリビニルフェノール（Ｐｏｌｙｖｉｎｙｌ ｐｈｅｎｏｌ、ＰＶＰ）、ポリエーテルスルホン（Ｐｏｌｙｅｔｈｅｒ ｓｕｌｆｏｎｅ、ＰＥＳ）、ポリイミド、ポリアミド、ポリアセタール、ポリカーボネート（Ｐｏｌｙ ｃａｒｂｏｎａｔｅ、ＰＣ）、ポリエチレンテレフタレート（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ、ＰＥＴ）、ポリエチレンナフタレート（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｈｔｈａｌａｔｅ、ＰＥＮ）またはその組み合わせであってもよい。

【0134】

任意選択的に、図１０及び図１１を参照して、ドライバ回路層２００はベース基板１１の一側に順に積層される駆動ライン層１０２、第一絶縁層１１７及び金属配線層１０５を含むことができる。ここで、駆動ライン層１０２には、信号をロードするための駆動ライン（例えばグランド電圧ラインＧＮＤＬ、デバイス電源ラインＶＬＥＤＬ、アドレスラインＡＤＤＲＬ、駆動データラインＤａｔａＬ、チップ電源ラインＶＣＣＬ、フィードバックラインＦＢＬ等）を形成することができる。金属配線層１０５には、バインディングパッド（例えば１０１／１０７）及び配線ラインＷＷを形成することができる。ここで、配線ラインＷＷはバインディングパッド間（例えばデバイスユニットＥＣの各機能素子に対応するデバイスパッド間）、バインディングパッドと駆動ラインとの間（例えばチップパッドと駆動ラインとの間、デバイスパッドと駆動ラインとの間）の電気的接続に用いられることができる。ここで、駆動ラインと配線ラインとの間は、第一絶縁層１１７を貫通する貫通孔を介して電気的に接続することができる。本開示の一実施形態において、駆動ライン層の厚さは金属配線層より大きくてもよく、それにより駆動ラインのシート抵抗を低減させ、駆動ラインにおける信号の電圧降下を低減させる。

【0135】

任意選択的に、駆動ライン層１０２の厚さは約１．５μｍ～７μｍであり、その材料は銅を含むことができ、例えばスパッタリングの方式によって例えばＭｏＮｂ／Ｃｕ／ＭｏＮｂの積層材料を形成することができ、積層におけるベース基板に接近する片側の材料はＭｏＮｂであり、厚さは約３００Å程度であり、主に膜層とベース基板との接着力を向上させることに用いられ、積層の中間層材料はＣｕであり、電気信号伝達チャネルの好適な材料であり、ベース基板から離れている片側の材料はＭｏＮｂであり、厚さは約２００Å程度であり、中間層を保護し、抵抗率が低い中間層の表面が露出して酸化が発生することを防止することに用いられる。一回のスパッタリングの厚さは一般的に１μｍを超えないため、１μｍを超える駆動ライン層を製造する場合、複数回スパッタリングして形成する必要がある。また、駆動ライン層はさらに電気めっきの方式で形成されてもよく、具体的には、まずＭｏＮｉＴｉを利用してシード層を形成することにより、後続の電気めっきプロセスにおける金属結晶粒の核生成密度を向上させ、その後に電気めっきにより抵抗率の低い銅を製造し、その後に酸化防止層を製造し、材料はＭｏＮｉＴｉであってもよい。任意選択的に、駆動ライン層のベース基板から離れている一側の表面は第一絶縁層で被覆されてもよく、それにより電気通路の信頼性及び安定性を確保する。

【0136】

任意選択的に、金属配線層１０５には、電子素子（例えば、機能素子、ドライバ回路ＭＩＣ及び外部回路）とバインディングするためのパッド（例えば、機能素子をバインディングするためのデバイスパッド、ドライバ回路ＭＩＣをバインディングするためのチップパッド、外部回路をバインディングするための回路基板パッド）が設けられている。金属配線層の膜層の厚さは約６０００Å程度である。アレイ基板の製造プロセスから電子素子を基板に設置する製造プロセスまでのプロセスにおいて、パッドが空気に露出して酸化の問題が発生する可能性を防止するために、パッドが露出する表面領域のみに酸化防止材料層を設置することができ、即ちパッド領域の表面は配線ラインが位置する領域より一層の構造が多い。または、金属配線層全体を少なくとも二層構造の積層構造に設置し、ベース基板から離れている膜層材料は酸化防止の金属または合金材料であり、具体的には例えばＭｏＮｂ／Ｃｕ／ＣｕＮｉの積層構造で構成することができ、積層における底層材料ＭｏＮｂは主に接着力を向上させることに用いられ、積層における中間層Ｃｕは抵抗率が低いため主に電気信号を伝達することに用いられ、積層における頂層ＣｕＮｉは中間層の酸化を防止することができるだけでなく、電子素子との接続の堅牢性を確保することができる。配線ラインのベース基板から離れている一側の表面は第二絶縁層１０８で被覆され、電気的経路の信頼性と安定性が確保される。

【0137】

例示的に、駆動配線層において、駆動ラインは、デバイス電源ラインＶＬＥＤＬ、グランド電圧ラインＧＮＤＬ、アドレスラインＡＤＤＲＬ、チップ電源ラインＶＣＣＬ、駆動データラインＤａｔａＬ等を含むことができる。ここで、出力ピンＯＵＴＰとデバイスユニットＥＣのデバイスパッドとの間、アドレスパッドとアドレスラインＡＤＤＲＬとの間、チップ電源パッドとチップ電源ラインＶＣＣＬとの間、データパッドと駆動データラインＤａｔａＬとの間、デバイスユニットＥＣのデバイスパッドとデバイス電源ラインＶＬＥＤＬとの間、一部のアドレスパッドとアドレスラインＡＤＤＲＬとの間は、いずれも配線ラインによって電気的に接続される。

【0138】

いくつかの実施形態において、グランドパッドとグランド電圧ラインＧＮＤＬとの間は、配線ラインを介して電気的に接続することができる。もちろん、本開示の他の実施形態において、グランドパッドとグランド電圧ラインＧＮＤＬとの間は、貫通孔を介して直接接続されてもよい。

【0139】

任意選択的に、アレイ基板は、ベース基板１１と駆動ライン層１０２との間に位置するバッファ層１０９をさらに含み、及び第一絶縁層１１７と金属配線層１０５との間に位置する第一平坦層１１０、順に第二絶縁層１０８の金属配線層から離れる一側に位置する第二平坦層１１１及び反射層１１２、周辺領域のバインディングパッド１０７に位置する透明電極１１３、及び透明電極１１３と外部回路（例えばフレキシブル回路基板ＦＰＣ）との間に位置する異方性導電接着剤１１４を含む。ここで、バッファ層１０９は、ベース基板における不純物が駆動ライン層の導電性に与える影響を回避することができ、第一平坦層１１０は、第二導電層１０５の製造に平坦な表面を提供することができ、第二平坦層１１１は、後続の機能素子ＦＥ及びドライバ回路ＭＩＣのバインディングに平坦な表面を提供することができ、反射層１１２の材料は白色インクであってもよく、アレイ基板の反射率を向上させて光損失を減少させることに用いられ、透明電極１１３及び異方性導電接着剤１１４は、周辺領域のバインディングパッド１０７（例えば回路基板バインディングパッド）とフレキシブル回路基板ＦＰＣとの電気的接続を実現することに用いられる。ベース基板の材料は、ガラス、石英、プラスチック、ポリイミド、ＰＥＴ、ＰＭＭＡ等の材質であってもよい。

【0140】

図１１は本開示のアレイ基板の他のいくつかの実施形態における構造概略図である。図１１において、各機能素子及びドライバ回路を示していない。図１１を参照して、アレイ基板は、ベース基板１１、ベース基板１１に位置するバッファ層１０９、バッファ層１０９のベース基板から離れている一側に位置する駆動ライン層１０２と、駆動ライン層１０２のベース基板から離れている一側に位置する第一絶縁層１１７と、第一絶縁層１１７のベース基板から離れている一側に位置する第一平坦層１１０と、第一平坦層１１０のベース基板から離れている一側に位置する第二導電層１０５と、第二導電層１０５のベース基板から離れている一側に位置する第二絶縁層１１６と、第二絶縁層１１６のベース基板から離れている一側に位置する第二平坦層１１１とを含むことができる。

【0141】

図１１に示すように、第二絶縁層１１６は第一平坦層１１０と第二平坦層１１１との間に位置する。第二平坦層１１１の材質が有機絶縁材料である場合、第二絶縁層１１６に複数の排気孔１１６０を設置することができる。該複数の排気孔１１６０はそれぞれ下に位置する第一平坦層１１０の一部を露出させる。前記アレイ基板を製造する過程において、排気孔１１６０を介して、第一平坦層１１０に蓄積されるガスを放出することができ、それによりアレイ基板の膜層に反り、剥離等の問題が発生することを回避することができ、それにより製品の歩留まりを向上させることができる。

【0142】

例えば、図１１に示す実施形態において、複数の排気孔１１６０が設けられているが、これは例示に過ぎず、本開示の実施形態を限定するものではない。他の実施形態において、より多いまたはより少ない数の排気孔を設けることができる。

【0143】

本開示のいくつかの実施形態において、図１０を参照して、アレイ基板は、デバイス層のベース基板から離れている一側に位置する封止層１３をさらに含むことができる。封止層１３は、機能素子ＦＥをベース基板に封止するための積層構造を含む。いくつかの例示的な実施形態において、アレイ基板における機能素子ＦＥの表面上に封止接着剤が塗布され、乾燥後に前記封止層１３が形成される。前記封止接着剤の材料は、透明な光硬化性または熱硬化性樹脂を含んでもよく、即ち、前記封止層１３の材料は、透明な保護接着剤であってもよい。いくつかの実施形態において、封止層１３は、複数の透明保護構造３０を含んでもよい。

【0144】

図１０を参照して、機能素子ＦＥのピンはそれぞれはんだペーストＴを介してデバイスパッド１０１に接続され、各デバイスパッド１０１はまた、機能素子が位置する電気回路における位置に基づいて接続される。

【0145】

なお、本開示におけるドライバ回路の駆動方法の様々なステップは、特定の順序で図面に示されているが、これは、所望の結果を達成するために、ステップが特定の順序で実行されなければならないこと、またはすべての示されたステップが実行されなければならないことを要求または暗示するものではない。追加的または代替的に、いくつかのステップを省略すること、いくつかのステップを１つのステップに組み合わせて実行すること、及び／または１つのステップをいくつかのステップに分割して実行することなどが可能である。

【0146】

当業者は、明細書に対する理解、及び明細書に記載された発明に対する実施を介して、本発明の他の実施形態を容易に取得することができる。本願は、本開示に対する任意の変形、用途、又は適応的な変化を含み、このような変形、用途、又は適応的な変化は、本開示の一般的な原理に従い、本開示で開示していない本技術分野の公知知識、又は通常の技術手段を含むことが意図される。明細書及び実施例は、単に例示的なものであって、本開示の本当の範囲と主旨は、以下の特許請求の範囲によって示される。

【符号の説明】

【0147】

ＡＡ デバイス制御領域
ＢＢ デバイス制御領域列
ＭＩＣ ドライバ回路
ＯＵＴＰ 出力ピン
Ｏｕｔ１ 第一出力ピン
Ｏｕｔ２ 第二出力ピン
Ｏｕｔ３ 第三出力ピン
Ｏｕｔ４ 第四出力ピン
ＤａｔａＰ データピン
ＤａｔａＬ 駆動データライン
ＶＬＥＤＬ デバイス電源ライン
Ｄｉ＿ｉｎ アドレスピン
Ｄｉ＿ｏｕｔ 中継ピン
ＡＤＤＲＬ アドレスライン
ＦＢＬ フィードバックライン
ＧＮＤＰ グランドピン
ＧＮＤＬ グランド電圧ライン
ＶＣＣＰ チップ電源ピン
ＶＣＣＬ チップ電源ライン
ＣＴＲ 論理制御モジュール
ＰＷＭＭ１ 第一変調モジュール
ＰＷＭＭ２ 第二変調モジュール
ＰＷＭＭ３ 第三変調モジュール
ＰＷＭＭ４ 第四変調モジュール
ＰＷＭＭ５ 第五変調モジュール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【国際調査報告】