特表 2024-525431 半導体デバイス及びモノリシックサージ保護抵抗器を形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-12

(54)【発明の名称】半導体デバイス及びモノリシックサージ保護抵抗器を形成する方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240705BHJP

【ＦＩ】

H01L27/04 C

H01L27/04 H

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023579701

(86)(22)【出願日】2022-08-23

(85)【翻訳文提出日】2024-01-16

(86)【国際出願番号】 US2022075355

(87)【国際公開番号】W WO2023056140

(87)【国際公開日】2023-04-06

(31)【優先権主張番号】17/449,600

(32)【優先日】2021-09-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】516132747

【氏名又は名称】メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド

(74)【代理人】

【識別番号】100118902

【弁理士】

【氏名又は名称】山本 修

(74)【代理人】

【識別番号】100106208

【弁理士】

【氏名又は名称】宮前 徹

(74)【代理人】

【識別番号】100196508

【弁理士】

【氏名又は名称】松尾 淳一

(74)【代理人】

【識別番号】100119426

【弁理士】

【氏名又は名称】小見山 泰明

(72)【発明者】

【氏名】ブローグル，ジェームス・ジェイ

(72)【発明者】

【氏名】ボールズ，ティモシー・イー

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038AC03

5F038AC04

5F038AC05

5F038AC10

5F038AC15

5F038AC16

5F038BE07

5F038BH02

5F038BH13

5F038EZ02

5F038EZ13

5F038EZ14

5F038EZ15

5F038EZ19

(57)【要約】

半導体デバイスが、基板と、基板の上に形成された３０００～５０００オーム／ｃｍ²の範囲の抵抗率を有するエピタキシャル層の様な高抵抗率の第１の半導体層と、を有する。第１の半導体層内に少なくとも部分的に第２の半導体層が形成される。第１の半導体層の上に少なくとも部分的にコンデンサが形成される。コンデンサは、第１の半導体層を貫いて基板の中まで延びる複数のトレンチと、トレンチ内に形成された第１の絶縁層と、を有する。トレンチは、平行、蛇行、又は他の幾何学形状であり得る。コンデンサは、更に、第１の絶縁層の上に形成された第２の絶縁層と、第２の絶縁層の上に形成されたポリシリコン層と、を有する。コンデンサの上に導電層が形成される。高抵抗率を有する第１の半導体層は、コンデンサに起こりがちな高電圧事象を解消するための垂直方向の経路を提供する。
【選択図】図３

【特許請求の範囲】

【請求項1】

基板と、
前記基板の上に形成された高抵抗率を備える第１の半導体層と、
前記第１の半導体層の上に少なくとも部分的に形成された回路要素と、を備える半導体デバイス。

【請求項2】

請求項１に記載の半導体デバイスにおいて、
前記第１の半導体層の前記高抵抗率は３０００～５０００オーム／ｃｍ²の範囲にある、半導体デバイス。

【請求項3】

請求項１に記載の半導体デバイスにおいて、
前記回路要素は容量性構造を含んでいる、半導体デバイス。

【請求項4】

請求項３に記載の半導体デバイスにおいて、
前記容量性構造は前記第１の半導体層を貫いて前記基板の中まで延びている、半導体デバイス。

【請求項5】

請求項３に記載の半導体デバイスにおいて、
前記容量性構造は、
前記第１の半導体層を貫いて前記基板の中まで延びるトレンチと、
前記トレンチ内に形成された第１の絶縁層と、を含んでいる、半導体デバイス。

【請求項6】

請求項３に記載の半導体デバイスにおいて、
前記容量性構造は、
前記第１の絶縁層の上に形成された第２の絶縁層と、
前記第２の絶縁層の上に形成されたポリシリコン層と、を更に含んでいる、半導体デバイス。

【請求項7】

半導体材料と、
前記半導体材料の上に形成された、抵抗率を備えるエピタキシャル層と、
前記エピタキシャル層の上に少なくとも部分的に形成された回路要素と、を備える半導体デバイス。

【請求項8】

請求項７に記載の半導体デバイスにおいて、
前記エピタキシャル層の前記抵抗率は３０００～５０００オーム／ｃｍ²の範囲である、半導体デバイス。

【請求項9】

請求項７に記載の半導体デバイスにおいて、
前記回路要素はコンデンサを含んでいる、半導体デバイス。

【請求項10】

請求項９に記載の半導体デバイスにおいて、
前記コンデンサは前記エピタキシャル層を貫いて前記半導体材料の中まで延びている、半導体デバイス。

【請求項11】

請求項９に記載の半導体デバイスにおいて、
前記コンデンサは、
前記エピタキシャル層を貫いて前記半導体材料の中まで延びるトレンチと、
前記トレンチ内に形成された第１の絶縁層と、を含んでいる、半導体デバイス。

【請求項12】

請求項１９に記載の半導体デバイスにおいて、
前記コンデンサは、
前記第１の絶縁層の上に形成された第２の絶縁層と、
前記第２の絶縁層の上に形成されたポリシリコン層と、を更に含んでいる、半導体デバイス。

【請求項13】

請求項７に記載の半導体デバイスであって、
前記エピタキシャル層内に少なくとも部分的に形成された半導体層、を更に含む半導体デバイス。

【請求項14】

半導体デバイスを作る方法であって、
基板を提供する工程と、
前記基板の上に高抵抗率を備えた第１の半導体層を形成する工程と、
前記第１の半導体層の上に少なくとも部分的に回路要素を形成する工程と、を備える方法。

【請求項15】

請求項１４に記載の方法において、
前記第１の半導体層の前記高抵抗率は３０００～５０００オーム／ｃｍ²の範囲にある、方法。

【請求項16】

請求項１４に記載の半導体デバイスにおいて、
前記回路要素はコンデンサを含んでいる、半導体デバイス。

【請求項17】

請求項１６に記載の方法において、
前記コンデンサは前記第１の半導体層を貫いて前記基板の中まで延びている、方法。

【請求項18】

請求項１６に記載の方法において、
前記コンデンサを形成する工程は、
前記第１の半導体層を貫いて前記基板の中まで延びるトレンチを形成する工程と、
前記トレンチ内に第１の絶縁層を形成する工程と、を含んでいる、方法。

【請求項19】

請求項１６に記載の方法において、
前記コンデンサを形成する工程は、
前記第１の絶縁層の上に第２の絶縁層を形成する工程と、
前記第２の絶縁層の上にポリシリコン層を形成する工程と、を更に含んでいる、方法。

【請求項20】

請求項１４に記載の方法であって、
前記第１の半導体層内に少なくとも部分的に第２の半導体層を形成する工程、を更に含む方法。

【発明の詳細な説明】

【技術分野】

【0001】

[0001]本発明は、概括的には、半導体デバイスに関するものであり、より詳細には、半導体デバイス、及び高電圧コンデンサ又は他の半導体デバイスのためのモノリシックサージ保護抵抗器を形成する方法に関する。

【背景技術】

【0002】

[0001]現代の電子製品には一般的に半導体デバイスが見受けられる。それら半導体デバイスは電気的素子の数と密度が様々である。離散半導体デバイスは、概して、例えば発光ダイオード（ＬＥＤ）、小型信号トランジスタ、抵抗器、コンデンサ、インダクタ、酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）など、１種類の電気的素子を包含している。集積半導体デバイスは、典型的に、数百乃至数百万の電気的素子を包含している。集積半導体デバイスの例には、マイクロコントローラ、マイクロプロセッサ、及び各種アナログ及びデジタル回路が挙げられる。

【0003】

[0002]半導体デバイスは、信号処理、高速計算、電磁信号の送受信、電子デバイスの制御、太陽光の電気変換、及びテレビディスプレイのための視覚投影の作成など、広範な機能を遂行する。半導体デバイスは、通信、パワー変換、ネットワーク、コンピュータ、及び消費者製品の分野に見受けられる。半導体デバイスは、軍事用途、航空宇宙、航空、自動車、産業用コントローラ、及びオフィス機器にも見受けられる。

【0004】

[0003]１つの知られている半導体デバイスが、モノリシック半導体パッケージ内の高電圧コンデンサである。高電圧コンデンサは、数百ボルト又は更には数千ボルトの正常動作範囲を有する。コンデンサは、一般的には、２つの導電端子間に配置された誘電層を有する。万一、コンデンサの定格を超える高電圧のサージが発生した場合、漏れ電流が誘導されてコンデンサを損傷させかねない。過剰な漏れ電流は、コンデンサの高電圧端子から横方向に誘電層を通って誘電層の直下の半導体パッケージの面から外へ流れ出る可能性がある。一般的な解決策は、コンデンサ半導体パッケージに外付けの抵抗器を追加して、過剰な漏れ電流を散逸させることである。外付け抵抗器は、限られたプリント回路基板（ＰＣＢ）面積へもう１つデバイスを追加することになり、製造コストを増加させる。

【発明の概要】

【課題を解決するための手段】

【0005】

半導体デバイスが、基板と、基板の上に形成された３０００～５０００オーム／ｃｍ²の範囲の抵抗率を有するエピタキシャル層の様な高抵抗率の第１の半導体層と、を有する。第１の半導体層内に少なくとも部分的に第２の半導体層が形成される。第１の半導体層の上に少なくとも部分的にコンデンサが形成される。コンデンサは、第１の半導体層を貫いて基板の中まで延びる複数のトレンチと、トレンチ内に形成された第１の絶縁層と、を有する。トレンチは、平行、蛇行、又は他の幾何学形状であり得る。コンデンサは、更に、第１の絶縁層の上に形成された第２の絶縁層と、第２の絶縁層の上に形成されたポリシリコン層と、を有する。コンデンサの上に導電層が形成される。高抵抗率を有する第１の半導体層は、コンデンサに起こりがちな高電圧事象を解消するための垂直方向の経路を提供する。

【図面の簡単な説明】

【0006】

【図1a】複数の半導体ダイを有する半導体ウェーハを例示する。

【図1b】図１ａと共に、複数の半導体ダイを有する半導体ウェーハを例示する。

【図2a】複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2b】図２ａと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2c】図２ａ－図２ｂと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2d】図２ａ－図２ｃと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2e】図２ａ－図２ｄと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2f】図２ａ－図２ｅと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2g】図２ａ－図２ｆと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2h】図２ａ－図２ｇと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2i】図２ａ－図２ｈと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2j】図２ａ－図２ｉと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2k】図２ａ－図２ｊと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2l】図２ａ－図２ｋと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2m】図２ａ－図２ｌと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2n】図２ａ－図２ｍと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図2o】図２ａ－図２ｎと共に、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図3】図２ａ－図２ｏからの複数のトレンチを有する高電圧コンデンサを例示する。

【図4a】横方向誘電体を有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成する別のプロセスを例示する。

【図4b】図４ａと共に、横方向誘電体を有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図4c】図４ａ－図４ｂと共に、横方向誘電体を有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図4d】図４ａ－図４ｃと共に、横方向誘電体を有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図4e】図４ａ－図４ｄと共に、横方向誘電体を有する高電圧コンデンサのためのモノリシックサージ保護抵抗器を形成するプロセスを例示する。

【図5】図４ａ－図４ｅからの横方向誘電体を有する高電圧コンデンサを例示する。

【発明を実施するための形態】

【0007】

[0005]以下の説明では図を参照しながら１つ又はそれ以上の実施形態の中で本発明が記述されており、図中、同様の符号は同じか又は同様の要素を表す。発明は、発明の目的を達成するための最良の形態の観点から説明されているが、当業者には理解される様に、付随の特許請求の範囲並びに以下の開示及び図面によって裏付けられるところのそれらの等価物によって定義される本発明の精神及び範囲の内に含まれ得る代替物、修正物、及び同等物をカバーするものとする。本明細書での使用に際し「半導体ダイ」という用語は、単語の単数形と複数形の両方を指し、したがって単一の半導体デバイスと複数の半導体デバイスのどちらも指し得る。

【0008】

[0006]図１ａは、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ゲルマニウム、リン化アルミニウム、ヒ化アルミニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、及び構造支持体向けのすべてのＩＩＩ－Ｖ族及びＩＩ－ＶＩ族半導体材料などのベース基板材料１０２を有する半導体ウェーハ又は基板１００を示している。複数の半導体ダイ又は素子１０４が、非アクティブなダイ間ウェーハ区域又はソーストリート１０６によって分離されてウェーハ１００上に形成されている。ソーストリート１０６は、半導体ウェーハ１００を個別の半導体ダイ１０４へと個片化するための切削区域を提供している。１つの実施形態では、半導体ウェーハ１００は、１００～３００ミリメートル（ｍｍ）の幅又は直径を有する。

【0009】

[0007]図１ｂは、半導体ウェーハ１００の一部分の断面図を示している。各半導体ダイ１０４は、裏表面又は非アクティブ表面１０８と、ダイ内に形成され且つダイの電気的設計及び機能に従って電気的に相互接続される能動デバイス、受動デバイス、導電層、及び誘電層として実装されたアナログ回路又はデジタル回路を包含するアクティブ表面１１０と、を含んでいる。例えば、回路は、アナログ回路又はデジタル回路を実装するように又はそれら回路と共に使用されるようにアクティブ表面１１０内に形成された１つ又はそれ以上の高電圧のトランジスタ、ダイオード、コンデンサ、及び他の回路要素を含み得る。本実施形態では、半導体ダイ１０４は、２００ｖ～３０００ｖの範囲のモノリシック高電圧コンデンサを包含している。別の実施形態では、半導体ダイ１０４は、ダイオード、トランジスタ、又は、他の回路又は回路要素などのモノリシック高電圧半導体デバイスを包含している。

【0010】

[0008]物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、電解めっき、無電解めっきプロセス、又は他の適切な金属堆積プロセスを用いて、アクティブ表面１１０の上に導電層１１２が形成される。導電層１１２は、アルミニウム（Ａｌ）、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、又は他の適切な導電性材料の１つ又はそれ以上の層であるとしてもよい。導電層１１２は、アクティブ表面１１０上の回路へ電気的に接続された接点パッドとして動作する。

【0011】

[0009]図２ａ－図２ｏは、複数のトレンチを有する高電圧コンデンサのためのモノリシックサージ保護抵抗器の形成を例示している。図２ａは、ベース半導体材料１０２を包含する図１ａ－図１ｂからの基板１００の一部分を例示している。基板１００は、約２５０マイクロメートル（μｍ）の厚さを有する。１つの実施形態では、基板１００は、５ｅ１８原子／ｃｍ³未満の濃度でＮ＋不純物をドープされたＳｉ基板である。ドーパントは、作られる半導体デバイスの種類に応じて、ｎ型材料又はｐ型材料とすることができる。ｐ型材料は正キャリア型（正孔）を表し、ｎ型材料は負キャリア型（電子）を表す。本実施形態はＮ＋基板の観点で説明されているが、Ｐ＋基板を形成するには反対の型の半導体材料が使用されることになる。

【0012】

[0010]ここに説明されている種々な注入工程では、ドーピングは、イオン注入、固体拡散、液体拡散、スピンオン堆積物、プラズマドーピング、気相ドーピング、レーザドーピングなどによって遂行される。ホウ素（Ｂ）、アルミニウム（Ａｌ）、又はガリウム（Ｇａ）をドープする工程はｐ型領域をもたらし、リン（Ｐ）、アンチモン（Ｓｂ）、又はヒ素（Ａｓ）不純物をドープする工程はｎ型領域をもたらす。基板の材料及びドーピングの所望される強さに依っては、ビスマス（Ｂｉ）及びインジウム（Ｉｎ）などの他のドーパントが利用されてもよい。

【0013】

[0011]図２ｂでは、基板１００の表面１２２上に半導体層１２０をエピタキシャル成長させている。図２ａ－図２ｏ及び図４ａ－図４ｅに示されている半導体層は、縮尺を合わせて描かれていない。エピタキシャル成長又は堆積は、反応チャンバ内で約９８０～１２３０℃の温度で大凡２０～１１０分間に亘って起こる。１つの実施形態では、半導体層１２０は意図的にＰ型又はＮ型不純物をドープされず、その結果、５ｅ１３原子／ｃｍ³未満のドーピング濃度がもたらされ、厚さ２５～５０μｍ及び抵抗率３０００～５０００オーム／ｃｍ²の高抵抗率シリコンエピ層が形成される。

【0014】

[0012]図２ｃでは、表面１２８からエピ層１２０を貫いてトレンチ又は開口部１２４が形成され、表面１２２を過ぎてベース基板材料１０２の中まで延びている。トレンチ１２４は、エッチング又はレーザ１３０を用いたレーザ直接アブレーション（ＬＤＡ）によって形成することができる。１つの実施形態では、トレンチ１２４は、幅３～１２μｍ及び深さ２５～２００μｍで深部反応性イオンエッチング（ＤＲＩＥ）によって形成される。ＤＲＩＥは、ウェーハ／基板に、典型的には高アスペクト比で、深部貫入、急斜面の孔、キャビティ、及びトレンチを作成するために使用される異方性の高いエッチングプロセスである。ＤＲＩＥは半導体層１０２及び１２０から材料を除去するために六フッ化硫黄（ＳＦ₆）などのイオン化ガス又はプラズマを利用する。ＤＲＩＥ技術は、より直線的な側壁を有するより深いトレンチ１２４を可能にする。シリコンの深部異方性エッチングを作成するために、エッチングプロセスを、異なるプラズマ化学の間で切り替えて、成長中のフィーチャの側壁をフルオロカーボン層で保護しながらシリコンのフッ素ベースのエッチングを提供する。Ｃ₄Ｆ₈プラズマが、フルオロポリマーの不動態化層をマスク上へ及びエッチングされたフィーチャの中へ堆積させる。プラテンからのバイアスが、指向性イオン衝撃を生じさせ、フィーチャのベース及びマスクからのフルオロポリマーの除去をもたらす。ＳＦ₆プラズマ中のフッ素フリーラジカルは、エッチフィーチャのベースの露出したシリコンを等方的にエッチングする。ＤＲＩＥプロセスは、トレンチ１２４の垂直方向エッチプロファイルを実現するために複数回繰り返される。代替的には、トレンチ１２４は、プラズマエッチング、反応性イオンエッチング（ＲＩＥ）、スパッタエッチング、気相エッチング、及び化学エッチングによって形成することができる。エッチングプロセス中にトレンチ１２４を絶縁するために、表面１２８の上にマスク（図示せず）が形成されるのが典型的である。

【0015】

[0013]各トレンチ１２４の側壁１３２は、等方性プラズマエッチングを用いて平滑化することができ、それを用いてトレンチ側壁からシリコンの薄層、例えば０．１～１．０μｍが除去されてもよい。代替的には、図２ｄに示されている様に、犠牲的熱酸化物又は二酸化ケイ素層１３４をトレンチ１２４の側壁表面１３２上に成長させることができる。その後、図２ｅに示されている様に内壁を平滑化するために、犠牲的熱酸化物１３４は、緩衝酸化物エッチング又は希フッ化水素（ＨＦ）酸エッチングなどのエッチングを用いて又は他のウェット化学とそれに続くＨＦ気相発煙を用いて除去される。図２ｄと同様に、トレンチ１２４の側壁１３２上に別の犠牲的熱酸化物層１３４を再度成長させる。犠牲的熱酸化物層１３４は、図２ｅと同様に内壁を平滑化するために、ウェット化学とそれに続くＨＦ気相発煙によって再び除去される。反復的な熱酸化物の成長と除去のプロセスは、図２ｄ－図２ｅに従って、トレンチ１２４の側壁１３２が平滑になるまで複数回継続される。ＤＲＩＥエッチングからのスキャロッピングを排除することによって及び犠牲的熱酸化物層１３４とそれに続くＨＦ発煙又は任意の酸化物とシリコンエッチングを使用することによって、側壁１３２はテーパ状の形態へ平滑化されることができる。平滑化技法の使用は、残留応力及び不要な汚染物質を除去しながら丸い角を有する平滑なトレンチ表面を現出させることができる。

【0016】

[0014]図２ｅでは、領域１３６ａは、図１ａ－図１ｂからの第１の半導体ダイ１０４ａ内に包含される可能性のある、基板１００内の第１の高電圧容量性構造のための区域を表現している。領域１３６ｂは、図１ａ－図１ｂからの第２の半導体ダイ１０４ｂ内に包含される可能性のある、基板１００内の第２の高電圧容量性構造のための区域を表現している。図２ｆは、表面１２８に形成されたトレンチ１２４の上面図を示している。この実施形態では、トレンチ１２４は平行であり、表面１２８の直線状開口部がエピ層１２０を貫いてベース基板材料１０２の中まで延びている。図２ｇは、表面１２８に形成されたトレンチ１２４の別の実施形態の上面図を示している。この実施形態では、トレンチ１２４は交互に入り込んでいて、表面１２８の蛇行状開口部がエピ層１２０を貫いてベース基板材料１０２の中まで延びている。トレンチ１２４は、容量性機能を提供する誘電層の表面積を増加させるのに役立つ矩形、円形、楕円形などの任意の幾何学形状を有することができる。図２ｆ及び図２ｇには、例示を目的として、限定された数のトレンチ１２４が示されている。実際には、領域１３６ａ又は領域１３６ｂには１～４５０又はそれ以上のトレンチ１２４が形成され、１つの離散高電圧コンデンサを構成することになるだろう。図２ｅに戻って、トレンチ１２４は、表面１２８近くでは３．５～１２．５μｍの幅Ｗ１を有し、トレンチの底表面１３８近くでは３．０～１２．０μｍの幅Ｗ２を有するテーパ状とすることができる。トレンチ１２４の深さは、２５～２００μｍであり、１つの実施形態では１５０μｍである。

【0017】

[0015]図２ｈでは、トレンチ１２４の側壁１３２はＮ＋ドーパントを拡散又は注入されてＮ＋半導体層１４０を形成する。トレンチ１２４の深さを考えると、拡散がより現実的な堆積方法であるだろう。拡散をマスクし及びパターン化するために、表面１２８の上に絶縁層１４２が形成されてもよい。拡散は、リン不純物を用いて９５０～１１００℃の温度で２０～１２０分間に亘って行われ、２～３ｅ１９原子／ｃｍ³の不純物分布を有するＮ＋半導体層１４０が形成される。拡散に続いて、ドライブイン工程が９５０～１１００℃の温度で２０～１２０分間に亘って遂行されてもよい。

【0018】

[0016]図２ｉでは、絶縁層１４８が、表面１２８の上に領域１３６ａ及び１３６ｂ内のトレンチ１２４の中まで共形的に形成されている。絶縁層１４８は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、又は他の適切な誘電性材料の１つ又はそれ以上の層を包含している。絶縁層１４８は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、又はＬＰＣＶＤを用いて形成される。１つの実施形態では、絶縁層１４８は、コンデンサとして動作する高電界強度誘電層を形成するために、０．５～７．５μｍの厚さを有するシリコンの局所酸化（ＬＯＣＯＳ）酸化物層である。絶縁層１４８は、コンデンサの表面積を増加させるために表面１２８とトレンチ１２４の側壁１３２及び底表面１３８の上に共形的に形成される。

【0019】

[0017]図２ｊでは、絶縁層１４８の上に絶縁層１５０が共形的に形成されている。絶縁層１５０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、又は他の適切な誘電性材料の１つ又はそれ以上の層を包含している。絶縁層１５０は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、又はＬＰＣＶＤを用いて形成される。１つの実施形態では、絶縁層１５０は、０．５～０．３０μｍの厚さを有する第１のＳｉ３Ｎ４層及び０．１～１．０μｍの厚さを有するＳｉＯ２の様な第２の低温酸化物（ＴＬＯ）層であり、絶縁層１４８の上に水分及び他の汚染物質に対する保護層を形成する。

【0020】

[0018]ＣＶＤを用いて絶縁層１５０の上にポリシリコン層１５２が形成される。ポリシリコン層１５２は、トレンチ１２４を完全に充填するために１つ又はそれ以上の薄膜層として形成される。１つの実施形態では、ポリシリコンの第１の層１５２ａが、絶縁層１５０を覆ってトレンチ１２４の中まで厚さ０．５～２．５μｍで形成される。ポリシリコン１５２ａは、９５０～１１００℃で拡散堆積を用いてオキシ塩化リン（ＰＯＣｌ３）不純物をドープされる。ポリシリコンの第２の層１５２ｂが、ポリシリコン層１５２ａを覆ってトレンチ１２４の中まで厚さ０．５～２．５μｍで形成される。ポリシリコン１５２ｂは、９５０～１１００℃で拡散堆積を用いてＰＯＣｌ３不純物をドープされる。ポリシリコンの第３の層１５２ｃが、ポリシリコン層１５２ｂを覆ってトレンチ１２４の中まで厚さ０．５～２．５μｍで形成される。ポリシリコン１５２ｃは、９５０～１１００℃で拡散堆積を用いてＰＯＣｌ３不純物をドープされる。拡散に続いて、ドライブイン工程が９５０～１１００℃の温度で０．５～２．０時間に亘って遂行されてもよい。

【0021】

[0019]図２ｋは、層１４０－１５２を有する１つのトレンチ１２４の更なる詳細を示している。絶縁層１４０－１５２の組合せは、主に絶縁層１４８－１５０の誘電特性から１つの高電圧コンデンサ１５６を構成する。例えば、高電圧コンデンサ１５６は、定格２００ｖ～３０００ｖである。

【0022】

[0020]図２ｌでは、領域１３６ａ内のポリシリコン層１５２の上に、及び領域１３６ｂ内のポリシリコン層１５２の上に、導電層１６０が形成されている。領域１３６ａ内の導電層１６０の上に、及び領域１３６ｂ内の導電層１６０の上に、導電層１６２が形成されている。導電層１６０－１６２は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、又は他の適切な金属堆積プロセスを用いたパターニングを使用して形成されるＡｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、又は他の適切な導電性材料の１つ又はそれ以上の層とすることができる。１つの実施形態では、導電層１６０はパラジウムである。導電層１６０は、ポリシリコン層１５２への良好なオーミック接触のためのパラジウムシリサイドを形成するために、２５０～４５０℃の間で熱サイクルされてもよい。他の実施形態では、白金を使用し、ポリシリコン層への良好なオーミック接触のための白金シリサイドを形成してもよい。コバルトも低抵抗オーミック接触を形成するのに使用できる。導電層１６２は、チタン－白金－金又はチタン－白金－アルミニウムであり、チタンが接着層を提供し、白金はバリア層として、また金又はアルミニウムは外部接点として提供されている。

【0023】

[0021]図２ｍでは、ポリシリコン層１５２と絶縁層１４８及び１５０の一部分を、例えばドライエッチングの使用とそれに続くより高い選択性のためのウェットディップによって、下方へ表面１２８まで除去するためのマスクとして導電層１６０－１６２が使用されている。表面１２８と導電層１６０－１６２の側壁１６８及び上表面１６９の上から絶縁層１６６が形成されている。絶縁層１６６は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、又は他の適切な誘電性材料の１つ又はそれ以上の層を包含している。絶縁層１６６は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、又はＬＰＣＶＤを用いて形成される。１つの実施形態では、絶縁層１６６は、１．０μｍの厚さを有するＳｉ３Ｎ４層である。絶縁層１６６を覆って絶縁層１７０が形成されている。絶縁層１７０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、又は他の適切な誘電性材料の１つ又はそれ以上の層を包含している。絶縁層１７０は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、又はＬＰＣＶＤを用いて形成される。１つの実施形態では、絶縁層１７０は、導電層１６２の縁を覆うために８．０～２０．０μｍの厚さを有する、ＢＣＢ又はポリイミドなどの高電界強度ポリマーである。絶縁層１７０は、２５０～４００℃で１～４時間に亘って硬化される。

【0024】

[0022]基板１００の表面１７８を覆って導電層１７６が形成されている。導電層１７６は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、又は他の適切な金属堆積プロセスを用いたパターニングを使用して形成されるＡｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、又は他の適切な導電性材料の１つ又はそれ以上の層とすることができる。

【0025】

[0023]図２ｎでは、導電層１６２の表面１６９を露出するために絶縁層１６６及び絶縁層１７０の一部分が除去されている。図２ｏでは、基板１００は、領域１３６ａの高電圧コンデンサ１５６ａを領域１３６ｂの高電圧コンデンサ１５６ｂから分離するために、ソーブレード又は切削工具１８０を使用して個片化されている。絶縁層１４８－１５０を高電圧コンデンサ１５６ａ－１５６ｂの中間誘電体として、導電層１６２と導電層１７６は互いに反対側の金属端子を提供している。

【0026】

[0024]図３は、高電圧コンデンサ１５６を包含する半導体パッケージ１８２を例示している。導電層１６２及び１７６ならびに絶縁層１４８及び１５０が、一次的な容量性機能を提供する。高抵抗率半導体層１２０は、過剰な漏れ電流のスパイクを生じさせる高電圧のサージからコンデンサ１５６を保護する。高電圧インシデントの事象時には、過剰な漏れ電流は、絶縁層１４８－１５の縁から離れて垂直方向の経路１８４に沿って半導体層１２０を通って経路決めされる。半導体層１２０は、高電圧が起こっている間の漏れ電流の方向と大きさを制御する能力を提供する。半導体層１２０は、高電圧コンデンサ１５６のためのサージ保護抵抗器として動作する。半導体層１２０は、ダイオード、トランジスタ、又は他の回路もしくは回路要素など、他の半導体デバイスのためのサージ保護抵抗器として動作することもできる。半導体層１２０は、設計プロセスを簡素化し製造費用を低減するように、半導体パッケージ１８２及び高電圧コンデンサ１５６の中へモノリシックに集積されている。

【0027】

[0025]別の実施形態では、図２ｂから続けて、基板１００の表面１２８が図４ａに示されている様にＮ＋ドーパントを拡散又は注入されてＮ＋半導体層２００を形成する。拡散をマスクし及びパターン化するために、表面１２８の上に絶縁層２０２が形成されてもよい。拡散は、リン不純物を用いて９５０～１１００℃の温度で０．２５～１．５時間に亘って行われ、２～３ｅＥ１９原子／ｃｍ³の不純物分布を有するＮ＋半導体層２００が形成される。拡散に続いて、ドライブイン工程が９５０～１１００℃の温度で０．５～２．５時間に亘って遂行されてもよい。

【0028】

[0026]図４ｂでは、表面１２８の上に絶縁層２０８が形成されている。絶縁層２０８は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、又は他の適切な誘電性材料の１つ又はそれ以上の層を包含している。絶縁層２０８は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、又はＬＰＣＶＤを用いて形成される。１つの実施形態では、絶縁層２０８は、コンデンサとして動作する高電界強度誘電層を形成するために、０．５～７．５μｍの厚さを有するＬＯＣＯＳ酸化物層である。

【0029】

[0027]絶縁層２０８の上に絶縁層２１０が形成されている。絶縁層２１０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、又は他の適切な誘電性材料の１つ又はそれ以上の層を包含している。絶縁層２１０は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、又はＬＰＣＶＤを用いて形成される。１つの実施形態では、絶縁層２１０は、０．５μｍの厚さを有する第１のＳｉ３Ｎ４層及び１．０μｍの厚さを有するＳｉＯ２などの第２のＴＬＯ層であり、絶縁層２０８の上に水分及び他の汚染物質に対する保護層を形成する。

【0030】

[0028]ＣＶＤを用いて絶縁層２１０の上にポリシリコン層２１２が形成される。ポリシリコン層２１２は、１つ又はそれ以上の薄膜層として形成される。１つの実施形態では、ポリシリコンの第１の層２１２ａが、絶縁層２１０の上に厚さ０．５～２．５μｍで形成される。ポリシリコン２１２ａは、９５０～１１００℃で拡散堆積を用いてＰＯＣｌ３不純物をドープされる。ポリシリコンの第２の層２１２ｂが、ポリシリコン層２１２ａの上に厚さ０．５～２．５μｍで形成される。ポリシリコン２１２ｂは、９５０～１１００℃で拡散堆積を用いてＰＯＣｌ３不純物をドープされる。ポリシリコンの第３の層２１２ｃが、ポリシリコン層２１２ｂの上に厚さ０．５～２．５μｍで形成される。ポリシリコン２１２ｃは、９５０～１１００℃で拡散堆積を用いてＰＯＣｌ３不純物をドープされる。拡散に続いて、ドライブイン工程が９５０～１１００℃の温度で０．５～２．５時間に亘って遂行されてもよい。

【0031】

[0029]領域２１６ａは、図１ａ－図１ｂからの第１の半導体ダイ１０４ａ内に包含される可能性のある、基板１００内の第１の高電圧容量性構造のための区域を表現している。領域２１６ｂは、図１ａ－図１ｂからの第２の半導体ダイ１０４ｂ内に包含される可能性のある、基板１００内の第２の高電圧容量性構造のための区域を表現している。

【0032】

[0030]図４ｃは、層２００－２１２を有する領域２１６の一部分の更なる詳細を示している。絶縁層２００－２１２の組合せは、主に絶縁層２０８－２１０の誘電特性から、１つの高電圧コンデンサ２１８を構成する。例えば、高電圧コンデンサ２１８は、定格２００ｖ～３０００ｖである。

【0033】

[0031]図４ｄでは、領域２１６ａ内のポリシリコン層２１２の上に、及び領域２１６ｂ内のポリシリコン層２１２の上に、導電層２２０が形成されている。領域２１６ａ内の導電層２２０の上に、及び領域２１６ｂ内の導電層２２０の上に、導電層２２２が形成されている。導電層２２０－２２２は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、又は他の適切な金属堆積プロセスを用いたパターニングを使用して形成されるＡｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、又は他の適切な導電性材料の１つ又はそれ以上の層とすることができる。１つの実施形態では、導電層２２０はパラジウムである。導電層２２０は、ポリシリコン層２１２への良好なオーミック接触のためのパラジウムシリサイドを形成するために、２５０～４５０℃の間で熱サイクルされてもよい。他の実施形態では、白金が、ポリシリコン層への良好なオーミック接触のための白金シリサイドを形成するために使用されてもよい。コバルトも低抵抗オーミック接触を形成するのに使用できる。導電層２２２は、チタン－白金－金又はチタン－白金－アルミニウムであり、チタンが接着層を提供し、白金はバリア層として、また金又はアルミニウムは外部接点として提供されている。

【0034】

[0032]ポリシリコン層１５２と絶縁層１４８及び１５０の一部分を、例えばドライエッチングの使用とそれに続くより高い選択性のためのウェットディップによって除去するためのマスクとして導電層２２０－２２０が使用されている。図２ｍと同様に、表面１２８及び導電層２２０－２２２の側壁２２８及び上表面２７０の上から絶縁層２２６が形成されている。絶縁層２２６は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、又は他の適切な誘電性材料の１つ又はそれ以上の層を包含している。絶縁層２２６は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、又はＬＰＣＶＤを用いて形成される。１つの実施形態では、絶縁層２２６は、０．５～１．５μｍの厚さを有するＳｉ３Ｎ４層である。図２ｍと同様に、絶縁層２２６を覆って絶縁層２３２が形成されている。絶縁層２３２は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、又は他の適切な誘電性材料の１つ又はそれ以上の層を包含している。絶縁層２３２は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、又はＬＰＣＶＤを用いて形成される。１つの実施形態では、絶縁層２３２は、導電層２２２の縁を覆うために８．０～２０．０μｍの厚さを有する、ＢＣＢ又はポリイミドなどの高電界強度ポリマーである。絶縁層２３２は、２５０～４００℃で１～４時間に亘って硬化される。

【0035】

[0033]基板１００の表面２３８を覆って導電層２３６が形成されている。導電層２３６は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、又は他の適切な金属堆積プロセスを用いたパターニングを使用して形成されるＡｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、又は他の適切な導電性材料の１つ又はそれ以上の層とすることができる。

【0036】

[0034]導電層２２２の表面２７０を露出するために絶縁層２２６及び絶縁層２３２の一部分が除去されている。図２ｏと同様に、基板１００は、領域２１６ａの高電圧コンデンサ２１８ａを領域２１６ｂの高電圧コンデンサ２１８ｂから分離するためソーブレード又は切削工具２４０を使用して個片化されている。絶縁層２０８－２１０を高電圧コンデンサ２１８ａ－２１８ｂの中間誘電体として、導電層２２２と導電層２３６は互いに反対側の金属端子を提供している。

【0037】

[0035]図５は、高電圧コンデンサ２１８を包含する半導体パッケージ２４２を例示している。導電層２２２及び２３６ならびに絶縁層２０８及び２１０が、一次的な容量性機能を提供する。高抵抗率半導体層１２０は、過剰な漏れ電流のスパイクを生じさせる高電圧のサージからコンデンサ２１８を保護する。高電圧インシデントの事象時には、過剰な漏れ電流は、絶縁層２０８－２１０の縁から離れて垂直方向の経路２４４に沿って半導体層１２０を通って経路決めされる。半導体層１２０は、高電圧が起こっている間の漏れ電流の方向と大きさを制御する能力を提供する。半導体層１２０は、高電圧コンデンサ２１８のためのサージ保護抵抗器として動作する。半導体層１２０は、ダイオード、トランジスタ、又は他の回路もしくは回路要素など、他の半導体デバイスのためのサージ保護抵抗器として動作することもできる。半導体層１２０は、設計プロセスを簡素化し製造費用を低減するように、半導体パッケージ２４２及び高電圧コンデンサ２１８の中へモノリシックに集積されている。

【0038】

[0036]本発明の１つ又はそれ以上の実施形態を詳細に例示してきたが、それらの実施形態への修正及び適合が、付随の特許請求の範囲に示されている本発明の範囲から逸脱することなくなされ得ることが当業者には理解されるであろう。

【符号の説明】

【0039】

１００ 半導体ウェーハ又は基板
１０２ ベース基板材料
１０４ 半導体ダイ又は素子
１０６ ソーストリート
１０８ 裏表面又は非アクティブ表面
１１０ アクティブ表面
１１２ 導電層
１２０ エピ層
１２２ 基板の表面
１２４ トレンチ又は開口部
１２８ 表面
１３２ トレンチの側壁
１３４ 犠牲的熱酸化物又は二酸化ケイ素層
１３６ａ 第１の高電圧容量性構造のための区域
１３６ｂ 第２の高電圧容量性構造のための区域
１３８ トレンチの底表面
１４０ Ｎ＋半導体層
１４２ 絶縁層
１４８ 絶縁層
１５０ 絶縁層
１５２、１５２ａ、１５２ｂ、１５２ｃ ポリシリコン層
１５６、１５６ａ、１５６ｂ 高電圧コンデンサ
１６０ 導電層
１６２ 導電層
１６６ 絶縁層
１６８ 導電層１６０－１６２の側壁
１６９ 上表面
１７０ 絶縁層
１７６ 導電層
１７８ 基板の表面
１８０ ソーブレード又は切削工具
１８２ 半導体パッケージ
１８４ 垂直方向の経路
２００ Ｎ＋半導体層
２０２ 絶縁層
２０８ 絶縁層
２１０ 絶縁層
２１２、２１２ａ、２１２ｂ、２１２ｃ ポリシリコン層
２１６ａ 第１の高電圧容量性構造のための区域
２１６ｂ 第２の高電圧容量性構造のための区域
２１８、２１８ａ、２１８ｂ 高電圧コンデンサ
２２０ 導電層
２２２ 導電層
２２６ 絶縁層
２２８ 導電層２２０－２２２の側壁
２３２ 絶縁層
２３６ 導電層
２３８ 基板の表面
２４０ ソーブレード又は切削工具
２４２ 半導体パッケージ
２４４ 垂直方向の経路
２７０ 上表面
Ｗ１ 表面１２８近くのトレンチの幅
Ｗ２ トレンチの底表面近くの幅

【図1a】

【図1b】

【図2a】

【図2b】

【図2c】

【図2d】

【図2e】

【図2f】

【図2g】

【図2h】

【図2i】

【図2j】

【図2k】

【図2l】

【図2m】

【図2n】

【図2o】

【図3】

【図4a】

【図4b】

【図4c】

【図4d】

【図4e】

【図5】

【手続補正書】

【提出日】2024-01-16

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

基板と、
前記基板の上に形成された高抵抗率を備える第１の半導体層と、
前記第１の半導体層の上に少なくとも部分的に形成された回路要素と、を備える半導体デバイス。

【請求項2】

請求項１に記載の半導体デバイスにおいて、
前記第１の半導体層の前記高抵抗率は３０００～５０００オーム／ｃｍ²の範囲にある、半導体デバイス。

【請求項3】

請求項１に記載の半導体デバイスにおいて、
前記回路要素は容量性構造を含んでいる、半導体デバイス。

【請求項4】

請求項３に記載の半導体デバイスにおいて、
前記容量性構造は前記第１の半導体層を貫いて前記基板の中まで延びている、半導体デバイス。

【請求項5】

請求項３に記載の半導体デバイスにおいて、
前記容量性構造は、
前記第１の半導体層を貫いて前記基板の中まで延びるトレンチと、
前記トレンチ内に形成された第１の絶縁層と、を含んでいる、半導体デバイス。

【請求項6】

請求項５に記載の半導体デバイスにおいて、
前記容量性構造は、
前記第１の絶縁層の上に形成された第２の絶縁層と、
前記第２の絶縁層の上に形成されたポリシリコン層と、を更に含んでいる、半導体デバイス。

【請求項7】

半導体材料と、
前記半導体材料の上に形成された、抵抗率を備えるエピタキシャル層と、
前記エピタキシャル層の上に少なくとも部分的に形成された回路要素と、を備える半導体デバイス。

【請求項8】

請求項７に記載の半導体デバイスにおいて、
前記エピタキシャル層の前記抵抗率は３０００～５０００オーム／ｃｍ²の範囲である、半導体デバイス。

【請求項9】

請求項７に記載の半導体デバイスにおいて、
前記回路要素はコンデンサを含んでいる、半導体デバイス。

【請求項10】

請求項９に記載の半導体デバイスにおいて、
前記コンデンサは前記エピタキシャル層を貫いて前記半導体材料の中まで延びている、半導体デバイス。

【請求項11】

請求項９に記載の半導体デバイスにおいて、
前記コンデンサは、
前記エピタキシャル層を貫いて前記半導体材料の中まで延びるトレンチと、
前記トレンチ内に形成された第１の絶縁層と、を含んでいる、半導体デバイス。

【請求項12】

請求項９に記載の半導体デバイスにおいて、
前記コンデンサは、
前記第１の絶縁層の上に形成された第２の絶縁層と、
前記第２の絶縁層の上に形成されたポリシリコン層と、を更に含んでいる、半導体デバイス。

【請求項13】

請求項７に記載の半導体デバイスであって、
前記エピタキシャル層内に少なくとも部分的に形成された半導体層、を更に含む半導体デバイス。

【請求項14】

半導体デバイスを作る方法であって、
基板を提供する工程と、
前記基板の上に高抵抗率を備えた第１の半導体層を形成する工程と、
前記第１の半導体層の上に少なくとも部分的に回路要素を形成する工程と、を備える方法。

【請求項15】

請求項１４に記載の方法において、
前記第１の半導体層の前記高抵抗率は３０００～５０００オーム／ｃｍ²の範囲にある、方法。

【請求項16】

請求項１４に記載の半導体デバイスにおいて、
前記回路要素はコンデンサを含んでいる、半導体デバイス。

【請求項17】

請求項１６に記載の方法において、
前記コンデンサは前記第１の半導体層を貫いて前記基板の中まで延びている、方法。

【請求項18】

請求項１６に記載の方法において、
前記コンデンサを形成する工程は、
前記第１の半導体層を貫いて前記基板の中まで延びるトレンチを形成する工程と、
前記トレンチ内に第１の絶縁層を形成する工程と、を含んでいる、方法。

【請求項19】

請求項１６に記載の方法において、
前記コンデンサを形成する工程は、
前記第１の絶縁層の上に第２の絶縁層を形成する工程と、
前記第２の絶縁層の上にポリシリコン層を形成する工程と、を更に含んでいる、方法。

【請求項20】

請求項１４に記載の方法であって、
前記第１の半導体層内に少なくとも部分的に第２の半導体層を形成する工程、を更に含む方法。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００３８

【補正方法】変更

【補正の内容】

【0038】

[0036]本発明の１つ又はそれ以上の実施形態を詳細に例示してきたが、それらの実施形態への修正及び適合が、付随の特許請求の範囲に示されている本発明の範囲から逸脱することなくなされ得ることが当業者には理解されるであろう。
〔態様１〕
基板と、
前記基板の上に形成された高抵抗率を備える第１の半導体層と、
前記第１の半導体層の上に少なくとも部分的に形成された回路要素と、を備える半導体デバイス。
〔態様２〕
態様１に記載の半導体デバイスにおいて、
前記第１の半導体層の前記高抵抗率は３０００～５０００オーム／ｃｍ ² の範囲にある、半導体デバイス。
〔態様３〕
態様１に記載の半導体デバイスにおいて、
前記回路要素は容量性構造を含んでいる、半導体デバイス。
〔態様４〕
態様３に記載の半導体デバイスにおいて、
前記容量性構造は前記第１の半導体層を貫いて前記基板の中まで延びている、半導体デバイス。
〔態様５〕
態様３に記載の半導体デバイスにおいて、
前記容量性構造は、
前記第１の半導体層を貫いて前記基板の中まで延びるトレンチと、
前記トレンチ内に形成された第１の絶縁層と、を含んでいる、半導体デバイス。
〔態様６〕
態様３に記載の半導体デバイスにおいて、
前記容量性構造は、
前記第１の絶縁層の上に形成された第２の絶縁層と、
前記第２の絶縁層の上に形成されたポリシリコン層と、を更に含んでいる、半導体デバイス。
〔態様７〕
半導体材料と、
前記半導体材料の上に形成された、抵抗率を備えるエピタキシャル層と、
前記エピタキシャル層の上に少なくとも部分的に形成された回路要素と、を備える半導体デバイス。
〔態様８〕
態様７に記載の半導体デバイスにおいて、
前記エピタキシャル層の前記抵抗率は３０００～５０００オーム／ｃｍ ² の範囲である、半導体デバイス。
〔態様９〕
態様７に記載の半導体デバイスにおいて、
前記回路要素はコンデンサを含んでいる、半導体デバイス。
〔態様１０〕
態様９に記載の半導体デバイスにおいて、
前記コンデンサは前記エピタキシャル層を貫いて前記半導体材料の中まで延びている、半導体デバイス。
〔態様１１〕
態様９に記載の半導体デバイスにおいて、
前記コンデンサは、
前記エピタキシャル層を貫いて前記半導体材料の中まで延びるトレンチと、
前記トレンチ内に形成された第１の絶縁層と、を含んでいる、半導体デバイス。
〔態様１２〕
態様１９に記載の半導体デバイスにおいて、
前記コンデンサは、
前記第１の絶縁層の上に形成された第２の絶縁層と、
前記第２の絶縁層の上に形成されたポリシリコン層と、を更に含んでいる、半導体デバイス。
〔態様１３〕
態様７に記載の半導体デバイスであって、
前記エピタキシャル層内に少なくとも部分的に形成された半導体層、を更に含む半導体デバイス。
〔態様１４〕
半導体デバイスを作る方法であって、
基板を提供する工程と、
前記基板の上に高抵抗率を備えた第１の半導体層を形成する工程と、
前記第１の半導体層の上に少なくとも部分的に回路要素を形成する工程と、を備える方法。
〔態様１５〕
態様１４に記載の方法において、
前記第１の半導体層の前記高抵抗率は３０００～５０００オーム／ｃｍ ² の範囲にある、方法。
〔態様１６〕
態様１４に記載の半導体デバイスにおいて、
前記回路要素はコンデンサを含んでいる、半導体デバイス。
〔態様１７〕
態様１６に記載の方法において、
前記コンデンサは前記第１の半導体層を貫いて前記基板の中まで延びている、方法。
〔態様１８〕
態様１６に記載の方法において、
前記コンデンサを形成する工程は、
前記第１の半導体層を貫いて前記基板の中まで延びるトレンチを形成する工程と、
前記トレンチ内に第１の絶縁層を形成する工程と、を含んでいる、方法。
〔態様１９〕
態様１６に記載の方法において、
前記コンデンサを形成する工程は、
前記第１の絶縁層の上に第２の絶縁層を形成する工程と、
前記第２の絶縁層の上にポリシリコン層を形成する工程と、を更に含んでいる、方法。
〔態様２０〕
態様１４に記載の方法であって、
前記第１の半導体層内に少なくとも部分的に第２の半導体層を形成する工程、を更に含む方法。

【国際調査報告】