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▶ アナログ パワー コンバージョン エルエルシーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-12
(54)【発明の名称】分割された活性領域を持つパワーデバイス
(51)【国際特許分類】
H01L 29/78 20060101AFI20240705BHJP
H01L 29/12 20060101ALI20240705BHJP
H01L 29/739 20060101ALI20240705BHJP
H01L 21/822 20060101ALI20240705BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652T
H01L29/78 655A
H01L29/78 652Q
H01L27/04 A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024501791
(86)(22)【出願日】2022-07-01
(85)【翻訳文提出日】2024-03-06
(86)【国際出願番号】 US2022035969
(87)【国際公開番号】W WO2023287598
(87)【国際公開日】2023-01-19
(31)【優先権主張番号】17/374,706
(32)【優先日】2021-07-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】522086423
【氏名又は名称】アナログ パワー コンバージョン エルエルシー
(74)【代理人】
【識別番号】110003476
【氏名又は名称】弁理士法人瑛彩知的財産事務所
(72)【発明者】
【氏名】ジェンドロン－ハンセン， アモリ―
(72)【発明者】
【氏名】スドュルーラ， デュミトル ゲオルゲ
(72)【発明者】
【氏名】ゼペシ， レスリー ルイ
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038CA07
5F038CA08
5F038EZ01
5F038EZ20
(57)【要約】
基板と、基板に配置された複数の活性領域と、を含む半導体デバイスである。複数の活性領域は第１の総面積を有する。１つ以上の非活性領域も基板に配置される。１つ以上の非活性領域は第２の総面積を有する。第２の総面積は、第１の総面積の１．５倍以上である。活性領域は、基板に形成されたエピタキシャル層に形成されてもよい。アクティブデバイスの複数のセルは、複数の活性領域に配置されてもよい。非活性領域は、半導体デバイスが設計通りに機能しているときに実質的な電力を消費しない構造のみを含んでいてもよい。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、基板と、
前記基板に配置された複数の活性領域であって、該複数の活性領域は第１の総面積を有する、複数の活性領域と、
前記基板に配置された１つ以上の非活性領域であって、該１つ以上の非活性領域は第２の総面積を有する、１つ以上の非活性領域と、を備え、
前記第２の総面積が、前記第１の総面積の１．５倍以上である、半導体デバイス。
【請求項2】
前記基板に形成されたエピタキシャル層であって、前記活性領域が該エピタキシャル層中に形成されている、エピタキシャル層と、アクティブデバイスの複数のセルであって、該複数のセルはそれぞれ前記複数の活性領域に配置されている、複数のセルと、をさらに備え、
前記１つ以上の非活性領域が、前記活性領域の対それぞれの間に配置されている、請求項１に記載の半導体デバイス。
【請求項3】
当該半導体デバイスの表面に配置され、前記複数のセルにそれぞれ電気的に結合された複数の第１のコンタクトパッドをさらに備える、請求項２に記載の半導体デバイス。
【請求項4】
前記アクティブデバイスが、シリコンカーバイド（ＳｉＣ）金属－酸化膜－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）から構成され、前記複数の第１のコンタクトパッドが、前記ＳｉＣＭＯＳＦＥＴの前記複数のセルのそれぞれのゲート電極に電気的に結合されている、請求項３に記載の半導体デバイス。
【請求項5】
当該半導体デバイスの表面に配置され、前記ＳｉＣＭＯＳＦＥＴの前記複数のセルのそれぞれの第１の伝導電極に電気的に結合される複数の第２のコンタクトパッドと、前記ＳｉＣＭＯＳＦＥＴの前記複数のセルの第２の伝導電極に電気的に結合された第３のコンタクトパッドと、をさらに備え、
前記第１の伝導電極がソース電極であると共に前記第２の伝導電極がドレイン電極であるか、又は、前記第１の伝導電極がドレイン電極であると共に前記第２の伝導電極がソース電極であり、
前記ＳｉＣＭＯＳＦＥＴが垂直型ＭＯＳＦＥＴ（ＶＭＯＳＦＥＴ）である、請求項４に記載の半導体デバイス。
【請求項6】
前記複数の第１のコンタクトパッドの第１の半分が、当該半導体デバイスの第１の側面に沿って配置され、前記複数の第１のコンタクトパッドの第２の半分が、当該半導体デバイスの第２の側面に沿って配置され、
前記第１の側面は、前記第２の側面に対し前記半導体デバイスの反対側にある、請求項３に記載の半導体デバイス。
【請求項7】
前記第１のコンタクトパッドの各々は、該パッドが電気的に結合される前記セルに対応する前記活性領域内に配置される、請求項３に記載の半導体デバイス。
【請求項8】
第２のコンタクトパッドをさらに備え、前記アクティブデバイスがシリコンカーバイド（ＳｉＣ）ショットキーバリアダイオード（ＳＢＤ）から構成され、
前記複数の第１のコンタクトパッドが前記ＳｉＣＳＢＤの前記複数のセルのそれぞれの第１の導通端子に電気的に結合され、
前記第２のコンタクトパッドが前記ＳｉＣＳＢＤの前記複数のセルの第２の導通端子に電気的に結合され、
前記第１の導通端子がアノード電極であると共に前記第２の導通端子がカソード電極であるか、又は、前記第１の導通端子がカソード電極であると共に前記第２の導通端子がアノード電極である、請求項３に記載の半導体デバイス。
【請求項9】
前記活性領域のそれぞれの長さは、前記活性領域のそれぞれの幅の３倍以下である、請求項１に記載の半導体デバイス。
【請求項10】
前記活性領域の各々は、少なくとも前記基板とエピタキシャル層とを合わせた厚さよりも大きい間隔で、他の前記活性領域から離間している、請求項１に記載の半導体デバイス。
【請求項11】
前記活性領域は、複数の行に配置されている、請求項１に記載の半導体デバイス。
【請求項12】
前記複数の行の第１の行の第１の前記活性領域は、前記複数の行の第２の行の第２の前記活性領域から前記行に沿った方向にオフセットしており、前記第２の行は前記第１の行に隣接している、請求項１１に記載の半導体デバイス。
【請求項13】
前記複数の活性領域の第１の半分は、当該半導体デバイスの第１の半分内に配置され、前記複数の活性領域の第２の半分は、当該半導体デバイスの第２の半分内に配置される、請求項１に記載の半導体デバイス。
【請求項14】
前記活性領域の周辺に沿ってそれぞれ配置された複数の高電圧終端部をさらに備える、請求項１に記載の半導体デバイス。
【請求項15】
前記基板に形成されたエピタキシャル層をさらに備え、前記活性領域の各々は、絶縁材料からなる前記高電圧終端部の各１つによって境界を画定され、
前記高電圧終端部の各々は、前記エピタキシャル層の深さの一部を通して配置されている、請求項１４に記載の半導体デバイス。
【請求項16】
前記高電圧終端部の各々は、前記エピタキシャル層の深さのすべてと前記基板の深さの一部とを貫通して配置されている、請求項１５に記載の半導体デバイス。
【請求項17】
前記活性領域は、前記非活性領域下の前記基板の部分よりも高くなった複数の基板メサにそれぞれ配置されている、請求項１に記載の半導体デバイス。
【請求項18】
前記非活性領域に形成され、それぞれが前記活性領域の少なくとも１つに隣接して配置された１つ以上の深いトレンチをさらに備える、請求項１に記載の半導体デバイス。
【発明の詳細な説明】
【背景技術】
【0001】
半導体パワーデバイスは、複数のセルで構成されることがある。例えば、炭化ケイ素（ＳｉＣ）垂直型金属－酸化物－半導体電界効果トランジスタ（ＶＭＯＳＦＥＴ）は、それぞれが独自のゲート導体及び関連するゲートパッド、ソース領域（１つ以上）及び関連するソースパッド（１つ以上）、そしてドレインコンタクトを含む複数のセルを含む場合があり、ＶＭＯＳＦＥＴのような垂直型デバイスでは、ドレインコンタクトが、ゲートパッド及びソースパッドの配置される表面とは反対側のダイの表面に配置される場合がある。
【0002】
このようなパワーデバイスの安全動作領域（ＳＯＡ）は、セルのしきい値電圧Ｖｔｈの負の温度係数によって引き起こされる熱不安定性によって、高電流高電圧側で制限される可能性がある。セルの熱不安定性には、バイアス条件とセルのダイ温度の両方が関与する。
【0003】
セル間のターンオン電圧の不均一性により、１つ又はいくつかのセルが、ドレイン電流のすべてではないにしても、そのほとんどを「奪取」してしまう可能性がある。しきい値電圧Ｖｔｈの負の温度係数のために、電流が増加したセルはさらに低いしきい値電圧Ｖｔｈをもち、さらに多くの電流を伝導し始める。これによって局所的な自己発熱現象が生じ、それらのセルが永久的なダメージを受ける可能性がある。
【0004】
半導体ダイ上の面積は「世界で最も高価な不動産」と呼ばれている。したがって、経済的要因によりパワーデバイスのセルの高実装密度が推進され得る。さらに、セルの高実装密度は、例えば、ゲートに接続されたボンドワイヤの長さの差を最小化し、その結果、ボンドワイヤのそれぞれの寄生インダクタンスの差を最小化することによって、デバイスを制御する１つ以上のドライバにセルのゲートを接続するために使用される導体の均一な特性を促進する。
【0005】
しかし、パワーデバイスのセルの実装密度が高いと、熱不安定を引き起こす条件を悪化させる可能性がある。
【0006】
さらに、ＭＯＳＦＥＴの入力に供給される制御信号とＭＯＳＦＥＴの入力キャパシタンスに関連するインダクタンスにより、ＭＯＳＦＥＴのゲート酸化膜の破壊電圧を超える可能性のある大きな過不足電圧が発生し、信頼性に懸念が生じることがある。このため、ＳｉＣＭＯＳＦＥＴや窒化ガリウム（ＧａＮ）ＦＥＴなどのワイドバンドギャップデバイスを使用したパワーモジュールの電力容量や最大動作周波数が制限される可能性がある。
【発明の概要】
【0007】
実施形態は半導体デバイスに関し、特に、互いに離間したコンパクトな活性領域を有するシリコンカーバイド（ＳｉＣ）パワーデバイスに関する。実施形態には、ＶＭＯＳＦＥＴなどのハイパワー用途のＳｉＣデバイスが含まれる。このようなデバイスは、６．７８、１３．５６、２７．１２、及び４０．６８ＭＨｚの帯域を含む（これらに限定されない）産業、科学、及び医療（ＩＳＭ）無線周波数（ＲＦ）バンドで動作し得る。実施形態は、デバイスのＲＦ性能を低下させることなく、半導体デバイスの最大消費電力（power dissipation）を増加させるように動作する。
【0008】
一実施形態において、半導体デバイスは、基板と、複数の活性領域と、１つ以上の非活性領域とを備える。複数の活性領域は第１の総面積を有し、１つ以上の非活性領域は第２の総面積を有する。第２の総面積は、第１の総面積の１．５倍かそれ以上である。
【0009】
活性領域は、基板上に形成された（典型的には成長させた）エピタキシャル層（エピタキシー）に形成され得る。
【0010】
アクティブデバイスの複数のセルは、複数の活性領域に配置されてもよい。
【0011】
１つ以上の非活性領域は、活性領域の各対の間に配置される。
【図面の簡単な説明】
【0012】
【図1】一実施形態によるドライバとトランジスタを含む回路を示す図である。
【図2】一実施形態によるＶＭＯＳＦＥＴパワーデバイスに結合されたドライバダイを示す図である。
【図3A】一実施形態によるＶＭＯＳＦＥＴパワーデバイスのレイアウトを示す図である。
【図3B】一実施形態によるＶＭＯＳＦＥＴパワーデバイスのレイアウトを示す図である。
【図4A】別の実施形態によるＶＭＯＳＦＥＴパワーデバイスのレイアウトを示す図である。
【図4B】別の実施形態によるＶＭＯＳＦＥＴパワーデバイスのレイアウトを示す図である。
【図5】実施形態による部分的に形成されたＶＭＯＳＦＥＴパワーデバイスの断面を示す図である。
【図7】一実施形態によるＶＭＯＳＦＥＴパワーデバイスに対応する回路を示す図である。
【図8】一実施形態によるドライバに対応する回路を示す図である。
【図10】別の実施形態によるドライバデバイスに対応する回路を示す図である。
【図12A】一実施形態によるＶＭＯＳＦＥＴパワーデバイスに結合された２つのドライバデバイスを含む回路の平面図を示す。
【図13】一実施形態によるＶＭＯＳＦＥＴパワーデバイスを含む回路を示す図である。
【図14A】一実施形態によるＶＭＯＳＦＥＴパワーデバイスの表面温度マップを示す図である。
【図14B】一実施形態によるＶＭＯＳＦＥＴパワーデバイスの断面温度マップを示す図である。
【図15】一実施形態による活性領域レイアウトを有するデバイスの直列抵抗のグラフである。
【発明を実施するための形態】
【0013】
本願の実施形態は、半導体パワーデバイスのセルを含む活性領域のスパース（sparse）レイアウトに関し、特に、シリコンカーバイド（ＳｉＣ）垂直型金属－酸化物－半導体電界効果トランジスタ（ＶＭＯＳＦＥＴ）又はＳｉＣ垂直型絶縁ゲートバイポーラトランジスタ（Ｖ－ＩＧＢＴ）などのパワーデバイスのセルを含む活性領域のスパースレイアウトに関する。実施形態はさらに、スパースレイアウトの活性領域を有するパワーデバイスを駆動するように構成されたドライバデバイスに関する。
【0014】
本明細書に提示される実施形態は、シリコンカーバイド（ＳｉＣ）技術に関して説明され得るが、実施形態はこれに限定されず、他の実施形態では、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、高アルミニウム含有ＡｌＧａＮ、β－三酸化ガリウム（β－Ｇａ２Ｏ３）、ダイヤモンド、窒化ホウ素などの他のワイドバンドギャップ（ＷＢＧ）又は超ワイドバンドギャップ（ＵＷＧＢ）技術が代わりに使用され得る。例えば、実施形態では、ＳｉＣの代わりにＧａＮを使用することができる。他の実施形態では、３Ｃ－ＳｉＣなど、４Ｈ以外のポリタイプのＳｉＣを使用することができる。
【0015】
実施形態の詳細な説明は、添付の図と共に以下に記載される。本開示の範囲は、特許請求の範囲によってのみ限定され、多数の代替、修正、及び等価の形態を包含する。様々なプロセスのステップが所定の順序で示されているが、実施形態は必ずしも列挙された順序で実行されることに限定されない。いくつかの実施形態において、特定の操作／作動は、同時に実行されてもよく、記載された順序以外の順序で実行されてもよく、又は全く実行されなくてもよい。
【0016】
多数の具体的な詳細が以下の説明に記載されている。これらの詳細は、具体例によって本開示の範囲の徹底的な理解を促進するために提供され、実施形態は、これらの具体的な詳細のいくつかがなくても、特許請求の範囲に従って実施され得る。したがって、本開示の具体的な実施形態は例示であり、排他的又は限定的であることを意図するものではない。明瞭にする目的で、本開示に関連する技術分野で公知の技術的事項は、本開示が不必要に不明瞭にならないように詳細には記載されていない。
【0017】
本明細書では、ＳｉＣ－ｎチャネルＶＭＯＳＦＥＴを含む実施形態を説明するが、実施形態はこれに限定されない。例えば、実施形態は、代わりに、平面型ＭＯＳＦＥＴ、平面型又は垂直型ＩＧＢＴ、ｐチャネルデバイス、ＰＩＮダイオード、平面型又は垂直型ショットキーバリアダイオード（ＳＢＤ）、バイポーラ接合トランジスタ（ＢＪＴ）、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯ）、又はそれらの組み合わせを含むことができる。
【0018】
ＲＦパワーデバイスは、大量の電力を消費することができなければならないため、熱抵抗が低く、熱がデバイスから流出しやすいものでなければならない。また、デバイスは高い変換効率を提供する必要があるため、入力、出力、及び逆バイアス容量が低い必要がある。これらの要件はそれぞれ、ダイサイズが大きく、活性面積が小さいことにつながる（活性面積とは、デバイスの活性領域の面積の合計）。関連技術の市販ＭＯＳＦＥＴでは、ダイサイズと活性面積は密接に関連しており、互いに独立して調節することはできない。
【0019】
実施形態は、広く離された複数の活性領域にパワーデバイスの複数のセルを形成することによって半導体パワーデバイスを形成する。例えば、実施形態は、それぞれの活性領域内の複数のセルで構成された集積ダイオード付きＳｉＣ－ｎチャネルＶＭＯＳＦＥＴを含むことができ、各セルは、それぞれのＳｉＣ－ｎチャネルＶＭＯＳＦＥＴ及び集積ダイオードを含み、活性領域によって占有される面積は、ダイの非活性領域の面積よりも小さく、活性領域は離間している。例えば、活性領域はパワーデバイスの総ダイ面積の４０％以下を占め、非活性領域がダイの残りを占める。
【0020】
本明細書で使用する活性領域と非活性領域は、一般に熱の発生によって区別される。したがって、半導体デバイスの活性領域は、通常の動作条件下で実質的にパワーが消費される、表面近傍又は特定の体積の領域として定義することができる。特定の体積は、ダイの厚さ全体にわたって広がることはあっても、ダイの表面全体にわたって広がることはない。そのため、活性領域は、（赤外線カメラによる）サーマルスキャンにおいて、デバイスの通常動作時に周囲よりも温度が高い領域として現れ、非活性領域における周囲温度以上の温度は、通常、活性領域から非活性領域への熱の拡散によってのみ生じる。
【0021】
活性領域は、半導体デバイスの特定の用途に必要とされる（設計された）機能を実行するダイの領域（体積）として定義することもできる。非限定的な例として、パワー半導体の機能は、オフ（無電流伝導）状態とオン（実質的な電流伝導）状態との間でスイッチングすることによって電流を制御することであり、そのパワー半導体の活性領域は、そのスイッチングを実行する領域であると言える。
【0022】
高電圧パワー半導体デバイスのような一部のデバイスでは、活性領域は高電圧終端構造によって境界を定められることがある。このようなデバイスでは、活性領域はそれぞれの高電圧終端構造内に配置された領域であり、非活性領域はそれぞれの高電圧終端構造内にないデバイスの領域である。
【0023】
さらに、ほとんどの半導体デバイスの機能は、とりわけ半導体のドーピングによって決定されるため、半導体デバイスの活性領域は、その内部に様々な極性の高ドープ領域（典型的には、ＳｉＣ技術の場合、ドーパント濃度が１．０Ｅ１７ｃｍ－３以上）を有し、非活性領域は、低ドープエピタキシー（典型的には、ＳｉＣ技術の場合、ドーパント濃度が２．０Ｅ１６ｃｍ－３以下）及び／又は誘電体領域のみを含む。一部のデバイスでは、非活性領域は、追加のドーピングを行わず、出発材料を元の状態のままにすることができる。例えば、半導体デバイスが、軽度にドープされたｎ型半導体を成長させて、重度にドープされたｎ型半導体からなる基板上にエピタキシャル成長を形成することによって形成される場合、完成したデバイスの不活性領域におけるエピタキシャル成長及び基板の部分は、エピタキシャル成長の形成が完了したときのドーパント濃度を有することがある。
【0024】
各活性領域に対して、制御パッド（例えば、ゲートパッド）がそれぞれ設けられてもよい。実施形態では、第１のタイプの導電端子用の１つ以上のパッド（たとえば、１つ以上のソースパッド）が、各活性領域に対して提供されてもよい。第２のタイプの導電端子（例えば、ドレイン）は、ドレインパッドなどの単一のパッドに電気的に結合されてもよい。デバイスが垂直型デバイスである場合、第１のタイプの制御端子用パッド及び導電端子用パッドは、ダイの一方の面（例えば、上部）に形成されてもよく、第２のタイプの導電端子用パッドは、ダイの反対側の面（例えば、下部）に形成されてもよい。
【0025】
活性領域を離間させることによって、実施形態は、熱を放散するために使用されるダイの表面にわたってより均一な温度を生成することができ、したがって、ダイの熱を放散する能力を改善することができる。実施形態はまた、デバイスを通過する電流をデバイスの基板内に広げることによって、垂直デバイスの比直列抵抗を改善することができる。実施形態は、どの活性領域が使用されるかは、どの活性領域がドライバデバイスに接続されるかによって決定され、活性領域外の不完全性はデバイスの機能に影響しないため、活性領域の冗長性によってデバイスの歩留まりを向上させることができる。
【0026】
活性領域の間隔が離れていることにより、制御パッド及び導電端子パッドが間隔をあけて配置されることがある。離間した制御パッド及び導電端子パッドへの接続の寄生インダクタンス及び寄生インダクタンスのばらつきを低減するために、実施形態では、ドライバデバイスによって制御される半導体デバイスの寸法特性（パッドの数及びパッドのレイアウトピッチなど）に応じて構成されたドライバデバイスが使用されてもよい。例えば、ドライバデバイスの複数のゲート制御信号用パッド及び対応する複数のケルビンソース接続用パッドのレイアウトを、パワー半導体デバイスの複数のゲートパッド及び複数のソースパッドのレイアウトに合わせることで、ドライバデバイスとパワー半導体デバイスとの間の低インダクタンス、低抵抗接続を可能にすることができる。
【0027】
図１は、一実施形態による回路１００を示す。回路１００は、ドライバデバイス１０８とトランジスタ１１０とを含む。図１において、ドライバデバイス１０８は非反転ドライバであり、トランジスタ１１０はＳｉＣパワーＶＭＯＳＦＥＴなどのＭＯＳＦＥＴであるが、実施形態はこれに限定されない。
【0028】
ドライバデバイス１０８は、入力ＩＮ、１つ以上のゲート出力ＧＯ、及び１つ以上のケルビンソース接続ＫＳを含む。ケルビンソース接続ＫＳは、ドライバデバイス１０８のゲート出力ＧＯと、ゲート出力ＧＯによって駆動されるデバイスの制御端子キャパシタンス（ゲート－ソースキャパシタンスなど）との間を流れる電流のための直接的な低インダクタンス復帰経路を提供する。例えば、ドライバデバイス１０８が、１つ以上のゲート出力ＧＯを１つ以上のＭＯＳＦＥＴのそれぞれのドレイン端子に生成し、ゲート出力ＧＯによって駆動されるデバイスがＶＭＯＳＦＥＴである場合、ケルビンソース接続ＫＳは、ドライバデバイス１０８内のそれらのＭＯＳＦＥＴのそれぞれのソース端子を、ＶＭＯＳＦＥＴのそれぞれのソース端子に電気的に結合することができる。
【0029】
トランジスタ１１０は、１つ以上のゲートパッドＧ、１つ以上のソースパッドＳ、及び１つ以上のドレインコンタクトＤを含む。ＳｉＣパワーＶＭＯＳＦＥＴのような実施形態では、トランジスタ１１０の各セルは、セルのゲート用のゲートパッドとセルのソース用のソースパッドを含むが、すべてのセルのドレインは単一の共通ドレインコンタクトに接続される。
【0030】
図１の回路１００の一実施形態では、トランジスタ１１０は、それぞれ独自のゲート及びドレインコンタクトを有するＮ個のセルを含み、ドライバデバイス１０８は、Ｎ個のケルビンソース接続にそれぞれ対にされたＮ個のゲート出力ＧＯを含む。Ｎは２以上の整数である。各ゲート出力ＧＯは、ゲートパッドＧのそれぞれに接続され、そのゲート出力ＧＯに対応するケルビンソース接続は、そのゲートパッドＧに対応するソースパッドＳに接続され、セルのソースパッドＳは、共通のソースリード又はパッドにも（ケルビンソース接続に使用される導体以外の導体によって）接続される。実施形態では、Ｎは８以上である。実施形態において、Ｎ個のセルは、トランジスタ１１０の正常に機能するセルのみを含み、トランジスタ１１０の欠陥のあるセルは接続されないままであってもよい。
【0031】
図１の回路１００の別の実施形態では、トランジスタ１１０は、それぞれがゲートパッド及びドレインコンタクトを有する２×Ｎ個のセルを含み、ドライバデバイス１０８は、少なくともＮ個のケルビンソース接続にそれぞれ対になるＮ個のゲート出力ＧＯを含む。Ｎは２以上の整数である。各ゲート出力ＧＯは、それぞれの対のゲートパッドＧに接続され、それらのゲートパッドＧに対応するソースパッドＳは、ゲート出力ＧＯに対応するケルビンソース接続に接続され、すべてのソースパッドＳは、共通のソースリード又はパッドにも接続される。一実施形態では、Ｎは４以上である。
【0032】
図１の回路１００の別の実施形態では、トランジスタ１１０は、トランジスタ１１０の第１及び第２の半分内に配置された２×Ｎ個のセルを含み、各セルは、それ自身のゲートパッド及びドレインコンタクトを有する。Ｎは、２以上の整数である。トランジスタ１１０の第１及び第２の半分は、トランジスタ１１０の中心線を挟んで互いに反対側に配置されてもよい。ドライバデバイス１０８は、Ｎ個のケルビンソース接続にそれぞれ対になるＮ個のゲート出力ＧＯをそれぞれ含む第１及び第２のドライバデバイスで構成される。第１のドライバデバイスの各ゲート出力ＧＯは、トランジスタ１１０の第一の半分内のセルのゲートパッドＧに接続され、そのゲートパッドＧに対応するソースパッドＳは、そのゲート出力ＧＯに対応するケルビンソース接続に接続される。第２のドライバデバイスの各ゲート出力ＧＯは、トランジスタ１１０の第２の半分内のセルのゲートパッドＧに接続され、そのゲートパッドＧに対応するソースパッドＳは、そのゲート出力ＧＯに対応するケルビンソース接続に接続される。すべてのソースパッドＳは共通のソースリード又はパッドにも接続され、第１及び第２のドライバデバイスへの入力ＩＮは電気的に結合されてもよい。一実施形態では、Ｎは４以上である。
【0033】
上述の各実施形態において、トランジスタ１１０のゲートパッドＧは、ドライバデバイス（１つ以上）の物理的に最も近いゲート出力ＧＯに接続されてもよく、トランジスタ１１０のソースパッドＳは、ドライバデバイス（１つ以上）の物理的に最も近いケルビンソース接続ＫＳに接続されてもよい。このようにして、トランジスタ１１０のセルのゲートを駆動する電流が遭遇する寄生インダクタンスを最小化することができる。このためには、各ゲート出力ＧＯからトランジスタ１１０に通過し、その後ケルビンソース接続ＫＳに戻る電流によって囲まれる領域をできるだけ小さくする必要がある。このようにして、それらの電流が遭遇するそれぞれの寄生インダクタンス間の差が小さくなり、ゲートがより同様のレベルのダンピング、リンギング、オーバーシュート等を有する信号を受信することができる。
【0034】
上述の各実施形態において、ドライバデバイス１０８のゲート出力ＧＯ及びケルビンソース接続ＫＳのコンタクトピッチは、トランジスタ１１０のゲートパッドＧのコンタクトピッチに応じて決定されてもよく、又はトランジスタ１１０のゲートパッドＧのコンタクトピッチは、ドライバデバイス１０８のゲート出力ＧＯ及びケルビンソース接続ＫＳのコンタクトピッチに応じて決定されてもよい。
【0035】
例示的な実施形態では、ゲート出力ＧＯのコンタクトピッチは、対応するゲートパッドＧのコンタクトピッチの１０％以内であってもよい。例えば、ゲートパッドＧが軸に沿って５００ミクロン（μｍ）離間するようにピッチ付けされる場合、ゲート出力ＧＯは、その軸上で４５０ミクロンと５５０ミクロンとの間の間隔を空けて配置され得る。
【0036】
別の例示的な実施形態では、ゲート出力ＧＯのコンタクトピッチは、対応するゲートパッドＧのコンタクトピッチの倍数（２など）の１０％以内であってもよい。例えば、ゲートパッドＧが軸に沿って５００ミクロン離間するようにピッチ付けされる場合、ゲート出力ＧＯは、その軸上で９００ミクロンと１１００ミクロンとの間の間隔を空けて配置されてもよく、そのような実施形態では、２つのゲートパッドＧが各ゲート出力ＧＯに接続されてもよい。
【0037】
図２は、一実施形態による、ＶＭＯＳＦＥＴパワーデバイス２１０に結合されたドライバデバイス２０８を示す。ドライバデバイス２０８は、例えば、図１のドライバデバイス１０８に対応し、ＶＭＯＳＦＥＴパワーデバイス２１０は、例えば、図１のトランジスタ１１０に対応する。
【0038】
ドライバデバイス２０８及びＶＭＯＳＦＥＴパワーデバイス２１０は、回路基板２０２に実装される。回路基板２０２は、電気絶縁材料（酸化ベリリウムＢｅＯなど）からなる層を含むことができ、その層の表面に形成されたソースパッド２０４及びドレインパッド２０６を含む。ソースパッド２０４及びドレインパッド２０６は、銅（Ｃｕ）などの導電性材料から構成されてもよい。
【0039】
ドライバデバイス２０８は、ソースパッド２０４の上に設けられる。実施形態において、ドライバデバイス２０８の底面（図示せず）の第１の電源コンタクト（ＶＳＳ用など）がソースパッド２０４に電気的に結合され得る。
【0040】
ＶＭＯＳＦＥＴパワーデバイス２１０は、ドレインパッド２０６の上に設けられ、ＶＭＯＳＦＥＴパワーデバイス２１０のドレインコンタクトがドレインパッド２０６に電気的に結合される。
【0041】
ドライバデバイス２０８の第１のゲート出力ＧＯ１は、例えば第１のボンドワイヤを用いてＶＭＯＳＦＥＴパワーデバイス２１０の第１のゲートパッドＧ１に電気的に接続され、ドライバデバイス２０８の対応する第１のケルビンソース接続ＫＳ１は、例えば第２のボンドワイヤを用いてＶＭＯＳＦＥＴパワーデバイス２１０の第１のソースパッドＳ１に電気的に接続される。また、ＶＭＯＳＦＥＴパワーデバイス２１０の第１のソースパッドＳ１は、例えば第３のボンドワイヤを用いてソースパッド２０４に電気的に接続される。
【0042】
同様に、ドライバデバイス２０８の第２、第３、及び第４のゲート出力ＧＯ２、ＧＯ３、及びＧＯ４はそれぞれ、それぞれのボンドワイヤを使用して、ＶＭＯＳＦＥＴパワーデバイス２１０の第２、第３、及び第４のゲートパッドＧ２、Ｇ３、及びＧ４に電気的に接続され、ドライバデバイス２０８の対応する第２、第３、及び第４のケルビンソース接続ＫＳ２、ＫＳ３、及びＫＳ４はそれぞれ、それぞれのボンドワイヤを使用して、ＶＭＯＳＦＥＴパワーデバイス２１０の第２、第３、及び第４のソースパッドＳ２、Ｓ３、及びＳ４に電気的に接続される。ＶＭＯＳＦＥＴパワーデバイス２１０の第２、第３、第４のソースパッドＳ２、Ｓ３、Ｓ４も、それぞれのボンドワイヤを用いてソースパッド２０４に電気的に接続される。
【0043】
一実施形態では、第１～第４のゲート出力ＧＯ１～ＧＯ４及び第１～第４のケルビンソース接続ＫＳ１～ＫＳ４は、ドライバデバイス２０８の第１～第４のサブドライバ回路に対応し得る。第１～第４のサブドライバ回路の入力は、図８に示すように、すべて入力信号に電気的に結合されてもよく、又は各サブドライバ回路がそれ自身の入力信号を有してもよい。
【0044】
第１のゲートパッドＧ１及び第１のソースパッドＳ１は、ＶＭＯＳＦＥＴパワーデバイス２１０の第１のセルに対応し得る。同様に、第２のゲートパッドＧ２及び第２のソースパッドＳ２、第３のゲートパッドＧ３及び第３のソースパッドＳ４、ならびに第４のゲートパッドＧ４及び第４のソースパッドＳ４は、ＶＭＯＳＦＥＴパワーデバイス２１０の第２、第３、及び第４のセルにそれぞれ対応し得る。
【0045】
ドライバデバイス２０８の第２の電源コンタクト（ＶＤＤ用など）は、明瞭にするために図２には図示されていない。
【0046】
第１のピッチΦ１は、ドライバデバイス２０８の第１～第４のゲート出力ＧＯ１～ＧＯ４の間隔に対応し、ドライバデバイス２０８の第１～第４のケルビンソース接続ＫＳ１～ＫＳ４の間隔にも対応し得る。第２のピッチΦ２は、ＶＭＯＳＦＥＴパワーデバイス２１０の第１～第４のゲートパッドＧ１～Ｇ４の間隔に対応し、ＶＭＯＳＦＥＴパワーデバイス２１０の第１～第４のソースパッドＳ１～Ｓ４の間隔にも対応し得る。
【0047】
第１のピッチΦ１が第２のピッチΦ２と同一であるか又は実質的に同様である場合、ドライバデバイス２０８のゲート出力及びケルビンソースパッドと、ＶＭＯＳＦＥＴパワーデバイス２１０のゲートパッド及びソースパッドとの間のそれぞれの接続は、互いに物理的に同様であり、したがって、互いに電気的に同様である。また、第１のピッチΦ１が第２のピッチΦ２と同一であるか又は実質的に同様であることで、接続を形成するボンドワイヤの長さを短くすることが容易になる場合がある。一実施形態において、「実質的に同様」とは、１０％以内又は２０％以内を意味し得る。別の実施形態では、「実質的に同様」とは、ドライバデバイス２０８のゲート出力のいずれも、それが接続されるＶＭＯＳＦＥＴパワーデバイス２１０のゲートパッドから、第２のピッチΦ２の分数（１／２など）以上ずれていないことを意味する場合がある。
【0048】
図３Ａは、実施形態によるＶＭＯＳＦＥＴパワーデバイス３１０のレイアウトを示す。ＶＭＯＳＦＥＴパワーデバイス３１０は、図１のトランジスタ１１０又は図２のＭＯＳＦＥＴパワーデバイス２１０に対応し得る。実施形態において、ＶＭＯＳＦＥＴパワーデバイス３１０は、４Ｈポリタイプ（４Ｈ－ＳｉＣ）を有するＳｉＣを用いて製造されたＳｉＣ－ＶＭＯＳＦＥＴパワーデバイスである。
【0049】
４Ｈ－ＳｉＣを使用してデバイスを製造することにより、４Ｈ－ＳｉＣの高い熱伝導率（シリコンやＧａＮなどの他の半導体と比較して）と体積熱容量を活用することができる。例えば、４Ｈ－ＳｉＣはシリコンの２倍以上又は３倍以上の熱伝導率（結晶格子に対する熱流の向きに依存）を有し、体積熱容量はシリコンより３０％高い可能性がある。したがって、４Ｈ－ＳｉＣを使用して製造されたデバイスは、同じ電力消費能力をもつシリコンデバイスよりも小型になる可能性がある。
【0050】
ＶＭＯＳＦＥＴパワーデバイス３１０は、６行に配列された１２個の活性領域を含み、隣接する行は互いにオフセットされている。第１の行は第１の左及び右活性領域３１２－１１及び３１２－２１を含み、第２の行は第２の左及び右活性領域３１２－１２及び３１２－２２を含み、第３の行は第３の左及び右活性領域３１２－１３及び３１２－２３を含み、第４の行は第４の左及び右活性領域３１２－１４及び３１２－２４を含み、第５の行は第５の左及び右活性領域３１２－１５及び３１２－２５を含み、第６の行は第６の左及び右活性領域３１２－１６及び３１２－２６を含む。
【0051】
一実施形態では、第１～第６の左活性領域３１２－１１～３１２－１６及び第１～第６の右活性領域３１２－２１～３１２－２６の外側のＶＭＯＳＦＥＴパワーデバイス３１０の領域（即ち、非活性領域）は、エピタキシャル半導体材料（例えば、軽くドープされたｎ型ＳｉＣ）、絶縁材料（例えば、二酸化ケイ素（ＳｉＯ２））、又はそれらの組み合わせのみから構成される。別の実施形態では、非活性領域は、電力を消費しない、すなわち、熱を全く発生させないか、又はごくわずかな量の熱しか発生させない構造及びデバイスを含むこともできる。
【0052】
各活性領域は、例えばセルに相当し、ゲートパッド及び１つ以上のソースパッドを含んでもよい。第１、第２、第３、第４、第５、及び第６の左ゲートパッドＧ１１、Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１５、及びＧ１６はそれぞれ、それぞれのオンダイ導体（図示せず）によって、第１、第２、第３、第４、第５、及び第６の左活性領域３１２－１１、３１２－１２、３１２－１３、３１２－１４、３１２－１５、及び３１２－１６のセルのゲート電極に結合される。第１、第２、第３、第４、第５、及び第６の左ソースパッドＳ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、及びＳ１６はそれぞれ、それぞれのオンダイ導体（図示せず）によって、第１、第２、第３、第４、第５、及び第６の左活性領域３１２－１１、３１２－１２、３１２－１３、３１２－１４、３１２－１５、及び３１２－１６のセルのソース電極に結合される。第１～第６のゲートパッドＧ１１～Ｇ１６及び第１～第６のソースパッドＳ１１～Ｓ１６は、ＶＭＯＳＦＥＴパワーデバイス３１０の活性領域に形成されるように図示されているが、実施形態はこれに限定されない。
【0053】
第１、第２、第３、第４、第５、及び第６の右ゲートパッドＧ２１、Ｇ２２、Ｇ２３、Ｇ２４、Ｇ２５、及びＧ２６はそれぞれ、それぞれのオンダイ導体（図示せず）によって、第１、第２、第３、第４、第５、及び第６の右活性領域３１２－２１、３１２－２２、３１２－２３、３１２－２４、３１２－２５、及び３１２－２６のセルのゲート電極に結合される。第１、第２、第３、第４、第５、及び第６の右ソースパッドＳ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５、及びＳ２６はそれぞれ、それぞれのオンダイ導体（図示せず）によって第１、第２、第３、第４、第５、及び第６の右活性領域３１２－２１、３１２－２２、３１２－２３、３１２－２４、３１２－２５、及び３１２－２６のセルのソース電極に結合される。第１～第６のゲートパッドＧ２１～Ｇ２６及び第１～第６のソースパッドＳ２１～Ｓ２６は、ＶＭＯＳＦＥＴパワーデバイス３１０の活性領域に形成されるように図示されているが、実施形態はこれに限定されない。
【0054】
各活性領域は、例えば、行方向に沿った幅ｗ１と、行方向に直交する高さｈ１とを有する。高さｈ１は幅ｗ１の３倍以下とすることができる。
【0055】
本明細書に説明するいくつかの実施形態は、それぞれの活性領域に配置されたゲートパッド及びソースパッドを示しているが、実施形態はこれに限定されない。例えば、以下の図１２Ａに示すような、デバイスのエッジに沿って配置されたゲートパッド及びソースパッドを有する実施形態では、活性領域は、図３Ａに示すようにデバイスに配置されてもよく、デバイスの配線は、活性領域の適切な電極をゲートパッド及びソースパッドに電気的に結合するために使用されてもよい。
【0056】
各行の活性領域は、間隔ｓ１だけ横方向に離間していてもよい。隣接する行の活性領域は、１つの行の活性領域の横方向の中心と隣接する行の活性領域の横方向の中心との間で測定されるオフセットｏｆｆ１だけ横方向に離間していてもよい。オフセットｏｆｆ１は、幅ｗ１と間隔ｓ１の和の２分の１に等しくてもよい。
【0057】
隣接する行の活性領域のゲートパッドは、ゲートピッチΦ２Ｇに従って縦方向に間隔をあけて配置され得る。隣接する行の活性領域のソースパッドは、ソースピッチΦ２Ｓに従って縦方向に間隔をあけて配置されてもよい。一実施形態では、ゲートピッチΦ２ＧはソースピッチΦ２Ｓに等しい。図３Ａは、ゲートピッチΦ２Ｇを右活性領域３１２－２１～３１２－２６についてのみ示し、ソースピッチΦ２Ｓを左活性領域３１２－１１～３１２－１６についてのみ示しているが、ゲートピッチΦ２Ｇは左活性領域３１２－１１～３１２－１６にも適用され、ソースピッチΦ２Ｓは右活性領域３１２－２１～３１２－２６にも適用される。
【0058】
一実施形態では、ゲートピッチΦ２Ｇ、ソースピッチΦ２Ｓ、又はその両方は、各活性領域の高さｈ１に等しい。このような実施形態では、隣接する行の間の縦方向の分離はゼロであってもよい。
【0059】
別の実施形態では、ゲートピッチΦ２Ｇ、ソースピッチΦ２Ｓ、又はその両方は、活性領域の各々の高さｈ１よりも大きい。このような実施形態では、隣接する行の間の縦方向の分離は、活性領域の各々の高さｈ１と、ゲートピッチΦ２Ｇ又はソースピッチΦ２Ｓとの間の差に等しくてもよい。
【0060】
別の実施形態では、ゲートピッチΦ２Ｇ、ソースピッチΦ２Ｓ、又はその両方は、活性領域の各々の高さｈ１よりも小さい。このような実施形態では、隣接する行の間の縦オーバーラップは、ゲートピッチΦ２Ｇ又はソースピッチΦ２Ｓと、活性領域の各々の高さｈ１との間の差に等しくてもよい。
【0061】
実施形態において、間隔ｓ１は、幅ｗ１よりも実質的に大きい。実施形態では、間隔ｓ１は、幅ｗ１の２倍から５倍の間とすることができる。このように活性領域を間隔をあけて配置することにより、ＶＭＯＳＦＥＴパワーデバイス３１０の熱性能の向上が達成され得る。
【0062】
図３Ｂは、一実施形態によるＶＭＯＳＦＥＴパワーデバイス３１０の詳細を示し、ＶＭＯＳＦＥＴパワーデバイス３１０のゲート電極及びソース電極を示している。
【0063】
第１、第２、第３、第４、第５、及び第６の左活性領域３１２－１１、３１２－１２、３１２－１３、３１２－１４、３１２－１５、及び３１２－１６はそれぞれ、第１、第２、第３、第４、第５、及び第６の左ゲート電極３１２－１１Ｇ、３１２－１２Ｇ、３１２－１３Ｇ、３１２－１４Ｇ、３１２－１５Ｇ、及び３１２－１６Ｇと、第１、第２、第３、第４、第５、及び第６の左ソース電極３１２－１１Ｓ、３１２－１２Ｓ、３１２－１３Ｓ、３１２－１５Ｓ、及び３１２－１６Ｓとを含む。
【0064】
第１、第２、第３、第４、第５、及び第６の右活性領域３１２－２１、３１２－２２、３１２－２３、３１２－２４、３１２－２５、及び３１２－２６はそれぞれ、第１、第２、第３、第４、第５、及び第６の右ゲート電極３１２－２１Ｇ、３１２－２２Ｇ、３１２－２３Ｇ、３１２－２４Ｇ、３１２－２５Ｇ、及び３１２－２６Ｇと、第１、第２、第３、第４、第５、及び第６の右ソース電極３１２－２１Ｓ、３１２－２２Ｓ、３１２－２３Ｓ、３１２－２４Ｓ、３１２－２５Ｓ、及び３１２－２６Ｓとを含む。
【0065】
ゲート電極３１２－１１Ｇ～３１２－２６Ｇの各々は、対応する１つのソース電極３１２－１１Ｓ～３１２－２６Ｓの複数のフィンガーの間にそれぞれ配置された複数のフィンガーを含む。図示された実施形態において、第１～第６左ソース電極３１２－１１Ｓ～３１２－１６Ｓはそれぞれ対応する第１～第６左ゲート電極３１２－１１Ｇ～３１２－１６Ｇの左に配置され、第１～第６右ソース電極３１２－２１Ｓ～３１２－２６Ｓはそれぞれ対応する第１～第６右ゲート電極３１２－２１Ｇ～３１２－２６Ｇの右に配置されるが、実施形態はこれに限定されない。
【0066】
第１～第６の左ゲート電極３１２－１１Ｇ～３１２－１６Ｇは、それぞれ、図３Ａの第１～第６の左ゲートパッドＧ１１～Ｇ１６に電気的に結合され得る。第１～第６の左ソース電極３１２－１１Ｓ～３１２－１６Ｓは、それぞれ図３Ａの第１～第６の左ソースパッドＳ１１～Ｓ１６に電気的に結合されてもよい。第１～第６右ゲート電極３１２－２１Ｇ～３１２－２６Ｇは、それぞれ図３Ａの第１～第６右ゲートパッドＧ２１～Ｇ２６に電気的に結合されてもよい。第１～第６右ソース電極３１２－２１Ｓ～３１２－２６Ｓは、それぞれ図３Ａの第１～第６右ソースパッドＳ２１～Ｓ２６に電気的に結合されてもよい。
【0067】
【0068】
ＶＭＯＳＦＥＴパワーデバイス４１０は、６行に配置された１２個の活性領域を含む。第１の行は第１の左右活性領域４１２－１１及び４１２－２１を含み、第２の行は第２の左右活性領域４１２－１２及び４１２－２２を含み、第３の行は第３の左右活性領域４１２－１３及び４１２－２３を含み、第４の行は第４の左右活性領域４１２－１４及び４１２－２４を含み、第５の行は第５の左右活性領域４１２－１５及び４１２－２５を含み、第６の行は第６の左右活性領域４１２－１６及び４１２－２６を含む。
【0069】
第１、第２、第３、第４、第５、第６の左活性領域４１２－１１、４１２－１２、４１２－１３、４１２－１４、４１２－１５、及び４１６－１６はそれぞれ、第１、第２、第３、第４、第５、及び第６の左高電圧終端構造４１２－１１Ｔ、４１２－１２Ｔ、４１２－１３Ｔ、４１２－１４Ｔ、４１２－１５Ｔ、及び４１６－１６Ｔによって囲まれている。第１、第２、第３、第４、第５、及び第６の右活性領域４１２－２１、４１２－２２、４１２－２３、４１２－２４、４１２－２５、及び４１６－２６はそれぞれ、第１、第２、第３、第４、第５、及び第６の右高電圧終端構造４１２－２１Ｔ、４１２－２２Ｔ、４１２－２３Ｔ、４１２－２４Ｔ、４１２－２５Ｔ、及び４１６－２６Ｔによって囲まれている。各高電圧終端構造は、１つ以上のフローティングフィールドリング（ＦＦＲ）、接合終端延長部（ＪＴＥ）、ディープトレンチ、又はそれらの組み合わせを使用して形成することができる。本明細書で使用するディープトレンチとは、エピタキシー上部からデバイスのｐウェル（例えば、図６Ａ及び図６Ｂのｐボディ５２４）の金属学的接合部よりも深くまで延びるトレンチのことである。例えば、ｐウェルの深さが０．８ミクロンのデバイスでは、０．９ミクロン以上の深さのトレンチがディープトレンチとなり得る。
【0070】
各活性領域は、セルに相当し、ゲートパッド及び１つ以上のソースパッドを含み得る。各活性領域は、行方向に直交する幅ｗ１と、行方向に沿った高さｈ１とを有してもよい。高さｈ１は幅ｗ１の２倍以上であってもよい。
【0071】
隣接する行の活性領域は、縦方向に（すなわち、行方向に直交する方向に）間隔ｓ１だけ離間していてもよい。隣接する行の活性領域は、１つの行の活性領域の横エッジと隣接する行の活性領域の横エッジとから測定されるオフセットｏｆｆ２だけ横方向に離間していてもよい。実施形態では、オフセットｏｆｆ２はゼロであってもよい。
【0072】
各行の活性領域は、活性領域の隣接するエッジから測定される間隔ｓ２だけ横方向に分離されてもよい。間隔ｓ２は、各活性領域の幅ｗ１よりも大きくすることができるが、各活性領域の高さｈ１よりは実質的に小さくすることができる。
【0073】
隣接する行の活性領域のゲートパッドは、ゲートピッチΦ２Ｇに従って縦方向に間隔をあけて配置され得る。隣接する行の活性領域のソースパッドは、ソースピッチΦ２Ｓに従って縦方向に間隔をあけて配置されてもよい。一実施形態では、ゲートピッチΦ２ＧはソースピッチΦ２Ｓに等しい。図４Ａは、ゲートピッチΦ２Ｇを右活性領域４１２－２１～４１２－２６についてのみ示し、ソースピッチΦ２Ｓを左活性領域４１２－１１～４１２－１６についてのみ示しているが、ゲートピッチΦ２Ｇは左活性領域４１２－１１～４１２－１６にも適用され、ソースピッチΦ２Ｓは右活性領域４１２－２１～４１２－２６にも適用される。
【0074】
一実施形態では、ゲートピッチΦ２Ｇ、ソースピッチΦ２Ｓ、又はその両方は、幅ｗ１と間隔ｓ１の和に等しい。
【0075】
実施形態において、間隔ｓ１は、図３Ａに関して説明したように、幅ｗ１よりも実質的に大きく、それに応じて、ＶＭＯＳＦＥＴパワーデバイス４１０の熱性能が改善され得る。
【0076】
図３ＡのＶＭＯＳＦＥＴパワーデバイス３１０と図４ＡのＶＭＯＳＦＥＴパワーデバイス４１０とを比較すると、より低い活性領域のアスペクト比（すなわち、正方形に近い形状を有する活性領域）を有するＶＭＯＳＦＥＴパワーデバイス３１０の実施形態は、各活性領域の高電圧終端構造（接合部終端延長部（ＪＴＥ）、フローティングフィールドリング（ＦＦＲ）、トレンチ、又はそれらの組み合わせなど）からの寄生キャパシタンスがより低く、パッド接続からの寄生キャパシタンスがより低い可能性がある。一方、活性領域のアスペクト比が高い（すなわち、活性領域が「細い」）ＶＭＯＳＦＥＴパワーデバイス４１０の実施形態は、熱拡散が改善されるため温度が低くなる可能性があるが、寄生キャパシタンスが高くなる。
【0077】
図３Ａ及び図４Ａには、それぞれの活性領域内に（通常はその上部に）配置された各活性領域のゲートパッド及びソースパッドが示されているが、実施形態はこれに限定されず、一実施形態では、ゲートパッド及びソースパッドは、それぞれの活性領域の外部に配置され、オンダイ配線を通じてそれぞれの領域に接続されてもよい。ただし、そのような実施形態では、ゲートパッド及びソースパッドとそれぞれの領域との間のオンダイ接続の長さを最小化することが、それらのオンダイ接続の抵抗、インダクタンス、及びキャパシタンスを低減するために有利である。したがって、実施形態に係るパワーデバイスにおけるゲートパッド及びソースパッドの配置は、ゲートパッド及びソースパッドの一部又は全部が活性領域の外側に配置されている場合であっても、パワーデバイス内の活性領域の配置に従って決定することができる。
【0078】
図４Ｂは、一実施形態によるＶＭＯＳＦＥＴパワーデバイス４１０の詳細を示し、ＶＭＯＳＦＥＴパワーデバイス４１０のゲート電極及びソース電極を示している。
【0079】
第１、第２、第３、第４、第５、及び第６の左活性領域４１２－１１、４１２－１２、４１２－１３、４１２－１４、４１２－１５、及び４１２－１６はそれぞれ、第１、第２、第３、第４、第５、及び第６の左ゲート電極４１２－１１Ｇ、４１２－１２Ｇ、４１２－１３Ｇ、４１２－１４Ｇ、４１２－１５Ｇ、及び４１２－１６Ｇを含み、そして第１、第２、第３、第４、第５、第６の左ソース電極４１２－１１Ｓ、４１２－１２Ｓ、４１２－１３Ｓ、４１２－１５Ｓ、及び４１２－１６Ｓを含む。
【0080】
第１、第２、第３、第４、第５、及び第６の右活性領域４１２－２１、４１２－２２、４１２－２３、４１２－２４、４１２－２５、及び４１２－２６はそれぞれ、第１、第２、第３、第４、第５、及び第６の右ゲート電極４１２－２１Ｇ、４１２－２２Ｇ、４１２－２３Ｇ、４１２－２４Ｇ、４１２－２５Ｇ、及び４１２－２６Ｇを含み、そして第１、第２、第３、第４、第５、第６の右ソース電極４１２－２１Ｓ、４１２－２２Ｓ、４１２－２３Ｓ、４１２－２４Ｓ、４１２－２５Ｓ、及び４１２－２６Ｓを含む。
【0081】
第１～第６の左ゲート電極４１２－１１Ｇ～４１２－１６Ｇはそれぞれ、図４Ａの第１～第６の左ゲートパッドＧ１１～Ｇ１６に電気的に結合されてもよい。第１～第６左ソース電極４１２－１１Ｓ～４１２－１６Ｓはそれぞれ図４Ａの第１～第６左ソースパッドＳ１１～Ｓ１６に電気的に結合されてもよい。第１～第６右ゲート電極４１２－２１Ｇ～４１２－２６Ｇはそれぞれ図４Ａの第１～第６右ゲートパッドＧ２１～Ｇ２６に電気的に結合されてもよい。第１～第６右ソース電極４１２－２１Ｓ～４１２－２６Ｓはそれぞれ図４Ａの第１～第６右ソースパッドＳ２１～Ｓ２６に電気的に結合されてもよい。
【0082】
ゲート電極４１２－１１Ｇ～４１２－２６Ｇの各々は、対応するソース電極４１２－１１Ｓ～４１２－２６Ｓの複数のフィンガーの間にそれぞれ配置された複数のフィンガーを含む。
【0083】
図３Ｂ及び図４Ｂに示された電極の見かけの寸法は、単に複数のフィンガーを含む電極を有するトランジスタの概念を示すためのものであり、縮尺通りではない。さらに、実施形態は、活性領域の図示されたアスペクト比に限定されない。関連技術のトランジスタにおいて、等価直列抵抗を低減するために、フィンガーは、本開示の実施形態と比較して相対的に短くされることがあり、その結果、細長い活性領域が生じる。本開示の実施形態では、活性領域は、関連技術のトランジスタの活性領域よりも小さい長さ対幅比を有することができる。
【0084】
図３Ａ～図４Ｂに示される実施形態では、間隔ｓ１、間隔ｓ２、幅ｗ１、高さｈ１、オフセットｏｆｆ１、オフセットｏｆｆ２、そしてゲートピッチΦ２Ｇ及びソースピッチΦ２Ｓなどの示される寸法は、それぞれのデバイスにわたって一定として示されてもよいが、実施形態はこれに限定されない。
【0085】
図５、図６Ａ、及び図６Ｂは、実施形態による部分的に形成された半導体パワーデバイスの断面を示す。断面は、図３ＡのＡ－Ａ’線に対応し得る。その図示及び説明は例示であり、その中の特徴の描写及び説明の順序は、それらの特徴がいくつかの実施形態において作成されるであろう順序であるとは限らない。図５、図６Ａ、及び図６Ｂは、電流が断面の上部から下部に流れる垂直型パワーデバイスを示しているが、実施形態はこれに限定されない。
【0086】
図５は、一実施形態による部分的に形成されたパワーデバイス５１０の簡略化された断面を示す。図示は、関連技術において公知の様々な方法で実施され得る終端構造などの多くの特徴を省略している。
【0087】
パワーデバイス５１０は、ｎ型シリコンカーバイドの基板５２０から構成される。シリコンカーバイドは、４Ｈポリタイプを有することができる。軽度にドープされたｎ型４Ｈ－ＳｉＣのエピタキシャル層５２２が、基板５２０の上面に形成される。
【0088】
エピタキシャル層５２２には、第１及び第２の活性領域５１２Ａ及び５１２Ｂが形成されている。各活性領域は、断面の方向に沿って幅ｗ１を有し、断面に沿って隣接する活性領域（１つ以上）から間隔ｓ１だけ離間している。
【0089】
図５に示す実施形態では、第１及び第２の活性領域５１２Ａ及び５１２Ｂの各々は、垂直セルを構成するが、実施形態はこれに限定されない。
【0090】
図５に示す実施形態では、第１及び第２の活性領域５１２Ａ及び５１２Ｂは同一であるが、実施形態はこれに限定されない。
【0091】
各活性領域の各垂直セルは、例えばアルミニウム（Ａｌ）の高温注入によって形成された一対のｐ型ボディ５２４を含む。 各活性領域のｐ型ボディは、例えば１．５ミクロンだけ互いに離れていてもよい。
【0092】
各ｐ型ボディ５２４は、例えば、高濃度にドープされたｎ型ソース領域５２６と、そのｎ型ソース領域５２６に隣接して形成された高濃度にドープされたｐ型領域５２８とを取り囲む。
【0093】
【0094】
活性領域５１２Ａ及び５１２Ｂにおいて、ソース接続ビア６３２が、ｐ型ボディ５２４のそれぞれの上に形成され、ｎ型ソース領域５２６及びｐ型領域５２８の両方に電気的に接続されてもよい。例えば二酸化ケイ素のゲート酸化物６３６が、ソース接続ビア６３２の間に形成されてもよい。例えばドープされたポリシリコンを含むゲート電極６３４が、ゲート酸化物６３６中又はゲート酸化物６３６上に形成されてもよい。ソース接続ビア６３２はソースパッド（図示せず）に電気的に接続されてもよく、ゲート電極６３４はゲートパッド（図示せず）に電気的に接続されてもよい。
【0095】
活性領域５１２Ａ及び５１２Ｂの外側の領域では、エピタキシャル層５２２及び実施形態では基板５２０の一部が、例えばドライエッチングによって除去されてもよく、酸化物層６５０が、活性領域５１２Ａ及び５１２Ｂの間及びその上に形成されてもよい。活性領域５１２Ａ及び５１２Ｂは、基板５２０の「メサ」上に残る、すなわち、非活性領域の基板５２０の部分に対して隆起している基板５２０の部分上にある。酸化物層は、例えば、プラズマ堆積又はポリシラザンなどのスピンコートされた前駆体の変換によって形成された二酸化ケイ素であってもよい。シリサイドと導電性金属スタックのドレインコンタクト６６０が、基板５２０の底面（下面）に形成される。実施形態では、ドレインコンタクト６６０の導電性金属は、銀又は金を含むことができる。
【0096】
【0097】
活性領域５１２Ａ及び５１２Ｂでは、図６Ａのパワーデバイス６１０Ａについて説明したのと同じ構造が形成される。図６Ａと同様に、銅などの導電性金属のドレインコンタクト６６０が、基板５２０の底面に形成される。
【0098】
活性領域５１２Ａ及び５１２Ｂの外側の領域では、トレンチ６４８を形成するために、活性領域５１２Ａ及び５１２Ｂに隣接するエピタキシャル層５２２の一部が除去される。実施形態では、トレンチ６４８を形成する一部として、基板５２０の上部も除去される。酸化物層６５０は、トレンチ６４８内及び活性領域５１２Ａ及び５１２Ｂの外側に残るエピタキシャル層５２２の部分上に形成される。実施形態では、酸化物層６５０は、活性領域５１２Ａ及び５１２Ｂの一部の上にも形成される。
【0099】
図６Ａのパワーデバイス６１０Ａ及び図６Ｂのパワーデバイス６１０Ｂの活性領域５１２Ａ及び５１２Ｂに隣接する酸化物層６５０の深い部分は、活性領域５１２Ａ及び５１２Ｂのセルに高電圧終端を提供するために（場合によっては、関連技術において既知の他の構造とともに）使用され得る。
【0100】
図６Ａのパワーデバイス６１０Ａ及び図６Ｂのパワーデバイス６１０Ｂの両方において、基板５２０は、活性領域５１２Ａ及び５１２Ｂの外側に維持され、活性領域５１２Ａ及び５１２Ｂの内側にある基板５２０の部分と連続している。したがって、活性領域５１２Ａ及び５１２Ｂの内側にある基板５２０の部分によって運ばれる電流は、活性領域５１２Ａ及び５１２Ｂの外側にある基板５２０の部分に広がり、パワーデバイスの直列抵抗を低減することができる。この効果は、基板５２０がＳＢＤの直列抵抗に大きく寄与するため、パワーデバイスがショットキーバリアダイオードを含む場合に特に有益である。
【0101】
【0102】
ＶＭＯＳＦＥＴパワーデバイス７１０は、ＭＯＳＦＥＴのゲートに接続されたゲートパッドＧ１１及び該ＭＯＳＦＥＴのソースに接続されたソースパッドＳ１１を有する第１の左活性領域７１０－１１を含み、そして、ＭＯＳＦＥＴのゲートに接続されたゲートパッドＧ２１及び該ＭＯＳＦＥＴのソースに接続されたソースパッドＳ２１を有する第１の右活性領域７１０－２１を含む。ＶＭＯＳＦＥＴパワーデバイス７１０は、それぞれのゲートパッドＧ１２及びＧ２２とソースパッドＳ１２及びＳ２２を有する同様に構成された第２の左及び右活性領域７１０－１２及び７１０－２２、それぞれのゲートパッドＧ１３及びＧ２３とソースパッドＳ１３及びＳ２３を有する第３の左及び右活性領域７１０－１３及び７１０－２３、そして、それぞれのゲートパッドＧ１４及びＧ２４とソースパッドＳ１４及びＳ２４を有する第４の左及び右活性領域７１０－１４及び７１０－２４を、さらに含む。活性領域７１０－１１～７１０－２４のＭＯＳＦＥＴのドレインは、実施形態では、図６Ａ又は図６Ｂに図示されるＶＭＯＳＦＥＴパワーデバイス６１０Ａ又は６１０Ｂの底部に形成されるドレインコンタクト６６０に対応し得るドレインコンタクトＤＰＡＤに全て接続される。
【0103】
ＶＭＯＳＦＥＴパワーデバイス７１０は、それぞれがセルに対応する８つの活性領域７１０－１１～７１０－２４を含むように図示され、各セルは、ＭＯＳＦＥＴ及び対応するダイオードを含むように図示されるが、実施形態はこれに限定されない。
【0104】
【0105】
ドライバデバイス８０８は、第１のサブドライバ回路８０８１、第２のサブドライバ回路８０８２、第３のサブドライバ回路８０８３、及び第４のサブドライバ回路８０８４を含む。第１、第２、第３及び第４のサブドライバ回路８０８１、８０８２、８０８３及び８０８４はそれぞれ、第１、第２、第３及び第４のゲート出力ＧＯ１、ＧＯ２、ＧＯ３及びＧＯ４と、第１、第２、第３及び第４のケルビンソース接続ＫＳ１、ＫＳ２、ＫＳ３及びＫＳ４とを含む。第１、第２、第３及び第４のサブドライバ回路８０８１、８０８２、８０８３及び８０８４の入力は、すべて入力端子ＩＮに接続されている。
【0106】
ドライバデバイス８０８と付属のサブドライバ回路のパワー供給接続は、分かりやすくするために図示していない。
【0107】
図９Ａは、一実施形態によるＶＭＯＳＦＥＴパワーデバイス９１０に結合された左及び右ドライバデバイス９０８Ａ及び９０８Ｂを含む回路９００の平面図を示す。左及び右ドライバデバイス９０８Ａ及び９０８Ｂはそれぞれ、図８のドライバデバイス８０８について示されたものに対応する電気回路を含むことができ、合わせて図１のドライバデバイス１０８に対応することができる。ＶＭＯＳＦＥＴパワーデバイス９１０は、図７のＶＭＯＳＦＥＴパワーデバイス７１０について示されたものに対応する電気回路を含んでもよく、図１のトランジスタ１１０に対応してもよい。
【0108】
ＶＭＯＳＦＥＴパワーデバイス９１０の第１、第２、第３、及び第４の左活性領域９１０－１１、９１０－１２、９１０－１３、及び９１０－１４にそれぞれ対応する第１、第２、第３、及び第４の左ゲートパッドＧ１１、Ｇ１２、Ｇ１３、及びＧ１４は、それぞれ、左ドライバデバイス９０８Ａの第１、第２、第３、及び第４のゲート出力ＧＯ１、ＧＯ２、ＧＯ３、及びＧＯ４に（例えば、ボンドワイヤによって）接続される。ＶＭＯＳＦＥＴパワーデバイス９１０の第１、第２、第３及び第４の左活性領域９１０－１１、９１０－１２、９１０－１３及び９１０－１４にそれぞれ対応する第１、第２、第３及び第４の左ソースパッドＳ１１、Ｓ１２、Ｓ１３及びＳ１４は、それぞれ、左ドライバデバイス９０８Ａの第１、第２、第３及び第４のケルビンソース接続ＫＳ１、ＫＳ２、ＫＳ３及びＫＳ４に（例えば、ボンドワイヤによって）電気的に接続される。第１、第２、第３及び第４の左ソースパッドＳ１１、Ｓ１２、Ｓ１３及びＳ１４はまた、ソースパッド９０４に（例えば、ボンドワイヤによって）電気的に接続される。
【0109】
ＶＭＯＳＦＥＴパワーデバイス９１０の第１、第２、第３、及び第４の右活性領域９１０－２１、９１０－２２、９１０－２３、及び９１０－２４にそれぞれ対応する第１、第２、第３、及び第４の右ゲートパッドＧ２１、Ｇ２２、Ｇ２３、及びＧ２４は、右ドライバデバイス９０８Ｂの第１、第２、第３、及び第４のゲート出力ＧＯ１、ＧＯ２、ＧＯ３、及びＧＯ４にそれぞれ（たとえば、ボンドワイヤによって）接続される。ＶＭＯＳＦＥＴパワーデバイス９１０の第１、第２、第３及び第４の右活性領域９１０－２１、９１０－２２、９１０－２３及び９１０－２４にそれぞれ対応する第１、第２、第３及び第４の右ソースパッドＳ２１、Ｓ２２、Ｓ２３及びＳ２４は、それぞれ、右ドライバデバイス９０８Ｂの第１、第２、第３及び第４のケルビンソース接続ＫＳ１、ＫＳ２、ＫＳ３及びＫＳ４に（例えば、ボンドワイヤによって）電気的に接続される。第１、第２、第３及び第４の左ソースパッドＳ２１、Ｓ２２、Ｓ２３及びＳ２４もまた、ソースパッド９０４に（例えば、ボンドワイヤによって）電気的に接続される。
【0110】
左及び右ドライバデバイス９０８Ａ及び９０８Ｂの各々について、ケルビンソース接続ＫＳ１～ＫＳ４をＶＭＯＳＦＥＴパワーデバイス９１０の対応するソースコンタクトＳ１１～Ｓ１４及びＳ２１～Ｓ２４に接続するケルビンソース配線は、ＶＭＯＳＦＥＴパワーデバイス９１０と左及び右ドライバデバイス９０８Ａ及び９０８Ｂとの間にさらなるアイソレーションを提供する。そして、ＶＭＯＳＦＥＴパワーデバイス９１０のゲート出力ＧＯ１～ＧＯ４とゲートコンタクトＧ１１～Ｇ１４及びＧ２１～Ｇ２４とケルビンソース配線との間の接続の近接は、ＶＭＯＳＦＥＴパワーデバイス９１０のゲート上の過電圧及び不足電圧の抑制を助ける差動モード低インピーダンス（即ち、低インダクタンス）経路を形成する。ＶＭＯＳＦＥＴパワーデバイス９１０のゲートは過電圧や不足電圧に弱いため、過電圧や不足電圧の抑制はＭＯＳＦＥＴの信頼性を大幅に向上させる。ＶＭＯＳＦＥＴパワーデバイス９１０のソースコンタクトＳ１１～Ｓ１４及びＳ２１～Ｓ２４を絶縁層９０２上に配置されたソースパッド９０４に接続するために太いボンドワイヤが使用され、ＶＭＯＳＦＥＴパワーデバイス９１０のソースインダクタンスが低減される。分散ソースコンタクトＳ１１～Ｓ１４及びＳ２１～Ｓ２４は、改善されたパワー性能のために、ＶＭＯＳＦＥＴパワーデバイス９１０の全体的なソースインダクタンスをさらに低減する。
【0111】
ＶＭＯＳＦＥＴパワーデバイス９１０の底面のドレイン接続（図示せず）は、ドレインパッド９０６に電気的に接続されている。電源接続及び左右ドライバデバイス９０８Ａ及び９０８Ｂの入力端子への接続は、わかりやすくするために図示していない。
【0112】
左及び右ドライバデバイス９０８Ａ及び９０８Ｂの各ゲート出力ＧＯ１～ＧＯ４は、第１のピッチΦ１に従って縦方向に間隔を置いて位置する。左及び右ドライバデバイス９０８Ａ及び９０８Ｂの各ケルビンソース接続ＫＳ１～ＫＳ４もまた、第１のピッチΦ１に従って縦方向に間隔を置いて配置され得る。
【0113】
ＶＭＯＳＦＥＴパワーデバイス９１０の左ゲートパッドＧ１１～Ｇ１４は、第２のピッチΦ２に従って縦方向に間隔を置いて配置される。右ゲートパッドＧ２１～Ｇ２４もまた、第２のピッチΦ２に従って縦方向に間隔を置いて配置される。また、左ソースパッドＳ１１～Ｓ１４も第２のピッチΦ２に従って縦方向に間隔をあけて配置され、右ソースパッドＳ２１～Ｓ２４も第２のピッチΦ２に従って縦方向に間隔をあけて配置され得る。
【0114】
第１のピッチΦ１は、第２のピッチΦ２と同一又はほぼ同じであってよい。例えば、実施形態では、第１のピッチΦ１は、第２のピッチΦ２の１０％以内であってもよい。別の実施形態では、第１のピッチΦ１に従って縦方向に間隔をあけて配置されたＮ個のゲート出力を有するドライバデバイスの最上位ゲート出力と最下位ゲート出力との間の距離、（Ｎ－１）Φ１は、第２のピッチΦ２のＮ－２倍以上であり、第２のピッチΦ２のＮ倍以下であってよい。すなわち、式１。
［式１］
そのため、ドライバデバイス９０８Ａ及び９０８ＢとＶＭＯＳＦＥＴパワーデバイス９１０とは、すべてのゲート出力が対応するゲートパッドから第２のピッチΦ２の２分の１を超えない範囲で縦方向に変位するように配置され得る。より一般的に言えば、ゲート出力と対応するゲートパッドとの間の最大許容縦変位が、第２のピッチΦ２の分数ｋとして表される一実施形態において、ｋが０より大きいと、第１のピッチΦ１が満たされる。
［式２］
［式１］
［式２］
【0115】
第１のピッチΦ１は第２のピッチΦ２と同じか近いので、左右ドライバデバイス９０８Ａ及び９０８ＢのサブドライバをＶＭＯＳＦＥＴパワーデバイス９１０のそれぞれの活性領域に接続するボンドワイヤのそれぞれの長さ間のばらつきが低減される可能性があり、これらのボンドワイヤのうち最も長いものの長さを短くすることができる。そして、それに応じて、寄生インダクタンスが低減され、及び／又は、それぞれの活性領域についてより類似したものにされ得る。
【0116】
【0117】
左及び右ドライバデバイス９０８Ａ及び９０８Ｂは、ソースパッド９０４の上に実装され、ＶＭＯＳＦＥＴパワーデバイス９１０は、ドレインパッド９０６の上に実装される。ソースパッド９０４及びドレインパッド９０６は、電気絶縁層（Insulation Substrate）９０２上に配置される。図示の実施形態では、電気絶縁層９０２は、熱伝導率の高い酸化ベリリウム（ＢｅＯ）からなるが、実施形態はこれに限定されない。
【0118】
電気絶縁層９０２は、高い電気伝導性及び熱伝導性を有するベースプレート（Base Plate）９０１上に配置することができる。図示の実施形態では、ベースプレート９０１は銅（Ｃｕ）からなるが、実施形態はこれに限定されない。
【0119】
以上により、複数のゲート出力を有するドライバデバイスと、それぞれが独自のゲートパッドを有する複数の活性領域で構成されるＭＯＳＦＥＴとを含む回路において、実施形態は、ゲートパッドのピッチに応じてゲート出力のピッチを決定することによって、又は、ゲート出力のピッチに応じてゲートパッドのピッチを決定することによって、ゲート出力とゲートパッドとの間の接続の寄生インダクタンスを最小化し、それらの寄生インダクタンスの変動を最小化することができる。同様に、実施形態では、ケルビンソース接続とソースパッドとの間の接続の寄生インダクタンスを最小化し、それらの寄生インダクタンスの変動を最小化するために、ドライバデバイスのケルビンソース接続のピッチを、ＭＯＳＦＥＴのソースパッドのピッチに応じて、又はその逆に応じて決定することができる。
【0120】
図１０は、別の実施形態によるドライバデバイス１００８に対応する回路を示す。ドライバデバイス１００８は、図１のドライバデバイス１０８に対応し得る。ドライバデバイス１００８は、図１１を参照して説明されるように、そのゲート出力ＧＯ１及びＧＯ２の各々からマルチゲートパワートランジスタの２つのゲートパッドを駆動するように構成され得る。
【0121】
ドライバデバイス１００８は、第１及び第２のゲート出力ＧＯ１及びＧＯ２を有する第１及び第２のサブドライバ１０８１及び１０８２をそれぞれ含む。第１のサブドライバ１０８１は、第１及び第２のケルビンソース接続ＫＳ１Ａ及びＫＳ１Ｂを有し、第２のサブドライバ１０８２は、第３及び第４のケルビンソース接続ＫＳ２Ａ及びＫＳ２Ｂを有する。第１及び第２のサブドライバ１０８１及び１０８２の入力は、共通に入力端子ＩＮに結合される。
【0122】
【0123】
回路１１００では、ＶＭＯＳＦＥＴパワーデバイス１１１０のゲートパッドのペアは、ドライバデバイス１１０８Ａ及び１１０８Ｂのそれぞれのゲート出力に接続されるが、ＶＭＯＳＦＥＴパワーデバイス１１１０のすべてのソースパッドは、ドライバデバイス１１０８Ａ及び１１０８Ｂのどちらかに対応するケルビンソース接続を有する。
【0124】
回路１１００は、第１、第２、第３、及び第４の左活性領域１１１０－１１、１１１０－１２、１１１０－１３、及び１１１０－１４と、第１、第２、第３、及び第４の右活性領域１１１０－２１、１１１０－２２、１１１０－２３、及び１１１０－２４とのレイアウト、そして、左及び右ドライバデバイス１１０８Ａ及び１１０８Ｂの各ゲート出力がＶＭＯＳＦＥＴパワーデバイス１１１０の２つのゲートパッドに結合される点で、図９の回路９００とは異なる。ゲート出力とケルビンソース接続は、ゲート出力とケルビンソース接続との間の接続のために、短く一貫したボンドワイヤの長さと形状を生成するように、第１のピッチΦ１に従って縦に配置される。
【0125】
したがって、合計Ｎ個のゲート出力がある場合、最大２倍（２Ｎ個）のゲートパッドが存在し、第１のピッチΦ１は第２のピッチΦ２の２倍に等しいか近い。ゲート出力と対応するゲートパッドとの間の最大許容縦変位が第２のピッチΦ２の分数ｋとして表される一実施形態では、第１ピッチΦ１は次の式３を満たす。
［式３］
［式３］
【0126】
このように第１のピッチΦ１が第２のピッチΦ２に対応することにより、回路１１００は、左右ドライバデバイス１１０８Ａ及び１１０８ＢとＶＭＯＳＦＥＴパワーデバイス１１１０との間の接続に、短くて一貫したボンドワイヤの長さと形状を提供する。これにより、ボンドワイヤの寄生インダクタンスとボンドワイヤ間の寄生インダクタンスのばらつきの両方が最小化される傾向にある。
【0127】
複数のソースコンタクト、複数のゲートコンタクト、整合された接続トポロジー、及び回路１１００と図９Ａ及び図９Ｂの回路９００との間で共通する他の特徴は、上記の回路９００について説明したような、回路１１００の改善された動作特性を提供することができる。
【0128】
図１２Ａは、一実施形態による、第１及び第２のドライバデバイス１２０８Ａ及び１２０８ＢとＶＭＯＳＦＥＴパワーデバイス１２１０とを含む回路１２１２の平面図を示す。回路１２１２は、ソースパッド１２０４及びドレインパッド１２０６をさらに含む。
【0129】
第１のドライバデバイス１２０８Ａ及び第２のドライバデバイス１２０８Ｂはそれぞれ、図８のドライバデバイス８０８について示されたものに対応する電気回路を含んでもよく、合わせて図１のドライバデバイス１０８に対応してもよい。ＶＭＯＳＦＥＴパワーデバイス１２１０は、図７のＶＭＯＳＦＥＴパワーデバイス７１０について示されたものに対応する電気回路を含んでもよく、図１のトランジスタ１１０に対応してもよい。
【0130】
回路１２１２は、ストリップライン、リボンボンディング等（例えば、ポリイミド上に堆積されたフォトリソグラフィ形成銅導体）が、第１及び第２のドライバデバイス１２０８Ａ及び１２０８ＢをＶＭＯＳＦＥＴパワーデバイス１２１０に接続し、ＶＭＯＳＦＥＴパワーデバイス１２１０をソースパッド１２０４に接続するために使用される点で、図９Ａの回路９００とは異なる。
【0131】
したがって、ＶＭＯＳＦＥＴパワーデバイス１２１０の第１、第２、第３、及び第４の左ゲートパッドＧ１１、Ｇ１２、Ｇ１３、及びＧ１４はそれぞれ、第１のドライバデバイス１２０８Ａの第１、第２、第３、及び第４のゲート出力ＧＯ１、ＧＯ２、ＧＯ３、及びＧＯ４に（それぞれのストリップライン又はトレースによって）接続される。第１、第２、第３、及び第４の左ソースパッドＳ１１、Ｓ１２、Ｓ１３、及びＳ１４はそれぞれ、第１のドライバデバイス１２０８Ａの第１、第２、第３、及び第４のケルビンソース接続ＫＳ１、ＫＳ２、ＫＳ３、及びＫＳ４に（それぞれのストリップライン又はトレースによって）電気的に接続され（例えば、第４の左ソースパッドＳ１４を第２のドライバデバイス１２０８Ｂの第４のケルビンソース接続ＫＳ４に接続する左ケルビン接続ストリップライン１２２２Ａ）、そして、別々のそれぞれのストリップライン又はトレースによってソースパッド１２０４に接続される（例えば、第４の左ソースパッドＳ１４をソースパッド１２０４に接続する左ソースパッドストリップライン１２２４Ａ）。
【0132】
ＶＭＯＳＦＥＴパワーデバイス１２１０の第１、第２、第３、及び第４の右ゲートパッドＧ２１、Ｇ２２、Ｇ２３、及びＧ２４はそれぞれ、第２のドライバデバイス１２０８Ｂの第１、第２、第３、及び第４のゲート出力ＧＯ１、ＧＯ２、ＧＯ３、及びＧＯ４に（それぞれのストリップライン又はトレースによって）接続される。ＶＭＯＳＦＥＴパワーデバイス１２１０の第１、第２、第３、及び第４の右ソースパッドＳ２１、Ｓ２２、Ｓ２３、及びＳ２４はそれぞれ、それぞれのストリップライン又はトレースによって、第２のドライバデバイス１２０８Ｂの第１、第２、第３、及び第４のケルビンソース接続ＫＳ１、ＫＳ２、ＫＳ３、及びＫＳ４に電気的に接続され（例えば、第４の右ソースパッドＳ２４を第２のドライバデバイス１２０８Ｂの第４のケルビンソース接続ＫＳ４に接続する右ケルビン接続ストリップライン１２２２Ｂ）、そして、別々のそれぞれのストリップライン又はトレースによってソースパッド１２０４に接続される（例えば、第４の右ソースパッドＳ２４をソースパッド１２０４に接続する右ソースパッドストリップライン１２２４Ｂ）。
【0133】
ＶＭＯＳＦＥＴパワーデバイス１２１０の底面のドレイン接続（図示せず）は、ドレインパッド１２０６に電気的に接続される。電源接続及び第１及び第２のドライバデバイス１２０８Ａ及び１２０８Ｂの入力端子への接続は、明瞭にするために図示されていない。
【0134】
第１及び第２のドライバデバイス１２０８Ａ及び１２０８Ｂの各々のゲート出力ＧＯ１～ＧＯ４は、第１のピッチΦ１に従って縦方向に間隔を置いて配置される。第１及び第２のドライバデバイス１２０８Ａ及び１２０８Ｂの各々のケルビンソース接続ＫＳ０～ＫＳ４もまた、第１のピッチΦ１に従って縦方向に間隔を置いて配置され得る。
【0135】
ＶＭＯＳＦＥＴパワーデバイス１２１０の左ゲートパッドＧ１１～Ｇ１４は、第２のピッチΦ２に従って縦方向に間隔を置いて配置される。右ゲートパッドＧ２１～Ｇ２４もまた、第２のピッチΦ２に従って縦方向に間隔を置いて配置される。左ソースパッドＳ１１～Ｓ１４も第２のピッチΦ２に従って縦方向に間隔を空けて配置され、右ソースパッドＳ２１～Ｓ２４も第２のピッチΦ２に従って縦方向に間隔を置いて配置され得る。
【0136】
第１のピッチΦ１は、図９Ａに関して説明したように、第２のピッチΦ２に関連してもよく、それに応じて、図９Ａに関して説明したように、第１及び第２のドライバデバイス１２０８Ａ及び１２０８ＢとＶＭＯＳＦＥＴパワーデバイス１２１０との間の接続の寄生インダクタンスの大きさ及び変動の有利な低減が実現され得る。
【0137】
【0138】
第１及び第２のドライバデバイス１２０８Ａ及び１２０８Ｂは、ソースパッド１２０４の上に実装され、ＶＭＯＳＦＥＴパワーデバイス１２１０は、ドレインパッド１２０６の上に実装される。ソースパッド１２０４及びドレインパッド１２０６は、電気絶縁層１２０２上に配置される。図示の実施形態では、電気絶縁層１２０２は、高い熱伝導率を有する酸化ベリリウムからなるが、実施形態はこれに限定されない。
【0139】
電気絶縁層１２０２は、高い電気伝導性及び熱伝導性を有するベースプレート１２０１上に配置され得る。図示の実施形態では、ベースプレート１２０１は銅からなるが、実施形態はこれに限定されない。
【0140】
ストリップライン又はトレース及びビアは、図１２Ａに関して説明したように、第１及び第２のドライバデバイス１２０８Ａ及び１２０８Ｂ、ＶＭＯＳＦＥＴパワーデバイス１２１０、及びソースパッド１２０４を電気的に接続するように形成されてもよい。ポリイミドなどの絶縁層（図示せず）が、ストリップライン又はトレースを支持してもよい。ストリップライン又はリボンボンディングは、第１及び第２のドライバデバイス１２０８Ａ及び１２０８Ｂの整合パッドをＶＭＯＳＦＥＴパワーデバイス１２１０の対応パッドに接続するために使用されてもよい。
【0141】
回路１２１２と図９Ａ及び図９Ｂの回路９００との間で共通する複数のソースコンタクト、複数のゲートコンタクト、整合接続トポロジー、及び他の特徴は、上記の回路９００について説明されたような回路１２１２の改善された動作特性を提供し得る。
【0142】
図１３は、一実施形態による、ＶＭＯＳＦＥＴパワーデバイス１３１０及び対応するドライバデバイス１３０８を含む回路１３００を示す。
【0143】
ＶＭＯＳＦＥＴパワーデバイス１３１０は、４つの活性領域を含む。ＶＭＯＳＦＥＴパワーデバイス１３１０内で、ＶＭＯＳＦＥＴパワーデバイス１３１０の第１、第２、第３、及び第４のゲートパッドＧ１、Ｇ２、Ｇ３、及びＧ４は、第１～第４の活性領域（図示せず）のそれぞれのゲート電極に電気的に結合される。第１、第２、第３、及び第４の上側ソースパッドＳ１－１、Ｓ２－１、Ｓ３－１、及びＳ４－１は、第１～第４の活性領域（図示せず）のそれぞれの上側ソース電極に電気的に結合され、第１、第２、第３、及び第４の下側ソースパッドＳ１－２、Ｓ２－２、Ｓ３－２、及びＳ４－２は、第１～第４の活性領域（図示せず）のそれぞれの下側ソース電極に電気的に結合される。
【0144】
ドライバデバイス１３０８は、図１０のドライバデバイス１００８と同様の回路を含むが、それぞれがゲート出力と２つのケルビンソース接続を有する４つのサブドライバ回路を有する。第１、第２、第３、及び第４のゲート出力ＧＯ１、ＧＯ２、ＧＯ３、及びＧＯ４は、第１、第２、第３、及び第４のサブドライバ回路それぞれのゲート出力に対応する。第１、第２、第３、及び第４の上側ケルビンソース接続ＫＳ１－１、ＫＳ２－１、ＫＳ３－１、及びＫＳ４－１は、第１、第２、第３、及び第４のサブドライバ回路それぞれの第１のケルビンソース接続に対応する。第１、第２、第３、及び第４の下側ケルビンソース接続ＫＳ１－２、ＫＳ２－２、ＫＳ３－２、及びＫＳ４－２は、第１、第２、第３、及び第４のサブドライバ回路それぞれの第２のケルビンソース接続に対応する。
【0145】
ＶＭＯＳＦＥＴパワーデバイス１３１０の第１～第４のゲートパッドＧ１～Ｇ４は、ドライバデバイス１３０８の第１～第４のゲート出力ＧＯ１～ＧＯ４に電気的に接続される。ＶＭＯＳＦＥＴパワーデバイス１３１０の第１～第４の上側ソースパッドＳ１－１～Ｓ４－１は、ドライバデバイス１３０８の第１～第４の上側ケルビンソース接続ＫＳ１－１～ＫＳ４－１に電気的に接続される。ＶＭＯＳＦＥＴパワーデバイス１３１０の第１～第４の下側ソースパッドＳ１－２～Ｓ４－２は、ドライバデバイス１３０８の第１～第４の下側ケルビンソース接続ＫＳ１－２～ＫＳ４－２に電気的に接続される。図示の実施形態では、電気的接続はボンドワイヤを用いて行われるが、実施形態はこれに限定されない。
【0146】
第１、第２、第３、及び第４のゲート出力ＧＯ１、ＧＯ２、ＧＯ３、及びＧＯ４は、第１のピッチΦ１だけ離間している。第１、第２、第３及び第４のゲートパッドＧ１、Ｇ２、Ｇ３及びＧ４は、第２のピッチΦ２だけ離間している。第１のピッチΦ１は、例えば、図９Ａに関して説明されるように、第２のピッチΦ２に関連し、それに応じて、図９Ａに関して説明されるように、ドライバデバイス１３０８とＶＭＯＳＦＥＴパワーデバイス１３１０との間の接続の寄生インダクタンスの大きさ及び変動の有利な低減が実現され得る。
【0147】
上側及び下側ソースケルビンソース接続は、第３のピッチΦ３によってそれぞれのゲート出力から分離されてもよい。上側ソースパッドと下側ソースパッドは、第４のピッチΦ４によってそれぞれのゲートパッドから分離されてもよい。
【0148】
一実施形態では、第３のピッチΦ３は、第４のピッチΦ４と実質的に等しくてもよいので、ドライバデバイス１３０８のケルビンソース接続とＶＭＯＳＦＥＴパワーデバイス１３１０のそれぞれのソースパッドとの間のソースボンドワイヤは、ゲート出力とそれぞれのゲートパッドとの間のゲートボンドワイヤと実質的に同じ長さに保たれ得る。
【0149】
一実施形態では、第３のピッチΦ３及び第４のピッチΦ４は、ソースボンドワイヤの経路とゲートボンドワイヤの経路との間のずれ角度α（ここで、ずれ角度αが０であることは、ソースボンドワイヤがゲートボンドワイヤと平行に走ることを示す）が所定量未満であるように選択される。例えば、第３ピッチΦ３と第４ピッチΦ４は、ずれ角度αが１５度未満になるように選択される。
【0150】
上述のように第１、第２、第３、及び第４のピッチΦ１、Φ２、Φ３、及びΦ４を決定することによって、図９Ａに関して説明したように、ドライバデバイス１３０８とＶＭＯＳＦＥＴパワーデバイス１３１０との間の接続の寄生インダクタンスの大きさ及び変動の有利な低減が実現され得る。
【0151】
図１４Ａは、一実施形態によるＶＭＯＳＦＥＴパワーデバイスの表面温度マップを示す図であり、ＶＭＯＳＦＥＴパワーデバイスは、図３Ａに示すものと同様の活性領域の分布を有する（ただし、活性領域の行が６行多い）。図１４Ｂは、ＶＭＯＳＦＥＴパワーデバイスの断面温度マップを示す図である。
【0152】
図１４Ａ及び図１４Ｂに見られるように、ＶＭＯＳＦＥＴパワーデバイスのダイ底部（Die Bottom）の温度は実質的に均一である。これにより、ＶＭＯＳＦＥＴパワーデバイスが搭載される酸化ベリリウム（ＢｅＯ）と銅（Ｃｕ）のヘッダーの熱伝達特性を十分に利用することができる。
【0153】
図１５は、一実施形態による活性領域レイアウトを有する垂直型デバイス（ＶＭＯＳＦＥＴ又は垂直型ショットキーバリアダイオードなど）の基板から垂直型デバイスの比直列抵抗ＲＳ，ＳＰへの寄与のグラフである。活性領域間の間隔Ｓ１（例えば、図３Ａの間隔ｓ１に対応する）に応じて、活性領域の３つの幅Ｗ１（例えば、図３Ａの幅ｗ１に対応する）に対するプロットが示されている。
【0154】
図１５に示すように、比直列抵抗ＲＳ，ＳＰは、活性領域間の間隔Ｓ１が大きくなるにつれて減少する。この減少は、非活性領域の下にあるデバイスの基板の部分における電流の広がりによって引き起こされ、デバイスのオン状態の抵抗の減少に対応する。
【0155】
間隔Ｓ１の増加に伴う比直列抵抗ＲＳ，ＳＰの減少は、活性領域の幅Ｗ１が小さいほど、すなわち活性領域が狭いほど顕著である。基板が垂直型ショットキーバリアダイオードの全オン抵抗の最大８０％を占めることがあるため、基板におけるこの電流拡散の垂直型ショットキーバリアダイオードのオン抵抗への影響は特に顕著であると考えられる。
【0156】
ワイヤボンドを使用して、又はストリップラインを使用して、１つ以上のデバイスドライバのゲート出力及びケルビンソース接続に接続されたそれぞれのゲートコンタクト及びソースコンタクトを有する複数の活性領域をそれぞれ有するパワーデバイスが提供された例示的な実施形態を示してきたが、実施形態はこれに限定されない。例えば、実施形態では、パワーデバイスのゲート接点及びソース接点は、ワイヤボンド、ストリップライン、フリップチップ技術、スルーシリコンビア、又はそれらの組み合わせを使用して、１つ以上のドライバデバイスの対応するゲート接点及びケルビンソース接点に接続することができる。
【0157】
本開示の態様を、例示として提示された特定の実施形態と併せて説明してきた。開示された実施形態に対する多数の代替、修正、及び変形が、特許請求の範囲から逸脱することなく行われ得る。本明細書に開示された実施形態は、限定することを意図するものではない。
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12A】
【図12B】
【図13】
【図14A】
【図14B】
【図15】
【国際調査報告】