特表 2024-525777 ホストメモリバッファキャッシュ管理

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-12

(54)【発明の名称】ホストメモリバッファキャッシュ管理

(51)【国際特許分類】

   G06F 12/0868 20160101AFI20240705BHJP

   G06F 12/00 20060101ALI20240705BHJP

   G06F 3/06 20060101ALI20240705BHJP

【ＦＩ】

G06F12/0868

G06F12/00 560B

G06F3/06 302A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024501964

(86)(22)【出願日】2022-05-16

(85)【翻訳文提出日】2024-01-12

(86)【国際出願番号】 US2022029365

(87)【国際公開番号】W WO2023086127

(87)【国際公開日】2023-05-19

(31)【優先権主張番号】17/454,880

(32)【優先日】2021-11-15

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】504056130

【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド

(74)【代理人】

【識別番号】100207837

【弁理士】

【氏名又は名称】小松原 寿美

(72)【発明者】

【氏名】ハーン、ジュダ ガムリエル

(72)【発明者】

【氏名】ベニスティ、シェイ

(72)【発明者】

【氏名】ナボン、アリエル

【テーマコード（参考）】

5B160

5B205

【Ｆターム（参考）】

5B160AB26

5B160CB01

5B205MM11

5B205MM63

(57)【要約】

本開示は、一般に、ホストメモリバッファ（ＨＭＢ）キャッシュ管理に関する。ＨＭＢは一時的メモリであり、常に利用可能であるとは限らない。例えば、データ記憶デバイスとホストデバイスとの間のリンクがアクティブでない場合、データ記憶デバイスはＨＭＢにアクセスすることができない。データ記憶デバイス内に配置されたＨＭＢコントローラ内にＨＭＢログを配置することにより、さもなければＨＭＢ内でアクセス不可能であるデータへのアクセスを提供する。ＨＭＢログは、メモリデバイス内のＨＭＢキャッシュへの最後のコピー以降に発生した任意のデルタ、又はリンクが非アクティブになってから発生した任意のデルタを含む。ＨＭＢキャッシュは、ＨＭＢをミラーリングする。そうすることで、リンクがアクティブであるときだけでなく、リンクがアクティブでないときにも、ＨＭＢのデータがデータ記憶デバイスに利用可能になる。

【特許請求の範囲】

【請求項1】

データ記憶デバイスであって、
メモリデバイスと、
前記メモリデバイスに結合されたコントローラであって、前記コントローラが、
ホストメモリバッファ（ＨＭＢ）と前記コントローラとの間のリンクがアクティブであるかどうかを判定し、
データをキャッシュに書き込み、前記キャッシュに書き込まれる前記データは、前記ＨＭＢに書き込まれることが意図されるデータであり、前記データはデルタデータであり、
デルタデータの存在を示すためにＨＭＢログを更新するように構成されているコントローラとを備えるデータ記憶デバイス。

【請求項2】

前記コントローラは、前記リンクがアクティブになると、前記デルタデータでＨＭＢを更新するように更に構成されており、前記コントローラは、前記メモリデバイス内に配置されたＨＭＢキャッシュにデータを書き込むことによって、前記ＨＭＢ内のデータをミラーリングするように更に構成されている、請求項１に記載のデータ記憶デバイス。

【請求項3】

前記判定することは、前記リンクがアクティブでないことを判定し、前記ＨＭＢログを更新すると、前記ＨＭＢ内のデータは、ＨＭＢキャッシュ内に記憶されたデータとは異なる、請求項１に記載のデータ記憶デバイス。

【請求項4】

前記ＨＭＢ内のデータは、ＨＭＢキャッシュ内に記憶されたデータと前記デルタデータとの組み合わせと同一である、請求項３に記載のデータ記憶デバイス。

【請求項5】

データ記憶デバイスであって、
メモリデバイスと、
前記メモリデバイスに結合されたコントローラであって、前記コントローラが、
ホストメモリバッファ（ＨＭＢ）にデータを書き込む要求を受信し、
前記書き込みの指示をＨＭＢログに記録し、
デルタデータである前記データをキャッシュに書き込み、
ＨＭＢからデータを読み取るための読み取り要求を受信し、
ＨＭＢ以外の場所から要求されたデータの一部分を取り出し、
前記デルタデータを取り出し、
前記読み取り要求を満たすために、前記デルタデータ及び要求されたデータの前記一部分を返すように構成されているコントローラとを備える、データ記憶デバイス。

【請求項6】

前記コントローラは、前記コントローラと前記ＨＭＢとの間のリンクがアクティブでないことを判定するように更に構成されている、請求項５に記載のデータ記憶デバイス。

【請求項7】

前記リンクは、前記要求されたデータの前記一部分及び前記デルタデータが取り出されるときにアクティブではない、請求項６に記載のデータ記憶デバイス。

【請求項8】

前記キャッシュは、前記コントローラ内に配置される、請求項５に記載のデータ記憶デバイス。

【請求項9】

要求されたデータの前記一部分は、ＨＭＢキャッシュから取り出される、請求項５に記載のデータ記憶デバイス。

【請求項10】

前記ＨＭＢキャッシュは、前記メモリデバイス内に配置される、請求項９に記載のデータ記憶デバイス。

【請求項11】

前記コントローラは、前記ＨＭＢと前記コントローラとの間のリンクがアクティブであると判定すると、前記デルタデータをＨＭＢに書き込むように更に構成されている、請求項５に記載のデータ記憶デバイス。

【請求項12】

前記コントローラは、前記読み取り要求を受信する前に前記デルタデータをＨＭＢに書き込むように構成されている、請求項５に記載のデータ記憶デバイス。

【請求項13】

前記コントローラは、前記ＨＭＢログが満杯であるかどうかを判定するように構成されている、請求項５に記載のデータ記憶デバイス。

【請求項14】

前記コントローラは、前記ＨＭＢログからのデータを統合し、前記統合されたデータを前記メモリデバイスにフラッシュするように構成されている、請求項５に記載のデータ記憶デバイス。

【請求項15】

データ記憶デバイスであって、
メモリ手段と、
前記メモリ手段に結合されたコントローラであって、前記コントローラが、
ホストメモリバッファ（ＨＭＢ）からデータを読み取り、ホストメモリバッファ（ＨＭＢ）にデータを書き込む要求を受信し、
前記ＨＭＢ以外の場所から要求されたデータを取り出すことによって前記読み取り要求を処理し、
前記ＨＭＢ以外の場所にデータを書き込むことによって前記書き込み要求を処理し、前記データは、前記ＨＭＢ以外の前記場所に前記データを書き込んだ後にＨＭＢに書き込まれるように構成されているコントローラとを備える、データ記憶デバイス。

【請求項16】

前記読み取り要求に関連付けられた前記データは、ＨＭＢ、前記メモリ手段、及びＳＲＡＭキャッシュ内に配置される、請求項１５に記載のデータ記憶デバイス。

【請求項17】

前記コントローラは、管理エンジンを更に備え、前記管理エンジンは、ＨＭＢログ及びＳＲＡＭキャッシュを備える、請求項１５に記載のデータ記憶デバイス。

【請求項18】

前記ＨＭＢ以外の場所は、前記コントローラ内に配置されたキャッシュを含む、請求項１５に記載のデータ記憶デバイス。

【請求項19】

前記コントローラは、前記ＨＭＢ以外の前記場所へのデータの書き込みを記録するように更に構成されている、請求項１５に記載のデータ記憶デバイス。

【請求項20】

前記コントローラは、前記ＨＭＢと前記コントローラとの間のリンクがアクティブであると判定すると、前記ＨＭＢ以外の場所から前記ＨＭＢにデータをコピーするように更に構成されている、請求項１５に記載のデータ記憶デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０２１年１１月１５日に出願された「ＨＯＳＴ ＭＥＭＯＲＹ ＢＵＦＦＥＲ ＣＡＣＨＥ ＭＡＮＡＧＥＭＥＮＴ」と題する米国非仮出願第１７／４５４，８８０号の全内容を、あらゆる目的のために、参照により本明細書に組み込む。

【背景技術】

【0002】

本開示の実施形態は、一般に、ホストメモリバッファ（ＨＭＢ）キャッシュ管理に関する。

【0003】

関連技術の説明
ＳＳＤは、ＰＣＩｅインターフェースを介してホストデバイスに接続される。ＰＣＩｅインターフェースは、所与の性能要件を満たすことによって、必要なプロトコルを満たすために使用される。クライアント記憶デバイスは、典型的には、論理対物理（Ｌ２Ｐ）テーブル、パリティバッファ、及び他の内部情報などのメタデータをキャッシュするために、ホストメモリバッファ（ＨＭＢ）を使用する。メタデータは、コントローラのコストと性能との間のバランスをとるために、内部ＳＲＡＭにページイン及びページアウトされる。ＨＭＢは、ホストデバイスによって提供され、ホストダイナミックランダムアクセスメモリ（ＤＲＡＭ）から割り当てられる。データ記憶デバイスは、不揮発性メモリエクスプレス（ＮＶＭｅ）コマンドのセットを使用する初期セットアップの後に、周辺構成要素相互接続エクスプレス（ＰＣＩｅ）トランザクションを使用してＨＭＢに直接アクセスする。

【0004】

最適な性能を達成するために、データ記憶デバイスは、アイドル時間中にメンテナンスを実行する必要がある場合がある。理想的には、メンテナンスは、テーブル及び動作データのためのバッファ空間を提供するために、ＨＭＢを活用することができる。しかしながら、ホスト電力管理ガイドラインは、リンク、ＰＣＩｅルートコンプレックス、及びＤＲＡＭアクティブを維持するために必要とされるホスト電力が記憶デバイス電力よりも著しく高い可能性があるので、リンク電力を制限し、ホストデバイスがアイドル状態である間、ＨＭＢの使用を妨げることが多い。

【0005】

したがって、記憶デバイスは、複数のフロー、すなわち、ＨＭＢアクセスを伴うアクティブ電力のためのフローと、ＨＭＢが制限されるか、又は使用されない同じ動作のため二次フローとを維持する必要があり得る。そのような複数のフローは、デバイスの複雑さを増大させ、ファームウェア（ＦＷ）問題に対する潜在的面を提供する。

【0006】

したがって、技術分野では、改善されたＨＭＢキャッシュ管理が必要とされている。

【発明の概要】

【0007】

本開示は、一般に、ホストメモリバッファ（ＨＭＢ）キャッシュ管理に関する。ＨＭＢは一時的メモリであり、常に利用可能であるとは限らない。例えば、データ記憶デバイスとホストデバイスとの間のリンクがアクティブでない場合、データ記憶デバイスはＨＭＢにアクセスすることができない。データ記憶デバイス内に配置されたＨＭＢコントローラ内にＨＭＢログを配置することにより、さもなければＨＭＢ内でアクセス不可能であるデータへのアクセスを提供する。ＨＭＢログは、メモリデバイス内のＨＭＢキャッシュへの最後のコピー以降に発生した任意のデルタ、又はリンクが非アクティブになってから発生した任意のデルタを含む。ＨＭＢキャッシュは、ＨＭＢをミラーリングする。そうすることで、リンクがアクティブであるときだけでなく、リンクがアクティブでないときにも、ＨＭＢのデータがデータ記憶デバイスに利用可能になる。

【0008】

一実施形態では、データ記憶デバイスは、メモリデバイスと、メモリデバイスに結合されたコントローラであって、ホストメモリバッファ（ＨＭＢ）とコントローラとの間のリンクがアクティブであるかどうかを判定し、データをキャッシュに書き込み、キャッシュに書き込まれたデータは、ＨＭＢに書き込まれることが意図されたデータであり、デルタデータであり、デルタデータの存在を示すようにＨＭＢログを更新するように構成されているコントローラとを備える。

【0009】

別の実施形態では、データ記憶デバイスは、メモリデバイスと、メモリデバイスに結合されたコントローラであって、ホストメモリバッファ（ＨＭＢ）にデータを書き込むための要求を受信し、書き込みの指示をＨＭＢログに記録し、デルタデータであるデータをキャッシュに書き込み、ＨＭＢからデータを読み取るための読み取り要求を受信し、ＨＭＢ以外の場所から要求されたデータの一部分を取り出し、デルタデータを取り出し、デルタデータ、及び読み取り要求を満たすために要求されたデータの一部分を返すように構成されているコントローラとを備える。

【0010】

別の実施形態では、データ記憶デバイスは、メモリ手段と、メモリ手段に結合されたコントローラであって、ホストメモリバッファ（ＨＭＢ）からデータを読み取るための要求及びホストメモリバッファ（ＨＭＢ）にデータを書き込むための要求を受信し、ＨＭＢ以外の場所から要求されたデータを取り出すことによって読み取り要求を処理し、ＨＭＢ以外の場所にデータを書き込むことによって書き込み要求を処理し、データは、ＨＭＢ以外の場所にデータを書き込んだ後にＨＭＢに書き込まれるように構成されているコントローラとを備える。

【図面の簡単な説明】

【0011】

本開示の上記の特徴を詳細に理解することができるように、簡潔に上で要約した本開示のより具体的な説明は、実施形態を参照することによってなされ得、それらのいくつかが添付の図面に例示されている。しかしながら、添付の図面は、本開示の典型的な実施形態のみを例示し、したがって、その範囲を限定するものと見なされるべきではなく、本開示が他の同等に有効な実施形態を認め得ることに留意すべきである。

【図1】特定の実施形態による、データ記憶デバイスがホストデバイスのための記憶デバイスとして機能し得る記憶システムを示す概略ブロック図である。

【図2】特定の実施形態による、リンク電力管理フロー図の例証である。

【図3】一実施形態による、キャッシュ管理を伴うＨＭＢコントローラの概略図である。

【図4A】一実施形態によるＨＭＢのキャッシュ管理エンジンのロジックを示すフローチャートである。

【図4B】一実施形態によるＨＭＢのキャッシュ管理エンジンのロジックを示すフローチャートである。

【図4C】一実施形態によるＨＭＢのキャッシュ管理エンジンのロジックを示すフローチャートである。

【図5】一実施形態によるＨＭＢキャッシュ管理を示すフローチャートである。

【0012】

理解を容易にするために、図面に共通する同一の要素を示すために、可能な限り、同一の参照番号を使用している。一実施形態で開示される要素は、特に断ることなく、他の実施形態に有益に利用され得ることが企図される。

【発明を実施するための形態】

【0013】

以下では、本開示の実施形態を参照する。しかしながら、本開示は、具体的に説明される実施形態に限定されないことを理解されたい。その代わりに、以下の特徴及び要素の任意の組み合わせが、異なる実施形態に関連するか否かに関わらず、本開示を実施及び実践すると企図される。更に、本開示の実施形態は、他の可能な解決策に勝る、及び／又は先行技術に勝る利点を達成し得るが、特定の利点が所与の実施形態によって達成されるか否かは、本開示を限定するものではない。したがって、以下の態様、特徴、実施形態、及び利点は、単なる例示に過ぎず、請求項（複数可）に明示的に記載されている場合を除いて、添付の特許請求の範囲の要素又は限定と見なされない。同様に、「本開示」への言及は、本明細書に開示される任意の発明の主題の一般化として解釈されるものではなく、請求項に明示的に記載されている場合を除いて、添付の特許請求の範囲の要素又は限定であると見なされるべきではない。

【0014】

本開示は、一般に、ホストメモリバッファ（ＨＭＢ）キャッシュ管理に関する。ＨＭＢは一時的メモリであり、常に利用可能であるとは限らない。例えば、データ記憶デバイスとホストデバイスとの間のリンクがアクティブでない場合、データ記憶デバイスはＨＭＢにアクセスすることができない。データ記憶デバイス内に配置されたＨＭＢコントローラ内にＨＭＢログを配置することにより、さもなければＨＭＢ内でアクセス不可能であるデータへのアクセスを提供する。ＨＭＢログは、メモリデバイス内のＨＭＢキャッシュへの最後のコピー以降に発生した任意のデルタ、又はリンクが非アクティブになってから発生した任意のデルタを含む。ＨＭＢキャッシュは、ＨＭＢをミラーリングする。そうすることで、リンクがアクティブであるときだけでなく、リンクがアクティブでないときにも、ＨＭＢのデータがデータ記憶デバイスに利用可能になる。

【0015】

図１は、特定の実施形態による、ホストデバイス１０４がデータ記憶デバイス１０６と通信する記憶システム１００を示す概略ブロック図である。例えば、ホストデバイス１０４は、データ記憶デバイス１０６に含まれる不揮発性メモリ（ＮＶＭ）１１０を利用して、データを記憶及び取得し得る。ホストデバイス１０４は、ホストＤＲＡＭ１３８を備える。いくつかの実施例では、記憶システム１００は、記憶アレイとして動作し得るデータ記憶デバイス１０６などの複数の記憶デバイスを含み得る。例えば、記憶システム１００は、ホストデバイス１０４のための大量記憶デバイスとして集合的に機能する安価／独立ディスクの冗長アレイ（ＲＡＩＤ）として構成された複数のデータ記憶デバイス１０６を含み得る。

【0016】

ホストデバイス１０４は、データ記憶デバイス１０６などの１つ以上の記憶デバイスに及び／又はからデータを記憶及び／又は取得し得る。図１に例示されるように、ホストデバイス１０４は、インターフェース１１４を介してデータ記憶デバイス１０６と通信し得る。ホストデバイス１０４は、コンピュータサーバ、ネットワーク接続記憶（ＮＡＳ）ユニット、デスクトップコンピュータ、ノートブック（すなわち、ラップトップ）コンピュータ、タブレットコンピュータ、セットトップボックス、いわゆる「スマート」フォンなどの電話機、いわゆる「スマート」パッド、テレビ、カメラ、ディスプレイデバイス、デジタルメディアプレーヤ、ビデオゲームコンソール、ビデオストリーミングデバイス、又はデータ記憶デバイスからデータを送信又は受信することができる他のデバイスなど、広範なデバイスのうちのいずれも備え得る。

【0017】

データ記憶デバイス１０６は、コントローラ１０８、ＮＶＭ１１０、電源１１１、揮発性メモリ１１２、インターフェース１１４、及び書き込みバッファ１１６を含む。いくつかの実施例では、データ記憶デバイス１０６は、明瞭化のために図１に示されていない追加の構成要素を含み得る。例えば、データ記憶デバイス１０６は、データ記憶デバイス１０６の構成要素が機械的に取り付けられ、データ記憶デバイス１０６の構成要素を電気的に相互接続する導電性トレースを含む、プリント回路基板（ＰＣＢ）を含み得る。いくつかの実施例では、データ記憶デバイス１０６の物理的寸法及びコネクタ構成は、１つ以上の標準的フォームファクタに適合し得る。いくつかの例示的な標準的フォームファクタとしては、３．５”データ記憶デバイス（例えば、ＨＤＤ又はＳＳＤ）、２．５”データ記憶デバイス、１．８”データ記憶デバイス、周辺部品相互接続（ＰＣＩ）、ＰＣＩ拡張（ＰＣＩ－Ｘ）、ＰＣＩエクスプレス（ＰＣＩｅ）（例えば、ＰＣＩｅ×１、×４、×８、×１６、ＰＣＩｅミニカード、ミニＰＣＩなど）が挙げられるが、これらに限定されない。いくつかの実施例では、データ記憶デバイス１０６は、ホストデバイス１０４のマザーボードに直接結合（例えば、コネクタに直接はんだ付け、又はプラグ接続）され得る。

【0018】

インターフェース１１４は、ホストデバイス１０４とデータを交換するためのデータバス、及びホストデバイス１０４とコマンドを交換するための制御バスのうちの一方又は両方を含み得る。インターフェース１１４は、任意の好適なプロトコルに従って動作し得る。例えば、インターフェース１１４は、以下のプロトコル、ＰＣＩｅ、不揮発性メモリエクスプレス（ＮＶＭｅ）、ＯｐｅｎＣＡＰＩ、ＧｅｎＺ、キャッシュコヒーレントインターフェースアクセラレータ（ＣＣＩＸ）、オープンチャネルＳＳＤ（ＯＣＳＳＤ）などのうちの１つ又は複数に従って動作することができる。インターフェース１１４（例えば、データバス、制御バス、又はその両方）は、コントローラ１０８に電気的に接続され、この電気的接続は、ホストデバイス１０４とコントローラ１０８との間に電気的接続を提供し、ホストデバイス１０４とコントローラ１０８との間でデータを交換することを可能にする。いくつかの実施例では、インターフェース１１４の電気的接続はまた、データ記憶デバイス１０６がホストデバイス１０４から電力を受け取ることを可能にする場合もある。例えば、図１に例示されるように、電源１１１は、インターフェース１１４を介してホストデバイス１０４から電力を受け取ることができる。

【0019】

ＮＶＭ１１０は、複数のメモリデバイス又はメモリユニットを含み得る。ＮＶＭ１１０は、データを記憶及び／又は取得するように構成され得る。例えば、ＮＶＭ１１０のメモリユニットは、データと、データを記憶するようにメモリユニットに命令するメッセージとをコントローラ１０８から受信し得る。同様に、メモリユニットは、データを取得するようにメモリユニットに命令するメッセージをコントローラ１０８から受信する場合もある。いくつかの実施例では、メモリユニットの各々は、ダイと称され得る。いくつかの例において、ＮＶＭ１１０は、複数のダイ（すなわち、複数のメモリユニット）を含むことができる。いくつかの実施例では、各メモリユニットは、比較的大量のデータ（例えば、１２８ＭＢ、２５６ＭＢ、５１２ＭＢ、１ＧＢ、２ＧＢ、４ＧＢ、８ＧＢ、１６ＧＢ、３２ＧＢ、６４ＧＢ、１２８ＧＢ、２５６ＧＢ、５１２ＧＢ、１ＴＢなど）を記憶するように構成され得る。

【0020】

いくつかの実施例では、各メモリユニットは、フラッシュメモリデバイス、相変化メモリ（ＰＣＭ）デバイス、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ）デバイス、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス、強誘電性ランダムアクセスメモリ（Ｆ－ＲＡＭ）、ホログラフィックメモリデバイス、及び任意の他の種類の不揮発性メモリデバイスなどの、任意の種類の不揮発性メモリデバイスを含み得る。

【0021】

ＮＶＭ１１０は、複数のフラッシュメモリデバイス又はメモリユニットを備え得る。ＮＶＭフラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲベースのフラッシュメモリデバイスを含んでよく、各フラッシュメモリセルのトランジスタの浮遊ゲートに含まれる電荷に基づいてデータを記憶し得る。ＮＶＭフラッシュメモリデバイスでは、フラッシュメモリデバイスは、複数のダイに分割されてもよく、複数のダイの各ダイは複数のブロックを含み、これらは更に複数のページに分割され得る。特定のメモリデバイス内の複数のブロックの各ブロックは、複数のＮＶＭセルを含み得る。ＮＶＭセルの行は、複数のページの各ページを定義するためにワード線を使用して電気的に接続され得る。複数のページの各々におけるそれぞれのセルは、それぞれのビット線に電気的に接続され得る。更に、ＮＶＭフラッシュメモリデバイスは、２Ｄ又は３Ｄデバイスであってもよく、単一レベルセル（ＳＬＣ）、マルチレベルセル（ＭＬＣ）、トリプルレベルセル（ＴＬＣ）、又はクアッドレベルセル（ＱＬＣ）であってもよい。コントローラ１０８は、ページレベルで、ＮＶＭフラッシュメモリデバイスにデータを書き込み、且つＮＶＭフラッシュメモリデバイスからデータを読み取り得、ブロックレベルで、ＮＶＭフラッシュメモリデバイスからデータを消去し得る。

【0022】

電源１１１は、データ記憶デバイス１０６の１つ以上の構成要素に電力を供給することができる。標準モードで動作するとき、電源１１１は、ホストデバイス１０４などの外部デバイスによって提供される電力を使用して、１つ以上の構成要素に電力を提供し得る。例えば、電源１１１は、インターフェース１１４を介してホストデバイス１０４から受け取った電力を使用して、１つ以上の構成要素に電力を提供し得る。いくつかの実施例では、電源１１１は、外部デバイスから電力を受け取ることを停止する場合などのシャットダウンモードで動作するときに、１つ以上の構成要素に電力を供給するように構成された１つ以上の電力貯蔵構成要素を含み得る。このように、電源１１１は、積載電源として機能し得る。１つ以上の電力貯蔵構成要素のいくつかの例としては、コンデンサ、超コンデンサ、バッテリなどが挙げられるが、これらに限定されない。いくつかの実施例では、１つ以上の電力貯蔵構成要素によって貯蔵され得る電力の量は、１つ以上の電力貯蔵構成要素のコスト及び／又はサイズ（例えば、面積／体積）の関数であり得る。換言すれば、１つ以上の電力貯蔵構成要素によって貯蔵される電力の量が増加するにつれて、１つ以上の電力貯蔵構成要素のコスト及び／又はサイズも増加する。

【0023】

揮発性メモリ１１２は、情報を記憶するためにコントローラ１０８によって使用されてもよい。揮発性メモリ１１２は、１つ以上の揮発性メモリデバイスを含み得る。いくつかの実施例では、コントローラ１０８は、揮発性メモリ１１２をキャッシュとして使用し得る。例えば、コントローラ１０８は、キャッシュされた情報がＮＶＭ１１０に書き込まれるまで、揮発性メモリ１１２にキャッシュされた情報を記憶してもよい。図１に例示されるように、揮発性メモリ１１２は、電源１１１から受け取った電力を消費し得る。揮発性メモリ１１２の例としては、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、及び同期ダイナミックＲＡＭ（ＳＤＲＡＭ（例えば、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３、ＤＤＲ３Ｌ、ＬＰＤＤＲ３、ＤＤＲ４、ＬＰＤＤＲ４など））が挙げられるが、これらに限定されない。

【0024】

コントローラ１０８は、データ記憶デバイス１０６の１つ又は複数の動作を管理してもよい。例えば、コントローラ１０８は、ＮＶＭ１１０からのデータの読み取り及び／又はＮＶＭ１１０へのデータの書き込みを管理し得る。いくつかの実施形態では、データ記憶デバイス１０６がホストデバイス１０４から書き込みコマンドを受信すると、コントローラ１０８は、データ記憶コマンドを開始して、データをＮＶＭ１１０に記憶し、データ記憶コマンドの進捗を監視し得る。コントローラ１０８は、記憶システム１００の少なくとも１つの動作特性を判定し、少なくとも１つの動作特性をＮＶＭ１１０に記憶し得る。いくつかの実施形態では、データ記憶デバイス１０６がホストデバイス１０４から書き込みコマンドを受信すると、コントローラ１０８は、データをＮＶＭ１１０に送信する前に、内部メモリ又は書き込みバッファ１１６内の書き込みコマンドに関連付けられたデータを一時的に記憶する。

【0025】

図２は、特定の実施形態によるリンク状態フロー図２００の例証である。記憶システム１００の態様は、例示的な目的のために本明細書の説明において参照されてよい。データ記憶デバイス１０６は、いくつかのリンク状態を含む。例えば、データ記憶デバイス１０６は、以下の５つのリンク状態、すなわち、Ｌ０、Ｌ０ｓ、Ｌ１、Ｌ２、及びＬ３を有することができ、ここで、Ｌ１は、Ｌ１．１サブ状態及びＬ１．２サブ状態を含む。リンク状態の各々は、データ記憶デバイス１０６の別個の動作に関連付けられる。リンク状態Ｌ０、Ｌ０ｓ、及びＬ１は、動作リンク状態と見なされ、第１の電力範囲を利用するが、リンク状態Ｌ２及びＬ３は、第２の電力範囲を利用して非動作リンク状態と見なされ、第１の電力範囲は、第２の電力範囲よりも大きい。

【0026】

動作リンク状態とは、ホストデバイス１０４がデータ記憶デバイス１０６のＮＶＭ１１０と通信する能力を指す。非動作リンク状態は、ホストデバイス１０４とコントローラ１０８との間のリンクのシャットダウン又は切断に起因して、ホストデバイス１０４がデータ記憶デバイス１０６のＮＶＭ１１０と通信できないことを指す。列挙された非動作リンク状態は、限定を意図するものではなく、Ｌ１．１及びＬ１．２リンク状態などの他のリンク状態を含む場合がある。更に、リンク状態フロー図２００に示されるリンク状態の数よりも多い、又はそれより少ないリンク状態が利用可能である場合もあり、より多い又は少ない低電力リンク状態が本明細書で説明される実施形態に適用可能であり得ることが企図される。

【0027】

リンク状態は順次番号付けされ、番号が大きいほど、オフライン回路の数が多くなり、それに対応して出口待ち時間が長くなることに起因して、電力要件が低くなることを表す。更に、各リンク状態は、関連する電力要件及び出口待ち時間を有する。Ｌ０及びＬ０ｓは、最低の出口待ち時間で４．５Ｗを必要とし得る。Ｌ１は、３Ｗなど、Ｌ０よりも少ない電力を必要とする場合があり、Ｌ０の出口待ち時間以上の出口待ち時間を有する場合もある。Ｌ２は、Ｌ１よりも少ない電力を必要とする場合があり、Ｌ１の出口待ち時間以上の出口待ち時間を有する場合もある。Ｌ３は、Ｌ２よりも少ない電力を必要とする場合があり、Ｌ２の出口待ち時間以上の出口待ち時間を有する場合もある。リンク状態及び出口待ち時間の値は、限定することを意図したものではなく、可能な実施形態の一例を提供することを意図したものである。

【0028】

Ｌ０は完全動作状態と呼ばれ、Ｉ／Ｏコマンドがイネーブルされ、デバイスは割り込みを生成することができる。Ｌ０は、リンクが正常に動作しているリンク状態である。割り込みは、システムタイマ又はユーザコマンドによるファームウェア実行の自動転送である。リンク状態Ｌ０ｓ及びＬ１も動作状態である。ただし、Ｌ０ｓ及びＬ１は、Ｌ０よりも低い官能価を有してもよい。例えば、Ｌ０ｓは、Ｌ０と同様の電力要件を有するが、一方向のシリアルリンクのみを可能にする。Ｌ０ｓリンク状態では、データは一方向に転送され得るが、他方向には転送されることはない。したがって、第１のデバイスがリンクを介して第２のデバイスに結合されるとき、第１のデバイスは、第２のデバイスが第２のデバイスの送信機をアイドル状態にすることとは独立して、且つ別個に第１のデバイスの送信機をアイドル状態にすることができる、及び／又はその逆も可能である。

【0029】

しかしながら、Ｌ１は、双方向シリアルリンクを可能にし、電力要件のより大きな低減を可能にするが、Ｌ０及びＬ０ｓのものよりも長い出口待ち時間を有する。Ｌ１リンク状態では、データが転送されていないので、ＰＣＩｅトランシーバロジックの重要な部分がオフにされてもよい。リンク状態Ｌ２及びＬ３は、動作リンク状態の電力要件よりも小さい電力要件を有する非動作リンク状態である。Ｌ２リンク状態とＬ３リンク状態との違いは、Ｌ２リンク状態からまだ補助電力が除去されていないことである。更に、使用されないＮＶＭ１１０のメモリデバイスは、アイドル電力消費を最小値に制限するために、非動作リンク状態Ｌ２及びＬ３に置かれる。

【0030】

Ｉ／Ｏコマンドを発生させるために、ホストデバイス１０４とコントローラ１０８との間のデータバスなどのリンクがウェイクアップされ、Ｌ０リンク状態に置かれる。コントローラ１０８は、ホストデバイス１０４とコントローラ１０８との間のリンクのリンク状態を、状況に応じて、Ｌ０、Ｌ０ｓ、又はＬ１などの動作可能リンク状態から、Ｌ０、Ｌ０ｓ、又はＬ１などの異なる動作可能リンク状態、あるいはＬ２又はＬ３などの非動作可能リンク状態に変更する。しかしながら、リンクがＬ２又はＬ３に置かれるためには、リンクはリンク状態Ｌ２／Ｌ３レディである必要があり、これは電力及び基準クロックの損失に対して構成要素を準備するための擬似状態である。コントローラ１０８は、完全な動作状態が必要とされるときに、全てのリンク状態Ｌ０ｓ、Ｌ１、Ｌ２、Ｌ３をリンク状態Ｌ０に戻すために適切な電力の量を割り当てる。例えば、Ｌ２又はＬ３からＬ０に戻るために、リンクは、Ｌ０に遷移する前に過渡擬似状態ＬＤｎに遷移する。ＬＤｎ状態は、上流構成要素（例えば、ホストデバイス１０４）による基本リセット状態、ホットリセット状態、又はリンク無効化送信状態であり得る。

【0031】

リンク状態Ｌ１は、いくつかの実施形態では、追加のサブ状態Ｌ１．１及びＬ１．２を含み、リンク状態Ｌ１はＬ１．０と呼ばれることがある。Ｌ１サブ状態（Ｌ１ＳＳ）、Ｌ１．１及びＬ１．２は、動作のためにＬ２及びＬ３よりも多くの電力を必要とし得る。しかしながら、Ｌ１ＳＳは、Ｌ１．０状態よりも少ない電力を利用する。Ｌ１ＳＳでは、リンクは動作可能なままであり、Ｌ１．０又はＬ０などのより動作可能な状態に戻るためにより少ない電力しか必要としない。更に、Ｌ１ＳＳは、完全なアクティブリンク状態Ｌ０に戻るために、Ｌ２及び／又はＬ３リンク状態よりも少ない時間しか必要としない。

【0032】

以下に説明するように、ホストデバイスとデータ記憶デバイスとの間のリンクがアクティブでないとき（すなわち、電力状態がＬ１又はより低い状態であるとき）、ＨＭＢコントローラにおける透過的キャッシュ及び管理エンジンは、ＨＭＢのデータへのアクセスを許可する。ＨＭＢコントローラは、ＨＭＢをメモリデバイスにミラーリングする。エンジンは、ＰＣＩｅリンクが制限されているときにＨＭＢ書き込みトランザクションをキャプチャし、リンクがアクティブになった後に書き込みトランザクションを再生する。読み取りトランザクションは、メモリデバイス内の対応する記憶場所にリダイレクトされる。適切な記憶場所には、例えば、ＳＬＣバッファ、任意の不揮発性記憶媒体、又は停電保護媒体が含まれる。

【0033】

図３は、一実施形態による、キャッシュ管理を伴うＨＭＢコントローラの概略図３００である。図３に示すように、ホストメモリ３０２は、ＰＣＩｅインターフェース／フロントエンドコントローラ３０６を介してデータ記憶デバイスによってアクセスされるＨＭＢ３０４を含む。コントローラ３０６は、ＨＭＢコントローラ３０８を含む。ＨＭＢログ３１０は、ＨＭＢコントローラ３０８内に配置される。コントローラ３０６は、フラッシュ管理及びアプリケーションプロセッサ３１２ならびにメモリデバイスインターフェース／バックエンド３１４を通して、メモリデバイス３１６内に配置されるＨＭＢキャッシュ３１８のための任意のデータを送信する。ＨＭＢログ３１０を有するＨＭＢコントローラ３０８は、クライアント環境におけるＨＭＢ使用のいくつかの重要な特徴を利用する。ＨＭＢフットプリントは比較的小さく（例えば、６４ＭＢ以下）、その一方で、Ｌ２Ｐ更新は、Ｌ２Ｐ更新がメモリデバイスに保存される前にＨＭＢに対して行うことができるが、ほとんどのメタデータは最終的にメモリデバイスで終わり、ＨＭＢへの性能依存型アクセスは常に、リンクが完全にアクティブであるときであり、ＨＭＢへのアイドルアクセスは性能依存型ではない。

【0034】

管理エンジン３２２は、ＨＭＢコントローラ３０８内に位置し、ＨＭＢ３０４の最もアクティブな部分をミラーリングするローカルＳＲＡＭキャッシュ３２０を維持する。ＨＭＢアクセスのＨＭＢログ３１０もＳＲＡＭキャッシュ３２０内に維持されるが、最新のものを超えるアクセスは、メモリデバイス又は他の不揮発性媒体内の専用ログ空間に波及する可能性がある。ＰＣＩｅリンクがＬ１以下（Ｌ１．２又はＬ２／Ｌ３レディ）に低減されると、全ての未処理のＨＭＢアクセスがエンジンにリダイレクトされ、ＳＲＡＭキャッシュ３２０又はメモリデバイス３１６のＨＭＢキャッシュ３１８のいずれかから実行される。しかしながら、デバイスファームウェアの観点からは、管理エンジン３２２は透過的であり、ＨＭＢ要求は引き続き作成され、応答される。ＳＲＡＭキャッシュ３２０について説明し例示してきたが、ローカル記憶装置は、ＳＲＡＭキャッシュ３２０に限定されないことを理解されたい。むしろ、ローカル記憶装置は、任意の揮発性又は不揮発性高速記憶媒体であってもよい。

【0035】

したがって、リンクがアクティブでない場合であっても、ＨＭＢコントローラ３０８が、ＨＭＢ３０４内に存在するか、又は存在することが予想されるデータがＨＭＢコントローラ３０８を介して常にアクセス可能であることを保証するので、ＨＭＢが常に利用可能であるという外観は維持される。ＨＭＢ３０４内の全てのエントリは、メモリデバイス３１６、又はより具体的にはＨＭＢキャッシュ３１８内でシャドウされ、任意のデルタは、ＨＭＢログ３１０内で追跡され、ＳＲＡＭキャッシュ３２０内で維持される。ＳＲＡＭキャッシュ３２０について説明し例示してきたが、ローカル記憶装置はＳＲＡＭキャッシュ３２０に限定されないことを理解されたい。むしろ、ローカル記憶装置は、任意の揮発性又は不揮発性高速記憶媒体であってもよい。したがって、任意の読み取り動作は、リンクがアクティブであるときにはＨＭＢ３０４を通過することができ、リンクがアクティブでないときには、ＨＭＢコントローラ３０８からのデルタを用いてメモリデバイス３１６を通過することができる。

【0036】

ＨＭＢコントローラ３０８は、ファームウェア又はハードウェアのいずれであってもよく、ＨＭＢ３０４及びエラー訂正を制御する。ＨＭＢログ３１０は、ＨＭＢ３０４内のあらゆるものをシャドウし、シャドウされた情報をＨＭＢキャッシュ３１８に送信する。ホストデバイスとデータ記憶デバイスとの間のリンクがアクティブである場合、全てのＨＭＢ読み取り／書き込みはＨＭＢ３０４に進み、ＳＲＡＭキャッシュ３２０内に存在するＨＭＢキャッシュ３１８にミラーリングされていない任意のデルタとともにＨＭＢログ３１０内に記録される。最終的に、データは、ＨＭＢキャッシュ３１８にミラーリングされる。ホストデバイスとデータ記憶デバイスとの間のリンクがアクティブでない場合、全てのＨＭＢ読み取り／書き込みは、ＳＲＡＭキャッシュ３２０から取り出された、ＨＭＢログ３１０に記録された任意のデルタとともにＨＭＢキャッシュ３１８に進む。

【0037】

図４Ａ～図４Ｃは、一実施形態によるＨＭＢのキャッシュ管理エンジンのロジックを示すフローチャート４００、４３０、４５０である。図４Ａに示すように、４０２においてＨＭＢ初期化が行われ、４０４においてＬ２Ｐテーブルがメモリデバイス（例えばＮＡＮＤ）からＨＭＢにコピーされる。テーブルのソース位置は、ＨＭＢがオフラインであるときのベースラインとして機能するようにＨＭＢコントローラ内に保持される。他のソースが同様に使用されてもよく、又は専用のＳＬＣバッファがその目的のために指定されてもよい。メモリデバイスソース位置は、４０６において、将来の更新再生のために保持され、修正を追跡するためのＳＲＡＭベースの構造が４０８において初期化される。専用ＳＲＡＭバッファについて説明し例示してきたが、ローカル記憶装置は専用ＳＲＡＭバッファに限定されないことを理解されたい。むしろ、ローカル記憶装置は、任意の揮発性又は不揮発性高速記憶媒体であってもよい。

【0038】

修正のデルタリストは、ＳＲＡＭ内に、及びメモリデバイス（例えば、ＮＡＮＤ）内にも維持される。ＨＭＢとメモリデバイスとは同期しているので、デルタリストは最初は空である。記憶ファームウェアがＨＭＢに増分更新を書き込むと、更新は自動的にＳＲＡＭデルタリストに記録される。デルタは、次いで、ＳＲＡＭリストが最大サイズに達すると、元のソースに戻るように統合されるか、又はメモリデバイス（例えば、ＮＡＮＤ）ベースの場所に波及する場合もある。周期的に、元の位置がＨＭＢと再同期され、デルタリストがリセットされる。残りは、一般に、閾値に達した後に、又はメンテナンス動作を実行する前に行われる。

【0039】

図４Ｂに示されるように、記憶ファームウェアが４３２において、ＨＭＢコントローラにＨＭＢ読み取りコマンドを発行すると、ＨＭＢコントローラは、４３４において、ＰＣＩｅリンクがアクティブであるかどうかをチェックする。リンクがアクティブである場合、このときコマンドは４３６において、ＨＭＢに渡され、４３６において読み取りペイロードがＨＭＢからフェッチされる。しかしながら、リンクが低電力状態にある場合、読み取りコマンドは、メモリデバイス（又はソースコンテンツを保持する任意の他のバッファ）内の元のソースと、最後の統合以降に適用された任意のデルタとの組み合わせを使用することによって解決される。より具体的には、４３８において、ＳＲＡＭ構造がメモリデバイスバージョン又は読み取りペイロードについてチェックされ、必要であれば、４４０において、増分書き込み中に記録されたデルタが適用される。ＳＲＡＭ構造を説明し例示してきたが、ローカル記憶装置ＳＲＡＭ構造に限定されないことを理解されたい。むしろ、ローカル記憶装置は、任意の揮発性又は不揮発性高速記憶媒体であってもよい。リンクが再開されると、全ての段階的なデルタがＨＭＢに再生され、したがって、全ての読み取りにおいて新しい更新を適用する代わりに、新しい読み取りをＨＭＢから直接供給することができる。

【0040】

図４Ｃに示すように、記憶ファームウェアが４５２において、ＨＭＢコントローラにＨＭＢ増分書き込みコマンドを発行すると、ＨＭＢコントローラは４５４において、ＳＲＡＭデルタリストに書き込みコマンドを記録し、２つのチェックを実行する。１つのチェックは、４５８においてリンクがアクティブであるかどうかを調べることである。４５８において、リンクがアクティブである場合、４６４において、ＨＭＢにデータが書き込まれる。リンクがアクティブでない場合、４６２において、ＳＲＡＭキャッシュへの書き込みが行われ、最終的にはメモリデバイス内のＨＭＢキャッシュへの書き込みが行われる。追加のチェックは、４５６において、デルタリストが満杯であるかどうかを判定することである。デルタリストが満杯でない場合、４６２において、ＳＲＡＭキャッシュへの書き込みが行われ、最終的にはメモリデバイス内のＨＭＢキャッシュへの書き込みが行われる。４５６において、デルタリストが満杯である場合、４６０において、デルタがメモリデバイスターゲットに統合される。

【0041】

メモリデバイスＨＭＢキャッシュがまだ更新されていない場合、デルタは必要であり、たとえ統合されたとしても保持されなければならない。更に、ＨＭＢは、メモリデバイス内のＨＭＢキャッシュをデルタによって更新する前に更新されてもよい。更に、リンクがアクティブでないときにＨＭＢへの書き込みが発生した場合、リンク復元時に必要となるＨＭＢへの更新は、ＳＲＡＭ内に保持されるデルタだけである。ＳＲＡＭに記憶されたデルタは、リンクがアクティブになると、ＨＭＢに送信される。デルタが多すぎる場合、デルタはメモリデバイス、特にＨＭＢキャッシュに送信され、後にリンクの復元時にＨＭＢと再同期させることができる。書き込み用の増分キャッシュバッファは、ファームウェアロジックに対して透過的である。

【0042】

図５は、一実施形態によるＨＭＢキャッシュ管理を示すフローチャート５００である。最初に、５０２において、データがＨＭＢに書き込まれる必要があるという判定がなされる。この判定に基づいて、別の判定が行われる。具体的には、５０４において、データ記憶デバイス内に位置するＨＭＢコントローラ内に配置されたＨＭＢログが満杯であるかどうかに関する判定が行われる。ＨＭＢログが満杯である場合、５０８において、ＨＭＢログのデータを統合し、メモリデバイスに送信される必要がある。しかしながら、ＨＭＢログが満杯でない場合、５０６において、ＨＭＢログは、デルタ書き込みが行われることを示すように更新される。デルタ書き込みは、ＨＭＢに既にあるデータを変更するか、又はデルタを生じさせるＨＭＢへの書き込みである。デルタは、ＨＭＢに対する新しいデータ、又はＨＭＢ内に既に存在する更新データとすることができる。いずれにしても、５１０において、ＨＭＢログが更新され、実際のデルタデータがＳＲＡＭに書き込まれる。

【0043】

この時点で、デルタデータ、及びデルタデータのログは、データ記憶デバイス、より詳細にはデータ記憶デバイスのＨＭＢコントローラに存在する。デルタデータはＨＭＢに書き込まれる必要があり、したがって、ＨＭＢコントローラは、５１２において、ＨＭＢとデータ記憶デバイスとの間のリンクがアクティブであるかどうかを判定する。リンクがアクティブでない場合、ＨＭＢコントローラは、リンクが最終的にアクティブになるまで待機する。一方、リンクがアクティブでない間、ＨＭＢへの任意の新しい増分書き込み要求は、５０２で始まるプロセスに従って処理される。

【0044】

５１２において、リンクがアクティブである場合、５１４において、デルタデータがＨＭＢに書き込まれる。５１６において、閾値が満たされた場合、５１８において、データがＨＭＢキャッシュとしてメモリデバイスにミラーリングされ、５２０において、ＨＭＢログが空にされ、５２２において、ＨＭＢキャッシュ及びＨＭＢがこの時点で同一であるため、デルタデータはＳＲＡＭから削除される。閾値は、例えば時間閾値、又は書き込みデルタ書き込みの回数であってもよい。閾値が満たされていない場合、メモリデバイスは更新されず、したがって、ＨＭＢとＨＭＢキャッシュは異なり、その差は、ＨＭＢログに示され、且つＳＲＡＭに含まれるデルタデータである。

【0045】

ＨＭＢ読み取り要求は、ＨＭＢとＨＭＢコントローラとの間のリンクがアクティブであるときに正常に処理される。リンクがアクティブであるとき、データは単にＨＭＢから読み取られる。しかしながら、ＨＭＢは、まだデルタデータで更新されていないと考えられる。したがって、ＨＭＢ読み取りを実行する前に、任意のデルタデータがＨＭＢに書き込まれる。

【0046】

リンクがアクティブでないとき、データは代わりにＨＭＢキャッシュからフェッチされ、デルタデータはＳＲＡＭキャッシュからフェッチされる。そうすることで、ＨＭＢがアクセス可能でなくても、ＨＭＢ読み取り要求が満たされる。ＨＭＢにまだ書き込まれていない増分書き込みであるデルタデータを、実際には読み取ることができる。ＨＭＢキャッシュから取り出されたデータが不完全である（すなわち、デルタデータが失われている）ので、増分書き込み又はＨＭＢの外部に記憶されているデルタデータがない場合、ＨＭＢ読み取り要求は、実行することができないか、又は無効データを返す場合がある。デルタデータが記憶されている状態で、ＨＭＢ要求が実行され、有効なデータを提供することができる。

【0047】

ＨＭＢログを用いてＨＭＢをシャドウイングすることによって、データ記憶デバイスとホストデバイスとの間のリンクがアクティブでないときに、ＨＭＢデータを容易に取り出すことができる。更に、メモリデバイス内のＨＭＢキャッシュへのＨＭＢの最後のコピー以降に発生した任意のデルタがＨＭＢログ内に見いだされる。更に、リンクが非アクティブであった間に発生した任意のデルタは、リンクのアクティブ化時にＨＭＢにコピーすることができる。更に、ハードウェアにおけるＨＭＢキャッシュ管理のより良好な制御は、ＮＶＭｅプロトコルとの完全な整合を可能にし、ＨＭＢを利用するファームウェア論理を複雑にすることなく潜在的なホスト電力を低減する。コントローラにおける特徴の実装形態は、ファームウェアがリンク電力管理と完全に同期されない潜在的なコーナーケースを排除することができる。本明細書で説明する実施形態は、アグレッシブなホスト側電力管理ポリシーが適用される場合、ＨＭＢ管理を改善し、ＨＭＢ対話を簡略化する。

【0048】

一実施形態では、データ記憶デバイスは、メモリデバイスと、メモリデバイスに結合されたコントローラであって、ホストメモリバッファ（ＨＭＢ）とコントローラとの間のリンクがアクティブであるかどうかを判定し、データをキャッシュに書き込み、キャッシュに書き込まれたデータは、ＨＭＢに書き込まれることが意図されたデータであり、デルタデータであり、デルタデータの存在を示すようにＨＭＢログを更新するように構成されているコントローラとを備える。コントローラは、リンクがアクティブになると、デルタデータでＨＭＢを更新するように更に構成されており、コントローラは、メモリデバイス内に配置されたＨＭＢキャッシュにデータを書き込むことによって、ＨＭＢ内のデータをミラーリングするように更に構成されている。判定するステップは、リンクがアクティブでないと判定し、ＨＭＢログを更新すると、ＨＭＢ内のデータは、ＨＭＢキャッシュ内に記憶されたデータとは異なる。ＨＭＢ内のデータは、ＨＭＢキャッシュに記憶されたデータとデルタデータとの組み合わせと同一である。

【0049】

別の実施形態では、データ記憶デバイスは、メモリデバイスと、メモリデバイスに結合されたコントローラであって、ホストメモリバッファ（ＨＭＢ）にデータを書き込むための要求を受信し、書き込みの指示をＨＭＢログに記録し、デルタデータであるデータをキャッシュに書き込み、ＨＭＢからデータを読み取るための読み取り要求を受信し、ＨＭＢ以外の場所から要求されたデータの一部分を取り出し、デルタデータを取り出し、デルタデータ、及び読み取り要求を満たすために要求されたデータの一部分を返すように構成されているコントローラとを備える。コントローラは、コントローラとＨＭＢとの間のリンクがアクティブでないことを判定するように更に構成されている。要求されたデータの一部分及びデルタデータが検索されるとき、リンクはアクティブではない。キャッシュはコントローラ内に配置される。要求されたデータの一部分は、ＨＭＢキャッシュから取り出される。ＨＭＢキャッシュは、メモリデバイス内に配置される。コントローラは、ＨＭＢとコントローラとの間のリンクがアクティブであると判定すると、デルタデータをＨＭＢに書き込むように更に構成されている。コントローラは、読み取り要求を受信する前にデルタデータをＨＭＢに書き込むように構成される。コントローラは、ＨＭＢログが満杯であるかどうかを判定するように構成される。コントローラは、ＨＭＢログからのデータを統合し、統合されたデータをメモリデバイスにフラッシュするように構成される。

【0050】

別の実施形態では、データ記憶デバイスは、メモリ手段と、メモリ手段に結合されたコントローラであって、ホストメモリバッファ（ＨＭＢ）からデータを読み取るための要求及びホストメモリバッファ（ＨＭＢ）にデータを書き込むための要求を受信し、ＨＭＢ以外の場所から要求されたデータを取り出すことによって読み取り要求を処理し、ＨＭＢ以外の場所にデータを書き込むことによって書き込み要求を処理し、データは、ＨＭＢ以外の場所にデータを書き込んだ後にＨＭＢに書き込まれるように構成されているコントローラとを備える。読み取り要求に関連するデータは、ＨＭＢ、メモリ手段、及びＳＲＡＭキャッシュに配置される。コントローラは管理エンジンを更に備え、管理エンジンはＨＭＢログ及びＳＲＡＭキャッシュを備える。ＨＭＢ以外の場所は、コントローラ内に配置されたキャッシュを含む。コントローラは、ＨＭＢ以外の場所へのデータの書き込みを記録するように更に構成されている。コントローラは、ＨＭＢとコントローラとの間のリンクがアクティブであると判定すると、ＨＭＢ以外の場所からＨＭＢにデータをコピーするように更に構成されている。

【0051】

上記は本開示の実施形態を目的とするが、本開示の他の及び更なる実施形態が、その基本的範囲から逸脱することなく考案され得、その範囲は、以下の特許請求の範囲によって決定される。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図5】

【国際調査報告】