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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-12
(54)【発明の名称】能動ビア
(51)【国際特許分類】
H01L 21/768 20060101AFI20240705BHJP
H01L 21/3205 20060101ALI20240705BHJP
H01L 29/786 20060101ALI20240705BHJP
【ＦＩ】
H01L21/90 A
H01L21/88 J
H01L29/78 626A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024502139
(86)(22)【出願日】2022-07-11
(85)【翻訳文提出日】2024-03-12
(86)【国際出願番号】 IB2022056397
(87)【国際公開番号】W WO2023285951
(87)【国際公開日】2023-01-19
(31)【優先権主張番号】63/221,292
(32)【優先日】2021-07-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】524017191
【氏名又は名称】ズィナイト コーポレイション
【氏名又は名称原語表記】Ｚｉｎｉｔｅ Ｃｏｒｐｏｒａｔｉｏｎ
【住所又は居所原語表記】１０５５ Ｗｅｓｔ Ｈａｓｔｉｎｇｓ Ｓｔｒｅｅｔ， Ｓｕｉｔｅ １７００， Ｖａｎｃｏｕｖｅｒ， Ｂｒｉｔｉｓｈ Ｃｏｌｕｍｂｉａ Ｖ６Ｅ ２Ｅ９， Ｃａｎａｄａ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】ダグラス ダブリュー． バーレイジ
(72)【発明者】
【氏名】リン ジェム シュート
【テーマコード（参考）】
5F033
5F110
【Ｆターム（参考）】
5F033JJ11
5F033MM30
5F033VV15
5F033XX23
5F110AA04
5F110AA09
5F110BB20
5F110CC09
5F110DD12
5F110DD13
5F110DD14
5F110EE02
5F110EE03
5F110EE44
5F110FF01
5F110FF02
5F110FF03
5F110FF12
5F110GG01
5F110GG22
5F110GG42
5F110HK02
5F110HK03
5F110HK04
5F110HK33
5F110HM12
(57)【要約】
能動ビアであって、少なくとも１つのビアと、スイッチ素子として機能する少なくとも１つのトランジスタとを含む能動ビアが教示される。得られる能動ビアは、１Ｄチップ、２．５Ｄチップまたは３Ｄチップと共に使用可能であり、これにより、回路素子の制御、ビア間のＥＭＩの低減、ビア密度の増大、チップの電力効率および熱効率の改善、チップ上の電力ネットワーク、データネットワークおよび他のルーティングネットワークの単純化、さらにモジュール性を維持しながらのチップ内のダイまたは層の積層のいっそうの高度化、などが達成される。領域が使用されない場合にチップの１つもしくは複数の領域への電力の供給を除去し、領域が使用される場合に当該領域に電力を供給し、またはチップの領域への入出力を制御する、制御ストラテジシステムを設けることができる。能動ビアは、バックエンドプロセスまたはフロントエンドプロセスによって製造することができる。
【特許請求の範囲】
【請求項1】
チップにおいて使用される能動ビアであって、該能動ビアが、第１の端部および第２の端部を有するビアと、
前記ビアと共に集積されたスイッチ素子と
を備え、前記スイッチ素子がソースコンタクト、ドレインコンタクトおよびゲートコンタクトを有する少なくとも１つのトランジスタを備え、
前記ソースコンタクトは、チップの第１の回路素子との電気コンタクトを形成しており、前記ドレインコンタクトは、チップの第２の回路素子との電気コンタクトを形成しており、前記ゲートコンタクトは、チップの第３の回路素子との電気コンタクトを形成しており、
前記第１の回路素子、前記第２の回路素子および前記第３の回路素子のうちの１つがそれぞれの接続されたコンタクトに電圧を印加して前記少なくとも１つのトランジスタがチャネルを形成した場合に、前記ソースコンタクトと前記ドレインコンタクトとが電気的に接続される、
能動ビア。
【請求項2】
前記少なくとも１つのトランジスタは、垂直方向チャネルを有する薄膜トランジスタである、請求項１記載の能動ビア。
【請求項3】
前記薄膜トランジスタは、半導体層と、前記ソースコンタクトを前記半導体層に電気的に接続するソース－チャネル界面部材とを含み、前記ソース－チャネル界面部材は、前記第１の回路素子、前記第２の回路素子または前記第３の回路素子のうちの１つがそれぞれの接続されたコンタクトに電圧を印加しない場合に前記半導体層に形成された前記チャネルを実質的に最小化するために、相補的に過剰な反対電荷の蓄積を生じさせる、
請求項２記載の能動ビア。
【請求項4】
前記薄膜トランジスタは、半導体層と、前記第１の回路素子、前記第２の回路素子または前記第３の回路素子のうちの１つがそれぞれの接続されたコンタクトに電圧を印加しない場合に前記半導体層に形成された前記チャネルを最小化するソースとを含む、請求項２記載の能動ビア。
【請求項5】
前記能動ビアが少なくとも２つのトランジスタを含む、請求項１記載の能動ビア。
【請求項6】
前記少なくとも２つのトランジスタは、共通のドレインコンフィグレーションで構成されている、請求項５記載の能動ビア。
【請求項7】
前記少なくとも２つのトランジスタは、共通のソースコンフィグレーションで構成されている、請求項５記載の能動ビア。
【請求項8】
前記少なくとも２つのトランジスタは、カスケードコンフィグレーションである、請求項５記載の能動ビア。
【請求項9】
前記ビアは、ローカルビア、グローバルビアまたはシリコン貫通ビアのうちの１つである、請求項１から８までのいずれか１項記載の能動ビア。
【請求項10】
前記少なくとも１つのトランジスタは、バックエンドプロセスで形成される、請求項１から８までのいずれか１項記載の能動ビア。
【請求項11】
前記少なくとも１つのトランジスタは、前記ビアを通過する信号を増幅するためのゲインを有する、請求項１から８までのいずれか１項記載の能動ビア。
【請求項12】
それぞれ少なくとも１つの特定の回路機能を実行することのできる複数の領域から成るチップであって、制御ストラテジ回路と、
対応する各領域に接続され、それぞれ対応する各領域に少なくとも１つの信号を供給するように動作可能な少なくとも１つの能動ビアと
を備え、
ある領域によって実行される回路機能が要求されない場合、前記制御ストラテジ回路が、当該領域に少なくとも１つの信号を供給する少なくとも１つの能動ビアをターンオフし、
ある領域によって実行される回路機能が要求された場合、前記制御ストラテジ回路が、当該領域に少なくとも１つの信号を供給する少なくとも１つの能動ビアをターンオンする、
チップ。
【請求項13】
前記少なくとも１つの信号が各領域への電力の供給を含む、請求項１２記載のチップ。
【請求項14】
前記能動ビアが、ローカルビア、グローバルビアまたはシリコン貫通ビアのうちの１つを含む、請求項１２または１３記載のチップ。
【請求項15】
前記能動ビアはバックエンドプロセスで形成される、請求項１２または１３記載のチップ。
【請求項16】
前記制御ストラテジは入出力管理を含む、請求項１２記載のチップ。
【請求項17】
チップであって、それぞれが１つずつの回路機能を実現している、回路素子の少なくとも第１の領域および第２の領域と、
前記第１の領域と前記第２の領域とを接続する少なくとも１つの能動ビアと、
前記能動ビアの状態をオン状態とオフ状態との間で変更する制御システムと
を備えた、チップ。
【請求項18】
前記第１の領域と前記第２の領域とを静電的に分離するために、前記能動ビアの状態が変更される、請求項１７記載のチップ。
【請求項19】
前記第１の領域は、少なくとも１つの能動ビアがオン状態にあるときに該少なくとも１つの能動ビアから入力信号を受信し、前記信号は、前記少なくとも１つの能動ビアにより、選択されたレベルまで増幅され、
前記チップがさらに、前記第１の領域に隣接する第２の領域と第２の能動ビアとを含み、
前記第２の領域は、前記第２の能動ビアがオン状態にあるときに該第２の能動ビアから入力信号を受信し、
前記信号は、前記第２の能動ビアにより、選択されたレベルまで増幅され、
前記第１の領域および前記第２の領域のそれぞれの回路素子は、前記第２の領域で受信される、前記第１の領域からの入力信号のいずれのクロストークも前記選択されたレベルを下回るものとなるよう、前記選択されたレベルを下回る入力信号に応答しない、
請求項１７記載のチップ。
【発明の詳細な説明】
【技術分野】
【0001】
優先権
本出願は、２０２１年７月１３日付にて出願された米国仮特許出願第６３／２２１２９２号明細書の条約優先権の利益を主張するものであり、その全体を参照により本明細書に援用するものとする。
本出願は、２０２１年７月１３日付にて出願された米国仮特許出願第６３／２２１２９２号明細書の条約優先権の利益を主張するものであり、その全体を参照により本明細書に援用するものとする。
【0002】
本発明は、半導体集積回路に関する。より具体的には、本発明は、半導体集積回路およびチップにおいて使用される能動ビアに関する。
【0003】
背景技術
半導体産業は、半導体集積回路の能力を増大させ、相応に半導体集積回路の複雑性およびサイズを増大させながらその有用性および機能性を高めるために、多大な労力を費やしている。例えば、Ａｐｐｌｅ社によって設計された最近のＭ１ Ｍａｘ集積回路は、５７億個超のトランジスタを有し、さらに複数のプロセッサコアとグラフィックス処理ユニットなどの専用プロセッサとを含んでいる。
半導体産業は、半導体集積回路の能力を増大させ、相応に半導体集積回路の複雑性およびサイズを増大させながらその有用性および機能性を高めるために、多大な労力を費やしている。例えば、Ａｐｐｌｅ社によって設計された最近のＭ１ Ｍａｘ集積回路は、５７億個超のトランジスタを有し、さらに複数のプロセッサコアとグラフィックス処理ユニットなどの専用プロセッサとを含んでいる。
【0004】
こうした集積回路（一般に「チップ」と称されている）のサイズおよび複雑性のために、「チップ」内の部品は多くの場合に相互接続部（典型的には「ビア」と称されている）を使用して電気的にリンクされている。ローカル相互接続部は、ローカル回路内（例えば集積回路が形成されているダイ内の層間）の接続を提供し、グローバル相互接続部は、異なるダイ（すなわち、異なるウェハ上に製造されたまたは異なる企業によって製造されたダイもしくは回路など）間の接続を可能にする。
【0005】
特に、シリコン貫通ビア（“ＴＳＶ”）は、このビアが適用されない限り離散的である２つ以上の回路を垂直方向で接続して単一のパッケージとすることによって、２．５Ｄ集積回路もしくは３Ｄ集積回路（“３ＤＩＣ”）などの集積回路の製造を可能にする。
【0006】
従来のビアは、ローカルのものおよびグローバルなものの双方が受動回路素子である。このようなビアでは、従来のビアによって接続されている回路素子全体にわたる唯一の制御がビアに固有の特性（サイズ、抵抗率など）を選択することにあり、こうした制御は外力（例えば、電圧バイアス、電流バイアスなど）を印加することによってさらに変更することができない。
【0007】
しかし、チップ設計がより複雑になるにつれて、チップの様々な部分の制御および管理はより困難となり、要求される管理回路は、ＲＡＭ、メモリコントローラ、電力ネットワークなど、“Ｕｎｃｏｒｅ”部品と称されることの多い部品を含む。チップの複雑性が増すにつれて、相応にＵｎｃｏｒｅ部品の複雑性およびサイズの増大も生じる。
【0008】
さらに、１つのチップ内で使用できる従来のビアの数には限界がある。具体的には、２つ以上のビアを近接して配置することにより、電磁干渉（“ＥＭＩ”）の問題、例えば従来の２つ以上のビア間でのクロストークが生じる可能性がある。
【0009】
チップの複雑性が増すにつれて、各ビアが相互に接近するため、ＥＭＩの確率、例えば従来のビア間のクロストークの確率も増大する。具体的には、Ｕｎｃｏｒｅ部品に必要な面積を低減しようと試みることで、電気的に接続されたビア（チップ内の階層間の誘導結合）または擬似電気的に接続されたビア（誘導結合と物理的接続との組み合わせによる）が生じる可能性がある。
【0010】
ＥＭＩを低減する試みにおいて、幾つかのケースでは、ビアのサイズを変更することができ、または従来のビア（例えば同軸ビア）を構築するために、より多くのプロセス層をチップに追加することができる。追加される絶縁層は、電磁結合を低減し、したがって従来のビア間のクロストークを低減することが意図されているが、このような変更には、付加的な製造コストおよび／または設計上の妥協が付随する。
【0011】
同様に、従来のビアを製造するためのプロセスステップはビアの周囲に「キープアウトゾーン」（ＫｏＺ）を必要とし、このためさらにコア部品に利用可能な面積が低減されてしまう。幾つかのケースでは、ビアの直径の２倍の大きさのＫｏＺが必要となる。これは、従来のビアが典型的にかなり高い温度で行われるプロセスステップを必要とし、このような温度が隣接部品の特性を大きく変化させ、このために回路素子に障害が生じうるからである。例えば、このような影響を受ける可能性のある隣接部品の特性には、信号がビアを通過する際のタイミングずれが含まれる。
【0012】
従来のビアは、データ、電源または他の機能のいずれに関連するかにかかわらず、チップ内の回路素子間の信号の移動に重要な役割を果たしているが、これに関連する課題および欠点は依然として残っている。
【0013】
従来のビアのさらなる制限は、チップの電力消費に関している。特に、チップ全体（例えばシステムオンチップ“ＳｏＣ”またはシステムインパッケージ“ＳｉＰ”および同様の変形例）の電力消費を低減するため、所与の機能に使用されないチップ領域の電力の引き出しを低減するために、典型的には「ダークシリコン」管理または入出力管理などの「制御ストラテジ」が実現されている。
【0014】
また、従来のビアは、チップ内の領域間、セクション間、階層間の静電保護または信号抑制を提供しない。
【0015】
制御ストラテジの様々な実現形態は、設定周波数信号における特定の電圧（ダイナミックな電圧スケーリングまたはＤＶＳ技術）または設定電圧信号における特定の周波数（ダイナミックな周波数スケーリングまたはＤＦＳ技術）または電圧－周波数信号の固有の組み合わせ（ダイナミックな電圧－周波数スケーリングまたはＤＶＦＳ技術）を管理回路からＴＳＶなどの従来のビアを通してチップの１つもしくは複数の領域へと送信し、当該チップを「アイドルモード」とし、これによりその電力の引き出しを低減するという共通のアプローチを有する。各領域の機能が必要となった場合には、同じメカニズムを介して、チップの１つもしくは複数の領域をアイドルモードから除外するために、管理回路から信号が送信される。
【0016】
しかし、このような制御ストラテジによってチップの電力要求を幾らかは低減できるものの、つねにアイドルモードにあるチップの領域は、たとえ低減されたレベルであっても依然として電力を引き出している。
【0017】
したがって、これらの問題の少なくとも一部を低減できるまたは回避できる能動的なビアが設けられることが望ましい。
【0018】
発明の概要
本発明の目的は、先行技術の欠点のうちの少なくとも１つを回避するまたは低減する新規の能動ビアを提供することである。
本発明の目的は、先行技術の欠点のうちの少なくとも１つを回避するまたは低減する新規の能動ビアを提供することである。
【0019】
本発明の第１の態様によれば、チップにおいて使用される能動ビアであって、第１の端部および第２の端部を有するビアと、ビアと共に集積されたスイッチ素子とを備え、スイッチ素子は、ソースコンタクト、ドレインコンタクトおよびゲートコンタクトを有する少なくとも１つのトランジスタを備え、ソースコンタクトはチップの第１の回路素子との電気コンタクトを形成しており、ドレインコンタクトはチップの第２の回路素子との電気コンタクトを形成しており、ゲートコンタクトはチップの第３の回路素子との電気コンタクトを形成しており、第１の回路素子、第２の回路素子および第３の回路素子のうちの１つがそれぞれの接続されたコンタクトに電圧を印加して少なくとも１つのトランジスタがチャネルを形成した場合に、ソースコンタクトとドレインコンタクトとが電気的に接続される、能動ビアが提供される。
【0020】
好ましくは、少なくとも１つのトランジスタは薄膜トランジスタである。また、好ましくは、薄膜トランジスタは垂直方向チャネルを有する。また好ましくは、ビアは、ローカルビアまたはグローバルビアであってよい。また好ましくは、能動ビアは回路素子として機能する。
【0021】
本発明の別の態様によれば、それぞれ少なくとも１つの特定の回路機能を実行することのできる複数の領域から成るチップであって、制御ストラテジ回路と、対応する各領域に接続されており、それぞれ対応する各領域に少なくとも１つの信号を供給するように動作可能な少なくとも１つの能動ビアとを備え、ある領域によって実行される回路機能が要求されない場合、制御ストラテジ回路が、当該領域に少なくとも１つの信号を供給する少なくとも１つの能動ビアをターンオフし、ある領域によって実行される回路機能が要求された場合、制御ストラテジ回路が、当該領域に少なくとも１つの信号を供給する少なくとも１つの能動ビアをターンオンする、チップが提供される。
【0022】
好ましくは、少なくとも１つの信号は、それぞれの領域への電力の供給を含む。また好ましくは、能動ビアは、バックエンドプロセスで形成される。
【0023】
本発明の別の態様によれば、チップであって、それぞれ１つずつの回路機能を実現している、回路素子の少なくとも第１の領域および第２の領域と、第１の領域と第２の領域とを接続する少なくとも１つの能動ビアと、能動ビアの状態をオン状態とオフ状態との間で変更する制御システムとを備えた、チップが提供される。
【0024】
本発明は、１つもしくは複数のビアと薄膜トランジスタスイッチ素子とを含む新規な能動ビアを提供する。当該能動ビアは、１Ｄチップ、２．５Ｄチップおよび／または３Ｄチップにおいて使用可能であり、これにより、回路素子の制御、ビア間のＥＭＩ、例えば隣接するＴＳＶ間のＥＭＩの低減もしくは除去、ビア密度の増大、半導体回路の電力効率および熱効率の改善、チップの電力ネットワーク、データネットワークおよび他のルーティングネットワークの簡素化、さらに、モジュール性を維持しながらのダイもしくは層の積層のいっそうの高度化、などが達成される。また、本発明の薄膜トランジスタを用いることにより、本発明の能動ビアは、バックエンドプロセスまたはフロントエンドプロセスで作製することができる。
【0025】
以下に、単なる例示としてであるが、本発明の好適な実施形態を添付の図面を参照して説明する。
【図面の簡単な説明】
【0026】
【0027】
発明の詳細な説明
当業者に理解されるように、多くの半導体デバイスが、一連のステップにおいて、すなわち、材料の実質的に平坦な層を形成するステップ、ならびに所望の半導体デバイスを得るために、これらの層の一部を続いて除去し、処理しかつ／または後続の層と置換するステップにおいて製造される。したがって、本明細書において使用される場合、「水平方向」および「垂直方向」なる語は、これらの層の平面に関して使用され、水平方向は層の平面に対してほぼ平行な方向を指し、垂直方向は層の平面に対してほぼ垂直な方向を指す。同様に、「上へ」、「下へ」、「～の上に」、「～の下に」などの語も、これらの平坦な層に関して使用される。特に、本明細書で使用されるように、トランジスタ内に形成されるチャネルに関しての「垂直方向」なる語は、層の平面に対して実質的に平行でないチャネルの全ての配向状態を含むことが意図されている。
当業者に理解されるように、多くの半導体デバイスが、一連のステップにおいて、すなわち、材料の実質的に平坦な層を形成するステップ、ならびに所望の半導体デバイスを得るために、これらの層の一部を続いて除去し、処理しかつ／または後続の層と置換するステップにおいて製造される。したがって、本明細書において使用される場合、「水平方向」および「垂直方向」なる語は、これらの層の平面に関して使用され、水平方向は層の平面に対してほぼ平行な方向を指し、垂直方向は層の平面に対してほぼ垂直な方向を指す。同様に、「上へ」、「下へ」、「～の上に」、「～の下に」などの語も、これらの平坦な層に関して使用される。特に、本明細書で使用されるように、トランジスタ内に形成されるチャネルに関しての「垂直方向」なる語は、層の平面に対して実質的に平行でないチャネルの全ての配向状態を含むことが意図されている。
【0028】
さらに、当業者には明らかであるように、本明細書に記載する半導体デバイスの層および／またはフィーチャの製造につき、本明細書ではこれらの層および／またはフィーチャを「形成する」と称するが、当業者には明らかであるように、「形成する」とは、これらに適した適用可能な全ての半導体製造技術、すなわち、以下に限定されるものではないが、堆積（化学、原子層、物理蒸着など）、スパッタリング、ＰＥＣＶＤ（プラズマエンハンスト化学蒸着）、注入およびアニーリング、酸化などを含むことが意図されている。
【0029】
また、本明細書で使用される「チップ」なる用語は広義に使用されており、１Ｄデバイス（従来の平坦な半導体ダイ）、２．５Ｄデバイス（後続のプロセスステップで接合される別個の回路ダイまたはチップ）および３Ｄデバイス（複数の半導体回路が同じダイの頂部に相互に上下に「積層」されている）の全てを含むことが意図されている。
【0030】
本発明の一実施形態による能動ビアは、全体として図１に参照符号２０で示されている。能動ビア２０は、信号を通過させるオン状態と信号を通過させないオフ状態との間で切り替え可能である。好ましい本態様では、能動ビア２０は、以下でより詳細に説明するように、ＢＥＯＬ互換プロセスによって形成される。
【0031】
能動ビア２０は、ローカルビア、グローバルビアまたはシリコン貫通ビアなどのビア２２と、スイッチ２４、この例では詳細に後述する薄膜ＦＥＴトランジスタ（“ＴＦＴ”）とを含み、この薄膜ＦＥＴトランジスタは、信号源３２に接続されたソース端子２８と信号送信先４０に接続されたドレイン端子３６とゲート端子４４とを含み、スイッチ２４ひいてはビア２０をターンオンまたはターンオフするために使用される。図１に示されている例では、スイッチ２４は単一のトランジスタとして示されているが、本発明はこれに限定されておらず、所望に応じてさらに後述するように、共通のドレイン、共通のソース、カスケードおよび所望されるその他のコンフィグレーションで組み合わされた２つ以上のトランジスタを備えることもできる。
【0032】
当業者には明らかであるように、スイッチ２４のゲート端子４４に電圧が印加されると、能動ビア２０がオン状態となり、信号源３２から信号送信先４０への信号の通過が可能となる。ゲート端子４４に印加される電圧が存在しない場合、能動ビア２０はオフ状態となり、信号源３２から信号送信先４０への信号の通過が不可能となる。能動ビア２０によって制御される信号は、信号送信先４０に供給される電力、データ信号などを含むことができる。
【0033】
能動ビア２０は、使用されていないときにはターンオフ可能であり、したがって当該素子の領域、セクションまたは階層をターンオンまたはターンオフすることにより、（Ｕｎｃｏｒｅ部品を含む）回路素子を制御することができる。当該能動ビアは、多くの利点のなかで、例えば、ビア密度の増大、半導体回路の電力および熱効率の改善、半導体回路での電力ネットワーク、データネットワークおよびその他のルーティングネットワークの単純化、ならびにモジュール性を維持しながらのダイまたは層の積層のいっそうの高度化を提供する。
【0034】
さらに、能動ビア２０の使用は、ＥＭＩ問題、例えば複数のビア間のクロストークおよび絶縁の問題を大幅に低減するかまたは除去するという利点を提供することができる。同様に、能動ビア２０を使用することで、ＫｏＺのサイズを低減することができる。能動ビア２０の別の利点は、改善された熱安定性および能動ビア２０でのまたはその周囲での回路動作の改善された予測性を含みうる。
【0035】
おそらくはさらにいっそう重要なことに、能動ビア２０の使用は、能動ビアがオフであるとき、または能動ビアのチップの１つもしくは複数の特定の領域への電力のゲーティングがオフであるときに、使用されていないチップ領域の電力消費を最小化することによって、チップの電力消費を大幅に低減するという利点を提供することができる。
【0036】
さらに、高いスタンドオフ電圧特性で構築された能動ビアは、特に、ある領域が例えばＴＳＶのようなビアを介してより高い電圧で動作する分離された隣接領域よりもさらに敏感である場合に、パッケージングされたチップの領域間の静電保護を提供することができる。
【0037】
図２には、本発明の一態様によるスイッチ２４として使用可能なＴＦＴ１００の一般的な構造が示されている。ＴＦＴ１００は、垂直方向チャネル（すなわち、ＴＦＴ１００がオンであるときの半導体層を通る導電性領域）を特徴としているので、ここでは能動ビア２０と共に使用されることが好ましいが、本発明はこれのみに限定されず、当業者に想到される任意の適切なトランジスタを使用することができる。
【0038】
ＴＦＴ１００は、ゲート１０４、ソース１０８およびドレイン１１２を含む。ゲート１０４はゲートコンタクト１１６およびゲート電極１２０を含み、ソース１０８はソースコンタクト１２４およびソース電極１２８を含み、ドレイン１１２はドレインコンタクト１３２およびドレイン電極１３６を含む。ＴＦＴ１００はまた、ＴＦＴ１００のゲート１０４近傍の誘電体層１４０を含み、基板１４８（これは任意の適切な基板であってよく、ビアを含む層間誘電体層を含みうる層間誘電体層を含む）の上方および第２の絶縁層１５２の上方に形成される第１の絶縁層１４４を含む。ＴＦＴ１００はさらに、半導体層１５６および必要に応じてソース－チャネル界面部材１６０を含む。所望に応じて、ＴＦＴ１００は、図示のゲートチューニング層１６４を含むこともできる。
【0039】
ＴＦＴ１００では、ドレイン、ソース、ゲートのコンタクトおよび電極は同一の材料で形成されていてもよいし、所望に応じて材料が別々に選択されていてもよい。例えば、ソースコンタクト１２４は、所望の仕事関数のために選択された材料から形成することができ、一方、ソース電極１２８は、他の回路部品、例えばメタライゼーション層などへの接続のためにいっそう良好に適した材料から選択することができる。
【0040】
半導体層１５６は、好ましくは４００℃未満の温度で形成できるように選択された半導体材料である。適切な材料の例としては、以下に限定されるものではないが、亜鉛酸化物、スズ酸化物、インジウムガリウム酸化物、ガリウム酸化物、ゲルマニウム酸化物などが挙げられる。
【0041】
従来の薄膜トランジスタとは異なり、ＴＦＴ１００は、ソースコンタクト１２４と半導体層１５６との間に形成されかつソースコンタクト１２４と半導体層１５６とを電気的に接続するソース－チャネル界面部材１６０を含みうる。ソース－チャネル界面部材１６０は、電荷担体輸送バリアとして機能するように選択された材料から形成され、ＴＦＴ１００がオフ状態にある場合には、半導体層１５６を通る電流は実質的に流れない。
【0042】
ソース－チャネル界面部材１６０は、半導体、誘導圧電双極子、制御可能なトンネルバリアまたは外部印加電界によって注入電流を変調するその他の機構であってよい。ソース－チャネル界面部材１６０を形成する方法は特に限定されない。例えば、ソース－チャネル界面部材１６０をゲルマニウム元素から形成することができ、または半導体層１５６の関連部分において反対極性ドーパントを使用することによって形成することができる。他の場合には、ソース－チャネル界面部材１６０は、酸化物もしくは硫化物、または周期律表の第ＶＩ（Ａ）族に相当する他の元素、またはカルコゲン、例えば酸素、硫黄、セレン、テルル、ルテニウムもしくはポロニウムから成る。
【0043】
ソース－チャネル界面部材１６０は、ソースコンタクト１２４を形成する材料の触媒成長によって形成することもできる。他のケースでは、ソース－チャネル界面部材１６０は、原子層堆積、スパッタリング物理蒸着または化学蒸着などの堆積技術によって、ｐ型金属酸化物またはｎ型半導体などの反対極性ドーパントを堆積させることによって形成することができる。
【0044】
誘電体層１４０は、ゲートコンタクト１１６を半導体層１５６から分離する。誘電体層１４０は、ゲートコンタクト１１６への電子流を阻止し、電荷担体が高濃度の電子を有するソースコンタクト１２４とドレインコンタクト１３２との間にチャネルを形成することを可能にする。誘電体層１４０は、例えば、ハフニウム酸化物（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、二酸化ケイ素（ＳｉＯ２）、ケイ素窒化物（Ｓｉ３Ｎ４）、または当業者に想到される他の適切な材料などの材料から成っていてよい。
【0045】
ＴＦＴ１００は、選択的なゲートチューニング層１６４を有することもできる。ゲートチューニング層１６４は、当業者には明らかであるように、所望に応じてゲートコンタクト１１６の有効バリア高さおよび／または仕事関数を調整するために使用される金属の原子層でありうる。
【0046】
ＴＦＴ１００において、典型的には、ゲート電極１２０、ソース電極１２８およびドレイン電極１３６のそれぞれは、銅またはアルミニウムなどの高導電率を有する金属から形成されており、これらの金属は、対応する電極を、ＴＦＴ１００が形成される集積回路の残部の適切な素子に電気的に接続するために使用される。
【0047】
ＴＦＴ１００はまた、基板１４８（この基板自体が層間誘電層であってもよい）上方に形成された絶縁層１４４も有する。基板１４８は、トランジスタおよび集積回路などの部品およびデバイスを構築するための基礎として機能し、絶縁層１４４は、ソースコンタクト１２４からの誘電性分離を行う誘電性分離基板１４８である。絶縁層１４４の例は、二酸化ケイ素（ＳｉＯ２）、ケイ素窒化物（Ｓｉ３Ｎ４）、アルミニウム酸化物（Ａｌ２Ｏ３）などの材料を含んでいてよい。
【0048】
上述したように、ソース－チャネル界面部材１６０は、過剰な反対電荷の蓄積部の作製、または少なくともソースコンタクト１２４に隣接する半導体層１５６の領域においてチャネルを空乏化するように機能するバリアの形成に用いられる。本発明の実施形態により製造されたＴＦＴ、例えばＴＦＴ１００では、ゲートコンタクト１１６からゲート誘電体層１４０、半導体層１５６およびソース－チャネル界面部材１６０を介してソースコンタクト１２４にいたるまでの距離は、ゲートコンタクト１１６に印加される電圧によって誘導される電界がソース－チャネル界面部材１６０によって導入される相補的に過剰な電荷の蓄積部の阻止電位を低下させてＴＦＴ、例えばＴＦＴ１００をオン状態へ移行させるように選択される。このようなゲート電圧の印加がない場合、阻止電位によってＴＦＴがオフ状態となる。
【0049】
ＴＦＴ１００は、厚さおよび／または長さの範囲内に様々な素子が形成された状態で製造することができる。当業者には明らかであるように、第１の制限要因は、ゲート１０４に印加される最小閾値電圧がソース－チャネル界面部材１６０によって誘導される半導体層１５６内への電荷担体の流れに対するバリアを有効に低減するのに役立つよう、ゲートコンタクト１１６がソースコンタクト１２４に十分に電気的に近接していなければならないことである。十分な電界が誘導されないと、ＴＦＴ１００を「ターンオン」する能力が低下する。これは、ＭＯＳＦＥＴについての周知の基準（典型的にはＡｄａ（η）係数と称される）などにきわめて類似している。
【0050】
ＴＦＴ１００の製造方法の一例として、ソース形成、ドレイン形成およびゲート形成はスパッタリングおよびパターニングによって達成可能であり、半導体層形成は原子層堆積によって達成可能であり、誘電体または絶縁体の形成は原子層堆積によって達成可能であり、ソース－チャネル界面部材の形成は、ソースコンタクトの酸化（材料が酸化可能な金属である場合）によって、または変性ドープされた単原子半導体層、例えばゲルマニウムまたはケイ素などの層のスパッタリングによって達成可能である。
【0051】
ＴＦＴ１００は、本発明の態様によるＴＦＴの一実施形態に過ぎず、ＴＦＴ１００の頂部のゲート１０４およびドレイン１１２が示されているが、当業者には、本発明の態様によるＴＦＴがソースアンドゲートオントップおよびドレインオンボトムなどを含む様々な配向またはコンフィグレーションで作製できることが明らかであろう。
【0052】
図３には、本発明の一態様による、所望に応じてＢＥＯＬ互換プロセスを使用して製造可能な能動ビア２００が示されている。図では、図２と同様の構成要素が同様の参照番号で示されている。また、図示を明確にするために、第１の絶縁層１４４および第２の絶縁層１５２は図から省略されている。
【0053】
能動ビア２００は、使用されていないときはターンオフすることができ、したがって、こうした素子の領域、セクションまたは階層をターンオンするまたはターンオフすることにより、（Ｕｎｃｏｒｅ部品を含む）回路素子を制御することができる。能動ビア２００の使用は、多くの利点のなかでモジュール性を維持しながら、ビアの密度の増大、チップの電力および熱効率の改善、電力ネットワーク、データネットワークおよびチップ上のその他のルーティングネットワークの単純化、ダイもしくは層の積層のいっそうの高度化、などの様々な利点を提供することができる。能動ビア２００の使用はさらに、ＥＭＩの問題、例えば複数のビア間のクロストークおよび絶縁の問題を大幅に低減するまたは除去するという利点を提供することもできる。さらに、能動ビア２００を使用することにより、ＫｏＺのサイズを低減させることができ、熱安定性を改善することができ、能動ビアでのまたはその周囲での回路動作の予測性を改善することができる。
【0054】
能動ビア２００、または能動ビア２００の複数のインスタンスを含む回路は、２つの「チップ」の回路素子間またはチップ内の領域間に接続されることが意図されており、図３に示されている実施形態では、能動ビア２００のＴＦＴ１００のソース１０８は、信号Ｓを受信するために直接にまたは金属相互接続部を介して第１のチップ（図示せず）に接続されており、ＴＦＴ１００のドレインは、２つのビア、この例ではＴＳＶ２１２，ＴＳＶ２１６を使用して第２のチップ２０８に接続されている。ＴＳＶ２１２はＴＦＴ１００の第１のドレイン電極１３６ａに接続されており、ＴＳＶ２１６はＴＦＴ１００の第２のドレイン電極１３６ｂに接続されている。ＴＳＶ２１２およびＴＳＶ２１６は、銅などのビア金属から成っている。
【0055】
能動ビア２００を制御するために、ゲート電極１２０は、ワイヤ２２０によって制御機構、例えばＵｎｃｏｒｅ制御回路２０４に接続されている。能動ビア２００をターンオンすることが所望された場合、制御回路２０４は、ワイヤ２２０を介してゲート電圧Ｖｇをゲート電極１２０に印加して、第１のチップからソース１０８、ソース－チャネル界面部材１６０、ｎ型半導体層１５６、ドレイン１１２およびＴＳＶ２１２およびＴＳＶ２１６を介してチップ２０８へ、信号“Ｓ”を通過させることができる。逆に、能動ビア２００をターンオフすることが所望された場合、制御回路２０４は、ゲート電極１２０からゲート電圧Ｖｇを除去してＴＦＴ１００をターンオフすることにより、信号Ｓの転送を阻止する。上述したように、信号Ｓを、第２のチップ２０８の関連領域にエネルギを供給する電源とすることができ、または第２のチップ２０８の領域のために意図されたデータまたは制御信号とすることができる。
【0056】
図４には、本発明の別の態様による、能動ビア３００の別の実施形態の斜視図が示されており、ここでも理解しやすくするために絶縁層が省略されている。能動ビア３００は、第１のチップ（図示せず）をデュアルスイッチネットワーク内の第２のチップ３０８のそれぞれの領域に接続している。
【0057】
能動ビア３００は、第１のビア、例えばＴＳＶ３１２、第２のビア、例えばＴＳＶ３１６、および第３のビア、例えばＴＳＶ３２０を含む。能動ビア３００は、相互に隣接して配置されておりかつドレイン電極１３６ｂを共有する２つのＴＦＴ、例えば２つの上記のＴＦＴ１００を含む。本実施例に示されているように、ＴＳＶ３１２は第１のＴＦＴのドレイン電極１３６ａに接続されており、ＴＳＶ３２０は第２のＴＦＴのドレイン電極１３６ｂに接続されている。ドレイン電極１３６ｂはＴＳＶ３１６にも接続されており、ＴＳＶ３１２、ＴＳＶ３１６およびＴＳＶ３２０は銅などの適切なビア金属から形成されている。ＴＦＴのゲート電極１２０は、金属相互接続部３２４によって制御回路３０４に接続されており、各ＴＦＴのソース１０８は、金属相互接続部３２８によって信号Ｓを受信するように接合され、接続されている。
【0058】
当業者には明らかであるように、制御回路３０４は、各ゲート電極１２０にＶｇ１および／またはＶｇ２を印加することによって、ＴＦＴを個別に制御することができる。制御回路３０４がゲート電圧Ｖｇ１を供給すると、信号ＳがＴＳＶ３１２およびＴＳＶ３１６を介してチップ３０８の各領域へ送信される。例えば、制御回路３０４がゲート電圧Ｖｇ２を供給すると、信号Ｓは、ＴＳＶ３１６およびＴＳＶ３２０を介してチップ３０８のそれぞれの領域へ送信されることになる。制御回路３０４が双方のゲート電圧を供給すると、信号ＳはＴＳＶ３１２、ＴＳＶ３１６およびＴＳＶ３２０の３つ全てを介してチップ３０８のそれぞれの領域へ送信されることになる。制御回路チップ３０４がいずれのゲート電圧も供給しない場合、信号Ｓはチップ３０８のそれぞれの領域へは送信されない。
【0059】
ここまでで明らかであるように、信号Ｓが実際にはチップ３０８のそれぞれの領域への電源である場合、制御回路３０４は、チップ３０８の電力消費量および対応する熱効果をきわめて有効に制御することができる。
【0060】
能動ビア３００は、所望に応じて、より大きなネットワークのビアを形成するために繰り返すことができ、このような配置の例は、図５の断面図および図６の上面図に示されている。図５では、ＴＦＴ１００などの３つのビアが相互に隣接して配置されており、これらの間に絶縁体３４０が配置されており、各ドレイン電極が金属４００によって相互接続されている。図６には、図５と同様の配置の上面図が示されており、この図では、対応するビアを貫通して延在するゲート電極１２０とドレイン電極１３６とが示されている。
【0061】
図７には、本発明の一態様による、特に底部にドレイン１１２が存在しかつＴＦＴの頂部にソース（１０８ａ，１０８ｂ）およびゲート１２０が存在するＴＦＴのコンフィグレーションを使用した、異なるコンフィグレーションのＴＦＴを用いた能動ビア４００が示されている。能動ビア４００は、複数のシリコン貫通ビア４１２を使用して第１の電子チップ４０４を第２の電子チップ４０８へ接続している。図示の実施形態では、ソースコンタクト１０８ａおよびソースコンタクト１０８ｂは金属相互接続部４１６を介して電子チップ４０４に接続されており、ドレイン電極１３６はＴＳＶ４１２を介して電子チップに接続されている。ゲート電極１２０は、金属相互接続部４２０によって電子チップ４０４に接続されている。図８には、能動ビア４００の断面図が示されている。
【0062】
本発明の一態様による、チップ内に能動ビア、例えば図３の能動ビア２００を形成する方法は、ビアがチップ内に形成された後に開始される。ソース１０８がビアの底部に形成され、ソース－チャネル界面部材１６０（存在する場合）がソース１０８の頂部に形成される。
【0063】
例えば、ソース１０８は、銅、タングステン、または当業者に想到される垂直方向トランジスタの作製に使用可能な任意の他の材料から形成可能であり、特に、ソース１０８の材料は、ソース－チャネル界面部材１６０と組み合わせて、能動ビアの動作中に蓄積層への電子注入の所望の効果を提供するために、仕事関数に基づいて選択される。ソース－チャネル界面部材１６０はまた、様々な方式で形成することができ、一実施形態では、原子層堆積技術を使用して堆積される。
【0064】
次に、半導体層１５６が、ソース－チャネル界面部材１６０の上方に形成される。半導体層１５６は様々な方式で形成することができるが、一実施形態では原子層堆積技術を使用して堆積される。
【0065】
次に、半導体層１５６の一部がパターニングされてボイドが形成され、このボイド内にゲート誘電体１４０が形成される。誘電体層１４０の材料の選択は特に限定されず、誘電体層１４０は、当業者には明らかであるように、高い誘電率を有する任意の適切な材料であってよい。
【0066】
次に、誘電体層１４０の一部がパターニングされてボイドが形成され、このボイド内にゲート１１６が形成される。次に、半導体層１５６に接触するようにドレインコンタクト１３２が形成され、ゲート１１６の頂部にゲート電極１２０が形成される。
【0067】
当該例では、最後に、ドレイン電極１３６ａおよびドレイン電極１３６ｂが、ビア２１２およびビア２１６に対してアライメントされた状態で、ドレインコンタクト１３２上に形成される。
【0068】
図９には、本発明の態様による能動ビアの性能を表すグラフが示されている。プロット５００は、能動ビアがターンオフされたとき、絶縁およびクロストーク抑制のゲインが約５０ｄＢとなることを示している。対照的に、プロット５０４は、従来技術の受動ビアが提供する絶縁およびクロストークに対するゲインが０ｄＢであることを示している。能動ビアの絶縁およびクロストーク抑制特性は、能動ビアネットワークがオフであるときの回路の電力効率および熱性能を向上させる傾向がある。プロット５０８は、能動ビアがターンオンされたときの信号スループットゲインが低周波数レベルで約１０ｄＢとなることに対し、受動ビアが提供するゲインは０ｄＢのゲインであることを示している。
【0069】
したがって、本発明の能動ビアは、隣接する回路間のクロストークを抑制する手段としても使用することができ、これにより、チップ上の回路の配置を著しく高密度化することができる。例えば、２つの隣接する回路（または回路素子）を、それぞれの入力感度が、信号を供給する能動ビアによって入力信号が（およそ１０ｄＢ程度）増幅された場合にのみ得られるレベルの入力を要求するように設計することができる。したがって、第１の回路が入力信号を増幅する能動ビアを介してこの入力信号を受信している場合、第１の回路に隣接する第２の回路で受信されるいずれのクロストークも第２の回路の入力感度レベルを下回ることとなり、第２の回路は当該クロストークの影響を受けない。
【0070】
ここまでで明らかであるように、本発明の能動ビアは、従来のビアと比較して多くの利点および／または付加的な特徴を提供する。例えば能動ビアを使用して、１つもしくは複数の能動ビアによって制御されるべき領域への給電をイネーブルすることによって、チップの領域への静電保護を提供することができ、一方、当該領域のためのデータまたは当該領域からのデータを１つもしくは複数の他の能動ビアによって制御することができる。
【0071】
同様に、本発明の能動ビアにおけるスイッチ２０として使用されるトランジスタは、図９に示されているようにゲインを提供することができ、よって、能動ビアを介して提供される信号を所望に応じて増幅することができる。
【0072】
上記の例では、能動ビアは、ゲートへの電圧印加によってオン状態とオフ状態との間で切り替えられる。しかし、当業者には明らかであるように、能動ビアにおける１つもしくは複数のトランジスタは、様々な他の配置、例えば共通ドレイン、共通ソース、カスケードまたは他のコンフィグレーションなどで動作するように構成可能であり、これにより、例えば、当業者には明らかであるように、代わりにソースまたはドレインに状態変更電圧を印加することによって能動ビアの状態を変更することができる。
【0073】
さらに、本発明の能動ビアは実際に能動動作するため、それ自体のおよびその内部の回路素子として個別にまたは一緒にネットワーク化されて、チップ内の所望の付加的な機能を可能にする「ミニ回路」を有効に形成するように、これらを機能させることができる。
【0074】
当業者には明らかであるように、本発明の能動ビアは従来のビアを上回る多くの利点を提供し、特に、能動ビアがオフのとき、なお相当量の電力を消費するアイドルモードとするのではなく、１つもしくは複数のチップの領域を実質的にパワーオフにすることによって、大幅な省電力（および対応する熱効率の増大または冷却要件の低減）を達成するために使用することができる。チップの複雑性および回路密度は増大し続けているので、チップの領域をターンオフできるこうした能力の重要性もますます高まるものと考えられる。
【0075】
さらに、本発明の能動ビアは、能動素子であるため、回路素子自体として、個別にまたは一緒にネットワーク化されて、チップ上の回路を形成することができる。本発明の能動ビアがバックエンドプロセスで製造される場合、バックエンドプロセス中に、能動ビア都と共に構築された回路素子をチップに追加することが可能となり、チップ設計者にとってのフレキシビリティが向上する。
【0076】
本発明は、１つもしくは複数のビアとトランジスタスイッチ素子とを含む新規な能動ビアを提供する。１Ｄチップ、２．５Ｄチップおよび／または３Ｄチップ上で能動ビアが使用されて回路素子が制御されることで、ＴＳＶを含むビア間のＥＭＩの低減もしくは除去、ビア密度の増大、半導体回路のパワーおよび熱効率の改善、チップ上の電力ネットワーク、データネットワークおよび他のルーティングネットワークの単純化、さらに、モジュール性を維持しながらのダイまたは層の積層のいっそうの高度化、などが達成される。さらに、本発明の能動ビアは、本発明の薄膜トランジスタを用いることにより、バックエンドプロセスまたはフロントエンドプロセスで作製することができる。
【0077】
本発明の上述した実施形態は本発明の例であることが意図されており、当業者であれば、添付の特許請求の範囲によってのみ定義される本発明の範囲から逸脱することなく、変更および修正を行えるはずである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【国際調査報告】