特表 2024-526000 表示基板及びその製作方法、表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-17

(54)【発明の名称】表示基板及びその製作方法、表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240709BHJP

   G09F 9/00 20060101ALI20240709BHJP

   G09G 3/20 20060101ALI20240709BHJP

   G09G 3/3233 20160101ALI20240709BHJP

   H05B 33/14 20060101ALI20240709BHJP

   H10K 59/80 20230101ALI20240709BHJP

   H10K 59/131 20230101ALI20240709BHJP

   H01L 29/786 20060101ALI20240709BHJP

   H01L 21/336 20060101ALI20240709BHJP

   G02F 1/1368 20060101ALI20240709BHJP

【ＦＩ】

G09F9/30 338

G09F9/30 365

G09F9/00 346A

G09F9/00 338

G09G3/20 624B

G09G3/3233

G09G3/20 611H

H05B33/14 Z

H10K59/80

H10K59/131

H01L29/78 618B

H01L29/78 627A

H01L29/78 612Z

G02F1/1368

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023526599

(86)(22)【出願日】2021-11-04

(85)【翻訳文提出日】2023-05-01

(86)【国際出願番号】 CN2021128672

(87)【国際公開番号】W WO2022247150

(87)【国際公開日】2022-12-01

(31)【優先権主張番号】202110564793.X

(32)【優先日】2021-05-24

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100070024

【弁理士】

【氏名又は名称】松永 宣行

(74)【代理人】

【識別番号】100195257

【弁理士】

【氏名又は名称】大渕 一志

(72)【発明者】

【氏名】王 利忠

(72)【発明者】

【氏名】寧 策

(72)【発明者】

【氏名】邸 雲萍

(72)【発明者】

【氏名】童 彬彬

(72)【発明者】

【氏名】徐 成福

(72)【発明者】

【氏名】薛 大鵬

(72)【発明者】

【氏名】董 水浪

(72)【発明者】

【氏名】姚 念▲キ▼

【テーマコード（参考）】

2H192

3K107

5C080

5C094

5C380

5F110

5G435

【Ｆターム（参考）】

2H192AA24

2H192CB02

2H192CB12

2H192CB37

3K107AA01

3K107AA06

3K107BB01

3K107CC35

3K107CC36

3K107DD39

3K107EE04

3K107FF15

3K107HH05

5C080AA06

5C080AA07

5C080AA10

5C080DD06

5C080DD26

5C080JJ03

5C080JJ04

5C080JJ06

5C080JJ07

5C080KK02

5C080KK07

5C080KK43

5C094AA05

5C094AA15

5C094AA53

5C094BA03

5C094BA27

5C094BA43

5C094CA19

5C094DA09

5C094DA13

5C094DB01

5C094DB04

5C094FA01

5C094FA02

5C094FB01

5C094FB02

5C094FB14

5C094FB15

5C094GB10

5C094HA08

5C094JA08

5C380AA01

5C380AA03

5C380AB06

5C380AB19

5C380AB23

5C380AC07

5C380AC08

5C380AC11

5C380AC12

5C380BA01

5C380BA06

5C380BA10

5C380BA11

5C380BA17

5C380BA38

5C380BA39

5C380CC07

5C380CC26

5C380CC33

5C380CC39

5C380CC42

5C380CC65

5C380CC77

5C380CD017

5C380DA47

5F110AA09

5F110BB01

5F110BB11

5F110CC01

5F110DD01

5F110DD02

5F110DD13

5F110DD14

5F110DD17

5F110EE02

5F110EE04

5F110EE06

5F110FF02

5F110GG01

5F110GG02

5F110GG13

5F110GG25

5F110GG58

5F110HL01

5F110NN03

5F110NN04

5F110NN23

5F110NN24

5F110NN27

5F110NN36

5F110NN71

5F110NN73

5F110NN78

5F110PP03

5F110QQ19

5G435AA18

5G435BB05

5G435BB12

5G435CC09

5G435EE38

5G435HH20

5G435KK05

5G435LL04

5G435LL07

5G435LL08

(57)【要約】

表示基板及びその製作方法、表示装置は、表示技術の分野に関する。本願は、酸化物半導体をアクティブ層の材料として用いた第一トランジスタ群が、ポリシリコンをアクティブ層の材料として用いた第二トランジスタ群におけるベースから離れた側に設けられるとともに、第一トランジスタ群内の各トランジスタのベース上での正投影によって囲まれた領域と、第二トランジスタ群内の各トランジスタのベース上での正投影によって囲まれた領域とに重なり合い領域があるようにすることで、異なる層に位置する第一トランジスタ群及び第二トランジスタ群の製作中に、それに含まれる各トランジスタの性能が安定することを保証しながら、駆動回路によって占用される面積を減少させて、表示装置の額縁幅を低減するか、又は表示装置の解像度を向上させることができる。

【特許請求の範囲】

【請求項1】

表示基板であって、
ベースと、
前記ベース上に設けられた複数の駆動回路と
を含み、
各々の前記駆動回路は、
第一トランジスタ群と、
第二トランジスタ群と
を含み、
前記第一トランジスタ群は、前記第二トランジスタ群における前記ベースから離れた側に位置し、
前記第一トランジスタ群及び前記第二トランジスタ群は何れも、少なくとも１つのトランジスタを含み、前記第一トランジスタ群内の各トランジスタのアクティブ層の材料は、何れも酸化物半導体であり、前記第二トランジスタ群内の各トランジスタのアクティブ層の材料は、何れもポリシリコンであり、
前記第一トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域と、前記第二トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域とには、重なり合い領域がある、表示基板。

【請求項2】

前記第一トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域は、前記第二トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域内に位置する、請求項１に記載の表示基板。

【請求項3】

前記第一トランジスタ群は、１つの第一トランジスタ及び１つの第二トランジスタを含み、前記第二トランジスタ群は、１つの第三トランジスタを含み、且つ前記第三トランジスタは、前記駆動回路内の前記第一トランジスタ及び前記第二トランジスタ以外の何れか１つのトランジスタであり、
前記駆動回路は、蓄積容量を更に含み、前記第一トランジスタの第二極及び前記第二トランジスタの第二極は、何れも前記蓄積容量の第一端に接続されている、請求項１又は２に記載の表示基板。

【請求項4】

前記第三トランジスタのゲートも、前記蓄積容量の第一端に接続されており、
前記第一トランジスタのゲート及び／又は前記第二トランジスタのゲートの前記ベース上での正投影は、前記第三トランジスタのゲートの前記ベース上での正投影内に位置する、請求項３に記載の表示基板。

【請求項5】

前記第一トランジスタと前記第二トランジスタとは、同じ層に設けられ、且つ前記第一トランジスタ及び前記第二トランジスタは、何れも第一バッファ層を介して前記第三トランジスタから離間されている、請求項３に記載の表示基板。

【請求項6】

前記第二トランジスタは、前記第一トランジスタにおける前記第三トランジスタから離れた側に位置し、
前記第一トランジスタと前記第三トランジスタとの間に第二バッファ層が設けられ、前記第一トランジスタと前記第二トランジスタとの間に第三バッファ層が設けられている、請求項３に記載の表示基板。

【請求項7】

前記第一トランジスタは、前記第二トランジスタにおける前記第三トランジスタから離れた側に位置し、
前記第二トランジスタと前記第三トランジスタとの間に第四バッファ層が設けられ、前記第二トランジスタと前記第一トランジスタとの間に第五バッファ層が設けられている、請求項３に記載の表示基板。

【請求項8】

前記第一トランジスタ群と前記第二トランジスタ群との間には、前記第二トランジスタ群内の各トランジスタを覆う平坦層が設けられている、請求項１に記載の表示基板。

【請求項9】

前記平坦層の材料は、有機シロキサンであり、前記平坦層の厚さは、０．５μｍ～２μｍである、請求項８に記載の表示基板。

【請求項10】

前記駆動回路は、前記表示基板の表示エリア内に設けられ且つ発光素子を駆動して発光させるための画素駆動回路であり、
前記第一トランジスタは、第一リセットトランジスタであり、前記第二トランジスタは、補償トランジスタであり、前記第三トランジスタは、駆動トランジスタであり、
前記第一リセットトランジスタのゲートは、第一リセット信号線に接続され、前記第一リセットトランジスタの第一極は、初期化信号線に接続され、前記第一リセットトランジスタの第二極は、前記蓄積容量の第一端に接続されており、
前記補償トランジスタのゲートは、第一ゲート線に接続され、前記補償トランジスタの第一極は、前記駆動トランジスタの第二極に接続され、前記補償トランジスタの第二極は、前記蓄積容量の第一端に接続されており、
前記駆動トランジスタのゲートは、前記蓄積容量の第一端に接続されている、請求項３に記載の表示基板。

【請求項11】

前記第二トランジスタ群は、データ書込トランジスタ、第一発光制御トランジスタ、第二発光制御トランジスタ及び第二リセットトランジスタを更に含み、
前記データ書込トランジスタのゲートは、第二ゲート線に接続され、前記データ書込トランジスタの第一極は、データ線に接続され、前記データ書込トランジスタの第二極は、前記駆動トランジスタの第一極に接続されており、
前記第一発光制御トランジスタのゲートは、発光制御信号線に接続され、前記第一発光制御トランジスタの第一極は、第一電源信号線に接続され、前記第一発光制御トランジスタの第二極は、前記駆動トランジスタの第一極に接続されており、
前記第二発光制御トランジスタのゲートは、前記発光制御信号線に接続され、前記第二発光制御トランジスタの第一極は、前記駆動トランジスタの第二極に接続され、前記第二発光制御トランジスタの第二極は、前記発光素子の第一極に接続されており、
前記第二リセットトランジスタのゲートは、前記第二ゲート線に接続され、前記第二リセットトランジスタの第一極は、前記初期化信号線に接続され、前記第二リセットトランジスタの第二極は、発光素子の第一極に接続されており、
前記蓄積容量の第二端は、前記第一電源信号線に接続されている、請求項１０に記載の表示基板。

【請求項12】

前記駆動トランジスタ、前記データ書込トランジスタ、前記第一発光制御トランジスタ、前記第二発光制御トランジスタ及び前記第二リセットトランジスタは、何れも同じ層に設けられている、請求項１１に記載の表示基板。

【請求項13】

前記駆動回路は、前記表示基板の非表示エリア内に設けられたＧＯＡ回路であり、
前記第一トランジスタは、第三リセットトランジスタであり、前記第二トランジスタは、入力トランジスタであり、前記第三トランジスタは、出力トランジスタであり、
前記第三リセットトランジスタのゲートは、第二リセット信号線に接続され、前記第三リセットトランジスタの第一極は、第二電源信号線に接続され、前記第三リセットトランジスタの第二極は、前記蓄積容量の第一端に接続されており、
前記入力トランジスタのゲート及び第一極は、何れも入力信号線に接続され、前記入力トランジスタの第二極は、前記蓄積容量の第一端に接続されており、
前記出力トランジスタのゲートも、前記蓄積容量の第一端に接続され、前記出力トランジスタの第一極は、クロック信号線に接続され、前記出力トランジスタの第二極は、出力信号線に接続されており、
前記蓄積容量の第二端は、前記出力信号線にも接続されている、請求項３に記載の表示基板。

【請求項14】

前記第二トランジスタ群は、第四リセットトランジスタを更に含み、
前記第四リセットトランジスタのゲートは、前記第二リセット信号線に接続され、前記第四リセットトランジスタの第一極は、前記第二電源信号線に接続され、前記第四リセットトランジスタの第二極は、前記出力信号線に接続されている、請求項１３に記載の表示基板。

【請求項15】

前記出力トランジスタと前記第四リセットトランジスタとは、同じ層に設けられている、請求項１４に記載の表示基板。

【請求項16】

表示基板の製作方法であって、
ベースを用意することと、
前記ベース上に、各々の駆動回路に対応する第二トランジスタ群をそれぞれ形成することと、
各々の前記第二トランジスタ群における前記ベースから離れた側に、第一トランジスタ群を形成することと
を含み、
前記第一トランジスタ群及び前記第二トランジスタ群は何れも、少なくとも１つのトランジスタを含み、前記第一トランジスタ群内の各トランジスタのアクティブ層の材料は、何れも酸化物半導体であり、前記第二トランジスタ群内の各トランジスタのアクティブ層の材料は、何れもポリシリコンであり、
前記第一トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域と、前記第二トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域とには、重なり合い領域がある、表示基板の製作方法。

【請求項17】

前記ベース上に、各々の駆動回路に対応する第二トランジスタ群をそれぞれ形成することの後に、
前記第二トランジスタ群内の各トランジスタを覆う平坦層を形成することを更に含む、請求項１６に記載の方法。

【請求項18】

請求項１～１５の何れか一項に記載の表示基板を含む、表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２１年０５月２４日に中国特許庁に出願され、出願番号が２０２１１０５６４７９３．Ｘ、出願名称が「表示基板及びその製作方法、表示装置」である中国特許出願の優先権を主張し、その内容の全てが、参照により本願に組み込まれる。
本願は、表示技術の分野に関し、特に、表示基板及びその製作方法、表示装置に関する。

【背景技術】

【0002】

表示技術の継続的な発展に伴い、人々からは、表示装置の額縁幅や解像度等に対してより高い要件が求められ、表示装置も、徐々に狭額縁や高解像度等に向かって発展している。

【0003】

しかし、現在の表示装置では、駆動回路内のトランジスタの数は多いため、表示装置の額縁が広くなるか、又は解像度が低くなっている。

【発明の概要】

【0004】

本願のいくつかの実施例では、次のような技術案が提供されている。

【0005】

第一局面は、表示基板であって、ベースと、前記ベース上に設けられた複数の駆動回路とを含み、各々の前記駆動回路は、第一トランジスタ群及び第二トランジスタ群を含み、前記第一トランジスタ群は、前記第二トランジスタ群における前記ベースから離れた側に位置し、
前記第一トランジスタ群及び前記第二トランジスタ群は何れも、少なくとも１つのトランジスタを含み、前記第一トランジスタ群内の各トランジスタのアクティブ層の材料は、何れも酸化物半導体であり、前記第二トランジスタ群内の各トランジスタのアクティブ層の材料は、何れもポリシリコンであり、
前記第一トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域と、前記第二トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域とには、重なり合い領域がある、表示基板を提供している。

【0006】

選択的に、前記第一トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域は、前記第二トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域内に位置する。

【0007】

選択的に、前記第一トランジスタ群は、１つの第一トランジスタ及び１つの第二トランジスタを含み、前記第二トランジスタ群は、１つの第三トランジスタを含み、且つ前記第三トランジスタは、前記駆動回路内の前記第一トランジスタ及び前記第二トランジスタ以外の何れか１つのトランジスタであり、
前記駆動回路は、蓄積容量を更に含み、前記第一トランジスタの第二極及び前記第二トランジスタの第二極は、何れも前記蓄積容量の第一端に接続されている。

【0008】

選択的に、前記第三トランジスタのゲートも、前記蓄積容量の第一端に接続されており、
前記第一トランジスタのゲート及び／又は前記第二トランジスタのゲートの前記ベース上での正投影は、前記第三トランジスタのゲートの前記ベース上での正投影内に位置する。

【0009】

選択的に、前記第一トランジスタと前記第二トランジスタとは、同じ層に設けられ、且つ前記第一トランジスタ及び前記第二トランジスタは、何れも第一バッファ層を介して前記第三トランジスタから離間されている。

【0010】

選択的に、前記第二トランジスタは、前記第一トランジスタにおける前記第三トランジスタから離れた側に位置し、
前記第一トランジスタと前記第三トランジスタとの間に第二バッファ層が設けられ、前記第一トランジスタと前記第二トランジスタとの間に第三バッファ層が設けられている。

【0011】

選択的に、前記第一トランジスタは、前記第二トランジスタにおける前記第三トランジスタから離れた側に位置し、
前記第二トランジスタと前記第三トランジスタとの間に第四バッファ層が設けられ、前記第二トランジスタと前記第一トランジスタとの間に第五バッファ層が設けられている。

【0012】

選択的に、前記第一トランジスタ群と前記第二トランジスタ群との間には、前記第二トランジスタ群内の各トランジスタを覆う平坦層が設けられている。

【0013】

選択的に、前記平坦層の材料は、有機シロキサンであり、前記平坦層の厚さは、０．５μｍ～２μｍである。

【0014】

選択的に、前記駆動回路は、前記表示基板の表示エリア内に設けられ且つ発光素子を駆動して発光させるための画素駆動回路であり、
前記第一トランジスタは、第一リセットトランジスタであり、前記第二トランジスタは、補償トランジスタであり、前記第三トランジスタは、駆動トランジスタであり、
前記第一リセットトランジスタのゲートは、第一リセット信号線に接続され、前記第一リセットトランジスタの第一極は、初期化信号線に接続され、前記第一リセットトランジスタの第二極は、前記蓄積容量の第一端に接続されており、
前記補償トランジスタのゲートは、第一ゲート線に接続され、前記補償トランジスタの第一極は、前記駆動トランジスタの第二極に接続され、前記補償トランジスタの第二極は、前記蓄積容量の第一端に接続されており、
前記駆動トランジスタのゲートは、前記蓄積容量の第一端に接続されている。

【0015】

選択的に、前記第二トランジスタ群は、データ書込トランジスタ、第一発光制御トランジスタ、第二発光制御トランジスタ及び第二リセットトランジスタを更に含み、
前記データ書込トランジスタのゲートは、第二ゲート線に接続され、前記データ書込トランジスタの第一極は、データ線に接続され、前記データ書込トランジスタの第二極は、前記駆動トランジスタの第一極に接続されており、
前記第一発光制御トランジスタのゲートは、発光制御信号線に接続され、前記第一発光制御トランジスタの第一極は、第一電源信号線に接続され、前記第一発光制御トランジスタの第二極は、前記駆動トランジスタの第一極に接続されており、
前記第二発光制御トランジスタのゲートは、前記発光制御信号線に接続され、前記第二発光制御トランジスタの第一極は、前記駆動トランジスタの第二極に接続され、前記第二発光制御トランジスタの第二極は、前記発光素子の第一極に接続されており、
前記第二リセットトランジスタのゲートは、前記第二ゲート線に接続され、前記第二リセットトランジスタの第一極は、前記初期化信号線に接続され、前記第二リセットトランジスタの第二極は、発光素子の第一極に接続されており、
前記蓄積容量の第二端は、前記第一電源信号線に接続されている。

【0016】

選択的に、前記駆動トランジスタ、前記データ書込トランジスタ、前記第一発光制御トランジスタ、前記第二発光制御トランジスタ及び前記第二リセットトランジスタは、何れも同じ層に設けられている。

【0017】

選択的に、前記駆動回路は、前記表示基板の非表示エリア内に設けられたＧＯＡ回路であり、
前記第一トランジスタは、第三リセットトランジスタであり、前記第二トランジスタは、入力トランジスタであり、前記第三トランジスタは、出力トランジスタであり、
前記第三リセットトランジスタのゲートは、第二リセット信号線に接続され、前記第三リセットトランジスタの第一極は、第二電源信号線に接続され、前記第三リセットトランジスタの第二極は、前記蓄積容量の第一端に接続されており、
前記入力トランジスタのゲート及び第一極は、何れも入力信号線に接続され、前記入力トランジスタの第二極は、前記蓄積容量の第一端に接続されており、
前記出力トランジスタのゲートも、前記蓄積容量の第一端に接続され、前記出力トランジスタの第一極は、クロック信号線に接続され、前記出力トランジスタの第二極は、出力信号線に接続されており、
前記蓄積容量の第二端は、前記出力信号線にも接続されている。

【0018】

選択的に、前記第二トランジスタ群は、第四リセットトランジスタを更に含み、
前記第四リセットトランジスタのゲートは、前記第二リセット信号線に接続され、前記第四リセットトランジスタの第一極は、前記第二電源信号線に接続され、前記第四リセットトランジスタの第二極は、前記出力信号線に接続されている。

【0019】

選択的に、前記出力トランジスタと前記第四リセットトランジスタとは、同じ層に設けられている。

【0020】

第二局面は、表示基板の製作方法であって、
ベースを用意することと、
前記ベース上に、各々の駆動回路に対応する第二トランジスタ群をそれぞれ形成することと、
各々の前記第二トランジスタ群における前記ベースから離れた側に、第一トランジスタ群を形成することと
を含み、
前記第一トランジスタ群及び前記第二トランジスタ群は何れも、少なくとも１つのトランジスタを含み、前記第一トランジスタ群内の各トランジスタのアクティブ層の材料は、何れも酸化物半導体であり、前記第二トランジスタ群内の各トランジスタのアクティブ層の材料は、何れもポリシリコンであり、
前記第一トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域と、前記第二トランジスタ群内の各トランジスタの前記ベース上での正投影によって囲まれた領域とには、重なり合い領域がある、表示基板の製作方法を提供している。

【0021】

選択的に、前記ベース上に、各々の駆動回路に対応する第二トランジスタ群をそれぞれ形成することの後に、
前記第二トランジスタ群内の各トランジスタを覆う平坦層を形成することを更に含む。

【0022】

第三局面は、上記の表示基板を含む、表示装置を提供している。

【0023】

上記説明は、本願の技術案の概要に過ぎず、本願の技術的手段をより明確に理解して明細書の内容に従って実施可能にするとともに、本願の上記及び他の目的、特徴及び利点をより明白で分かり易くすることができるように、以下、本願の具体的な実施形態を挙げる。

【発明の効果】

【0024】

本願の実施例又は従来技術における技術案をより明確に説明するために、以下、実施例又は従来技術の説明に必要な図面を簡単に紹介するが、明らかなことに、以下で説明される図面は、本願のいくつかの実施例であり、当業者にとっては、創造的な労働を払わずに、これらの図面に基づいて他の図面を得ることができる。

【図面の簡単な説明】

【0025】

【図1】本願の実施例に係る表示基板の構造模式図を示したものである。

【図2】本願の実施例における駆動回路が画素駆動回路とされた模式図を示したものである。

【図3】本願の実施例における駆動回路がＧＯＡ回路とされた模式図を示したものである。

【図4】本願の実施例における第一トランジスタ、第二トランジスタ及び第三トランジスタのゲート投影関係の模式図を示したものである。

【図5】図２に示す画素駆動回路に対応する動作タイムチャートを示したものである。

【図6】図３に示すＧＯＡ回路に対応する動作タイムチャートを示したものである。

【図7】本願の実施例に係る表示基板の製作方法のフローチャートを示したものである。

【発明を実施するための形態】

【0026】

本願の上記目的、特徴及び利点をより明白で分かり易くすることができるように、以下、図面及び具体的な実施形態と併せて、本願を更に詳しく説明する。

【0027】

図１を参照して、同図は、本願の実施例に係る表示基板の構造模式図を示したものであり、図２は、本願の実施例における駆動回路が画素駆動回路とされた模式図を示したものであり、図３は、本願の実施例における駆動回路がＧＯＡ回路とされた模式図を示したものである。

【0028】

本願の実施例は、表示基板であって、ベース１０と、ベース１０上に設けられた複数の駆動回路とを含み、各々の駆動回路は、第一トランジスタ群２０及び第二トランジスタ群３０を含み、第一トランジスタ群２０は、第二トランジスタ群３０におけるベース１０から離れた側に位置し、第一トランジスタ群２０及び第二トランジスタ群３０は何れも、少なくとも１つのトランジスタを含み、第一トランジスタ群２０内の各トランジスタのアクティブ層の材料は、何れも酸化物半導体であり、第二トランジスタ群３０内の各トランジスタのアクティブ層の材料は、何れもポリシリコンであり、第一トランジスタ群２０内の各トランジスタのベース１０上での正投影によって囲まれた領域と、第二トランジスタ群３０内の各トランジスタのベース１０上での正投影によって囲まれた領域とには、重なり合い領域がある、表示基板を開示している。

【0029】

実際の製品において、ベース１０は、例えばガラスベース等の剛性ベースであってもよいし、ベース１０は、例えばＰＩ（Ｐｏｌｙｉｍｉｄｅ、ポリイミド）ベース等のフレキシブルベースであってもよい。

【0030】

ベース１０の一方側には、複数の駆動回路が設けられている。当該駆動回路は、表示基板の表示エリア内に位置し、且つ発光素子を駆動して発光させるための画素駆動回路であってもよい。そうなると、表示エリア内の各サブ画素領域の何れにも、画素駆動回路が１つ設けられており、画素駆動回路により、それに接続された発光素子が発光するように制御されることで、画面の表示が実現され、例えば、ＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）表示装置において、当該画素駆動回路により、ＯＬＥＤ発光素子が発光するように制御される。当該駆動回路は、表示基板の非表示エリア内に位置し、該当する信号を表示エリア内の信号線に供給するためのＧＯＡ（ＧａｔｅＤｒｉｖｅｒ ｏｎ Ａｒｒａｙ、アレイ基板行駆動）回路であってもよく、例えば、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、液晶ディスプレイ）表示装置において、ＧＯＡ回路は、表示エリア内に設けられた１行のゲート線にゲート信号を供給して、当該行のゲート線に接続されている薄膜トランジスタのオン及びオフを制御するためのものとなる。

【0031】

駆動回路が、表示エリアに設けられた画素駆動回路にせよ、非表示エリアに設けられたＧＯＡ回路にせよ、各々の駆動回路内の各トランジスタは、アクティブ層の異なる材料に応じて、第一トランジスタ群２０と第二トランジスタ群３０とに区分される。具体的に、駆動回路内のトランジスタについては、酸化物半導体をアクティブ層の材料として用いたものが、第一トランジスタ群２０に区分され、ポリシリコンをアクティブ層の材料として用いたものが、第二トランジスタ群３０に区分される。

【0032】

第一トランジスタ群２０内の各トランジスタのアクティブ層の材料は、酸化物半導体であり、当該酸化物半導体は、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、インジウムガリウム亜鉛酸化物）であってもよく、その中のインジウム、ガリウム、亜鉛の原子モル比は、１：１：１であるが、勿論、ＩＧＺＯ内のインジウム、ガリウム、亜鉛の原子モル比は、他の比例関係であってもよく、又は、当該酸化物半導体は、例えばＩＴＧＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ、インジウムガリウムスズ酸化物）等の他の材料であってもよい。

【0033】

そして、第一トランジスタ群２０は、第二トランジスタ群３０におけるベース１０から離れた側に設けられ、即ち、ベース１０上に第二トランジスタ群３０が設けられてから、第二トランジスタ群３０におけるベース１０から離れた側に第一トランジスタ群２０が設けられ、第一トランジスタ群２０内の各トランジスタと、第二トランジスタ群３０内の各トランジスタとは、同じ層に設けられるのではなく、ベース１０上に積層して設けられており、第一トランジスタ群２０及び第二トランジスタ群３０は何れも、少なくとも１つのトランジスタを含む。

【0034】

また、第一トランジスタ群２０内の各トランジスタのベース１０上での正投影によって囲まれた領域と、第二トランジスタ群３０内の各トランジスタのベース１０上での正投影によって囲まれた領域とに重なり合い領域があることで、各々の駆動回路のベース１０上での正投影面積が減少される。即ち、各々の駆動回路によって占用される面積が減少される。当該駆動回路がＧＯＡ回路である場合、もし各々の駆動回路によって占用される面積が減少されると、同じ数の駆動回路であれば、それらによって占用される額縁幅が減少され、つまり、表示装置の額縁幅を減少可能となる一方で、当該駆動回路が画素駆動回路である場合、もし各々の駆動回路によって占用される面積が減少されると、同じ面積であれば、より多くの画素駆動回路を設けることが可能となり、つまり、同じ面積内に設けられるサブ画素の数が多くなるため、表示装置の解像度を向上可能となる。

【0035】

説明すべきなのは、本願の実施例は、駆動回路内の各トランジスタの性能が安定することを保証するために、酸化物半導体をアクティブ層の材料として用いた第一トランジスタ群２０を、ポリシリコンをアクティブ層の材料として用いた第二トランジスタ群３０におけるベース１０から離れた側に設ける必要がある。

【0036】

第二トランジスタ群３０内の各トランジスタのアクティブ層の製作の際、先ず、アモルファスシリコン薄膜を１層堆積してから、当該アモルファスシリコン薄膜に対してパターン化処理を行い、パターン化されたアモルファスシリコン層を得て、次に、レーザーアニールプロセスを用いてアモルファスシリコン層に対して結晶化処理を行うことで、アモルファスシリコン層をポリシリコン層に変換して、第二トランジスタ群３０内の各トランジスタのアクティブ層を得るようにする必要がある。仮に第二トランジスタ群３０を第一トランジスタ群２０におけるベース１０から離れた側に設けると、第一トランジスタ群２０内の各トランジスタのアクティブ層の材料が酸化物半導体であり、酸化物半導体の熱伝導性能が良いため、レーザーアニールプロセスを用いて第二トランジスタ群３０内のアモルファスシリコン層に対して結晶化処理を行うとき、熱は、第一トランジスタ群２０内のアクティブ層に向かって伝導されることになり、その結果、第二トランジスタ群３０内のアモルファスシリコン層の結晶度が悪くなることにより、第二トランジスタ群３０内の各トランジスタの性能が不安定になってしまう。そして、第二トランジスタ群３０のレーザーアニールプロセスにおいては、レーザーにより、第一トランジスタ群２０内の各トランジスタの性能にも大きな影響が与えられるため、第一トランジスタ群２０内の各トランジスタも不安定になってしまう。

【0037】

そこで、本願の実施例は、第一トランジスタ群２０を第二トランジスタ群３０におけるベース１０から離れた側に設けることで、駆動回路内の各トランジスタの性能が安定することを保証可能である。

【0038】

選択的に、第一トランジスタ群２０内の各トランジスタのベース１０上での正投影によって囲まれた領域は、第二トランジスタ群３０内の各トランジスタのベース１０上での正投影によって囲まれた領域内に位置する。

【0039】

この際、各々の駆動回路のベース１０上での正投影面積は、第二トランジスタ群３０内の各トランジスタのベース１０上での正投影面積となるため、各々の駆動回路によって占用される面積を更に減少させて、表示装置の額縁幅を更に低減するか、又は表示装置の解像度を更に向上させることができる。

【0040】

図１～図３に示すように、第一トランジスタ群２０は、１つの第一トランジスタＴ１及び１つの第二トランジスタＴ２を含み、第二トランジスタ群３０は、１つの第三トランジスタＴ３を含み、且つ第三トランジスタＴ３は、駆動回路内の第一トランジスタＴ１及び第二トランジスタＴ２以外の何れか１つのトランジスタであり、駆動回路は、蓄積容量Ｃｓｔを更に含み、第一トランジスタＴ１の第二極１５２及び第二トランジスタＴ２の第二極２５２は、何れも蓄積容量Ｃｓｔの第一端に接続されている。

【0041】

酸化物半導体をアクティブ層の材料として用いたトランジスタのリーク電流は、ポリシリコンをアクティブ層の材料として用いたトランジスタのリーク電流よりも小さいため、駆動回路において、蓄積容量Ｃｓｔに接続された第一トランジスタＴ１及び第二トランジスタＴ２について、そのアクティブ層が酸化物半導体とされることで、蓄積容量Ｃｓｔから第一トランジスタＴ１及び第二トランジスタＴ２へのリークを防止可能である。それにより、蓄積容量Ｃｓｔの電圧安定性がより良好となり、低いリフレッシュ周波数であっても、蓄積容量Ｃｓｔの電圧がより安定となり、その結果、低いリフレッシュ周波数の場合にも、画面のちらつきの問題を防止でき、必要な消費電力も低い。

【0042】

また、第三トランジスタＴ３のゲート３３も、蓄積容量Ｃｓｔの第一端に接続されており、第一トランジスタＴ１のゲート１３及び／又は第二トランジスタＴ２のゲート２３のベース１０上での正投影は、第三トランジスタＴ３のゲート３３のベース１０上での正投影内に位置する。

【0043】

実際の製品において、蓄積容量Ｃｓｔの第一端とは、実際に、蓄積容量Ｃｓｔの第一極板であり、第一極板は、１つのブロック状電極であり、そのベース１０上での正投影形状が矩形であり、第三トランジスタＴ３のゲート３３とは、実際に、蓄積容量Ｃｓｔの第一極板を指す。

【0044】

第三トランジスタＴ３のゲート３３の面積が大きいため、第一トランジスタＴ１のゲート１３のベース１０上での正投影を、第三トランジスタＴ３のゲート３３のベース１０上での正投影内に位置するように設ければ、第一トランジスタＴ１が、ダブルゲートに類似した構造となるように形成可能であることにより、第一トランジスタＴ１の安定性を向上させる可能となる一方で、第二トランジスタＴ２のゲート２３のベース１０上での正投影を、第三トランジスタＴ３のゲート３３のベース１０上での正投影内に位置するように設ければ、第二トランジスタＴ２が、ダブルゲートに類似した構造となるように形成可能であることにより、第二トランジスタＴ２の安定性を向上させる可能となる。

【0045】

図４に示すように、第一トランジスタＴ１のゲート１３及び第二トランジスタＴ２のゲート２３のベース１０上での正投影は、第三トランジスタＴ３のゲート３３のベース１０上での正投影内に位置するため、第一トランジスタＴ１及び第二トランジスタＴ２の安定性を向上させる可能になる。

【0046】

説明すべきなのは、１１は、第一トランジスタＴ１のアクティブ層を指し、２１は、第二トランジスタＴ２のアクティブ層を指しており、そして、図４は、駆動回路が画素駆動回路である場合の対応する投影関係を示したものであり、この際、第一トランジスタＴ１のゲート１３は、第一リセット信号線Ｒｅｓｅｔ１に接続されているため、第一トランジスタＴ１のゲート１３は、実際に、第一リセット信号線Ｒｅｓｅｔ１における、第一トランジスタＴ１のアクティブ層１１とオーバーラップ領域が存在する部位であり、第二トランジスタＴ２のゲート２３は、第一ゲート線Ｇａｔｅ１に接続されているため、第二トランジスタＴ２のゲート２３は、実際に、第一ゲート線Ｇａｔｅ１における、第二トランジスタＴ２のアクティブ層２１とオーバーラップ領域が存在する部位である。

【0047】

勿論、駆動回路がＧＯＡ回路である場合、第一トランジスタＴ１、第二トランジスタＴ２及び第三トランジスタＴ３のゲート投影関係は、図４に類似しており、ただし、この際の第一トランジスタＴ１のゲート１３は、第二リセット信号線Ｒｅｓｅｔ２に接続され、第二トランジスタＴ２のゲート２３は、入力信号線Ｉｎｐｕｔに接続されることになる。

【0048】

留意されたいのは、駆動回路において、第一トランジスタＴ１及び第二トランジスタＴ２を第一トランジスタ群２０内に区分することに加えて、他のトランジスタのアクティブ層の材料も酸化物半導体に換えて、アクティブ層の材料が酸化物半導体とされたトランジスタを第一トランジスタ群２０内に区分してもよく、第一トランジスタＴ１及び第二トランジスタＴ２のみを第一トランジスタ群２０に区分する一方で、他のトランジスタを第二トランジスタ群３０に区分することに限定されない。

【0049】

また、第一トランジスタ群２０内の各トランジスタのベース１０上での正投影によって囲まれた領域と、第二トランジスタ群３０内の各トランジスタのベース１０上での正投影によって囲まれた領域とに重なり合い領域があることを保証するために、第一トランジスタ群２０内の各トランジスタと第二トランジスタ群３０内の各トランジスタとを１対１で対応させてもよい。即ち、第一トランジスタ群２０内の１つのトランジスタと、第二トランジスタ群３０内の１つのトランジスタについて、両者のベース１０上での正投影に重なり合い領域がある一方で、第一トランジスタ群２０内の別の１つのトランジスタと、第二トランジスタ群３０内の別の１つのトランジスタとについても、両者のベース１０上での正投影に重なり合い領域があるようにしてもよい。又は、第一トランジスタ群２０内の複数のトランジスタと、第二トランジスタ群３０内の１つのトランジスタとを対応させることで、第一トランジスタ群２０内の複数のトランジスタのベース１０上での正投影と、第二トランジスタ群３０内の１つのトランジスタのベース１０上での正投影とに重なり合い領域があるようにしてもよい。

【0050】

例えば、第一トランジスタ群２０内の第一トランジスタＴ１のベース１０上での正投影が、第二トランジスタ群３０内の第三トランジスタＴ３のベース１０上での正投影と重なり合い領域があるように設ける一方で、第一トランジスタ群２０内の第二トランジスタＴ２のベース１０上での正投影が、第二トランジスタ群３０内の第三トランジスタＴ３以外の他のトランジスタのベース１０上での正投影と重なり合い領域があるようにするか、又は、第一トランジスタ群２０内の第一トランジスタＴ１及び第二トランジスタＴ２のベース１０上での正投影の何れも、第二トランジスタ群３０内の第三トランジスタＴ３のベース１０上での正投影と重なり合い領域があるようにする。

【0051】

実際の製品において、第一トランジスタ群２０に１つの第一トランジスタＴ１及び１つの第二トランジスタＴ２が含まれる場合、第一トランジスタＴ１及び第二トランジスタＴ２は、同じ層に設けられてもよいし、別々の層に設けられてもよい。

【0052】

いくつかの実施例において、図１に示すように、第一トランジスタＴ１と第二トランジスタＴ２とは、同じ層に設けられ、且つ第一トランジスタＴ１及び第二トランジスタＴ２は、何れも第一バッファ層４１を介して第三トランジスタＴ３から離間されている。

【0053】

この際、第一トランジスタＴ１は、ベース１０に垂直な方向に沿って順次にベース１０から離れて設けられた第一アクティブ層１１、第一ゲート絶縁層１２、第一ゲート１３、第一層間誘電体層１４及び第一ソースドレイン電極を含み、第一ソースドレイン電極は、第一ソース１５１及び第一ドレイン１５２を含み、且つ第一ソース１５１及び第一ドレイン１５２は何れも、第一層間誘電体層１４及び第一ゲート絶縁層１２を貫通したビアホールを介して第一アクティブ層１１に接続される。そのうち、第一アクティブ層１１とは、第一トランジスタＴ１のアクティブ層を指し、第一ゲート１３とは、第一トランジスタＴ１のゲートを指し、第一ソース１５１及び第一ドレイン１５２の一方とは、第一トランジスタＴ１の第一極を指し、他方とは、第一トランジスタＴ１の第二極を指す。

【0054】

これに対して、第二トランジスタＴ２は、ベース１０に垂直な方向に沿って順次にベース１０から離れて設けられた第二アクティブ層２１、第一ゲート絶縁層１２、第二ゲート２３、第一層間誘電体層１４及び第二ソースドレイン電極を含み、第二ソースドレイン電極は、第二ソース２５１及び第二ドレイン２５２を含み、且つ第二ソース２５１及び第二ドレイン２５２は何れも、第一層間誘電体層１４及び第一ゲート絶縁層１２を貫通したビアホールを介して第二アクティブ層２１に接続される。そのうち、第二アクティブ層２１とは、第二トランジスタＴ２のアクティブ層を指し、第二ゲート２３とは、第二トランジスタＴ２のゲートを指し、第二ソース２５１及び第二ドレイン２５２の一方とは、第二トランジスタＴ２の第一極を指し、他方とは、第二トランジスタＴ２の第二極を指す。

【0055】

そして、第一アクティブ層１１と第二アクティブ層２１とは、同じ層に設けられ、第一ゲート１３と第二ゲート２３とは、同じ層に設けられ、第一ソースドレイン電極と第二ソースドレイン電極とも、同じ層に設けられる。

【0056】

また、第三トランジスタＴ３は、ベース１０に垂直な方向に沿って順次にベース１０から離れて設けられた第三アクティブ層３１、第三ゲート絶縁層３２、第三ゲート３３、第三層間誘電体層３４及び第三ソースドレイン電極を含み、第三ソースドレイン電極は、第三ソース３５１及び第三ドレイン３５２を含み、且つ第三ソース３５１及び第三ドレイン３５２は何れも、第三層間誘電体層３４及び第三ゲート絶縁層３２を貫通したビアホールを介して第三アクティブ層３１に接続される。そのうち、第三アクティブ層３１とは、第三トランジスタＴ３のアクティブ層を指し、第三ゲート３３とは、第三トランジスタＴ３のゲートを指し、第三ソース３５１及び第三ドレイン３５２の一方とは、第三トランジスタＴ３の第一極を指し、他方とは、第三トランジスタＴ３の第二極を指す。

【0057】

この際、第一トランジスタＴ１及び第二トランジスタＴ２は、何れも第一バッファ層４１を介して第三トランジスタＴ３から離間され、具体的に、第一アクティブ層１１及び第二アクティブ層２１は、第一バッファ層４１を介して第三トランジスタＴ３の第三ソースドレイン電極から離間されている。

【0058】

第一バッファ層４１は、厚さが１０００Å～４０００Åとなる単層の酸化シリコン薄膜とされてもよいし、第一バッファ層４１は、積層された窒化シリコン薄膜及び酸化シリコン薄膜とされてもよく、且つ酸化シリコン薄膜が、窒化シリコン薄膜における第三トランジスタＴ３から離れた側に設けられてもよい。

【0059】

第一アクティブ層１１及び第二アクティブ層２１の材料が酸化物半導体とされ、その厚さが３００Å～１５００Åであり、第一ゲート絶縁層１２の材料が酸化シリコンとされ、その厚さが８００Å～２０００Åであり、第一ゲート１３及び第二ゲート２３の材料がＭｏ、Ｃｕ又は他の合金、積層金属等とされ、その厚さが２０００Å～６０００Åであり、第一層間誘電体層１４は、単層の酸化シリコン薄膜、又は、積層された窒化シリコン薄膜及び酸化シリコン薄膜であってもよく、その総厚さが３０００Å～５０００Åである。

【0060】

別のいくつかの実施例において、第二トランジスタＴ２は、第一トランジスタＴ１における第三トランジスタＴ３から離れた側に位置し、第一トランジスタＴ１と第三トランジスタＴ３との間に第二バッファ層が設けられ、第一トランジスタＴ１と第二トランジスタＴ２との間に第三バッファ層が設けられている。

【0061】

この際、ベース１０から離れる方向に沿って順次に設けられるのは、第三トランジスタＴ３、第一トランジスタＴ１及び第二トランジスタＴ２となり、第三トランジスタＴ３と第一トランジスタＴ１とは、第二バッファ層を介して離間され、第一トランジスタＴ１と第二トランジスタＴ２とは、第三バッファ層を介して離間される。そのうち、第二バッファ層及び第三バッファ層の材料は、単層の酸化シリコン薄膜、又は、積層された窒化シリコン薄膜及び酸化シリコン薄膜であり、その総厚さが１０００Å～４０００Åである。

【0062】

そして、第一トランジスタＴ１は、ベース１０に垂直な方向に沿って順次にベース１０から離れて設けられた第一アクティブ層１１、第一ゲート絶縁層１２、第一ゲート１３、第一層間誘電体層１４及び第一ソースドレイン電極を含み、第二トランジスタＴ２は、ベース１０に垂直な方向に沿って順次にベース１０から離れて設けられた第二アクティブ層２１、第二ゲート絶縁層、第二ゲート２３、第二層間誘電体層及び第二ソースドレイン電極を含む。したがって、第三トランジスタＴ３の第三ソースドレイン電極は、第二バッファ層を介して第一トランジスタＴ１の第一アクティブ層１１から離間され、第一トランジスタＴ１の第一ソースドレイン電極は、第三バッファ層を介して第二トランジスタＴ２の第二アクティブ層２１から離間されている。

【0063】

更に別のいくつかの実施例において、第一トランジスタＴ１は、第二トランジスタＴ２における第三トランジスタＴ３から離れた側に位置し、第二トランジスタＴ２と第三トランジスタＴ３との間に第四バッファ層が設けられ、第二トランジスタＴ２と第一トランジスタＴ１との間に第五バッファ層が設けられている。

【0064】

この際、ベース１０から離れる方向に沿って順次に設けられるのは、第三トランジスタＴ３、第二トランジスタＴ２及び第一トランジスタＴ１となり、第三トランジスタＴ３と第二トランジスタＴ２とは、第四バッファ層を介して離間され、第二トランジスタＴ２と第一トランジスタＴ１とは、第五バッファ層を介して離間される。そのうち、第四バッファ層及び第五バッファ層の材料は、単層の酸化シリコン薄膜、又は、積層された窒化シリコン薄膜及び酸化シリコン薄膜であり、その総厚さが１０００Å～４０００Åである。

【0065】

そして、第一トランジスタＴ１は、ベース１０に垂直な方向に沿って順次にベース１０から離れて設けられた第一アクティブ層１１、第一ゲート絶縁層１２、第一ゲート１３、第一層間誘電体層１４及び第一ソースドレイン電極を含み、第二トランジスタＴ２は、ベース１０に垂直な方向に沿って順次にベース１０から離れて設けられた第二アクティブ層２１、第二ゲート絶縁層、第二ゲート２３、第二層間誘電体層及び第二ソースドレイン電極を含む。したがって、第三トランジスタＴ３の第三ソースドレイン電極は、第四バッファ層を介して第二トランジスタＴ２の第二アクティブ層２１から離間され、第二トランジスタＴ２の第二ソースドレイン電極は、第五バッファ層を介して第一トランジスタＴ１の第一アクティブ層１１から離間されている。

【0066】

また、ベース１０と第二トランジスタ群３０との間に第六バッファ層４２が設けられており、第六バッファ層４２の材料も、単層の酸化シリコン薄膜、又は、積層された窒化シリコン薄膜及び酸化シリコン薄膜である。

【0067】

図１に示すように、第一トランジスタ群２０と第二トランジスタ群３０との間には、第二トランジスタ群３０内の各トランジスタを覆う平坦層４３が設けられている。

【0068】

平坦層４３の材料は、ＳＯＧ（Ｓｉｌｏｘａｎｅ ｏｒｇａｎｉｃ、有機シロキサン）であり、平坦層４３の厚さは、０．５μｍ～２μｍであり、例えば、平坦層４３の厚さは、０．５μｍ、１μｍ、１．５μｍ又は２μｍ等であってもよい。

【0069】

ベース１０上に第二トランジスタ群３０内の各トランジスタが製作された後、第二トランジスタ群３０内の各トランジスタを覆う平坦層４３を形成しておき、有機シロキサンを平坦層４３の材料として用いることで、第一トランジスタ群２０を製作する前の構造が平坦化され、且つその平坦化効果は、一般的な有機材料の平坦化効果よりも良好となる。

【0070】

第二トランジスタ群３０内の各トランジスタの製作の際、第二トランジスタ群３０内の各トランジスタのアクティブ層の材料の結晶化による影響、及び第二トランジスタ群３０内の各トランジスタのソースドレイン電極のパターン化による影響を受けるため、製作された第二トランジスタ群３０の表面が非平坦となり、もしそのまま非平坦な第二トランジスタ群３０上に第一トランジスタ群２０を製作すると、第一トランジスタ群２０内の各トランジスタは、界面の凹凸に起因して欠陥準位が増えてしまう。そこで、本願の実施例は、有機シロキサンを平坦層４３の材料として用いることにより、第一トランジスタ群２０を製作する前の構造が平坦化されるため、その後に平坦層４３上に第一トランジスタ群２０を製作する際、第一トランジスタ群２０内の各トランジスタについては、界面の凹凸に起因して欠陥準位が増えてしまうという問題を回避可能となる。

【0071】

また、平坦層４３上に第一トランジスタ群２０内の各トランジスタを製作する際、材料が酸化物半導体とされたアクティブ層を形成した後、酸化物半導体の欠陥準位を減少させるために酸化物半導体に対してアニール処理を行う必要があり、そのアニール温度が３５０℃にも及ぶ。例えば樹脂等の通常の有機材料を平坦層４３の材料として用いると、３５０℃以上の高温に耐えることができず、平坦層４３に不具合が生じてしまう。これに対して、本願の実施例は、有機シロキサンを平坦層４３の材料として用いており、有機シロキサンは、硬化後に二酸化シリコンに類似した材料を形成可能であり、３５０℃以上の高温に耐えることができるため、第一トランジスタ群２０内の各トランジスタのアクティブ層の製作の際、酸化物半導体に対するアニール処理のときの温度により、有機シロキサンを材料として用いた平坦層４３が損壊されることがない。つまり、有機シロキサンを平坦層４３の材料として用いれば、第一トランジスタ群２０内の各トランジスタのアクティブ層の高温アニールプロセスの正常な進行を保証でき、その結果、第一トランジスタ群２０内の各トランジスタの性能が安定することを保証される。

【0072】

説明すべきなのは、ベース１０上に第二トランジスタ群３０内の各トランジスタが製作された後、第二トランジスタ群３０内の各トランジスタを覆う平坦層４３を形成してから、平坦層４３におけるベース１０から離れた側にバッファ層を形成する必要もあり、当該バッファ層は、第二トランジスタ群３０と第一トランジスタ群２０とを離間させるために、第一バッファ層４１、第二バッファ層又は第四バッファ層であってもよい。

【0073】

また、当該駆動回路が、表示基板の表示エリア内に設けられ且つ発光素子を駆動して発光させるための画素駆動回路である場合、第二トランジスタ群３０におけるベース１０から離れた側に第一トランジスタ群２０が形成された後、第一トランジスタ群２０におけるベース１０から離れた表面に平坦化薄膜を塗布する必要もあり、当該平坦化薄膜の材料が樹脂とされ、その厚さが１μｍ～３μｍとされてもよく、次に、露光、現像プロセスを用いて、平坦化薄膜を貫通したビアホールを形成し、続いて、平坦化薄膜上に、パターン化された陽極を形成するとともに、平坦化薄膜及び他の膜層を貫通したビアホールを介して、陽極を下層の第二トランジスタ群３０内の相応する電極に接続させて、最終的な表示基板を得る。

【0074】

１つの選択的な実施形態において、駆動回路は、表示基板の表示エリア内に設けられ且つ発光素子を駆動して発光させるための画素駆動回路であり、図３に示すように、第一トランジスタＴ１は、第一リセットトランジスタであり、第二トランジスタＴ２は、補償トランジスタであり、第三トランジスタＴ３は、駆動トランジスタであり、第一リセットトランジスタのゲートは、第一リセット信号線Ｒｅｓｅｔ１に接続され、第一リセットトランジスタの第一極は、初期化信号線Ｖｉｎｉｔに接続され、第一リセットトランジスタの第二極は、蓄積容量Ｃｓｔの第一端に接続されており、補償トランジスタのゲートは、第一ゲート線Ｇａｔｅ１に接続され、補償トランジスタの第一極は、駆動トランジスタの第二極に接続され、補償トランジスタの第二極は、蓄積容量Ｃｓｔの第一端に接続されており、駆動トランジスタのゲートは、蓄積容量Ｃｓｔの第一端に接続されている。

【0075】

実際の製品において、第一リセットトランジスタは、第一リセット信号線Ｒｅｓｅｔ１から入力された第一リセット信号の制御の下でオンになり、初期化信号線Ｖｉｎｉｔから供給された初期化信号を蓄積容量Ｃｓｔの第一端及び駆動トランジスタのゲートに伝送して、蓄積容量Ｃｓｔ及び駆動トランジスタのゲートをリセットするためのものであり、補償トランジスタとは、駆動トランジスタの閾値電圧を補償するトランジスタを指し、駆動トランジスタとは、発光素子を駆動して発光させるトランジスタを指す。

【0076】

駆動トランジスタは、発光素子を駆動して発光させる必要があるため、駆動トランジスタには、電荷キャリア移動度が高いことを求められ、ポリシリコンを駆動トランジスタのアクティブ層の材料として用いることで、駆動トランジスタに高い電荷キャリア移動度を持たせれば、駆動トランジスタは、第二トランジスタ群３０に区分される。一方で、第一リセットトランジスタ及び補償トランジスタには、蓄積容量Ｃｓｔのリークを防止するためにリーク電流が低いことを求められるため、酸化物半導体を第一リセットトランジスタ及び補償トランジスタのアクティブ層の材料として用いることで、第一リセットトランジスタ及び補償トランジスタに低いリーク電流を持たせれば、第一リセットトランジスタ及び補償トランジスタは、第一トランジスタ群２０に区分される。

【0077】

また、第二トランジスタ群は、データ書込トランジスタＴ４、第一発光制御トランジスタＴ５、第二発光制御トランジスタＴ６及び第二リセットトランジスタＴ７を更に含み、データ書込トランジスタＴ４のゲートは、第二ゲート線Ｇａｔｅ２に接続され、データ書込トランジスタＴ４の第一極は、データ線Ｄａｔａに接続され、データ書込トランジスタＴ４の第二極は、駆動トランジスタの第一極に接続されており、第一発光制御トランジスタＴ５のゲートは、発光制御信号線ＥＭに接続され、第一発光制御トランジスタＴ５の第一極は、第一電源信号線ＶＤＤに接続され、第一発光制御トランジスタＴ５の第二極は、駆動トランジスタの第一極に接続されており、第二発光制御トランジスタＴ６のゲートは、発光制御信号線ＥＭに接続され、第二発光制御トランジスタＴ６の第一極は、駆動トランジスタの第二極に接続され、第二発光制御トランジスタＴ６の第二極は、発光素子ＥＬの第一極に接続されており、第二リセットトランジスタＴ７のゲートは、第二ゲート線Ｇａｔｅ２に接続され、第二リセットトランジスタＴ７の第一極は、初期化信号線Ｖｉｎｉｔに接続され、第二リセットトランジスタＴ７の第二極は、発光素子ＥＬの第一極に接続されており、蓄積容量Ｃｓｔの第二端は、第一電源信号線ＶＤＤに接続されており、発光素子ＥＬの第二極は、第三電源信号線ＶＳＳに接続されている。

【0078】

選択的に、駆動トランジスタ、データ書込トランジスタＴ４、第一発光制御トランジスタＴ５、第二発光制御トランジスタＴ６及び第二リセットトランジスタＴ７は、何れも同じ層に設けられている。

【0079】

つまり、駆動トランジスタ、データ書込トランジスタＴ４、第一発光制御トランジスタＴ５、第二発光制御トランジスタＴ６及び第二リセットトランジスタＴ７については、第二トランジスタ群３０内の各トランジスタのアクティブ層が同じ層に設けられ、第二トランジスタ群３０内の各トランジスタのゲートが同じ層に設けられ、第二トランジスタ群３０内の各トランジスタのソースドレイン電極も同じ層に設けられている。

【0080】

この際、画素駆動回路内の第一トランジスタ群２０は、第一リセットトランジスタ及び補償トランジスタのみを含むのに対して、第二トランジスタ群３０は、駆動回路内の残りの他のトランジスタを含み、即ち、第二トランジスタ群３０は、駆動トランジスタ、データ書込トランジスタＴ４、第一発光制御トランジスタＴ５、第二発光制御トランジスタＴ６及び第二リセットトランジスタＴ７を含む。

【0081】

そのうち、第一リセットトランジスタ及び補償トランジスタは、何れもＮ型トランジスタであるのに対して、駆動トランジスタ、データ書込トランジスタＴ４、第一発光制御トランジスタＴ５、第二発光制御トランジスタＴ６及び第二リセットトランジスタＴ７は、何れもＰ型トランジスタであり、そして、補償トランジスタが接続される第一ゲート線Ｇａｔｅ１と、データ書込トランジスタＴ４が接続される第二ゲート線Ｇａｔｅ２とは、同一ゲート線ではない。

【0082】

図５に示すように、リセット段階ｔ１１では、第一リセット信号線Ｒｅｓｅｔ１から入力された第一リセット信号は、ハイレベル信号であるため、第一リセットトランジスタは、オンになる。すると、初期化信号線Ｖｉｎｉｔから入力された初期化信号により、蓄積容量Ｃｓｔ及び駆動トランジスタのゲートがリセットされる。この際、第一ゲート線Ｇａｔｅ１から入力された第一ゲート信号は、ローレベル信号であり、第二ゲート線Ｇａｔｅ２から入力された第二ゲート信号及び発光制御信号ＥＭから入力された発光制御信号は、何れもハイレベル信号であるため、補償トランジスタ、データ書込トランジスタＴ４、第一発光制御トランジスタＴ５、第二発光制御トランジスタＴ６及び第二リセットトランジスタＴ７は、何れもオフになる。

【0083】

データ書込段階ｔ１２では、第一ゲート線Ｇａｔｅ１から入力された第一ゲート信号は、ハイレベル信号であり、第二ゲート線Ｇａｔｅ２から入力された第二ゲート信号は、ローレベル信号であるため、補償トランジスタ及びデータ書込トランジスタＴ４は、オンになり、データ線Ｄａｔａから入力されたデータ信号により、データ書込トランジスタＴ４、駆動トランジスタ及び補償トランジスタを介して蓄積容量Ｃｓｔが充電されるとともに、駆動トランジスタのゲート電圧がＶｄａｔａ＋Ｖｔｈとされ、Ｖｔｈとは、駆動トランジスタの閾値電圧を指し、Ｖｄａｔａとは、データ信号の電圧を指す。この際、第一リセット信号線Ｒｅｓｅｔ１から入力された第一リセット信号は、ローレベルであり、且つ発光制御信号ＥＭから入力された発光制御信号は、ハイレベル信号であるため、第一リセットトランジスタＴ１、第一発光制御トランジスタＴ５及び第二発光制御トランジスタＴ６は、何れもオフになり、それに応じて、第二リセットトランジスタＴ７もオンになり、第二リセットトランジスタＴ７により、初期化信号線Ｖｉｎｉｔから入力された初期化信号を介して発光素子ＥＬの第一極がリセットされる。

【0084】

発光段階ｔ１３では、発光制御信号線ＥＭから入力された発光制御信号は、ローレベル信号であるため、第一発光制御トランジスタＴ５及び第二発光制御トランジスタＴ６は、オンになる。すると、第一発光制御トランジスタＴ５、駆動トランジスタ及び第二発光制御トランジスタＴ６を介して、発光素子ＥＬの第一極に駆動電流が供給されて、発光素子ＥＬが発光するように駆動され、そして、駆動電流の大きさは、第一電源信号線ＶＤＤから供給されたハイレベル電圧信号の電圧Ｖｄｄ及びデータ信号の電圧Ｖｄａｔａに関係するものである。この際、第一リセット信号線Ｒｅｓｅｔ１から入力された第一リセット信号及び第一ゲート線Ｇａｔｅ１から入力された第一ゲート信号は、何れもローレベル信号であり、第二ゲート線Ｇａｔｅ２から入力された第二ゲート信号は、ハイレベル信号であるため、第一リセットトランジスタ、補償トランジスタ、データ書込トランジスタＴ４及び第二リセットトランジスタＴ７は、何れもオフになる。

【0085】

別の１つの選択的な実施形態において、駆動回路は、表示基板の非表示エリア内に設けられたＧＯＡ回路であり、図３に示すように、第一トランジスタＴ１は、第三リセットトランジスタであり、第二トランジスタＴ２は、入力トランジスタであり、第三トランジスタＴ３は、出力トランジスタであり、第三リセットトランジスタのゲートは、第二リセット信号線Ｒｅｓｅｔ２に接続され、第三リセットトランジスタの第一極は、第二電源信号線ＶＧＬに接続され、第三リセットトランジスタの第二極は、蓄積容量Ｃｓｔの第一端に接続されており、入力トランジスタのゲート及び第一極は、何れも入力信号線Ｉｎｐｕｔに接続され、入力トランジスタの第二極は、蓄積容量Ｃｓｔの第一端に接続されており、出力トランジスタのゲートも、蓄積容量Ｃｓｔの第一端に接続され、出力トランジスタの第一極は、クロック信号線ＣＬＫに接続され、出力トランジスタの第二極は、出力信号線Ｏｕｔｐｕｔに接続され、蓄積容量Ｃｓｔの第二端は、出力信号線Ｏｕｔｐｕｔにも接続されている。

【0086】

実際の製品において、第三リセットトランジスタは、蓄積容量Ｃｓｔをリセットするためのものであり、入力トランジスタは、蓄積容量Ｃｓｔを充電するためのものであり、出力トランジスタは、蓄積容量Ｃｓｔの作用の下で、相応する信号を出力信号線Ｏｕｔｐｕｔに出力するためのものであり、当該出力信号線Ｏｕｔｐｕｔは、実際に、表示エリア内に設けられた信号線に接続され、相応する信号を表示エリア内の信号線に供給するためのものとなる。例えば、ＬＣＤ表示装置において、当該出力信号線Ｏｕｔｐｕｔは、１行のゲート線に接続され、ゲート線にゲート信号を供給して、当該行のゲート線に接続されている薄膜トランジスタのオン及びオフを制御するためのものである。

【0087】

また、第二トランジスタ群は、第四リセットトランジスタＴ８を更に含み、第四リセットトランジスタＴ８のゲートは、第二リセット信号線Ｒｅｓｅｔ２に接続され、第四リセットトランジスタＴ８の第一極は、第二電源信号線ＶＧＬに接続され、第四リセットトランジスタＴ８の第二極は、出力信号線Ｏｕｔｐｕｔに接続されている。当該第四リセットトランジスタＴ８は、出力信号線Ｏｕｔｐｕｔをリセットするためのものである。

【0088】

選択的に、出力トランジスタと第四リセットトランジスタＴ８とは、同じ層に設けられている。つまり、出力トランジスタ及び第四リセットトランジスタＴ８のアクティブ層が同じ層に設けられ、出力トランジスタ及び第四リセットトランジスタＴ８のゲートが同じ層に設けられ、出力トランジスタ及び第四リセットトランジスタＴ８のソースドレイン電極も同じ層に設けられている。

【0089】

この際、ＧＯＡ回路内の第一トランジスタ群２０は、第三リセットトランジスタ及び入力トランジスタのみを含むに対して、第二トランジスタ群３０は、出力トランジスタ及び第四リセットトランジスタＴ８を含む。

【0090】

そのうち、第三リセットトランジスタ、入力トランジスタ、出力トランジスタ及び第四リセットトランジスタＴ８は、何れもＮ型トランジスタである。

【0091】

図６に示すように、第一段階ｔ２１では、入力信号線Ｉｎｐｕｔからハイレベル信号が入力されるため、入力トランジスタは、オンになり、蓄積容量Ｃｓｔを充電する。この際、出力トランジスタも、オンになるが、クロック信号線ＣＬＫから入力されたクロック信号は、ローレベルであるため、出力トランジスタからは、出力信号線Ｏｕｔｐｕｔへローレベル信号が出力され、そして、第二リセット信号線Ｒｅｓｅｔ２から入力された第二リセット信号は、ローレベル信号であるため、第三リセットトランジスタ及び第四リセットトランジスタＴ８は、オフになる。

【0092】

第二段階ｔ２２では、蓄積容量Ｃｓｔのブートストラップ作用により、出力トランジスタのゲート電圧が更にプルアップされて、出力トランジスタは、オンになるとともに、クロック信号線ＣＬＫから入力されたクロック信号は、ハイレベル信号であるため、出力トランジスタからは、出力信号線Ｏｕｔｐｕｔへハイレベル信号が出力され、この際、入力信号線Ｉｎｐｕｔ及び第二リセット信号線Ｒｅｓｅｔ２の何れからもローレベル信号が入力されるため、第三リセットトランジスタ、入力トランジスタ及び第四リセットトランジスタＴ８は、何れもオフになる。

【0093】

第三段階ｔ２３では、第二リセット信号線Ｒｅｓｅｔ２から入力された第二リセット信号は、ハイレベル信号であるため、第三リセットトランジスタ及び第四リセットトランジスタＴ８は、オンになる。すると、第三リセットトランジスタにより、蓄積容量Ｃｓｔの第一端の電圧がプルダウンされ、第四リセットトランジスタＴ８により、出力信号線Ｏｕｔｐｕｔの電圧がプルダウンされて、蓄積容量Ｃｓｔ及び出力信号線Ｏｕｔｐｕｔがそれぞれリセットされる。

【0094】

説明すべきなのは、ＧＯＡ回路は、上記の第三リセットトランジスタ、入力トランジスタ、出力トランジスタ及び第四リセットトランジスタＴ８のみを含むことに限定されず、プルアップノード及び／又はプルダウンノードの電位を制御するトランジスタ等を含んでもよく、実際の必要に応じて、酸化物半導体をアクティブ層の材料として用いたトランジスタを、第一トランジスタ群２０に区分する一方で、ポリシリコンをアクティブ層の材料として用いたトランジスタを、第二トランジスタ群３０に区分し、第一トランジスタ群２０を第二トランジスタ群３０におけるベース１０から離れた側に設ける。

【0095】

本願の実施例において、酸化物半導体をアクティブ層の材料として用いた第一トランジスタ群が、ポリシリコンをアクティブ層の材料として用いた第二トランジスタ群におけるベースから離れた側に設けられるとともに、第一トランジスタ群内の各トランジスタのベース上での正投影によって囲まれた領域と、第二トランジスタ群内の各トランジスタのベース上での正投影によって囲まれた領域とに重なり合い領域があるようにすることで、異なる層に位置する第一トランジスタ群及び第二トランジスタ群の製作中に、それに含まれる各トランジスタの性能が安定することを保証しながら、駆動回路によって占用される面積を減少させて、表示装置の額縁幅を低減するか、又は表示装置の解像度を向上させることができる。

【0096】

図７を参照して、同図は、本願の実施例に係る表示基板の製作方法のフローチャートを示したものであり、当該製作方法は、具体的に、次のステップ７０１～７０３を含んでもよい。

【0097】

ステップ７０１には、ベースを用意する。

【0098】

本願の実施例において、最初にベース１０が製作され、当該ベース１０は、ガラスベースやＰＩベース等であってもよい。

【0099】

ステップ７０２には、前記ベース上に、各々の駆動回路に対応する第二トランジスタ群をそれぞれ形成する。

【0100】

本願の実施例において、ベース１０上には、各々の駆動回路に対応する第二トランジスタ群３０内の各トランジスタがそれぞれ形成される。

【0101】

そのうち、何れの第二トランジスタ群３０も、少なくとも１つのトランジスタを含み、且つ第二トランジスタ群３０内の各トランジスタのアクティブ層の材料は、何れもポリシリコンである。

【0102】

ステップ７０３には、各々の前記第二トランジスタ群における前記ベースから離れた側に、第一トランジスタ群を形成する。

【0103】

本願の実施例において、各々の駆動回路に対応する第二トランジスタ群３０が製作された後、各々の第二トランジスタ群３０におけるベース１０から離れた側には、第一トランジスタ群２０内の各トランジスタが形成される。

【0104】

そのうち、第一トランジスタ群２０は、少なくとも１つのトランジスタを含み、第一トランジスタ群２０内の各トランジスタのアクティブ層の材料は、何れも酸化物半導体であり、そして、表示装置の解像度の向上又は額縁幅の低減のために、第一トランジスタ群２０内の各トランジスタのベース１０上での正投影によって囲まれた領域と、第二トランジスタ群３０内の各トランジスタのベース１０上での正投影によって囲まれた領域とに重なり合い領域がある。

【0105】

選択的に、ステップ７０２の後に、前記第二トランジスタ群内の各トランジスタを覆う平坦層を形成するステップを更に含む。

【0106】

本願の実施例において、各々の駆動回路に対応する第二トランジスタ群３０が製作された後、先ずは、第二トランジスタ群３０内の各トランジスタを覆う平坦層４３を形成し、当該平坦層４３の材料は、有機シロキサンである。具体的に、塗布プロセスを用いて有機シロキサンを第二トランジスタ群３０におけるベース１０から離れた側の表面に塗布し、次に、有機シロキサンに対して硬化処理を行い、平坦層４３を得る。

【0107】

本願の実施例において、酸化物半導体をアクティブ層の材料として用いた第一トランジスタ群が、ポリシリコンをアクティブ層の材料として用いた第二トランジスタ群におけるベースから離れた側に設けられるとともに、第一トランジスタ群内の各トランジスタのベース上での正投影によって囲まれた領域と、第二トランジスタ群内の各トランジスタのベース上での正投影によって囲まれた領域とに重なり合い領域があるようにすることで、異なる層に位置する第一トランジスタ群及び第二トランジスタ群の製作中に、それに含まれる各トランジスタの性能が安定することを保証しながら、駆動回路によって占用される面積を減少させて、表示装置の額縁幅を低減するか、又は表示装置の解像度を向上させることができる。

【0108】

本願の実施例は、上記の表示基板を含む、表示装置を更に提供している。

【0109】

実際の製品において、当該表示基板は、表示装置の額縁幅の低減又は表示装置の解像度の向上のために、ＬＣＤ表示装置、ＯＬＥＤ表示装置、Ｍｉｎｉ ＬＥＤ表示装置、量子ドットＬＥＤ表示装置等の製品に適用可能である。

【0110】

具体的な実施の際、本願の実施例によって提供された上記表示装置は、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートＰＣ、デジタルフォトフレーム、又はナビゲータ等の表示機能を有するいかなる製品又は部品であってもよい。

【0111】

また、表示装置内の表示基板の具体的な構造については、上記表示基板の説明を参照可能であり、且つその効果は、上記表示基板が奏する効果に類似しており、重複を避けるため、ここで繰り返して述べない。

【0112】

本明細書に記載の「一実施例」、「実施例」、又は「１つ又は複数の実施例」とは、実施例を参照して説明された特定の特徴、構造、又は特性が本開示の少なくとも１つの実施例に含まれることを意味する。なお、ここで「一実施例において」という表現の例は、必ずしも全て同じ実施例を指すわけではない。

【0113】

本明細書には、多くの詳細が記載されている。しかしながら、本開示の実施例は、これらの詳細なしに実施されてもよいことが理解されるべきである。いくつかの例では、本明細書の理解を不明瞭にしないために、公知の方法、構造、及び技術が詳細に示されていない。

【0114】

請求項において、括弧の間にある参照符号は、請求項を何ら制限するものではない。「含む」という用語は、請求項に記載されていない要素又はステップの存在を除外しない。要素の前に「一」又は「１つ」という用語がある場合、そのような要素が複数存在することを除外しない。本開示は、いくつかの異なる要素を含むハードウェアや適切にプログラムされたコンピュータによって実現可能である。いくつかの装置が列挙されているユニットの請求項において、これらの装置のいくつかは、同じハードウェアアイテムによって具現化されてもよい。第一、第二、及び第三などの用語の使用は、順序を表すものではない。これらの用語は名前として解釈されることができる。

【0115】

最後に説明すべきなのは、上記の実施例は、本開示の技術案を説明するためにのみ使用され、それを制限するものではなく、前述の実施例を参照して本開示について詳細に説明したが、当業者であれば、前述の各実施例に記載された技術案を修正したり、その一部の技術的特徴を均等に置換したりすることができることを理解すべきであり、これらの修正又は置換は、該当する技術案の本質を本開示の各実施例の技術案の精神及び範囲から逸脱させるものではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】