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特表2024-526001画素駆動回路、画素駆動回路の駆動方法および表示パネル
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-17
(54)【発明の名称】画素駆動回路、画素駆動回路の駆動方法および表示パネル
(51)【国際特許分類】
G09G 3/3233 20160101AFI20240709BHJP
G09G 3/20 20060101ALI20240709BHJP
G09F 9/30 20060101ALI20240709BHJP
H10K 59/123 20230101ALI20240709BHJP
【ＦＩ】
G09G3/3233
G09G3/20 624B
G09F9/30 365
G09F9/30 338
H10K59/123
G09G3/20 611H
G09G3/20 642B
G09G3/20 642C
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023534028
(86)(22)【出願日】2021-06-25
(85)【翻訳文提出日】2023-06-02
(86)【国際出願番号】 CN2021102363
(87)【国際公開番号】W WO2022267001
(87)【国際公開日】2022-12-29
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(71)【出願人】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】青 ▲海▼▲剛▼
【テーマコード（参考）】
3K107
5C080
5C094
5C380
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC33
3K107EE04
3K107FF04
3K107FF15
3K107HH02
3K107HH05
5C080AA06
5C080BB05
5C080DD05
5C080FF11
5C080JJ03
5C080JJ04
5C080JJ06
5C080KK02
5C080KK07
5C080KK43
5C094AA03
5C094BA03
5C094BA27
5C094DA13
5C094DB04
5C094FA01
5C094FA02
5C094FB18
5C094HA08
5C380AA03
5C380AB06
5C380AC07
5C380AC08
5C380AC11
5C380BA39
5C380BB02
5C380CB16
5C380CB17
5C380CC06
5C380CC07
5C380CC26
5C380CC33
5C380CC39
5C380CC64
5C380CC65
5C380CD017
5C380CD018
5C380CD019
5C380DA06
(57)【要約】
画素駆動回路、画素駆動回路の駆動方法および表示パネルが提供される。画素駆動回路は、駆動回路（０１）、制御回路（０２）、電圧安定化回路（０３）および第１記憶回路（０４）を含む。駆動回路（０１）は、第１ノード（Ｎ１）、第２ノード（Ｎ２）および第３ノード（Ｎ３）に接続され、第１ノード（Ｎ１）の信号に基づいて第２ノード（Ｎ２）を介して第３ノード（Ｎ３）に駆動電流を供給するように構成される。制御回路（０２）は、第１イネーブル信号端子（ＥＭ１）、第２ノード（Ｎ２）、第１電源端子（ＶＤＤ）および第４ノード（Ｎ４）に接続され、第１イネーブル信号端子（ＥＭ１）の信号に応答して第２ノード（Ｎ２）と第４ノード（Ｎ４）との間に導通を生成し、第１イネーブル信号端子（ＥＭ１）の信号に応答して第１電源端子（ＶＤＤ）と第４ノード（Ｎ４）との間に導通を生成する。電圧安定化回路（０３）は、第４ノード（Ｎ４）、第２イネーブル信号端子（ＥＭ２）および基準電圧端子（Ｖｒｅｆ）に接続され、第２イネーブル信号端子（ＥＭ２）の信号に応答して基準電圧端子（Ｖｒｅｆ）の信号を第４ノード（Ｎ４）に伝送するように構成される。第１記憶回路（０４）は、第１ノード（Ｎ１）と第４ノード（Ｎ４）との間に接続され、第１ノード（Ｎ１）と第４ノード（Ｎ４）の電荷を蓄積するように構成される。
【特許請求の範囲】
【請求項1】
第１ノード、第２ノードおよび第３ノードに接続され、前記第１ノードの信号に基づいて前記第２ノードを介して前記第３ノードに駆動電流を供給するように構成された駆動回路と、第１イネーブル信号端子、前記第２ノード、第１電源端子および第４ノードに接続され、前記第１イネーブル信号端子の信号に応答して前記第２ノードと前記第４ノードとの間に導通を生成し、前記第１イネーブル信号端子の信号に応答して前記第１電源端子と前記第４ノードとの間に導通を生成するように構成された制御回路と、
前記第４ノード、第２イネーブル信号端子および基準電圧端子に接続され、前記第２イネーブル信号端子の信号に応答して前記基準電圧端子の信号を前記第４ノードに伝送するように構成された電圧安定化回路と、
前記第１ノードと前記第４ノードとの間に接続され、前記第１ノードと前記第４ノードの電荷を蓄積するように構成された第１記憶回路と、
を備える画素駆動回路。
【請求項2】
前記第１イネーブル信号端子の信号の極性と、前記第２イネーブル信号端子の信号の極性とは逆極性である請求項１に記載の画素駆動回路。
【請求項3】
前記制御回路は、前記第３ノード、第５ノードおよび第１イネーブル信号端子にさらに接続され、前記制御回路は、前記第１イネーブル信号端子の信号に応答して前記第３ノードと前記第５ノードとの間に導通を生成するようにさらに構成され、前記画素駆動回路は、
初期信号端子および第５ノードに接続され、少なくとも１つの制御信号に応答して前記初期信号端子の信号を前記第５ノードに伝送するように構成された第１リセット回路をさらに備える
請求項１に記載の画素駆動回路。
【請求項4】
前記第１リセット回路は、前記第２イネーブル信号端子にさらに接続され、前記第１リセット回路は、前記第２イネーブル信号端子の信号に応答して前記初期信号端子の信号を前記第５ノードに伝送するように構成される請求項３に記載の画素駆動回路。
【請求項5】
前記駆動回路は、第１電極が前記第２ノードに接続され、第２電極が前記第３ノードに接続され、ゲート電極が前記第１ノードに接続される駆動トランジスタを含み、
前記制御回路は、
第１電極が前記第２ノードに接続され、第２電極が前記第４ノードに接続され、ゲート電極が前記第１イネーブル信号端子に接続される第５トランジスタと、
第１電極が前記第４ノードに接続され、第２電極が前記第１電源端子に接続され、ゲート電極が前記第１イネーブル信号端子に接続される第８トランジスタと、
第１電極が前記第５ノードに接続され、第２電極が前記第３ノードに接続され、ゲート電極が前記第１イネーブル信号端子に接続される第６トランジスタと、を含み、
前記電圧安定化回路は、
第１電極が前記基準電圧端子に接続され、第２電極が前記第４ノードに接続され、ゲート電極が前記第２イネーブル信号端子に接続される第３トランジスタを含み、
前記第１記憶回路は、前記第１ノードと前記第４ノードとの間に接続された第１キャパシタを含み、
前記第１リセット回路は、
第１電極が前記初期信号端子に接続され、第２電極が前記第５ノードに接続され、ゲート電極が前記第２イネーブル信号端子に接続される第７トランジスタを含む
請求項４に記載の画素駆動回路。
【請求項6】
前記第２ノードおよびデータ信号端子に接続され、少なくとも１つの制御信号に応答して前記データ信号端子の信号を前記第２ノードに伝送するように構成されたデータ書込回路と、前記第３ノードおよび第１ノードに接続され、少なくとも１つの制御信号に応答して前記第１ノードと前記第３ノードとの間に導通を生成するように構成される補償回路と、をさらに備える
請求項１に記載の画素駆動回路。
【請求項7】
前記データ書込回路は、第１ゲート駆動信号端子にさらに接続され、前記データ書込回路は、前記第１ゲート駆動信号端子の信号に応答して前記データ信号端子の信号を前記第２ノードに伝送するように構成され、前記補償回路は、前記第１ゲート駆動信号端子にさらに接続され、前記補償回路は、前記第１ゲート駆動信号端子の信号に応答して前記第１ノードと前記第３ノードとの間に導通を生成するように構成される
請求項６に記載の画素駆動回路。
【請求項8】
前記データ書込回路は、前記第２イネーブル信号端子にさらに接続され、前記データ書込回路は、前記第２イネーブル信号端子の信号に応答して前記データ信号端子の信号を前記第２ノードに伝送するように構成され、前記補償回路は、前記第２イネーブル信号端子にさらに接続され、前記補償回路は、前記第２イネーブル信号端子の信号に応答して前記第１ノードと前記第３ノードとの間に導通を生成するように構成される
請求項６に記載の画素駆動回路。
【請求項9】
前記第１ノード、初期信号端子およびリセット信号端子に接続され、前記リセット信号端子の信号に応答して前記初期信号端子の信号を前記第１ノードに伝送するように構成された第２リセット回路をさらに備える請求項７に記載の画素駆動回路。
【請求項10】
前記データ書込回路は、第１電極が前記データ信号端子に接続され、第２電極が前記第２ノードに接続され、ゲート電極が前記第１ゲート駆動信号端子に接続される第４トランジスタを含み、
前記補償回路は、
第１電極が前記第１ノードに接続され、第２電極が前記第３ノードに接続され、ゲート電極が前記第１ゲート駆動信号端子に接続される第２トランジスタを含み、
前記第２リセット回路は、
第１電極が前記初期信号端子に接続され、第２電極が前記第１ノードに接続され、ゲート電極が前記リセット信号端子に接続される第１トランジスタを含む
請求項９に記載の画素駆動回路。
【請求項11】
前記第２ノードに接続され、第２ノードの電荷を蓄積するように構成された第２記憶回路をさらに備え、前記データ書込回路は、第１ゲート駆動信号端子にさらに接続され、前記データ書込回路は、前記第１ゲート駆動信号端子の信号に応答して前記データ信号端子の信号を前記第２ノードに伝送するように構成され、
前記補償回路は、第２ゲート駆動信号端子にさらに接続され、前記補償回路は、前記第２ゲート駆動信号端子の信号に応答して前記第１ノードと前記第３ノードとの間に導通を生成するように構成される
請求項６に記載の画素駆動回路。
【請求項12】
前記第１ノードおよび初期信号端子に接続され、少なくとも１つの制御信号に応答して前記初期信号端子の信号を前記第１ノードに伝送するように構成された第２リセット回路をさらに備える、請求項１１に記載の画素駆動回路。
【請求項13】
前記第２リセット回路は、リセット信号端子、第１ゲート駆動信号端子および第６ノードにさらに接続され、前記リセット信号端子の信号に応答して前記初期信号端子と前記第６ノードとの間に導通を生成し、前記第１ゲート駆動信号端子の信号に応答して前記第６ノードと前記第１ノードとの間に導通を生成するように構成される請求項１２に記載の画素駆動回路。
【請求項14】
前記データ書込回路は、第１電極が前記データ信号端子に接続され、第２電極が前記第２ノードに接続され、ゲート電極が前記第１ゲート駆動信号端子に接続される第４トランジスタを含み、
前記補償回路は、
第１電極が前記第１ノードに接続され、第２電極が前記第３ノードに接続され、ゲート電極が前記第２ゲート駆動信号端子に接続される第２トランジスタを含み、
前記第２リセット回路は、
第１電極が前記初期信号端子に接続され、第２電極が前記第６ノードに接続され、ゲート電極が前記リセット信号端子に接続される第１トランジスタと、
第１電極が前記第６ノードに接続され、第２電極が前記第１ノードに接続され、ゲート電極が前記第１ゲート駆動信号端子に接続される第９トランジスタと、を含み、
前記第２記憶回路は、前記第２ノードと前記第４ノードとの間に接続された第２キャパシタを含む
請求項１３に記載の画素駆動回路。
【請求項15】
請求項１～１４のいずれかに記載の画素駆動回路を駆動するための画素駆動回路の駆動方法であって、前記駆動方法は、少なくとも閾値補償段階において、第１イネーブル信号端子に無効レベルを入力し、第２イネーブル信号端子に有効レベルを入力することと、
発光段階において、第１イネーブル信号端子に有効レベルを入力し、第２イネーブル信号端子に無効レベルを入力することを含む、
画素駆動回路の駆動方法。
【請求項16】
請求項９または１０に記載の画素駆動回路を駆動するための画素駆動回路の駆動方法であって、前記駆動方法は、リセット段階において、リセット信号端子および第２イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子および第１イネーブル信号端子に無効レベルを入力することと、
閾値補償段階において、第１ゲート駆動信号端子および第２イネーブル信号端子に有効レベルを入力し、リセット信号端子および第１イネーブル信号端子に無効レベルを入力することと、
発光段階において、第１イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子、リセット信号端子および第２イネーブル信号端子に無効レベルを入力することを含む
画素駆動回路の駆動方法。
【請求項17】
請求項１３または１４に記載の画素駆動回路を駆動するための画素駆動回路の駆動方法であって、前記駆動方法は、第１リセット段階において、リセット信号端子および第２イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子、第１イネーブル信号端子および第２ゲート駆動信号端子に無効レベルを入力することと、
第２リセット段階において、リセット信号端子、第２イネーブル信号端子および第１ゲート駆動信号端子に有効レベルを入力し、第１イネーブル信号端子および第２ゲート駆動信号端子に無効レベルを入力することと、
第１閾値補償段階において、第１ゲート駆動信号端子、第２イネーブル信号端子および第２ゲート駆動信号端子に有効レベルを入力し、リセット信号端子および第１イネーブル信号端子に無効レベルを入力することと、
第２閾値補償段階において、第２イネーブル信号端子および第２ゲート駆動信号端子に有効レベルを入力し、第１ゲート駆動信号端子、リセット信号端子および第１イネーブル信号端子に無効レベルを入力することと、
発光段階において、第１イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子、第２ゲート駆動信号端子、リセット信号端子および第２イネーブル信号端子に無効レベルを入力することを含む、
画素駆動回路の駆動方法。
【請求項18】
請求項１～１４のいずれかに記載の画素駆動回路を含む表示パネル。
【請求項19】
画素駆動回路を含む表示パネルであって、前記画素駆動回路は、駆動トランジスタと、
第１電極が前記駆動トランジスタの第１電極に接続され、ゲート電極が第１イネーブル信号線に接続される第５トランジスタと、
第１電極が前記第５トランジスタの第２電極に接続され、第２電極が電源線に接続され、ゲート電極が前記第１イネーブル信号線に接続される第８トランジスタと、
第１電極が基準電圧線に接続され、第２電極が前記第５トランジスタの第２電極に接続され、ゲート電極が第２イネーブル信号線に接続される第３トランジスタと、
前記駆動トランジスタのゲート電極と第１電極との間に接続される第１キャパシタと、
を含む表示パネル。
【請求項20】
前記表示パネルは、ベース基板と、
前記ベース基板の一側に配置された活性層であって、第１０活性部、第３活性部、第５活性部、第８活性部および第１１活性部を含み、前記第１１活性部は、前記第３活性部、第５活性部および第８活性部にそれぞれ接続され、前記第１０活性部は、前記第１１活性部から離れた前記第５活性部の一端に接続される活性層と、
前記ベース基板から離れた前記活性層の一側に配置された第１導電層であって、前記第１イネーブル信号線、第２イネーブル信号線、第１０導電部および第８導電部を含む第１導電層と、
前記ベース基板から離れた前記第１導電層の一側に配置された第２導電層であって、第１１導電部を含み、前記ベース基板上の前記第１１導電部の正投影は、前記ベース基板上の前記第１０導電部の正投影と少なくとも部分的に重なっており、前記第１１導電部は、前記第１キャパシタの第２電極を形成するために用いられる第２導電層と、
前記ベース基板から離れた前記第２導電層の一側に配置された第３導電層であって、第１接続部を含み、前記第１接続部はビアを介して前記第１１活性部および前記第１１導電部にそれぞれ接続される第３導電層と、を含み、
ここで、前記第１０活性部は前記駆動トランジスタのチャネル領域を形成するために用いられ、前記第３活性部は前記第３トランジスタのチャネル領域を形成するために用いられ、前記第５活性部は前記第５トランジスタのチャネル領域を形成するために用いられ、前記第８活性部は前記第８トランジスタのチャネル領域を形成するために用いられ、
前記ベース基板上の前記第１０導電部の正投影は、前記ベース基板上の前記第１０活性部の正投影を覆い、前記第１０導電部は前記駆動トランジスタのゲート電極と前記第１キャパシタの第１電極を形成するために用いられ、
前記ベース基板上の前記第１イネーブル信号線の正投影は第１方向に沿って延び、前記ベース基板上の第１イネーブル信号線の正投影は前記ベース基板上の前記第５活性部の正投影を覆い、前記第１イネーブル信号線の一部は、前記第５トランジスタのゲート電極を形成するために用いられ、
前記ベース基板上の前記第２イネーブル信号線の正投影は前記第１方向に沿って延び、前記ベース基板上の第２イネーブル信号線の正投影は前記ベース基板上の前記第３活性部の正投影を覆い、前記第２イネーブル信号線の一部は、前記第３トランジスタのゲート電極を形成するために用いられ、
前記第８導電部は前記第１イネーブル信号線に接続され、前記ベース基板上の前記第８導電部の正投影は前記ベース基板上の前記第８活性部の正投影を覆い、前記第８導電部は、前記第８トランジスタのゲート電極を形成するために用いられる
請求項１９に記載の表示パネル。
【請求項21】
前記活性層は、前記第１１活性部から離れた前記第８活性部の一端に接続された第１２活性部と、
前記第１１活性部から離れた前記第３活性部の一端に接続された第１３活性部と、をさらに含み、
前記第３導電層は、
前記ベース基板上の正投影が前記第１方向に沿って延び、ビアを介して前記第１３活性部に接続される基準電圧線をさらに含み、
前記表示パネルは、前記ベース基板から離れた前記第３導電層の一側に配置された第４導電層をさらに含み、前記第４導電層は前記電源線を含み、前記ベース基板上の前記電源線の正投影は第２方向に沿って延び、前記第１方向は第２方向と交差し、前記電源線はビアを介して前記第１２活性部に接続される
請求項２０に記載の表示パネル。
【請求項22】
前記画素駆動回路は、第２トランジスタと第４トランジスタとをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続され、ゲート電極が第１ゲート線に接続され、前記第４トランジスタは第１電極がデータ線に接続され、第２電極が前記駆動トランジスタの第１電極に接続され、ゲート電極が前記第１ゲート線に接続され、
前記画素駆動回路は複数であり、複数の前記画素駆動回路は、前記第１方向に離間する第１画素駆動回路および第２画素駆動回路を含み、
前記第１導電層は、第４導電部をさらに含み、前記第４導電部の一部は、前記第１画素駆動回路における第２トランジスタのゲート電極を形成するために用いられ、前記第４導電部の他の部分は、前記第２画素駆動回路における第４トランジスタのゲート電極を形成するために用いられ、
前記第４導電部は複数であり、前記ベース基板上の複数の前記第４導電部の正投影は前記第１方向に離間され、
前記第３導電層は、前記第１ゲート線をさらに含み、前記ベース基板上の前記第１ゲート線の正投影は前記第１方向に沿って延び、前記第１ゲート線はビアを介して前記第１方向に離間されている複数の第４導電部にそれぞれ接続され、
前記第３導電層のシート抵抗は、前記第１導電層のシート抵抗よりも小さい
請求項２１に記載の表示パネル。
【請求項23】
前記画素駆動回路は、第４トランジスタをさらに含み、前記第４トランジスタは第１電極がデータ線に接続され、第２電極が前記駆動トランジスタの第１電極に接続され、前記活性層は、前記第１０導電部に接続された第１４活性部をさらに含み、
前記第２導電層は、前記第１１導電部に接続された第１２導電部をさらに含み、前記ベース基板上の前記第１２導電部の正投影は前記第２方向に沿って延びるとともに、前記ベース基板上の前記第１２導電部の正投影の少なくとも一部は、前記ベース基板上の前記第１４活性部の正投影と前記ベース基板上の前記データ線の正投影との間に位置する
請求項２１に記載の表示パネル。
【請求項24】
前記画素駆動回路は、第２トランジスタをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続され、前記画素駆動回路は複数であり、複数の前記画素駆動回路は、前記第１方向に離間する第１画素駆動回路および第２画素駆動回路を含み、
前記第１導電層は、第４導電部をさらに含み、前記第４導電部の一部は、前記第１画素駆動回路における第２トランジスタのゲート電極を形成するために用いられ、前記第４導電部の他の部分は、前記第２画素駆動回路における第４トランジスタのゲート電極を形成するために用いられ、
前記第４導電部は複数であり、前記ベース基板上の複数の前記第４導電部の正投影は前記第１方向に離間され、
前記ベース基板上の前記第１２導電部の正投影は、前記第１方向に隣接する２つの前記第４導電部の前記ベース基板上の正投影の間に位置する
請求項２３に記載の表示パネル。
【請求項25】
前記活性層は、前記第１０導電部に接続された第１４活性部をさらに含み、前記ベース基板上の前記電源線の正投影は、前記ベース基板上の前記第１４活性部の正投影と少なくとも部分的に重なる
請求項２１に記載の表示パネル。
【請求項26】
前記活性層は、第１４活性部をさらに含み、前記第３導電層は第２接続部をさらに含み、前記第２接続部はビアを介して前記第１０導電部および前記第１４活性部にそれぞれ接続され、前記ベース基板上の前記電源線の正投影は、前記ベース基板上の前記第２接続部の正投影と少なくとも部分的に重なる
請求項２１に記載の表示パネル。
【請求項27】
前記表示パネルは発光部をさらに備え、前記画素駆動回路は前記発光部の第１電極に接続され、前記画素駆動回路は第１トランジスタと第７トランジスタとをさらに含み、前記第１トランジスタは第１電極が第１初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続され、前記第７トランジスタは第１電極が第２初期信号線に接続され、第２電極が前記発光部の第１電極に接続され、前記活性層は、
前記第１トランジスタのチャネル領域を形成するために用いられる第１活性部と、
前記第７トランジスタのチャネル領域を形成するために用いられる第７活性部と、
前記第１０活性部から離れた前記第１活性部の一端に接続された第１初期信号線と、
前記第１０活性部から離れた前記第７活性部の一端に接続された第２初期信号線と、をさらに含む
請求項２１に記載の表示パネル。
【請求項28】
前記画素駆動回路は、第１トランジスタをさらに含み、前記第１トランジスタは第１電極が第１初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続され、ゲート電極がリセット線に接続され、前記第１導電層は複数の第１導電部をさらに含み、前記ベース基板上の複数の前記第１導電部の正投影は前記第１方向に離間され、前記第１導電部の一部は前記第１トランジスタのゲート電極を形成するために用いられ、
前記第３導電層は前記リセット線をさらに含み、前記ベース基板上の前記リセット線の正投影は前記第１方向に沿って延び、前記リセット線はビアを介して前記第１方向に離れている複数の前記第１導電部にそれぞれ接続され、
前記第３導電層のシート抵抗は、前記第１導電層のシート抵抗よりも小さい
請求項２１に記載の表示パネル。
【請求項29】
前記画素駆動回路は、第４トランジスタと第９トランジスタとをさらに備え、前記第４トランジスタは第１電極がデータ線に接続され、第２電極が前記駆動トランジスタの第１電極に接続され、ゲート電極が第１ゲート線に接続され、前記第９トランジスタは第１電極が初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続され、ゲート電極が前記第１ゲート線に接続され、前記第１導電層は複数の第９導電部をさらに含み、前記ベース基板上の複数の第９導電部の正投影は前記第１方向に離間され、前記第９導電部の一部は前記第４トランジスタのゲート電極を形成するために用いられ、前記第９導電部の他の部分は、同一の画素駆動回路における前記第９トランジスタのゲート電極を形成するために用いられ、
前記第３導電層は前記第１ゲート線をさらに含み、前記ベース基板上の前記第１ゲート線の正投影は前記第１方向に沿って延び、前記第１ゲート線はビアを介して前記第１方向に離れている複数の前記第９導電部にそれぞれ接続され、
前記第３導電層のシート抵抗は、前記第１導電層のシート抵抗よりも小さい
請求項２１に記載の表示パネル。
【請求項30】
前記画素駆動回路は第２トランジスタをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続され、ゲート電極が第２ゲート線に接続され、前記第１導電層は複数の第２導電部をさらに含み、前記ベース基板上の複数の前記第２導電部の正投影は前記第１方向に離間され、前記第２導電部は前記第２トランジスタのゲート電極を形成するために用いられ、
前記第３導電層は前記第２ゲート線をさらに含み、前記ベース基板上の前記第２ゲート線の正投影は前記第１方向に沿って延び、前記第２ゲート線はビアを介して前記第１方向に離れている複数の前記第２導電部にそれぞれ接続される
請求項２９に記載の表示パネル。
【請求項31】
前記画素駆動回路は第２キャパシタをさらに含み、前記第２キャパシタの第１電極は、前記第５トランジスタの第２電極に接続され、前記第２キャパシタの第２電極は、前記駆動トランジスタの第１電極に接続され、前記活性層は第１６活性部をさらに含み、前記第１６活性部は前記第１１活性部から離れた前記第５活性部の一端に接続され、前記第１６活性部は前記第２キャパシタの第２電極を形成するために用いられ、
前記第２導電層は、前記第１１導電部に接続された第１４導電部をさらに含み、前記ベース基板上の前記第１４導電部の正投影は、前記ベース基板上の前記第１６活性部の正投影と少なくとも部分的に重なっており、前記第１４導電部は、前記第２キャパシタの第１電極を形成するために用いられる
請求項２９に記載の表示パネル。
【請求項32】
前記活性層は、前記第１１活性部から離れた前記第８活性部の一端に接続された第１２活性部と、
前記第１１活性部から離れた前記第３活性部の一端に接続された第１３活性部と、をさらに含み、
前記第３導電層は電源線をさらに含み、前記ベース基板上の前記電源線の正投影は第２方向に沿って延び、前記第２方向は前記第１方向と交差し、前記電源線はビアを介して前記第１２活性部に接続され、
前記表示パネルは第４導電層をさらに含み、前記第４導電層は、前記ベース基板から離れた前記第３導電層の一側に配置され、前記第４導電層は前記基準電圧線を含み、前記基準電圧線はビアを介して前記第１３活性部に接続される
請求項２０に記載の表示パネル。
【請求項33】
前記画素駆動回路は第１トランジスタをさらに含み、前記第１トランジスタは第１電極が初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続され、前記活性層は、
前記第１トランジスタの第１チャネル領域を形成するために用いられる第１サブ活性部と、
前記第１トランジスタの第２チャネル領域を形成するために用いられる第２サブ活性部と、
前記第１サブ活性部と第２サブ活性部との間に接続された第３サブ活性部と、をさらに含み、
前記ベース基板上の前記電源線の正投影は、前記ベース基板上の前記第３サブ活性部の正投影と少なくとも部分的に重なる
請求項３２に記載の表示パネル。
【請求項34】
前記画素駆動回路は第２トランジスタをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続され、前記活性層は、
前記第２トランジスタのチャネル領域を形成するために用いられる第４サブ活性部と、
前記第２トランジスタのチャネル領域を形成するために用いられる第５サブ活性部と、
前記第４サブ活性部と前記第５サブ活性部の間に接続された第６サブ活性部と、をさらに含み、
前記第４導電層は、前記基準電圧線に接続された第１７導電部をさらに含み、
前記表示パネルは、前記第１方向に隣接して配置された第１画素駆動回路と第２画素駆動回路とを含み、
前記第１画素駆動回路における第１７導電部の前記ベース基板上の正投影は、前記第２画素駆動回路における第６サブ活性部の前記ベース基板上の正投影と少なくとも部分的に重なる
請求項３２に記載の表示パネル。
【請求項35】
前記表示パネルは発光部をさらに備え、前記画素駆動回路は前記発光部の第１電極に接続され、前記画素駆動回路は第１トランジスタと第７トランジスタとをさらに含み、前記第１トランジスタは第１電極が初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続され、前記第７トランジスタは第１電極が前記初期信号線に接続され、第２電極が前記発光部の第１電極に接続され、前記画素駆動回路は複数であり、複数の前記画素駆動回路は第２方向に隣接する第３画素駆動回路および第４画素駆動回路を含み、前記第１方向は前記第２方向と交差し、
前記活性層は、
前記第１トランジスタのチャネル領域を形成するために用いられる第１活性部と、
前記第７トランジスタのチャネル領域を形成するために用いられる第７活性部と、
前記第３画素駆動回路における第１活性部と前記第４画素駆動回路における第７活性部との間に接続される第１５活性部と、をさらに含み、
前記表示パネルは第４導電層をさらに含み、前記第４導電層は前記初期信号線を含み、前記ベース基板上の前記初期信号線の正投影は前記第２方向に沿って延び、前記初期信号線はビアを介して前記第１５活性部に接続される
請求項２０に記載の表示パネル。
【請求項36】
前記活性層は、前記第１０導電部に接続された第１４活性部をさらに含み、前記初期信号線は、第１サブ初期信号線を含み、前記ベース基板上の前記第１サブ初期信号線の正投影は、前記ベース基板上の前記第１４活性部の正投影と少なくとも部分的に重なる
請求項３５に記載の表示パネル。
【請求項37】
前記活性層は、第１４活性部をさらに含み、前記第３導電層は第２接続部をさらに含み、前記第２接続部はビアを介して前記第１０導電部および前記第１４活性部にそれぞれ接続され、
前記初期信号線は第１サブ初期信号線をさらに含み、前記ベース基板上の前記第１サブ初期信号線の正投影は、前記ベース基板上の前記第２接続部の正投影と少なくとも部分的に重なる
請求項３５に記載の表示パネル。
【請求項38】
前記初期信号線は第２サブ初期信号線をさらに含み、前記第２サブ初期信号線は前記第１サブ初期信号線に接続され、前記ベース基板上の前記第２サブ初期信号線の正投影は、前記ベース基板上の前記電源線の正投影と少なくとも部分的に重なる請求項３６または３７に記載の表示パネル。
【請求項39】
前記画素駆動回路は第１トランジスタと第４トランジスタとをさらに含み、前記第１トランジスタは第１電極が初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続され、ゲート電極がリセット信号線に接続され、前記第４トランジスタは第１電極がデータ線に接続され、第２電極が前記駆動トランジスタの第１電極に接続され、前記活性層は、前記第１０導電部に接続された第１４活性部をさらに含み、
前記第２導電層は、
前記ベース基板上の正投影が前記第１方向に沿って延びる前記リセット信号線と、
前記リセット信号線に接続された第１３導電部であって、前記ベース基板上の正投影が、前記ベース基板上の前記第１４活性部の正投影と前記ベース基板上の前記データ線の正投影との間に位置する第１３導電部と、をさらに含む
請求項３５に記載の表示パネル。
【請求項40】
前記第１５活性部は複数であり、前記活性層は活性線をさらに含み、前記ベース基板上の前記活性線の正投影は前記第１方向に沿って延び、前記活性線は前記第１方向に離れている複数の前記第１５活性部に接続される
請求項３５に記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示技術分野に関し、より詳しくは画素駆動回路、画素駆動回路の駆動方法および表示パネルに関する。
【背景技術】
【0002】
表示パネルは、通常、画素駆動回路を介して発光部に駆動電流を供給して発光部を発光駆動する。関連技術において、画素駆動回路が出力する駆動電流は電源線の電圧に関係する。しかしながら、表示パネル上の異なる位置における電源線の電圧降下が異なるため、表示パネルが表示ムラを生じる。
【0003】
なお、上記背景技術の部分に開示された情報は、本開示の背景に対する理解を深めるためのものであり、当業者に周知の従来技術を構成しない情報を含むことができることに留意する。
【発明の概要】
【課題を解決するための手段】
【0004】
本開示の一態様によれば、画素駆動回路が提供され、第１ノード、第２ノードおよび第３ノードに接続され、前記第１ノードの信号に基づいて前記第２ノードを介して前記第３ノードに駆動電流を供給するように構成された駆動回路と、第１イネーブル信号端子、前記第２ノード、第１電源端子および第４ノードに接続され、前記第１イネーブル信号端子の信号に応答して前記第２ノードと前記第４ノードとの間に導通を生成し、前記第１イネーブル信号端子の信号に応答して前記第１電源端子と前記第４ノードとの間に導通を生成するように構成された制御回路と、前記第４ノード、第２イネーブル信号端子および基準電圧端子に接続され、前記第２イネーブル信号端子の信号に応答して前記基準電圧端子の信号を前記第４ノードに伝送するように構成された電圧安定化回路と、前記第１ノードと前記第４ノードとの間に接続され、前記第１ノードと前記第４ノードの電荷を蓄積するように構成された第１記憶回路と、を備える。
【0005】
本開示の一実施形態において、前記第１イネーブル信号端子の信号の極性と、前記第２イネーブル信号端子の信号の極性とは逆極性である。
【0006】
本開示の一実施形態において、前記制御回路は、前記第３ノード、第５ノードおよび第１イネーブル信号端子にさらに接続され、前記制御回路は、前記第１イネーブル信号端子の信号に応答して前記第３ノードと前記第５ノードとの間に導通を生成するようにさらに構成される。前記画素駆動回路は、初期信号端子および第５ノードに接続され、少なくとも１つの制御信号に応答して前記初期信号端子の信号を前記第５ノードに伝送するように構成された第１リセット回路をさらに備える。
【0007】
本開示の一実施形態において、前記第１リセット回路は、前記第２イネーブル信号端子にさらに接続され、前記第１リセット回路は、前記第２イネーブル信号端子の信号に応答して前記初期信号端子の信号を前記第５ノードに伝送するように構成される。
【0008】
本開示の一実施形態において、前記駆動回路は、第１電極が前記第２ノードに接続され、第２電極が前記第３ノードに接続され、ゲート電極が前記第１ノードに接続される駆動トランジスタを含む。前記制御回路は、第１電極が前記第２ノードに接続され、第２電極が前記第４ノードに接続され、ゲート電極が前記第１イネーブル信号端子に接続される第５トランジスタと、第１電極が前記第４ノードに接続され、第２電極が前記第１電源端子に接続され、ゲート電極が前記第１イネーブル信号端子に接続される第８トランジスタと、第１電極が前記第５ノードに接続され、第２電極が前記第３ノードに接続され、ゲート電極が前記第１イネーブル信号端子に接続される第６トランジスタと、を含む。前記電圧安定化回路は、第１電極が前記基準電圧端子に接続され、第２電極が前記第４ノードに接続され、ゲート電極が前記第２イネーブル信号端子に接続される第３トランジスタを含む。前記第１記憶回路は、前記第１ノードと前記第４ノードとの間に接続された第１キャパシタを含み、前記第１リセット回路は、第１電極が前記初期信号端子に接続され、第２電極が前記第５ノードに接続され、ゲート電極が前記第２イネーブル信号端子に接続される第７トランジスタを含む。
【0009】
本開示の一実施形態において、前記画素駆動回路は、前記第２ノードおよびデータ信号端子に接続され、少なくとも１つの制御信号に応答して前記データ信号端子の信号を前記第２ノードに伝送するように構成されたデータ書込回路と、前記第３ノードおよび第１ノードに接続され、少なくとも１つの制御信号に応答して前記第１ノードと前記第３ノードとの間に導通を生成するように構成される補償回路と、をさらに備える。
【0010】
本開示の一実施形態において、前記データ書込回路は、第１ゲート駆動信号端子にさらに接続され、前記データ書込回路は、前記第１ゲート駆動信号端子の信号に応答して前記データ信号端子の信号を前記第２ノードに伝送するように構成され、前記補償回路は、前記第１ゲート駆動信号端子にさらに接続され、前記補償回路は、前記第１ゲート駆動信号端子の信号に応答して前記第１ノードと前記第３ノードとの間に導通を生成するように構成される。
【0011】
本開示の一実施形態において、前記データ書込回路は、前記第２イネーブル信号端子にさらに接続され、前記データ書込回路は、前記第２イネーブル信号端子の信号に応答して前記データ信号端子の信号を前記第２ノードに伝送するように構成され、前記補償回路は、前記第２イネーブル信号端子にさらに接続され、前記補償回路は、前記第２イネーブル信号端子の信号に応答して前記第１ノードと前記第３ノードとの間に導通を生成するように構成される。
【0012】
本開示の一実施形態において、前記画素駆動回路は、前記第１ノード、初期信号端子およびリセット信号端子に接続され、前記リセット信号端子の信号に応答して前記初期信号端子の信号を前記第１ノードに伝送するように構成された第２リセット回路をさらに備える。
【0013】
本開示の一実施形態において、前記データ書込回路は、第１電極が前記データ信号端子に接続され、第２電極が前記第２ノードに接続され、ゲート電極が前記第１ゲート駆動信号端子に接続される第４トランジスタを含む。前記補償回路は、第１電極が前記第１ノードに接続され、第２電極が前記第３ノードに接続され、ゲート電極が前記第１ゲート駆動信号端子に接続される第２トランジスタを含む。前記第２リセット回路は、第１電極が前記初期信号端子に接続され、第２電極が前記第１ノードに接続され、ゲート電極が前記リセット信号端子に接続される第１トランジスタを含む。
【0014】
本開示の一実施形態において、前記画素駆動回路は、前記第２ノードと前記第４ノードとの間に接続され、第２ノードと第４ノードの電荷を蓄積するように構成された第２記憶回路をさらに備える。前記データ書込回路は、第１ゲート駆動信号端子にさらに接続され、前記データ書込回路は、前記第１ゲート駆動信号端子の信号に応答して前記データ信号端子の信号を前記第２ノードに伝送するように構成され、前記補償回路は、第２ゲート駆動信号端子にさらに接続され、前記補償回路は、前記第２ゲート駆動信号端子の信号に応答して前記第１ノードと前記第３ノードとの間に導通を生成するように構成される。
【0015】
本開示の一実施形態において、前記画素駆動回路は、前記第１ノードおよび初期信号端子に接続され、少なくとも１つの制御信号に応答して前記初期信号端子の信号を前記第１ノードに伝送するように構成された第２リセット回路をさらに備える。
【0016】
本開示の一実施形態において、前記第２リセット回路は、リセット信号端子、第１ゲート駆動信号端子および第６ノードにさらに接続され、前記リセット信号端子の信号に応答して前記初期信号端子と前記第６ノードとの間に導通を生成するように構成され、前記第１ゲート駆動信号端子の信号に応答して前記第６ノードと前記第１ノードとの間に導通を生成するように構成される。
【0017】
本開示の一実施形態において、前記データ書込回路は、第１電極が前記データ信号端子に接続され、第２電極が前記第２ノードに接続され、ゲート電極が前記第１ゲート駆動信号端子に接続される第４トランジスタを含む。前記補償回路は、第１電極が前記第１ノードに接続され、第２電極が前記第３ノードに接続され、ゲート電極が前記第２ゲート駆動信号端子に接続される第２トランジスタを含む。前記第２リセット回路は、第１電極が前記初期信号端子に接続され、第２電極が前記第６ノードに接続され、ゲート電極が前記リセット信号端子に接続される第１トランジスタと、第１電極が前記第６ノードに接続され、第２電極が前記第１ノードに接続され、ゲート電極が前記第１ゲート駆動信号端子に接続される第９トランジスタと、を含む。前記第２記憶回路は、前記第２ノードと前記第４ノードとの間に接続された第２キャパシタを含む。
【0018】
本開示の一態様によれば、上述した画素駆動回路を駆動する画素駆動回路の駆動方法が提供され、前記駆動方法は、
少なくとも閾値補償段階において、第１イネーブル信号端子に無効レベルを入力し、第２イネーブル信号端子に有効レベルを入力することと、
発光段階において、第１イネーブル信号端子に有効レベルを入力し、第２イネーブル信号端子に無効レベルを入力することを含む。
少なくとも閾値補償段階において、第１イネーブル信号端子に無効レベルを入力し、第２イネーブル信号端子に有効レベルを入力することと、
発光段階において、第１イネーブル信号端子に有効レベルを入力し、第２イネーブル信号端子に無効レベルを入力することを含む。
【0019】
本開示の一態様によれば、上述した画素駆動回路を駆動する画素駆動回路の駆動方法が提供され、前記駆動方法は、
リセット段階において、リセット信号端子および第２イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子および第１イネーブル信号端子に無効レベルを入力することと、
閾値補償段階において、第１ゲート駆動信号端子および第２イネーブル信号端子に有効レベルを入力し、リセット信号端子および第１イネーブル信号端子に無効レベルを入力することと、
発光段階において、第１イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子、リセット信号端子および第２イネーブル信号端子に無効レベルを入力することを含む。
リセット段階において、リセット信号端子および第２イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子および第１イネーブル信号端子に無効レベルを入力することと、
閾値補償段階において、第１ゲート駆動信号端子および第２イネーブル信号端子に有効レベルを入力し、リセット信号端子および第１イネーブル信号端子に無効レベルを入力することと、
発光段階において、第１イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子、リセット信号端子および第２イネーブル信号端子に無効レベルを入力することを含む。
【0020】
本開示の一態様によれば、上述した画素駆動回路を駆動する画素駆動回路の駆動方法が提供され、前記駆動方法は、
第１リセット段階において、リセット信号端子および第２イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子、第１イネーブル信号端子および第２ゲート駆動信号端子に無効レベルを入力することと、
第２リセット段階において、リセット信号端子、第２イネーブル信号端子および第１ゲート駆動信号端子に有効レベルを入力し、第１イネーブル信号端子および第２ゲート駆動信号端子に無効レベルを入力することと、
第１閾値補償段階において、第１ゲート駆動信号端子、第２イネーブル信号端子および第２ゲート駆動信号端子に有効レベルを入力し、リセット信号端子および第１イネーブル信号端子に無効レベルを入力することと、
第２閾値補償段階において、第２イネーブル信号端子および第２ゲート駆動信号端子に有効レベルを入力し、第１ゲート駆動信号端子、リセット信号端子および第１イネーブル信号端子に無効レベルを入力することと、
発光段階において、第１イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子、第２ゲート駆動信号端子、リセット信号端子および第２イネーブル信号端子に無効レベルを入力することを含む。
第１リセット段階において、リセット信号端子および第２イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子、第１イネーブル信号端子および第２ゲート駆動信号端子に無効レベルを入力することと、
第２リセット段階において、リセット信号端子、第２イネーブル信号端子および第１ゲート駆動信号端子に有効レベルを入力し、第１イネーブル信号端子および第２ゲート駆動信号端子に無効レベルを入力することと、
第１閾値補償段階において、第１ゲート駆動信号端子、第２イネーブル信号端子および第２ゲート駆動信号端子に有効レベルを入力し、リセット信号端子および第１イネーブル信号端子に無効レベルを入力することと、
第２閾値補償段階において、第２イネーブル信号端子および第２ゲート駆動信号端子に有効レベルを入力し、第１ゲート駆動信号端子、リセット信号端子および第１イネーブル信号端子に無効レベルを入力することと、
発光段階において、第１イネーブル信号端子に有効レベルを入力し、第１ゲート駆動信号端子、第２ゲート駆動信号端子、リセット信号端子および第２イネーブル信号端子に無効レベルを入力することを含む。
【0021】
本開示の一態様によれば、上述した画素駆動回路を含む表示パネルが提供される。
【0022】
本開示の一態様によれば、画素駆動回路を含む表示パネルが提供され、前記画素駆動回路は、駆動トランジスタと、第１電極が前記駆動トランジスタの第１電極に接続され、ゲート電極が第１イネーブル信号線に接続される第５トランジスタと、第１電極が前記第５トランジスタの第２電極に接続され、第２電極が電源線に接続され、ゲート電極が前記第１イネーブル信号線に接続される第８トランジスタと、第１電極が基準電圧線に接続され、第２電極が前記第５トランジスタの第２電極に接続され、ゲート電極が第２イネーブル信号線に接続される第３トランジスタと、前記駆動トランジスタのゲート電極と第１電極との間に接続される第１キャパシタと、を含む。
【0023】
本開示の一実施形態において、前記表示パネルは、ベース基板と、前記ベース基板の一側に配置された活性層であって、第１０活性部、第３活性部、第５活性部、第８活性部および第１１活性部を含み、前記第１１活性部は、前記第３活性部、第５活性部および第８活性部にそれぞれ接続され、前記第１０活性部は、前記第１１活性部から離れた前記第５活性部の一端に接続される活性層と、前記ベース基板から離れた前記活性層の一側に配置された第１導電層であって、前記第１イネーブル信号線、第２イネーブル信号線、第１０導電部および第８導電部を含む第１導電層と、前記ベース基板から離れた前記第１導電層の一側に配置された第２導電層であって、第１１導電部を含み、前記ベース基板上の前記第１１導電部の正投影は、前記ベース基板上の前記第１０導電部の正投影と少なくとも部分的に重なっており、前記第１１導電部は、前記第１キャパシタの第２電極を形成するために用いられる第２導電層と、前記ベース基板から離れた前記第２導電層の一側に配置された第３導電層であって、第１接続部を含み、前記第１接続部はビアを介して前記第１１活性部および前記第１１導電部にそれぞれ接続される第３導電層と、を含み、ここで、前記第１０活性部は前記駆動トランジスタのチャネル領域を形成するために用いられ、前記第３活性部は前記第３トランジスタのチャネル領域を形成するために用いられ、前記第５活性部は前記第５トランジスタのチャネル領域を形成するために用いられ、前記第８活性部は前記第８トランジスタのチャネル領域を形成するために用いられ、前記ベース基板上の前記第１０導電部の正投影は、前記ベース基板上の第１０活性部の正投影を覆い、前記第１０導電部は前記駆動トランジスタのゲート電極と前記第１キャパシタの第１電極を形成するために用いられ、前記ベース基板上の前記第１イネーブル信号線の正投影は第１方向に沿って延び、前記ベース基板上の第１イネーブル信号線の正投影は前記ベース基板上の前記第５活性部の正投影を覆い、前記第１イネーブル信号線の一部は、前記第５トランジスタのゲート電極を形成するために用いられ、前記ベース基板上の前記第２イネーブル信号線の正投影は前記第１方向に沿って延び、前記ベース基板上の第２イネーブル信号線の正投影は前記ベース基板上の前記第３活性部の正投影を覆い、前記第２イネーブル信号線の一部は、前記第３トランジスタのゲート電極を形成するために用いられ、前記第８導電部は前記第１イネーブル信号線に接続され、前記ベース基板上の前記第８導電部の正投影は前記ベース基板上の前記第８活性部の正投影を覆い、前記第８導電部は、前記第８トランジスタのゲート電極を形成するために用いられる。
【0024】
本開示の一実施形態において、前記活性層は、前記第１１活性部から離れた前記第８活性部の一端に接続された第１２活性部と、前記第１１活性部から離れた前記第３活性部の一端に接続された第１３活性部と、をさらに含む。前記第３導電層は、前記ベース基板上の正投影が前記第１方向に沿って延び、ビアを介して前記第１３活性部に接続される基準電圧線をさらに含む。前記表示パネルは、前記ベース基板から離れた前記第３導電層の一側に配置された第４導電層をさらに含み、前記第４導電層は前記電源線を含み、前記ベース基板上の前記電源線の正投影は第２方向に沿って延び、前記第１方向と第２方向とは交差し、前記電源線はビアを介して前記第１２活性部に接続される。
【0025】
本開示の一実施形態において、前記画素駆動回路は、第２トランジスタと第４トランジスタとをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続され、ゲート電極が第１ゲート線に接続され、前記第４トランジスタは第１電極がデータ線に接続され、第２電極が前記駆動トランジスタの第１電極に接続され、ゲート電極が前記第１ゲート線に接続される。前記画素駆動回路は複数であり、複数の前記画素駆動回路は、前記第１方向に離間する第１画素駆動回路および第２画素駆動回路を含み、前記第１導電層は、第４導電部をさらに含み、前記第４導電部の一部は、前記第１画素駆動回路における第２トランジスタのゲート電極を形成するために用いられ、前記第４導電部の他の部分は、前記第２画素駆動回路における第４トランジスタのゲート電極を形成するために用いられ、前記第４導電部は複数であり、前記ベース基板上の複数の前記第４導電部の正投影は前記第１方向に離間され、前記第３導電層は、前記第１ゲート線をさらに含み、前記ベース基板上の前記第１ゲート線の正投影は前記第１方向に沿って延び、前記第１ゲート線はビアを介して前記第１方向に離間されている複数の第４導電部にそれぞれ接続され、ここで、前記第３導電層のシート抵抗は、前記第１導電層のシート抵抗よりも小さい。
【0026】
本開示の一実施形態において、前記画素駆動回路は、第２トランジスタと第４トランジスタをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続され、前記第４トランジスタは第１電極がデータ線に接続され、第２電極が前記駆動トランジスタの第１電極に接続される。前記活性層は、前記第２トランジスタのチャネル領域を形成するための第２活性部と、前記第２活性部に接続される第１４活性部とをさらに含み、前記第１４活性部は、前記第１０導電部に接続される。前記第２導電層は、前記第１１導電部に接続された第１２導電部をさらに含み、前記ベース基板上の前記第１２導電部の正投影は前記第２方向に沿って延びるとともに、前記ベース基板上の前記第１２導電部の正投影の少なくとも一部が、前記ベース基板上の前記第１４活性部の正投影と前記ベース基板上の前記データ線の正投影との間に位置する。
【0027】
本開示の一実施形態において、前記画素駆動回路は複数であり、複数の前記画素駆動回路は、前記第１方向に離間する第１画素駆動回路および第２画素駆動回路を含み、前記第１導電層は、第４導電部をさらに含み、前記第４導電部の一部は、前記第１画素駆動回路における第２トランジスタのゲート電極を形成するために用いられ、前記第４導電部の他の部分は、前記第２画素駆動回路における第４トランジスタのゲート電極を形成するために用いられ、前記第４導電部は複数であり、前記ベース基板上の複数の前記第４導電部の正投影は前記第１方向に離間され、前記ベース基板上の前記第１２導電部の正投影は、前記第１方向に隣接する２つの前記第４導電部の前記ベース基板上の正投影の間に位置する。
【0028】
本開示の一実施形態において、前記画素駆動回路は、第２トランジスタをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続され、前記活性層は、前記第２トランジスタのチャネル領域を形成するための第２活性部と、前記第２活性部に接続される第１４活性部とをさらに含み、前記第１４活性部は、前記第１０導電部に接続され、前記ベース基板上の前記電源線の正投影は、前記ベース基板上の前記第１４活性部の正投影と少なくとも部分的に重なる。
【0029】
本開示の一実施形態において、前記画素駆動回路は、第２トランジスタをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続される。前記活性層は、前記第２トランジスタのチャネル領域を形成するための第２活性部と、前記第２活性部に接続される第１４活性部とをさらに含み、前記第１４活性部は、前記第１０導電部に接続される。前記第３導電層は第２接続部をさらに含み、前記第２接続部はビアを介して前記第１０導電部および前記第１４活性部にそれぞれ接続され、前記ベース基板上の前記電源線の正投影は、前記ベース基板上の前記第２接続部の正投影と少なくとも部分的に重なる。
【0030】
本開示の一実施形態において、前記表示パネルは発光部をさらに備え、前記画素駆動回路は前記発光部の第１電極に接続され、前記画素駆動回路は第１トランジスタと第７トランジスタとをさらに含み、前記第１トランジスタは第１電極が第１初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続され、前記第７トランジスタは第１電極が第２初期信号線に接続され、第２電極が前記発光部の第１電極に接続される。前記活性層は、前記第１トランジスタのチャネル領域を形成するために用いられる第１活性部と、前記第７トランジスタのチャネル領域を形成するために用いられる第７活性部と、前記第１０活性部から離れた前記第１活性部の一端に接続された第１初期信号線と、前記第１０活性部から離れた前記第７活性部の一端に接続された第２初期信号線と、をさらに含む。
【0031】
本開示の一実施形態において、前記画素駆動回路は、第１トランジスタをさらに含み、前記第１トランジスタは第１電極が第１初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続され、ゲート電極がリセット線に接続され、前記第１導電層は複数の第１導電部をさらに含み、前記ベース基板上の複数の前記第１導電部の正投影は前記第１方向に離間され、前記第１導電部の一部は前記第１トランジスタのゲート電極を形成するために用いられ、前記第１導電部の他の部分は同一の前記画素駆動回路における前記第１トランジスタのゲート電極を形成するために用いられ、前記第３導電層は前記リセット線をさらに含み、前記ベース基板上の前記リセット線の正投影は前記第１方向に沿って延び、前記リセット線はビアを介して前記第１方向に離れている複数の前記第１導電部にそれぞれ接続され、前記第３導電層のシート抵抗は、前記第１導電層のシート抵抗よりも小さい。
【0032】
本開示の一実施形態において、前記画素駆動回路は、第４トランジスタと第９トランジスタとをさらに備え、前記第４トランジスタは第１電極がデータ線に接続され、第２電極が前記駆動トランジスタの第１電極に接続され、ゲート電極が第１ゲート線に接続され、前記第９トランジスタは第１電極が初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続され、ゲート電極が前記第１ゲート線に接続される。前記第１導電層は複数の第９導電部をさらに含み、前記ベース基板上の複数の第９導電部の正投影は前記第１方向に離間され、前記第９導電部の一部は前記第４トランジスタのゲート電極を形成するために用いられ、前記第９導電部の他の部分は、同一の画素駆動回路における前記第９トランジスタのゲート電極を形成するために用いられる。前記第３導電層は前記第１ゲート線をさらに含み、前記ベース基板上の前記第１ゲート線の正投影は前記第１方向に沿って延び、前記第１ゲート線はビアを介して前記第１方向に離れている複数の前記第９導電部にそれぞれ接続され、前記第３導電層のシート抵抗は、前記第１導電層のシート抵抗よりも小さい。
【0033】
本開示の一実施形態において、前記画素駆動回路は第２トランジスタをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続され、ゲート電極が第２ゲート線に接続される。前記第１導電層は複数の第２導電部をさらに含み、前記ベース基板上の複数の前記第２導電部の正投影は前記第１方向に離間され、前記第２導電部は前記第２トランジスタのゲート電極を形成するために用いられる。前記第３導電層は前記第２ゲート線をさらに含み、前記ベース基板上の前記第２ゲート線の正投影は前記第１方向に沿って延び、前記第２ゲート線はビアを介して前記第１方向に離れている複数の前記第２導電部にそれぞれ接続される。
【0034】
本開示の一実施形態において、前記活性層は、前記第１１活性部から離れた前記第８活性部の一端に接続された第１２活性部と、前記第１１活性部から離れた前記第３活性部の一端に接続された第１３活性部と、をさらに含む。前記第３導電層は電源線をさらに含み、前記ベース基板上の前記電源線の正投影は第２方向に沿って延び、前記第２方向は前記第１方向と交差し、前記電源線はビアを介して前記第１２活性部に接続される。前記表示パネルは第４導電層をさらに含み、前記第４導電層は、前記ベース基板から離れた前記第３導電層の一側に配置され、前記第４導電層は前記基準電圧線を含み、前記ベース基板上の前記基準電圧線の正投影は第２方向に延び、前記基準電圧線はビアを介して前記第１３活性部に接続される。
【0035】
本開示の一実施形態において、前記画素駆動回路は第１トランジスタをさらに含み、前記第１トランジスタは第１電極が初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続される。前記活性層は、前記第１トランジスタの第１チャネル領域を形成するために用いられる第１サブ活性部と、前記第１トランジスタの第２チャネル領域を形成するために用いられる第２サブ活性部と、前記第１サブ活性部と第２サブ活性部との間に接続された第３サブ活性部と、をさらに含む。前記ベース基板上の前記電源線の正投影は、前記ベース基板上の前記第３サブ活性部の正投影と少なくとも部分的に重なる。
【0036】
本開示の一実施形態において、前記画素駆動回路は第２トランジスタをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続され、前記活性層は、前記第２トランジスタのチャネル領域を形成するために用いられる第４サブ活性部と、前記第２トランジスタのチャネル領域を形成するために用いられる第５サブ活性部と、前記第４サブ活性部と前記第５サブ活性部の間に接続された第６サブ活性部と、をさらに含む。前記第４導電層は、前記基準電圧線に接続された第１７導電部をさらに含み、前記表示パネルは、前記第１方向に隣接して配置された第１画素駆動回路と第２画素駆動回路とを含み、前記第１画素駆動回路における第１７導電部の前記ベース基板上の正投影は、前記第２画素駆動回路における第６サブ活性部の前記ベース基板上の正投影と少なくとも部分的に重なる。
【0037】
本開示の一実施形態において、前記表示パネルは発光部をさらに備え、前記画素駆動回路は前記発光部の第１電極に接続され、前記画素駆動回路は第１トランジスタと第７トランジスタとをさらに含み、前記第１トランジスタは第１電極が初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続され、前記第７トランジスタは第１電極が前記初期信号線に接続され、第２電極が前記発光部の第１電極に接続される。前記画素駆動回路は複数であり、複数の前記画素駆動回路は第２方向に隣接する第３画素駆動回路および第４画素駆動回路を含み、前記第１方向は前記第２方向と交差する。前記活性層は、前記第１トランジスタのチャネル領域を形成するために用いられる第１活性部と、前記第７トランジスタのチャネル領域を形成するために用いられる第７活性部と、前記第３画素駆動回路における第１活性部と前記第４画素駆動回路における第７活性部との間に接続される第１５活性部と、をさらに含む。前記表示パネルは第４導電層をさらに含み、前記第４導電層は前記初期信号線を含み、前記ベース基板上の前記初期信号線の正投影は前記第２方向に沿って延び、前記初期信号線はビアを介して前記第１５活性部に接続される。
【0038】
本開示の一実施形態において、前記画素駆動回路は、第２トランジスタをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続される。前記活性層は、前記第２トランジスタのチャネル領域を形成するための第２活性部と、前記第２活性部に接続される第１４活性部とをさらに含み、前記第１４活性部は、前記第１０導電部に接続される。前記初期信号線は、第１サブ初期信号線を含み、前記ベース基板上の前記第１サブ初期信号線の正投影は、前記ベース基板上の前記第１４活性部の正投影と少なくとも部分的に重なる。
【0039】
本開示の一実施形態において、前記画素駆動回路は、第２トランジスタをさらに含み、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続される。前記活性層は、前記第２トランジスタのチャネル領域を形成するための第２活性部と、前記第２活性部に接続される第１４活性部とをさらに含み、前記第１４活性部は、前記第１０導電部に接続される。前記第３導電層は第２接続部をさらに含み、前記第２接続部はビアを介して前記第１０導電部および前記第１４活性部にそれぞれ接続され、前記初期信号線は第１サブ初期信号線をさらに含み、前記ベース基板上の前記第１サブ初期信号線の正投影は、前記ベース基板上の前記第２接続部の正投影と少なくとも部分的に重なる。
【0040】
本開示の一実施形態において、前記初期信号線は第２サブ初期信号線をさらに含み、前記第２サブ初期信号線は前記第１サブ初期信号線に接続され、前記ベース基板上の前記第２サブ初期信号線の正投影は、前記ベース基板上の前記電源線の正投影と少なくとも部分的に重なる。
【0041】
本開示の一実施形態において、前記画素駆動回路は第１トランジスタ、第２トランジスタおよび第４トランジスタをさらに含み、前記第１トランジスタは第１電極が初期信号線に接続され、第２電極が前記駆動トランジスタのゲート電極に接続され、ゲート電極がリセット信号線に接続され、前記第２トランジスタは第１電極が前記駆動トランジスタのゲート電極に接続され、第２電極が前記駆動トランジスタの第２電極に接続され、前記第４トランジスタは第１電極がデータ線に接続され、第２電極が前記駆動トランジスタの第１電極に接続される。前記活性層は、前記第２トランジスタのチャネル領域を形成するための第２活性部と、前記第２活性部に接続される第１４活性部とをさらに含み、前記第１４活性部は、前記第１０導電部に接続される。前記第２導電層は、前記ベース基板上の正投影が前記第１方向に沿って延びる前記リセット信号線と、前記リセット信号線に接続された第１３導電部であって、前記ベース基板上の正投影が、前記ベース基板上の前記第１４活性部の正投影と前記ベース基板上の前記データ線の正投影との間に位置する第１３導電部と、をさらに含む。
【0042】
本開示の一実施形態において、前記第１５活性部は複数であり、前記活性層は活性線をさらに含み、前記ベース基板上の前記活性線の正投影は前記第１方向に沿って延び、前記活性線は前記第１方向に離れている複数の前記第１５活性線に接続される。
【0043】
本開示の一実施形態において、前記画素駆動回路は第２キャパシタをさらに含み、前記第２キャパシタの第１電極は、前記第５トランジスタの第２電極に接続され、前記第２キャパシタの第２電極は、前記駆動トランジスタの第１電極に接続される。前記活性層は第１６活性部をさらに含み、前記第１６活性部は前記第１１活性部から離れた前記第５活性部の一端に接続され、前記第１６活性部は前記第２キャパシタの第２電極を形成するために用いられる。前記第２導電層は、前記第１１導電部に接続された第１４導電部をさらに含み、前記ベース基板上の前記第１４導電部の正投影は、前記ベース基板上の前記第１６活性部の正投影と少なくとも部分的に重なっており、前記第１４導電部は、前記第２コンデンサの第１電極を形成するために用いられる。
【0044】
なお、上述した一般的な説明および後述する詳細な説明は例示的および説明的なものであり、本開示を限定するものではないことを理解されたい。
【0045】
ここでの図面は、明細書に組み込まれて本明細書の一部を構成し、本開示に該当する実施形態を示し、明細書とともに本開示の原理を説明するために用いられる。明らかなように、以下の説明における図面は、本開示のいくつかの実施形態に過ぎず、当業者にとっては、創造的な労働を伴わずに、これらの図面から他の図面を得ることができる。
【図面の簡単な説明】
【0046】
【図1】関連技術における画素駆動回路の回路構成の概略図である。
【図3】本開示の一例示的な実施形態に係る画素駆動回路の概略構成図である。
【図5】本開示の他の例示的な実施形態に係る画素駆動回路の概略構成図である。
【図7】本開示の他の例示的な実施形態に係る画素駆動回路の概略構成図である。
【図9】本開示の一例示的な実施形態に係る表示パネルの構造レイアウトである。
【図19】本開示の例示的な一実施形態に係る表示パネルの構造レイアウトである。
【図29】本開示の例示的な一実施形態に係る表示パネルの構造レイアウトである。
【発明を実施するための形態】
【0047】
例示的な実施形態は、次に添付図面を参照して、より完全に説明される。しかしながら、例示的な実施形態は、複数の形態で実施することができ、本明細書に記載された例に限定されるものではない。逆に、これらの実施形態を提供することにより、本開示がより包括的かつ完全であり、例示的な実施形態のアイデアが当業者に全面的に伝達される。なお、図中同一符号は同一又は類似の構成を示しているため、詳細な説明は省略する。
【0048】
「１つ」、「一つ」および「前記」という用語は、１つ以上の要素／構成要素／等の存在を示すために用いられる。「含む」および「具備する」という用語は開放的な包含を意味するものであり、列挙された要素／構成要素／等の他に、別の要素／構成要素／等が存在し得ることを意味する。
【0049】
図１は、関連技術における画素駆動回路の回路構成の概略図である。画素駆動回路は、第１トランジスタＴ１、第２トランジスタＴ２、駆動トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７およびコンデンサＣを含むことができる。第１トランジスタＴ１の第１電極は第１ノードＮ１に接続され、第１トランジスタＴ１の第２電極は初期信号端子Ｖｉｎｉｔに接続され、第１トランジスタＴ１のゲート電極はリセット信号端子Ｒｅに接続される。第２トランジスタＴ２の第１電極は駆動トランジスタＴ３の第１電極に接続され、第２トランジスタＴ２の第２電極は第１ノードＮ１に接続され、第２トランジスタＴ２のゲート電極はゲート駆動信号端子Ｇａｔｅに接続される。駆動トランジスタＴ３のゲート電極は第１ノードＮ１に接続され、第４トランジスタＴ４の第１電極はデータ信号端子Ｄａｔａに接続され、第４トランジスタＴ４の第２電極は駆動トランジスタＴ３の第２電極に接続される、第４トランジスタＴ４のゲート電極は、ゲート駆動信号端子Ｇａｔｅに接続される。第５トランジスタＴ５の第１電極は第１電源端子ＶＤＤに接続され、第５トランジスタＴ５の第２電極は駆動トランジスタＴ３の第２電極に接続され、第５トランジスタＴ５のゲート電極はイネーブル信号端子ＥＭに接続される。第６トランジスタＴ６の第１電極は駆動トランジスタＴ３の第１電極に接続され、第６トランジスタＴ６のゲート電極はイネーブル信号端子ＥＭに接続される。第７トランジスタＴ７の第１電極は初期信号端子Ｖｉｎｉｔに接続され、第７トランジスタＴ７の第２電極は第６トランジスタＴ６の第２電極に接続される。画素駆動回路は、発光部ＯＬＥＤを発光駆動するために発光部ＯＬＥＤに接続されてもよい。発光部ＯＬＥＤは、第６トランジスタＴ６の第２電極と第２電源端子ＶＳＳとの間に接続されてもよい。トランジスタＴ１～Ｔ７は、いずれもＰ型トランジスタであってもよい。
【0050】
図２は、図１の画素駆動回路の駆動方法における各ノードのタイミングチャートである。図２において、Ｇａｔｅはゲート駆動信号端子Ｇａｔｅのタイミングシーケンスを示し、Ｒｅはリセット信号端子Ｒｅのタイミングシーケンスを示し、ＥＭはイネーブル信号端子ＥＭのタイミングシーケンスを示し、Ｄａｔａはデータ信号端子Ｄａｔａのタイミングシーケンスを示す。画素駆動回路の駆動方法は、リセット段階ｔ１と、補償段階ｔ２と、発光段階ｔ３とを含むことができる。リセット段階ｔ１では、リセット信号端子Ｒｅがローレベル信号を出力し、第１トランジスタＴ１および第７トランジスタＴ７がオンし、初期信号端子Ｖｉｎｉｔが第１ノードＮ１および第６トランジスタＴ６の第２電極に初期化信号を入力する。補償段階ｔ２では、ゲート駆動信号端子Ｇａｔｅがローレベル信号を出力し、第４トランジスタＴ４および第２トランジスタＴ２がオンするとともに、データ信号端子Ｄａｔａが駆動信号を出力して、第１ノードＮ１に電圧Ｖｄａｔａ＋Ｖｔｈを書き込み、ただし、Ｖｄａｔａは駆動信号の電圧であり、Ｖｔｈは駆動トランジスタＴ３の閾値電圧である。発光段階ｔ３では、イネーブル信号端子ＥＭがローレベル信号を出力し、第６トランジスタＴ６および第５トランジスタＴ５がオンし、駆動トランジスタＴ３がコンデンサＣに蓄積された電圧Ｖｄａｔａ＋Ｖｔｈにより発光する。駆動トランジスタの出力電流式Ｉ＝（μＷＣｏｘ／２Ｌ）（Ｖｇｓ－Ｖｔｈ）２に従う。ここで、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗは駆動トランジスタのチャネル幅、Ｌは駆動トランジスタのチャネル長、Ｖｇｓは駆動トランジスタのゲート－ソース間電圧差、Ｖｔｈは駆動トランジスタの閾値電圧である。本開示の画素駆動回路における駆動トランジスタの出力電流は、Ｉ＝（μＷＣｏｘ／２Ｌ）（Ｖｄａｔａ＋Ｖｔｈ－Ｖｄｄ－Ｖｔｈ）２である。画素駆動回路は、駆動トランジスタの閾値がその出力電流に与える影響を回避することができる。第１電源端子は、表示パネル上の電源線によって提供される。しかし、電源線自体の電圧降下（ＩＲ－ｄｒｏｐ）により、表示パネル上の異なる位置の電源線は電圧が異なり、表示パネルは同じ階調で表示ムラを生じる。特に大型の表示パネルや垂直スクリーンでは、表示ムラの問題が目立つ。
【0051】
以上に鑑み、本開示の実施形態は画素駆動回路を提供する。図３は、本開示の一実施形態に係る画素駆動回路の概略構成図である。画素駆動回路は、駆動回路０１と、制御回路０２と、電圧安定化回路０３と、第１記憶回路０４と、を備えることができ、駆動回路０１は、第１ノードＮ１、第２ノードＮ２および第３ノードＮ３に接続されてもよく、前記第１ノードＮ１の信号に基づいて前記第２ノードを介して前記第３ノードに駆動電流を供給するように構成され、制御回路０２は、第１イネーブル信号端子ＥＭ１、第２ノードＮ２、第１電源端子ＶＤＤおよび第４ノードＮ４に接続され、前記第１イネーブル信号端子ＥＭ１の信号に応答して前記第２ノードＮ２と前記第４ノードＮ４との間に導通を生成し、前記第１イネーブル信号端子ＥＭ１の信号に応答して前記第１電源端子ＶＤＤと前記第４ノードＮ４との間に導通を生成するように構成され、電圧安定化回路０３は、前記第４ノードＮ４、第２イネーブル信号端子ＥＭ２および基準電圧端子Ｖｒｅｆに接続され、前記第２イネーブル信号端子ＥＭ２の信号に応答して前記基準電圧端子Ｖｒｅｆの信号を前記第４ノードＮ４に伝送するように構成され、第１記憶回路０４は、前記第１ノードＮ１と前記第４ノードＮ４との間に接続され、前記第１ノードＮ１と前記第４ノードＮ４の電荷を蓄積するように構成される。
【0052】
本開示の例示的な実施形態において、前記駆動回路０１は、駆動トランジスタＤＴＦＴを含み、駆動トランジスタＤＴＦＴの第１電極は第２ノードＮ２に接続され、駆動トランジスタＤＴＦＴの第２電極は第３ノードＮ３に接続され、駆動トランジスタＤＴＦＴのゲート電極は第１ノードＮ１に接続されてもよい。制御回路０２は、第５トランジスタＴ５および第８トランジスタＴ８を含むことができる。第５トランジスタＴ５の第１電極は第２ノードＮ２に接続され、第５トランジスタＴ５の第２電極は第４ノードＮ４に接続され、第５トランジスタＴ５のゲート電極は第１イネーブル信号端子ＥＭ１に接続され、第８トランジスタＴ８の第１電極は第４ノードＮ４に接続される、第８トランジスタＴ８の第２電極は第１電源端子ＶＤＤに接続され、第８トランジスタＴ８のゲート電極は第１イネーブル信号端子ＥＭ１に接続される。電圧安定化回路０３は、第３トランジスタＴ３を含むことができる。第３トランジスタＴ３の第１電極は基準電圧端子Ｖｒｅｆに接続され、第３トランジスタＴ３の第２電極は第４ノードＮ４に接続され、第３トランジスタＴ３のゲート電極は第２イネーブル信号端子ＥＭ２に接続される。第１記憶回路０４は、第１ノードＮ１と第４ノードＮ４との間に接続された第１キャパシタＣ１を含むことができる。
【0053】
本開示の例示的な実施形態による画素駆動回路は、少なくとも閾値補償段階において、第２イネーブル信号端子に有効レベルを入力し、第１イネーブル信号端子に無効レベルを入力して、基準電圧端子Ｖｒｅｆ上の信号を第４ノードＮ４に伝送することができるとともに、閾値補償段階では、第１ノードＮ１に電圧Ｖｄａｔａ＋Ｖｔｈが書き込まれ、ここで、Ｖｄａｔａはデータ信号であり、Ｖｔｈは駆動トランジスタの閾値電圧であり、このとき、第１コンデンサＣ１の両端の電圧差はＶｄａｔａ＋Ｖｔｈ－Ｖｒｅｆであり、Ｖｒｅｆは基準電圧端子の電圧である。発光段階では、第１イネーブル信号端子ＥＭ１に有効レベルが入力され、第２イネーブル信号端子ＥＭ２に無効レベルが入力され、第１コンデンサＣ１のブートストラップ作用により、第１コンデンサＣ１の両端の電圧が閾値補償段階の電圧を維持することにより、駆動トランジスタの出力電流は、Ｉ＝（μＷＣＯｘ／２Ｌ）（Ｖｇｓ－Ｖｔｈ）２＝（μＷＣＯｘ／２Ｌ）（Ｖｄａｔａ＋Ｖｔｈ－Ｖｒｅｆ－Ｖｔｈ）２であり、ここで、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗは駆動トランジスタのチャネル幅、Ｌは駆動トランジスタのチャネル長、Ｖｇｓは駆動トランジスタのゲート－ソース間電圧差である。したがって、画素駆動回路が出力する電流は、第１電源端子ＶＤＤの電圧に関係なく、すなわち、画素駆動回路が適用される表示パネルは、電源線自体の電圧降下による表示ムラを生じない。同時に、基準電圧端子を供給する基準電圧線自体にも抵抗が存在するが、基準電圧端子Ｖｒｅｆが第１容量Ｃ１に電圧を書き込んでから基準電圧線に電流が流れることがないので、基準電圧線に電圧降下が生じることがなく、すなわち表示パネルの異なる位置における基準電圧端子の電圧が基準電圧線自体の抵抗によって差が生じない。
【0054】
他の例示的な実施形態においては、駆動回路、第１記憶回路および制御回路は、他の構造を有していてもよいことを理解すべきである。例えば、駆動回路は複数の並列接続された駆動トランジスタを含み、第１記憶回路は複数の並列接続されたキャパシタを含むことができる。
【0055】
本開示の例示的な実施形態において、第１コンデンサＣ１の両端の電圧を閾値補償段階の終了時にＶｄａｔａ＋Ｖｔｈ－Ｖｒｅｆとするために、少なくとも閾値補償段階では第２イネーブル信号端子ＥＭ２に有効レベルを入力する必要がある。他の例示的な実施形態では、発光段階以外の他の段階で第２イネーブル信号端子ＥＭ２に有効レベルを入力することもできることを理解すべきである。例えば、閾値補償段階前のリセット段階で第２イネーブル信号端子ＥＭ２に有効レベルを入力して、基準電圧端子Ｖｒｅｆが第４ノードＮ４をプリチャージするようにしてもよく、これにより、閾値補償段階が終了する前に、表示パネルの異なる位置にある第４ノードＮ４に同じ電圧を書き込むことができる。本開示の例示的な実施形態では、前記第１イネーブル信号端子ＥＭ１の信号の極性と、前記第２イネーブル信号端子ＥＭ２の信号の極性とは逆極性である。
【0056】
本開示の例示的な実施形態では、図３に示すように、制御回路０２は、さらに、第３ノードＮ３、第５ノードＮ５および第１イネーブル信号端子ＥＭ１に接続されてもよい、また、制御回路０２は、第１イネーブル信号端子ＥＭ１の信号に応答して第３ノードＮ３と第５ノードＮ５との間に導通を生成するようにさらに構成される。制御回路０２は、第６トランジスタをさらに含むことができる。第６トランジスタＴ６の第１電極は第５ノードＮ５に接続され、第６トランジスタＴ６の第２電極は第３ノードＮ３に接続され、第６トランジスタＴ６のゲート電極は第１イネーブル信号端子ＥＭ１に接続される。画素駆動回路は、第１リセット回路０５をさらに含むことができる。第１リセット回路０５は、初期信号端子Ｖｉｎｉｔおよび第５ノードＮ５に接続され、少なくとも１つの制御信号に応答して、初期信号端子Ｖｉｎｉｔの信号を第５ノードＮ５に伝送するように構成される。例えば、第１リセット回路０５は第２イネーブル信号端子ＥＭ２に接続され、第１リセット回路０５は、前記第２イネーブル信号端子ＥＭ２の信号に応答して前記初期信号端子Ｖｉｎｉｔの信号を前記第５ノードＮ５に伝送するように構成される。第１リセット回路０５は、第７トランジスタＴ７を含むことができる。第７トランジスタＴ７の第１電極は初期信号端子Ｖｉｎｉｔに接続され、第７トランジスタＴ７の第２電極は第５ノードＮ５に接続され、第７トランジスタＴ７のゲート電極は第２イネーブル信号端子ＥＭ２に接続される。
【0057】
本開示の例示的な実施形態では、図３に示すように、画素駆動回路は、データ書込回路０６と補償回路０７とをさらに含むことができる。データ書込回路０６は、第２ノードＮ２およびデータ信号端子Ｖｄａｔａに接続され、少なくとも１つの制御信号に応答してデータ信号端子Ｖｄａｔａの信号を第２ノードＮ２に伝送するように構成されている。補償回路０７は、第３ノードＮ３および第１ノードＮ１に接続され、少なくとも１つの制御信号に応答して第１ノードＮ１と第３ノードＮ３との間に導通を生成するように構成されてもよい。本開示の例示的な実施形態では、データ書込回路０６は、第１ゲート駆動信号端子Ｇａｔｅ１に接続され、データ書込回路０６は、第１ゲート駆動信号端子Ｇａｔｅ１の信号に応答して、データ信号端子Ｖｄａｔａの信号を第２ノードＮ２に信号を伝送するように構成されてもよい。補償回路０７は、第１ゲート駆動信号端子Ｇａｔｅ１に接続されてもよく、補償回路０７は、第１ゲート駆動信号端子Ｇａｔｅ１の信号に応答して、第１ノードＮ１と第３ノードＮ３との間に導通を生成するように構成されてもよい。
【0058】
本開示の例示的な実施形態では、図３に示すように、画素駆動回路は、さらに第２リセット回路０９を含むことができる。第２リセット回路０９は、第１ノードＮ１、初期信号端子Ｖｉｎｉｔおよびリセット信号端子Ｒｅｓｅｔに接続される。第２リセット回路０９は、リセット信号端子Ｒｅｓｅｔからの信号に応答して初期信号端子Ｖｉｎｉｔの信号を第１ノードＮ１に信号を伝送するように構成されている。
【0059】
本開示の例示的な実施形態では、図３に示すように、データ書込回路０６は、第４トランジスタＴ４を含むことができる。第４トランジスタＴ４の第１電極はデータ信号端子Ｖｄａｔａに接続され、第４トランジスタＴ４の第２電極は第２ノードＮ２に接続され、第４トランジスタＴ４のゲート電極は第１ゲート駆動信号端子Ｇａｔｅ１に接続される。補償回路０７は、第２トランジスタＴ２を含むことができる。第２トランジスタＴ２の第１電極は第１ノードＮ１に接続され、第２トランジスタＴ２の第２電極は第３ノードＮ３に接続され、第２トランジスタＴ２のゲート電極は第１ゲート駆動信号端子Ｇａｔｅ１に接続される。第２リセット回路０９は、第１トランジスタＴ１を含むことができる。第１トランジスタＴ１の第１電極は初期信号端子Ｖｉｎｉｔに接続され、第１トランジスタＴ１の第２電極は第１ノードＮ１に接続され、第１トランジスタＴ１のゲート電極はリセット信号端子Ｒｅｓｅｔに接続される。
【0060】
本開示の例示的な実施形態では、第５ノードＮ５は、発光部ＯＬＥＤの第１電極に接続するために用いられ、発光部ＯＬＥＤの第２電極は第２電源端子ＶＳＳに接続され、発光部ＯＬＥＤは発光ダイオードであってもよい。第１トランジスタＴ１～第８トランジスタＴ８および駆動トランジスタＤＴＦＴは、いずれもＰ型トランジスタであってもよく、第１電源端子ＶＤＤはハイレベル信号端子であってもよく、第２電源端子ＶＳＳはローレベル信号端子であってもよい。
【0061】
図４は、図３の画素駆動回路の各ノードのタイミング図である。図４において、Ｒｅｓｅｔはリセット信号端子Ｒｅｓｅｔのタイミングシーケンスを示し、Ｖｉｎｉｔは初期信号端子Ｖｉｎｉｔのタイミングシーケンスを示し、ＥＭ１は第１イネーブル信号端子ＥＭ１のタイミングシーケンスを示し、ＥＭ２は第２イネーブル信号端子ＥＭ２のタイミングシーケンスを示し、Ｖｄａｔａはデータ信号端子Ｖｄａｔａのタイミングシーケンスを示し、Ｇａｔｅ１は第１ゲート駆動信号端子Ｇａｔｅ１のタイミングシーケンスを示す。画素駆動回路の駆動方法は、リセット段階ｔ１、閾値補償段階ｔ２、バッファ段階ｔ３、発光段階ｔ４の４段階を含むことができる。リセット段階ｔ１では、リセット信号端子Ｒｅｓｅｔおよび第２イネーブル信号端子ＥＭ２に有効レベル（ローレベル）を入力し、第１ゲート駆動信号端子Ｇａｔｅ１および第１イネーブル信号端子ＥＭ１に無効レベル（ハイレベル）を入力してもよい。第１トランジスタＴ１、第７トランジスタＴ７、第３トランジスタＴ３がオンし、初期信号端子Ｖｉｎｉｔが第１ノードＮ１および第５ノードＮ５に初期信号を入力し、基準電圧端子Ｖｒｅｆが第４ノードＮ４に基準電圧をプリチャージする。第５ノードＮ５に初期信号を書き込むことにより、発光ダイオード内部の発光界面に再結合していないキャリアを除去し、発光ダイオードの経年変化を緩和することができる。閾値補償段階ｔ２では、第１ゲート駆動信号端子Ｇａｔｅ１および第２イネーブル信号端子ＥＭ２に有効レベルが入力され、リセット信号端子Ｒｅｓｅｔおよび第１イネーブル信号端子ＥＭ１に無効レベルが入力される。第２トランジスタＴ２、第４トランジスタＴ４、第７トランジスタＴ７、第３トランジスタＴ３がオンし、基準電圧端子Ｖｒｅｆは第４ノードＮ４に対して基準電圧の書き込みを継続し、データ信号端子Ｖｄａｔａは第１ノードＮ１に対して電圧Ｖｄａｔａ＋Ｖｔｈを書き込む。このとき、第１コンデンサＣ１の両端の電圧はＶｄａｔａ＋Ｖｔｈ－Ｖｒｅｆであり、Ｖｄａｔａはデータ信号端子の電圧、Ｖｔｈは駆動トランジスタの閾値電圧、Ｖｒｅｆは基準電圧端子の電圧である。バッファ段階ｔ３では、第２イネーブル信号端子ＥＭ２に有効レベルが入力され、第１ゲート駆動信号端子Ｇａｔｅ１、リセット信号端子Ｒｅｓｅｔおよび第１イネーブル信号端子ＥＭ１に無効レベルが入力される。第１コンデンサＣ１の電圧は、Ｖｄａｔａ＋Ｖｔｈ－Ｖｒｅｆに維持される。発光段階ｔ４では、第１イネーブル信号端子ＥＭ１に有効レベルが入力され、第１ゲート駆動信号端子Ｇａｔｅ１、リセット信号端子Ｒｅｓｅｔおよび第２イネーブル信号端子ＥＭ２に無効レベルが入力される。第６トランジスタＴ６、第５トランジスタＴ５および第８トランジスタＴ８がオンし、第１コンデンサＣ１の両端の電圧がブートストラップ作用によりＶｄａｔａ＋Ｖｔｈ－Ｖｒｅｆに維持され、駆動トランジスタの出力電流がＩ＝（μＷＣＯＸ／２Ｌ）（Ｖｇｓ－Ｖｔｈ）２＝（μＷＣＯＸ／２Ｌ）（Ｖｄａｔａ＋Ｖｔｈ－Ｖｒｅｆ－Ｖｔｈ）２であり、ここで、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗは駆動トランジスタのチャネル幅、Ｌは駆動トランジスタのチャネル長、Ｖｇｓは駆動トランジスタのゲート－ソース間電圧差である。画素駆動回路が出力する電流は、第１電源端子ＶＤＤの電圧に関係なく、すなわち、画素駆動回路が適用される表示パネルは、電源線自体の電圧降下による表示ムラを生じない。
【0062】
他の例示的な実施形態においては、データ書込回路０６、補償回路０７および第１リセット回路０５は、他の接続態様を有していてもよいことを理解すべきである。例えば、図５は、本開示の他の例示的な実施形態に係る画素駆動回路の構成の概略図である。データ書込回路０６は、第２イネーブル信号端子ＥＭ２に接続されてもよく、データ書込回路０６は、第２イネーブル信号端子ＥＭ２の信号に応答してデータ信号端子Ｖｄａｔａの信号を第２ノードＮ２に伝送するように構成されている。補償回路０７は、第２イネーブル信号端子ＥＭ２に接続されてもよく、補償回路は、第２イネーブル信号端子ＥＭ２の信号に応答して第１ノードＮ１と第３ノードＮ３との間に導通を生じるように構成されている。第１リセット回路０５は、リセット信号端子Ｒｅｓｅｔに接続されてもよく、第１リセット回路は、リセット信号端子Ｒｅｓｅｔの信号に応答して初期信号端子Ｖｉｎｉｔの信号を第５ノードＮ５に伝送するように構成されている。図６は、図５の各ノードのタイミング図である。画素駆動回路の駆動方法も、リセット段階ｔ１、閾値補償段階ｔ２、バッファ段階ｔ３、発光段階ｔ４の４段階を含むことができる。図５に示す画素駆動回路と図３に示す画素駆動回路との違いは、図５に示す画素駆動回路は第２イネーブル信号端子ＥＭ２のみでデータ書込回路０６、補償回路０７、電圧安定化回路０３を制御して、閾値補償段階で第１コンデンサＣ１の両端に電圧Ｖｄａｔａ＋Ｖｔｈ－Ｖｒｅｆを書き込むことができる点である。
【0063】
他の例示的な実施形態においては、図３および図５に示す画素駆動回路の駆動方法において、バッファ段階を省略することができることが理解されるべきである。図５の第１リセット回路０５の制御端子は、第２イネーブル信号端子ＥＭ２を共有することができ、すなわち、第７トランジスタＴ７のゲート電極を第２イネーブル信号端子に接続してもよい。図３の第１リセット回路０５の制御端子は、リセット信号端子Ｒｅｓｅｔを共有することができ、すなわち、第７トランジスタＴ７のゲート電極をリセット信号端子Ｒｅｓｅｔに接続してもよい。第１リセット回路および第２リセット回路は、異なる電位を有する初期信号端子に接続されてもよい。
【0064】
図７は、本開示の他の例示的な実施形態に係る画素駆動回路の概略構成図である。画素駆動回路は、第２記憶回路０８をさらに含むことができる。第２記憶回路０８は、第２ノードＮ２と第４ノードＮ４との間に接続されてもよく、第２記憶回路０８は、第２ノードＮ２と第４ノードＮ４の電荷を記憶するように構成されている。データ書込回路０６はさらに第１ゲート駆動信号端子Ｇａｔｅ１に接続され、データ書込回路０６は、第１ゲート駆動信号Ｇａｔｅ１の信号に応答してデータ信号端子Ｖｄａｔａの信号を第２ノードＮ２に伝送するように構成されてもよい。補償回路０７はさらに第２ゲート駆動信号端子Ｇａｔｅ２に接続され、補償回路０７は第２ゲート駆動信号端子Ｇａｔｅ２の信号に応答して第１ノードＮ１と第３ノードＮ３との間に導通を生成するように構成されてもよい。本開示の例示的な実施形態では、第２リセット回路０９は、第１ノードＮ１および初期信号端子Ｖｉｎｉｔに接続され、少なくとも１つの制御信号に応答して初期信号端子Ｖｉｎｉｔの信号を第１ノードＮ１に伝送するように構成されてもよい。例えば、第２リセット回路０９は、リセット信号端子Ｒｅｓｅｔ、第１ゲート駆動信号端子Ｇａｔｅ１および第６ノードＮ６に接続され、リセット信号端子Ｒｅｓｅｔの信号に応答して初期信号端子Ｖｉｎｉｔと第６ノードＮ６との間に導通を生成し、第１ゲート駆動信号端子Ｇａｔｅ１の信号に応答して第６ノードＮ６と第１ノードＮ１との間に導通を生成するように構成されてもよい。
【0065】
本開示の例示的な実施形態では、図７に示すように、データ書込回路０６は、第４トランジスタＴ４を含むことができる。第４トランジスタＴ４の第１電極はデータ信号端子Ｖｄａｔａに接続され、第４トランジスタＴ４の第２電極は第２ノードＮ２に接続され、第４トランジスタＴ４のゲート電極は第１ゲート駆動信号端子Ｇａｔｅ１に接続される。補償回路０７は、第２トランジスタＴ２を含むことができる。第２トランジスタＴ２の第１電極は第１ノードＮ１に接続され、第２トランジスタＴ２の第２電極は第３ノードＮ３に接続され、第２トランジスタＴ２のゲート電極は第２ゲート駆動信号端子Ｇａｔｅ２に接続される。第２リセット回路０９は、第１トランジスタＴ１および第９トランジスタＴ９を含むことができる。第１トランジスタＴ１の第１電極は初期信号端子Ｖｉｎｉｔに接続され、第１トランジスタＴ１の第２電極は第６ノードＮ６に接続され、第１トランジスタＴ１のゲート電極はリセット信号端子Ｒｅｓｅｔに接続される。第９トランジスタＴ９の第１電極は第６ノードＮ６に接続され、第９トランジスタＴ９の第２電極は第１ノードＮ１に接続され、第９トランジスタＴ９のゲート電極は第１ゲート駆動信号端子Ｇａｔｅ１に接続される。第２記憶回路０８は、第２ノードＮ２と第４ノードＮ４との間に接続された第２キャパシタＣ２を含むことができる。他の例示的な実施形態においては、第２記憶回路０８は、第２ノードＮ２と他の安定電圧端子との間に接続されてもよい。
【0066】
本開示の例示的な実施形態では、第１トランジスタＴ１～第９トランジスタＴ９および駆動トランジスタＤＴＦＴはいずれもＰ型トランジスタであってもよく、第１電源端子ＶＤＤはハイレベル信号端子であってもよく、第２電源端子ＶＳＳはローレベル信号端子であってもよい。
【0067】
図８は、図７の画素駆動回路の各ノードのタイミング図である、図８において、Ｒｅｓｅｔはリセット信号端子Ｒｅｓｅｔのタイミングシーケンスを示し、Ｖｉｎｉｔは初期信号端子Ｖｉｎｉｔのタイミングシーケンスを示し、ＥＭ１は第１イネーブル信号端子ＥＭ１のタイミングシーケンスを示し、ＥＭ２は第２イネーブル信号端子ＥＭ２のタイミングシーケンスを示し、Ｖｄａｔａはデータ信号端子Ｖｄａｔａのタイミングシーケンスを示し、Ｇａｔｅ１は第１ゲート駆動信号端子Ｇａｔｅ１のタイミングシーケンスを示し、Ｇａｔｅ２は第２ゲート駆動信号端子Ｇａｔｅ２のタイミングシーケンスを示す。画素駆動回路の駆動方法は、第１リセット段階ｔ１、第２リセット段階ｔ２、第１閾値補償段階ｔ３、第２閾値補償段階ｔ４および発光段階ｔ５の５段階を含むことができる。第１リセット段階ｔ１では、リセット信号端子Ｒｅｓｅｔおよび第２イネーブル信号端子ＥＭ２に有効レベル（ローレベル）が入力され、第１ゲート駆動信号端子Ｇａｔｅ１、第１イネーブル信号端子ＥＭ１および第２ゲート駆動信号端子Ｇａｔｅ２に無効レベル（ハイレベル）が入力される。第７トランジスタＴ７および第３トランジスタＴ３がオンする。基準電圧端子Ｖｒｅｆは、第４ノードＮ４に基準電圧をプリライトし、初期信号端子Ｖｉｎｉｔは、第５ノードに初期信号を書き込む。第２リセット段階ｔ２では、リセット信号端子Ｒｅｓｅｔ、第２イネーブル信号端子ＥＭ２および第１ゲート駆動信号端子Ｇａｔｅ１に有効レベルが入力され、第１イネーブル信号端子ＥＭ１および第２ゲート駆動信号端子Ｇａｔｅ２に無効レベルが入力される。第１トランジスタＴ１、第９トランジスタＴ９、第７トランジスタＴ７、第３トランジスタＴ３、第４トランジスタＴ４がオンする。初期信号端子Ｖｉｎｉｔは、第１ノードＮ１に初期信号を書き込む。基準電圧端子Ｖｒｅｆは、第４ノードＮ４に対して基準電圧の書き込みを継続する。第１閾値補償段階ｔ３では、第１ゲート駆動信号端子Ｇａｔｅ１、第２イネーブル信号端子ＥＭ２、第２ゲート駆動信号端子Ｇａｔｅ２に有効レベルが入力され、リセット信号端子Ｒｅｓｅｔおよび第１イネーブル信号端子ＥＭ１に無効レベルが入力される。第２トランジスタＴ２、第４トランジスタＴ４、第７トランジスタＴ７、第３トランジスタＴ３がオンし、第１ノードＮ１の電圧は、第１閾値補償段階ｔ３が終了するまで上昇し続ける。第２閾値補償段階ｔ４では、第２イネーブル信号端子ＥＭ２および第２ゲート駆動信号端子Ｇａｔｅ２に有効レベルが入力され、第１ゲート駆動信号端子Ｇａｔｅ１、リセット信号端子Ｒｅｓｅｔおよび第１イネーブル信号端子ＥＭ１に無効レベルが入力される。第２トランジスタＴ２がオンし、第２キャパシタＣ２に蓄積された第２ノードＮ２の電荷は、第１ノードＮ１の電圧がＶｄａｔａ＋Ｖｔｈになるまで第１ノードの電荷を充電し続ける。このとき、第１コンデンサＣ１の両端の電圧はＶｄａｔａ＋Ｖｔｈ－Ｖｒｅｆであり、Ｖｄａｔａはデータ信号端子の電圧、Ｖｔｈは駆動トランジスタの閾値電圧、Ｖｒｅｆは基準電圧端子の電圧である。発光段階ｔ５では、第１イネーブル信号端子ＥＭ１に有効レベルが入力され、第１ゲート駆動信号端子Ｇａｔｅ１、第２ゲート駆動信号端子Ｇａｔｅ２、リセット信号端子Ｒｅｓｅｔおよび第２イネーブル信号端子ＥＭ２に無効レベルが入力される。第６トランジスタＴ６、第５トランジスタＴ５および第８トランジスタＴ８がオンし、第１コンデンサＣ１の両端の電圧がブートストラップ作用によりＶｄａｔａ＋Ｖｔｈ－Ｖｒｅｆに維持され、駆動トランジスタの出力電流がＩ＝（μＷＣＯＸ／２Ｌ）（Ｖｇｓ－Ｖｔｈ）２＝（μＷＣＯＸ／２Ｌ）（Ｖｄａｔａ＋Ｖｔｈ－Ｖｒｅｆ－Ｖｔｈ）２であり、ここで、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗは駆動トランジスタのチャネル幅、Ｌは駆動トランジスタのチャネル長、Ｖｇｓは駆動トランジスタのゲート－ソース間電圧差である。画素駆動回路が出力する電流は、第１電源端子ＶＤＤの電圧に関係なく、すなわち、画素駆動回路が適用される表示パネルは、電源線自体の電圧降下による表示ムラを生じない。図３に示す画素駆動回路と比較して、図７に示す画素駆動回路は、閾値補償段階（ｔ３，ｔ４）の持続時間がデータ信号端子における有効データ信号のパルス幅（ｔ３）より長いため、有効データ信号のパルス幅が同じ場合、図７に示す画素駆動回路は、より長い閾値補償期間を有することができる。
【0068】
他の例示的な実施形態においては、第９トランジスタＴ９のゲート電極は、リセット信号Ｒｅｓｅｔにさらに接続されてもよいことが理解されるべきである。本開示の例示的な実施形態では、第９トランジスタＴ９のゲート電極を第１ゲート駆動信号端子Ｇａｔｅ１に接続して表示パネルのレイアウト設計を容易にする。表示パネルのレイアウト構造については、以下の内容で詳細に説明する。また、図７の第２リセット回路では、第９トランジスタＴ９を省略してもよい。
【0069】
本開示の例示的な実施形態は、上述した画素駆動回路を駆動する画素駆動回路の駆動方法が提供され、前記駆動方法は、
少なくとも閾値補償段階において、第１イネーブル信号端子ＥＭ１に無効レベルを入力し、第２イネーブル信号端子ＥＭ２に有効レベルを入力することと、
発光段階において、第１イネーブル信号端子ＥＭ１に有効レベルを入力し、第２イネーブル信号端子ＥＭ２に無効レベルを入力することを含む。
少なくとも閾値補償段階において、第１イネーブル信号端子ＥＭ１に無効レベルを入力し、第２イネーブル信号端子ＥＭ２に有効レベルを入力することと、
発光段階において、第１イネーブル信号端子ＥＭ１に有効レベルを入力し、第２イネーブル信号端子ＥＭ２に無効レベルを入力することを含む。
【0070】
この画素駆動回路の駆動方法は、上記の内容で詳細に説明されており、ここでは繰り返さない。
【0071】
本開示の例示的な実施形態はまた、上述した画素駆動回路を駆動する画素駆動回路の駆動方法が提供され、前記駆動方法は、
リセット段階において、リセット信号端子および第２イネーブル信号端子ＥＭ２に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１および第１イネーブル信号端子ＥＭ１に無効レベルを入力することと、
閾値補償段階において、第１ゲート駆動信号端子Ｇａｔｅ１および第２イネーブル信号端子ＥＭ２に有効レベルを入力し、リセット信号端子および第１イネーブル信号端子ＥＭ１に無効レベルを入力することと、
バッファ段階において、第２イネーブル信号端子ＥＭ２に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１、リセット信号端子および第１イネーブル信号端子ＥＭ１に無効レベルを入力することと、
発光段階において、第１イネーブル信号端子ＥＭ１に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１、リセット信号端子および第２イネーブル信号端子ＥＭ２に無効レベルを入力することを含む。
リセット段階において、リセット信号端子および第２イネーブル信号端子ＥＭ２に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１および第１イネーブル信号端子ＥＭ１に無効レベルを入力することと、
閾値補償段階において、第１ゲート駆動信号端子Ｇａｔｅ１および第２イネーブル信号端子ＥＭ２に有効レベルを入力し、リセット信号端子および第１イネーブル信号端子ＥＭ１に無効レベルを入力することと、
バッファ段階において、第２イネーブル信号端子ＥＭ２に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１、リセット信号端子および第１イネーブル信号端子ＥＭ１に無効レベルを入力することと、
発光段階において、第１イネーブル信号端子ＥＭ１に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１、リセット信号端子および第２イネーブル信号端子ＥＭ２に無効レベルを入力することを含む。
【0072】
この画素駆動回路の駆動方法は、上記の内容で詳細に説明されており、ここでは繰り返さない。
【0073】
本開示の例示的な実施形態はまた、上述した画素駆動回路を駆動する画素駆動回路の駆動方法が提供され、前記駆動方法は、
第１リセット段階において、リセット信号端子および第２イネーブル信号端子ＥＭ２に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１、第１イネーブル信号端子ＥＭ１および第２ゲート駆動信号端子Ｇａｔｅ２に無効レベルを入力することと、
第２リセット段階において、リセット信号端子、第２イネーブル信号端子ＥＭ２および第１ゲート駆動信号端子Ｇａｔｅ１に有効レベルを入力し、第１イネーブル信号端子ＥＭ１および第２ゲート駆動信号端子Ｇａｔｅ２に無効レベルを入力することと、
第１閾値補償段階において、第１ゲート駆動信号端子Ｇａｔｅ１、第２イネーブル信号端子ＥＭ２および第２ゲート駆動信号端子Ｇａｔｅ２に有効レベルを入力し、リセット信号端子および第１イネーブル信号端子ＥＭ１に無効レベルを入力することと、
第２閾値補償段階において、第２イネーブル信号端子ＥＭ２および第２ゲート駆動信号端子Ｇａｔｅ２に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１、リセット信号端子および第１イネーブル信号端子ＥＭ１に無効レベルを入力することと、
発光段階において、第１イネーブル信号端子ＥＭ１に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１、第２ゲート駆動信号端子Ｇａｔｅ２、リセット信号端子および第２イネーブル信号端子ＥＭ２に無効レベルを入力することを含む。
第１リセット段階において、リセット信号端子および第２イネーブル信号端子ＥＭ２に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１、第１イネーブル信号端子ＥＭ１および第２ゲート駆動信号端子Ｇａｔｅ２に無効レベルを入力することと、
第２リセット段階において、リセット信号端子、第２イネーブル信号端子ＥＭ２および第１ゲート駆動信号端子Ｇａｔｅ１に有効レベルを入力し、第１イネーブル信号端子ＥＭ１および第２ゲート駆動信号端子Ｇａｔｅ２に無効レベルを入力することと、
第１閾値補償段階において、第１ゲート駆動信号端子Ｇａｔｅ１、第２イネーブル信号端子ＥＭ２および第２ゲート駆動信号端子Ｇａｔｅ２に有効レベルを入力し、リセット信号端子および第１イネーブル信号端子ＥＭ１に無効レベルを入力することと、
第２閾値補償段階において、第２イネーブル信号端子ＥＭ２および第２ゲート駆動信号端子Ｇａｔｅ２に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１、リセット信号端子および第１イネーブル信号端子ＥＭ１に無効レベルを入力することと、
発光段階において、第１イネーブル信号端子ＥＭ１に有効レベルを入力し、第１ゲート駆動信号端子Ｇａｔｅ１、第２ゲート駆動信号端子Ｇａｔｅ２、リセット信号端子および第２イネーブル信号端子ＥＭ２に無効レベルを入力することを含む。
【0074】
この画素駆動回路の駆動方法については、上記の内容で詳細に説明したので、ここでは繰り返さない。
【0075】
本開示の例示的な実施形態は、さらに上述した画素駆動回路を含む表示パネルを提供する。この表示パネルは、携帯電話、タブレットコンピューター、テレビなどの表示装置に適用できる。
【0076】
本開示の例示的な実施形態は、さらに図３に示すような画素駆動回路を含む表示パネルを提供する。この表示パネルは、図９～図１７に示すように、順に積層されたベース基板、活性層、第１導電層、第２導電層、第３導電層、および第４導電層を含むことができる。図９は、本開示の一例示的な実施形態に係る表示パネルの構造レイアウトであり、図１０は、図９の活性層の構造レイアウトである。図１１は、図９の第１導電層の構造レイアウトであり、図１２は、図９の第２導電層の構造レイアウトであり、図１３は、図９の第３導電層の構造レイアウトであり、図１４は、図９の第４導電層の構造レイアウトであり、図１５は、図９の活性層と第１導電層の構造レイアウトであり、図１６は、図９の活性層、第１導電層、第２導電層の構造レイアウトであり、図１７は、図９の活性層、第１導電層、第２導電層および第３導電層の構造レイアウトである。
【0077】
図９、図１０、図１５に示すように、活性層は、第１活性部５１、第２活性部５２、第３活性部５３、第４活性部５４、第５活性部５５、第６活性部５６、第７活性部５７、第８活性部５８、第１０活性部５１０、第１１活性部５１１、第１２活性部５１２、第１３活性部５１３、第１４活性部５１４、第１初期信号線Ｖｉｎｉｔ１、および第２初期信号線Ｖｉｎｉｔ２を含むことができる。第１活性部５１は、サブ活性部５１１０およびサブ活性部５１２０を含むことができる。サブ活性部５１１０およびサブ活性部５１２０は、第１トランジスタの２つのチャネル領域を形成するために用いられてもよい。第２活性部５２は、サブ活性部５２１およびサブ活性部５２２を含むことができる。サブ活性部５２１およびサブ活性部５２２は、第２トランジスタの２つのチャネル領域を形成するために用いられてもよい。第３活性部５３は、第３トランジスタＴ３のチャネル領域を形成するために用いられ、第４活性部５４は、第４トランジスタＴ４のチャネル領域を形成するために用いられ、第５活性部５５は、第５トランジスタＴ５のチャネル領域を形成するために用いられ、第６活性部５６は、第６トランジスタＴ６のチャネル領域を形成するために用いられ、第７活性部５７は、第７トランジスタＴ７のチャネル領域を形成するために用いられ、第８活性部５８は、第８トランジスタＴ８のチャネル領域を形成するために用いられ、第１０活性部５１０は、駆動トランジスタＤＴＦＴのチャネル領域を形成するために用いられる。第１１活性部５１１は、第３活性部５３、第５活性部５５、および第８活性部５８にそれぞれ接続されてもよい。第１０活性部５１０は、第１１活性部５１１から離れた第５活性部５５の一端に接続されてもよく、第１２活性部５１２は、第１１活性部５１１から離れた第８活性部５８の一端に接続されてもよく、第１３活性部５１３は、第１１活性部５１１から離れた第３活性部５３の一端に接続されてもよい。第１初期信号線Ｖｉｎｉｔ１は、第１トランジスタＴ１に初期信号端子を供給するために、第１４活性部５１４から離れた第１活性部５１の一端に接続される。第２初期信号線Ｖｉｎｉｔ２は、第７トランジスタＴ７に初期信号端子を供給するために、第６活性部５６から離れた第７活性部５７の一端に接続されてもよい。ベース基板上の第１初期信号線Ｖｉｎｉｔ１の正投影と、ベース基板上の第２初期信号線Ｖｉｎｉｔ２の正投影とは、いずれも第１方向Ｘに沿って延びていてもよい。第１方向Ｘは、表示パネルの行方向であってもよい。列方向に隣接する２つの画素駆動回路は、１本の初期信号線を共有してもよい。例えば、第１初期信号線Ｖｉｎｉｔ１は、前の行の画素駆動回路における第７トランジスタＴ７に初期信号端子を供給してもよい。第２初期信号線Ｖｉｎｉｔ２は、次の行の画素駆動回路における第１トランジスタＴ１に初期信号端子を供給してもよい。活性層はポリシリコン半導体で形成されてもよく、第１～第８トランジスタおよび駆動トランジスタはいずれも低温ポリシリコントランジスタであってもよい。
【0078】
図９、図１１、図１５に示すように、第１導電層は、第１イネーブル信号線ＥＭ１、第２イネーブル信号線ＥＭ２、第１０導電部１１０、第８導電部１８、第１導電部１１、および複数の第４導電部１４を含むことができる。ベース基板上の第１０導電部１１０の正投影は、ベース基板上の第１０活性部５１０の正投影を覆ってもよい。第１０導電部１１０は、駆動トランジスタのゲート電極および第１キャパシタの第１電極を形成するために使用することができる。ベース基板上の第１イネーブル信号線ＥＭ１の正投影は、第１方向Ｘに沿って延びていてもよく、ベース基板上の第１イネーブル信号線ＥＭ１の正投影は、ベース基板上の第５活性部５５の正投影を覆ってもよい。第１イネーブル信号線ＥＭ１の一部は、前記第５トランジスタＴ５のゲート電極を形成するために用いられてもよい。ベース基板上の第２イネーブル信号線ＥＭ２の正投影は、第１方向Ｘに沿って延びていてもよく、ベース基板上の第２イネーブル信号線ＥＭ２の正投影は、ベース基板上の第３活性部５３の正投影を覆っていてもよい。第２イネーブル信号線ＥＭ２の一部は、前記第３トランジスタＴ３のゲート電極を形成するために用いられてもよい。第８導電部１８は、第１イネーブル信号線ＥＭ１に接続されてもよく、前記ベース基板上の前記第８導電部１８の正投影は前記ベース基板上の前記第８活性部５８の正投影を覆ってもよい。第８導電部１８は、第８トランジスタＴ８のゲート電極を形成するために用いられてもよい。第１導電部１１は、第１トランジスタのゲート電極を形成するために用いられてもよい。ベース基板上の複数の第４導電部１４の正投影は、第１方向Ｘにおいて離れていてもよい。第４導電部１４の一部は、１つの画素駆動回路における第２トランジスタのゲート電極を形成するために用いられ、第４導電部１４の他の部分は、他の画素駆動回路における第４トランジスタのゲート電極を形成するために用いられ、この２つの画素駆動回路は第１方向Ｘに隣接して設けられていてもよい。図１１に示すように、左側の第４導電部１４の一部は、この画素駆動回路における第２トランジスタのゲート電極を形成するためのものであり、左側の第４導電部１４の他の部分（図示せず）は、この画素駆動回路の左側の画素駆動回路における第４トランジスタのゲート電極を形成するためのものであってもよい。また、この表示パネルは、第１導電層をマスクとして活性層を導体化処理することができ、第１導電層によって覆われた領域にトランジスタのチャネル領域を形成することができ、第１導電層によって覆われていない領域に導体構造を形成することができる。
【0079】
図９、図１２および図１６に示すように、第２導電層は、第１１導電部２１１および第１２導電部２１２を含むことができる。第１１導電部２１１には開口２１１１が設けられている。ベース基板上の第１１導電部２１１の正投影は、ベース基板上の第１０導電部の正投影と少なくとも部分的に重なっていてもよい。第１１導電部２１１は、第１コンデンサＣの第２電極を形成するために使用することができる。第１２導電部２１２は、第１１導電部２１１に接続されてもよく、ベース基板上の第１２導電部２１２の正投影は、第２方向Ｙに沿って延びていてもよい。第２方向Ｙは、表示パネルの列方向であってもよい。
【0080】
図９、図１３、図１７に示すように、第３導電層は、基準電圧線Ｖｒｅｆ、第１ゲート線Ｇａｔｅ１、リセット信号線Ｒｅｓｅｔ、第１接続部３１、第２接続部３２、相互接続部３３、相互接続部３４および相互接続部３５を含むことができる。基準電圧線Ｖｒｅｆのベース基板への正投影、第１ゲート線Ｇａｔｅ１のベース基板への正投影、およびリセット信号線Ｒｅｓｅｔのベース基板への正投影は、いずれも第１方向Ｘに延びていてもよい。基準電圧線Ｖｒｅｆは基準電圧端子の提供に使用され、第１ゲート線Ｇａｔｅ１は第１ゲート駆動信号端子の提供に使用され、リセット信号線Ｒｅｓｅｔはリセット信号端子の提供に使用される。図１７に示すように、基準電圧線Ｖｒｅｆは、ビアＨ２を介して第１３活性部５１３に接続されることにより、第３トランジスタＴ３の第１電極と基準電圧端子とを接続することができる。第１接続部３１は、ビアＨ３を介して第１１活性部５１１に接続され、ビアＨ４を介して第１１導電部２１１に接続されることにより、第３トランジスタの第２電極と第１コンデンサＣ１の第２電極とを接続することができる。相互接続部３４は、第８トランジスタの第２電極に接続するために、ビアＨ５を介して第１２活性部５１２に接続されてもよい。相互接続部３３は、第５ノードに接続するために、ビアＨ１を介して第６活性部５６と第７活性部５７との間の活性層に接続されてもよい。第２接続部３２は、ビアＨ６を介して第１０導電部１１０に接続され、ビアＨ７を介して第１４活性部５１４に接続されることにより、駆動トランジスタのゲート電極と第２トランジスタの第１電極とを接続することができる。ベース基板上のビアＨ６の正投影は、ベース基板上の開口部２１１１の正投影内に位置し、ビアＨ６を第１１導電部２１１から絶縁することができる。相互接続部３５は、第４トランジスタの第１電極に接続するために、ビアＨ９を介して第１０活性部５１０から離れた第４活性部５４の一端の活性層に接続されてもよい。リセット信号線Ｒｅｓｅｔは、ビアを介して同一行に位置する複数の第１導電部１１に接続されることにより、第１トランジスタのゲート電極とリセット信号端子とを接続することができる。第１ゲート線Ｇａｔｅ１は、ビアＨ８を介して第２導電部１４に接続されることにより、第１ゲート駆動信号端子と第２トランジスタのゲート電極とを接続し、第１ゲート駆動信号端子と第４トランジスタのゲート電極とを接続することができる。本開示の例示的な実施形態は、第３導電層のシート抵抗は、第２導電層のシート抵抗より小さくしてもよい。本開示の例示的な実施形態は、基準電圧線Ｖｒｅｆ、第１ゲート線Ｇａｔｅ１およびリセット信号線Ｒｅｓｅｔを全て第３導電層に設定することにより、第１トランジスタ、第４トランジスタおよび第２トランジスタの応答速度を向上させることができる。
【0081】
図９および図１４に示すように、第４導電層は、電源線ＶＤＤ、データ線Ｖｄａｔａ、および相互接続部４１を含むことができる。電源線ＶＤＤは第１電源端子を提供するために用いられ、データ線Ｖｄａｔａはデータ信号端子を提供するために用いられる。ベース基板上の電源線ＶＤＤの正投影と、ベース基板上のデータ線Ｖｄａｔａの正投影とは、いずれも第２方向Ｙに沿って延びることができる。電源線ＶＤＤは、ビアＨ１２を介して相互接続部３４に接続されることにより、第８トランジスタの第２電極と第１電源端子とを接続することができる。データ線Ｖｄａｔａは、ビアＨ１１を介して相互接続部３５に接続されることにより、第４トランジスタの第１電極とデータ信号端子とを接続することができる。相互接続部４１は、ビアＨ１３を介して相互接続部３３に接続され、相互接続部４１は発光部の第１電極に接続するために用いられてもよい。図９に示すように、ベース基板上の電源線ＶＤＤの正投影は、ベース基板上の第１４活性部５１４の正投影と少なくとも部分的に重なっていてもよく、電源線ＶＤＤは、発光段階における駆動トランジスタのゲート電極の電圧変動を低減するために、駆動トランジスタのゲート電極に対して電圧安定化の役割を果たすことができる。ベース基板上の電源線ＶＤＤの正投影は、ベース基板上の第２接続部３２の正投影と少なくとも部分的に重なっていてもよく、同様に、電源線ＶＤＤは、発光段階における駆動トランジスタのゲート電極の電圧変動を低減するために、駆動トランジスタのゲート電極に対して電圧安定化の役割を果たすことができる。ベース基板上の第１２導電部２１２の正投影の少なくとも一部は、ベース基板上の第１４活性部４１４の正投影とベース基板上のデータ線Ｖｄａｔａの正投影との間に位置していてもよい。発光段階では、第１２導電部２１２は電源線ＶＤＤに接続され、第１２導電部２１２はデータ線Ｖｄａｔａが第１４活性部４１４に対する干渉を遮蔽することができ、駆動トランジスタのゲート電極の電圧をより安定させることができる。図９および図１６に示すように、第１２導電部２１２のベース基板上の正投影は、第１方向Ｘに隣接する２つの第４導電部１４のベース基板上の正投影の間に位置し、すなわち、ベース基板上の第１２導電部２１２の正投影は、ベース基板上の第４導電部１４の正投影と交差しない。この設定により、第４導電部１４の寄生容量を低減することができ、第２トランジスタおよび第４トランジスタの応答速度を向上させることができる。
【0082】
図１８は、図９の破線Ａの位置における部分断面図である。表示パネルは、さらに、バッファ層６２、第１絶縁層６３、第２絶縁層６４、誘電体層６５、パッシベーション層６６および平坦化層６７を含むことができ、ここで、ベース基板６１、バッファ層６２、活性層、第１絶縁層６３、第１導電層、第２絶縁層６４、第２導電層、誘電体層６５、第３導電層、パッシベーション層６６、平坦化層６７、第４導電層が順に積層されていてもよい。バッファ層６２は、酸化シリコン層および窒化シリコン層の少なくとも一方を含むことができる。第１絶縁層６３および第２絶縁層６４は、酸化シリコン層であってもよい。誘電体層は窒化シリコン層であってもよい。パッシベーション層６６の材料は、有機絶縁材料または無機絶縁材料、例えば窒化ケイ素材料を含むことができる。平坦化層６７の材料は、有機樹脂などの有機材料であってもよい。第１導電層および第２導電層の材料は、モリブデン、アルミニウム、銅、チタンおよびニオブのいずれかまたはこれらの合金、モリブデン／チタン合金またはこれらのスタック等であってもよい。第３導電層および第４導電層の材料は、モリブデン、アルミニウム、銅、チタンおよびニオブなどの金属材料、またはそれらの合金、モリブデン／チタン合金またはそのスタック、またはチタン／アルミニウム／チタンのスタックであってもよい。ベース基板６１は、ガラス基板、ブロッキング層、ポリイミド層の順に積層されていてもよく、ブロッキング層は無機材料であってもよい。
【0083】
また、本開示の例示的な実施形態は、さらに別の表示パネルを提供し、前記表示パネルは図３に示すような画素駆動回路を含むことができる。この表示パネルは、図１９～図２７に示すように、順に積層されたベース基板、活性層、第１導電層、第２導電層、第３導電層、および第４導電層を含むことができる。図１９は、本開示の例示的な一実施形態に係る表示パネルの構造レイアウトであり、図２０は、図１９の活性層の構造レイアウトであり、図２１は、図１９の第１導電層の構造レイアウトであり、図２２は、図１９の第２導電層の構造レイアウトであり、図２３は、図１９の第３導電層の構造レイアウトであり、図２４は、図１９の第４導電層の構造レイアウトであり、図２５は、図１９の活性層と第１導電層の構造レイアウトであり、図２６は、図１９の活性層、第１導電層と第２導電層の構造レイアウトであり、図２７は、図１９の活性層、第１導電層、第２導電層および第３導電層の構造レイアウトである。
【0084】
図１９、図２０、図２５に示すように、活性層は、第１活性部５１、第２活性部５２、第３活性部５３、第４活性部５４、第５活性部５５、第６活性部５６、第７活性部５７、第８活性部５８、第１０活性部５１０、第１１活性部５１１、第１２活性部５１２、第１３活性部５１３、第１４活性部５１４、第１５活性部５１５、および活性線５０を含むことができる。第１活性部５１は、第１サブ活性部５１１０および第２サブ活性部５１２０を含むことができる。第１サブ活性部５１１０および第２サブ活性部５１２０は、第１トランジスタの２つのチャネル領域を形成するために用いられてもよい。活性層は、第１サブ活性部５１１０と第２サブ活性部５１２０との間に接続された第３サブ活性部５１３０をさらに含むことができる。第２活性部５２は、第４サブ活性部５２１と第５サブ活性部５２２とを含むことができる。第４サブ活性部５２１および第５サブ活性部５２２は、第２トランジスタの２つのチャネル領域を形成するために用いられてもよい。活性層は、第４サブ活性部５２１と第５サブ活性部５２２との間に接続された第６サブ活性部５２３をさらに含むことができる。第３活性部５３は、第３トランジスタＴ３のチャネル領域を形成するために用いられ、第４活性部５４は、第４トランジスタＴ４のチャネル領域を形成するために用いられ、第５活性部５５は、第５トランジスタＴ５のチャネル領域を形成するために用いられ、第６活性部５６は、第６トランジスタＴ６のチャネル領域を形成するために用いられ、第７活性部５７は、第７トランジスタＴ７のチャネル領域を形成するために用いられ、第８活性部５８は第８トランジスタＴ８のチャネル領域を形成するために用いられ、第１０活性部５１０は駆動トランジスタＤＴＦＴのチャネル領域を形成するために用いられる。第１１活性部５１１は、第３活性部５３、第５活性部５５、および第８活性部５８にそれぞれ接続されてもよい。第１０活性部５１０は、第１１活性部５１１から離れた第５活性部５５の一端に接続されてもよく、第１２活性部５１２は、第１１活性部５１１から離れた第８活性部５８の一端に接続されてもよく、第１３活性部５１３は、第１１活性部５１１から離れた第３活性部５３の一端に接続されてもよく、第１５活性部５１５は、第６活性部５６から離れた第７活性部５７の一端に接続されてもよい。ベース基板上の活性線５０の正投影は、第１方向Ｘに沿って延びる。第１方向Ｘは、表示パネルの行方向であってもよい。活性線５０は、同一の画素回路の行に位置する複数の第１５活性部に接続されてもよい。活性層はポリシリコン半導体で形成されてもよく、第１～第８トランジスタおよび駆動トランジスタはいずれも低温ポリシリコントランジスタであってもよい。
【0085】
図１９、図２１、図２５に示すように、第１導電層は、第１イネーブル信号線ＥＭ１、第２イネーブル信号線ＥＭ２、第１０導電部１１０、第８導電部１８、第１５導電部１１５、第１３導電部１１３、第１６導電部１１６、リセット信号線Ｒｅｓｅｔおよび第１ゲート線Ｇａｔｅ１を含むことができる。第１イネーブル信号線ＥＭ１は、第１イネーブル信号端子を提供するために用いられ、第２イネーブル信号線ＥＭ２は、第２イネーブル信号端子を形成するために用いられ、リセット信号線Ｒｅｓｅｔは、リセット信号端子を提供するために用いられ、第１ゲート線Ｇａｔｅ１は、第１ゲート駆動信号端子を提供するために用いられる。ベース基板上の第１イネーブル信号線ＥＭ１の正投影、ベース基板上の第２イネーブル信号線ＥＭ２の正投影、ベース基板上のリセット信号線Ｒｅｓｅｔの正投影、およびベース基板上の第１ゲート線Ｇａｔｅ１の正投影は、全て第１方向Ｘに沿って延在することができる。第１０導電部１１０は、駆動トランジスタのゲート電極と第１コンデンサの第１電極とを形成するために用いられ、ベース基板上の第１イネーブル信号線ＥＭ１の正投影は、ベース基板上の第５活性部５５の正投影を覆い、第１イネーブル信号線ＥＭ１の一部は、第５トランジスタＴ５のゲート電極を形成するために用いられてもよく、ベース基板上の第２イネーブル信号線ＥＭ２の正投影は、ベース基板上の第３活性部５３の正投影とベース基板上の第７活性部５７の正投影とをカバーしてもよい。第２イネーブル信号線ＥＭ２の一部は、前記第３トランジスタＴ３のゲート電極を形成するために用いられてもよく、第２イネーブル信号線ＥＭ２の他の部分は、第７トランジスタＴ７のゲート電極を形成するために用いられてもよい。第８導電部１８は、第１イネーブル信号線ＥＭ１に接続されてもよく、ベース基板上の第８導電部１８の正投影は、ベース基板上の第８活性部５８の正投影を覆ってもよい。第８導電部１８は、第８トランジスタＴ８のゲート電極を形成するために用いられてもよい。第１３導電部１１３は、第１ゲート線Ｇａｔｅ１に対向するリセット信号線Ｒｅｓｅｔの一側に接続されてもよく、第１５導電部１１５は、リセット信号線に対向する第１ゲート線Ｇａｔｅ１の一側に接続されてもよく、第１６導電部１１６は、第１ゲート線Ｇａｔｅ１から離れたリセット信号線の一側に接続されてもよい。第１ゲート線Ｇａｔｅ１の一部は、第２トランジスタおよび第４トランジスタのゲート電極を形成するために用いられてもよく、第１５導電部１１５は、第２トランジスタの別のゲート電極を形成するために用いられてもよく、リセット信号線Ｒｅｓｅｔの一部は、第１トランジスタのゲート電極を形成するために用いられてもよい。第１６導電部１１６は、第１トランジスタの別のゲート電極を形成するために用いられてもよい。この表示パネルは、第１導電層をマスクとして活性層を導体化処理することができ、第１導電層によって覆われた領域にトランジスタのチャネル領域を形成することができ、第１導電層によって覆われていない領域に導体構造を形成することができる。
【0086】
図１９、図２２および図２６に示すように、第２導電層は、第１１導電部２１１を含むことができる。第１１導電部２１１には開口２１１１が設けられていてもよい。ベース基板上の第１１導電部２１１の正投影は、ベース基板上の第１０導電部１１０の正投影と少なくとも部分的に重なっていてもよい。第１１導電部２１１は、第１コンデンサＣ１の第２電極を形成するために用いられてもよい。
【0087】
図１９、図２３、図２７に示すように、第３導電層は、電源線ＶＤＤ、第１接続部３１、第２接続部３２、相互接続部３３、相互接続部３４、相互接続部３５および相互接続部３６を含むことができる。電源線ＶＤＤは、第１電源端子を供給するために用いられる。ベース基板上の電源線ＶＤＤの正投影は、第２方向Ｙに沿って延びてもよく、第２方向は、表示パネルの列方向であってもよい。図２７に示すように、電源線ＶＤＤは、ビアＨ６を介して第１２活性部５１２に接続されることにより、第８トランジスタの第２電極と第１電源端子とを接続することができる。第１接続部３１は、ビアＨ４を介して第１１活性部５１１に接続され、ビアＨ５を介して第１１導電部２１１に接続されることにより、第３トランジスタの第２電極と第１コンデンサＣ１の第２電極とを接続することができる。第２接続部３２は、ビアＨ７を介して第１０導電部１１０に接続され、ビアＨ８を介して第１４活性部５１４に接続されることにより、駆動トランジスタのゲート電極と第２トランジスタの第１電極とを接続することができる。ベース基板上のビアＨ７の正投影は、ベース基板上の開口２１１１の正投影内に位置し、ビアＨ７を第１１導電部２１１から絶縁することができる。相互接続部３３は、第３トランジスタの第１電極に接続するために、ビアＨ２を介して第１３活性部５１３に接続されてもよい。相互接続部３４は、第７トランジスタの第１電極に接続するために、ビアＨ１を介して第１５活性部５１５に接続されてもよい。相互接続部３５は、第６トランジスタの第１電極に接続するために、ビアＨ３を介して第６活性部５６と第７活性部５７との間の活性層に接続されてもよい。相互接続部３６は、第４トランジスタの第１電極に接続するために、ビアＨ９を介して第５活性部５５から離れた第４活性部５４の一端の活性層に接続されてもよい。ベース基板上における電源線ＶＤＤの正投影とベース基板上における第３サブ活性部５１３０の正投影とは少なくとも部分的に重なっていてもよく、電源線ＶＤＤは第３サブ活性部５１３０に対して電圧安定化の役割を果たすことができるので、第３サブ活性部５１３０の電圧変動による第１トランジスタのソース－ドレインへの異常なリークが低減される。
【0088】
図１９および図２４に示すように、第４導電層は、初期信号線Ｖｉｎｉｔ、データ線Ｖｄａｔａ、基準電圧線Ｖｒｅｆ、相互接続部４１および第１７導電部４２を含むことができる。初期信号線Ｖｉｎｉｔは、初期信号端子を提供するために用いられ、データ線Ｖｄａｔａは、データ信号端子を提供するために用いられ、基準電圧線Ｖｒｅｆは、基準電圧端子を提供するために用いられてもよい。初期信号線Ｖｉｎｉｔのベース基板への正投影、データ線Ｖｄａｔａのベース基板への正投影、基準電圧線Ｖｒｅｆのベース基板への正投影は、いずれも第２方向Ｙに沿って延びていてもよい。図１９に示すように、初期信号線Ｖｉｎｉｔは、第７トランジスタの第１電極に接続するために、ビアＨ１１を介して相互接続部３４に接続されるとともに、第１５活性部５１５は、次の行の画素駆動回路における第１サブ活性部５１１０に接続されるので、初期信号線Ｖｉｎｉｔは、次の行の画素駆動回路における第１トランジスタの第１電極に初期信号端子を提供することができる。同様に、本行の画素駆動回路における第１トランジスタの第１電極は、前の行の画素駆動回路における相互接続部３４を介して初期信号線Ｖｉｎｉｔに接続されている。初期信号線Ｖｉｎｉｔは活性線５０とメッシュ構造を形成することができるので、初期信号線Ｖｉｎｉｔ自体の抵抗を低減することができる。初期信号線Ｖｉｎｉｔは、それぞれに接続された第１サブ初期信号線Ｖｉｎｉｔ１と第２サブ初期信号線Ｖｉｎｉｔ２とを含むことができる。ベース基板上の第１サブ初期信号線Ｖｉｎｉｔ１の正投影と、ベース基板上の第２サブ初期信号線Ｖｉｎｉｔ２の正投影とは、第１方向にずれることができる。ベース基板上の第１サブ初期信号線Ｖｉｎｉｔ１の正投影は、ベース基板上の第２接続部３２の正投影と少なくとも部分的に重なっていてもよい。第１サブ初期信号線Ｖｉｎｉｔ１は、第２接続部３２に対して電圧安定化の役割を果たすことができるので、発光段階における駆動トランジスタのゲート電極の電圧変動を低減することができる。ベース基板上の第１サブ初期信号線Ｖｉｎｉｔ１の正投影は、ベース基板上の第１４活性部５１４の正投影と少なくとも部分的に重なっていてもよい。第１サブ初期信号線Ｖｉｎｉｔ１は、第１４活性部５１４に対して電圧安定化の役割を果たすことができるので、発光段階における駆動トランジスタのゲート電極の電圧変動を低減することができる。ベース基板上の第２サブ初期信号線Ｖｉｎｉｔ２の正投影は、ベース基板上の電源線ＶＤＤの正投影と少なくとも部分的に重なっていてもよい。このような構成により、表示パネルに対する第２サブ初期信号線Ｖｉｎｉｔ２の遮光影響を低減することができる。データ線Ｖｄａｔａは、ビアＨ１３を介して相互接続部３６に接続されることにより、第４トランジスタの第１電極とデータ信号端子とを接続することができる。基準電圧線Ｖｒｅｆは、ビアＨ１０を介して相互接続３３に接続されることにより、基準電圧端子と第３トランジスタの第１電極とを接続することができる。相互接続部４１は、第６トランジスタの第１電極に接続するために、ビアＨ１２を介して相互接続部３５に接続されてもよく、相互接続部４１は、発光部の第１電極に接続するために用いられてもよい。第１７導電部４２は、データ線Ｖｄａｔａから離れた基準電圧線Ｖｒｅｆの一側に接続されてもよく、第１７導電部４２のベース基板上の正投影は、右側画素駆動回路における第６サブ活性部５２３のベース基板上の正投影と少なくとも部分的に重なっていてもよく、第１７導電部４２は、第６サブ活性部５２３に対して電圧安定化の役割を果たすことができるので、第６サブ活性部５２３の電圧変動による第２トランジスタのソース－ドレインへの異常なリークが低減される。
【0089】
図２８は、図１９の点線Ｂの位置における部分断面図である。表示パネルは、さらに、バッファ層６２、第１絶縁層６３、第２絶縁層６４、誘電体層６５、パッシベーション層６６および平坦化層６７を含むことができ、ここで、ベース基板６１、バッファ層６２、活性層、第１絶縁層６３、第１導電層、第２絶縁層６４、第２導電層、誘電体層６５、第３導電層、パッシベーション層６６、平坦化層６７、第４導電層が順に積層されていてもよい。バッファ層６２は、酸化シリコン層および窒化シリコン層の少なくとも一方を含むことができる。第１絶縁層６３および第２絶縁層６４は、酸化シリコン層であってもよい。誘電体層は窒化シリコン層であってもよい。パッシベーション層６６の材料は、有機絶縁材料または無機絶縁材料、例えば窒化ケイ素材料を含むことができる。平坦化層６７の材料は、有機樹脂などの有機材料であってもよい。第１導電層および第２導電層の材料は、モリブデン、アルミニウム、銅、チタンおよびニオブのいずれかまたはこれらの合金、モリブデン／チタン合金またはこれらのスタック等であってもよい。第３導電層および第４導電層の材料は、モリブデン、アルミニウム、銅、チタンおよびニオブなどの金属材料、またはそれらの合金、モリブデン／チタン合金またはそのスタック、またはチタン／アルミニウム／チタンのスタックであってもよい。ベース基板６１は、ガラス基板、ブロッキング層、ポリイミド層の順に積層されていてもよく、ブロッキング層は無機材料であってもよい。
【0090】
本開示の例示的な実施形態は、さらに別の表示パネルを提供し、前記表示パネルは図７に示すような画素駆動回路を含むことができる。この表示パネルは、図２９～３７に示すように、順に積層されたベース基板、活性層、第１導電層、第２導電層、第３導電層、および第４導電層を含むことができる。図２９は、本開示の例示的な一実施形態に係る表示パネルの構造レイアウトであり、図３０は図２９の活性層の構造レイアウトであり、図３１は図２９の第１導電層の構造レイアウトであり、図３２は図２９の第２導電層の構造レイアウトであり、図３３は図２９の第３導電層の構造レイアウトであり、図３４は図２９の第４導電層の構造レイアウトであり、図３５は、図２９の活性層と第１導電層の構造レイアウトであり、図３６は、図２９の活性層、第１導電層および第２導電層の構造レイアウトであり、図３７は、図２９の活性層、第１導電層、第２導電層および第３導電層の構造レイアウトである。
【0091】
図２９、図３０、図３５に示すように、活性層は、第１活性部５１、第２活性部５２、第３活性部５３、第４活性部５４、第５活性部５５、第６活性部５６、第７活性部５７、第８活性部５８、第９活性部５９、第１０活性部５１０、第１１活性部５１１、第１２活性部５１２、第１３活性部５１３、第１４活性部５１４、第１６活性部、第１初期信号線Ｖｉｎｉｔ１および第２初期信号線Ｖｉｎｉｔ２を含むことができる。第１活性部５１は、第１トランジスタのチャネル領域を形成するために用いられ、第２活性部５２は、サブ活性部５２１およびサブ活性部５２２を含むことができ、サブ活性部５２１およびサブ活性部５２２は、第２トランジスタの２つのチャネル領域を形成するために用いられ、第３活性部５３は、第３トランジスタＴ３のチャネル領域を形成するために用いられ、第４活性部５４は、第４トランジスタＴ４のチャネル領域を形成するために用いられ、第５活性部５５は、第５トランジスタＴ５のチャネル領域を形成するために用いられ、第６活性部５６は、第６トランジスタＴ６のチャネル領域を形成するために用いられ、第７活性部５７は、第７トランジスタＴ７のチャネル領域を形成するために用いられ、第８活性部５８は、第８トランジスタＴ８のチャネル領域を形成するために用いられ、第９活性部５９は、第９トランジスタＴ９のチャネル領域を形成するために用いられ、第１０活性部５１０は、駆動トランジスタＤＴＦＴのチャネル領域を形成するために用いられてもよい。第１１活性部５１１は、第３活性部５３、第５活性部５５、および第８活性部５８にそれぞれ接続され、第１０活性部５１０は、第１１活性部５１１から離れた第５活性部５５の一端に接続されてもよく、第１２活性部５１２は、第１１活性部５１１から離れた第８活性部５８の一端に接続されてもよく、第１３活性部５１３は、第１１活性部５１１から離れた第３活性部５３の一端に接続されてもよく、第１４活性部５１４は、第２活性部５２および第９活性部５９に接続されてもよく、第１６活性部５１６は、第４活性部５４と第１０活性部５１０との間に接続されてもよく、第１６活性部５１６は、第２キャパシタの第１電極を形成するために用いられてもよい。ベース基板上の第１６活性部５１６の正投影の第１方向Ｘにおける大きさは、ベース基板上の第４活性部５４の正投影の第１方向Ｘにおける大きさよりも大きくしてもよい。ベース基板上の第１初期信号線Ｖｉｎｉｔ１の正投影と、ベース基板上の第２初期信号線Ｖｉｎｉｔ２の正投影とは、いずれも第１方向Ｘに沿って延びていてもよい。第１方向Ｘは、表示パネルの行方向であってもよい。列方向に隣接する２つの画素駆動回路は、１本の初期信号線を共有してもよい。例えば、第１初期信号線Ｖｉｎｉｔ１は、前の行の画素駆動回路における第７トランジスタＴ７に初期信号端子を供給してもよい。第２初期信号線Ｖｉｎｉｔ２は、次の行の画素駆動回路における第１トランジスタＴ１に初期信号端子を供給してもよい。活性層はポリシリコン半導体で形成されてもよく、第１～第８トランジスタおよび駆動トランジスタはいずれも低温ポリシリコントランジスタであってもよい。
【0092】
図２９、図３１、図３５に示すように、第１導電層は、第１イネーブル信号線ＥＭ１、第２イネーブル信号線ＥＭ２、第１０導電部１１０、第８導電部１８、複数の第１導電部１１、複数の第９導電部１９、および複数の第２導電部１２を含むことができる。ベース基板上の第１０導電部１１０の正投影は、ベース基板上の第１０活性部５１０の正投影を覆い、第１０導電部１１０は、駆動トランジスタのゲート電極および第１キャパシタの第１電極を形成するために用いられる。ベース基板上の第１イネーブル信号線ＥＭ１の正投影は、第１方向Ｘに沿って延びてもよい。ベース基板上の第１イネーブル信号線ＥＭ１の正投影は、ベース基板上の第５活性部５５の正投影を覆い、第１イネーブル信号線ＥＭ１の一部は、第５トランジスタＴ５のゲート電極を形成するために用いられてもよい。ベース基板上の第２イネーブル信号線ＥＭ２の正投影は、第１方向Ｘに沿って延びていてもよく、ベース基板上の第２イネーブル信号線ＥＭ２の正投影は、ベース基板上の第３活性部５３の正投影と、ベース基板上の第７活性部５７の正投影とを覆ってもよい。第２イネーブル信号線ＥＭ２の一部は、第３トランジスタＴ３のゲート電極を形成するために用いられ、第２イネーブル信号線ＥＭ２の他の部分は、第７トランジスタＴ７のゲート電極を形成するために用いられてもよい。第８導電部１８は、第１イネーブル信号線ＥＭ１に接続されてもよく、第８導電部１８のベース基板上の正投影は、第８活性部５８のベース基板上の正投影を覆っていてもよい。第８導電部１８は、第８トランジスタＴ８のゲート電極を形成するために用いられ、第１導電部１１は、第１トランジスタのゲート電極を形成するために用いられてもよい。ベース基板上の第９導電部１９の正投影は、ベース基板上の第４活性部５４の正投影と、ベース基板上の第９活性部５９の正投影とを覆ってもよい。第９導電部１９は、第４トランジスタのゲート電極および第９トランジスタのゲート電極を形成するために用いられてもよい。ベース基板上の第２導電部１２の正投影は第２活性部を覆ってもよく、第２導電部１２は第２トランジスタのゲート電極を形成するために用いられてもよい。この表示パネルは、第１導電層をマスクとして活性層を導体化処理することができ、第１導電層によって覆われた領域にトランジスタのチャネル領域を形成することができ、第１導電層によって覆われていない領域に導体構造を形成することができる。
【0093】
図２９、図３２および図３６に示すように、第２導電層は、第１１導電部２１１および第１４導電部２１４を含むことができる。ベース基板上の第１１導電部の正投影は、ベース基板上の第１０導電部１１０の正投影と少なくとも部分的に重なっていてもよい。第１１導電部２１１は、第１コンデンサＣ１の第２電極を形成してもよい。第１４導電部２１４は、第１１導電部２１１に接続されてもよい。ベース基板上の第１４導電部２１４の正投影は、ベース基板上の第１６活性部５１６の正投影と少なくとも部分的に重なっていてもよい。第１４導電部２１４は、第２コンデンサＣ２の第２電極を形成するために用いられてもよい。また、第１１導電部２１１には開口２１１１も設けられている。
【0094】
図２９、図３３、図３７に示すように、第３導電層は、基準電圧線Ｖｒｅｆ、第１ゲート線Ｇａｔｅ１、リセット信号線Ｒｅｓｅｔ、第２ゲート線Ｇａｔｅ２、第１接続部３１、第２接続部３２、相互接続部３３、相互接続部３４および相互接続部３５を含むことができる。基準電圧線Ｖｒｅｆのベース基板への正投影、第１ゲート線Ｇａｔｅ１のベース基板への正投影、リセット信号線Ｒｅｓｅｔのベース基板への正投影、および第２ゲート線Ｇａｔｅ２のベース基板上の正投影は、いずれも第１方向Ｘに延びていてもよい。図３７に示すように、リセット信号線Ｒｅｓｅｔは、ビアＨ２を介して第１導電部１１に接続されることにより、リセット信号端子と第１トランジスタのゲート電極とを接続することができる。同一のリセット信号線Ｒｅｓｅｔは、同一の画素回路の行に位置する複数の第１導電部１１に接続されてもよい。第１ゲート線Ｇａｔｅ１は、ビアＨ３を介して第９導電部１９に接続されることにより、第１ゲート駆動信号端子と第４トランジスタのゲート電極および第９トランジスタのゲート電極とを接続することができる。同一の第１ゲート線Ｇａｔｅ１は、同一の画素回路の行に位置する複数の第９導電部１９に接続されてもよい。第２ゲート線Ｇａｔｅ２は、ビアＨ４を介して第２導電部１２に接続されることにより、第２ゲート駆動信号端子と第２トランジスタのゲート電極とを接続することができる。同一の第２ゲート線Ｇａｔｅ２は、同一の画素回路の行に位置する複数の第２導電部１２に接続されてもよい。基準電圧線Ｖｒｅｆは、ビアＨ９を介して第１３活性部５１３に接続されることにより、基準電圧端子と第３トランジスタの第１電極とを接続することができる。第１接続部３１は、ビアＨ８を介して第１１活性部５１１に接続され、ビアＨ７を介して第１１導電部２１１に接続されることにより、第３トランジスタの第２電極と第１コンデンサＣ１の第２電極とを接続することができる。第２接続部３２は、ビアＨ６を介して第１０導電部１１０に接続され、ビアＨ５を介して第１４活性部５１４に接続されることにより、第２トランジスタの第１電極と駆動トランジスタのゲート電極とを接続することができる。ベース基板上のビアＨ６の正投影はベース基板上の開口２１１１の正投影内に位置し、ビアＨ６を第１１導電部２１１から絶縁することができる。相互接続部３３は、第６トランジスタの第１電極に接続するために、ビアＨ１１を介して第６活性部５６と第７活性部５７との間の活性層に接続されてもよい。相互接続部３４は、第８トランジスタの第２電極に接続するために、ビアＨ１０を介して第１２活性部５１２に接続されてもよい。相互接続部３５は、第４トランジスタの第１電極に接続するために、ビアＨ１を介して第１０活性部５１０から離れた第４活性部５４の一側の活性層に接続されてもよい。第３導電層のシート抵抗は、第１導電層のシート抵抗より小さくしてもよい。本開示の例示的な実施形態では、リセット信号線Ｒｅｓｅｔ、第１ゲート線Ｇａｔｅ１、第２ゲート線Ｇａｔｅ２、基準電圧線Ｖｒｅｆが第３導電層に配置されており、上記信号線自体の抵抗を低減することができる。
【0095】
図２９および図３４に示すように、第４導電層は、データ線Ｖｄａｔａ、電源線ＶＤＤ、および相互接続部４１を含むことができる。データ線Ｖｄａｔａは、データ信号端子を提供するために用いられ、電源線ＶＤＤは、第１電源端子を提供するために用いられてもよい。ベース基板上のデータ線Ｖｄａｔａの正投影と、ベース基板上の電源線ＶＤＤの正投影とは、いずれも第２方向Ｙに沿って延びることができ、第２方向Ｙは、表示パネルの列方向であってもよい。図２９に示すように、電源線ＶＤＤは、ビアＨ１２を介して相互接続部３４に接続されることにより、第８トランジスタの第２電極と第１電源端子とを接続することができる。データ線Ｖｄａｔａは、ビアＨ１３を介して相互接続部３５に接続されることにより、第４トランジスタの第１電極とデータ信号端子とを接続することができる。相互接続部４１は、第６トランジスタの第１電極に接続するために、ビアＨ１４を介して相互接続部３３に接続されてもよい。相互接続部４１は、発光部の第１電極に接続するために用いられてもよい。図２９に示すように、ベース基板上の電源線ＶＤＤの正投影は、ベース基板上の第１４活性部５１４の正投影と少なくとも部分的に重なっていてもよく、電源線ＶＤＤは、発光段階における駆動トランジスタのゲート電極の電圧変動を低減するために、駆動トランジスタのゲート電極に対して電圧安定化の役割を果たすことができる。ベース基板上の電源線ＶＤＤの正投影は、ベース基板上の第２接続部３２の正投影と少なくとも部分的に重なっていてもよい。同様に、電源線ＶＤＤは、駆動トランジスタのゲート電極に電圧安定化の役割を果たすことができ、発光段階における駆動トランジスタのゲート電極の電圧変動を低減することができる。
【0096】
図３８は、図２９の破線Ｃの位置における部分断面図である。表示パネルは、さらに、バッファ層６２、第１絶縁層６３、第２絶縁層６４、誘電体層６５、パッシベーション層６６および平坦化層６７を含むことができ、ここで、ベース基板６１、バッファ層６２、活性層、第１絶縁層６３、第１導電層、第２絶縁層６４、第２導電層、誘電体層６５、第３導電層、パッシベーション層６６、平坦化層６７、第４導電層が順に積層されていてもよい。バッファ層６２は、酸化シリコン層および窒化シリコン層の少なくとも一方を含むことができる。第１絶縁層６３および第２絶縁層６４は、酸化シリコン層であってもよい。誘電体層は窒化シリコン層であってもよい。パッシベーション層６６の材料は、有機絶縁材料または無機絶縁材料、例えば窒化ケイ素材料を含むことができる。平坦化層６７の材料は、有機樹脂などの有機材料であってもよい。第１導電層および第２導電層の材料は、モリブデン、アルミニウム、銅、チタンおよびニオブのいずれかまたはこれらの合金、モリブデン／チタン合金またはこれらのスタック等であってもよい。第３導電層および第４導電層の材料は、モリブデン、アルミニウム、銅、チタンおよびニオブなどの金属材料、またはそれらの合金、モリブデン／チタン合金またはそのスタック、またはチタン／アルミニウム／チタンのスタックであってもよい。ベース基板６１は、ガラス基板、ブロッキング層、ポリイミド層を順次積層してもよく、ブロッキング層は無機材料であってもよい。
【0097】
当業者は、明細書および本明細書に開示された内容を考慮して実践した上で、本開示の他の実施形態を容易に想起するだろう。本出願は、本開示の一般的原理に従い、本開示によって開示されていない当技術分野における周知の常識または慣用技術手段を含む、本開示の任意の変形、用途、または適応的変化をカバーすることを意図している。明細書および実施形態は例示的なものとみなされ、本開示の真の範囲および精神は特許請求の範囲によって示される。
【0098】
なお、本開示は、上述して図面に示した正確な構成に限定されるものではなく、その範囲を逸脱しない範囲で種々の変更及び変更が可能であることを理解されたい。本開示の範囲は、添付の特許請求の範囲のみによって限定される。
【符号の説明】
【0099】
０１ 駆動回路
０２ 制御回路
０３ 電圧安定化回路
０４ 第１記憶回路
０５ 第１リセット回路
０６ データ書込回路
０７ 補償回路
０８ 第２記憶回路
０９ 第２リセット回路
１１ 第１導電部
１２ 第２導電部
１４ 第４導電部
１８ 第８導電部
１９ 第９導電部
３１ 第１接続部
３２ 第２接続部
３３～３６ 相互接続部
４１ 相互接続部
４２ 第１７導電部
５０ 活性線
５１～５９ 第１～第９活性部
６１ ベース基板
６２ バッファ層
６３ 第１絶縁層
６４ 第２絶縁層
６５ 誘電体層
６６ パッシベーション層
６７ 平坦化層
１１０ 第１０導電部
１１３ 第１３導電部
１１５ 第１５導電部
１１６ 第１６導電部
２１１ 第１１導電部
２１２ 第１２導電部
２１４ 第１４導電部
４１４ 第１４活性部
５１０～５１６ 第１０～第１６活性部
５２１ 第４サブ活性部
５２２ 第５サブ活性部
５２３ 第６サブ活性部
２１１１ 開口、開口部
５１１０ 第１サブ活性部
５１２０ 第２サブ活性部
５１３０ 第３サブ活性部
Ｃ１ 第１コンデンサ、第１キャパシタ
Ｃ２ 第２コンデンサ、第２キャパシタ
Ｄａｔａ データ信号端子
ＤＴＦＴ 駆動トランジスタ
ＥＭ イネーブル信号端子
ＥＭ１ 第１イネーブル信号線、第１イネーブル信号端子
ＥＭ２ 第２イネーブル信号線、第２イネーブル信号端子
Ｇａｔｅ ゲート駆動信号端子
Ｇａｔｅ１ 第１ゲート線、第１ゲート駆動信号、第１ゲート駆動信号端子
Ｇａｔｅ２ 第２ゲート線、第２ゲート駆動信号端子
Ｈ１～Ｈ１４ ビア
Ｎ１～Ｎ６ 第１～第６ノード
Ｔ１～Ｔ９ 第１～第９トランジスタ
Ｖｉｎｉｔ 初期信号線、初期信号端子
Ｖｉｎｉｔ１ 第１初期信号線、第１サブ初期信号線
Ｖｉｎｉｔ２ 第２初期信号線、第２サブ初期信号線
０２ 制御回路
０３ 電圧安定化回路
０４ 第１記憶回路
０５ 第１リセット回路
０６ データ書込回路
０７ 補償回路
０８ 第２記憶回路
０９ 第２リセット回路
１１ 第１導電部
１２ 第２導電部
１４ 第４導電部
１８ 第８導電部
１９ 第９導電部
３１ 第１接続部
３２ 第２接続部
３３～３６ 相互接続部
４１ 相互接続部
４２ 第１７導電部
５０ 活性線
５１～５９ 第１～第９活性部
６１ ベース基板
６２ バッファ層
６３ 第１絶縁層
６４ 第２絶縁層
６５ 誘電体層
６６ パッシベーション層
６７ 平坦化層
１１０ 第１０導電部
１１３ 第１３導電部
１１５ 第１５導電部
１１６ 第１６導電部
２１１ 第１１導電部
２１２ 第１２導電部
２１４ 第１４導電部
４１４ 第１４活性部
５１０～５１６ 第１０～第１６活性部
５２１ 第４サブ活性部
５２２ 第５サブ活性部
５２３ 第６サブ活性部
２１１１ 開口、開口部
５１１０ 第１サブ活性部
５１２０ 第２サブ活性部
５１３０ 第３サブ活性部
Ｃ１ 第１コンデンサ、第１キャパシタ
Ｃ２ 第２コンデンサ、第２キャパシタ
Ｄａｔａ データ信号端子
ＤＴＦＴ 駆動トランジスタ
ＥＭ イネーブル信号端子
ＥＭ１ 第１イネーブル信号線、第１イネーブル信号端子
ＥＭ２ 第２イネーブル信号線、第２イネーブル信号端子
Ｇａｔｅ ゲート駆動信号端子
Ｇａｔｅ１ 第１ゲート線、第１ゲート駆動信号、第１ゲート駆動信号端子
Ｇａｔｅ２ 第２ゲート線、第２ゲート駆動信号端子
Ｈ１～Ｈ１４ ビア
Ｎ１～Ｎ６ 第１～第６ノード
Ｔ１～Ｔ９ 第１～第９トランジスタ
Ｖｉｎｉｔ 初期信号線、初期信号端子
Ｖｉｎｉｔ１ 第１初期信号線、第１サブ初期信号線
Ｖｉｎｉｔ２ 第２初期信号線、第２サブ初期信号線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【国際調査報告】