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特表2024-526027光活性ガラス基板内のＲＦシステム用のセラミック相キャパシタデバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-17
(54)【発明の名称】光活性ガラス基板内のＲＦシステム用のセラミック相キャパシタデバイス
(51)【国際特許分類】
H01G 4/33 20060101AFI20240709BHJP
H01G 4/30 20060101ALI20240709BHJP
H01G 13/00 20130101ALI20240709BHJP
H01G 4/40 20060101ALI20240709BHJP
H01L 21/822 20060101ALI20240709BHJP
H01Q 1/50 20060101ALI20240709BHJP
【ＦＩ】
H01G4/33 102
H01G4/30 547
H01G13/00 391Z
H01G4/40 A
H01G4/30 541
H01L27/04 C
H01Q1/50
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023573156
(86)(22)【出願日】2022-06-02
(85)【翻訳文提出日】2024-01-22
(86)【国際出願番号】 US2022031993
(87)【国際公開番号】W WO2022256551
(87)【国際公開日】2022-12-08
(31)【優先権主張番号】63/197,066
(32)【優先日】2021-06-04
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】516218823
【氏名又は名称】スリーディー グラス ソリューションズ，インク
【氏名又は名称原語表記】３Ｄ ＧＬＡＳＳ ＳＯＬＵＴＩＯＮＳ，ＩＮＣ
(74)【代理人】
【識別番号】100107984
【弁理士】
【氏名又は名称】廣田 雅紀
(74)【代理人】
【識別番号】100182305
【弁理士】
【氏名又は名称】廣田 鉄平
(74)【代理人】
【識別番号】100096482
【弁理士】
【氏名又は名称】東海 裕作
(74)【代理人】
【識別番号】100131093
【弁理士】
【氏名又は名称】堀内 真
(74)【代理人】
【識別番号】100150902
【弁理士】
【氏名又は名称】山内 正子
(74)【代理人】
【識別番号】100141391
【弁理士】
【氏名又は名称】園元 修一
(74)【代理人】
【識別番号】100221958
【弁理士】
【氏名又は名称】篠田 真希恵
(74)【代理人】
【識別番号】100192441
【弁理士】
【氏名又は名称】渡辺 仁
(72)【発明者】
【氏名】フレミング ジェブ エイチ．
(72)【発明者】
【氏名】マクウェシー カイル
【テーマコード（参考）】
5E001
5E082
5F038
5J046
【Ｆターム（参考）】
5E001AB06
5E001AH08
5E082AA20
5E082AB01
5E082BB01
5E082BB05
5E082DD08
5E082DD11
5E082EE05
5E082FF05
5E082FG25
5E082FG26
5F038AC04
5F038AC05
5F038AC10
5F038AC15
5F038AC18
5F038AC19
5F038AR07
5F038AZ04
5F038DF02
5F038EZ17
5J046TA03
(57)【要約】
本発明は、セラミック相キャパシタデバイス及びこれを作製する方法を含み、セラミック相キャパシタは光感受性ガラス基板内又はその上に形成され、光感受性ガラス基板内又はその上に形成された第１のキャパシタ電極と、第１のキャパシタ電極に隣接して光感受性ガラス基板からその場で形成されたガラス結晶性誘電体と、ガラス結晶性誘電体に隣接して第１の電極の反対側で光感受性ガラス基板内又はその上に形成された第２のキャパシタ電極とを備える。
【特許請求の範囲】
【請求項1】
光感受性ガラス内又はその上にセラミック相キャパシタを作成するための方法であって、光感受性ガラス基板上又は前記光感受性ガラス基板内に前記セラミック相キャパシタの２又は３以上のキャパシタ電極を形成するステップであって、前記光感受性ガラス基板の一部が前記２又は３以上のキャパシタ電極を分離する、前記２又は３以上のキャパシタ電極を形成するステップと、
前記２又は３以上のキャパシタ電極を分離する前記光感受性ガラス基板の前記一部を活性化エネルギー源に曝露するステップと、
前記光感受性ガラス基板をそのガラス転移温度を超えて少なくとも１０分間加熱するステップと、
前記光感受性ガラス基板を冷却して前記光感受性ガラス基板の露光部分をガラス結晶性誘電体に変換するステップと、
前記２又は３以上のキャパシタ電極への電気的接続を形成するステップと、
を含む、前記方法。
【請求項2】
前記光感受性ガラス基板内のビア内に前記２又は３以上のキャパシタ電極を形成するステップをさらに含む、請求項１に記載の方法。
【請求項3】
前記光感受性ガラス基板の両面に前記２又は３以上のキャパシタ電極を形成するステップをさらに含む、請求項１に記載の方法。
【請求項4】
前記光感受性ガラス基板に平行な表面上に前記ガラス結晶性誘電体を形成するステップをさらに含み、前記ガラス結晶性誘電体がセラミック相にある、請求項１に記載の方法。
【請求項5】
システムインパッケージ（ＳｉＰ）において集積集中素子デバイスを備えたアイソレータに前記セラミック相キャパシタを接続するステップをさらに含む、請求項１に記載の方法。
【請求項6】
ＳｉＰにおいて集積集中素子デバイスを備えたサーキュレータに前記セラミック相キャパシタを接続するステップをさらに含む、請求項１に記載の方法。
【請求項7】
ＳｉＰにおいて集積集中素子デバイスを備えたＲＦフィルタに前記セラミック相キャパシタを接続するステップをさらに含む、請求項１に記載の方法。
【請求項8】
ＳｉＰにおいて集積集中素子デバイスを備えたローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、又はトランスの少なくとも１つに前記セラミック相キャパシタを接続するステップをさらに含む、請求項１に記載の方法。
【請求項9】
前記光感受性ガラス基板内又はその上のパワーコンバイナ又はパワースプリッタに前記セラミック相キャパシタを接続するステップをさらに含む、請求項１に記載の方法。
【請求項10】
１又は２以上のアンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、電磁干渉遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、又はダイプレクサに前記セラミック相キャパシタを接続するステップをさらに含む、請求項１に記載の方法。
【請求項11】
光感受性ガラス基板内又はその上に形成されたセラミック相キャパシタデバイスであって、前記光感受性ガラス基板内又はその上に形成された第１のキャパシタ電極と、
前記第１のキャパシタ電極に隣接して前記光感受性ガラス基板からその場で形成されたガラス結晶性誘電体と、
前記ガラス結晶性誘電体に隣接して前記第１の電極の反対側で前記光感受性ガラス基板内又はその上に形成された第２のキャパシタ電極と、
を含む、前記セラミック相キャパシタデバイス。
【請求項12】
前記第１及び第２のキャパシタ電極が前記光感受性ガラス基板内のビア内に形成されている、請求項１１に記載のデバイス。
【請求項13】
前記第１及び第２のキャパシタ電極が前記光感受性ガラス基板の両面に形成されている、請求項１１に記載のデバイス。
【請求項14】
前記ガラス結晶性誘電体が、前記光感受性ガラス基板に平行な表面上に形成されている、請求項１１に記載のデバイス。
【請求項15】
前記第１のキャパシタ電極に接続された第１の金属コネクタと、前記第２のキャパシタ電極に接続された第２の金属コネクタとをさらに含む、請求項１１に記載のデバイス。
【請求項16】
前記セラミック相キャパシタが集積集中素子デバイスを備えたアイソレータに接続され、システムインパッケージ（ＳｉＰ）内にある、請求項１１に記載のデバイス。
【請求項17】
前記セラミック相キャパシタが集積集中素子デバイスを備えたサーキュレータに接続され、ＳｉＰ内にある、請求項１１に記載のデバイス。
【請求項18】
前記セラミック相キャパシタが集積集中素子デバイスを備えたＲＦフィルタに接続され、ＳｉＰ内にある、請求項１１に記載のデバイス。
【請求項19】
前記セラミック相キャパシタが、集積集中素子デバイスを備えたローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、又はトランスの少なくとも１つに接続され、ＳｉＰ内にある、請求項１１に記載のデバイス。
【請求項20】
前記セラミック相キャパシタが前記光感受性ガラス基板内又はその上のパワーコンバイナ又はパワースプリッタに接続されている、請求項１１に記載のデバイス。
【請求項21】
前記セラミック相キャパシタが、１又は２以上のアンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、電磁干渉遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、パワースプリッタ、パワーコンバイナ、又はダイプレクサに接続されている、請求項１１に記載のデバイス。
【請求項22】
光感受性ガラス内又はその上にセラミック相キャパシタを作成するための方法であって、光感受性ガラス基板上又は前記光感受性ガラス基板内に前記セラミック相キャパシタの２又は３以上のキャパシタ電極を形成するステップであって、前記光感受性ガラス基板の一部が前記２又は３以上のキャパシタ電極を分離する、前記２又は３以上のキャパシタ電極を形成するステップと、
前記２又は３以上のキャパシタ電極を分離する前記光感受性ガラス基板の前記一部を活性化エネルギー源に曝露するステップと、
前記光感受性ガラス基板をそのガラス転移温度を超えて少なくとも１０分間加熱するステップと、
前記光感受性ガラス基板を冷却して前記光感受性ガラス基板の露光部分をガラス結晶性誘電体に変換するステップと、
前記２又は３以上のキャパシタ電極への電気的接続を形成するステップと、
を含む、前記方法。
【請求項23】
システムインパッケージ（ＳｉＰ）において集積集中素子デバイスを備えたアイソレータに前記セラミック相キャパシタを接続するステップをさらに含む、請求項２２に記載の方法。
【請求項24】
ＳｉＰにおいて集積集中素子デバイスを備えたサーキュレータに前記セラミック相キャパシタを接続するステップをさらに含む、請求項２２に記載の方法。
【請求項25】
ＳｉＰにおいて集積集中素子デバイスを備えたＲＦフィルタに前記セラミック相キャパシタを接続するステップをさらに含む、請求項２２に記載の方法。
【請求項26】
ＳｉＰにおいて集積集中素子デバイスを備えたローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、又はトランスの少なくとも１つに前記セラミック相キャパシタを接続するステップをさらに含む、請求項２２に記載の方法。
【請求項27】
前記光感受性ガラス基板内又はその上のパワーコンバイナ又はパワースプリッタに前記セラミック相キャパシタを接続するステップをさらに含む、請求項２２に記載の方法。
【請求項28】
１又は２以上のアンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、電磁干渉遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、パワースプリッタ、パワーコンバイナ、又はダイプレクサに前記セラミック相キャパシタを接続するステップをさらに含む、請求項２２に記載の方法。【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２１年６月４日に出願された米国仮出願第６３／１９７，０６６号に対する優先権を主張するＰＣＴ国際出願であり、その内容全体を本明細書に組み込まれる。
本出願は、２０２１年６月４日に出願された米国仮出願第６３／１９７，０６６号に対する優先権を主張するＰＣＴ国際出願であり、その内容全体を本明細書に組み込まれる。
【0002】
連邦政府による資金提供を受けた研究の記載
なし。
なし。
【0003】
本発明は、一般にパッケージ光活性ガラス基板内のＲＦシステム用のＲＦ集中素子デバイスの分野に関する。
【背景技術】
【0004】
本発明の範囲を限定することなく、その背景をＲＦ集中素子デバイスに関連して説明する。
【0005】
集積電子要素、それとともに他の要素、システム、又はサブシステムなどいくつかのマイクロマシニング及び微細加工プロセスのために、光感受性ガラス構造が提案されている。従来のガラスのシリコン微細加工は高価で歩留まりが低く、一方、射出モデリング又はエンボス加工プロセスは、生成する形状が一貫しない。シリコン微細加工プロセスは、高価な資本設備、すなわち一般にそれぞれ百万ドルを超える費用がかかり、数百万から数十億より多くの費用がかかる超クリーンで高生産のシリコン製造施設が要求されるフォトリソグラフィ及び反応性イオンエッチング又はイオンビームミリングツールに依拠している。射出成形及びエンボス加工は、三次元形状を作り出すより安価な方法であるが、転写で欠陥が生じ、又は確率論的硬化プロセスのために違いがある。理想的なインダクタは、ゼロ抵抗及びゼロ容量を有するであろう。しかしながら、実際のインダクタは、「寄生」抵抗、インダクタ及び静電容量を有する。
【0006】
従来、インダクタ容量は、絶縁されたコイル巻線間の電荷分離の結果であるという仮定に基づいて「巻線間容量」と呼ばれている。しかしながら、インダクタが導電性のグランドプレーンの上で測定されれば、コイルとグランドプレーンとの間の静電容量も測定の一部になる。測定グランドプレーンからのコイルの距離及び測定基板の実効誘電率は対グランド静電容量に影響する。これは、テストフィクスチャがＳＲＦ測定にどのように影響するかを部分的に説明する。次の方程式は、ＳＲＦがＬＣ回路内のインダクタンス及び静電容量にどのように関係するかを示す。
【0007】
【数1】
【0008】
ここで、Ｌはヘンリーでのインダクタンス、Ｃはファラドでの静電容量である。
【0009】
追加のインダクタンスに加えて、静電容量及び抵抗は、（１）ＰＣＢ相互接続、（２）長い金属再分配線の長さ、（３）ボンドパッド、（４）はんだボール、（５）基板損失及び誘電率／誘電正接、及び／又は（６）一貫しない組み立て、から損失を排除する。
【0010】
この式から、一般に、ＲＦ及び／又はマイクロ波フィルタが１又は２以上の結合共振器で作製され、いくつかの異なる技術を用いて共振器／フィルタを作製することができるということが明らかである。共振器／フィルタの大部分は、集中素子、マイクロストリップ伝送線、及び同軸導波路という３つの一般的なカテゴリの１つに入る。
【0011】
集中ＲＦ素子はインダクタの組み合わせであり、セラミック相キャパシタ（ＬＣ）フィルタは、ＲＦ及びマイクロ波フィルタ及び他のデバイスで用いられる最も単純な共振器構造である。集中素子回路は並列又は直列のインダクタ及びセラミック相からなる。集中素子フィルタ／デバイスの利点は、非常にコンパクトにできることであるが、欠点は、品質係数が低く、歪み／ノイズのレベルが大きく、性能が比較的低いことである。そのため集中素子デバイスはＲＦ／マイクロ波用途では実行可能な選択肢と見なされない。
【0012】
２００３年に出版されたInder BahlによるLumped Elements for RF and Microwave Circuitsという本において、「漏れ磁場による関連する寄生リアクタンスのため、理想的な集中素子はより低いマイクロ波周波数でも実現可能でない」と述べられている。ＲＦ及びマイクロ波周波数で、各コンポーネントは関連する電界及び磁界並びに有限の散逸損失を有する。したがって、このようなコンポーネントはこれらにわたる電気及び磁気エネルギーを蓄積又は放出し、その抵抗が消散電力の原因となる。これらの素子におけるＣ、Ｌ、及びＲコンポーネントの相対値は、ＬＥの使用目的に依存する。その電気的挙動を説明するため、このようなコンポーネントについての等価回路モデルが一般的に用いられる。集中素子等価回路（ＥＣ，equivalent circuit）モデルは、基本的な回路素子（Ｌ、Ｃ、又はＲ）と、下付き文字によって示される関連する寄生要素からなる。ＭＩＣ及びＭＭＩＣの正確なコンピュータ支援設計にはこれらのコンポーネントの完全かつ正確な特徴付けが要求される。これには、グランドプレーンの影響、漏れ磁場、近接効果、基板材料及び厚さ、導体厚さ、及び関連する実装技術及び用途を含む包括的なモデルが要求される。したがって、集中素子とその寄生要素及びその周波数依存特性のＥＣ表現が正確な要素モデリングに必須である。ＥＣモデルは、もしあれば、共振を含む、その応答を完全に記述するために必要な回路素子からなる。解析的、電磁シミュレーション、及び測定ベースの方法を用いて、モデルを開発することができる。集中素子の初期モデルは、解析的な半経験的な方程式を用いて開発された。１９４３年、Termanは薄い金属直線のインダクタンスについての式を発表し、これは後にCaulton et al.によって改良され、彼らはメタライゼーションの厚さの効果を追加した。Wheelerは、より低いマイクロ波周波数でかなり良好な精度を備えた円形スパイラルインダクタのインダクタンスについての近似式を提示した。この公式はマイクロ波集中回路の設計に広く用いられてきた。他にもいくつかの形状についてインダクタンスの計算が議論されてきた。ＭＩＣ用のマイクロストリップインダクタの理論的モデリングは通常、集中素子アプローチ及び結合線アプローチという２つの方法に基づいてきた。集中素子アプローチではグランドプレーン効果のある自由空間インダクタンスについての公式を用いる。これらの周波数に依存しない公式は、インダクタの全長が動作波長のごく一部であるとき、そして巻線間容量を無視することができるときのみ有用である。結合線アプローチにおいて、多導体結合マイクロストリップ線を用いてインダクタが解析される。ＲＦ及びマイクロ波回路用のこの１０の集中素子の技術により、２ターンについてそして約１８ＧＨｚまでスパイラルインダクタの性能がかなり良好に予測される。
【0013】
インターデジタルキャパシタについての初期の理論がAlleyによって発表され、Joshi et al.がこれらのキャパシタについて修正された公式を提示した。Mondalは結合線アプローチに基づいてＭＩＭキャパシタの分散モデルを報告した。Pengelly et al.は、特にＱ値に重点を置き、インダクタ及びインターデジタルキャパシタを含む、ＧａＡｓ上の異なる集中素子に関する最初の広範な結果を提示した。
【0014】
Pettenpaul et al.は、基本的なマイクロストリップ理論及びネットワーク解析とともに数値解法を用いて集中素子モデルを報告した。一般に、解析モデルは、集中素子の電気的性能を推定するのによい。コンポーネントサイズを動作波長よりはるかに小さく保つことによって、マイクロ波周波数での集中Ｌ、Ｃ、Ｒ素子の実現が可能である。
【0015】
しかしながら、コンポーネントサイズが１／１０より大きくなると、これらのコンポーネントは、抵抗、静電容量、及びインダクタンスのような望ましくない関連する寄生要素を有する。ＲＦ及びより高い周波数で、寄生要素のリアクタンスがより大きくなり、周波数が増加する結果、損失及びスプリアス共振が高くなる。したがって、経験的表現は、ＬＥ性能を正確に予測するのに十分に正確ではない。集中素子が電磁（ＥＭ，electromagnetic）シミュレーション又は測定によって正確に特徴付けられると、寄生リアクタンスがコンポーネントの不可欠な部分になり、その影響を設計に含めることができる。
【0016】
ワークステーションの計算力及びユーザフレンドリーなソフトウェアにおける最近の進歩により、ＥＭ場シミュレータを開発することが可能になる。これらのシミュレータは、伝送線及びその不連続部、パッチ、多層コンポーネント、すなわち、インダクタ、キャパシタ、抵抗器、ビアホール、エアブリッジ、インダクタトランス、パッケージなど、及び様々な回路素子間の受動的結合のような単層及び多層の受動回路素子のシミュレーションにおいて大きな役割を果たす。高密度モノリシックマイクロ波集積回路（ＭＭＩＣ，Monolithic Microwave Integrated Circuits）の性能に対する放射線、表面波、及びコンポーネント間の相互作用の影響の正確な評価は、三次元（３－Ｄ，three-dimensional）ＥＭシミュレータを用いて計算することができるのみである。集中素子のための正確なモデルを開発する最も一般的に用いられる方法は、ｄｃ抵抗及びＳパラメータデータを測定することによるものである。このモデリングアプローチでは迅速かつ正確な結果が得られるが、結果は通常、測定されたデバイスのみに限定される。ＥＣモデルパラメータはコンピュータ最適化によって抽出され、これは、用途に応じて、２６又は４０ＧＨｚまでの測定されたｄｃ及びＳパラメータデータ（１又は２ポートデータ）を関連付ける。最近開発されたオンウェハ較正標準及び技術を用いることによってモデルパラメータ値の精度を測定精度と同等にすることができる。等価回路モデルはほとんど最初の並列共振周波数（ｆｒｅｓ）まで有効である。しかしながら、設計が高調波を伴う、例えば、出力で二次及び三次高調波終端を備えた電力増幅器のとき、最高の設計周波数まで動作するＥＭシミュレーションデータ又は高次の共振を考慮したより複雑なモデルのいずれかが要求される。動作周波数がｆｒｅｓ／３より低ければ、上で議論したモデルが適切である。ＲＦ及びマイクロ波周波数で、ＬＥの抵抗は、表皮効果によりそのｄｃ値とは全く異なる。ＲＦ信号がＬＥにわたって印加されると、導体材料の有限導電率のため、ＥＭ場は導体にその断面に沿って限られた深さだけ浸透する。場が表面での値の１／ｅ（約３６．９％）に減少する導体内の距離は、浸透の深さ、又は表皮深さと呼ばれる。この効果は周波数の関数であり、周波数が増加すると浸透深さが減少する。ＲＦ電流の流れが表面のみに限定される結果、ＲＦ表面抵抗がｄｃ値より高くなる。この効果はコンポーネント内の抵抗損失の正確なモデリング中に考慮される。
【0017】
ストリップラインとしても知られるマイクロストリップ伝送線は良好な共振器／フィルタを作製し、サイズ及び性能の点で集中素子フィルタより良好な折衷案を提供することができる。マイクロストリップ回路を製造するために用いられるプロセスは、精密な薄膜プロセスを用いてプリント回路基板を製造するために用いられるプロセスと非常に似ているが、低電力／損失ＲＦ用途に要求される性能を得るには、石英、セラミック、サファイア基板、及び金のような低抵抗金属を用いることが要求される。
【0018】
同軸導波路（ＣＷ，Coaxial Waveguide）フィルタは平面伝送線より高いＱ値を提供し、高性能ＲＦ用途で用いられる。同軸共振器は高誘電率材料を利用してそのサイズを低減することができる。ＣＷフィルタのサイズは周波数に反比例し、そのサイズはセラミック基板上で３０ＧＨｚの上方の周波数で２ｃｍ２未満に達することができる。セラミック基板と物理的サイズの組み合わせにより、これらのフィルタが他のＲＦフィルタに対して高価で大型になるため、これらは市販のポータブルで、コンパクトなＲＦ製品には一般に用いられない。
【0019】
最も一般的なＲＦフィルタの１つは、表面弾性波（ＳＡＷ，surface acoustic wave）及び／又はバルク弾性波（ＢＡＷ，bulk acoustic wave）である。ＳＡＷ及びＢＡＷは両方とも、動作周波数が圧電材料における音速を超えると、信号対ノイズ比の減少を示す。単結晶ＢＡＷデバイスは、より高性能を有することが示されているが、周波数が圧電材料の音速を超えると、信号対ノイズが劇的に崩壊することもある。ＳＡＷ及びＢＡＷフィルタで用いられる圧電材料の音速により、その用途が３ＧＨｚ未満の周波数に限定される。ＢＡＷ及びＳＡＷデバイスはそれ自体、５Ｇ性能に必要とされる周波数選択性を欠いており、しばしば複数のチャネル／周波数／信号が重複してしまう。これによりノイズフロアが所望の通信信号まで増加し、エラー率及び損失データが実質的に増加する。
【0020】
これらの進歩のすべてにもかかわらず、信号対ノイズ比を増加させ、構築するのが容易かつ安価であり、（１）ＰＣＢ相互接続、（２）長い金属再分配線の長さ、（３）ボンドパッド、（４）はんだボール、（５）基板損失及び誘電率／誘電正接、及び／又は（６）一貫しない組み立てからの損失を排除する既存のデバイスに対する改良の必要性が依然としてある。
【先行技術文献】
【非特許文献】
【0021】
【非特許文献1】Lumped Elements for RF and Microwave Circuits, Inder Bahl, 2003
【発明の概要】
【課題を解決するための手段】
【0022】
通常、光感受性ガラスにセラミック相を作製し、露光材料を化学エッチングして物理的なキャパシタ又はインダクタ構造を作製することによって、ＲＦ集中素子デバイス（キャパシタ又はインダクタ）が作製される。この理由は、化学エッチャントに対するセラミック相の選択性の性質にあった。光感受性ガラスのセラミック相は光感受性ガラスのガラス相より数十倍速くエッチングされる。しかしながら、研究により、セラミック相の誘電正接は光感受性ガラスのガラス相より実質的に低く、セラミック相素子を用いて作製されたＲＦフィルタはそのガラス相の対応物よりはるかに高いＱ値を有することが示されてきた。
【0023】
一実施形態において、本発明は、光感受性ガラス内又はその上にセラミック相キャパシタを作製するための方法を含み、これは、光感受性ガラス基板上又は光感受性ガラス基板内にセラミック相キャパシタの２又は３以上のキャパシタ電極を形成するステップであって、光感受性ガラス基板の一部が２又は３以上のキャパシタ電極を分離する、２又は３以上のキャパシタ電極を形成するステップと、２又は３以上のキャパシタ電極を分離する光感受性ガラス基板の一部を活性化エネルギー源に曝露するステップと、光感受性ガラス基板をそのガラス転移温度を超えて少なくとも１０分間加熱するステップと、光感受性ガラス基板を冷却して光感受性ガラス基板の露光部分をガラス結晶性誘電体に変換するステップと、２又は３以上のキャパシタ電極への電気的接続を形成するステップとを含む。一態様において、この方法は、光感受性ガラス基板内のビア内に２又は３以上のキャパシタ電極を形成するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板の両面に２又は３以上のキャパシタ電極を形成するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板に平行な表面上にガラス結晶性誘電体を形成するステップをさらに含み、ガラス結晶性誘電体はセラミック相にある。別の一態様において、この方法は、システムインパッケージ（ＳｉＰ，system-in-a-package）において集積集中素子デバイスを備えたアイソレータにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたサーキュレータにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたＲＦフィルタにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、又はトランスの少なくとも１つにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板内又はその上のパワーコンバイナ又はパワースプリッタにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、１又は２以上のアンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、電磁干渉遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、又はダイプレクサにセラミック相キャパシタを接続するステップをさらに含む。
【0024】
別の一実施形態において、本発明は、光感受性ガラス基板内又はその上に形成されたセラミック相キャパシタデバイスを含み、これは、光感受性ガラス基板内又はその上に形成された第１のキャパシタ電極と、第１のキャパシタ電極に隣接して光感受性ガラス基板からその場で形成されたガラス結晶性誘電体と、ガラス結晶性誘電体に隣接して第１の電極の反対側で光感受性ガラス基板内又はその上に形成された第２のキャパシタ電極とを含む。一態様において、第１及び第２のキャパシタ電極は光感受性ガラス基板内のビア内に形成されている。別の一態様において、第１及び第２のキャパシタ電極は光感受性ガラス基板の両面に形成されている。別の一態様において、ガラス結晶性誘電体は、光感受性ガラス基板に平行な表面上に形成されている。別の一態様において、このデバイスは、第１のキャパシタ電極に接続された第１の金属コネクタと、第２のキャパシタ電極に接続された第２の金属コネクタとをさらに含む。別の一態様において、セラミック相キャパシタは集積集中素子デバイスを備えたアイソレータに接続され、ＳｉＰ内にある。別の一態様において、セラミック相キャパシタは集積集中素子デバイスを備えたサーキュレータに接続され、ＳｉＰ内にある。別の一態様において、セラミック相キャパシタは集積集中素子デバイスを備えたＲＦフィルタに接続され、ＳｉＰ内にある。別の一態様において、セラミック相キャパシタは、集積集中素子デバイスを備えたローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、又はトランスの少なくとも１つに接続され、ＳｉＰ内にある。別の一態様において、セラミック相キャパシタは光感受性ガラス基板内又はその上のパワーコンバイナ又はパワースプリッタに接続されている。別の一態様において、セラミック相キャパシタは、１又は２以上のアンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、電磁干渉遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、パワースプリッタ、パワーコンバイナ、又はダイプレクサに接続されている。
【0025】
別の一実施形態において、本発明は、光感受性ガラス内又はその上にセラミック相キャパシタを作製するための方法を含み、これは、光感受性ガラス基板上又は光感受性ガラス基板内にセラミック相キャパシタの２又は３以上のキャパシタ電極を形成するステップであって、光感受性ガラス基板の一部が２又は３以上のキャパシタ電極を分離する、２又は３以上のキャパシタ電極を形成するステップと、２又は３以上のキャパシタ電極を分離する光感受性ガラス基板の一部を活性化エネルギー源に曝露するステップと、光感受性ガラス基板をそのガラス転移温度を超えて少なくとも１０分間加熱するステップと、光感受性ガラス基板を冷却して光感受性ガラス基板の露光部分をガラス結晶性誘電体に変換するステップと、２又は３以上のキャパシタ電極への電気的接続を形成するステップとを含む。一態様において、この方法は、光感受性ガラス基板内のビア内に２又は３以上のキャパシタ電極を形成するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板の両面に２又は３以上のキャパシタ電極を形成するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板に平行な表面上にガラス結晶性誘電体を形成するステップをさらに含み、ガラス結晶性誘電体はセラミック相にある。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたアイソレータにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたサーキュレータにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたＲＦフィルタにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、又はトランスの少なくとも１つにキャパシタを接続するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板内又はその上のパワーコンバイナ又はパワースプリッタにキャパシタを接続するステップをさらに含む。別の一態様において、この方法は、１又は２以上のアンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、電磁干渉遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、パワースプリッタ、パワーコンバイナ、又はダイプレクサにキャパシタを接続するステップをさらに含む。
【図面の簡単な説明】
【0026】
本発明の特徴及び利点のより完全な理解のため、ここで本発明の詳細な説明を添付の図とともに参照する。
【図1】光感受性ガラスの体積内のセラミック相キャパシタの上面図である。
【図2】光感受性ガラスの体積内のセラミック相キャパシタの側面図である。
【図3】光感受性ガラス内の面内セラミック相キャパシタの上面図である。
【図4】光感受性ガラス内の面内セラミック相キャパシタの断面／側面図である。
【図5】光感受性ガラス内のセラミック相キャパシタの誘電正接を示す図である。
【図6】光感受性ガラスのセラミック相キャパシタの誘電率を示す図である。
【図7】光感受性ガラス内で作製されたセラミック相キャパシタ対ガラス相キャパシタの誘電正接を示す図である。
【図8】光感受性ガラス内で作製されたセラミック相キャパシタ対ガラス相キャパシタの誘電率を示す図である。
【図9】光感受性ガラスにおけるＬＣタンク回路レイアウトを示す図である。
【図10A-10B】光感受性ガラス内で作製されたインダクタについての概略図である。
【図11】両方とも光感受性ガラス内で作製されたセラミック及びガラス相キャパシタのための５ＧＨｚのＬＣタンク回路のシミュレーションを示す図である。
【図12】セラミック相キャパシタを備えた３０ＧＨｚバンドパスフィルタを示す図である。
【図13】本発明の１９ＧＨｚバンドパスフィルタを示す図である。
【図14】本発明の２８ＧＨｚバンドパスフィルタを示す図である。
【図15】本発明の３３ＧＨｚローパスフィルタを示す図である。
【図16】本発明の２０ＧＨｚバンドパスフィルタを示す図である。
【図17】本発明の７ＧＨｚバンドパスフィルタを示す図である。
【図18】本発明を用いて作製することができる集中素子を含むドハティ増幅器設計のレイアウトを示す図である。
【図19】本発明を用いて作製することができるパワーディバイダ／コンバイナのレイアウトを示す図である。
【図20】集中素子サーキュレータのレイアウトを示す図であり、終端抵抗器がサーキュレータに接続されているとき、これはアイソレータになり、本発明を用いて作製することができる。
【図21】本発明の集積集中素子デバイスを備えたガラスベースのシステムインパッケージ（ＳｉＰ）を示す図である。ＳｉＰは約０．５ｃｍ×０．５ｃｍである。
【図22】本発明の集積集中素子デバイスを備えたガラスベースのＳｉＰのサンプリングを示す図である。
【発明を実施するための形態】
【0027】
本発明の様々な実施形態の作製及び使用を以下で詳細に議論するが、本発明は、多種多様な具体的な文脈において具現化することができる多くの適用可能な発明の概念を提供するということが理解されるべきである。本明細書で議論する具体的な実施形態は、本発明を作製及び使用する具体的な方法の単なる例示であり、本発明の範囲を限定するものではない。
【0028】
本発明の理解を容易にするため、いくつかの用語を以下に定義する。本明細書で定義する用語は、本発明に関連する領域における当業者によって通常理解されるような意味を有する。「ａ」、「ａｎ」及び「ｔｈｅ」のような用語は、単数のエンティティのみを指すように意図されるものではなく、具体的な例を例示に用いることができる一般的な部類を含む。本明細書の用語は、本発明の具体的な実施形態を説明するために用いられるが、それらの使用法は、請求項に概説されたときを除いて、本発明を限定するものではない。
【0029】
本発明は、ＲＦドメインにおける集中素子デバイスに関連する寄生損失及び信号を排除する。集中素子デバイス又は集中素子デバイスのアレイは、キャパシタ、インダクタ、及び抵抗器からなり、フィルタ（バンドパス、バンドストップ、ハイパス、ノッチ、ローパスフィルタ）、サーキュレータ、アンテナ、パワーコンディショニング、パワーコンバイナ、パワースプリッタ、整合ネットワーク、アイソレータ及び／又はドハティ電力増幅器を含む多数の電子デバイス及び機能を、寄生信号又は損失を排除又は大きく削減する、マイクロ波及び高周波用の光感受性ガラスセラミックシステムインパッケージ（ＳｉＰ）に実装する。寄生信号又は損失は、パッケージング、はんだボンディング（ボールグリッド）、電子コネクタ（ワイヤ）、電気ボンドパッド、及びパッケージされた集中素子デバイスをＳｉＰに取り付けるマウンティング素子からのインダクタンス、静電容量及び抵抗と組み合わされたアンテナ効果から生じる。歪んだ信号又は損失は、プリント回路基板又は基板上の他のＲＦデバイスに伝送される。集中素子の従来のパッケージ化及びマウンティングには十分なばらつきがあり、実際に意図された性能からの大きな性能のばらつきが生じる。これらのばらつきはパッケージングにおける微妙な違いのためランダムに見えるが、これによりＲＦ製品は、所望の動作エンベロープを満たす最終的なＲＦ回路を作製するように多数の設計の反復及び／又は手動のトリミング／修正を受けることを余儀なくされる。ＲＦパッケージング及びマウンティング素子に関連する歪みを排除することにより、ＲＦフィルタデバイスが設計／シミュレーションどおりに性能を発揮することが可能になる。集中素子デバイスを光感受性ガラスセラミックＳｉＰに集積することにより、回路がＲＦスペクトル全体を通して設計及びシミュレーションどおりに性能を発揮することが可能になる。これらの集中素子デバイス構造は、別個又は同時のいずれかで垂直並びに水平面の両方からなり、設計に対するデバイスの同等性、低損失、低信号歪み、寄生容量の削減、コストの削減、及び小さな物理的サイズの二又は三次元の集中素子デバイスを形成する。
【0030】
背景で説明したように、光感受性ガラス構造は、他の要素システム又はサブシステムと併せた集積電子要素のようないくつかのマイクロマシニング及び微細加工プロセスのために提案されてきた。本発明は、高価で歩留まりが低い一方、射出モデリング又はエンボス加工プロセスにより一貫しない形状が生成される従来のガラスのシリコン微細加工に対して利点を有し、ＲＦのＱ値を向上させる。本発明は、高価な資本設備、一般にそれぞれ百万ドルを超える費用がかかり、数百万から数十億より多くの費用がかかる超クリーンで高生産のシリコン製造施設が要求されるフォトリソグラフィ及び反応性イオンエッチング又はイオンビームミリングツールに依拠しているシリコン微細加工プロセスに対してさらなる利点を有する。本発明は、転写で欠陥が生じ、又は確率論的硬化プロセスのために違いがある、射出成形及びエンボス加工に伴う問題も克服する。理想的なインダクタは、ゼロ抵抗及びゼロ容量を有するであろう。しかし、実際のインダクタは、「寄生」抵抗、インダクタ及び静電容量を有する。インダクタの最初の自己共振周波数は、インダクタがその自己容量と共振する最低周波数である。最初の共振は、光感受性ガラス内で作製されたセラミック相キャパシタでインダクタンスと静電容量の組み合わせによってモデル化することができ、回路のＱ値を向上させることを通してＲＦ回路／ＳｉＰの性能をさらに向上させることができる。これは図１に見られる。抵抗器「Ｒ１」はインダクタの自己共振周波数（ＳＲＦ，self-resonant frequency）で共振周波数付近のインピーダンスを制限し、次の条件のすべてが満たされる。（１）入力インピーダンスがそのピークにある。（２）入力インピーダンスの位相角がゼロであり、正（誘導性）から負（容量性）に渡る。（３）位相角がゼロであるため、Ｑ値がゼロである。（４）負の容量性リアクタンス（Ｘｃ＝１／ｊωＣ）が正の誘導性リアクタンス（ＸＬ＝ｊωＬ）を打ち消すだけであるため、実効インダクタンスがゼロである。（５）２ポート挿入損失（例えばＳ２１ｄＢ）が最大値であり、これは周波数対Ｓ２１ｄＢのプロットにおける最小値に対応する。（６）２ポート位相（例えばＳ２１）角度がゼロであり、低周波数での負から高周波数での正に交差する（crossing）。
【0031】
これらのニーズに対処するため、本発明者らは、半導体、ＲＦエレクトロニクス、マイクロ波エレクトロニクス、及び光学イメージングのための新規なパッケージング及び基板材料としてガラスセラミック（ＡＰＥＸ（登録商標）ガラスセラミック）を開発した。ＡＰＥＸ（登録商標）ガラスセラミックは、第一世代の半導体装置を用いて単純な３ステッププロセスで処理され、最終材料は、ガラス、セラミックのいずれかへと形成され、又はガラス及びセラミックの両方の領域を含むことができまる。ＡＰＥＸ（登録商標）ガラスセラミックにより、次のもの、すなわち、容易に製造される高密度ビアと、インダクタ、セラミック相キャパシタ、抵抗器、伝送線、同軸線、アンテナ、マイクロプロセッサ、メモリ、増幅器、トランジスタ、整合ネットワーク、ＲＦフィルタ（タンク回路、ノッチフィルタ、バンドパスフィルタ、ローパスフィルタ、ハイパスフィルタ及びその他）、ＲＦサーキュレータ、ＲＦアイソレータ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、マルチプレクサ、及び／又はダイプレクサを含む電子デバイス、の１つ又は一部を含むＳｉＰの作製が可能になる。
【0032】
損失、歪み／ノイズ、寄生信号及び性能の品質係数の低下を排除する。ＳｉＰに直接、集積されているセラミック相キャパシタを備えた集中素子デバイスの性能の向上により、ＲＦ／マイクロ波デバイスにおける機能性が劇的に向上し、これは小さなフィーチャサイズと接続することができるようになっている。ＳｉＰ内又はその上へ直接集積された集中素子ベースのデバイスは、ＲＦフィルタ、ＲＦサーキュレータ、ＲＦアイソレータ、アンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、ＥＭＩ遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、パワースプリッタ、パワーコンバイナ、及び／又はダイプレクサを含むが、これらに限定されない。ＳｉＰ上に直接、集積されたこれらの集中素子デバイスは集積回路デバイスと接続される。これらの集積回路デバイスは、マイクロプロセッサ、マルチプレクサ、スイッチ、増幅器、及びメモリを含むが、これらに限定されない。
【0033】
特に、集積集中素子ＲＦデバイスを備えたＳｉＰは、従来の半導体処理装置を用いてＡＰＥＸ（登録商標）ガラスにおける、設計に対するデバイスの同等性で製造されてきた。ＡＰＥＸ（登録商標）ガラスＳｉＰにおける集積集中素子ＲＦフィルタは図１２に見られる。ＳｉＰの中心における空き領域は、ＳｉＰを完成させるための集積回路を配置するためのものである。図１３は本発明の集積集中素子デバイスを備えたガラスベースのＳｉＰのサンプリングを示す。ＳｉＰのサイズに応じて単一のウェハ上に多数のＳｉＰがあり得る。ＡＰＥＸ（登録商標）ガラスウェハには集積集中素子デバイスを備えた５００を超えるＳｉＰが実装されている。
【0034】
完全に集積された集中素子デバイスを備えたＳｉＰは、高温安定性、良好な機械的及び電気的特性を有するとともにプラスチック及び多くの金属より良好な耐化学性を有する光感受性ガラスにおいて製造することができる。発明者の知る限り、唯一の市販の光感受性ガラスは、Schott社製のＦＯＴＵＲＡＮ（商標）である。ＦＯＴＵＲＡＮ（商標）は、微量の銀イオンを含むケイ酸アルミニウムリチウムガラスを含む。酸化セリウムの吸収帯内のＵＶ光に曝露されると、酸化セリウムは増感剤として作用し、光子を吸収して電子を失い、これにより隣接する酸化銀が還元されて銀原子が形成される。例えば、
Ｃｅ３＋＋Ａｇ＋＝Ｃｅ４＋＋Ａｇ０
Ｃｅ３＋＋Ａｇ＋＝Ｃｅ４＋＋Ａｇ０
【0035】
銀原子は、ベーキングプロセス中に銀ナノクラスタに合体し、周囲のガラスの結晶化のための核形成部位を誘導する。マスクを通してＵＶ光に曝露されれば、ガラスの露光領域のみが後続の熱処理中に結晶化することになる。
【0036】
この熱処理は、ガラス転移温度に近い温度（例えば、ＦＯＴＵＲＡＮ（商標）では空気中で４６５℃より大きい）で実行しなければならない。結晶相は、非露光のガラス質のアモルファス領域より、フッ化水素酸（ＨＦ，hydrofluoric acid）のようなエッチャント（etchants）に溶けやすい。特に、ＦＯＴＵＲＡＮ（商標）の結晶性領域は、１０％のＨＦにおけるアモルファス領域より約２０倍速くエッチングされ、露光領域が除去されると、壁の傾斜比が約２０：１の微細構造が可能になる。T. R. Dietrich et al., "Fabrication technologies for microsystems utilizing photoetchable or photodefinable glass," Microelectronic Engineering 30, 497 (1996)参照、これを参照により本明細書に組み込む。
【0037】
好ましくは、成形ガラス構造は、少なくとも１つ又は２以上の、二又は三次元の誘導デバイスを含む。誘導デバイスは、一連の接続されたループを作製して自立型インダクタを形成することによって形成される。ループは、矩形、円形、楕円形、フラクタル又は誘導を生じさせるパターンを作製する他の形状のいずれかとすることができる。ＡＰＥＸ（登録商標）ガラスのパターニングされた領域は、めっき又は気相蒸着を含むいくつかの方法によって、金属、合金、複合体、ガラス又は他の磁気媒体で充填することができる。デバイスにおける構造（ループ、ターン又は他の誘導要素）の寸法及び数と組み合わされた媒体の透磁率により、デバイスのインダクタンスが提供される。
【0038】
ＦＯＴＵＲＡＮ（商標）は、Invenios社（ＦＯＴＵＲＡＮ（商標）の米国サプライヤ）によって提供された情報に記載されており、７５～８５重量％の酸化ケイ素（ＳｉＯ２）、７～１１重量％の酸化リチウム（Ｌｉ２Ｏ）、３～６重量％の酸化アルミニウム（Ａｌ２Ｏ３）、１～２重量％の酸化ナトリウム（Ｎａ２Ｏ）、０．２～０．５重量％の三酸化二アンチモン（Ｓｂ２Ｏ３）又は酸化ヒ素（Ａｓ２Ｏ３）、０．０５～０．１５重量％の酸化銀（Ａｇ２Ｏ）、及び０．０１～０．０４重量％の酸化セリウム（ＣｅＯ２）で構成されている。本明細書で用いられるとき、「ＡＰＥＸ（登録商標）ガラスセラミック」、「ＡＰＥＸ（登録商標）ガラス」又は単に「ＡＰＥＸ（登録商標）」という用語は、本発明のガラスセラミック組成物の一実施形態を示すために用いられる。本発明は、パッケージ内の様々なフィルタ及びシステムに用いられるセラミック相キャパシタを製造するための単一材料アプローチを提供する。
【0039】
一般に、ガラスセラミック材料は、性能、均一性、他者による使いやすさ及び可用性の問題により微細構造形成において限られた成功しか収めていない。過去のガラスセラミック材料は約１５：１のエッチングアスペクト比を有するのに対し、ＡＰＥＸ（登録商標）ガラスは５０：１より大きい平均エッチングアスペクト比を有する。これにより、ユーザはより小さくかつより深いフィーチャを作製することが可能になる。加えて、我々の製造プロセスにより、９０％より大きな製品歩留まりが可能になる（従来のガラスの歩留まりは５０％により近い）。最後に、従来のガラスセラミックにおいて、ガラスの約３０％のみがセラミック状態に変換されるが、ＡＰＥＸ（登録商標）ガラスセラミックではこの変換は７０％により近くなる。
【0040】
ＡＰＥＸ（登録商標）ガラス組成物は、その性能を向上させるための３つの主なメカニズムを提供する。（１）銀の量が多くなると、粒界でより速くエッチングされるより小さなセラミック結晶の形成につながる、（２）シリカ含有量（ＨＦ酸によってエッチングされる主成分）が減少すると、非露光材料の望ましくないエッチングが減少する、及び（３）アルカリ金属及び酸化ホウ素の総重量パーセントが高いほど、製造中にはるかに均質なガラスが生成される。
【0041】
本発明は、電磁伝達、トランス及びフィルタリング用途において用いられる誘導構造を形成するのに用いるためのガラスセラミック構造を製造するための方法を含む。本発明は、ガラスセラミック基板の複数の平面に作製された誘導素子デバイス構造を含み、このようなプロセスは、（ａ）基板又はエネルギー源のいずれかの配向を変更することによって様々な角度で露光が起こるような励起エネルギーへの曝露、（ｂ）ベークステップ及び（ｃ）エッチングステップを使用する。角度のサイズは鋭角又は鈍角のいずれかとすることができる。湾曲したデジタル構造は、ほとんどのガラス、セラミック又はシリコン基板において作製するのが不可能ではないにしても、困難である。本発明は、ガラスセラミック基板についての垂直並びに水平面の両方にこのような構造を作製する能力を生み出した。本発明は、ガラスセラミック上又はガラスセラミック内にインダクタ構造を製造するための方法を含む。
【0042】
ガラスのセラミック化は、ガラス基板全体を３１０ｎｍの光の約２０Ｊ／ｃｍ２に曝露することによって達成される。セラミック内にガラススペースを作製しようとするとき、ユーザは、ガラスがガラスのままであるべき場所を除いて、材料のすべてを露光する。一実施形態において、本発明は、異なる直径を備えた様々な同心円を含む石英／クロムマスクを提供する。
【0043】
本発明は、直流（ＤＣ）電気、マイクロ波、無線周波数及びミリ波用途のための光感受性ガラスセラミック構造内又はその上に誘導デバイス及びセラミック相キャパシタを製造するための方法を含む。ガラスセラミック基板は、６０～７６重量％のシリカ、少なくとも３重量％のＫ２Ｏと６重量％～１６重量％のＫ２ＯとＮａ２Ｏとの組み合わせ、Ａｇ２Ｏ及びＡｕ２Ｏからなる群から選択される少なくとも１つの酸化物の０．００３～１重量％、０．００３～２重量％のＣｕ２Ｏ、０．７５重量％～７重量％のＢ２Ｏ３、及び６～７重量％のＡｌ２Ｏ３、とＢ２Ｏ３の組み合わせ、及び１３重量％を超えないＡｌ２Ｏ３、８～１５重量％のＬｉ２Ｏ、及び０．００１～０．１重量％のＣｅＯ２を含むがこれらに限定されない、多数の組成変化を有する光感受性ガラス基板とすることができる。この及び他の様々な組成物は一般にＡＰＥＸ（登録商標）又は光感受性ガラスと呼ばれる。
【0044】
露光部分は、ガラス転移温度に近い温度にガラス基板を加熱することによって結晶性材料に変換することができる。フッ化水素酸のようなエッチャントでガラス基板をエッチングするとき、ガラスが広いスペクトルの中間紫外線（約３０８～３１２ｎｍ）のフラッドランプに曝露されて少なくとも３０：１のアスペクト比を有する成形ガラス構造を提供し、誘導構造を作製すると、露光部分の非露光部分に対する異方性エッチング比は少なくとも３０：１になる。露光用のマスクは、誘導構造／デバイスを作製するための湾曲した構造を形成するために露光に連続的なグレースケールを提供するハーフトーンマスクのものとすることができる。ハーフトーンマスク又はグレースケールにより、露光強度を制御することによってデバイス構造の制御が可能になり、デジタルマスクのアンダーカットをフラッド露光で用いて誘導構造／デバイスを生成することもできる。露光ガラスは次いで通常、２ステッププロセスでベークされる。銀イオンを銀ナノ粒子に合体させるため、１０分～２時間の間の４２０℃～５２０℃の間の温度範囲が用いられ、１０分～２時間の間の５２０℃～６２０℃の間の温度範囲により、酸化リチウムを銀ナノ粒子の周りに形成させることが可能になる。ガラスプレートは次いでエッチングされる。ガラス基板は、ＨＦ溶液の、通常５体積％～１０体積％のエッチャントでエッチングされ、露光部分の非露光部分に対するエッチング比は、広いスペクトルの中間紫外線フラッドライトで露光されたとき、少なくとも３０：１であり、レーザで露光されたとき、３０：１より大きく、成形ガラス構造に異方性エッチングを提供する。
【0045】
好ましいセラミック相キャパシタ構造は、矩形ブラインドビア又はその他の構造である。矩形ブラインドビア構造は、スルーホールビアの作製に要求される時間の８０％で十分なエネルギー２０Ｊ／ｃｍ２で領域を露光することによって作製され、次いで６２０℃で少なくとも１０分間ベークされる。変換されたセラミック領域は次いで１０％のＨＦ溶液を用いてエッチングされ、光感受性ガラスの薄くなった領域を残す。矩形ブラインドビアを画定した同じマスクを２０Ｊ／ｃｍ２で１００％の時間で使用する。これにより、光感受性ガラスの薄くなったセラミック領域が作製される。同じ矩形マスクを使用して、光感受性ガラスの薄いセラミック領域を露出させるフォトレジストパターンを作製する。露出した矩形パターンはスパッタリングシステムからのニッケルのフラッシュコーティング（＜０．５μｍ）で金属化される。ウェハを次いでフォトレジストストリッパに置いてフォトレジストを除去する。ウェハを次いでＤＩ水ですすいで乾燥させる。ウェハを次いで無電解銅の電気めっき浴に入れる。
【0046】
セラミックキャパシタは、セラミック誘電層が基板に垂直である（直交している）場合に作製することもできる。２つの矩形パターンは、スルーホールビアの作製に要求される１００％の時間で２０Ｊ／ｃｍ２で露光される。本発明の１つの構造が図１及び図２に示される。図１は本発明のキャパシタ１０の一実施形態の上面図であり、キャパシタ１０は光感受性ガラス基板１２上に示されており、その上にキャパシタ電極１４ａ、１４ｂが示されており、この場合はインターディジテイテッド状態で示されている。キャパシタ電極１４ａ、１４ｂのそれぞれを別個の電気回路（図示せず）に接続する金属接続１６ａ、１６ｂが示されている。光感受性ガラス基板のセラミック相１８が、キャパシタ電極１４ａ、１４ｂ間に示されている。
【0047】
図２は本発明のキャパシタ１０の側面図を示し、キャパシタ１０は、光感受性ガラス基板１２上に示されるキャパシタ電極１４ａ、１４ｂを含み、この場合はインターディジテイテッド状態で示されている。キャパシタ電極１４ａ、１４ｂのそれぞれを別個の電気回路（図示せず）に接続する金属接続１６ａ、１６ｂが示されている。光感受性ガラス基板のセラミック相１８が、キャパシタ電極１４ａ、１４ｂ間に示されている。
【0048】
図３は本発明のキャパシタ１０の別の一実施形態の上面図を示し、キャパシタ２０は光感受性ガラス基板２２上に示されており、その上に上部キャパシタ電極２４ａが示されている。上部キャパシタ電極２４ａ及び２４ｂ（図４参照）のそれぞれを接続する金属接続２６ａ、２６ｂが示されており、これらは別個の電気回路に接続する。
【0049】
図４は本発明のキャパシタ２０の側面／切り欠き図であり、上部キャパシタ電極２４ａ及び底部キャパシタ電極２４ｂが光感受性ガラス基板２２上に示されているキャパシタ２０である。キャパシタ電極２４ａ、２４ｂのそれぞれを別個の電気回路（図示せず）に接続する金属接続２６ａ、２６ｂが示されている。光感受性ガラス基板のセラミック相２８が、キャパシタ電極２４ａ、２４ｂ間に示されている。
【0050】
図３及び図４に示すキャパシタ２０は、２つの矩形パターンを露光することによって達成することができる。２つのパターンは幅２０μｍ及び長さ２０μｍで、少なくとも１５μｍ分離されている。次いで標準的なフォトレジストストリッパを用いてフォトレジストを除去する。ウェハを次いでオーブンに入れて６２０℃で少なくとも１０分間ベークする。矩形パターンは光感受性ガラスのセラミック相に変換されている。２つの平行な矩形パターンは次いで１０％のＨＦでエッチングされる。２つの矩形スルーホールビアを分離する光感受性ガラスの残りのガラス相は、スルーホールビアの作製に要求される時間の１００％で２０Ｊ／ｃｍ２で露光される。光感受性ウェハを次いで６２０℃で少なくとも１０分間ベークしてスペーサ領域を光感受性ガラスのセラミック相に変換する。次いで標準的な電気めっきプロセスを用いてスルーホールビアを充填する。
【0051】
両方又はこれらのキャパシタ構造は、スパッタリングメタライゼーションシステム又は他の薄膜堆積システムを用いて厚さ２００Åのチタンのシード層を用いる標準的な銅メタライゼーションを介して回路の残りに又はボンディングパッドに接続される。次に無電解堆積によって銅金属を堆積させる。銅及びシード層はパターニングされ、標準的なフォトレジスト及び銅エッチングプロセスを用いてエッチングされる。
【0052】
これらの両方及び光感受性ガラスのセラミック相で作製された他のキャパシタ構造は、ガラス相キャパシタに対して大幅に優れた性能を有する。ガラス相キャパシタに対してセラミック相では誘電率がわずかに減少している、図８参照。これは、セラミック相キャパシタ構造の面積又は厚さを少し変更することによって補償することができる。とはいえ、セラミック相キャパシタにおける低誘電正接及び温度安定性はＲＦエレクトロニクスにおいて大きな性能上の利点を有する。温度安定性は図５及び図６に示される。誘電正接が低くなることにより、バッテリ寿命、信号対ノイズ、伝送力及び他の重要なシステム属性におけるより良好な性能が可能になる。これらの強化された性能属性は、誘電正接のような材料特性の組み合わせであるが、製造プロセスの精度によるものでもある。精密な製造プロセスにより、＋／－５％より良好な許容誤差を持つＲＦキャパシタ及びインダクタが製造される。
【0053】
集積インダクタ。
【0054】
ガラス基板は次いで、ＨＦ溶液の、通常５体積％～１０体積％のエッチャントでエッチングされる。完全に集積されたインダクタ集中素子デバイス構造は次のように作製される。
【0055】
本発明を用いて誘導デバイスを作製するプロセスは、光感受性ガラスである出発材料を示し、これはウェハとすることができ、好ましくは、例えば、１ｍｍの厚さで表面粗さが５０ｎｍ以下及び表面間平行が１０％以下でＲＭＳ粗さが２００Å未満（ＲＭＳ粗さ＜２００Å）のＡＰＥＸ（登録商標）ガラスであってもよい。この例において、ＳｉＰの抵抗セクション及びその製造が示されている。中心から中心まで７５μｍ離間させた直径２０μｍのスルーホールビアのパターンを露出させる。スルーホールビアの具体的な配置については、図１０を参照されたい。次に、銅を電気めっきしてビアを充填する。ＣＭＰプロセスを用いて余分な銅を除去して表面を平坦化することができる。
【0056】
銅充填スルーガラス構造及びＡＰＥＸ（登録商標）ガラス基板は、インダクタ用のビアを接続するパターンを有する第２のフォトマスクを用いて露光される。セラミックビアは、１０％のＨＦ溶液を用いてガラスより優先的にエッチングされる。ウェハを次いでＤＩ水で洗浄して回転乾燥させる。ビアはビア内の銅の優先的無電解めっきによって充填される。次いで従来のＣＭＰプロセスを用いて基板及び余分な銅めっきを除去する。図１０参照。
【0057】
次に、フォトマスクを用いることから光感受性ガラスウェハを露光して、光感受性ガラスにトレンチ／矩形のパターンを作製する。光感受性ガラスは強度約２０Ｊ／ｃｍ２の３１０ｎｍで放射線に露光され、露光パターンをセラミック相に変換するようにアルゴン中６００℃で１０分間ベークされる。
【0058】
銅充填スルーホールビア間の金属接続を備えた光感受性ガラスウェハ。標準プロセスに従ってパターンを露光及び現像して、フォトレジストを通して抵抗層を堆積させることができるパターンを作製する。ウェハを軽いＯ２プラズマに露光してパターン内のあらゆる残留有機材料を除去する。次に、ＤＣスパッタメタライゼーションプロセスを用いてニッケルの薄膜（３００Å）を堆積させる。次いで標準的なフォトレジストストリッパを用いてフォトレジストを除去する。ニッケルのパターン薄膜を無電解銅めっき浴に入れ、パターニングされたニッケル上に１０μｍの銅をめっきする。インダクタを完成させるプロセスは、１０％のＨＦ溶液に基板を入れて矩形のパターニングされたセラミック相を除去することによって達成される。このインダクタを本発明のキャパシタに接続することができる。
【0059】
インダクタの矩形輪郭内の材料として特定されたガラス／セラミック材料を除去してコイルが自立することを可能にしてインダクタの品質係数又はＱ値を向上させる。
【0060】
集積抵抗器。
【0061】
抵抗器を備えた光感受性ガラスウェハは、まず標準的なリフトオフプロセスを用いて所望の寸法の抵抗器を作製することによって作製される。標準プロセスに従ってパターンを露光及び現像して、フォトレジストを通して抵抗層を堆積することができるパターンを作成する。ウェハを軽いＯ２プラズマに露光してパターン内のあらゆる残留有機材料を除去する。通常、これは１分間の０．１ｍＴｏｒｒの２００Ｗの順方向電力で達成される。次に、メタライゼーション層１８、例えば、タンタル、チタン、ＴｉＮ、ＴｉＷ、ＮｉＣｒ又は他の同様の媒体の薄膜を堆積させる。通常、堆積は真空蒸着によって達成される。シード層の真空蒸着は、リフトオフパターンを通してガラス基板上に４０Å／分の速度でタンタルをＤＣスパッタリングすることによって達成することができる。この集積抵抗器を本発明のキャパシタに接続することができる。
【0062】
集積セラミック相ＩＰＤ性能。
【0063】
この製造精度、より良好な材料特性及び温度安定性により、ＲＦ回路の高性能化及び低損失化が可能になる。異なるタイプのフィルタの画像が図１２～図１７に見られる。これらの画像は、セラミック相キャパシタで作製されたバンドパス及びローパスフィルタを示す。図１８～図２０は、本発明を用いて作製することができる集中素子を用いたドハティ増幅器、パワーディバイダ／コンバイナ及びサーキュレータのレイアウト／設計を示す。ガラス相キャパシタを備えたフィルタに対するセラミック相キャパシタフィルタの性能の組み合わせが図１１におけるフィルタに見られる。スケールのために小さく見えるかもしれないが、強化により、ＲＦ回路／フィルタのＱ値の３ｄＢ（２７ｄＢから２４ｄＢ）又は５０％の向上が提供される。
【0064】
本発明及びその利点を詳細に説明してきたが、添付の特許請求の範囲によって定義されるような本発明の精神及び範囲から逸脱することなく、様々な変更、置換及び交代を本明細書で行うことができるということが理解されるべきである。いくつかの場合において、所望の回路性能又は材料適合性がある場合、ＳｉＰは、光感受性ガラスベースのデバイスではなく、ＳＭＤバージョンの抵抗器、キャパシタ、又はインダクタを用いることを選択することができる。これらの要素の１又は２以上のＳＭＤバージョンを用いることにより、ＳｉＰの寄生ノイズが生じることになり、組み立て及びパッケージングに特別な注意が要求される。また、本特許出願の範囲は、本明細書に記載のプロセス、機械、製造、物質の組成、手段、方法及びステップの特定の実施形態に限定されるように意図されていない。当業者が本発明の開示から容易に理解することになるように、本明細書に記載の対応する実施形態と実質的に同じ機能を実行する、又は実質的に同じ結果を達成する、現在存在する、又は後に開発される、プロセス、機械、製造、物質の組成、手段、方法、又はステップは、本発明に従って利用することができる。したがって、添付の請求項は、その範囲内に、このようなプロセス、機械、製造、物質の組成、手段、方法、又はステップを含むように意図されている。
【0065】
一実施形態において、本発明は、光感受性ガラス内又はその上にセラミック相キャパシタを作成するための方法を含み、これは、光感受性ガラス基板上又は光感受性ガラス基板内にセラミック相キャパシタの２又は３以上のキャパシタ電極を形成するステップであって、光感受性ガラス基板の一部が２又は３以上のキャパシタ電極を分離する、ステップと、２又は３以上のキャパシタ電極を分離する光感受性ガラス基板の一部を活性化エネルギー源に曝露するステップと、光感受性ガラス基板をそのガラス転移温度を超えて少なくとも１０分間加熱するステップと、光感受性ガラス基板を冷却して光感受性ガラス基板の露光部分をガラス結晶性誘電体に変換するステップと、２又は３以上のキャパシタ電極への電気的接続を形成するステップとを含む、本質的にこれらからなる、又はこれらからなる。一態様において、この方法は、光感受性ガラス基板内のビア内に２又は３以上のキャパシタ電極を形成するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板の両面に２又は３以上のキャパシタ電極を形成するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板に平行な表面上にガラス結晶性誘電体を形成するステップをさらに含み、ガラス結晶性誘電体はセラミック相にある。別の一態様において、この方法は、システムインパッケージ（ＳｉＰ）において集積集中素子デバイスを備えたアイソレータにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたサーキュレータにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたＲＦフィルタにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、又はトランスの少なくとも１つにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板内又はその上のパワーコンバイナ又はパワースプリッタにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、１又は２以上のアンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、電磁干渉遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、又はダイプレクサにセラミック相キャパシタを接続するステップをさらに含む。
【0066】
別の一実施形態において、本発明は、光感受性ガラス基板内又はその上に形成されたセラミック相キャパシタデバイスを含み、これは、光感受性ガラス基板内又はその上に形成された第１のキャパシタ電極と、第１のキャパシタ電極に隣接して光感受性ガラス基板からその場で形成されたガラス結晶性誘電体と、ガラス結晶性誘電体に隣接して第１の電極の反対側で光感受性ガラス基板内又はその上に形成された第２のキャパシタ電極とを含む、本質的にこれらからなる、又はこれらからなる。一態様において、第１及び第２のキャパシタ電極は光感受性ガラス基板内のビア内に形成されている。別の一態様において、第１及び第２のキャパシタ電極は光感受性ガラス基板の両面に形成されている。別の一態様において、ガラス結晶性誘電体は、光感受性ガラス基板に平行な表面上に形成されている。別の一態様において、このデバイスは、第１のキャパシタ電極に接続された第１の金属コネクタと、第２のキャパシタ電極に接続された第２の金属コネクタとをさらに含む。別の一態様において、セラミック相キャパシタは集積集中素子デバイスを備えたアイソレータに接続され、ＳｉＰ内にある。別の一態様において、セラミック相キャパシタは集積集中素子デバイスを備えたサーキュレータに接続され、ＳｉＰ内にある。別の一態様において、セラミック相キャパシタは集積集中素子デバイスを備えたＲＦフィルタに接続され、ＳｉＰ内にある。別の一態様において、セラミック相キャパシタは、集積集中素子デバイスを備えたローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、トランスの少なくとも１つに接続され、ＳｉＰ内にある。別の一態様において、セラミック相キャパシタは光感受性ガラス基板内又はその上のパワーコンバイナ又はパワースプリッタに接続されている。別の一態様において、セラミック相キャパシタは、１又は２以上のアンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、電磁干渉遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、パワースプリッタ、パワーコンバイナ、又はダイプレクサに接続されている。
【0067】
別の一実施形態において、本発明は、光感受性ガラス内又はその上にセラミック相キャパシタを作成するための方法を含み、これは、光感受性ガラス基板上又は光感受性ガラス基板内にセラミック相キャパシタの２又は３以上のキャパシタ電極を形成するステップであって、光感受性ガラス基板の一部が２又は３以上のキャパシタ電極を分離する、ステップと、２又は３以上のキャパシタ電極を分離する光感受性ガラス基板の一部を活性化エネルギー源に曝露するステップと、光感受性ガラス基板をそのガラス転移温度を超えて少なくとも１０分間加熱するステップと、光感受性ガラス基板を冷却して光感受性ガラス基板の露光部分をガラス結晶性誘電体に変換するステップと、２又は３以上のキャパシタ電極への電気的接続を形成するステップとを含む、本質的にこれらからなる、又はこれらからなる。一態様において、この方法は、光感受性ガラス基板内のビア内に２又は３以上のキャパシタ電極を形成するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板の両面に２又は３以上のキャパシタ電極を形成するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板に平行な表面上にガラス結晶性誘電体を形成するステップをさらに含み、ガラス結晶性誘電体はセラミック相にある。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたアイソレータにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたサーキュレータにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたＲＦフィルタにセラミック相キャパシタを接続するステップをさらに含む。別の一態様において、この方法は、ＳｉＰにおいて集積集中素子デバイスを備えたローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、又はトランスの少なくとも１つにキャパシタを接続するステップをさらに含む。別の一態様において、この方法は、光感受性ガラス基板内又はその上のパワーコンバイナ又はパワースプリッタにキャパシタを接続するステップをさらに含む。別の一態様において、この方法は、１又は２以上のアンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、電磁干渉遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、パワースプリッタ、パワーコンバイナ、又はダイプレクサにキャパシタを接続するステップをさらに含む。
【0068】
本明細書において議論した任意の実施形態は、本発明の任意の方法、キット、試薬、又は組成物に関して実施することができ、逆もまた同様であると考えられる。さらに、本発明の組成物を用いて本発明の方法を達成することができる。
【0069】
本明細書に記載の特定の実施形態は、本発明の限定としてではなく例示として示されているということが理解されよう。本発明の主な特徴は、本発明の範囲から逸脱することなく様々な実施形態において使用することができる。当業者は、ただの日常的な実験を用いて、本明細書に記載の具体的な手順に対する多数の同等物を認識する、又は確認することができるであろう。このような同等物は、本発明の範囲内にあると見なされ、請求項によってカバーされる。
【0070】
本明細書に記載のすべての刊行物及び特許出願は、本発明が関係する当業者の技能のレベルを示している。すべての刊行物及び特許出願が、各個々の刊行物又は特許出願が参照により組み込まれると具体的かつ個々に示された場合と同程度に、参照により本明細書に組み込まれる。
【0071】
請求項及び／又は明細書において「含む（comprising）」という用語と併せて用いられるときの「ａ」又は「ａｎ」という単語の使用は、「１」を意味することができるが、これは「１又は２以上」、「少なくとも１つ」、及び「１又は１より多い」の意味とも一致する。請求項における「又は」という用語の使用は、本開示は代替物及び「及び／又は」のみに言及する定義を支持しているが、代替物のみを指すように明示的に示され、又はこれらの代替物が相互に排他的でない限り、「及び／又は」を意味するように用いられる。本願を通して、「約」という用語は、ある値が、この方法がその値を決定するために使用され、デバイスについての固有の誤差の変動、又は研究対象間に存在する変動を含むということを示すために用いられる。
【0072】
本明細書及び請求項において用いられるとき、「含む（comprising）」（及び「comprise」及び「comprises」のような、comprisingのあらゆる形態）、「有する（having）」（及び「have」及び「has」のような、havingのあらゆる形態）、「含む（including）」（及び「includes」及び「include」のような、includingのあらゆる形態）又は「含む（containing）」（及び「contains」及び「contain」のような、containingのあらゆる形態）は、包括的すなわちオープンエンドであり、追加の、記載されていない要素又は方法ステップを除外しない。本明細書に提供される構成物及び方法のいずれかの実施形態において、「含む（comprising）」は、「本質的に～からなる（consisting essentially of）」又は「からなる（consisting of）」に置き換えることができる。本明細書で用いられるとき、「本質的に～からなる（consisting essentially of）」という句には、指定された完全体（integer）又はステップ、並びに特許請求された発明の特徴又は機能に実質的に影響を及ぼさないものが要求される。本明細書で用いられるとき、「構成する（consisting）」という用語は、記載された完全体（integer）（例えば、特徴、要素、特色、特性、方法／プロセスステップ又は限定）又は完全体（integer）（例えば、特徴、要素、特色、特性、方法／プロセスステップ、又は限定）の群のみの存在を示すために用いられる。
【0073】
本明細書で用いられるような「又はこれらの組み合わせ」という用語は、その用語に先行する列挙された項目のすべての順列及び組み合わせを指す。例えば、「Ａ、Ｂ、Ｃ、又はこれらの組み合わせ」は、Ａ、Ｂ、Ｃ、ＡＢ、ＡＣ、ＢＣ、又はＡＢＣの少なくとも１つを、そして特定の文脈において順序が重要であれば、ＢＡ、ＣＡ、ＣＢ、ＣＢＡ、ＢＣＡ、ＡＣＢ、ＢＡＣ、又はＣＡＢも含むように意図されている。この例で続けると、ＢＢ、ＡＡＡ、ＡＢ、ＢＢＣ、ＡＡＡＢＣＣＣＣ、ＣＢＢＡＡＡ、ＣＡＢＡＢＢ、などの、１又は２以上の項目又は用語の繰り返しを含む組み合わせが明示的に含まれる。当業者は、他が文脈から明らかでない限り、通常、任意の組み合わせにおける項目又は用語の数に制限がないということを理解するであろう。
【0074】
本明細書で用いられるとき、限定はしないが、「約」、「実質的な」又は「実質的に」のような近似の言葉は、そのように修正されたとき、必ずしも絶対的又は完全ではないと理解される状態であるが、その状態を存在するものとして指定することを保証するのに十分に近いと当業者に見なされるであろう状態を指す。説明が変動し得る程度は、どれくらい大きく変化が起こり、それでも当業者に、修正された特徴を、修正されていない特徴の要求される特色及び能力を依然として有するものとして認識させることができるかに依存することになる。一般に、しかし、先行する議論を条件として、「約」のような近似の語によって修正される本明細書の数値は、記載された値から少なくとも±１、２、３、４、５、６、７、１０、１２又は１５％だけ変動し得る。
【0075】
本明細書に開示及び特許請求された構成物及び／又は方法のすべては、本開示に照らして過度の実験なしに作製及び実行することができる。本発明の構成物及び方法を好ましい実施形態の観点において説明してきたが、本発明の概念、精神及び範囲から逸脱することなく、本明細書に記載の構成物及び／又は方法に、そして方法のステップ又はステップのシーケンスにおいて変形を適用することができるということは当業者には明らかであろう。当業者に明らかなすべてのこのような同様の代替例及び修正例は、添付の請求項によって定義されたような本発明の精神、範囲及び概念の範囲内であると見なされる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【手続補正書】
【提出日】2024-02-09
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
光感受性ガラス内又はその上にセラミック相キャパシタを作成するための方法であって、光感受性ガラス基板の両面に又は前記光感受性ガラス基板内のビア内に前記セラミック相キャパシタの２又は３以上のキャパシタ電極を形成するステップであって、前記光感受性ガラス基板の一部が前記２又は３以上のキャパシタ電極を分離する、前記２又は３以上のキャパシタ電極を形成するステップと、
前記２又は３以上のキャパシタ電極を分離する前記光感受性ガラス基板の前記一部を活性化エネルギー源に曝露するステップと、
前記光感受性ガラス基板をそのガラス転移温度を超えて少なくとも１０分間加熱するステップと、
前記光感受性ガラス基板を冷却して前記光感受性ガラス基板の露光部分をガラス結晶性誘電体に変換するステップと、
前記２又は３以上のキャパシタ電極への電気的接続を形成するステップと、
を含む、前記方法。
【請求項2】
前記光感受性ガラス基板に平行な表面上に前記ガラス結晶性誘電体を形成するステップをさらに含み、前記ガラス結晶性誘電体がセラミック相にある、請求項１に記載の方法。
【請求項3】
システムインパッケージ（ＳｉＰ）において集積集中素子デバイスを備えたアイソレータ又はサーキュレータに前記セラミック相キャパシタを接続するステップをさらに含む、請求項１に記載の方法。
【請求項4】
ＳｉＰにおいて集積集中素子デバイスを備えたＲＦフィルタに前記セラミック相キャパシタを接続するステップをさらに含む、請求項１に記載の方法。
【請求項5】
ＳｉＰにおいて集積集中素子デバイスを備えたローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、又はトランスの少なくとも１つに前記セラミック相キャパシタを接続するステップをさらに含む、請求項１に記載の方法。
【請求項6】
前記光感受性ガラス基板内又はその上のパワーコンバイナ又はパワースプリッタに前記セラミック相キャパシタを接続するステップをさらに含む、請求項１に記載の方法。
【請求項7】
１又は２以上のアンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、電磁干渉遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、又はダイプレクサに前記セラミック相キャパシタを接続するステップをさらに含む、請求項１に記載の方法。
【請求項8】
光感受性ガラス基板内又はその上に形成されたセラミック相キャパシタデバイスであって、前記光感受性ガラス基板内のビア内に又は前記光感受性ガラス基板の第１の表面上に形成された第１のキャパシタ電極と、
前記第１のキャパシタ電極に隣接して前記光感受性ガラス基板からその場で形成されたガラス結晶性誘電体と、
前記光感受性基板内のビア内に又は前記ガラス結晶性誘電体に隣接して前記光感受性基板上に、および前記第１の電極の反対側の第２の表面上に形成された第２のキャパシタ電極と、
を含む、前記セラミック相キャパシタデバイス。
【請求項9】
前記ガラス結晶性誘電体が、前記光感受性ガラス基板に平行な表面上に形成されている、請求項８に記載のデバイス。
【請求項10】
前記第１のキャパシタ電極に接続された第１の金属コネクタと、前記第２のキャパシタ電極に接続された第２の金属コネクタとをさらに含む、請求項８に記載のデバイス。
【請求項11】
前記セラミック相キャパシタが集積集中素子デバイスを備えたアイソレータ又はサーキュレータに接続され、システムインパッケージ（ＳｉＰ）内にある、請求項８に記載のデバイス。
【請求項12】
前記セラミック相キャパシタが集積集中素子デバイスを備えたＲＦフィルタに接続され、ＳｉＰ内にある、請求項８に記載のデバイス。
【請求項13】
前記セラミック相キャパシタが、集積集中素子デバイスを備えたローパスフィルタ、ハイパスフィルタ、ノッチフィルタ、バンドパスフィルタ、又はトランスの少なくとも１つに接続され、ＳｉＰ内にある、請求項８に記載のデバイス。
【請求項14】
前記セラミック相キャパシタが前記光感受性ガラス基板内又はその上のパワーコンバイナ又はパワースプリッタに接続されている、請求項８に記載のデバイス。
【請求項15】
前記セラミック相キャパシタが、１又は２以上のアンテナ、インピーダンス整合素子、５０オーム終端素子、集積グランドプレーン、ＲＦ遮蔽素子、電磁干渉遮蔽素子、ＲＦコンバイナ、ＲＦスプリッタ、トランス、スイッチ、パワースプリッタ、パワーコンバイナ、又はダイプレクサに接続されている、請求項８に記載のデバイス。
【国際調査報告】