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特表2024-526268列読み出し回路を用いて列読み出しビット線のフローティングを制御するメモリアレイを含む、メモリシステム及び関連する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-17
(54)【発明の名称】列読み出し回路を用いて列読み出しビット線のフローティングを制御するメモリアレイを含む、メモリシステム及び関連する方法
(51)【国際特許分類】
G11C 11/419 20060101AFI20240709BHJP
G11C 7/06 20060101ALI20240709BHJP
【ＦＩ】
G11C11/419 100
G11C7/06 130
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023580865
(86)(22)【出願日】2022-05-20
(85)【翻訳文提出日】2024-02-27
(86)【国際出願番号】 US2022030148
(87)【国際公開番号】W WO2023278049
(87)【国際公開日】2023-01-05
(31)【優先権主張番号】17/364,487
(32)【優先日】2021-06-30
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】314015767
【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】ゴーシュ，アムラン
(72)【発明者】
【氏名】リン，スン ハオ
【テーマコード（参考）】
5B015
【Ｆターム（参考）】
5B015HH01
5B015JJ03
5B015JJ05
5B015KB03
5B015KB23
5B015KB92
(57)【要約】
メモリシステムは、読み出し動作において、列内のメモリビットセル回路のうちの１つに記憶されたデータの論理状態を生成する列回路を含む。列回路は、読み出し動作において、フロート制御回路に、読み出しビット線を充電された評価出力線に結合させ、アイドル段階において、フロート制御回路に、読み出しビット線を評価出力線から分離させる、読み出し制御回路を含む。読み出しビット線を、充電された評価出力線から分離することにより、読み出しビット線が結合されているメモリビットセル回路内の読み出しポート回路を通じて電流が漏れることによる読み出し動作と読み出し動作との間の電力損失を低減する。メモリシステムは、少なくとも１つの読み出しビット線を含んでよく、各読み出しビット線は、それぞれのフロート制御回路と、列内のそれぞれの複数のメモリビットセル回路に結合される。
【特許請求の範囲】
【請求項1】
少なくとも１つのビットセル列回路であって、各ビットセル列回路が：複数のメモリビットセル回路と；
前記少なくとも１つのビットセル列回路の中のあるビットセル列回路内の前記複数のメモリビットセル回路のうちの第１の複数のメモリビットセル回路に結合される読み出しビット線と；
列読み出し回路であって、
評価出力線と、
アイドル段階及び読み出し動作のプリチャージ段階で前記評価出力線をプリチャージするように構成されるプリチャージ回路と、
前記読み出しビット線と前記評価出力線との間に結合されるフロート制御回路であって、該フロート制御回路は、
前記読み出し動作の前記プリチャージ段階及び評価段階において、前記読み出しビット線を前記評価出力線に結合し、
前記アイドル段階において前記読み出しビット線を前記評価出力線から分離する、
ように構成される、前記フロート制御回路と、
を含み、前記列読み出し回路は、前記評価段階において、前記評価出力線上の前記第１の複数のメモリビットセル回路のうちの選択された１つのメモリビットセル回路の記憶された論理状態を評価するように構成される、前記列読み出し回路と；
前記フロート制御回路に結合される読み出し制御回路であって、
前記プリチャージ段階に応答し、かつ前記読み出し動作の前記評価段階に応答して、前記フロート制御回路に、前記評価出力線を前記読み出しビット線に結合させ、
前記アイドル段階に応答して、前記フロート制御回路に、前記評価出力線を前記読み出しビット線から分離させる、
ように構成される、前記読み出し制御回路と；
を含む、前記少なくとも１つのビットセル列回路を備える、メモリシステム。
【請求項2】
前記プリチャージ回路が、前記アイドル段階及び前記読み出し動作の前記プリチャージ段階で前記評価出力線をプリチャージするように構成されることは、前記プリチャージ回路が、前記読み出し制御回路からアクティブ状態でプリチャージ信号を受信したことに応答して、前記評価出力線を供給電圧レールに結合するように構成されていることを更に含む、請求項１に記載のメモリシステム。
【請求項3】
前記読み出し制御回路は、前記アイドル段階の指示を受信したことに応答し、かつ前記読み出し動作の前記プリチャージ段階の指示を受信したことに応答して、前記アクティブ状態で前記プリチャージ信号を生成し、
前記読み出し動作の前記評価段階の指示を受信したことに応答して、非アクティブ状態で前記プリチャージ信号を生成する、
ように更に構成される、請求項２に記載のメモリシステム。
【請求項4】
前記読み出し制御回路が、前記フロート制御回路に、前記評価出力線を前記読み出しビット線に結合させることは、読み出し動作の前記プリチャージ段階の前記指示を受信したことに応答し、かつ前記読み出し動作の前記評価段階の前記指示を受信したことに応答して、前記読み出し制御回路が、前記フロート制御回路をターンオンにするために、アクティブ状態でフロート制御信号を生成するように構成されていることを更に含み、前記読み出し制御回路が、前記フロート制御回路に、前記評価出力線を前記読み出しビット線から分離させるように構成されることは、前記アイドル段階の前記指示を受信したことに応答して、前記読み出し制御回路が、前記フロート制御回路をターンオフにするために、非アクティブ状態で前記フロート制御信号を生成するように構成されていることを更に含む、
請求項３に記載のメモリシステム。
【請求項5】
前記プリチャージ回路が、前記評価出力線を前記供給電圧レールに結合するように構成されることは、前記プリチャージ回路が、前記評価出力線を、第１電圧を含む第１プリチャージ状態に充電し、
前記第１電圧に充電された前記評価出力線に基づいて、前記読み出しビット線を、前記第１電圧より低い第２電圧を含む第２プリチャージ状態に充電する、
ように構成されることを含む、請求項４に記載のメモリシステム。
【請求項6】
前記複数のメモリビットセル回路の各々は、データの論理状態を記憶するように構成されるデータノードと、
前記読み出しビット線に結合された読み出しポート出力を含む読み出しポート回路と、
を更に含み、前記読み出しポート回路は、アクティブ状態で読み出しワード線（ＲＷＬ）信号を受信したことに応答して：
第１データノードに記憶された前記データの前記論理状態が第１論理状態を含むことに応答して、前記読み出しビット線を接地電圧レールに結合して、前記評価出力線を放電状態に放電し、
前記第１データノードに記憶された前記データの前記論理状態が第２論理状態を含むことに応答して、前記読み出しビット線を前記接地電圧レールから分離して、前記評価出力線を第１プリチャージ状態に維持する、
ように構成される、請求項５に記載のメモリシステム。
【請求項7】
前記列読み出し回路は、前記評価出力線上の評価出力信号に基づいて列出力信号を生成するように構成された列出力回路を更に備え、前記評価出力信号は、前記評価出力線が前記第１プリチャージ状態にあるか又は前記放電状態にあるかに基づく、請求項６に記載のメモリシステム。
【請求項8】
前記列読み出し回路は、前記評価出力線に結合されたキープアップ回路を更に備え、前記キープアップ回路は、前記評価段階において：前記列出力信号が、前記評価出力線が前記第１プリチャージ状態を含むことを示すことに応答して、前記評価出力線を前記供給電圧レールに結合し、
前記列出力信号が、前記評価出力線が放電状態を含むことを示すことに応答して、前記評価出力線を前記供給電圧レールから分離する、
ように構成される、請求項７に記載のメモリシステム。
【請求項9】
前記読み出しビット線は、第１読み出しビット線を含み、前記フロート制御回路は、第１フロート制御回路を含み、
当該メモリシステムは、前記ビットセル列回路内の前記複数のメモリビットセル回路のうちの第２の複数のメモリビットセル回路に結合された第２読み出しビット線を更に含み、
前記列読み出し回路は、第２フロート制御回路を更に含み、
前記読み出し制御回路が、前記プリチャージ段階に応答し、かつ前記評価段階に応答して、前記フロート制御回路に、前記評価出力線を前記読み出しビット線に結合させるように構成されることは、前記読み出し制御回路が、
読み出し動作が前記第１の複数のメモリビットセル回路のうちの１つに向けられるという指示に応答して、前記読み出し動作の前記プリチャージ段階及び前記評価段階において、前記列読み出し回路に、前記第１読み出しビット線を前記評価出力線に結合させ、前記第２読み出しビット線を前記評価出力線から分離させ、
読み出し動作が前記第２の複数のメモリビットセル回路の中のメモリビットセルに向けられるという指示に応答して、前記第２プリチャージ状態及び前記読み出し動作の前記評価段階において、前記列読み出し回路に、前記第２読み出しビット線を前記評価出力線に結合させ、前記第１読み出しビット線を前記評価出力線から分離させ、
前記アイドル段階において、前記第１読み出しビット線及び前記第２読み出しビット線を前記評価出力線から分離する
するように更に構成されることを更に含む、請求項８に記載のメモリシステム。
【請求項10】
前記第１読み出しビット線を前記評価出力線に結合することに応答して、前記列出力回路は、前記第１読み出しビット線が前記放電状態と前記第２プリチャージ状態とのうちの一方を含むことに基づいて、前記列出力信号を生成し、前記第２読み出しビット線を前記評価出力線に結合することに応答して、前記列出力回路は、前記第２読み出しビット線が前記放電状態と前記第２プリチャージ状態とのうちの一方を含むことに基づいて、前記列出力信号を生成する、
請求項９に記載のメモリシステム。
【請求項11】
少なくとも１つのビットセル列回路であって、各ビットセル列回路が：複数のメモリビットセル回路と；
前記少なくとも１つのビットセル列回路の中のあるビットセル列回路内の前記複数のメモリビットセル回路のうちの第１の複数のメモリビットセル回路に結合される読み出しビット線と；
列読み出し回路であって、
評価出力線と、
アイドル段階及び読み出し動作のプリチャージ段階で前記評価出力線をプリチャージするように構成されるプリチャージ回路と、
前記読み出しビット線と前記評価出力線との間に結合されるフロート制御回路であって、該フロート制御回路は、
前記プリチャージ段階及び前記読み出し動作の評価段階において、前記読み出しビット線を前記評価出力線に結合し、
前記アイドル段階において前記読み出しビット線を前記評価出力線から分離する、
ように構成される、前記フロート制御回路と、
前記評価出力線に結合される列出力回路であって、前記列出力回路は、評価出力信号に基づいて列出力信号を生成するように構成され、前記列出力回路は、前記評価出力線の論理状態と相補的な論理状態を含む前記列出力信号を生成するように構成されるインバータ回路を含む、前記列出力回路と、
を含む、前記列読み出し回路と、
を備え、前記列読み出し回路は、前記評価段階において、前記評価出力線上の前記第１の複数のメモリビットセル回路のうちの選択された１つのメモリビットセル回路の記憶された論理状態を評価するように構成される、メモリシステム。
【請求項12】
前記フロート制御回路及び前記プリチャージ回路に結合される読み出し制御回路を更に備え、前記読み出し制御回路は、前記フロート制御回路及び前記プリチャージ回路を制御するように構成される、請求項１１に記載のメモリシステム。
【請求項13】
前記プリチャージ回路が前記アイドル段階及び前記読み出し動作のプリチャージ段階で前記評価出力線をプリチャージするように構成されることは、前記読み出し制御回路からアクティブ状態のプリチャージ信号を受信したことに応答して、前記プリチャージ回路が、前記評価出力線を供給電圧レールに結合するように構成されていることを更に含む、請求項１２に記載のメモリシステム。
【請求項14】
前記プリチャージ回路が、前記評価出力線を前記供給電圧レールに結合するように構成されることは、前記プリチャージ回路が、前記評価出力線を、第１電圧を含む第１プリチャージ状態に充電し、
前記第１電圧に充電された前記評価出力線に基づいて、前記読み出しビット線を、前記第１電圧より低い第２電圧を含む第２プリチャージ状態に充電する、
ように更に構成されていることを含む、請求項１３に記載のメモリシステム。
【請求項15】
前記複数のメモリビットセル回路の各々は、データの論理状態を記憶するように構成されるデータノードと、
前記読み出しビット線に結合された読み出しポート出力を含む読み出しポート回路と、
を更に含み、前記読み出しポート回路は、アクティブ状態で読み出しワード線（ＲＷＬ）信号を受信したことに応答して：
第１データノードに記憶された前記データの前記論理状態が第１論理状態を含むことに応答して、前記読み出しビット線を接地電圧レールに結合して、前記評価出力線を放電状態に放電し、
前記第１データノードに記憶された前記データの前記論理状態が第２論理状態を含むことに応答して、前記読み出しビット線を前記接地電圧レールから分離して、前記評価出力線を第１プリチャージ状態に維持する、
ように構成される、請求項１４に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の技術は、一般に、メモリアレイに関し、特に、メモリアレイ内のメモリビットセル回路の列内の読み出し線を制御するための回路に関する。
【背景技術】
【0002】
集積回路（ＩＣ）は、電子デバイスが高速かつ正確に多種多様なアプリケーションを実行することを可能にする。ＩＣは、アプリケーション命令を実行し、かつ情報を迅速に処理する、１つ以上の処理回路を含み得る。命令及び他の情報は、メモリシステムのメモリアレイに記憶され得る。メモリアレイに記憶される情報はまた、命令によって使用され、かつ命令によって生成され得るデータも含む。このようなデータの例は、写真、ビデオゲーム、データベース及びアプリケーションユーザデータを含む。
【0003】
ＩＣに記憶される大量のデータを収容するために、メモリアレイは、ＩＣのエリアのかなりの割合を占めることがある。メモリアレイはまた、ＩＣによって消費される電力のかなりの割合を消費することもある。ＩＣの電力消費は熱を発生し、モバイルデバイスのバッテリ寿命を低下させる可能性がある。メモリアレイは、アドレス指定されたメモリビットセル回路が、命令処理中に情報を読み出し又は書き込むためにアクセスされているときに、より高いレートで電力を消費することがある。メモリアレイはまた、データ保持のためにアクセスされていないときの非アクティブモードでアクセスされていないときにも電力供給されることもある。メモリアレイに非アクティブモードで電力を消費させる原因となるリーク電流が存在する可能性がある。したがって、ＩＣの製造業者は、アクティブモード及び非アクティブモード中のメモリアレイ内のリーク電流を低減することによって、電力消費を低減する方法を模索している。
【発明の概要】
【0004】
本明細書に開示される例示的な態様は、列読み出し回路を用いて列読み出しビット線のフローティングを制御するメモリアレイを含む、メモリシステムを含む。列読み出しビット線のフローティングを制御するために列読み出し回路を用いるメモリアレイにおいて読み出し動作を実行する関連する方法も開示される。メモリシステムは、各々が論理状態を記憶する複数のメモリビットセル（例えば静的ランダムアクセスメモリ（ＳＲＡＭ）ビットセル）を各々が含む、１つ以上のビットセル列を含む。メモリビットセルのうちの選択された１つに記憶された論理状態は、読み出しビット線上に生成される論理状態を決定するために、メモリビットセル内の読み出しポート回路を制御することができる。読み出しポート回路は読み出しポート出力を含み、同じ列内の複数のメモリビットセルの読み出しポート出力は読み出しビット線に結合される。メモリシステムは、選択されたメモリビットセルの読み出しポート出力における論理状態を評価するための列読み出し回路を含む。列読み出し回路は、動的読み出し回路構造内の読み出しビット線によって読み出しポート回路に結合された評価出力線を含む。列読み出し回路はまた、読み出し動作のアイドル段階及びプリチャージ段階で評価出力線をプリチャージするためにアクティブにされるプリチャージ回路も含む。列読み出し回路は、評価出力線と読み出しビット線との間にインラインで結合されるフロート制御回路を含む。メモリシステムは、フロート制御回路のアクティブ化及び非アクティブ化を制御するための読み出し制御回路を含む。読み出し動作と読み出し動作との間のアイドル段階において、プリチャージ回路によって評価出力線がプリチャージされている間、フロート制御回路は非アクティブにされ、評価出力線を読み出しビット線及び読み出しポート回路から切り離す。言い換えると、読み出しポート回路の読み出しビット線及び読み出しポート出力は、アイドル段階においてフローティング状態に維持されるので、プリチャージ回路は、評価出力線のみをプリチャージし、これは、読み出しポート回路を通るリーク電流によって引き起こされる消費電力を低減する。列内に複数のメモリビットセルがあり、各々が読み出しポート回路を含むので、評価出力線がアイドル段階で読み出しビット線に結合される場合、リークによる電力損失ははるかに高くなるであろう。読み出し動作のプリチャージ段階において、読み出し動作の評価段階に先行して、フロート制御回路がアクティブにされ、評価出力線を読み出しビット線及び読み出しポート回路に結合し、評価のために動的読み出し回路を短時間プリチャージする。フロート制御回路にわたる電圧降下により、読み出しビット線及び読み出しポート出力は、電源電圧より低い電圧にプルアップされ、これは、電力を節約し、充電時間を短縮する。プリチャージ回路は、読み出し動作の評価段階で非アクティブにされ、選択されたメモリビットセルの読み出しポート回路がアクティブにされて、記憶された論理状態の評価を評価出力線に提供する。選択されたメモリビットセルに結合される読み出しワード線（ＲＷＬ、read word line）は、評価段階において読み出しポート回路をアクティブ化し、記憶された論理状態は、評価出力線上に記憶された論理状態を示すように読み出しポート回路を制御する。読み出しポート回路は、メモリビットセルに記憶された論理状態に基づいて読み出しビット線をプリチャージ又は放電するために、ＲＷＬ及び記憶された論理状態によってそれぞれ制御される２つのスタックされたトランジスタとすることができる。読み出し動作の後、フロート制御回路は、アイドル段階で非アクティブにされる。
【0005】
メモリ読み出し動作におけるメモリシステムの性能は、列内で読み出しビット線が結合されるメモリビットセルの数を減らすことによって改善され得る。このようにして、読み出しビット線の長さ及び容量性負荷の数の両方が低減され得る。このため、各列のメモリビットセルは、複数（例えば２つ以上）の読み出しビット線に分割されることがあり、各読み出しビット線は、対応するフロート制御回路を介して評価出力線に結合される。読み出し動作では、列内の１つのメモリビットセルのみが読み出され得るので、選択されたメモリビットセルに結合された読み出しビット線のフロート制御回路のみがアクティブにされ、他のすべてのフロート制御回路は電力損失を低減するために非アクティブのままである。
【0006】
本明細書に開示される例示的な態様では、メモリシステムが開示される。メモリシステムは、複数のメモリビットセル回路と、少なくとも１つのビットセル列回路の中のあるビットセル列回路内の複数のメモリビットセル回路のうちの第１の複数のメモリビットセル回路に結合される読み出しビット線と、列読み出し回路とを各々が備える、少なくとも１つのビットセル列回路を備える。列読み出し回路は、評価出力線と、アイドル段階及び読み出し動作のプリチャージ段階で評価出力線をプリチャージするように構成されるプリチャージ回路と、読み出しビット線と評価出力線との間に結合されるフロート制御回路と、を備える。フロート制御回路は、読み出し動作のプリチャージ段階及び評価段階において、読み出しビット線を評価出力線に結合し、アイドル段階において読み出しビット線を評価出力線から分離するように構成される。列読み出し回路は、評価段階において、評価出力線上の第１の複数のメモリビットセル回路のうちの選択された１つのメモリビットセル回路の記憶された論理状態を評価するように構成される。少なくとも１つのビットセル列回路はまた、フロート制御回路に結合される読み出し制御回路も含み、読み出し制御回路は、プリチャージ段階に応答し、かつ読み出し動作の評価段階に応答して、フロート制御回路に、評価出力線を読み出しビット線に結合させ、アイドル段階に応答して、フロート制御回路に、評価出力線を読み出しビット線から分離させるように構成される。
【0007】
別の例示的な態様では、メモリシステムは、少なくとも１つのビットセル列回路を備え、各ビットセル列回路は、複数のメモリビットセル回路と、少なくとも１つのビットセル列回路の中のあるビットセル列回路内の複数のメモリビットセル回路のうちの第１の複数のメモリビットセル回路に結合される読み出しビット線と、列読み出し回路とを含む。列読み出し回路は、評価出力線と、アイドル段階及び読み出し動作のプリチャージ段階で評価出力線をプリチャージするように構成されるプリチャージ回路と、読み出しビット線と評価出力線との間に結合されるフロート制御回路とを含む。フロート制御回路は、読み出し動作のプリチャージ段階及び評価段階において、読み出しビット線を評価出力線に結合し、アイドル段階において読み出しビット線を評価出力線から分離するように構成される。列読み出し回路はまた、評価出力線に結合される列出力回路も含み、列出力回路は、評価出力信号に基づいて列出力信号を生成するように構成され、列出力回路は、評価出力線の論理状態と相補的な論理状態を含む列出力信号を生成するように構成されるインバータ回路を含む。列読み出し回路は、評価段階において、評価出力線上の第１の複数のメモリビットセル回路のうちの選択された１つのメモリビットセル回路の記憶された論理状態を評価するように構成される。
【0008】
別の例示的な態様では、メモリシステムにおける読み出し動作の方法が開示される。本方法は、メモリシステム内のビットセル列回路内の読み出し制御回路において、ビットセル列回路内の複数のメモリビットセル回路のうちのあるメモリビットセル回路内に記憶されたデータの論理状態を読み出すために、アイドル段階と、読み出し動作のプリチャージ段階と、読み出し動作の評価段階とのうちの１つを示す指示を受信するステップを含み、ビットセル列回路は、評価出力線と、フロート制御回路と、ビットセル列回路内の複数のメモリビットセル回路のうちの第１の複数のメモリビットセル回路内の各々における読み出しポート回路に結合された第１読み出しビット線とを更に含む。本方法は、読み出し制御回路によって、アイドル段階を示す指示に応答して、評価出力線を供給電圧レールに結合して、評価出力線を、第１電圧に対応する第１プリチャージ状態に充電し、読み出し動作のプリチャージ段階を示す指示に応答して、評価出力線を供給電圧レールに結合して、評価出力線を第１プリチャージ状態に充電し、読み出し動作の評価段階を示す指示に応答して、評価出力線を供給電圧レールから分離するように、プリチャージ回路を制御するステップを含む。本方法は、読み出し制御回路によって、読み出し動作のプリチャージ段階を示す指示に応答して、第１読み出しビット線を評価出力線に結合し、読み出し動作の評価段階を示す指示に応答して、第１読み出しビット線を評価出力線に結合し、アイドル段階を示す指示に応答して、読み出しビット線を評価出力線から分離するように、フロート制御回路を制御するステップを更に含む。本方法は、第１の複数のメモリビットセル回路のうちの選択された１つのメモリビットセル回路内の読み出しポート回路によって、第１読み出しビット線を接地電圧レールに結合して、第１の複数のメモリビットセル回路のうちの選択された１つのメモリビットセル回路に記憶されたデータの第１論理状態に基づいて、評価出力線を放電状態に放電するステップと、第１の複数のメモリビットセル回路のうちの１つのメモリビットセル回路内の読み出しポート回路によって、第１読み出しビット線を接地電圧レールから分離して、第１の複数のメモリビットセル回路のうちの１つのメモリビットセルに記憶されたデータの第２論理状態に基づいて、評価出力線を第１プリチャージ状態に維持するステップと、読み出し動作の評価段階の指示に応答して、列出力回路において、第１プリチャージ状態を含む評価出力線に基づく第１出力論理状態と、放電状態を含む評価出力線に基づく第２出力論理状態とにおける列出力信号を生成するステップとを更に含む。
【図面の簡単な説明】
【0009】
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示のいくつかの態様を図示し、説明とともに本開示の原理を説明するのに役立つ。
【0010】
【図1】複数のメモリビットセル回路を含むビットセル列回路を含むメモリアレイ回路の概略図であり、各ビットセル回路列は、読み出し動作においてメモリビットセル回路のうちの１つに記憶された論理状態を示す列出力信号を生成するように構成される列読み出し回路を含む。
【図2】第１の複数のメモリビットセル回路内のメモリビットセル回路の読み出しポート回路に結合された第１読み出しビット線と、第２の複数のメモリビットセル回路内のメモリビットセル回路の読み出しポート回路に結合された第２読み出しビット線とに結合される列読み出し回路を含む、従来のメモリアレイ回路内のビットセル回路列の特徴を示す概略図である。
【図4A】第１の複数のメモリビットセル回路のうちの１つに対する読み出し動作において、第１読み出しビット線を列読み出し回路に選択的に結合するように構成される読み出し制御回路を含む、ビットセル列回路の特徴を含む例示的なメモリシステムを示す概略図である。
【発明を実施するための形態】
【0011】
本明細書に開示される例示的な態様は、列読み出し回路を用いて列読み出しビット線のフローティングを制御するメモリアレイを含む、メモリシステムを含む。列読み出し回路を用いて列読み出しビット線のフローティングを制御するメモリアレイにおいて、読み出し動作を実行する関連する方法も開示される。メモリシステムは、各ビットセル列が、論理状態を各々が記憶する複数のメモリビットセル（例えば静的ランダムアクセスメモリ（ＳＲＡＭ）ビットセル）を含む、１つ以上のビットセル列を含む。メモリビットセルのうちの選択された１つに記憶される論理状態は、読み出しビット線上に生成される論理状態を決定するように、メモリビットセル内の読み出しポート回路を制御することができる。読み出しポート回路は読み出しポート出力を含み、同じ列内の複数のメモリビットセルの読み出しポート出力は、読み出しビット線に結合される。メモリシステムは、選択されたメモリビットセルの読み出しポート出力における論理状態を評価するための列読み出し回路を含む。列読み出し回路は、動的読み出し回路構造内の読み出しビット線によって読み出しポート回路に結合される評価出力線を含む。列読み出し回路はまた、アイドル段階及び読み出し動作のプリチャージ段階において評価出力線をプリチャージするためにアクティブにされるプリチャージ回路も含む。列読み出し回路は、評価出力線と読み出しビット線との間にインラインで結合されるフロート制御回路を含む。メモリシステムは、フロート制御回路のアクティブ化及び非アクティブ化を制御するための読み出し制御回路を含む。読み出し動作と読み出し動作との間のアイドル段階において、評価出力線がプリチャージ回路によってプリチャージされる間、フロート制御回路は非アクティブにされて、評価出力線を読み出しビット線及び読み出しポート回路から切り離す。言い換えると、読み出しビット線及び読み出しポート回路の読み出しポート出力は、アイドル段階ではフローティング状態に維持され、そのため、プリチャージ回路は、評価出力線のみをプリチャージし、これは、読み出しポート回路によるリーク電流によって引き起こされる消費電力を低減する。列内に複数のメモリビットセルが存在し、各々が読み出しポート回路を含むので、評価出力線がアイドル段階で読み出しビット線に結合される場合、リークに起因する電力損失ははるかに高くなる。読み出し動作のプリチャージ段階において、読み出し動作の評価段階の前に、フロート制御回路がアクティブにされて、評価出力線を読み出しビット線及び読み出しポート回路に結合し、評価のために動的読み出し回路を短くプリチャージする。フロート制御回路にわたる電圧降下により、読み出しビット線及び読み出しポート出力は、電源電圧より低い電圧にプルアップされ、これは、電力を節約し、充電時間を短縮する。プリチャージ回路は、読み出し動作の評価段階では非アクティブにされ、選択されたメモリビットセルの読み出しポート回路がアクティブにされて、記憶された論理状態の評価を評価出力線に提供する。選択されたメモリビットセルに結合された読み出しワード線（ＲＷＬ）は、評価段階において読み出しポート回路をアクティブにし、記憶された論理状態は、評価出力線上の記憶された論理状態を示すように読み出しポート回路を制御する。読み出しポート回路は、メモリビットセルに記憶された論理状態に基づいて読み出しビット線をプリチャージ又は放電するように、ＲＷＬ及び記憶された論理状態によってそれぞれ制御される、２つのスタックされたトランジスタとすることができる。読み出し動作の後、フロート制御回路は、アイドル段階において非アクティブにされる。
【0012】
メモリ読み出し動作におけるメモリシステムの性能は、列内で読み出しビット線が結合されるメモリビットセルの数を減らすことによって改善され得る。このようにして、読み出しビット線の長さと容量負荷の数の両方が低減され得る。このため、各列内のメモリビットセルは、複数の（例えば２つ以上の）読み出しビット線に分割されてよく、各読み出しビット線は、対応するフロート制御回路を介して評価出力線に結合される。読み出し動作では、列内の１つのメモリビットセルのみが読み出され得るので、選択されたメモリビットセルに結合された読み出しビット線のフロート制御回路のみがアクティブにされるが、他のすべてのフロート制御回路は電力損失を低減するために非アクティブのままである。
【0013】
図１は、各々が複数のメモリビットセル回路１０４を含むビットセル列回路（「列回路」）１０２を含む、メモリアレイ回路１００の概略図である。列回路１０２の各々は、読み出し動作においてメモリビットセル回路１０４のうちの１つに記憶された論理状態に対応する列出力信号１０８を生成するように構成される、列読み出し回路１０６を含む。第１読み出しビット線１１０は、複数のメモリビットセル回路１０４のうちの第１の複数のメモリビットセル回路１１２の各々に結合される。第２読み出しビット線１１４は、複数のメモリビットセル回路１０４のうちの第２の複数のメモリビットセル回路１１６の各々に結合される。列読み出し回路１０６は、第１読み出しビット線１１０と第２読み出しビット線１１４の両方に結合される。メモリアレイ回路１００の各行（図示せず）の読み出しワード線ＲＷＬは、対応する行のメモリビットセル回路１０４の各々に結合される。読み出しワード線ＲＷＬは、読み出し動作において読み出される行のうちの選択された行においてアクティブにされる。各列回路１０２において、列読み出し回路１０６は、複数のメモリビットセル回路１１６のうちの選択された１つのメモリビットセル回路の論理状態を読み出すように構成され、該選択された１つのメモリビットセル回路は、選択された行に応じて、第１の複数のメモリビットセル回路１１２及び第２の複数のメモリビットセル回路１０４のうちのメモリビットセル回路であってよい。読み出しワード線ＲＷＬ（０）～ＲＷＬ（Ｍ）は、第１の複数のメモリビットセル回路１１２に結合され、読み出しワード線ＲＷＬ（Ｍ＋１）～ＲＷＬ（Ｎ）は、第２の複数のメモリビットセル回路１１６に結合される。各列回路１０２は、例えば６４個のメモリビットセル回路１０４を含んでよく、第１の複数のメモリビットセル回路１１２及び第２の複数のメモリビットセル回路１１６の各々は、複数のメモリビットセル回路１０４のうちの３２個を含む（例えばＭ＝３１及びＮ＝６３）。複数のメモリビットセル１０４は、メモリアレイ回路１００における読み出し動作の性能を向上させるために、第１の複数のメモリビットセル１１２と第２の複数のメモリビットセル１１６に分割され得る。この点に関して、第１読み出しビット線１１０及び第２読み出しビット線１１４は、長さが短く、負荷の数が少ないため、単一の読み出しビット線よりも低いキャパシタンスを有し得る。他の例では、メモリアレイ回路１００は、任意の数の列回路１０２を含んでもよい。列回路１０２の各々は、任意の数のメモリビットセル回路１０４に結合された１つ以上の読み出しビット線を含んでもよい。図１のメモリアレイ回路１００は、図２に示されるような従来の列回路を含む従来のメモリ回路であってもよい。あるいは、図１のメモリアレイ回路１００は、図４Ａ及び図４Ｂに示され、本明細書に開示されるような、例示的な列回路を含む例示的なメモリアレイ回路であってもよい。
【0014】
図２は、図１のメモリアレイ回路１００に対応する従来のメモリアレイ回路２０２で用いられるビットセル列回路（「列回路」）２００の特徴を示す概略図である。従来のビットセル列回路２００を含む従来のメモリアレイ回路２０２は、本明細書で開示される例示的な態様を理解するための背景を提供するために最初に提示される。列回路２００の図示される特徴は、列回路２００内のメモリアレイ回路２０２の任意の行（図示せず）内のメモリビットセル回路２０４の読み出し動作を実行するために用いられる。読み出し動作を説明する前に、図示される特徴を最初に説明する。
【0015】
列回路２００は、第１読み出しビット線２０８及び第２読み出しビット線２１０に結合される列読み出し回路２０６を含む。第１読み出しビット線２０８は、図１に示されるように、第１の複数のメモリビットセル回路２１４の各々における第１読み出しポート回路２１２に更に結合される。第２読み出しビット線２１０は、列回路２００の第２の複数のメモリビットセル回路２１８の第２読み出しポート回路２１６に結合されてもよい。
【0016】
列読み出し回路２０６は、第１読み出しビット線２０８及び第２読み出しビット線２１０にそれぞれ結合されるプルアップ（pull-up）回路２２４（１）及び２２４（２）を含む。列回路２００はまた、プルアップ回路２２４（１）及び２２４（２）に結合される読み出し制御回路２２２も含む。読み出し制御回路２２２は、列読み出し回路２０６内のプルアップ回路２２４（１）及び２２４（２）をそれぞれ制御するプルアップ信号２２０（１）及び２２０（２）を生成する。プルアップ回路２２４（１）及び２２４（２）は、プルアップ信号２２０（１）及び２２０（２）によってターンオンされ、第１読み出しビット線２０８及び第２読み出しビット線２１０を、読み出し動作と読み出し動作との間に供給電圧レール２２６（例えばＶＤＤ）に電気的に結合し、読み出し動作と読み出し動作との間は、アイドル段階と呼ばれることがある。プルアップ回路２２４（１）及び２２４（２）は、ターンオンされると、導電性である。プルアップ回路２２４（１）及び２２４（２）がターンオンされると、供給電圧レール２２６は、該供給電圧レール２２６上の供給電圧ＶＳＵＰに基づいて、第１読み出しビット線２０８及び第２読み出しビット線２１０を電圧ＶＣＨＧまで充電（「プルアップ」）する。以下で更に説明されるように、プルアップ回路２２４（１）及び２２４（２）は、読み出し動作のために列回路２００を準備し、プルアップ回路２２４（１）及び２２４（２）のうちの一方は、読み出し動作の間、非アクティブにされる。すなわち、読み出し動作において読み出されているメモリビットセル回路２０４は、第１読み出しビット線２０８と第２読み出しビット線２１０のうちの一方にのみ結合され得るので、読み出し動作の間、プルアップ回路２２４（１）及び２２４（２）のうちの一方は非アクティブにされ、他方はアクティブのままである。列読み出し回路２０６はまた、読み出し動作の間に、それぞれ第１読み出しビット線２０８及び第２読み出しビット線２１０を供給電圧レール２２６に選択的に結合するように構成されるキープアップ（keep-up）回路２２８（１）及び２２８（２）を含む。
【0017】
メモリビットセル回路２０４の各々は、データノード上の高電圧レベル又は低電圧レベルのいずれかとして、データの論理状態（例えばバイナリデータの「ビット」）を記憶する。メモリビットセル回路２０４の各々はまた、相補データノード（complement data node）上に、データノード上の論理状態の論理補集合（logical complement）を記憶する。例えばバイナリ「０」は、接地電圧ＶＳＳに対応する低電圧レベルとして記憶され得る第１論理状態であり、バイナリ「１」は、供給電圧ＶＤＤに対応する高電圧レベルとして記憶され得る第２論理状態である。メモリビットセル回路２０４のうちの１つにおけるデータノード上の論理状態「１」は、相補データノード上の相補論理状態（complement logic state）「０」に対応する。データノードに記憶された論理状態「０」は、相補データノードの相補論理状態「１」に対応する。
【0018】
読み出しポート回路２１２及び２１６は、読み出しビット線２０８及び２１０上に記憶されたデータの論理状態を生成するためにメモリビットセル回路２０４内で使用される。一例では、読み出しポート回路２１２及び２１６は、「スタック」されるか、あるいは第１読み出しビット線２０８と、接地電圧（例えばＶＳＳ）を供給する接地電圧レール２３４との間に直列に結合される、トランジスタ２３０（１）及び２３２（１）を含み得る。トランジスタ２３０（１）及び２３２（１）は、それぞれゲート２３６及び２３８上の電圧に応答して電流が流れることを可能にするために、「ターンオン」され得る。トランジスタ２３０（１）と２３２（１）の両方がターンオンされると、第１読み出しビット線２０８上の電荷は接地電圧レール２３４に放電され得る。トランジスタ２３０（１）のゲート２３６は、読み出しワード線信号ＲＷＬによって制御される。トランジスタ２３２（１）のゲート２３８は、メモリビットセル回路の相補データノード（図示せず）に結合される。
【0019】
列読み出し回路２０６は、第１読み出しビット線２０８と第２読み出しビット線２１０の両方が高電圧レベル（例えば供給電圧ＶＤＤに対応する）である場合にのみ、低電圧状態（例えば接地電圧ＶＳＳに対応する）で列出力信号２４２が生成される論理ＮＯＴ－ＡＮＤ（ＮＡＮＤ）関数を実行する、列出力回路２４０を含む。第１読み出しビット線２０８と第２読み出しビット線２１０の入力のいずれか一方が低電圧状態であり、他方がプリチャージされたまま（例えば高電圧状態で）維持される場合、列出力信号２４２は高電圧状態で生成される。したがって、列出力信号２４２は、第１読み出しビット線２０８と第２読み出しビット線２１０のうちの一方が、プルアップ回路２２４（１）及び２２４（２）のうちの対応するプルアップ回路によってプルアップされることと、第１読み出しビット線２０８と第２読み出しビット線２１０のうちの他方の電圧状態（そこに記憶された論理状態に基づく）に基づいている。
【0020】
列読み出し回路２０６と、読み出し制御回路２２２と、第１読み出しビット線２０８及び第２読み出しビット線２１０は、読み出し動作と読み出し動作との間のアイドル段階において非アクティブである。アイドル段階では、読み出し制御回路２２２は、プリチャージ状態に充電された第１読み出しビット線２０８及び第２読み出しビット線を維持し、後述するように列回路２００を読み出し動作に備えた状態に維持するように、プルアップ回路２２４（１）及び２２４（２）を制御する。アイドル段階では、キープアップ回路２２８（１）及び２２８（２）はターンオフされる。
【0021】
列回路２００内の第１の複数のメモリビットセル回路２１４内のメモリビットセル回路２０４のうちの１つの読み出し動作を例として説明する。メモリアレイ回路２０２における読み出し動作は、メモリアレイ回路２０２の選択された行（図示せず）においてメモリビットセル回路２０４に記憶されたデータを読み出す。したがって、読み出し動作は、列回路２００内のメモリビットセル回路２０４のうちの１つに記憶されたデータを読み出す。以下の図３のタイミング図に示されるように、読み出し制御回路２２２で受信された読み出しイネーブル信号ＲＤＥＮは、読み出し動作を示すためにアクティブ状態に遷移する。読み出しイネーブル信号ＲＤＥＮがアクティブ状態にある間、システムクロック信号ＣＬＫ（図３を参照されたい）は、第１クロック状態に遷移し、プルアップ回路２２４（１）及び２２４（２）を遮断するように読み出し制御回路２２２をトリガする。プルアップ回路２２４（１）及び２２４（２）を遮断することにより、第１読み出しビット線２０８及び第２読み出しビット線２１０がプリチャージ状態にある間、第１読み出しビット線２０８及び第２読み出しビット線２１０を供給電圧レール２２６から分離する。第１読み出しビット線２０８及び第２読み出しビット線２１０は、第１の複数のメモリビットセル回路２１４及び第２の複数のメモリビットセル回路２１８内の第１読み出しポート回路２１２及び第２読み出しポート回路２１６におけるリーク電流によって放電され得る。キープアップ回路２２８（１）及び２２８（２）は読み出し動作中にターンオンされ、リーク電流による第１読み出しビット線２０８及び第２読み出しビット線２１０の放電を選択的に防止する。
【0022】
第１クロック状態へのシステムクロック信号ＣＬＫの遷移はまた、選択された行の読み出しワード線信号ＲＷＬを（例えば高電圧に）アクティブにして、第１読み出しポート回路２１２内のトランジスタ２３２（１）をターンオンし、列出力信号２４２上に記憶されたデータの論理状態を生成する準備をする。一例として、第１の複数のメモリビットセル回路２１４のうちの選択された１つに記憶されたバイナリデータ状態が高電圧（例えば「１」）に対応する場合、相補データノードは低電圧である。したがって、この例では、相補データノードに結合されたトランジスタ２３０（１）はターンオンされず、第１読み出しビット線２０８は、プリチャージ状態から放電されない。あるいは、第１の複数のメモリビットセル回路２１４のうちの選択された１つに記憶されたデータの論理状態が低電圧状態（例えば「０」）に対応し、相補データノードが高電圧である場合、図３に示されるように、トランジスタ２３０（１）がターンオンされ、第１読み出しビット線２０８は、接地電圧レール２３４の接地電圧（例えばＶＳＳ）に基づいて放電状態に放電する。
【0023】
言い換えると、第１の複数のメモリビットセル回路２１４のうちの選択された１つに記憶されているデータの論理状態が低（「０」）である例では、第１読み出しビット線２０８は、供給電圧レール２２６の供給電圧（例えばＶＤＤ）に基づき、プリチャージ状態にある。第２読み出しビット線２１０はプルアップ回路２２４（２）によって高電圧状態にプルアップされるので、（上述した）列出力回路２４０のＮＡＮＤ関数は、この例では第１の複数のメモリビットセル回路２１４のうちの選択された１つに記憶されたデータの論理状態に対応する、低電圧状態（「０」）で列出力信号２４２を生成する。
【0024】
他の例では、第１の複数のメモリビットセル回路２１４のうちの選択された１つに記憶されたデータの論理状態が高（「１」）である場合、第１読み出しビット線２０８は、低電圧（「０」）状態に放電され、（上述した）列出力回路２４０のＮＡＮＤ関数は、列出力信号２４２を高状態（「１」）に遷移させる。このように、列出力信号２４２の論理状態は、第１の複数のメモリビットセル回路２１４のうちの選択された１つに記憶されたデータの論理状態に対応する。
【0025】
キープアップ回路２２８（１）及び２２８（２）は、読み出し動作中にターンオンにされ、第１読み出しポート回路２１２及び第２読み出しポート回路２１６におけるリーク電流のために、第１読み出しビット線２０８及び第２読み出しビット線２１０がゆっくりと放電するのをそれぞれ防ぐ。第１読み出しビット線２０８及び第２読み出しビット線２１０が放電することを可能にすることにより、列出力信号２４２が変化する。キープアップ回路２２８（１）はトランジスタ２４４（１）及び２４６（１）を含み、キープアップ回路２２８（２）はトランジスタ２４４（２）及び２４６（２）を含む。この例におけるトランジスタ２４４（１）、２４４（２）、２４６（１）及び２４６（２）は、低電圧状態の信号によりターンオンされて導電性になる。キープアップ回路２２８（１）及び２２８（２）をターンオンにする読み出し制御回路２２２は、低電圧で制御信号２４８をトランジスタ２４６（１）及び２４６（２）に提供することを含む。列出力信号２４２は、トランジスタ２４４（１）及び２４４（２）に結合され、したがって、列出力信号２４２の電圧状態によって制御される。読み出し動作の開始時には、プルアップ回路２２４（１）、２２４（２）が遮断されており、かつ読み出しワード線信号ＲＷＬがアクティブにされる前に、第１及び第２読み出しビット線２０８、２１０が完全に充電されている。列出力回路２４０に高電圧を提供することは、列出力回路２４０のＮＡＮＤ機能に基づいて、列出力信号２４２における低電圧を生成する。列出力信号２４２の低電圧状態は、キープアップ回路２２８（１）及び２２８（２）内のトランジスタ２４４（１）及び２４４（２）をターンオンし、これは、第１及び第２読み出しビット線２０８及び２１０を供給電圧レール２２６に結合された状態に維持する。トランジスタ２４４（１）及び２４４（２）がターンオンされると、第１読み出しビット線２０８は、プリチャージされた（高電圧）状態で充電されたままとなる。第２読み出しビット線２１０も同様に充電されたままとなる。
【0026】
上述のように、読み出し動作において、複数のメモリビットセル回路２０４に記憶されたデータの論理状態は、読み出しワード線信号ＲＷＬに応答して、列出力信号２４２において生成される。記憶されたデータの論理状態が低電圧状態に対応する場合、列出力信号２４２は、読み出しワード線信号ＲＷＬに応答して低電圧のままであり、これは、キープアップ回路２２８（１）及び２２８（２）内のトランジスタ２４４（１）及び２４４（２）をターンオン状態に維持し、第１及び第２読み出しビット線２０８及び２１０を充電し続ける。一方、第１の複数のメモリビットセル回路２１４のうちの選択された１つに記憶されたデータの論理状態が高である場合、第１読み出しビット線２０８は放電され、列出力信号２４２の状態は高になり、これは、トランジスタ２４４（１）及び２４４（２）をターンオフすることになる。したがって、キープアップ回路２２８（１）及び２２８（２）は、第１及び第２読み出しビット線２０８及び２１０に電荷を供給し続けることはなく、これらは第１及び第２読み出しポート回路２１２及び２１６によって放電される。列出力信号２４２は、読み出し動作が完了するまで低電圧状態のままである。システムクロック信号ＣＬＫは、第２クロック状態に戻るよう遷移し、読み出し動作の終了を示し、アイドル段階を示す。第１の複数のメモリビットセル回路２１４のうちの選択された１つに記憶されたデータの論理状態にかかわらず、読み出し動作が完了すると、キープアップ回路２２８（１）及び２２８（２）はターンオフされ（すなわち、トランジスタ２４６（１）及び２４６（２）がターンオフされる）、プルアップ回路２２４（１）及び２２４（２）はターンオンされ、別の読み出し動作のために列回路２００を準備する。アイドル段階の指示に応答して、プルアップ回路２２４（１）及び２２４（２）は、再びターンオンされ、第１及び第２読み出しビット線２０８及び２１０をプリチャージして、次の読み出し動作のために準備する。
【0027】
図３は、上述のように、読み出し動作中の図２の従来のメモリアレイ回路２０２の信号を示すタイミング図である。読み出し動作の開始は、時刻Ｔ１における読み出しイネーブル信号ＲＤＥＮのアクティブ状態への遷移によって示される。読み出しイネーブル信号ＲＤＥＮは、例えばメモリコントローラ又はプロセッサによって列回路２００に提供され得る。読み出しイネーブル信号ＲＤＥＮがアクティブ状態である場合、時刻Ｔ２に示されるように、システムクロック信号ＣＬＫの第１クロック状態への遷移に応答して、プルアップ回路２２４（１）及び２２４（２）はターンオフされる。図３では、第１クロック状態は高電圧状態に対応するが、代わりに、低電圧状態に対応する可能性もある。時刻Ｔ３において、時刻Ｔ２におけるシステムクロック信号ＣＬＫの第１クロック状態への遷移に応答して、読み出しワード線信号ＲＷＬがアクティブにされ、第１の複数のメモリビットセル回路２１４の選択された行の第１読み出しポート回路２１２のトランジスタ２３２（１）をターンオンする。プルアップ回路２２４（１）及び２２４（２）は、図３の時刻Ｔ３でターンオフされ、キープアップ回路２２８（１）及び２２８（２）はターンオンされる。図３では、キープアップ回路２２８（１）及び２２８（２）の信号は図示されていない。
【0028】
図３は、メモリビットセル回路に記憶された相補データの論理状態が高電圧状態に対応する読み出し動作の例を示す。相補データノードがゲート２３６に結合されている状態で、相補データノードに記憶された高電圧状態はトランジスタ２３０（１）をターンオンにし、第１読み出しビット線２０８は放電状態（低電圧状態）に放電する。読み出されているメモリビットセル回路は第２読み出しビット線２１０に結合されていないので、第２読み出しビット線２１０は高電圧状態にプルアップされたままである。列出力回路２４０に結合された第１読み出しビット線２０８上の低電圧状態は、時刻Ｔ４において、列出力信号２４２を高電圧状態に遷移させる。時刻Ｔ５におけるシステムクロック信号ＣＬＫの第２クロック状態への遷移に応答して、読み出しワード線信号ＲＷＬが非アクティブにされ、プルアップ回路２２４（１）及び２２４（２）が再びターンオンされ、時刻Ｔ６において第１及び第２読み出しビット線２０８及び２１０へ電荷を提供し始め、別の読み出し動作に備える。
【0029】
図４Ａは、各々がデータの論理状態を記憶する複数のメモリビットセル回路４０４（「メモリビットセル４０４」）（例えばＳＲＡＭビットセル）を各々が含む１つ以上のビットセル列回路４０２（「列回路４０２」）を含む、メモリシステム４００の特徴を示す概略図である。メモリビットセル４０４のうちの選択された１つのメモリビットセルに記憶された論理状態は、読み出しビット線４０６上に生成される論理状態を決定するように、そのメモリビットセル４０４内の読み出しポート回路４０８を制御することができる。読み出しポート回路４０８は、読み出しポート出力４１０を含み、同じ列４１２内の複数のメモリビットセル４０４の読み出しポート出力４１０は、読み出しビット線４０６に結合される。メモリシステム４００は、選択されたメモリビットセル４０４の読み出しポート出力４１０上の論理状態を評価するための列読み出し回路４１４を含む。列読み出し回路４１４は、動的読み出し回路構造内の読み出しビット線４０６によって読み出しポート回路４０８に結合される評価出力線４１６を含む。列読み出し回路４１４はまた、読み出し動作と読み出し動作との間のアイドル段階及び読み出し動作のプリチャージ段階において、評価出力線４１６をプリチャージするためにアクティブにされるプリチャージ回路４１８も含む。列読み出し回路４１４は、評価出力線４１６と読み出しビット線４０６との間にインラインで結合されるフロート制御回路４２０を含む。メモリシステム４００は、フロート制御回路４２０のアクティブ化と非アクティブ化を制御するための読み出し制御回路４２２を含む。読み出し動作と読み出し動作との間のアイドル段階において、評価出力線４１６がプリチャージ回路４１８によってプリチャージされている間、フロート制御回路４２０は非アクティブにされ、評価出力線４１６を読み出しビット線４０６及び読み出しポート回路４０８から切り離す。
【0030】
言い換えると、読み出しビット線４０６と、読み出しポート回路４０８の読み出しポート出力４１０は、アイドル段階でフローティング状態に維持されるので、プリチャージ回路４１８は、評価出力線４１６のみをプリチャージし、これは、読み出しポート回路４０８を通るリーク電流によって引き起こされる可能性がある消費電力を低減する。本明細書において、「フローティング」又は「フローティング状態」という用語は、読み出しビット線４０６及び読み出しポート出力４１０が、供給電圧（例えばＶＤＤ）、接地電圧（例えばＶＳＳ）又は供給電圧と接地電圧との間の任意の中間電圧を受け取らないように、供給電圧レールに（例えば低抵抗又は高導電性経路によって）電気的に結合されていないことを示す。したがって、フローティング中のノードは充電されないか又は急速に放電されるが、リーク電流は、フローティング状態にあるときに充電されるノードをゆっくりと放電する可能性がある。列４１２内に複数のメモリビットセル４０４があり、各メモリビットセル４０４は読み出しポート回路４０８を含むので、アイドル段階において評価出力線４１６が読み出しビット線４０６に結合される場合、リークによる電力損失ははるかに高くなる。読み出し動作のプリチャージ段階において、読み出し動作の評価段階の前に、フロート制御回路４２０がアクティブにされ、評価出力線４１６を読み出しビット線４０６及び読み出しポート回路４０８に結合し、評価のために動的読み出し回路を短時間プリチャージする。フロート制御回路４２０にわたる電圧降下により、読み出しビット線４０６及び読み出しポート出力４１０は、電源電圧（例えばＶＤＤ）より低い電圧ＶＣＨＧにプルアップ（「充電」）され、これは、電力を節約し、読み出しビット線４０６を充電するのに必要な時間を短縮する。読み出し動作の評価段階において、プリチャージ回路４１８が非アクティブにされ、選択されたメモリビットセル４０４の読み出しポート回路４０８がアクティブにされて、記憶された論理状態の評価を評価出力線４１６に提供する。選択されたメモリビットセル４０４に結合された読み出しワード線４２４は、評価段階において読み出しポート回路４０８をアクティブにする読み出しワード線信号ＲＷＬを提供する。選択されたメモリビットセル４０４内の記憶された論理状態は、評価出力線４１６上に記憶された論理状態を示すように読み出しポート回路４０８を制御する。読み出しポート回路は、メモリビットセル４０４に記憶された論理状態に基づいて読み出しビット線４０６をプリチャージ又は放電するために、読み出しワード線信号ＲＷＬ及び記憶された論理状態によってそれぞれ制御される、２つのスタックされたトランジスタ４２６及び４２８とすることができる。読み出し動作の後、フロート制御回路４２０は、アイドル段階で非アクティブにされる。
【0031】
列読み出し回路４１４は、評価出力線４１６の論理状態（すなわち、電圧レベル）に基づいて列出力信号４３２を生成するように構成される列出力回路４３０を含む。列出力回路４３０は、評価出力線４１６が第１プリチャージ状態にあるか又は放電状態にあるかに基づいて、列出力信号４３２を生成する。列出力回路４３０は、評価出力線４１６の論理状態と相補的な論理状態を有する列出力信号４３２を生成するインバータ回路であり得る。別の例では、列出力回路４３０は、評価出力線４１６から列出力信号４３２に同じ論理状態を渡すバッファ回路であってもよい。列出力回路４３０は、メモリビットセル回路４０４のうちの選択された１つに記憶されるデータの論理状態と比較した、列出力信号４３２上の論理状態の所望の極性に基づいて決定されてもよい。
【0032】
メモリシステム４００は、列回路４０２のうちの少なくとも１つを含み、各列４１２は、複数のメモリビットセル回路４０４を含む。メモリシステム４００は、例えばメモリアレイ回路又はレジスタファイル回路であってよい。読み出しビット線４０６は、複数のメモリビットセル回路４０４のうちの第１の複数４３４のメモリビットセル回路４０４に結合される。列読み出し回路４１４及び読み出し制御回路４２２は、少なくとも１つの列回路４０２の各々に含まれ、メモリシステム４００内の第１の複数４３４のメモリビットセル回路４０４の選択された行（図示せず）に記憶されたデータの論理状態を読み出すために、読み出し動作に用いられる。
【0033】
列読み出し回路４１４は、読み出し動作の開始時に評価出力線４１６をプリチャージするように構成される、プリチャージ回路４１８を含む。評価出力線４１６をプリチャージすることは、例えばプリチャージ信号４３８を受信したことに応答して、供給電圧ＶＤＤを提供する供給電圧レール４３６に評価出力線４１６を結合することを含んでもよい。評価出力線４１６は、プリチャージ回路４１８によって、供給電圧ＶＤＤに基づく電圧ＶＰＲＥで、第１プリチャージ状態にチャージされ得る。プリチャージ回路４１８にわたる電圧降下により、電圧ＶＰＲＥは、供給電圧ＶＤＤより低いことがある。プリチャージ回路４１８は、Ｐ型電界効果トランジスタ（ＦＥＴ）（ＰＦＥＴ）のようなトランジスタであってよい。この点に関して、プリチャージ回路４１８は、ＰＦＥＴをターンオンするよう低電圧状態（例えば０ボルト）であるアクティブ状態で、プリチャージ信号４３８を受信したことに応答して、「ターンオン」されて、導電性となり得る。プリチャージ回路４１８がＮ型ＦＥＴ（ＮＦＥＴ）を含む場合、プリチャージ信号４３８のアクティブ状態は、高電圧状態（例えばＶＤＤ）でなる。ＰＦＥＴは、半導体（例えばシリコン）が三価の不純物でドープされたトランジスタであり、ＮＦＥＴは、五価の不純物でドープされた半導体を含む。
【0034】
読み出し制御回路４２２は、メモリシステム４００内のアイドル段階の指示を受信したことに応答して、アクティブ状態においてプリチャージ信号４３８を生成するように構成される。読み出し制御回路４２２はまた、メモリシステム４００における読み出し動作のプリチャージ段階の指示を受信したことに応答して、アクティブ状態においてプリチャージ信号４３８を生成するようにも構成される。読み出し制御回路４２２は、メモリシステム４００における読み出し動作の評価段階の指示を受信したことに応答して、非アクティブ状態においてプリチャージ信号４３８（例えばＰＦＥＴを含むプリチャージ回路４１８の高電圧信号）を生成するように構成される。プリチャージ段階、評価段階及びアイドル段階を以下で説明する。
【0035】
読み出し動作の終了時にアイドル段階の指示が読み出し制御回路４２２において受信され、メモリシステム４００は、読み出し制御回路４２２が別の読み出し動作のプリチャージ段階の指示を受信するまで、アイドル段階のままである。プリチャージ段階、評価段階及びアイドル段階の指示は、読み出しイネーブル信号ＲＤＥＮ及びシステムクロック信号ＣＬＫを受信することに基づく。プリチャージ段階の指示は、メモリシステム４００が読み出し動作のためにイネーブルされていることを示す、非アクティブ状態からアクティブ状態への読み出しイネーブル信号ＲＤＥＮの遷移を受信することを含んでもよい。
【0036】
プリチャージ段階の指示を受信したことに応答して、読み出し制御回路は、アクティブ状態においてフロート制御信号４４０を生成し、フロート制御回路４２０をターンオンする。フロート制御回路４２０は、読み出しビット線４０６と評価出力線４１６との間に結合される。フロート制御回路４２０は、プリチャージ段階において、読み出しビット線４０６を評価出力線４１６に結合するように構成される。プリチャージ段階では、評価出力線４１６がフロート制御回路４２０を介して読み出しビット線４０６に結合されているので、プリチャージ回路４１８は、評価段階に先立って、プリチャージ段階の間に読み出しビット線４０６を充電する。読み出しビット線４０６は、プリチャージ段階の間に、評価出力線４１６の電圧ＶＰＲＥに基づいて電圧ＶＣＨＧで第２プリチャージ状態に充電される。第２プリチャージ状態における読み出しビット線４０６の電圧ＶＣＨＧは、フロート制御回路４２０にわたる電圧降下により、第１プリチャージ状態における評価出力線４１６の電圧ＶＰＲＥよりも低いことがある。読み出しビット線４０６は、低電圧ＶＣＨＧに充電されるので、読み出しビット線４０６は、フロート制御回路４２０なしに評価出力線４１６に直接接続される場合よりも、より迅速に充電し得る。加えて、第１プリチャージ状態において、評価出力線４１６の電圧ＶＰＲＥではなく、読み出し動作のために、読み出しビット線４０６を低電圧ＶＣＨＧまでしか充電しないことにより、各読み出し動作の消費電力を低減する。読み出しビット線４０６は、第１の複数４３４のメモリビットセル回路４０４のすべて読み出しポート出力４１０に結合される。したがって、読み出しポート出力４１０も、プリチャージ段階では低電圧ＶＣＨＧに基づいて充電される。読み出しポート回路４０８は、トランジスタ４２６及び４２８を含む。第１の複数４３４のメモリビットセル回路４０４のうちの選択された１つにおける読み出しポート回路４０８は、対応する読み出しワード線信号ＲＷＬによってアクティブにされ得る。読み出しワード線信号ＲＷＬは、プリチャージ段階の間は非アクティブのままであり、読み出しポート回路４０８がターンオンすること防止する。読み出しポート回路４０８を流れる可能性がある何らかの漏れ電流にかかわらず、読み出しビット線４０６は、プリチャージ段階の間に充電される。
【0037】
プリチャージ段階は、読み出し制御回路４２２が評価段階の指示を受信すると終了する。読み出し制御回路４２２において読み出し動作の評価段階の指示を受信することは、アクティブ状態において読み出しイネーブル信号ＲＤＥＮを受信することと、第２クロック状態から第１クロック状態へのシステムクロック信号ＣＬＫの遷移を受信することとを含む。読み出し制御回路４２２は、読み出し動作のプリチャージ段階及び評価段階において、フロート制御回路４２０に、評価出力線４１６を読み出しビット線４０６に結合させる。列読み出し回路４１４は、評価段階において、評価出力線４１６上の第１の複数４３４のメモリビットセル回路４０４のうちの選択された１つの記憶された論理状態を評価するように構成される。読み出し動作の評価段階は、読み出しビット線４０６が電圧ＶＣＨＧで第２プリチャージ状態にプリチャージされるプリチャージ段階の後に開始する。読み出し制御回路４２２は、評価段階の指示を受信したことに応答して、プリチャージ回路４１８をターンオフにするために非アクティブ状態でプリチャージ信号４３８を生成し、評価出力線４１６を供給電圧レール４３６から分離するように更に構成される。加えて、評価段階の指示を受信したことに応答して、読み出し制御回路４２２は、フロート制御回路４２０をターンオン状態に維持するために、アクティブ状態でフロート制御信号４４０を生成し続け、評価出力線４１６を読み出しビット線４０６に結合し続ける。したがって、評価段階では、プリチャージ回路４１８は、評価出力線４１６及び読み出しビット線４０６をもはや充電していない。評価出力線４１６及び読み出しビット線４０６が、第１の複数４３４のメモリビットセル回路４０４の読み出しポート回路４０８を通る漏れ電流によってゆっくりと放電することを防ぐために、列読み出し回路はまた、キープアップ回路４４２も含む。キープアップ回路４４２は、列出力信号４３２が低電圧状態にある限り、評価出力線４１６を充電し続ける。すなわち、プリチャージ段階では、評価出力線４１６が第１プリチャージ状態にチャージされ、列出力回路４３０に、低電圧状態で列出力信号４３２を生成させる。キープアップ回路４４２は、評価出力線４１６が第１の複数４３４のメモリビットセル回路４０４内で読み出し出力回路４０８によって放電されるよりも速く、評価出力線４１６を充電し続ける。評価段階では、第１の複数４３４のメモリビットセル回路４０４のうちの選択された１つに記憶されたデータの論理状態に応じて、読み出しビット線４０６は、充電されたままであってもよく、あるいは読み出しポート回路４０８によって放電されてもよい。
【0038】
読み出しポート回路４０８は、トランジスタ４２６及び４２８を含み、これらは、読み出しビット線４０６と接地電圧レール４４４との間に、例えば低電圧又は接地電圧ＶＳＳ（例えば０ボルト）で直列に結合される（「スタックされる」）。トランジスタ４２６及び４２８の両方がターンオンされると、読み出しビット線４０６は接地電圧レール４４４に結合され得る。評価段階において、読み出しビット線４０６を接地電圧レール４４４に結合することにより、以下のように、接地電圧に基づいて読み出しビット線４０６が放電状態に放電される。
【0039】
トランジスタ４２６は、読み出しポート出力４１０（これは、読み出しビット線４０６に結合される）と、トランジスタ４２８との間に結合される。トランジスタ４２６は、読み出しワード線４２４にも結合され、読み出しワード線信号ＲＷＬによって制御される。読み出しワード線信号ＲＷＬは、第１の複数４３４のメモリビットセル回路４０４のうちの選択された１つにおいて、アクティブ状態の読み出しポート回路４０８によって受信される。メモリビットセル回路４０４のうちの選択された１つは、読み出し動作において読み出されるべき、読み出しアドレスのターゲットとなるメモリシステム４００の行内にある。トランジスタ４２８は、トランジスタ４２６と接地電圧レール４４４との間に結合される。トランジスタ４２８は、メモリビットセル回路４０４のデータノード（図示せず）に結合される。トランジスタは、記憶されたデータの論理状態によって制御され、この論理状態は、データノードの電圧レベルによって示される。トランジスタ４２８に結合されたデータノードは、「真の」論理状態を記憶するデータノード、あるいは「相補」論理状態を記憶する相補データノードであり得る。いくつかの例では、トランジスタ４２８は、高電圧レベルに対応する第１論理状態によってアクティブにされるＮＦＥＴであってよい。したがって、アクティブ状態で読み出しワード線信号ＲＷＬが受信され、トランジスタ４２８に結合されたデータノードに高電圧状態が記憶されると、読み出しポート回路４０８はターンオンされ、導電性になり、読み出しビット線４０６が接地電圧レール４４４に放電することを可能にする。アクティブ状態で読み出しワード線信号ＲＷＬを受信したことに応答して高電圧に対応して、読み出しポート回路４０８がアクティブにされる。言い換えると、アクティブ状態で読み出しワード線信号ＲＷＬと、第１論理状態（例えばデータノード上の高電圧に対応する）を含むデータノード上に記憶されたデータの論理状態とを受信したことに応答して、読み出しポート回路４０８は、読み出しビット線４０６を接地電圧レール４４４に結合し、評価出力線４１６を放電状態に放電する。あるいは、アクティブ状態における読み出しワード線信号ＲＷＬと、第２論理状態（例えばデータノードに記憶された低電圧に対応する）を含むデータノードに記憶されたデータの論理状態とに応答して、読み出しポート回路４０８は、読み出しビット線４０６を接地電圧レール４４４から分離して、評価出力線４１６を第１プリチャージ状態に維持する。この状況において、読み出しポート回路４０８が読み出しビット線４０６及び評価出力線４１６を放電すると、評価出力線４１６は、キープアップ回路４４２によって充電されるよりも早く放電される。その結果、列出力信号４３２は、評価出力線４１６が放電状態にあることに基づいて高電圧状態に遷移し、キープアップ回路４４２はターンオフされ、評価出力線４１６を供給電圧レールから分離する。別の例では、トランジスタ４２８は、低電圧レベルに対応する論理状態に応答するＰＦＥＴによって実装され得る。この例では、第１及び第２論理状態に対応する電圧レベルは、反転される。
【0040】
メモリビットセル回路４０４のうちの選択された１つに記憶された論理状態は、読み出し動作において、列出力信号４３２として生成される。読み出し動作は、読み出し制御回路４２２がアイドル段階の指示を受信すると終了する。読み出し制御回路４２２は、フロート制御回路４２０に、アイドル段階において、評価出力線４１６を読み出しビット線４０６から分離させる。アイドル段階の指示を受信することは、読み出し制御回路４２２が、非アクティブ状態で読み出しイネーブル信号ＲＤＥＮを受信することと、システムクロック信号ＣＬＫの第２クロック状態への遷移を受信することも含む。システムクロック信号ＣＬＫの第１クロック状態及び第２クロック状態は、例えばそれぞれ高電圧状態及び低電圧状態に対応してよく、あるいはそれぞれ低電圧状態及び高電圧状態に対応してもよい。
【0041】
アイドル段階の指示を受信したことに応答して、読み出し制御回路４２２は、非アクティブ状態でフロート制御信号４４０を生成し、これにより、フロート制御回路４２０がオフになり、アイドル段階において、評価出力線４１６読み出しビット線４０６から分離する。加えて、読み出し制御回路４２２は、アイドル段階の指示を受信したことに応答して、プリチャージ信号４３８を生成し、次の読み出し動作に備えるために、評価出力線４１６を第１プリチャージ状態にプリチャージする。
【0042】
図４Ｂは、図４Ａに示される第１読み出しビット線４０６に結合され、かつ第２読み出しビット線４４６にも結合される列読み出し回路４１４を含む、ビットセル列回路４０２を含む、図４Ａの例示的なメモリシステム４００を示す概略図である。第１読み出しビット線４０６は、第１の複数４３４のメモリビットセル回路４０４に結合される。第２読み出しビット線４４６は、メモリシステム４００内の複数のメモリビットセル回路４０４のうちの第２の複数４４８に結合される。
【0043】
メモリ読み出し動作におけるメモリシステム４００の性能は、列回路４０２内で読み出しビット線４０６が結合されるメモリビットセル４０４の数を減らすことによって改善され得る。読み出しビット線４０６の長さ及び容量負荷（例えば読み出しポート出力４１０）の数は、列４１２内のすべてのメモリビットセル回路４０４を第１読み出しビット線４０６に結合させる場合と比較して、低減され得る。このため、各列４１２内のメモリビットセル回路４０４は、第１読み出しビット線４０６及び第２読み出しビット線４４６のような複数（例えば２つ以上）の読み出しビット線に分割されてもよい。第１読み出しビット線４０６は、フロート制御回路４２０を介して評価出力線４１６に結合され、第２読み出しビット線４４６は、第２フロート制御回路４５０を介して評価出力線４１６に結合される。読み出し動作において、列４１２内のメモリビットセル回路４０４のうちの１つのみが読み出され得るので、一度にフロート制御回路４２０と４５０のうちの１つのみがアクティブにされるが、他のフロート制御回路は、電力損失を低減するために非アクティブのままである。
【0044】
メモリシステム４００は、第１バンク及び第２バンク（図示せず）を含むメモリアレイ回路を含み得る。いくつかの例では、メモリシステム４００は、例えば各々が６４個のメモリビットセル回路４０４（０：６３）を含む複数の列回路４０２を含んでよく、第１の複数４３４のメモリビットセル回路４０４は、列回路４０２内のメモリビットセル回路（０：３１）を含んでよく、第２の複数４４８のメモリビットセル回路４０４は、メモリビットセル回路（３２：６３）を含んでよい。列回路４０２は、任意の数のメモリビットセル回路４０４を含んでもよく、第１の複数４３４のメモリビットセル回路４０４は、第２の複数４４８のメモリビットセル回路４０４とは異なる数のメモリビットセル回路４０４を含んでもよい。メモリビットセル回路４０４は、例えば６トランジスタ（６Ｔ）、８トランジスタ（８Ｔ）及び／又は１０トランジスタ（１０Ｔ）ＳＲＡＭビットセル回路のようなＳＲＡＭビットセル回路であってよいが、例示的な列回路４０２は、高電圧状態又は低電圧状態のいずれかに対応するバイナリデータの「ビット」の論理状態を記憶する任意のタイプのメモリビットセル回路を含むメモリアレイ回路４０２で使用され得る。例えばバイナリ「０」は、接地電圧ＶＳＳに対応する低電圧状態としてデータを記憶するように構成されるデータノード上に記憶されてよく、バイナリ「１」は、供給電圧ＶＤＤに対応する高電圧状態として記憶されてよい。いくつかの例では、バイナリ「０」は高電圧によって表され、バイナリ「１」は低電圧によって表される。データノード上の論理状態「１」を有する記憶されたデータは、相補データノード上の相補論理状態「０」に対応し、データノード上の記憶された論理状態「０」は、相補データノード上の相補論理状態「１」に対応する。
【0045】
いくつかの例では、第１の複数４３４のメモリビットセル回路４０４は、メモリシステム４００の第１バンク（図示せず）内にあってよく、第２の複数４４８のメモリビットセル回路４０４は、メモリシステム４００の第２バンク（図示せず）内にあってよい。あるいは、第１の複数４３４及び第２の複数４４８のメモリビットセル回路４０４は、両方とも、メモリシステムの第１バンク内の同じ列４１２内にあってもよく、少なくとも１つの追加の読み出しビット線（図示せず）が、評価出力線４１６と、第２バンク内のメモリシステム４００の第３の複数のメモリビットセル回路４０４に結合されてもよい。図４Ｂの読み出し制御回路４２２は、読み出しアドレスの指示に基づいて、読み出し動作において、第１読み出しビット線４０６及び第２読み出しビット線４４６のうちの一方を評価出力線４１６に選択的に結合するように、列読み出し回路４１４を制御するように構成される。読み出し制御回路４２２は、列４１２内の複数のメモリビットセル回路４０４に結合される読み出しビット線に各々対応する、任意の数のフロート制御回路を制御するように構成されてもよい。読み出し制御回路４２２は、読み出しアドレスに基づいて読み出し動作のために選択された行が、第１の複数４３４のメモリビットセル回路４０４のうちの１つを含む場合、第１の読み出しビット線４０６を評価出力線４１６に結合させる。読み出し制御回路４２２は、読み出しアドレスに基づいて読み出し動作のために選択された行が、第２の複数３３８のメモリビットセル回路４０４のうちの１つを含む場合、第２読み出しビット線４４６を評価出力線４１６に結合させるように構成される。第１読み出しビット線４０６及び第２読み出しビット線４４６のうちの一方は評価出力線４１６に結合されているが、第１読み出しビット線４０６及び第２読み出しビット線４４のうちの他方（及び、もしあれば他のもの）は、評価出力線４１６から電気的に分離されたままである。したがって、評価出力線４１６は、第１読み出しビット線４０６と第２読み出しビット線４４６のうちの一方のみに基づいて充電又は放電され、列出力回路４３０は、一度に第１読み出しビット線４０６と第２読み出しビット線４４６のうちの１つのみに電気的に結合される。
【0046】
メモリシステム４００内の第２の複数４４８のメモリビットセル４０４に結合される第２読み出しビット線４４６は、第１読み出しビット線４０６上の第１の複数４３４のメモリビットセル回路４０４のうちの１つの読み出し動作の上述の説明に対応する方法で、読み出し動作を実行する。列４１２内のメモリビットセル回路４０４に結合される任意の追加の読み出しビット線も、第１読み出しビット線４０６に関して上述したように、読み出し動作において読み出し制御回路４２２によって制御される。
【0047】
再び図４Ｂを参照すると、メモリシステム４００は、フロート制御回路４２０に結合された第１読み出しビット線４０６を含む。メモリシステム４００は、ビットセル列回路４０２内の第２の複数４４８のメモリビットセル回路４０４に結合された第２読み出しビット線４４６を含む。列読み出し回路４１４は、評価出力線４１６と第２読み出しビット線４４６との間に結合された第２フロート制御回路４５０を更に含む。読み出し制御回路４２２は、読み出し動作が第１の複数４３４のメモリビットセル４０４のうちの１つに向けられるという指示に応答して、列読み出し回路４１４に、プリチャージ段階で第１読み出しビット線４０６を評価出力線４１６に結合させ、また、読み出し動作の評価段階で第１読み出しビット線４０６を評価出力線４１６に結合させるように構成される。読み出し制御回路４２２はまた、読み出し動作が第２の複数４４８のメモリビットセル４０４のうちの１つに向けられるという指示に応答して、列読み出し回路に、プリチャージ段階で第２読み出しビット線４４６を評価出力線４１６に結合させ、また、読み出し動作の評価段階で第２読み出しビット線４４６を評価出力線４１６に結合させるように構成される。フロート制御回路４２０が第１読み出しビット線４０６を評価出力線４１６に結合したことに応答して、列出力信号４３２は、放電状態と第２プリチャージ状態とのうちの一方を含む、第１読み出しビット線４０６に基づく。フロート制御回路４２０が第２読み出しビット線４４６を評価出力線４１６に結合したことに応答して、列出力信号４３２は、放電状態と第２プリチャージ状態とのうちの一方を含む第２読み出しビット線４４６に基づく。
【0048】
読み出し制御回路４２２はまた、アイドル段階（すなわち、読み出し動作と読み出し動作との間）において、第１読み出しビット線４０６及び第２読み出しビット線４４６（及び、もしあれば他の読み出しビット線）を評価出力線４１６から分離するようにも構成される。読み出し制御回路４２２は、アイドル段階で評価出力線４１６を再び充電し、次の読み出し動作に備えるように、プリチャージ回路４１８を制御する。
【0049】
図５Ａ～図５Ｃは、図４Ａの例示的メモリシステムにおける読み出し動作の方法５００を示すフローチャートである。方法５００は、メモリシステム４００内のビットセル列回路４０２内の読み出し制御回路４２２において、ビットセル列回路４０２内の複数のメモリビットセル回路４０４のうちのあるメモリビットセル回路４０４に記憶されたデータの論理状態を読み出すために、アイドル段階と、読み出し動作のプリチャージ段階と、読み出し動作の評価段階とのうちの１つの指示を受信するステップを含み、ビットセル列回路４０２は、ビットセル列回路４０２内の複数のメモリビットセル回路４０４のうちの第１の複数４３４のメモリビットセル回路４０４の各々内の読み出しポート回路４０８に結合される評価出力線４１６、フロート制御回路４２０及び第１読み出しビット線４０６を更に含む（ブロック５０２）。本方法は、読み出し制御回路４２２によって、プリチャージ回路４１８を制御し（ブロック５０４）、アイドル段階を示す指示に応答して、評価出力線４１６を供給電圧レール４３６に結合して、評価出力線４１６を第１プリチャージ状態に充電し（ブロック５０６）、読み出し動作のプリチャージ状態を示す指示に応答して、評価出力線４１６を供給電圧レール４３６に結合し、評価出力線４１６を第１プリチャージ状態に充電し（ブロック５０８）、読み出し動作の評価段階を示す指示に応答して、評価出力線４１６を供給電圧レール４３６から分離する（ブロック５１０）ことを含む。本方法は、読み出し制御回路４２２によって、フロート制御回路４２０を制御して（ブロック５１２）、読み出し動作のプリチャージ段階を示す指示に応答して、第１読み出しビット線４０６を評価出力線４１６に結合し（ブロック５１４）、読み出し動作の評価段階を示す指示に応答して、第１読み出しビット線４０６を評価出力線４１６に結合し（ブロック５１６）、アイドル段階を示す指示に応答して、第１読み出しビット線４０６を評価出力線４１６から分離する（ブロック５１８）ことを含む。本方法は、読み出し動作の評価段階を示す指示に応答して、第１の複数４３４のメモリビットセル回路４０４のうちの選択された１つにおける読み出しポート回路４０８によって、第１読み出しビット線４０６を接地電圧レール４４４に結合し、第１の複数４３４のメモリビットセル回路４０４のうちの選択された１つに記憶されたデータの第１論理状態に基づいて、評価出力線４１６を放電状態に放電することを含む（ブロック５２０）。本方法は、読み出し動作の評価段階を示す指示に応答して、第１の複数４３４のメモリビットセル回路４０４のうちの１つにおける読み出しポート回路４０８によって、接地電圧レール４４４から第１読み出しビット線４０６を分離し、第１の複数４３４のメモリビットセル回路４０４のうちの１つに記憶されたデータの第２論理状態に基づいて、評価出力線４１６を第１プリチャージ状態に維持することを含む（ブロック５２２）。本方法は、読み出し動作の評価段階の指示に応答して、列出力回路４３０において、第１プリチャージ状態を含む評価出力線４１６に基づく第１出力論理状態と、放電状態を含む評価出力線４１６に基づく第２出力論理状態とにおいて列出力信号４３２を生成すること（ブロック５２４）を含む。
【0050】
図６は、読み出し動作における図４Ａ及び図４Ｂの例示的なメモリシステム４００の内部の制御信号及びデータ信号を示すタイミング図である。読み出し動作に先立って、評価出力線４１６は、第１プリチャージ状態にプルアップされる。第１読み出しビット線４０６はフローティング状態にあり、リーク電流により放電状態となることがある。読み出し動作は、読み出しイネーブル信号ＲＤＥＮ及び読み出しアドレスＡＤＤＲの指示に応答して、時刻Ｔ１で開始される。読み出しアドレスＡＤＤＲ及び読み出しイネーブル信号ＲＤＥＮの指示に応答して、第１読み出しビット線４０６は、評価出力線４１６に結合され、プリチャージ状態への充電を開始する。第２読み出しビット線４４６は引き続き、フローティング状態のままである。時刻Ｔ２で、システムクロック信号ＣＬＫは遷移（例えば上昇）し、これにより、時刻Ｔ３で、読み出し制御回路４２２をトリガして、プリチャージ回路４１８をターンオフして評価出力線４１６への充電が停止し、読み出しワード線信号ＲＷＬをアクティブにし、これは、読み出しポート回路４０８上のトランジスタ４２６をターンオンする。図６の読み出し動作では、メモリビットセル回路４０４に記憶されたデータが高状態であるため、第１読み出しビット線４０６が放電され、評価出力線４１６が低状態に遷移する。評価出力線４１６が低状態に遷移することに応答して、列出力信号４３２は、時刻Ｔ４において高状態に遷移する。時刻Ｔ５において、システムクロック信号ＣＬＫが再び遷移（例えば立ち下がりエッジ）し、これにより、読み出し制御回路４２２は、評価出力線４１６の充電を開始し、読み出しワード線信号ＲＷＬをターンオフにする。時刻Ｔ６において、読み出しアドレスＡＤＤＲの指示が変化することがあり、これは、第１読み出しビット線４０６を評価出力線４１６から分離し、第１読み出しビット線４０６をフローティング状態のままにする。
【0051】
図７は、命令処理回路７０４を含むプロセッサ７０２（例えばマイクロプロセッサ）を含む、例示的なプロセッサベースのシステム７００のブロック図である。プロセッサベースのシステム７００は、プリント回路基板（ＰＣＢ）、サーバ、パーソナルコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピューティングパッド、モバイルデバイス又は別の任意のデバイスのような電子ボードカードに含まれる１つ又は複数の回路であってよく、例えばサーバ又はユーザのコンピュータを表してよい。この例では、プロセッサベースのシステム７００は、プロセッサ７０２を含む。プロセッサ７０２は、マイクロプロセッサ、中央処理ユニットのような１つ又は複数の汎用処理回路を表す。より詳細には、プロセッサ７０２は、ＥＤＧＥ命令セットマイクロプロセッサ、あるいはプロデューサ命令の実行から得られる生成値を通信するための明示的なコンシューマ命名（consumer naming）をサポートする命令セットを実装する他のプロセッサであり得る。プロセッサ７０２は、本明細書で議論される動作及びステップを実行するための命令において処理ロジックを実行するように構成される。この例では、プロセッサ７０２は、命令処理回路７０４によってアクセス可能な命令の一時的な高速アクセスメモリストレージのための命令キャッシュ７０６を含む。システムバス７１０を介してメインメモリ７０８のようなメモリからフェッチ又はプリフェッチされた命令は、命令キャッシュ７０６に記憶される。データは、プロセッサ７０２による低レイテンシアクセスのために、システムバス７１０に結合されたキャッシュメモリ７１２に記憶され得る。命令処理回路７０４は、命令キャッシュ７０６にフェッチされた命令を処理し、実行のために命令を処理するように構成される。
【0052】
プロセッサ７０２及びメインメモリ７０８は、システムバス７１０に結合され、プロセッサベースのシステム７００に含まれる周辺デバイスを相互接続することができる。周知のように、プロセッサ７０２は、システムバス７１０を介してアドレス、コントロール及びデータ情報を交換することによって、これらの他のデバイスと通信する。例えばプロセッサ７０２は、スレーブデバイスの一例として、メインメモリ７０８内のメモリコントローラ７１４にバス・トランザクション要求を通信することができる。図７には図示されていないが、複数のシステムバス７１０を設けることができ、ここで、各システムバスは異なるファブリックを構成する。この例では、メモリコントローラ７１４は、メインメモリ７０８内のメモリアレイ７１６にメモリアクセス要求を提供するように構成される。メモリアレイ７１６は、データを記憶するためのストレージビットセルのアレイから構成される。メインメモリ７０８は、非限定的な例として、読取専用メモリ（ＲＯＭ）、フラッシュメモリ、同期ＤＲＡＭ（ＳＤＲＡＭ）等のような動的ランダムアクセスメモリ（ＤＲＡＭ）及び静的メモリ（例えばフラッシュメモリ、ＳＲＡＭ等）であってもよい。
【0053】
他のデバイスをシステムバス７１０に接続することができる。図７に図示されるように、これらのデバイスは、例として、メインメモリ７０８と、１つ以上の入力デバイス７１８と、１つ以上の出力デバイス７２０と、モデム７２２と、１つ以上のディスプレイコントローラ７２４を含むことができる。入力デバイス７１８は、これらに限定されないが、入力キー、スイッチ、音声プロセッサ等を含む、任意のタイプの入力デバイスを含むことができる。出力デバイス７２０は、これらに限定されないが、オーディオ、ビデオ、他の視覚的インジケータ等を含む、任意のタイプの出力デバイスを含むことができる。モデム７２２は、ネットワーク７２６との間でデータの交換を可能にするように構成される任意のデバイスとすることができる。ネットワーク７２６は、これらに限定されないが、有線又は無線ネットワーク、プライベート又はパブリックネットワーク、ローカルエリアネットワーク（ＬＡＮ）、無線ローカルエリアネットワーク（ＷＬＡＮ）、広域ネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク及びインターネットを含む、任意のタイプのネットワークとすることができる。モデム７２２は、所望の任意のタイプの通信プロトコルをサポートするように構成されることができる。プロセッサ７０２はまた、１つ以上のディスプレイ７２８に送信される情報を制御するために、システムバス７１０を介してディスプレイコントローラ７２４にアクセスするようにも構成され得る。ディスプレイ７２８は、これらに限定されないが、ブラウン管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ等を含む、任意のタイプのディスプレイを含むことができる。
【0054】
図７のプロセッサベースのシステム７００は、命令に従って、所望の任意のアプリケーションのためにプロセッサ７０２によって実行される命令７３０のセットを含んでよい。命令７３０は、非一時的なコンピュータ読取可能媒体７３２の例として、メインメモリ７０８、プロセッサ７０２及び／又は命令キャッシュ７０６に記憶され得る。命令７３０はまた、その実行中に、完全に又は少なくとも部分的に、メインメモリ７０８内及び／又はプロセッサ７０２内に存在してもよい。命令７３０は更に、ネットワーク７２６がコンピュータ読取可能媒体７３２を含むように、モデム７２２を介してネットワーク７２６上で送信又は受信され得る。
【0055】
コンピュータ読取可能媒体７３２は、例示的な実施形態において単一媒体であるように示されているが、「コンピュータ読取可能媒体」という用語は、１つ以上の命令セットを記憶する単一媒体又は複数媒体（例えば集中型又は分散型データベース、及び／又は関連するキャッシュ及びサーバ）を含むものと解釈されるべきである。「コンピュータ読取可能媒体」という用語は、処理デバイスによる実行のための命令のセットを記憶し、符号化し又は搬送することができ、かつ処理デバイスに本明細書に開示された実施形態の方法論のうちのいずれか１つ以上を実行させる任意の媒体も含むものと解釈されるべきである。したがって、「コンピュータ読取可能媒体」という用語は、これらに限定されないが、ソリッドステートメモリ、光学媒体及び磁気媒体を含むものと解釈されるべきである。
【0056】
プロセッサベースのシステム７００内のプロセッサ７０２は、その中の任意のデバイス内に、図４Ａ及び図４Ｂに図示されるように、第１の複数のメモリビットセル回路のうちの１つへの読み出し動作において、第１読み出しビット線を列読み出し回路に選択的に結合するように構成される読み出し制御回路を含むビットセル列回路の特徴を含む、例示的なメモリアレイシステムを含み得る。
【0057】
本明細書において開示される実施形態は、様々なステップを含む。本明細書において開示される実施形態のステップは、ハードウェア構成要素によって形成されてよく、あるいは機械実行可能命令で具体化されてもよく、機械実行可能命令は、命令でプログラムされた汎用又は専用プロセッサにステップを実行させるために使用されてよい。あるいは、ステップは、ハードウェアとソフトウェアの組合せによって実行されてもよい。
【0058】
本明細書において開示される実施形態は、命令を記憶した機械読取可能媒体（又はコンピュータ読取可能媒体）を含み得るコンピュータプログラム製品又はソフトウェアとして提供されてよく、命令は、本明細書において開示される実施形態によるプロセスを実行するようにコンピュータシステム（又は他の電子デバイス）をプログラムするために使用され得る。機械読取可能媒体は、機械（例えばコンピュータ）によって読取可能な形式で情報を記憶又は送信するための任意のメカニズムを含む。例えば機械読取可能媒体は、機械読取可能記憶媒体（例えばＲＯＭ、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）等を含む。
【0059】
特に明記されない限り、また、前述の説明から明らかなように、説明全体を通じて、「処理する」、「計算する」、「決定する」、「表示する」等のような用語を利用する説明は、コンピュータシステムのレジスタ内の物理的（電子的）量として表されるデータ及びメモリを、コンピュータシステムメモリ又はレジスタ、あるいは他のそのような情報記憶デバイス、送信デバイス又はディスプレイデバイス内の物理量として同様に表される他のデータに操作して変換する、コンピュータシステム又は同様の電子コンピューティングデバイスの動作及びプロセスを指すことが理解される。
【0060】
本明細書において提示されるアルゴリズム及びディスプレイは、いずれの特定のコンピュータ又は他の装置にも本質的に関連しない。様々なシステムは、本明細書の教示に従ってプログラムとともに使用されてよく、あるいは、必要な方法ステップを実行するために、より特殊化した装置を構築することが便利であることが判明することがある。様々なこれらのシステムに必要な構造は、上記の説明から明らかになるであろう。加えて、本明細書において説明される実施形態は、いずれかの特定のプログラミング言語を参照して説明されない。本明細書で説明される実施形態の教示を実装するために、様々なプログラミング言語が使用されてよいことが理解されよう。
【0061】
当業者は、本明細書において開示される実施形態に関連して説明される様々な例示的な論理ブロック、モジュール、回路及びアルゴリズムが、電子ハードウェア、メモリ又は別のコンピュータ読取可能媒体に記憶され、かつプロセッサ又は他の処理デバイスによって実行される命令、あるいはその両方の組合せとして実装されてもよいことを更に理解するであろう。本明細書で説明される分散アンテナシステムの構成要素は、例として、任意の回路、ハードウェア構成要素、集積回路（ＩＣ）又はＩＣチップに用いられてもよい。本明細書で開示されるメモリは、任意のタイプ及びサイズのメモリであってよく、任意のタイプの所望の情報を記憶するように構成されてもよい。この互換性を明確に説明するために、様々な例示的な構成要素、ブロック、モジュール、回路及びステップが、それらの機能に関して一般的に上述されている。そのような機能がどのように実装されるかは、特定の用途、設計の選択及び／又はシステム全体に課せられる設計制約に依存する。当業者は、説明された機能性を、それぞれの特定の用途に対して様々な方法で実装し得るが、そのような実装の決定は、本実施形態の範囲から逸脱するものとして解釈されるべきではない。
【0062】
本明細書において開示される実施形態に関連して説明された様々な例示的論理ブロック、モジュール及び回路は、本明細書で説明される機能を実行するように設計された、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、個別ゲート又はトランジスタロジック、個別ハードウェア構成要素、あるいはそれらの任意の組合せを用いて実装又は実行されてよい。さらに、コントローラはプロセッサであってもよい。プロセッサはマイクロプロセッサであってもよいが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ又は状態マシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ（例えばＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと結合した１つ以上のマイクロプロセッサ、又は任意の他のそのような構成）として実装されてもよい。
【0063】
本明細書において開示される実施形態は、ハードウェア及びハードウェアに記憶される命令で実装されてよく、例えばＲＡＭ、フラッシュメモリ、ＲＯＭ、電気的にプログラム可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能なプログラム可能なＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ又は当該技術分野で公知の任意の他の形態のコンピュータ読取可能媒体に存在してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体はプロセッサに一体化されてもよい。プロセッサ及び記憶媒体は、ＡＳＩＣ内に存在してもよい。ＡＳＩＣは、遠隔局に存在してもよい。代替的に、プロセッサ及び記憶媒体は、遠隔局、基地局又はサーバ内の個別の構成要素として存在してもよい。
【0064】
また、本明細書の例示的実施形態のいずれかに記載された動作ステップは、実施例及び議論を提供するために記載されていることにも留意されたい。説明される動作は、図示されるシーケンス以外の多数の異なるシーケンスで実行されてもよい。さらに、単一の動作ステップで説明される動作は、実際には、いくつかの異なるステップで実行されてもよい。さらに、例示的な実施形態で説明した１つ以上の動作ステップが組み合わされてもよい。当業者はまた、情報及び信号が、様々な技術及び技法のいずれかを使用して表されてもよいことも理解するであろう。例えば上記の説明全体を通じて参照されることがあるデータ、命令、コマンド、情報、信号、ビット、シンボル及びチップは、電圧、電流、電磁波、磁場又は粒子、光場又は粒子、又はそれらの任意の組合せによって表されることがある。
【0065】
特に明記しない限り、本明細書で説明されるいずれの方法も、そのステップが特定の順序で実行されることを必要とすると解釈されることは決して意図されていない。したがって、方法のクレームが、そのステップが従うべき順序を実際に記載していない場合、あるいは、ステップが特定の順序に限定されるべきであることが特許請求の範囲又は明細書において具体的に述べられていない場合、いかなる特定の順序も推論されることも意図されていない。
【0066】
本発明の精神又は範囲から逸脱することなく、様々な修正及び変形を行うことができることが、当業者には明らかであろう。本発明の精神及び内容を組み込んだ開示される実施形態の修正、組合せ、サブ組合せ及び変形が、当業者に想起され得るので、本発明は、添付の特許請求の範囲及びそれらの均等物の範囲内のすべてを含むと解釈されるべきである。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【国際調査報告】