特表 2024-526389 データ受信回路、データ受信システム及び記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-18

(54)【発明の名称】データ受信回路、データ受信システム及び記憶装置

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20240710BHJP

【ＦＩ】

H03K19/0175 240

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022562393

(86)(22)【出願日】2022-07-08

(85)【翻訳文提出日】2022-10-17

(86)【国際出願番号】 CN2022104757

(87)【国際公開番号】W WO2023245749

(87)【国際公開日】2023-12-28

(31)【優先権主張番号】202210726628.4

(32)【優先日】2022-06-23

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】林 峰

【テーマコード（参考）】

5J056

【Ｆターム（参考）】

5J056AA01

5J056BB10

5J056BB17

5J056CC09

5J056DD13

5J056DD28

(57)【要約】

本開示の実施例はデータ受信回路、データ受信システム及び記憶装置を提供し、データ受信回路は、第１増幅モジュール及び第２増幅モジュールを備え、第１増幅モジュールは、データ信号、第１参照信号及び第２参照信号を受信し、サンプリングクロック信号に応答してデータ信号及び第１参照信号に対して第１比較を実行して第１信号対を出力し、データ信号及び第２参照信号に対して第２比較を実行して第２信号対を出力し、前記第２増幅モジュールは、イネーブル信号及びフィードバック信号を受信し、前記イネーブル信号が第１レベル値を有する期間に、前記フィードバック信号に基づいて、第１信号対又は第２信号対を入力信号対として選択して受信し、イネーブル信号が第２レベル値を有する期間に、第１信号対を受信し、第１信号対の電圧差を増幅処理し、第１出力信号及び第２出力信号を出力するように構成される。本開示の実施例は、少なくとも、データ受信回路の受信性能を向上させるとともに、データ受信回路の消費電力を低減するのに少なくとも有益である。

【特許請求の範囲】

【請求項1】

データ受信回路であって、第１増幅モジュール及び第２増幅モジュールを備え、
前記第１増幅モジュールは、データ信号、第１参照信号及び第２参照信号を受信し、サンプリングクロック信号に応答して前記データ信号及び前記第１参照信号に対して第１比較を実行して、第１信号対を前記第１比較の結果として出力し、前記データ信号及び前記第２参照信号に対して第２比較を実行して、第２信号対を前記第２比較の結果として出力するように構成され、前記第１参照信号のレベル値は前記第２参照信号のレベル値とは異なり、前記第１信号対は第１信号及び第２信号を含み、前記第２信号対は第３信号及び第４信号を含み、
前記第２増幅モジュールは、イネーブル信号及びフィードバック信号を受信し、前記イネーブル信号が第１レベル値を有する期間に、前記フィードバック信号に基づいて、前記第１信号対又は前記第２信号対を入力信号対として選択して受信し、前記イネーブル信号が第２レベル値を有する期間に、前記第１信号対を前記入力信号対として受信し、前記入力信号対の電圧差を増幅処理し、第１出力信号及び第２出力信号を前記増幅処理の結果として出力するように構成され、前記フィードバック信号は、以前に受信されたデータに基づいて得られたものである、データ受信回路。

【請求項2】

前記第１増幅モジュールは更に、前記イネーブル信号を受信し、前記イネーブル信号が前記第１レベル値を有する期間に、前記第１比較及び前記第２比較を実行して、前記第１信号対及び前記第２信号対をそれぞれ出力し、前記イネーブル信号が第２レベル値を有する期間に、前記第１比較のみを実行して前記第１信号対を出力するように構成され、前記第１参照信号のレベル値は前記第２参照信号のレベル値より大きい、
請求項１に記載のデータ受信回路。

【請求項3】

前記サンプリングクロック信号は第１サンプリングクロック信号及び第２サンプリングクロック信号を含み、前記第１増幅モジュールは、第１比較回路、クロック生成回路及び第２比較回路を備え、
前記第１比較回路は、第１ノード及び第２ノードを備え、前記データ信号及び前記第１参照信号を受信し、前記第１サンプリングクロック信号に応答して前記第１比較を実行して、前記第１ノード及び前記第２ノードを介して前記第１信号及び前記第２信号をそれぞれ出力するように構成され、
前記クロック生成回路は、前記イネーブル信号及びオリジナルのサンプリングクロック信号を受信し、前記第２サンプリングクロック信号を出力するように構成され、前記イネーブル信号が前記第１レベル値を有する期間に、前記第２サンプリングクロック信号の位相は、前記オリジナルのサンプリングクロック信号の位相と逆であり、前記イネーブル信号が前記第２レベル値を有する期間に、前記第２サンプリングクロック信号はロジックハイレベル信号であり、
前記第２比較回路は、第３ノード及び第４ノードを備え、前記データ信号及び前記第２参照信号を受信し、前記イネーブル信号が前記第１レベル値を有する期間に、前記第２サンプリングクロック信号に応答して前記第２比較を実行して、前記第３ノード及び前記第４ノードを介して前記第３信号及び前記第４信号をそれぞれ出力し、前記イネーブル信号が前記第２レベル値を有する期間に、前記第３ノードと接地端子との間の接続経路を導通し、前記第４ノードと接地端子との間の接続経路を導通するように構成される、
請求項２に記載のデータ受信回路。

【請求項4】

前記第１比較回路は、第１電流源、第１比較ユニット及び第１リセットユニットを備え、
前記第１電流源は、電源ノードと第５ノードとの間に接続され、前記第１サンプリングクロック信号に応答して前記第５ノードに電流を提供するように構成され、
前記第１比較ユニットは、前記第１ノード、前記第２ノード及び前記第５ノードを接続し、前記データ信号及び前記第１参照信号を受信し、前記第１電流源が前記第５ノードに電流を提供するときに、前記第１比較を実行して、前記第１信号及び前記第２信号を出力するように構成され、
前記第１リセットユニットは、前記第１ノード及び前記第２ノードを接続し、前記第１サンプリングクロック信号に応答して前記第１ノード及び前記第２ノードをリセットするように構成され、
前記第２比較回路は、第２電流源、第２比較ユニット及び第２リセットユニットを備え、
前記第２電流源は、電源ノードと第６ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第６ノードに電流を提供するように構成され、
前記第２比較ユニットは、前記第３ノード、前記第４ノード及び前記第６ノードを接続し、前記データ信号及び前記第２参照信号を受信し、前記第２電流源が前記第６ノードに電流を提供するときに、前記第２比較を実行して、前記第３信号及び前記第４信号を出力するように構成され、
前記第２リセットユニットは、前記第３ノードと前記第４ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第３ノード及び前記第４ノードをリセットするように構成される、
請求項３に記載のデータ受信回路。

【請求項5】

前記第１電流源は、第１ＰＭＯＳトランジスタを備え、
前記第１ＰＭＯＳトランジスタは、前記電源ノードと前記第５ノードとの間に接続され、前記第１ＰＭＯＳトランジスタのグリッド電極は前記第１サンプリングクロック信号を受信し、
前記第２電流源は、第２ＰＭＯＳトランジスタを備え、
前記第２ＰＭＯＳトランジスタは、前記電源ノードと前記第６ノードとの間に接続され、前記第２ＰＭＯＳトランジスタのグリッド電極は前記第２サンプリングクロック信号を受信する、
請求項４に記載のデータ受信回路。

【請求項6】

前記第１比較ユニットは、第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタを備え、
前記第３ＰＭＯＳトランジスタは、前記第１ノードと前記第５ノードとの間に接続され、前記第３ＰＭＯＳトランジスタのグリッド電極は前記データ信号を受信し、
前記第４ＰＭＯＳトランジスタは、前記第２ノードと前記第５ノードとの間に接続され、前記第４ＰＭＯＳトランジスタのグリッド電極は前記第１参照信号を受信し、
前記第２比較ユニットは、第５ＰＭＯＳトランジスタ及び第６ＰＭＯＳトランジスタを備え、
前記第５ＰＭＯＳトランジスタは、前記第３ノードと前記第６ノードとの間に接続され、前記第５ＰＭＯＳトランジスタのグリッド電極は前記データ信号を受信し、
前記第６ＰＭＯＳトランジスタは、前記第４ノードと前記第６ノードとの間に接続され、前記第６ＰＭＯＳトランジスタのグリッド電極は前記第２参照信号を受信する、
請求項４に記載のデータ受信回路。

【請求項7】

前記第１リセットユニットは、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを備え、
前記第１ＮＭＯＳトランジスタは、前記第１ノードと接地端子との間に接続され、前記第１ＮＭＯＳトランジスタのグリッド電極は前記第１サンプリングクロック信号を受信し、
前記第２ＮＭＯＳトランジスタは、前記第２ノードと前記接地端子との間に接続され、前記第２ＮＭＯＳトランジスタのグリッド電極は前記第１サンプリングクロック信号を受信し、
前記第２リセットユニットは、第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを備え、
前記第３ＮＭＯＳトランジスタは、前記第３ノードと接地端子との間に接続され、前記第３ＮＭＯＳトランジスタのグリッド電極は前記第２サンプリングクロック信号を受信し、
前記第４ＮＭＯＳトランジスタは、前記第４ノードと前記接地端子との間に接続され、前記第４ＮＭＯＳトランジスタのグリッド電極は前記第２サンプリングクロック信号を受信する、
請求項４に記載のデータ受信回路。

【請求項8】

前記クロック生成回路は、第１ＮＡＮＤゲート回路を備え、
前記第１ＮＡＮＤゲート回路は、一方の入力端子が前記オリジナルのサンプリングクロック信号を受信し、他方の入力端子が電源ノードに接続され、出力端子が前記第１サンプリングクロック信号を出力する、
請求項３に記載のデータ受信回路。

【請求項9】

前記クロック生成回路は、第２ＮＡＮＤゲート回路を備え、
前記第２ＮＡＮＤゲート回路は、一方の入力端子が前記オリジナルのサンプリングクロック信号を受信し、他方の入力端子が前記イネーブル信号を受信し、出力端子が第２サンプリングクロック信号を出力する、
請求項３に記載のデータ受信回路。

【請求項10】

前記第２増幅モジュールは、
決定等化イネーブルユニット、第１入力ユニット、第２入力ユニット及びラッチユニットを備え、
前記決定等化イネーブルユニットは、前記フィードバック信号及びイネーブル信号を受信するように構成され、
前記第１入力ユニットは、第７ノード及び第８ノードに接続され、前記決定等化イネーブルユニットに接続され、前記決定等化イネーブルユニットの制御により導通されることによって、前記第１信号対を受信し、第３比較を実行して、前記第３比較の結果として前記第７ノード及び前記第８ノードに信号をそれぞれ提供するように構成され、
前記第２入力ユニットは、前記第７ノード及び前記第８ノードに接続され、前記決定等化イネーブルユニットに接続され、前記決定等化イネーブルユニットの制御により導通されることによって前記第２信号対を受信し、第４比較を実行して、前記第４比較の結果として前記第７ノード及び前記第８ノードに信号をそれぞれ提供するように構成され、
前記第１入力ユニットと前記第２入力ユニットは、前記決定等化イネーブルユニットの制御により一方だけ選択的に導通され、
前記ラッチユニットは、前記第７ノード及び前記第８ノードに接続され、前記第７ノードの信号及び前記第８ノードの信号を増幅してラッチし、第１出力ノード及び第２出力ノードを介して前記第１出力信号及び前記第２出力信号を出力するように構成される、
請求項１に記載のデータ受信回路。

【請求項11】

前記フィードバック信号は、差動の第１フィードバック信号及び第２フィードバック信号を含み、前記決定等化イネーブルユニットは、第１イネーブルユニット及び第２イネーブルユニットを備え、
前記第１イネーブルユニットは、接地端子と前記第１入力ユニットとの間、及び前記接地端子と前記第２入力ユニットとの間に接続され、前記イネーブル信号、前記第１フィードバック信号及び前記第２フィードバック信号を受信することによって、前記第１入力ユニット又は前記第２入力ユニットのうちの１つが前記接地端子と接続するように制御するように構成され、
前記第２イネーブルユニットは、前記接地端子と前記第１入力ユニットとの間、及び前記接地端子と前記第２入力ユニットとの間に接続され、相補イネーブル信号を受信することによって、前記第１入力ユニットと前記接地端子との接続を制御するように構成され、前記相補イネーブル信号のレベルは、前記イネーブル信号のレベルとは逆であり、
前記第１イネーブルユニットと前記第２イネーブルユニットは、一方だけ選択的に導通される、
請求項１０に記載のデータ受信回路。

【請求項12】

前記第１入力ユニットは、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタを備え、
前記第５ＮＭＯＳトランジスタは、ドレイン電極が前記第７ノードに接続され、ソース電極が前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極が前記第１信号を受信し、
前記第６ＮＭＯＳトランジスタは、ドレイン電極が前記第８ノードに接続され、ソース電極が前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極が前記第２信号を受信し、
前記第２入力ユニットは、第７ＮＭＯＳトランジスタ及び第８ＮＭＯＳトランジスタを備え、
前記第７ＮＭＯＳトランジスタは、ドレイン電極が前記第７ノードに接続され、ソース電極が前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極が前記第３信号を受信し、
前記第８ＮＭＯＳトランジスタは、ドレイン電極が前記第８ノードに接続され、ソース電極が前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極が前記第４信号を受信する、
請求項１１に記載のデータ受信回路。

【請求項13】

前記第１イネーブルユニットは、第９ＮＭＯＳトランジスタ、第１０ＮＭＯＳトランジスタ、第１１ＮＭＯＳトランジスタ及び第１２ＮＭＯＳトランジスタを備え、
前記第９ＮＭＯＳトランジスタのドレイン電極は、前記第５ＮＭＯＳトランジスタのソース電極及び前記第６ＮＭＯＳトランジスタのソース電極に接続され、前記第９ＮＭＯＳトランジスタのソース電極は、前記第１０ＮＭＯＳトランジスタのドレイン電極に接続され、前記第９ＮＭＯＳトランジスタのグリッド電極は、前記第１フィードバック信号を受信し、前記第１０ＮＭＯＳトランジスタのグリッド電極は、前記イネーブル信号を受信し、前記第１０ＮＭＯＳトランジスタのソース電極は前記接地端子に接続され、
前記第１１ＮＭＯＳトランジスタのドレイン電極は、前記第７ＮＭＯＳトランジスタのソース電極及び前記第８ＮＭＯＳトランジスタのソース電極に接続され、前記第１１ＮＭＯＳトランジスタのソース電極は、前記第１２ＮＭＯＳトランジスタのドレイン電極に接続され、前記第１１ＮＭＯＳトランジスタのグリッド電極は、前記第２フィードバック信号を受信し、前記第１２ＮＭＯＳトランジスタのグリッド電極は、前記イネーブル信号を受信し、前記第１２ＮＭＯＳトランジスタのソース電極は前記接地端子に接続される、
請求項１２に記載のデータ受信回路。

【請求項14】

前記第２イネーブルユニットは、
第１３ＮＭＯＳトランジスタ及び第１４ＮＭＯＳトランジスタを備え、
前記第１３ＮＭＯＳトランジスタは、ドレイン電極が、前記第５ＮＭＯＳトランジスタのソース電極及び前記第６ＮＭＯＳトランジスタのソース電極に接続され、ソース電極が前記接地端子に接続され、グリッド電極が前記相補イネーブル信号を受信し、
前記第１４ＮＭＯＳトランジスタは、ドレイン電極が、前記第７ＮＭＯＳトランジスタのソース電極及び前記第８ＮＭＯＳトランジスタのソース電極に接続され、ソース電極が前記接地端子に接続され、グリッド電極が前記相補イネーブル信号を受信する、
請求項１２に記載のデータ受信回路。

【請求項15】

前記ラッチユニットは、
第１５ＮＭＯＳトランジスタ、第７ＰＭＯＳトランジスタ、第１６ＮＭＯＳトランジスタ及び第８ＰＭＯＳトランジスタを備え、
前記第１５ＮＭＯＳトランジスタのグリッド電極及び前記第７ＰＭＯＳトランジスタのグリッド電極は両方とも前記第２出力ノードに接続され、前記第１５ＮＭＯＳトランジスタのソース電極は前記第７ノードに接続され、前記第１５ＮＭＯＳトランジスタのドレイン電極及び前記第７ＰＭＯＳトランジスタのドレイン電極は両方とも前記第１出力ノードに接続され、前記第７ＰＭＯＳトランジスタのソース電極は電源ノードに接続され、
前記第１６ＮＭＯＳトランジスタのグリッド電極及び前記第８ＰＭＯＳトランジスタのグリッド電極は両方とも前記第１出力ノードに接続され、前記第１６ＮＭＯＳトランジスタのソース電極は前記第８ノードに接続され、前記第１６ＮＭＯＳトランジスタのドレイン電極及び前記第８ＰＭＯＳトランジスタのドレイン電極は両方とも前記第２出力ノードに接続され、前記第８ＰＭＯＳトランジスタのソース電極は前記電源ノードに接続される、
請求項１０に記載のデータ受信回路。

【請求項16】

前記第２増幅モジュールは更に、第３リセットユニットを備え、
前記第３リセットユニットは、電源ノードと前記ラッチユニットの出力端子との間に接続され、前記ラッチユニットの出力端子をリセットするように構成される、
請求項１５に記載のデータ受信回路。

【請求項17】

前記第３リセットユニットは、第９ＰＭＯＳトランジスタ及び第１０ＰＭＯＳトランジスタを備え、
前記第９ＰＭＯＳトランジスタは、前記第１出力ノードと電源ノードとの間に接続され、前記第９ＰＭＯＳトランジスタのグリッド電極はオリジナルのサンプリングクロック信号を受信し、
前記第１０ＰＭＯＳトランジスタは、前記第２出力ノードと前記電源ノードとの間に接続され、前記第１０ＰＭＯＳトランジスタのグリッド電極は前記オリジナルのサンプリングクロック信号を受信する、
請求項１６に記載のデータ受信回路。

【請求項18】

データ受信システムであって、複数の多段接続されたデータ伝送回路を備え、
各前記データ伝送回路は、請求項１ないし１７のいずれか一項に記載のデータ受信回路、及び前記データ受信回路に接続されるラッチ回路を備え、
前段の前記データ伝送回路の出力信号は、次段の前記データ伝送回路の前記フィードバック信号として使用され、
最終段の前記データ伝送回路の出力信号は、初段の前記データ伝送回路の前記フィードバック信号として使用される、データ受信システム。

【請求項19】

前記データ受信回路は、サンプリングクロック信号に応答してデータを受信し、前記データ受信システムは、４つの多段接続された前記データ伝送回路を備え、隣接段の前記データ受信回路の前記サンプリングクロック信号の位相差は９０°である、
請求項１８に記載のデータ受信システム。

【請求項20】

前段の前記データ受信回路の前記第２増幅モジュールによって出力された前記第１出力信号及び前記第２出力信号は、次段の前記データ受信回路の前記フィードバック信号として使用され、又は、前段の前記ラッチ回路によって出力された信号は、次段の前記データ受信回路の前記フィードバック信号として使用される、
請求項１８に記載のデータ受信システム。

【請求項21】

記憶装置であって、
複数のデータポートと、
複数の請求項１８ないし２０のいずれか一項に記載のデータ受信システムと、を備え、各前記データ受信システムは、１つの前記データポートに対応する、記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０６月２３日に中国特許局に提出された、出願番号が２０２２１０７２６６２８．４であり、発明の名称が「データ受信回路、データ受信システム及び記憶装置」である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照として本願に組み込まれる。

【0002】

本開示の実施例は、半導体技術分野に関し、特に、データ受信回路、データ受信システム及び記憶装置に関する。

【背景技術】

【0003】

メモリでは、信号の伝送速度の向上に伴い、チャネル損失が信号品質に与える影響が大きくなり、符号間干渉が発生しやすくなり、更に、メモリのデータ受信回路によって受信されるデータ信号と参照信号との間のレベル値の差異は、データ信号に対するデータ受信回路の判断に影響を与え、データ受信回路によって出力される信号の正確性に影響を与える。

【0004】

現在、チャネルを補償するために等化回路が使用されており、等化回路は、連続時間線形等化回路（ＣＴＬＥ：Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）又は判定帰還型等化回路（ＤＦＥ：Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）を選択することができる。しかしながら、現在使用されている等化回路によって出力される信号の正確性を向上させ、等化回路の受信性能を向上させ、等化回路の消費電力を低減する必要がある。

【発明の概要】

【0005】

本開示の実施例は、データ受信回路の受信性能を向上させるとともに、データ受信回路の消費電力を低減するのに少なくとも有益である、データ受信回路、データ受信システム及び記憶装置を提供する。

【0006】

本開示のいくつかの実施例によれば、本開示の実施例の１つの態様はデータ受信回路を提供し、前記データ受信回路は、第１増幅モジュール及び第２増幅モジュールを備え、前記第１増幅モジュールは、データ信号、第１参照信号及び第２参照信号を受信し、サンプリングクロック信号に応答して前記データ信号及び前記第１参照信号に対して第１比較を実行して、第１信号対を前記第１比較の結果として出力し、前記データ信号及び前記第２参照信号に対して第２比較を実行して、第２信号対を前記第２比較の結果として出力するように構成され、前記第１参照信号のレベル値は前記第２参照信号のレベル値とは異なり、前記第１信号対は第１信号及び第２信号を含み、前記第２信号対は第３信号及び第４信号を含み、前記第２増幅モジュールは、イネーブル信号及びフィードバック信号を受信し、前記イネーブル信号が第１レベル値を有する期間に、前記フィードバック信号に基づいて、前記第１信号対又は前記第２信号対を入力信号対として選択して受信し、前記イネーブル信号が第２レベル値を有する期間に、前記第１信号対を前記入力信号対として受信し、前記入力信号対の電圧差を増幅処理し、第１出力信号及び第２出力信号を前記増幅処理の結果として出力するように構成され、前記フィードバック信号は、以前に受信されたデータに基づいて得られたものである。

【0007】

いくつかの実施例では、前記第１増幅モジュールは更に、前記イネーブル信号を受信し、前記イネーブル信号が前記第１レベル値を有する期間に、前記第１比較及び前記第２比較を実行して、前記第１信号対及び前記第２信号対をそれぞれ出力し、前記イネーブル信号が第２レベル値を有する期間に、前記第１比較のみを実行して前記第１信号対を出力するように構成され、ここで、前記第１参照信号のレベル値は前記第２参照信号のレベル値より大きい。

【0008】

いくつかの実施例では、前記サンプリングクロック信号は第１サンプリングクロック信号及び第２サンプリングクロック信号を含み、前記第１増幅モジュールは、第１比較回路、クロック生成回路及び第２比較回路を備え、前記第１比較回路は、第１ノード及び第２ノードを備え、前記データ信号及び前記第１参照信号を受信し、前記第１サンプリングクロック信号に応答して前記第１比較を実行して、前記第１ノード及び前記第２ノードを介して前記第１信号及び前記第２信号をそれぞれ出力するように構成され、前記クロック生成回路は、前記イネーブル信号及びオリジナルのサンプリングクロック信号を受信し、前記第２サンプリングクロック信号を出力するように構成され、ここで、前記イネーブル信号が前記第１レベル値を有する期間に、前記第２サンプリングクロック信号の位相は、前記オリジナルのサンプリングクロック信号の位相と逆であり、前記イネーブル信号が前記第２レベル値を有する期間に、前記第２サンプリングクロック信号はロジックハイレベル信号であり、前記第２比較回路は、第３ノード及び第４ノードを備え、前記データ信号及び前記第２参照信号を受信し、前記イネーブル信号が前記第１レベル値を有する期間に、前記第２サンプリングクロック信号に応答して前記第２比較を実行して、前記第３ノード及び前記第４ノードを介して前記第３信号及び前記第４信号をそれぞれ出力し、前記イネーブル信号が前記第２レベル値を有する期間に、前記第３ノードと接地端子との間の接続経路を導通し、前記第４ノードと接地端子との間の接続経路を導通するように構成される。

【0009】

いくつかの実施例では、前記第１比較回路は、第１電流源、第１比較ユニット及び第１リセットユニットを備え、前記第１電流源は、電源ノードと第５ノードとの間に接続され、前記第１サンプリングクロック信号に応答して前記第５ノードに電流を提供するように構成され、前記第１比較ユニットは、前記第１ノード、前記第２ノード及び前記第５ノードを接続し、前記データ信号及び前記第１参照信号を受信し、前記第１電流源が前記第５ノードに電流を提供するときに、前記第１比較を実行して、前記第１信号及び前記第２信号を出力するように構成され、前記第１リセットユニットは、前記第１ノード及び前記第２ノードを接続し、前記第１サンプリングクロック信号に応答して前記第１ノード及び前記第２ノードをリセットするように構成され、前記第２比較回路は、第２電流源、第２比較ユニット及び第２リセットユニットを備え、前記第２電流源は、電源ノードと第６ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第６ノードに電流を提供するように構成され、前記第２比較ユニットは、前記第３ノード、前記第４ノード及び前記第６ノードを接続し、前記データ信号及び前記第２参照信号を受信し、前記第２電流源が前記第６ノードに電流を提供するときに、前記第２比較を実行して、前記第３信号及び前記第４信号を出力するように構成され、前記第２リセットユニットは、前記第３ノードと前記第４ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第３ノード及び前記第４ノードをリセットするように構成される。

【0010】

いくつかの実施例では、前記第１電流源は、第１ＰＭＯＳトランジスタを備え、前記第１ＰＭＯＳトランジスタは、前記電源ノードと前記第５ノードとの間に接続され、前記第１ＰＭＯＳトランジスタのグリッド電極は前記第１サンプリングクロック信号を受信し、前記第２電流源は、第２ＰＭＯＳトランジスタを備え、前記第２ＰＭＯＳトランジスタは、前記電源ノードと前記第６ノードとの間に接続され、前記第２ＰＭＯＳトランジスタのグリッド電極は前記第２サンプリングクロック信号を受信する。

【0011】

いくつかの実施例では、前記第１比較ユニットは、第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタを備え、前記第３ＰＭＯＳトランジスタは、前記第１ノードと前記第５ノードとの間に接続され、前記第３ＰＭＯＳトランジスタのグリッド電極は前記データ信号を受信し、前記第４ＰＭＯＳトランジスタは、前記第２ノードと前記第５ノードとの間に接続され、前記第４ＰＭＯＳトランジスタのグリッド電極は前記第１参照信号を受信し、前記第２比較ユニットは、第５ＰＭＯＳトランジスタ及び第６ＰＭＯＳトランジスタを備え、前記第５ＰＭＯＳトランジスタは、前記第３ノードと前記第６ノードとの間に接続され、前記第５ＰＭＯＳトランジスタのグリッド電極は前記データ信号を受信し、前記第６ＰＭＯＳトランジスタは、前記第４ノードと前記第６ノードとの間に接続され、前記第６ＰＭＯＳトランジスタのグリッド電極は前記第２参照信号を受信する。

【0012】

いくつかの実施例では、前記第１リセットユニットは、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを備え、前記第１ＮＭＯＳトランジスタは、前記第１ノードと接地端子との間に接続され、前記第１ＮＭＯＳトランジスタのグリッド電極は前記第１サンプリングクロック信号を受信し、前記第２ＮＭＯＳトランジスタは、前記第２ノードと前記接地端子との間に接続され、前記第２ＮＭＯＳトランジスタのグリッド電極は前記第１サンプリングクロック信号を受信し、前記第２リセットユニットは、第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを備え、前記第３ＮＭＯＳトランジスタは、前記第３ノードと接地端子との間に接続され、前記第３ＮＭＯＳトランジスタのグリッド電極は前記第２サンプリングクロック信号を受信し、前記第４ＮＭＯＳトランジスタは、前記第４ノードと前記接地端子との間に接続され、前記第４ＮＭＯＳトランジスタのグリッド電極は前記第２サンプリングクロック信号を受信する。

【0013】

いくつかの実施例では、前記クロック生成回路は、第１ＮＡＮＤゲート回路を備え、前記第１ＮＡＮＤゲート回路の一方の入力端子は前記オリジナルのサンプリングクロック信号を受信し、他方の入力端子は電源ノードに接続され、出力端子は前記第１サンプリングクロック信号を出力する。

【0014】

いくつかの実施例では、前記クロック生成回路は、第２ＮＡＮＤゲート回路を備え、前記第２ＮＡＮＤゲート回路の一方の入力端子は前記オリジナルのサンプリングクロック信号を受信し、他方の入力端子は前記イネーブル信号を受信し、出力端子は第２サンプリングクロック信号を出力する。

【0015】

いくつかの実施例では、前記第２増幅モジュールは、決定等化イネーブルユニット、第１入力ユニット、第２入力ユニット及びラッチユニットを備え、前記決定等化イネーブルユニットは、前記フィードバック信号及びイネーブル信号を受信するように構成され、前記第１入力ユニットは、第７ノード及び第８ノードに接続され、前記決定等化イネーブルユニットに接続され、前記決定等化イネーブルユニットの制御により導通されることによって、前記第１信号対を受信し、第３比較を実行して、前記第３比較の結果として前記第７ノード及び前記第８ノードに信号をそれぞれ提供するように構成され、前記第２入力ユニットは、前記第７ノード及び前記第８ノードに接続され、前記決定等化イネーブルユニットに接続され、前記決定等化イネーブルユニットの制御により導通されることによって前記第２信号対を受信し、第４比較を実行して、前記第４比較の結果として前記第７ノード及び前記第８ノードに信号をそれぞれ提供するように構成され、ここで、前記第１入力ユニットと前記第２入力ユニットは、前記決定等化イネーブルユニットの制御により一方だけ選択的に導通され、前記ラッチユニットは、前記第７ノード及び前記第８ノードに接続され、前記第７ノードの信号及び前記第８ノードの信号を増幅してラッチし、第１出力ノード及び第２出力ノードを介して前記第１出力信号及び前記第２出力信号を出力するように構成される。

【0016】

いくつかの実施例では、前記フィードバック信号は、差動の第１フィードバック信号及び第２フィードバック信号を含み、前記決定等化イネーブルユニットは、第１イネーブルユニット及び第２イネーブルユニットを備え、前記第１イネーブルユニットは、接地端子と前記第１入力ユニットとの間、及び前記接地端子と前記第２入力ユニットとの間に接続され、前記イネーブル信号、前記第１フィードバック信号及び前記第２フィードバック信号を受信することによって、前記第１入力ユニット又は前記第２入力ユニットのうちの１つが前記接地端子と接続するように制御するように構成され、前記第２イネーブルユニットは、前記接地端子と前記第１入力ユニットとの間、及び前記接地端子と前記第２入力ユニットとの間に接続され、相補イネーブル信号を受信することによって、前記第１入力ユニットと前記接地端子との接続を制御するように構成され、前記相補イネーブル信号のレベルは、前記イネーブル信号のレベルとは逆であり、ここで、前記第１イネーブルユニット及び前記第２イネーブルユニットは一方だけ選択的に導通される。

【0017】

いくつかの実施例では、前記第１入力ユニットは、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタを備え、前記第５ＮＭＯＳトランジスタのドレイン電極は前記第７ノードに接続され、ソース電極は、前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極は前記第１信号を受信し、前記第６ＮＭＯＳトランジスタのドレイン電極は前記第８ノードに接続され、ソース電極は、前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極は前記第２信号を受信し、前記第２入力ユニットは、第７ＮＭＯＳトランジスタ及び第８ＮＭＯＳトランジスタを備え、前記第７ＮＭＯＳトランジスタのドレイン電極は前記第７ノードに接続され、ソース電極は、前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極は前記第３信号を受信し、前記第８ＮＭＯＳトランジスタのドレイン電極は前記第８ノードに接続され、ソース電極は、前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極は前記第４信号を受信する。

【0018】

いくつかの実施例では、前記第１イネーブルユニットは、第９ＮＭＯＳトランジスタ、第１０ＮＭＯＳトランジスタ、第１１ＮＭＯＳトランジスタ及び第１２ＮＭＯＳトランジスタを備え、前記第９ＮＭＯＳトランジスタのドレイン電極は、前記第５ＮＭＯＳトランジスタのソース電極及び前記第６ＮＭＯＳトランジスタのソース電極に接続され、前記第９ＮＭＯＳトランジスタのソース電極は、前記第１０ＮＭＯＳトランジスタのドレイン電極に接続され、前記第９ＮＭＯＳトランジスタのグリッド電極は、前記第１フィードバック信号を受信し、前記第１０ＮＭＯＳトランジスタのグリッド電極は、前記イネーブル信号を受信し、前記第１０ＮＭＯＳトランジスタのソース電極は前記接地端子に接続され、前記第１１ＮＭＯＳトランジスタのドレイン電極は、前記第７ＮＭＯＳトランジスタのソース電極及び前記第８ＮＭＯＳトランジスタのソース電極に接続され、前記第１１ＮＭＯＳトランジスタのソース電極は、前記第１２ＮＭＯＳトランジスタのドレイン電極に接続され、前記第１１ＮＭＯＳトランジスタのグリッド電極は、前記第２フィードバック信号を受信し、前記第１２ＮＭＯＳトランジスタのグリッド電極は、前記イネーブル信号を受信し、前記第１２ＮＭＯＳトランジスタのソース電極は前記接地端子に接続される。
いくつかの実施例では、前記第２イネーブルユニットは、第１３ＮＭＯＳトランジスタ及び第１４ＮＭＯＳトランジスタを備え、前記第１３ＮＭＯＳトランジスタのドレイン電極は、前記第５ＮＭＯＳトランジスタのソース電極及び前記第６ＮＭＯＳトランジスタのソース電極に接続され、ソース電極は前記接地端子に接続され、グリッド電極は前記相補イネーブル信号を受信し、前記第１４ＮＭＯＳトランジスタのドレイン電極は、前記第７ＮＭＯＳトランジスタのソース電極及び前記第８ＮＭＯＳトランジスタのソース電極に接続され、ソース電極は前記接地端子に接続され、グリッド電極は前記相補イネーブル信号を受信する。

【0019】

いくつかの実施例では、前記ラッチユニットは、第１５ＮＭＯＳトランジスタ、第７ＰＭＯＳトランジスタ、第１６ＮＭＯＳトランジスタ及び第８ＰＭＯＳトランジスタを備え、前記第１５ＮＭＯＳトランジスタのグリッド電極及び前記第７ＰＭＯＳトランジスタのグリッド電極は両方とも前記第２出力ノードに接続され、前記第１５ＮＭＯＳトランジスタのソース電極は前記第７ノードに接続され、前記第１５ＮＭＯＳトランジスタのドレイン電極及び前記第７ＰＭＯＳトランジスタのドレイン電極は両方とも前記第１出力ノードに接続され、前記第７ＰＭＯＳトランジスタのソース電極は電源ノードに接続され、前記第１６ＮＭＯＳトランジスタのグリッド電極及び前記第８ＰＭＯＳトランジスタのグリッド電極は両方とも前記第１出力ノードに接続され、前記第１６ＮＭＯＳトランジスタのソース電極は前記第８ノードに接続され、前記第１６ＮＭＯＳトランジスタのドレイン電極及び前記第８ＰＭＯＳトランジスタのドレイン電極は両方とも前記第２出力ノードに接続され、前記第８ＰＭＯＳトランジスタのソース電極は前記電源ノードに接続される。

【0020】

いくつかの実施例では、前記第２増幅モジュールは更に、第３リセットユニットを備え、前記第３リセットユニットは、電源ノードと前記ラッチユニットの出力端子との間に接続され、前記ラッチユニットの出力端子をリセットするように構成される。

【0021】

いくつかの実施例では、前記第３リセットユニットは、第９ＰＭＯＳトランジスタ及び第１０ＰＭＯＳトランジスタを備え、前記第９ＰＭＯＳトランジスタは、前記第１出力ノードと電源ノードとの間に接続され、前記第９ＰＭＯＳトランジスタのグリッド電極はオリジナルのサンプリングクロック信号を受信し、前記第１０ＰＭＯＳトランジスタは、前記第２出力ノードと前記電源ノードとの間に接続され、前記第１０ＰＭＯＳトランジスタのグリッド電極は前記オリジナルのサンプリングクロック信号を受信する。

【0022】

本開示のいくつかの実施例によれば、本開示の実施例の別の態様はデータ受信システムを更に提供し、前記データ受信システムは、複数の多段接続されたデータ伝送回路を備え、各前記データ伝送回路は、上記の任意のデータ受信回路、及び前記データ受信回路に接続されるラッチ回路を備え、前段の前記データ伝送回路の出力信号は、次段の前記データ伝送回路の前記フィードバック信号として使用され、最終段の前記データ伝送回路の出力信号は、初段の前記データ伝送回路の前記フィードバック信号として使用される。

【0023】

いくつかの実施例では、前記データ受信回路は、サンプリングクロック信号に応答してデータを受信し、前記データ受信システムは、４つの多段接続された前記データ伝送回路を備え、隣接段の前記データ受信回路の前記サンプリングクロック信号の位相差は９０°である。

【0024】

いくつかの実施例では、前段の前記データ受信回路の前記第２増幅モジュールによって出力された前記第１出力信号及び前記第２出力信号は、次段の前記データ受信回路の前記フィードバック信号として使用され、又は、前段の前記ラッチ回路によって出力された信号は、次段の前記データ受信回路の前記フィードバック信号として使用される。

【0025】

本開示のいくつかの実施例によれば、本開示の実施例の更に別の態様は記憶装置を提供し、前記記憶装置は、複数のデータポートと、複数の上記の任意のデータ受信システムと、を備え、各前記データ受信システムは、１つの前記データポートに対応する。

【0026】

本開示の実施例で提供される技術方案は、少なくとも以下の利点を有する。

【0027】

第２増幅モジュールは、フィードバック信号、第１信号対及び第２信号対を受信する同時に、イネーブル信号も受信することができ、イネーブル信号が第１レベル値期間にある場合、第２増幅モジュールは、このときのイネーブル信号及びフィードバック信号に基づいて、第１信号対又は第２信号対のうちの１つを選択して受信して、受信されたデータ信号の符号間干渉からデータ受信回路への影響を低減する。イネーブル信号が第２レベル値期間にある場合、第２増幅モジュールは、このときのイネーブル信号及びフィードバック信号に基づいて、第１信号対を固定的に受信し、この場合、第２信号対を出力するための回路を非動作状態にさせることができ、これは、データ受信回路の消費電力を低減するのに役に立つ。

【0028】

このようにして、イネーブル信号によって第２増幅モジュールに対して更なる制御を実現することができ、これによって、データ受信回路によって受信されたデータの符号間干渉からデータ受信回路への影響を考慮するかどうかを選択することができる。例えば、符号間干渉によるデータ受信回路への影響を低減する必要がある場合、イネーブル信号は第１レベル値期間にあり、第２増幅モジュールは、このときのイネーブル信号及びフィードバック信号に基づいて、第１信号対又は第２信号対のうちのレベル値の差異が大きい方を選択して受信し、これによって、第２増幅モジュールが信号レベル値の差異の大きい差動信号対を受信することを保証する。符号間干渉によるデータ受信回路への影響を考慮する必要がない場合、イネーブル信号は第２レベル値期間にあり、第２増幅モジュールは、このときのイネーブル信号及びフィードバック信号に基づいて第１信号対を固定的に受信し、これによって、データ受信回路の受信性能を向上させるとともに、データ受信回路の消費電力を低減する効果を達成する。

【図面の簡単な説明】

【0029】

【図1】本開示の１つの実施例で提供されるデータ受信回路の機能のブロック図である。

【図2】本開示の別の実施例で提供されるデータ受信システムの機能のブロック図である。

【図3】本開示の１つの実施例で提供されるデータ受信回路の別の２つの機能のブロック図である。

【図4】本開示の１つの実施例で提供されるデータ受信回路の別の２つの機能のブロック図である。

【図5】本開示の１つの実施例で提供されるデータ受信回路の第１増幅モジュールの回路構造の概略図である。

【図6】本開示の１つの実施例で提供されるデータ受信回路の第２増幅モジュールの回路構造の概略図である。

【発明を実施するための形態】

【0030】

１つ又は複数の実施例は、それらに対応する図面によって例示的な説明されており、これらの例示的な説明は、実施例を限定するものではなく、図面における同じ参照番号を有する要素は同様の要素を表し、特に明記していない限り、図面は縮尺を限定するものではない。本開示の実施例又は先行技術の技術方案をより明確に説明するために、以下は、実施例で使用される図面について簡単に紹介する。以下に説明される図面は、本開示のいくつかの実施例に過ぎず、当業者は、創造的な労力が払わなくても、これらの図面に従って他の図面を得ることもできることは自明である。

【0031】

背景技術から分かるように、信号に対する等化回路の調整能力を向上させ、等化回路の消費電力を低減する必要がある。

【0032】

本開示の実施例は、データ受信回路、データ受信システム及び記憶装置を提供し、データ受信回路では、イネーブル信号を用いて第２増幅モジュールを更に制御することができ、これによって、データ受信回路によって受信されたデータの符号間干渉からデータ受信回路への影響を考慮するかどうかを選択する。例えば、符号間干渉によるデータ受信回路への影響を低減する必要がある場合、イネーブル信号は第１レベル値期間にあり、第２増幅モジュールは、このときのイネーブル信号及びフィードバック信号に基づいて、第１信号対又は第２信号対のうちのレベル値の差異がより大きい方を選択して受信し、これによって、第２増幅モジュールが信号レベル値の差異が大きい差動信号対を受信することを保証する。符号間干渉によるデータ受信回路への影響を考慮する必要がない場合、イネーブル信号は第２レベル値期間にあり、第２増幅モジュールは、このときのイネーブル信号に基づいて第１信号対を固定的に受信し、これによって、データ受信回路の受信性能を向上させるとともに、データ受信回路の消費電力を低減する効果を達成する。

【0033】

以下、図面を参照して本開示の各実施例を詳細に説明する。しかしながら、当業者なら理解できるように、本開示の各実施例において、読者に本開示の実施例をよりよく理解させるための多くの技術的詳細が開示されているが、これらの技術的詳細が記載されなくても、以下の各実施例における種々の変更及び修正に基づいて、本開示の実施例に記載されている技術的解決策を実現することができる。

【0034】

本開示の１つの実施例はデータ受信回路を提供し、以下、図面を参照して本開示の１つの実施例で提供されるデータ受信回路を詳細に説明する。図１は、本開示の１つの実施例で提供されるデータ受信回路の機能のブロック図であり、図３～図４は、本開示の１つの実施例で提供されるデータ受信回路の別の２つの機能のブロック図であり、図５は、本開示の１つの実施例で提供されるデータ受信回路の第１増幅モジュールの回路構造の概略図であり、図６は、本開示の１つの実施例で提供されるデータ受信回路の第２増幅モジュールの回路構造の概略図である。

【0035】

図１及び図３を参照すると、データ受信回路１００は、第１増幅モジュール１０１及び第２増幅モジュール１０２を備え、第１増幅モジュール１０１は、データ信号ＤＱ、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－を受信し、サンプリングクロック信号ｃｌｋＮに応答してデータ信号ＤＱ及び第１参照信号ＶＲ＋に対して第１比較を実行して、第１信号対を第１比較の結果として出力し、データ信号ＤＱ及び第２参照信号ＶＲ－に対して第２比較を実行して、第２信号対を第２比較の結果として出力するように構成され、第１参照信号ＶＲ＋のレベル値は第２参照信号ＶＲ－のレベル値とは異なり、第１信号対は第１信号Ｓｎ＋及び第２信号Ｓｐ＋を含み、第２信号対は第３信号Ｓｎ－及び第４信号Ｓｐ－を含み、第２増幅モジュール１０２は、イネーブル信号ＥｎＤｆｅ及びフィードバック信号ｆｂを受信し、イネーブル信号ＥｎＤｆｅが第１レベル値を有する期間に、フィードバック信号ｆｂに基づいて、第１信号対又は第２信号対を入力信号対として選択して受信し、イネーブル信号ＥｎＤｆｅが第２レベル値を有する期間に、第１信号対を入力信号対として受信し、入力信号対の電圧差を増幅処理し、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを増幅処理の結果として出力するように構成され、フィードバック信号ｆｂは、以前に受信されたデータに基づいて得られたものである。

【0036】

理解できることとして、イネーブル信号ＥｎＤｆｅが第１レベル値にある期間に、以前に受信されたフィードバック信号ｆｂに基づいて、第２増幅モジュール１０２は、このときのフィードバック信号ｆｂに基づいて第１信号対又は第２信号対のうち、レベル値の差異が大きい方を選択的に受信し、第２増幅モジュール１０２が信号レベル値の差異がより大きい差動信号対を受信することを保証し、データ受信回路１００に対する受信されたデータ信号の符号間干渉の影響を低減する。説明すべきこととして、第１参照信号ＶＲ＋のレベル値と第２参照信号ＶＲ－のレベル値は異なり、したがって、異なるレベル値に対するデータ信号ＤＱは、データ信号ＤＱのレベル値と第１参照信号ＶＲ＋又は第２参照信号ＶＲ－のうちの１つのレベル値との差異を比較的に大きくさせることができ、これは、第１増幅モジュール１０１がそのレベル値の差異を増幅するのに有益であり、それによって、第１増幅モジュール１０１によって出力された第１信号対及び第２信号対のうちの少なくとも１つにおける信号のレベル値の差異を比較的に大きくさせることができ、したがって、データ受信回路１００によって受信されたデータ信号ＤＱに符号間干渉現象がある場合、後続で第２増幅モジュール１０２がイネーブル信号ＥｎＤｆｅ及びフィードバック信号ｆｂに基づいて、第１信号対及び第２信号対のうち、レベル値の差異がより大きい方の信号対を受信するのに役に立つ。理解できることとして、データ受信回路１００は、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－を用いて、受信されたデータ信号ＤＱに対するデータ受信回路１００の調整能力を改善することができ、つまり、データ受信回路１００によって受信されたデータ信号ＤＱに符号間干渉現象がある場合、第２増幅モジュール１０２に、イネーブル信号ＥｎＤｆｅ及びフィードバック信号ｆｂに基づいて、第１増幅モジュール１０１からデータ信号ＤＱ処理により好ましく信号対を受信することを行わせ、データ信号ＤＱ処理により好ましく信号対は、第１信号対及び第２信号対のうち、レベル値の差異がより大きい方の信号対であり、これにより、受信されたデータ信号ＤＱの符号間干渉からデータ受信回路１００への影響を低減するという目的を達成する。

【0037】

更に、第２増幅モジュール１０２は、フィードバック信号ｆｂに基づいて、第１信号対及び第２信号対のうち、レベル値の差異がより大きい方を選択して受信することによって、第２増幅モジュール１０２が信号レベル値の差異がより大きい差動信号対を受信することを保証するのに有益であり、これにより、第２増幅モジュール１０２によって出力された第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの正確性を向上させるのに役に立つ。したがって、第１増幅モジュール１０１と第２増幅モジュール１０２の協働は、データ受信回路１００の受信性能を改善するのに役に立つ。

【0038】

また、イネーブル信号ＥｎＤｆｅが第２レベル値にある期間中、以前に受信されたフィードバック信号ｆｂのレベル値がどのように変化しても、第２増幅モジュール１０２は、イネーブル信号ＥｎＤｆｅに基づいて固定的に第１信号対を受信し、この場合、第１増幅モジュール１０１の第２信号対を出力するための回路は非動作状態にあってもよく、データ受信回路１００の消費電力を低減するのに役に立つ。

【0039】

上記の分析から分かるように、イネーブル信号ＥｎＤｆｅを用いて第２増幅モジュール１０２に対して更なる制御を実現することができ、これによって、データ受信回路１００によって受信されたデータの符号間干渉からデータ受信回路１００への影響を考慮するかどうかを選択することができ、これによって、データ受信回路１００の受信性能を向上させるとともに、データ受信回路１００の消費電力を低減する効果を達成することができる。説明すべきこととして、符号間干渉を考慮する必要がある場合というのは、通常、データ受信回路１００によって受信されたデータ信号ＤＱが高速データである場合（即ち、データ伝送速度が非常に速い場合）であり、符号間干渉を考慮する必要がない場合というのは、通常、データ受信回路１００によって受信されたデータ信号ＤＱが低速データである場合（即ち、データ伝送速度が比較的に遅い場合）である。

【0040】

データ受信回路１００において、受信されたデータ信号ＤＱの符号間干渉からデータ受信回路１００への影響をどのように低減するかについては、以下、１つの具体的な例を参照して詳細に説明する。

【0041】

いくつかの実施例では、第１参照信号ＶＲ＋のレベル値は第２参照信号ＶＲ－のレベル値より高く、データ信号ＤＱがローレベルであり、且つデータ受信回路１００によって受信されたデータ信号ＤＱに符号間干渉現象がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第２増幅モジュール１０２は、このときのイネーブル信号ＥｎＤｆｅ及びフィードバック信号ｆｂに基づいて第１信号対を受信し、この場合、データ信号ＤＱと第１参照信号ＶＲ＋との間のレベル値の差異は、データ信号ＤＱと第２参照信号ＶＲ－との間のレベル値の差異より大きいため、第１増幅モジュール１０１によって出力された第１信号対における信号のレベル値の差異は、第２信号対における信号のレベル値の差異より大きい。したがって、第２増幅モジュール１０２が第１信号対を受信することは、要求を満たす第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有益であり、つまり、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの正確性を保証し、これにより、受信されたデータ信号ＤＱの符号間干渉からデータ受信回路１００への影響を低減するのに役に立つ。

【0042】

更に、データ信号ＤＱがハイレベルであり、且つデータ受信回路１００によって受信されたデータ信号ＤＱに符号間干渉現象がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第２増幅モジュール１０２は、このときのイネーブル信号ＥｎＤｆｅ及びフィードバック信号ｆｂに基づいて第２信号対を受信し、この場合、データ信号ＤＱと第１参照信号ＶＲ＋との間のレベル値の差異は、データ信号ＤＱと第２参照信号ＶＲ－との間のレベル値の差異より小さいため、第１増幅モジュール１０１によって出力された第１信号対における信号のレベル値の差異は、第２信号対における信号のレベル値の差異より小さい。したがって、第２増幅モジュール１０２が第２信号対を受信することは、要求を満たす第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有益であり、つまり、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの正確性を保証し、これにより、受信されたデータ信号ＤＱの符号間干渉からデータ受信回路１００への影響を低減するのに役に立つ。

【0043】

ここから分かるように、イネーブル信号ＥｎＤｆｅが第１レベル値を有する期間に、第２増幅モジュール１０２は、レベル値の変化するフィードバック信号ｆｂに基づいて、第１信号対又は第２信号対のうち、レベル値の差異がより大きい方を選択的に受信し、これによって、第２増幅モジュール１０２によって出力された第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの正確性を向上させ、これにより、受信されたデータ信号ＤＱの符号間干渉からデータ受信回路１００への影響を低減する。

【0044】

いくつかの実施例では、図３～図５を参照すると、第１増幅モジュール１０１は、イネーブル信号ＥｎＤｆｅを受信し、イネーブル信号ＥｎＤｆｅが第１レベル値を有する期間に、第１比較及び第２比較を実行して第１信号対及び第２信号対をそれぞれ出力し、イネーブル信号ＥｎＤｆｅが第２レベル値を有する期間に、第１比較のみを実行して第１信号対を出力するように構成されてもよく、ここで、第１参照信号ＶＲ＋のレベル値は、第２参照信号ＶＲ－のレベル値より大きい。

【0045】

理解できることとして、イネーブル信号ＥｎＤｆｅを用いて第１増幅モジュール１０１に対して更なる制御を実現して、第２比較を実行するか否かを選択する。例えば、データ受信回路１００に対する符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第１増幅モジュール１０１は、このときのイネーブル信号ＥｎＤｆｅに基づいて第１比較及び第２比較を実行して第１信号対及び第２信号対をそれぞれ出力し、その後、第２増幅モジュール１０２は、イネーブル信号ＥｎＤｆｅ及びフィードバック信号ｆｂに基づいて、第１信号対又は第２信号対のうちレベル値の差異がより大きい方を選択して受信し、これによって、第２増幅モジュールで受信するのが信号レベル値の差異が大きい差動信号対であることを保証する。データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第１増幅モジュール１０１は、このときのイネーブル信号ＥｎＤｆｅに基づいて第１比較のみを実行して、レベル値が異なる第１信号対を出力し、第２増幅モジュール１０２は、このときのイネーブル信号ＥｎＤｆｅに基づいて固定的に第１信号対を受信し、この場合、第１増幅モジュール１０１は、このときのイネーブル信号ＥｎＤｆｅに基づいて、第２信号対を出力するための回路を非動作状態にして、データ受信回路１００の消費電力を低減する。

【0046】

更に、他の実施例では、第１参照信号ＶＲ＋のレベル値は、第２参照信号ＶＲ－のレベル値より小さくてもよい。

【0047】

いくつかの実施例では、図３を参照すると、サンプリングクロック信号ｃｌｋＮは、第１サンプリングクロック信号ｃｌｋＮ１及び第２サンプリングクロック信号ｃｌｋＮ２を含み得、第１増幅モジュール１０１は、第１比較回路１１１、クロック生成回路１３１及び第２比較回路１２１を備え、第１比較回路１１１は、第１ノードｎｅｔ１及び第２ノードｎｅｔ２を備え、データ信号ＤＱ及び第１参照信号ＶＲ＋を受信し、第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を実行して、第１ノードｎｅｔ１及び第２ノードｎｅｔ２を介して第１信号Ｓｎ＋及び第２信号Ｓｐ＋をそれぞれ出力し、クロック生成回路１３１は、イネーブル信号ＥｎＤｆｅ及びオリジナルのサンプリングクロック信号ｃｌｋを受信し、第２サンプリングクロック信号ｃｌｋＮ２を出力するように構成され、ここで、イネーブル信号ＥｎＤｆｅが第１レベル値を有する期間に、第２サンプリングクロック信号ｃｌｋＮ２の位相は、オリジナルのサンプリングクロック信号ｃｌｋの位相と逆であり、イネーブル信号ＥｎＤｆｅが第２レベル値を有する期間に、第２サンプリングクロック信号ｃｌｋＮ２はロジックハイレベル信号であり、第２比較回路１２１は、第３ノードｎｅｔ３及び第４ノードｎｅｔ４を備え、データ信号ＤをＱ及び第２参照信号ＶＲ－受信し、イネーブル信号ＥｎＤｆｅが第１レベル値を有する期間に、第２サンプリングクロック信号ｃｌｋＮ２に基づいて第２比較を実行して、第３ノードｎｅｔ３及び第４ノードｎｅｔ４を介して第３信号Ｓｎ－及び第４信号Ｓｐ－をそれぞれ出力し、イネーブル信号ＥｎＤｆｅが第２レベル値を有する期間に、第３ノードｎｅｔ３と接地端子との間の接続経路を導通し、第４ノードｎｅｔ４と接地端子との間の接続経路を導通する。

【0048】

理解できることとして、いくつかの実施例では、データ受信回路１００に対する符号間干渉の影響を考慮する必要があるかどうかに関係なく、第１比較回路１１１は、第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を実行して、第１ノードｎｅｔ１及び第２ノードｎｅｔ２を介して第１信号Ｓｎ＋及び第２信号Ｓｐ＋をそれぞれ出力することができる。しかし、第２比較回路１２１の場合、第２比較回路１２１は、受信された第２サンプリングクロック信号ｃｌｋＮ２に基づいて第２比較を実行する必要があるかどうかを判断し、例えば、データ受信回路１００に対する符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、このときの第２サンプリングクロック信号ｃｌｋＮ２の位相は、オリジナルのサンプリングクロック信号ｃｌｋの位相と逆であり、第２比較回路１２１は、変化する第２サンプリングクロック信号ｃｌｋＮ２に応答して第２比較を実行することができ、データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、このときの第２サンプリングクロック信号ｃｌｋＮ２はロジックハイレベル信号であり、第２比較回路１２１は、当該ロジックハイレベル信号に基づいて、第３ノードｎｅｔ３と接地端子との間の接続経路を導通し、第４ノードｎｅｔ４と接地端子との間の接続経路を導通することで、第２比較回路１２１により第３ノードｎｅｔ３及び第４ノードｎｅｔ４を介して出力される第３信号Ｓｎ－及び第４信号Ｓｐ－をロジックローレベル信号にし、第３信号Ｓｎ－のレベル値と第４信号Ｓｐ－のレベル値との間に差異はなく、しかも、この場合、第２比較回路１２１における電流はほぼ０であり、データ受信回路１００全体の消費電力を低減するのに役に立つ。

【0049】

いくつかの実施例では、図３～図５を参照すると、第１比較回路１１１は、第１電流源１１１１、第１比較ユニット１１１２及び第１リセットユニット１１１３を備えることができ、第１電流源１１１１は、電源ノードＶｃｃと第５ノードｎｅｔ５との間に接続され、第１サンプリングクロック信号ｃｌｋＮ１に応答して第５ノードｎｅｔ５に電流を提供するように構成され、第１比較ユニット１１１２は、第１ノードｎｅｔ１、第２ノードｎｅｔ２及び第５ノードｎｅｔ５を接続し、データ信号ＤＱ及び第１参照信号ＶＲ＋を受信し、第１電流源１１１１が第５ノードｎｅｔ５に電流を提供するときに第１比較を実行して、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力するように構成され、第１リセットユニット１１１３は、第１ノードｎｅｔ１及び第２ノードｎｅｔ２を接続し、第１サンプリングクロック信号ｃｌｋＮ１に応答して第１ノードｎｅｔ１及び第２ノードｎｅｔ２をリセットするように構成される。

【0050】

第２比較回路１２１は、第２電流源１２１１、第２比較ユニット１２１２及び第２リセットユニット１２１３を備えることができ、第２電流源１２１１は、電源ノードＶｃｃと第６ノードｎｅｔ６との間に接続され、第２サンプリングクロック信号ｃｌｋＮ２に応答して第６ノードｎｅｔ６に電流を提供するように構成され、第２比較ユニット１２１２は、第３ノードｎｅｔ３、第４ノードｎｅｔ４及び第６ノードｎｅｔ６を接続し、データ信号ＤＱ及び第２参照信号ＶＲ－を受信し、第２電流源１２１１が第６ノードｎｅｔ６に電流を提供するときに、第２比較を実行して、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力するように構成され、第２リセットユニット１２１３は、第３ノードｎｅｔ３と第４ノードｎｅｔ４との間に接続され、第２サンプリングクロック信号ｃｌｋＮ２に応答して第３ノードｎｅｔ３及び第４ノードｎｅｔ４をリセットするように構成される。

【0051】

理解できることとして、第１比較ユニット１１１２は、データ信号ＤＱと第１参照信号ＶＲ＋との間の電圧差に基づいて、第１ノードｎｅｔ１に提供される電流と第２ノードｎｅｔ２に提供される電流との差を制御して、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力することができ、第２比較ユニット１２１２は、データ信号ＤＱと第２参照信号ＶＲ－との間の電圧差に基づいて、第３ノードｎｅｔ３に提供される電流と第４ノードｎｅｔ４に提供される電流との差を制御して、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力することができる。更に、データ受信回路１００がデータ信号ＤＱ、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－の受信、及び第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの出力を１回完了した後、第１リセットユニット１１１３を介して第１ノードｎｅｔ１及び第２ノードｎｅｔ２のレベル値を初期値に復元し、第２リセットユニット１２１３を介して第３ノードｎｅｔ３及び第４ノードｎｅｔ４のレベル値を初期値に復元することができ、これによって、後続のデータ受信回路１００は次のデータ受信及び処理を容易に実行する。

【0052】

いくつかの実施例では、第１電流源１１１１の回路構造と第２電流源１２１１の回路構造は同じであり、第１比較ユニット１１１２の回路構造と第２比較ユニット１２１２の回路構造は同じである。このようにして、第１比較回路１１１によって出力された第１信号対と第２比較回路１２１によって出力された第２信号対との差異を主に、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－によって影響させるのに有益であり、更に、データ受信回路１００が第１参照信号ＶＲ＋及び第２参照信号ＶＲ－に基づいて、受信されたデータ信号ＤＱの符号間干渉のデータ受信回路１００への影響を低減して、第２増幅モジュール１０２によって出力される第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの正確性を更に向上させるのに役に立つ。

【0053】

いくつかの実施例では、図５を参照すると、第１電流源１１１１は、第１ＰＭＯＳトランジスタＭＰ１を備えることができ、第１ＰＭＯＳトランジスタＭＰ１は、電源ノードＶｃｃと第５ノードｎｅｔ５との間に接続され、第１ＰＭＯＳトランジスタＭＰ１のグリッド電極は第１サンプリングクロック信号ｃｌｋＮ１を受信し、第２電流源１２１１は、第２ＰＭＯＳトランジスタＭＰ２を備えることができ、電源ノードＶｃｃと第６ノードｎｅｔ６との間に接続され、第２ＰＭＯＳトランジスタＭＰ２のグリッド電極は第２サンプリングクロック信号ｃｌｋＮ２を受信する。

【0054】

このようにして、第１サンプリングクロック信号ｃｌｋＮ１がローレベルである場合、第１ＰＭＯＳトランジスタＭＰ１のグリッド電極は第１サンプリングクロック信号ｃｌｋＮ１を受信して、導通を行い、第５ノードｎｅｔ５に電流を提供することで、第１比較ユニット１１１２を動作状態にし、つまり、受信されたデータ信号ＤＱ及び第１参照信号ＶＲ＋に対して第１比較を実行し、第２サンプリングクロック信号ｃｌｋＮ２がローレベルである場合、第２ＰＭＯＳトランジスタＭＰ２のグリッド電極は第２サンプリングクロック信号ｃｌｋＮ２を受信して、導通を行い、第６ノードｎｅｔ６に電流を提供することで、第２比較ユニット１２１２を動作状態にし、受信されたデータ信号ＤＱ及び第２参照信号ＶＲ－に対して第２比較を実行する。

【0055】

１つの例では、第１サンプリングクロック信号ｃｌｋＮ１の位相はオリジナルのサンプリングクロック信号ｃｌｋの位相と逆であり、符号間干渉によるデータ受信回路への影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第２サンプリングクロック信号ｃｌｋＮ２の位相もオリジナルのサンプリングクロック信号ｃｌｋの位相と逆であり、この場合、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２が同時に導通するように、第１サンプリングクロック信号ｃｌｋＮ１の位相と第２サンプリングクロック信号ｃｌｋＮ２の位相は同期されて、第１比較ユニット１１１２に第１比較を実行させ、第２比較ユニット１２１２に第２比較を実行させ、第１増幅モジュール１０１によって出力された第１信号対及び第２信号対は両方とも有効であり、つまり、第１信号対及び第２信号対における信号のレベル値の間に差異があり、後続で、第２増幅モジュール１０２は、変化したフィードバック信号ｆｂに基づいて、第１信号対又は第２信号対のうちの１つを選択的に受信して、受信されたデータ信号ＤＱの符号間干渉のデータ受信回路１００への影響を低減することができる。更に、データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第２サンプリングクロック信号ｃｌｋＮ２はロジックハイレベル信号であり、第２ＰＭＯＳトランジスタＭＰ２が常に切断されているため、第２比較ユニット１２１２における電流はほぼ０であり、これによって、データ受信回路１００の消費電力を低減する。また、このときの第２比較ユニット１２１２は第２比較を実行することができず、有効な第２信号対を出力することができない。この場合、第１サンプリングクロック信号ｃｌｋＮ１はクロック信号であり、第１ＰＭＯＳトランジスタＭＰ１は、当該クロック信号の立ち下がりエッジに基づいて導通され、これによって、第１比較ユニット１１１２に第１比較を実行させ、データ受信回路１００全体が正常に動作するように、有効な第１信号対を出力する。

【0056】

いくつかの実施例では、図５を引き続き参照すると、第１比較ユニット１１１２は、第３ＰＭＯＳトランジスタＭＰ３及び第４ＰＭＯＳトランジスタＭＰ４を備えることができ、第３ＰＭＯＳトランジスタＭＰ３は、第１ノードｎｅｔ１と第５ノードｎｅｔ５との間に接続され、第３ＰＭＯＳトランジスタＭＰ３のグリッド電極はデータ信号ＤＱを受信し、第４ＰＭＯＳトランジスタＭＰ４は、第２ノードｎｅｔ２と第５ノードｎｅｔ５との間に接続され、第４ＰＭＯＳトランジスタＭＰ４のグリッド電極は第１参照信号ＶＲ＋を受信し、第２比較ユニット１２１２は、第５ＰＭＯＳトランジスタＭＰ５及び第６ＰＭＯＳトランジスタＭＰ６を備えることができ、第５ＰＭＯＳトランジスタＭＰ５は、第３ノードｎｅｔ３と第６ノードｎｅｔ６との間に接続され、第５ＰＭＯＳトランジスタＭＰ５のグリッド電極はデータ信号ＤＱを受信し、第６ＰＭＯＳトランジスタＭＰ６は、第４ノードｎｅｔ４と第６ノードｎｅｔ６との間に接続され、第６ＰＭＯＳトランジスタＭＰ６のグリッド電極は第２参照信号ＶＲ－を受信する。

【0057】

説明すべきこととして、第１比較ユニット１１１２において、データ信号ＤＱ及び第１参照信号ＶＲ＋のレベル値の変化は同期しないため、データ信号ＤＱを受信する第３ＰＭＯＳトランジスタＭＰ３の導通時点は第１参照信号ＶＲ＋を受信する第４ＰＭＯＳトランジスタＭＰ４の導通時点とは異なり、同一時点で、第３ＰＭＯＳトランジスタＭＰ３の導通度合いは第４ＰＭＯＳトランジスタＭＰ４の導通度合いと異なる。理解できることとして、第３ＰＭＯＳトランジスタＭＰ３の導通度合いが第４ＰＭＯＳトランジスタＭＰ４の導通度合いと異なることによって、第５ノードｎｅｔ５における電流に対する第３ＰＭＯＳトランジスタＭＰ３と第４ＰＭＯＳトランジスタＭＰ４の分流能力も異なるため、第１ノードｎｅｔ１の電圧と第２ノードｎｅｔ２の電圧は異なり、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を、信号レベル値の差異が比較的に大きい第１信号対として出力するのに役に立つ。

【0058】

第２比較ユニット１２１２において、データ信号ＤＱ及び第２参照信号ＶＲ－のレベル値の変化は同期しないため、データ信号ＤＱを受信する第５ＰＭＯＳトランジスタＭＰ５の導通時点は第２参照信号ＶＲ－を受信する第６ＰＭＯＳトランジスタＭＰ６の導通時点とは異なり、同一時点で、第５ＰＭＯＳトランジスタＭＰ５の導通度合いは第６ＰＭＯＳトランジスタＭＰ６の導通度合いと異なる。理解できることとして、第５ＰＭＯＳトランジスタＭＰ５の導通度合いが第６ＰＭＯＳトランジスタＭＰ６の導通度合いと異なることによって、第６ノードｎｅｔ６に対する第５ＰＭＯＳトランジスタＭＰ５と第６ＰＭＯＳトランジスタＭＰ６の分流能力も異なるため、第３ノードｎｅｔ３の電圧と第４ノードｎｅｔ４の電圧は異なり、第３信号Ｓｎ－及び第４信号Ｓｐ－を、信号レベル値の差異が比較的に大きい第２信号対として出力するのに役に立つ。

【0059】

１つの例では、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より低い場合、第３ＰＭＯＳトランジスタＭＰ３の導通度合いは第４ＰＭＯＳトランジスタＭＰ４の導通度合いより大きいため、第５ノードｎｅｔ５における電流は第３ＰＭＯＳトランジスタＭＰ３が所在する経路により多く流れ、第１ノードｎｅｔ１における電流が第２ノードｎｅｔ２における電流より大きくなり、これにより、第１ノードｎｅｔ１によって出力された第１信号Ｓｎ＋のレベル値は高く、第２ノードｎｅｔ２によって出力された第２信号Ｓｐ＋のレベル値は低い。データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値より低い場合、第５ＰＭＯＳトランジスタＭＰ５の導通度合いは第６ＰＭＯＳトランジスタＭＰ６の導通度合いより大きく、第６ノードｎｅｔ６における電流は第５ＰＭＯＳトランジスタＭＰ５が所在する経路により多く流れ、第３ノードｎｅｔ３における電流が第４ノードｎｅｔ４における電流より大きくなり、これにより、第３ノードｎｅｔ３によって出力された第３信号Ｓｎ－のレベル値は高く、第４ノードｎｅｔ４によって出力された第４信号Ｓｐ－のレベル値は低い。

【0060】

同様に、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より高い場合、第３ＰＭＯＳトランジスタＭＰ３の導通度合いは第４ＰＭＯＳトランジスタＭＰ４の導通度合いより小さく、第１ノードｎｅｔ１によって出力された第１信号Ｓｎ＋のレベル値は低く、第２ノードｎｅｔ２によって出力された第２信号Ｓｐ＋のレベル値は高い。データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値より高い場合、第５ＰＭＯＳトランジスタＭＰ５の導通度合いは第６ＰＭＯＳトランジスタＭＰ６の導通度合いより小さく、第３ノードｎｅｔ３によって出力された第３信号Ｓｎ－のレベル値は低く、第４ノードｎｅｔ４によって出力された第４信号Ｓｐ－のレベル値は高い。

【0061】

いくつかの実施例では、図５を引き続き参照すると、第１リセットユニット１１１３は、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２を備えることができ、第１ＮＭＯＳトランジスタＭＮ１は、第１ノードｎｅｔ１と接地端子との間に接続され、第１ＮＭＯＳトランジスタＭＮ１のグリッド電極は第１サンプリングクロック信号ｃｌｋＮ１を受信し、第２ＮＭＯＳトランジスタＭＮ２は、第２ノードｎｅｔ２と接地端子との間に接続され、第２ＮＭＯＳトランジスタＭＮ２のグリッド電極は第１サンプリングクロック信号ｃｌｋＮ１を受信し、第２リセットユニット１２１３は、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４を備えることができ、第３ＮＭＯＳトランジスタＭＮ３は、第３ノードｎｅｔ３と接地端子との間に接続され、第３ＮＭＯＳトランジスタＭＮ３のグリッド電極は第２サンプリングクロック信号ｃｌｋＮ２を受信し、第４ＮＭＯＳトランジスタＭＮ４は、第４ノードｎｅｔ４と接地端子との間に接続され、第４ＮＭＯＳトランジスタＭＮ４のグリッド電極は第２サンプリングクロック信号ｃｌｋＮ２を受信する。

【0062】

１つの例では、第１サンプリングクロック信号ｃｌｋＮ１の位相はオリジナルのサンプリングクロック信号ｃｌｋの位相と逆であり、符号間干渉によるデータ受信回路への影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第２サンプリングクロック信号ｃｌｋＮ２の位相もオリジナルのサンプリングクロック信号ｃｌｋの位相と逆であり、この場合、第１サンプリングクロック信号ｃｌｋＮ１の位相と第２サンプリングクロック信号ｃｌｋＮ２の位相は同期される。第１サンプリングクロック信号ｃｌｋＮ１及び第２サンプリングクロック信号ｃｌｋＮ２が両方ともローレベルである場合、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２は両方とも導通され、この場合、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４は全て切断され、これにより、第１増幅モジュール１０１によって出力された第１信号対及び第２信号対が両方とも有効であることを保証し、同時に、第１比較ユニット１１１２の増幅利得を増加させるために、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２は、第１比較ユニット１１１２の負荷として使用されてもよく、第２比較ユニット１２１２の増幅利得を増加させるために、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４は、第２比較ユニット１２１２の負荷として使用されてもよい。第１サンプリングクロック信号ｃｌｋＮ１及び第２サンプリングクロック信号ｃｌｋＮ２が両方ともハイレベルである場合、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２は両方とも切断され、第１比較ユニット１１１２及び第２比較ユニット１２１２に電流が流れず、この場合、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４は全て導通され、これにより、第１ノードｎｅｔ１の電圧、第２ノードｎｅｔ２の電圧、第３ノードｎｅｔ３の電圧及び第４ノードｎｅｔ４の電圧をプルダウンし、第１ノードｎｅｔ１、第２ノードｎｅｔ２、第３ノードｎｅｔ３及び第４ノードｎｅｔ４のリセットを実現し、これによって、後続でデータ受信回路１００における次のデータの受信及び処理を容易に実行する。

【0063】

更に、データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第２サンプリングクロック信号ｃｌｋＮ２はロジックハイレベル信号であり、第２ＰＭＯＳトランジスタＭＰ２は常に切断され、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４は両方とも導通され、第３ノードｎｅｔ３と接地端子との間の接続経路をプルダウンし、第４ノードｎｅｔ４と接地端子との間の接続経路を導通し、第３ノードｎｅｔ３及び第４ノードｎｅｔ４のリセットを実現し、この場合、第２比較ユニット１２１２における電流はほぼ０であり、データ受信回路１００の消費電力を低減するのに役に立つ。この時に、第１サンプリングクロック信号ｃｌｋＮ１がローレベルである場合、第１ＰＭＯＳトランジスタＭＰ１は導通され、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２は両方とも切断され、それによって、第１比較回路１１１が第１比較を実行して有効な第１信号対を出力することを保証し、後続で第２増幅モジュール１０２に第１信号対を固定的に受信させ、或いは、第１サンプリングクロック信号ｃｌｋＮ１がハイレベルである場合、第１ＰＭＯＳトランジスタＭＰ１は切断され、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２は両方とも導通され、それによって、第１ノードｎｅｔ１の電圧及び第２ノードｎｅｔ２の電圧をプルダウンし、第１ノードｎｅｔ１及び第２ノードｎｅｔ２のリセットを実現し、これによって、後続でデータ受信回路１００における次のデータ受信及び処理を容易に実行する。

【0064】

いくつかの実施例では、図５を引き続き参照すると、クロック生成回路１３１は、第１ＮＡＮＤゲート回路１３１１を備えることができ、第１ＮＡＮＤゲート回路１３１１は、一方の入力端子がオリジナルのサンプリングクロック信号ｃｌｋを受信し、他方の入力端子が電源ノードＶｃｃに接続され、出力端子が第１サンプリングクロック信号ｃｌｋＮ１を出力する。

【0065】

理解できることとして、第１ＮＡＮＤゲート回路１３１１の一方の入力端子は電源ノードＶｃｃに接続されているため、当該入力端子はハイレベルを受信する。この場合、第１ＮＡＮＤゲート回路１３１１の他方の入力端子によって受信されるオリジナルのサンプリングクロック信号ｃｌｋがハイレベルである場合、第１サンプリングクロック信号ｃｌｋＮ１はローレベルであり、第１ＮＡＮＤゲート回路１３１１の他方の入力端子によって受信されるオリジナルのサンプリングクロック信号ｃｌｋがローレベルである場合、第１サンプリングクロック信号ｃｌｋＮ１はハイレベルである。このようにして、第１サンプリングクロック信号ｃｌｋＮ１の位相はオリジナルのサンプリングクロック信号ｃｌｋの位相と逆となり、したがって、符号間干渉によるデータ受信回路への影響を低減する必要がある場合、第１サンプリングクロック信号ｃｌｋＮ１の位相と第２サンプリングクロック信号ｃｌｋＮ２の位相を同期させることで、第１増幅モジュール１０１は第１比較及び第２比較を同時に実行することができる。

【0066】

いくつかの実施例では、図５を引き続き参照すると、クロック生成回路１３１は、第２ＮＡＮＤゲート回路１３１２を備えることができ、第２ＮＡＮＤゲート回路１３１２は、一方の入力端子がオリジナルのサンプリングクロック信号ｃｌｋを受信し、他方の入力端子がイネーブル信号ＥｎＤｆｅを受信し、出力端子が第２サンプリングクロック信号ｃｌｋＮ２を出力する。

【0067】

説明すべきこととして、１つの例では、イネーブル信号ＥｎＤｆｅの第１レベル値期間とは、イネーブル信号ＥｎＤｆｅがロジックレベル１であると第２ＮＡＮＤゲート回路１３１２に判断させるレベル値範囲（即ち、ハイレベル）を指し、イネーブル信号ＥｎＤｆｅの第２レベル値期間とは、イネーブル信号ＥｎＤｆｅがロジックレベル０であると第２ＮＡＮＤゲート回路１３１２に判断させるレベル値範囲（即ち、ローレベル）を指す。

【0068】

理解できることとして、第１サンプリングクロック信号ｃｌｋＮ１の位相はオリジナルのサンプリングクロック信号ｃｌｋの位相と逆であり、符号間干渉によるデータ受信回路への影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅはハイレベルである。オリジナルのサンプリングクロック信号ｃｌｋがハイレベルである場合、第２ＮＡＮＤゲート回路１３１２の２つの入力端子は両方とも、ハイレベルを受信することにより、出力端子によって出力される第２サンプリングクロック信号ｃｌｋＮ２をローレベルにし、この場合、第１サンプリングクロック信号ｃｌｋＮ１もローレベルであるため、第１増幅モジュール１０１は第１比較及び第２比較を同時に実行することができ、後続の第２増幅モジュール１０２は、変化したフィードバック信号ｆｂに基づいて、第１信号対又は第２信号対のうちの１つを選択的に受信して、受信されたデータ信号ＤＱの符号間干渉からデータ受信回路１００への影響を低減する。オリジナルのサンプリングクロック信号ｃｌｋがローレベルである場合、第２ＮＡＮＤゲート回路１３１２によって出力される第２サンプリングクロック信号ｃｌｋＮ２はハイレベルであり、この場合、第１サンプリングクロック信号ｃｌｋＮ１もハイレベルであるため、このときの第１比較ユニット１１１２及びイ第２比較ユニット１２１２は両方とも、非動作状態にあり、第１リセットユニット１１１３を介して第１ノードｎｅｔ１及び第２ノードｎｅｔ２のレベル値を初期値に復元し、第２リセットユニット１２１３を介して第３ノードｎｅｔ３及び第４ノードｎｅｔ４のレベル値を初期値に復元することができ、これによって、後続のデータ受信回路１００は次のデータ受信及び処理を容易に実行する。

【0069】

データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅはローレベルであり、この場合、オリジナルのサンプリングクロック信号ｃｌｋがハイレベルであるかそれともローレベルであるかに関係なく、第２ＮＡＮＤゲート回路１３１２によって出力される第２サンプリングクロック信号ｃｌｋＮ２はハイレベルであり、したがって、第１サンプリングクロック信号ｃｌｋＮ１がハイレベルであるかそれともローレベルであるかに関係なく、つまり、第１比較ユニット１１１２が第１比較を実行するかどうかに関係なく、第２比較回路１２１の第３ノードｎｅｔ３と接地端子との間の接続経路及び第４ノードｎｅｔ４と接地端子との間の接続経路は両方とも導通され、これにより、この場合の第２比較回路１２１が第３ノードｎｅｔ３及び第４ノードｎｅｔ４によってそれぞれ出力される第３信号Ｓｎ－及び第４信号Ｓｐ－をロジックローレベル信号にし、第３信号Ｓｎ－のレベル値と第４信号Ｓｐ－のレベル値とは差異がない。

【0070】

説明すべきこととして、図５では、第１ＮＡＮＤゲート回路１３１１及び第２ＮＡＮＤゲート回路１３１２がいずれも１つだけのＮＡＮＤゲートを含むことを例示しているが、実際の応用では、第１ＮＡＮＤゲート回路１３１１及び第２ＮＡＮＤゲート回路１３１２の具体的な構造は限定されず、ＮＡＮＤゲートロジックを実現できる全ての回路は、第１ＮＡＮＤゲート回路１３１１及び第２ＮＡＮＤゲート回路１３１２であり得る。

【0071】

いくつかの実施例では、図４を参照すると、第２増幅モジュール１０２は、決定等化イネーブルユニット１５２、第１入力ユニット１１２、第２入力ユニット１２２及びラッチユニット１３２を備えることができ、決定等化イネーブルユニット１５２は、フィードバック信号ｆｂ（図１を参照）及びイネーブル信号ＥｎＤｆｅを受信するように構成され、第１入力ユニット１１２は、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続され、決定等化イネーブルユニット１５２に接続され、決定等化イネーブルユニット１５２の制御により導通されることによって第１信号対を受信し、第３比較を実行して、前記第３比較の結果として第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号をそれぞれ提供するように構成され、第２入力ユニット１２２は、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続され、決定等化イネーブルユニット１５２に接続され、決定等化イネーブルユニット１５２の制御により導通されることによって第２信号対を受信し、第４比較を実行して、第４比較の結果として第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号をそれぞれ提供するように構成され、ここで、第１入力ユニット１１２と第２入力ユニット１２２は、決定等化イネーブルユニット１５２の制御により、一方だけ選択的に導通され、ラッチユニット１３２は、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続され、第７ノードｎｅｔ７の信号及び第８ノードｎｅｔ８の信号を増幅してラッチし、第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０を介して第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮをそれぞれ出力するように構成される。

【0072】

理解できることとして、符号間干渉によるデータ受信回路への影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第１増幅モジュール１０１によって出力された第１信号対及び第２信号対は両方とも有効であり、第１入力ユニット１１２及び第２入力ユニット１２２は決定等化イネーブルユニット１５２によって制御され、この場合、導通される入力ユニットは、受信された信号対のうちの信号レベル値の差異がより大きい方の信号対であり、これによって、第２増幅モジュール１０２は、第１信号対及び第２信号対のうちのレベル値の差異がより大きい方を受信し、これにより、第２増幅モジュール１０２によって出力された第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの正確性を向上させるのに役に立つ。データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第１入力ユニット１１２及び第２入力ユニット１２２は決定等化イネーブルユニット１５２によって制御されず、第１入力ユニット１１２は、受信される第１信号対の制御により導通又は切断され、第２入力ユニット１２２は、受信される第２信号対の制御により導通又は切断される。

【0073】

更に、決定等化イネーブルユニット１５２は第２増幅モジュール１０２に集積され、これは、データ受信回路１００全体のレイアウト面積を更に削減するのに役に立つ。

【0074】

ここで、ラッチユニット１３２は、第７ノードｎｅｔ７の信号及び第８ノードｎｅｔ８の信号に基づいて第１出力ノードｎｅｔ９にハイレベル信号を出力し、第２出力ノードｎｅｔ１０にローレベル信号を出力し、又は第１出力ノードｎｅｔ９にローレベル信号を出力し、第２出力ノードｎｅｔ１０にハイレベル信号を出力するように構成される。

【0075】

いくつかの実施例では、図４を引き続き参照すると、フィードバック信号ｆｂ（図１を参照）は、差動の第１フィードバック信号ｆｂｐ及び第２フィードバック信号ｆｂｎを含み得、決定等化イネーブルユニット１５２は、第１イネーブルユニット１５２１及び第２イネーブルユニット１５２２を備えることができ、第１イネーブルユニット１５２１は、接地端子と第１入力ユニット１１２との間、及び接地端子と第２入力ユニット１２２の間に接続され、イネーブル信号ＥｎＤｆｅ、第１フィードバック信号ｆｂｐ及び第２フィードバック信号ｆｂｎを受信することによって、第１入力ユニット１１２又は第２入力ユニット１２２のうちの１つが接地端子と接続するように制御するように構成され、第２イネーブルユニット１５２２は、接地端子と第１入力ユニット１１２との間、及び接地端子と第２入力ユニット１２２との間に接続され、相補イネーブル信号ＥｎＤｆｅＮを受信することによって、第１入力ユニット１１２が接地端子と接続するように制御するように構成され、ここで、相補イネーブル信号ＥｎＤｆｅＮのレベルはイネーブル信号ＥｎＤｆｅのレベルとは逆であり、ここで、第１イネーブルユニット１５２１と第２イネーブルユニット１５２２は一方だけ選択的に導通される。

【0076】

説明すべきこととして、相補イネーブル信号ＥｎＤｆｅＮのレベルがイネーブル信号ＥｎＤｆｅのレベルとは逆であることは、相補イネーブル信号ＥｎＤｆｅＮとイネーブル信号ＥｎＤｆｅのうちの一方がハイレベルである場合、他方がローレベルであることを意味する。

【0077】

理解できることとして、符号間干渉によるデータ受信回路への影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、相補イネーブル信号ＥｎＤｆｅＮは第２レベル値期間にあり、この場合、第１イネーブルユニット１５２１は、第１フィードバック信号ｆｂｐ及び第２フィードバック信号ｆｂｎのうちの１つに基づいて第１入力ユニット１１２又は第２入力ユニット１２２を導通し、これによって、第２増幅モジュール１０２は、第１信号対及び第２信号対のうちレベル値の差異がより大きい方を受信し、この場合、第２イネーブルユニット１５２２は切断される。データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、相補イネーブル信号ＥｎＤｆｅＮは第１レベル値期間にあり、第２イネーブルユニット１５２２は導通され、それによって、第１入力ユニット１１２が第１信号対の制御により導通又は切断される。この場合、第２比較回路１２１によって出力された第３信号Ｓｎ－及び第４信号Ｓｐ－は両方ともロジックローレベル信号であり、これにより、第３信号Ｓｎ－及び第４信号Ｓｐ－を受信する第２入力ユニット１２２が切断され、この場合、第１イネーブルユニット１５２１も切断され、データ受信回路１００の消費電力を更に低減するのに役に立つ。

【0078】

説明すべきこととして、１つの例では、相補イネーブル信号ＥｎＤｆｅＮの第１レベル値期間とは、相補イネーブル信号ＥｎＤｆｅＮがロジックレベル１であると第２イネーブルユニット１５２２に判断させるレベル値範囲（即ち、ハイレベル）を指し、相補イネーブル信号ＥｎＤｆｅＮの第２レベル値期間とは、相補イネーブル信号ＥｎＤｆｅＮがロジックレベル０であると第２イネーブルユニット１５２２に判断させるレベル値範囲（即ち、ローレベル）を指す。更に、決定等化イネーブルユニット１５２は、受信されたイネーブル信号ＥｎＤｆｅに基づいて相補イネーブル信号ＥｎＤｆｅＮを自身に提供することができ、実際の応用では、相補イネーブル信号ＥｎＤｆｅＮは、他のモジュールによって決定等化イネーブルユニット１５２に提供されてもよい。

【0079】

いくつかの実施例では、図６を参照すると、第１入力ユニット１１２は、第５ＮＭＯＳトランジスタＭＮ５及び第６ＮＭＯＳトランジスタＭＮ６を備えることができ、第５ＮＭＯＳトランジスタＭＮ５のドレイン電極は第７ノードｎｅｔ７に接続され、ソース電極は第１イネーブルユニット１５２１及び第２イネーブルユニット１５２２に接続され、グリッド電極は第１信号Ｓｎ＋を受信し、第６ＮＭＯＳトランジスタＭＮ６は、ドレイン電極は第８ノードｎｅｔ８に接続され、ソース電極は第１イネーブルユニット１５２１及び第２イネーブルユニット１５２２に接続され、グリッド電極は第２信号Ｓｐ＋を受信し、第２入力ユニット１２２は、第７ＮＭＯＳトランジスタＭＮ７及び第８ＮＭＯＳトランジスタＭＮ８を備えることができ、第７ＮＭＯＳトランジスタＭＮ７のドレイン電極は第７ノードｎｅｔ７に接続され、ソース電極は第１イネーブルユニット１５２１及び第２イネーブルユニット１５２２に接続され、グリッド電極は第３信号Ｓｎ－を受信し、第８ＮＭＯＳトランジスタＭＮ８のドレイン電極は第８ノードｎｅｔ８に接続され、ソース電極は第１イネーブルユニット１５２１及び第２イネーブルユニット１５２２に接続され、グリッド電極は第４信号Ｓｐ－を受信する。

【0080】

１つの例では、第１入力ユニット１１２が決定等化イネーブルユニット１５２の制御により導通されるときに、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より高い場合、第１信号Ｓｎ＋のレベル値は低く、第２信号Ｓｐ＋のレベル値は高く、第５ＮＭＯＳトランジスタＭＮ５のグリッド電極は第１信号Ｓｎ＋を受信し、第６ＮＭＯＳトランジスタＭＮ６のグリッド電極は第２信号Ｓｐ＋を受信し、第６ＮＭＯＳトランジスタＭＮ６の導通度合いは第５ＮＭＯＳトランジスタＭＮ５の導通度合いより大きく、これにより、第８ノードｎｅｔ８の電圧は第７ノードｎｅｔ７の電圧より小さい。同様に、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より小さい場合、第１信号Ｓｎ＋のレベル値は高く、第２信号Ｓｐ＋のレベル値は低く、第５ＮＭＯＳトランジスタＭＮ５の導通度合いは第６ＮＭＯＳトランジスタＭＮ６の導通度合いより大きく、これにより、第７ノードｎｅｔ７の電圧は第８ノードｎｅｔ８の電圧より小さい。

【0081】

別の例では、第２入力ユニット１２２が決定等化イネーブルユニット１５２の制御により導通されるときに、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値より高い場合、第３信号Ｓｎ－のレベル値は低く、第４信号Ｓｐ－のレベル値は高く、第７ＮＭＯＳトランジスタＭＮ７のグリッド電極は第３信号Ｓｎ－を受信し、第８ＮＭＯＳトランジスタＭＮ８のグリッド電極は第４信号Ｓｐ－を受信し、第８ＮＭＯＳトランジスタＭＮ８の導通度合いは第７ＮＭＯＳトランジスタＭＮ７の導通度合いより大きく、これにより、第８ノードｎｅｔ８の電圧は第７ノードｎｅｔ７の電圧より小さい。同様に、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値より小さい場合、第３信号Ｓｎ－のレベル値は高く、第４信号Ｓｐ－のレベル値は低く、第７ＮＭＯＳトランジスタＭＮ７の導通度合いは第８ＮＭＯＳトランジスタＭＮ８の導通度合いより大きく、これにより、第７ノードｎｅｔ７の電圧は第８ノードｎｅｔ８の電圧より小さい。

【0082】

いくつかの実施例では、図６を引き続き参照すると、第１イネーブルユニット１５２１は、第９ＮＭＯＳトランジスタＭＮ９、第１０ＮＭＯＳトランジスタＭＮ１０、第１１ＮＭＯＳトランジスタＭＮ１１及び第１２ＮＭＯＳトランジスタＭＮ１２を備えることができ、第９ＮＭＯＳトランジスタＭＮ９のドレイン電極は第５ＮＭＯＳトランジスタＭＮ５のソース電極及び第６ＮＭＯＳトランジスタＭＮ６のソース電極に接続され、第９ＮＭＯＳトランジスタＭＮ９のソース電極は第１０ＮＭＯＳトランジスタＭＮ１０のドレイン電極に接続され、第９ＮＭＯＳトランジスタＭＮ９のグリッド電極は第１フィードバック信号ｆｂｐを受信し、第１０ＮＭＯＳトランジスタＭＮ１０のグリッド電極はイネーブル信号ＥｎＤｆｅを受信し、第１０ＮＭＯＳトランジスタＭＮ１０のソース電極は接地端子に接続され、第１１ＮＭＯＳトランジスタＭＮ１１のドレイン電極は第７ＮＭＯＳトランジスタＭＮ７のソース電極及び第８ＮＭＯＳトランジスタＭＮ８のソース電極に接続され、第１１ＮＭＯＳトランジスタＭＮ１１のソース電極は第１２ＮＭＯＳトランジスタＭＮ１２のドレイン電極に接続され、第１１ＮＭＯＳトランジスタＭＮ１１のグリッド電極は第２フィードバック信号ｆｂｎを受信し、第１２ＮＭＯＳトランジスタＭＮ１２のグリッド電極はイネーブル信号ＥｎＤｆｅを受信し、第１２ＮＭＯＳトランジスタＭＮ１２のソース電極は接地端子に接続される。

【0083】

説明すべきこととして、第１イネーブルユニット１５２１が第１入力ユニット１１２を接地端子と接続するように制御することは、接地端子と間接的に接続するように、第１イネーブルユニット１５２１がイネーブル信号ＥｎＤｆｅ及び第１フィードバック信号ｆｂｐに基づいて第９ＮＭＯＳトランジスタＭＮ９及び第１０ＮＭＯＳトランジスタＭＮ１０の導通を制御することによって、第１入力ユニット１１２が第１信号対を受信して導通できることを意味し、第１イネーブルユニット１５２１が第２入力ユニット１２２を接地端子と接続するように制御することは、第１イネーブルユニット１５２１がイネーブル信号ＥｎＤｆｅ及び第２フィードバック信号ｆｂｎに基づいて第１１ＮＭＯＳトランジスタＭＮ１１及び第１２ＮＭＯＳトランジスタＭＮ１２の導通を制御することによって、第２入力ユニット１２２が第２信号対を受信して導通でき、これにより、接地端子と間接的に接続することを意味する。

【0084】

いくつかの実施例では、図６を引き続き参照すると、第２イネーブルユニット１５２２は、第１３ＮＭＯＳトランジスタＭＮ１３及び第１４ＮＭＯＳトランジスタＭＮ１４を備えることができ、第１３ＮＭＯＳトランジスタＭＮ１３は、ドレイン電極が第５ＮＭＯＳトランジスタＭＮ５のソース電極及び第６ＮＭＯＳトランジスタＭＮ６のソース電極に接続され、ソース電極が接地端子に接続され、グリッド電極が相補イネーブル信号ＥｎＤｆｅＮを受信し、第１４ＮＭＯＳトランジスタＭＮ１４は、ドレイン電極が第７ＮＭＯＳトランジスタＭＮ７のソース電極及び第８ＮＭＯＳトランジスタＭＮ８のソース電極に接続され、ソース電極が接地端子に接続され、グリッド電極が相補イネーブル信号ＥｎＤｆｅＮを受信する。

【0085】

説明すべきこととして、複数のデータ受信回路１００が多段接続された場合、フィードバック信号ｆｂが以前に受信されたデータに基づいて得られたものであることは、前段のデータ受信回路１００によって出力された第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮが次段のデータ受信回路１００のフィードバック信号ｆｂとして使用され、最終段のデータ受信回路１００によって出力された第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮが初段のデータ受信回路１００のフィードバック信号ｆｂとして使用されることを意味する。具体的には、前段のデータ受信回路１００の第１出力ノードｎｅｔ９によって出力された第１出力信号Ｖｏｕｔは次段のデータ受信回路１００の第１フィードバック信号ｆｂｐとして使用され、前段のデータ受信回路１００の第２出力ノードｎｅｔ１０によって出力された第２出力信号ＶｏｕｔＮは次段のデータ受信回路１００の第２フィードバック信号ｆｂｎとして使用され、最終段のデータ受信回路１００の第１出力ノードｎｅｔ９によって出力された第１出力信号Ｖｏｕｔは初段のデータ受信回路１００の第１フィードバック信号ｆｂｐとして使用され、最終段のデータ受信回路１００の第２出力ノードｎｅｔ１０によって出力された第２出力信号ＶｏｕｔＮは初段のデータ受信回路１００の第２フィードバック信号ｆｂｎとして使用される。

【0086】

理解できることとして、前段のデータ受信回路１００の第１出力ノードｎｅｔ９によって出力された第１出力信号Ｖｏｕｔがハイレベルであり、第２出力ノードｎｅｔ１０によって出力された第２出力信号ＶｏｕｔＮがローレベルである場合、次段のデータ受信回路１００によって受信される第１フィードバック信号ｆｂｐはハイレベルであり、第２フィードバック信号ｆｂｎはローレベルであり、この場合、第９ＮＭＯＳトランジスタＭＮ９は導通され、第１１ＮＭＯＳトランジスタＭＮ１１は切断される。符号間干渉によるデータ受信回路への影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅはロジックレベル１であり、相補イネーブル信号ＥｎＤｆｅＮはロジックレベル０であり、この場合、第１０ＮＭＯＳトランジスタＭＮ１０は導通され、これによって第１入力ユニット１１２を接地端子に接続させ、第３比較の結果として第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を提供し、この場合、第１３ＮＭＯＳトランジスタＭＮ１３及び第１４ＮＭＯＳトランジスタＭＮ１４は切断される。

【0087】

前段のデータ受信回路１００の第１出力ノードｎｅｔ９によって出力された第１出力信号Ｖｏｕｔがローレベルであり、第２出力ノードｎｅｔ１０によって出力された第２出力信号ＶｏｕｔＮがハイレベルである場合、次段のデータ受信回路１００によって受信される第１フィードバック信号ｆｂｐはローレベルであり、第２フィードバック信号ｆｂｎはハイレベルであり、この場合、第９ＮＭＯＳトランジスタＭＮ９は切断され、第１１ＮＭＯＳトランジスタＭＮ１１は導通される。符号間干渉によるデータ受信回路への影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅはロジックレベル１であり、相補イネーブル信号ＥｎＤｆｅＮはロジックレベル０であり、この場合、第１２ＮＭＯＳトランジスタＭＮ１２は導通され、これによって第２入力ユニット１２２を接地端子に接続させ、第４比較の結果として第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を提供し、この場合、第１３ＮＭＯＳトランジスタＭＮ１３及び第１４ＮＭＯＳトランジスタＭＮ１４は切断される。

【0088】

データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅはロジックレベル０であり、相補イネーブル信号ＥｎＤｆｅＮはロジックレベル１であり、第１０ＮＭＯＳトランジスタＭＮ１０及び第１２ＮＭＯＳトランジスタＭＮ１２は両方とも切断され、つまり、第１イネーブルユニット１５２１は切断され、第１３ＮＭＯＳトランジスタＭＮ１３及び第１４ＮＭＯＳトランジスタＭＮ１４は両方とも導通され、この場合、第１入力ユニット１１２は、受信された第１信号Ｓｎ＋及び第２信号Ｓｐ＋の制御により導通又は切断され、例えば、第１比較回路１１１が第１比較を実行して、差動信号として第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力する場合、第５ＮＭＯＳトランジスタＭＮ５及び第６ＮＭＯＳトランジスタＭＮ６は、受信された信号の異なるレベル値に応じて導通度合いが異なり、これによって、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの正確性を確保する。この場合、第２比較回路１２１によって出力された第３信号Ｓｎ－及び第４信号Ｓｐ－は両方ともロジックローレベル信号であり、これにより、第３信号Ｓｎ－を受信した第７ＮＭＯＳトランジスタＭＮ７及び第４信号Ｓｐ－を受信した第８ＮＭＯＳトランジスタＭＮ８を両方とも切断させ、データ受信回路１００の消費電力を更に低減するのに役に立つ。

【0089】

いくつかの実施例では、図６を引き続き参照すると、ラッチユニット１３２は、第１５ＮＭＯＳトランジスタＭＮ１５、第７ＰＭＯＳトランジスタＭＰ７、第１６ＮＭＯＳトランジスタＭＮ１６及び第８ＰＭＯＳトランジスタＭＰ８を備えることができ、第１５ＮＭＯＳトランジスタＭＮ１５のグリッド電極及び第７ＰＭＯＳトランジスタＭＰ７のグリッド電極は両方とも第２出力ノードｎｅｔ１０に接続され、第１５ＮＭＯＳトランジスタＭＮ１５のソース電極は第７ノードｎｅｔ７に接続され、第１５ＮＭＯＳトランジスタＭＮ１５のドレイン電極及び第７ＰＭＯＳトランジスタＭＰ７のドレイン電極は両方とも第１出力ノードｎｅｔ９に接続され、第７ＰＭＯＳトランジスタＭＰ７のソース電極は電源ノードＶｃｃに接続され、第１６ＮＭＯＳトランジスタＭＮ１６のグリッド電極及び第８ＰＭＯＳトランジスタＭＰ８のグリッド電極は両方とも第１出力ノードｎｅｔ９に接続され、第１６ＮＭＯＳトランジスタＭＮ１６のソース電極は第８ノードｎｅｔ８に接続され、第１６ＮＭＯＳトランジスタＭＮ１６のドレイン電極及び第８ＰＭＯＳトランジスタＭＰ８のドレイン電極は両方とも第２出力ノードｎｅｔ１０に接続され、第８ＰＭＯＳトランジスタＭＰ８のソース電極は電源ノードＶｃｃに接続される。

【0090】

１つの例では、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より高い場合、つまり、第８ノードｎｅｔ８の電圧が第７ノードｎｅｔ７の電圧より小さい場合、第１６ＮＭＯＳトランジスタＭＮ１６の導通度合いは第１５ＮＭＯＳトランジスタＭＮ１５の導通度合いより大きく、第２出力ノードｎｅｔ１０の電圧は第１出力ノードｎｅｔ９の電圧より小さく、この場合、第８ＰＭＯＳトランジスタＭＰ８の導通度合いは第７ＰＭＯＳトランジスタＭＰ７の導通度合いより小さく、ラッチユニット１３２は正帰還増幅になり、更に、第１出力ノードｎｅｔ９によって出力された第１出力信号Ｖｏｕｔをハイレベルにし、第２出力ノードｎｅｔ１０によって出力された第２出力信号ＶｏｕｔＮをローレベルにする。同様に、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より低い場合、つまり、第７ノードｎｅｔ７の電圧が第８ノードｎｅｔ８の電圧より小さい場合、第１出力ノードｎｅｔ９によって出力された第１出力信号Ｖｏｕｔはローレベルであり、第２出力ノードｎｅｔ１０によって出力された第２出力信号ＶｏｕｔＮはハイレベルである。いくつかの実施例では、図６を引き続き参照すると、第２増幅モジュール１０２は更に、第３リセットユニット１４２を備えることができ、第３リセットユニット１４２は、電源ノードＶｃｃとラッチユニット１３２の出力端子との間に接続され、ラッチユニット１３２の出力端子をリセットするように構成される。このようにして、データ受信回路１００がデータ信号ＤＱ、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－の受信、及び第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの出力を１回完了した後、第３リセットユニット１４２を介して第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０のレベル値を初期値に復元し、これによって、後続のデータ受信回路１００は次のデータ受信及び処理を容易に実行する。

【0091】

いくつかの実施例では、図６を引き続き参照すると、第３リセットユニット１４２は、第９ＰＭＯＳトランジスタＭＰ９及び第１０ＰＭＯＳトランジスタＭＰ１０を備えることができ、第９ＰＭＯＳトランジスタＭＰ９は、第１出力ノードｎｅｔ９と電源ノードＶｃｃとの間に接続され、第９ＰＭＯＳトランジスタＭＰ９のグリッド電極はオリジナルのサンプリングクロック信号ｃｌｋを受信し、第１０ＰＭＯＳトランジスタＭＰ１０は、第２出力ノードｎｅｔ１０と電源ノードＶｃｃとの間に接続され、第１０ＰＭＯＳトランジスタＭＰ１０のグリッド電極はオリジナルのサンプリングクロック信号ｃｌｋを受信する。

【0092】

１つの例では、第１サンプリングクロック信号ｃｌｋＮ１の位相はオリジナルのサンプリングクロック信号ｃｌｋの位相と逆であり、図５及び図６を参照すると、データ受信回路１００に対する符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅはロジックレベル１であり、相補イネーブル信号ＥｎＤｆｅＮはロジックレベル０であり、第２サンプリングクロック信号ｃｌｋＮ２の位相はオリジナルのサンプリングクロック信号ｃｌｋの位相と逆であり、オリジナルのサンプリングクロック信号ｃｌｋがハイレベルである場合、第１サンプリングクロック信号ｃｌｋＮ１及び第２サンプリングクロック信号ｃｌｋＮ２は両方ともローレベルであり、この場合、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２は両方とも導通され、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３、第４ＮＭＯＳトランジスタＭＮ４、第９ＰＭＯＳトランジスタＭＰ９及び第１０ＰＭＯＳトランジスタＭＰ１０が全て切断される。オリジナルのサンプリングクロック信号ｃｌｋがローレベルである場合、第１サンプリングクロック信号ｃｌｋＮ１及び第２サンプリングクロック信号ｃｌｋＮ２は両方ともハイレベルであり、この場合、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２は両方とも切断され、この場合、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４は全て導通され、これにより、第１ノードｎｅｔ１の電圧、第２ノードｎｅｔ２の電圧、第３ノードｎｅｔ３の電圧及び第４ノードｎｅｔ４の電圧をプルダウンし、第１ノードｎｅｔ１、第２ノードｎｅｔ２、第３ノードｎｅｔ３及び第４ノードｎｅｔ４をリセットし、第９ＰＭＯＳトランジスタＭＰ９及び第１０ＰＭＯＳトランジスタＭＰ１０も導通され、これによって、第１出力ノードｎｅｔ９の電圧及び第２出力ノードｎｅｔ１０の電圧をプルアップし、第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０をリセットする。

【0093】

データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅはロジックレベル０であり、相補イネーブル信号ＥｎＤｆｅＮはロジックレベル１であり、この場合、オリジナルのサンプリングクロック信号ｃｌｋがハイレベルであるかそれともローレベルであるかに関係なく、第２サンプリングクロック信号ｃｌｋＮ２は常にハイレベルであり、この場合、第２ＰＭＯＳトランジスタＭＰ２は常に切断され、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４は両方とも導通され、これにより、第２比較回路１２１における電流を低減させ、データ受信回路１００の消費電力を降低する。

【0094】

以下、図６及び表１を参照して本開示の１つの実施例で提供されるデータ受信回路１００の具体的な動作原理を詳細に説明する。

【0095】

１つの例では、複数のデータ受信回路１００が多段接続された場合、前段のデータ受信回路１００の第１出力ノードｎｅｔ９によって出力された第１出力信号Ｖｏｕｔは次段のデータ受信回路１００の第１フィードバック信号ｆｂｐとして使用され、前段のデータ受信回路１００の第２出力ノードｎｅｔ１０によって出力された第２出力信号ＶｏｕｔＮは次段のデータ受信回路１００の第２フィードバック信号ｆｂｎとして使用される。

【0096】

以下、受信された第１参照信号ＶＲ＋のレベル値が第２参照信号ＶＲ－のレベル値より大きいことを例として説明する。データ信号ＤＱがロジックレベル１である場合、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より大きいことを意味し、データ信号ＤＱがロジックレベル０である場合、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値より小さいことを意味する。説明すべきこととして、表１では、１でハイレベルを表し、０でローレベルを表す。

【0097】

データ受信回路１００に対する符号間干渉の影響を考慮する必要がある場合、イネーブル信号ＥｎＤｆｅはハイレベルであり、相補イネーブル信号ＥｎＤｆｅＮはローレベルであり、この場合、第１０ＮＭＯＳトランジスタＭＮ１０及び第１２ＮＭＯＳトランジスタＭＮ１２は導通され、第１３ＮＭＯＳトランジスタＭＮ１３及び第１４ＮＭＯＳトランジスタＭＮ１４は切断される。

【0098】

表１を参照すると、前段のデータ受信回路１００によって受信されたデータ信号ＤＱ１がロジックレベル１である場合、前段のデータ受信回路１００によって出力された第１出力信号Ｖｏｕｔ（即ち、次段のデータ受信回路１００の第１フィードバック信号ｆｂｐ）はハイレベルであり、前段のデータ受信回路１００によって出力された第２出力信号ＶｏｕｔＮ（即ち、次段のデータ受信回路１００の第２フィードバック信号ｆｂｎ）はローレベルであり、この場合、第９ＮＭＯＳトランジスタＭＮ９のグリッド電極は第１フィードバック信号ｆｂｐを受信して導通され、第１１ＮＭＯＳトランジスタＭＮ１１のグリッド電極は第２フィードバック信号ｆｂｎを受信して切断され、第１入力ユニット１１２は、第１信号Ｓｎ＋及び第２信号Ｓｐ＋に対して第３比較を実行して、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を提供するために使用され、第２入力ユニット１２２には電流が流れていない。

【0099】

前段のデータ受信回路１００によって受信されたデータ信号ＤＱ１がロジックレベル１である場合、次段のデータ受信回路１００によって受信されたデータ信号ＤＱ２はそれぞれ、以下の２つの状況にある。

【0100】

状況１：表１を参照すると、次段のデータ受信回路１００によって受信されたデータ信号ＤＱ２がロジックレベル０である場合、前段のデータ受信回路１００によって受信されたデータ信号ＤＱ１とのレベル値の差異は比較的に大きく、比較的に大きい符号間干渉が生じる。この場合、次段のデータ受信回路１００の第１入力ユニット１１２は導通され、つまり、次段のデータ受信回路１００の第２増幅モジュール１０２は、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を受信し、次段のデータ受信回路１００の第１比較回路１１１によって出力された第１信号対は第２増幅モジュール１０２によって受信される。この場合、次段のデータ受信回路１００では、データ信号ＤＱ２はロジックレベル０であり、データ信号ＤＱ２と第１参照信号ＶＲ＋との間の電圧差はデータ信号ＤＱ２と第２参照信号ＶＲ－との間の電圧差より大きく、この場合、第１比較回路１１１によって処理されて得られた第１信号対における信号のレベル値の差異はより大きくなり、この場合、第２増幅モジュール１０２は第１信号対を受信することは、正確性がより高い第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有益であり、それによって、受信されたデータ信号ＤＱの符号間干渉からデータ受信回路１００への影響を低減する目的を達成する。

【0101】

状況２：表１を参照すると、次段のデータ受信回路１００によって受信されたデータ信号ＤＱ２がロジックレベル１である場合、前段のデータ受信回路１００によって受信されたデータ信号ＤＱ１とのレベル値の差異は小さく、小さい符号間干渉が存在するか、又は符号間干渉が存在しない。この場合、次段のデータ受信回路１００の第１入力ユニット１１２は導通され、次段のデータ受信回路１００の第１比較回路１１１によって出力された第１信号対は第２増幅モジュール１０２によって受信される。

【0102】

表１を参照すると、前段のデータ受信回路１００によって受信されたデータ信号ＤＱ１がロジックレベル０である場合、前段のデータ受信回路１００によって出力された第１出力信号Ｖｏｕｔ（即ち、次段のデータ受信回路１００の第１フィードバック信号ｆｂｐ）はローレベルであり、前段のデータ受信回路１００によって出力された第２出力信号ＶｏｕｔＮ（即ち、次段のデータ受信回路１００の第２フィードバック信号ｆｂｎ）はハイレベルであり、この場合、第９ＮＭＯＳトランジスタＭＮ９のグリッド電極は第１フィードバック信号ｆｂｐを受信することによって切断され、第１１ＮＭＯＳトランジスタＭＮ１１のグリッド電極は第２フィードバック信号ｆｂｎを受信することによって導通され、第２入力ユニット１２２は、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を提供するために、第３信号Ｓｎ－及び第４信号Ｓｐ－に対して第４比較を実行して、第１入力ユニット１１２には電流が流れていない。

【0103】

前段のデータ受信回路１００によって受信されたデータ信号ＤＱ１がロジックレベル０である場合、次段のデータ受信回路１００によって受信されたデータ信号ＤＱ２はそれぞれ、以下の２つの状況にある。

【0104】

状況３：表１を参照すると、次段のデータ受信回路１００によって受信されたデータ信号ＤＱ２がロジックレベル０である場合、前段のデータ受信回路１００によって受信されたデータ信号ＤＱ１とのレベル値の差異が小さく、小さい符号間干渉が存在するか、又は符号間干渉が存在しない。この場合、次段のデータ受信回路１００の第２入力ユニット１２２は導通され、次段のデータ受信回路１００の第２比較回路１２１によって出力された第２信号対は第２増幅モジュール１０２によって受信される。

【0105】

状況４：表１を参照すると、次段のデータ受信回路１００によって受信されたデータ信号ＤＱ２がロジックレベル１である場合、前段のデータ受信回路１００によって受信されたデータ信号ＤＱ１とのレベル値の差異は比較的に大きく、比較的に大きい符号間干渉が生じる。この場合、次段のデータ受信回路１００の第２入力ユニット１２２は導通され、つまり、次段のデータ受信回路１００の第２増幅モジュール１０２は、第３信号Ｓｎ－及び第４信号Ｓｐ－を受信し、次段のデータ受信回路１００の第２比較回路１２１によって出力された第２信号対は第２増幅モジュール１０２によって受信される。この場合、次段のデータ受信回路１００では、データ信号ＤＱ２はロジックレベル１であり、データ信号ＤＱ２と第１参照信号ＶＲ＋との間の電圧差はデータ信号ＤＱ２と第１参照信号ＶＲ＋との間の電圧差より大きく、この場合、第２比較回路１２１によって処理されて得られた第２信号対における信号のレベル値の差異はより大きくなる。この場合、第２増幅モジュール１０２は第２信号対を受信することによって、正確性がより高い第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有益であり、これによって受信されたデータ信号ＤＱの符号間干渉からデータ受信回路１００への影響を低減する目的を達成する。

【表1】

【0106】

データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅはローレベルであり、相補イネーブル信号ＥｎＤｆｅＮはハイレベルであり、この場合、第１０ＮＭＯＳトランジスタＭＮ１０及び第１２ＮＭＯＳトランジスタＭＮ１２は切断され、第１３ＮＭＯＳトランジスタＭＮ１３及び第１４ＮＭＯＳトランジスタＭＮ１４は導通され、第１入力ユニット１１２は、受信された第１信号対の制御により導通又は切断され、この場合、第２比較回路１２１によって出力された第３信号Ｓｎ－及び第４信号Ｓｐ－は両方ともロジックローレベル信号であり、これにより、第３信号Ｓｎ－及び第４信号Ｓｐ－の第２入力ユニット１２２を切断させる。

【0107】

説明すべきこととして、ハイレベル及びローレベルに関する上記の説明では、ハイレベルは、電源電圧のレベル値より大きいか又は等しくてもよく、ローレベルは、接地電圧のレベル値より小さいか又は等しくてもよい。更に、ハイレベルとローレベルは相対的なものであり、ハイレベル及びローレベルに含まれる具体的なレベル値範囲は、特定のデバイスに応じて決定でき、例えば、ＮＭＯＳトランジスタの場合、ハイレベルは、当該ＮＭＯＳトランジスタを導通させることができるグリッド電極電圧のレベル値範囲を指し、ローレベルは、当該ＮＭＯＳトランジスタを切断させることができるグリッド電極電圧のレベル値範囲を指し、ＰＭＯＳトランジスタの場合、ローレベルは、当該ＰＭＯＳトランジスタを導通させることができるグリッド電極電圧のレベル値範囲を指し、ハイレベルは、当該ＰＭＯＳトランジスタを切断させることができるグリッド電極電圧のレベル値範囲を指す。更に、ハイレベルは、上記のロジックレベル１であってもよく、ローレベルは、上記のロジックレベル０であってもよい。

【0108】

上記に記載されるように、イネーブル信号ＥｎＤｆｅを用いて第２増幅モジュール１０２に対して更なる制御を実現することができ、これによって、データ受信回路１００によって受信されたデータの符号間干渉からデータ受信回路１００への影響を考慮するかどうかを選択する。例えば、データ受信回路１００に対する符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第２増幅モジュール１０２は、このときのイネーブル信号ＥｎＤｆｅ及びフィードバック信号ｆｂに基づいて、第１信号対又は第２信号対のうち、レベル値の差異がより大きい方を選択して受信し、これによって、第２増幅モジュール１０２が信号レベル値の差異が大きい差動信号対を受信することを保証する。データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第２増幅モジュール１０２は、このときのイネーブル信号ＥｎＤｆｅに基づいて第１信号対を固定的に受信し、これによって、データ受信回路１００の受信性能を向上させるとともに、データ受信回路１００の消費電力を低減する効果を達成する。

【0109】

本開示の別の実施例はデータ受信システムを更に提供し、以下、図面を参照して本開示の別の実施例で提供されるデータ受信システムを詳細に説明する。図２は、本開示の別の実施例で提供されるデータ受信システムの機能のブロック図である。

【0110】

図２を参照すると、データ受信システムは、複数の多段接続されたデータ伝送回路１２０を備え、各データ伝送回路１２０は、本開示の１つの実施例におけるデータ受信回路１００、及びデータ受信回路１００に接続されるラッチ回路１１０を備え、前段のデータ伝送回路１２０の出力信号は次段のデータ伝送回路１２０のフィードバック信号ｆｂとして使用され、最終段のデータ伝送回路１２０の出力信号は初段のデータ伝送回路１２０のフィードバック信号ｆｂとして使用される。

【0111】

ここで、ラッチ回路１１０とデータ受信回路１００は１対１に対応して設けられ、ラッチ回路１１０は、当該ラッチ回路１１０に対応するデータ受信回路１００によって出力された信号をラッチして出力するために使用される。

【0112】

いくつかの実施例では、データ受信回路１００はサンプリングクロック信号に応答してデータを受信し、データ受信システムは、４つの多段接続されたデータ受信回路１００を備え、隣接段のデータ受信回路１００のサンプリングクロック信号ｃｌｋＮの位相差は９０°である。このようにして、サンプリングクロック信号ｃｌｋＮの周期はデータポートによって受信されたデータ信号ＤＱの周期の２倍であり、これは、クロックルーティングに有益であり、電力消費を節約するのに役に立つ。

【0113】

説明すべきこととして、図２では、データ受信システムが４つの多段接続されたデータ受信回路１００を備え、隣接段のデータ受信回路１００のサンプリングクロック信号の位相差が９０°であることを例として説明し、実際の応用では、データ受信システムに含まれる多段接続されたデータ受信回路１００の数は限定されず、隣接段のデータ受信回路１００のサンプリングクロック信号の位相差は、多段接続されたデータ受信回路１００の数に基づいて合理的に設定することができる。

【0114】

いくつかの実施例では、前段のデータ受信回路１００の第２増幅モジュール１０２によって出力された第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは後段のデータ受信回路１００のフィードバック信号ｆｂとして使用され、このようにして、ラッチ回路１１０を経過することなく、データ受信回路１００の出力を次段のデータ伝送回路１２０に直接伝送し、データの伝送遅延を低減するのに役に立ち、或いは、前段のラッチ回路１１０によって出力された信号は後段のデータ受信回路１００の前記フィードバック信号ｆｂとして使用される。

【0115】

要するに、本開示の別の実施例で提供されるデータ受信システムは、イネーブル信号ＥｎＤｆｅを用いて第２増幅モジュール１０２を更に制御することができ、これによって、データ受信回路１００によって受信されたデータの符号間干渉からデータ受信回路１００への影響を考慮するかどうかを選択することができる。例えば、データ受信回路１００に対する符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第２増幅モジュール１０２は、このときのイネーブル信号ＥｎＤｆｅ及びフィードバック信号ｆｂに基づいて、第１信号対又は第２信号対のうち、レベル値の差異がより大きい方を選択して受信し、これによって、第２増幅モジュール１０２が信号レベル値の差異が大きい差動信号対を受信することを保証して、第２増幅モジュール１０２によって出力された第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの正確性を向上させ、したがって、データ受信システムの受信性能を向上させるのに役に立つ。データ受信回路１００に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第２増幅モジュール１０２は、このときのイネーブル信号ＥｎＤｆｅに基づいて第１信号対を固定的に受信し、これによって、データ受信システムの消費電力を低減する。

【0116】

本開示の別の実施例は記憶装置を更に提供し、記憶装置は、複数のデータポートと、複数の本開示の別の実施例で提供されるデータ受信システムと、を備え、各データ受信システムは、１つのデータポートに対応する。このようにして、記憶装置に対する符号間干渉の影響を低減する必要がある場合、記憶装置の各データポートは、データ受信システムを介して、受信されたデータ信号ＤＱを柔軟に調整し、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの調整能力を向上させ、これにより、記憶装置の受信性能を向上させることができ、記憶装置に対する符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第２増幅モジュール１０２は、このときのイネーブル信号ＥｎＤｆｅに基づいて第１信号対を固定的に受信し、これによって、記憶装置の消費電力を低減する。

【0117】

当業者なら理解できるように、上記の各実施形態は、本願を実現するための特定の実施例であり、実際の応用では、本開示の実施例の趣旨及び範囲から逸脱することなく、その形式と詳細に種々な変更を加えることができる。当業者であれば、本開示の実施例の趣旨及び範囲から逸脱することなく、種々な変更及び修正を加えることができるため、本開示の実施例の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【手続補正書】

【提出日】2022-10-17

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

データ受信回路であって、第１増幅モジュール及び第２増幅モジュールを備え、
前記第１増幅モジュールは、データ信号、第１参照信号及び第２参照信号を受信し、サンプリングクロック信号に応答して前記データ信号及び前記第１参照信号に対して第１比較を実行して、第１信号対を前記第１比較の結果として出力し、前記データ信号及び前記第２参照信号に対して第２比較を実行して、第２信号対を前記第２比較の結果として出力するように構成され、前記第１参照信号のレベル値は前記第２参照信号のレベル値とは異なり、前記第１信号対は第１信号及び第２信号を含み、前記第２信号対は第３信号及び第４信号を含み、
前記第２増幅モジュールは、イネーブル信号及びフィードバック信号を受信し、前記イネーブル信号が第１レベル値を有する期間に、前記フィードバック信号に基づいて、前記第１信号対又は前記第２信号対を入力信号対として選択して受信し、前記イネーブル信号が第２レベル値を有する期間に、前記第１信号対を前記入力信号対として受信し、前記入力信号対の電圧差を増幅処理し、第１出力信号及び第２出力信号を前記増幅処理の結果として出力するように構成され、前記フィードバック信号は、以前に受信されたデータに基づいて得られたものである、データ受信回路。

【請求項2】

前記第１増幅モジュールは更に、前記イネーブル信号を受信し、前記イネーブル信号が前記第１レベル値を有する期間に、前記第１比較及び前記第２比較を実行して、前記第１信号対及び前記第２信号対をそれぞれ出力し、前記イネーブル信号が第２レベル値を有する期間に、前記第１比較のみを実行して前記第１信号対を出力するように構成され、前記第１参照信号のレベル値は前記第２参照信号のレベル値より大きい、
請求項１に記載のデータ受信回路。

【請求項3】

前記サンプリングクロック信号は第１サンプリングクロック信号及び第２サンプリングクロック信号を含み、前記第１増幅モジュールは、第１比較回路、クロック生成回路及び第２比較回路を備え、
前記第１比較回路は、第１ノード及び第２ノードを備え、前記データ信号及び前記第１参照信号を受信し、前記第１サンプリングクロック信号に応答して前記第１比較を実行して、前記第１ノード及び前記第２ノードを介して前記第１信号及び前記第２信号をそれぞれ出力するように構成され、
前記クロック生成回路は、前記イネーブル信号及びオリジナルのサンプリングクロック信号を受信し、前記第２サンプリングクロック信号を出力するように構成され、前記イネーブル信号が前記第１レベル値を有する期間に、前記第２サンプリングクロック信号の位相は、前記オリジナルのサンプリングクロック信号の位相と逆であり、前記イネーブル信号が前記第２レベル値を有する期間に、前記第２サンプリングクロック信号はロジックハイレベル信号であり、
前記第２比較回路は、第３ノード及び第４ノードを備え、前記データ信号及び前記第２参照信号を受信し、前記イネーブル信号が前記第１レベル値を有する期間に、前記第２サンプリングクロック信号に応答して前記第２比較を実行して、前記第３ノード及び前記第４ノードを介して前記第３信号及び前記第４信号をそれぞれ出力し、前記イネーブル信号が前記第２レベル値を有する期間に、前記第３ノードと接地端子との間の接続経路を導通し、前記第４ノードと接地端子との間の接続経路を導通するように構成される、
請求項２に記載のデータ受信回路。

【請求項4】

前記第１比較回路は、第１電流源、第１比較ユニット及び第１リセットユニットを備え、
前記第１電流源は、電源ノードと第５ノードとの間に接続され、前記第１サンプリングクロック信号に応答して前記第５ノードに電流を提供するように構成され、
前記第１比較ユニットは、前記第１ノード、前記第２ノード及び前記第５ノードを接続し、前記データ信号及び前記第１参照信号を受信し、前記第１電流源が前記第５ノードに電流を提供するときに、前記第１比較を実行して、前記第１信号及び前記第２信号を出力するように構成され、
前記第１リセットユニットは、前記第１ノード及び前記第２ノードを接続し、前記第１サンプリングクロック信号に応答して前記第１ノード及び前記第２ノードをリセットするように構成され、
前記第２比較回路は、第２電流源、第２比較ユニット及び第２リセットユニットを備え、
前記第２電流源は、電源ノードと第６ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第６ノードに電流を提供するように構成され、
前記第２比較ユニットは、前記第３ノード、前記第４ノード及び前記第６ノードを接続し、前記データ信号及び前記第２参照信号を受信し、前記第２電流源が前記第６ノードに電流を提供するときに、前記第２比較を実行して、前記第３信号及び前記第４信号を出力するように構成され、
前記第２リセットユニットは、前記第３ノードと前記第４ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第３ノード及び前記第４ノードをリセットするように構成される、
請求項３に記載のデータ受信回路。

【請求項5】

前記第１電流源は、第１ＰＭＯＳトランジスタを備え、
前記第１ＰＭＯＳトランジスタは、前記電源ノードと前記第５ノードとの間に接続され、前記第１ＰＭＯＳトランジスタのグリッド電極は前記第１サンプリングクロック信号を受信し、
前記第２電流源は、第２ＰＭＯＳトランジスタを備え、
前記第２ＰＭＯＳトランジスタは、前記電源ノードと前記第６ノードとの間に接続され、前記第２ＰＭＯＳトランジスタのグリッド電極は前記第２サンプリングクロック信号を受信する、
請求項４に記載のデータ受信回路。

【請求項6】

前記第１比較ユニットは、第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタを備え、
前記第３ＰＭＯＳトランジスタは、前記第１ノードと前記第５ノードとの間に接続され、前記第３ＰＭＯＳトランジスタのグリッド電極は前記データ信号を受信し、
前記第４ＰＭＯＳトランジスタは、前記第２ノードと前記第５ノードとの間に接続され、前記第４ＰＭＯＳトランジスタのグリッド電極は前記第１参照信号を受信し、
前記第２比較ユニットは、第５ＰＭＯＳトランジスタ及び第６ＰＭＯＳトランジスタを備え、
前記第５ＰＭＯＳトランジスタは、前記第３ノードと前記第６ノードとの間に接続され、前記第５ＰＭＯＳトランジスタのグリッド電極は前記データ信号を受信し、
前記第６ＰＭＯＳトランジスタは、前記第４ノードと前記第６ノードとの間に接続され、前記第６ＰＭＯＳトランジスタのグリッド電極は前記第２参照信号を受信する、
請求項４に記載のデータ受信回路。

【請求項7】

前記第１リセットユニットは、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを備え、
前記第１ＮＭＯＳトランジスタは、前記第１ノードと接地端子との間に接続され、前記第１ＮＭＯＳトランジスタのグリッド電極は前記第１サンプリングクロック信号を受信し、
前記第２ＮＭＯＳトランジスタは、前記第２ノードと前記接地端子との間に接続され、前記第２ＮＭＯＳトランジスタのグリッド電極は前記第１サンプリングクロック信号を受信し、
前記第２リセットユニットは、第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを備え、
前記第３ＮＭＯＳトランジスタは、前記第３ノードと接地端子との間に接続され、前記第３ＮＭＯＳトランジスタのグリッド電極は前記第２サンプリングクロック信号を受信し、
前記第４ＮＭＯＳトランジスタは、前記第４ノードと前記接地端子との間に接続され、前記第４ＮＭＯＳトランジスタのグリッド電極は前記第２サンプリングクロック信号を受信する、
請求項４に記載のデータ受信回路。

【請求項8】

前記クロック生成回路は、第１ＮＡＮＤゲート回路を備え、
前記第１ＮＡＮＤゲート回路は、一方の入力端子が前記オリジナルのサンプリングクロック信号を受信し、他方の入力端子が電源ノードに接続され、出力端子が前記第１サンプリングクロック信号を出力し、
又は、
前記クロック生成回路は、第２ＮＡＮＤゲート回路を備え、
前記第２ＮＡＮＤゲート回路は、一方の入力端子が前記オリジナルのサンプリングクロック信号を受信し、他方の入力端子が前記イネーブル信号を受信し、出力端子が第２サンプリングクロック信号を出力する、
請求項３に記載のデータ受信回路。

【請求項9】

前記第２増幅モジュールは、
決定等化イネーブルユニット、第１入力ユニット、第２入力ユニット及びラッチユニットを備え、
前記決定等化イネーブルユニットは、前記フィードバック信号及びイネーブル信号を受信するように構成され、
前記第１入力ユニットは、第７ノード及び第８ノードに接続され、前記決定等化イネーブルユニットに接続され、前記決定等化イネーブルユニットの制御により導通されることによって、前記第１信号対を受信し、第３比較を実行して、前記第３比較の結果として前記第７ノード及び前記第８ノードに信号をそれぞれ提供するように構成され、
前記第２入力ユニットは、前記第７ノード及び前記第８ノードに接続され、前記決定等化イネーブルユニットに接続され、前記決定等化イネーブルユニットの制御により導通されることによって前記第２信号対を受信し、第４比較を実行して、前記第４比較の結果として前記第７ノード及び前記第８ノードに信号をそれぞれ提供するように構成され、
前記第１入力ユニットと前記第２入力ユニットは、前記決定等化イネーブルユニットの制御により一方だけ選択的に導通され、
前記ラッチユニットは、前記第７ノード及び前記第８ノードに接続され、前記第７ノードの信号及び前記第８ノードの信号を増幅してラッチし、第１出力ノード及び第２出力ノードを介して前記第１出力信号及び前記第２出力信号を出力するように構成される、
請求項１に記載のデータ受信回路。

【請求項10】

前記フィードバック信号は、差動の第１フィードバック信号及び第２フィードバック信号を含み、前記決定等化イネーブルユニットは、第１イネーブルユニット及び第２イネーブルユニットを備え、
前記第１イネーブルユニットは、接地端子と前記第１入力ユニットとの間、及び前記接地端子と前記第２入力ユニットとの間に接続され、前記イネーブル信号、前記第１フィードバック信号及び前記第２フィードバック信号を受信することによって、前記第１入力ユニット又は前記第２入力ユニットのうちの１つが前記接地端子と接続するように制御するように構成され、
前記第２イネーブルユニットは、前記接地端子と前記第１入力ユニットとの間、及び前記接地端子と前記第２入力ユニットとの間に接続され、相補イネーブル信号を受信することによって、前記第１入力ユニットと前記接地端子との接続を制御するように構成され、前記相補イネーブル信号のレベルは、前記イネーブル信号のレベルとは逆であり、
前記第１イネーブルユニットと前記第２イネーブルユニットは、一方だけ選択的に導通され、
前記第１入力ユニットは、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタを備え、
前記第５ＮＭＯＳトランジスタは、ドレイン電極が前記第７ノードに接続され、ソース電極が前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極が前記第１信号を受信し、
前記第６ＮＭＯＳトランジスタは、ドレイン電極が前記第８ノードに接続され、ソース電極が前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極が前記第２信号を受信し、
前記第２入力ユニットは、第７ＮＭＯＳトランジスタ及び第８ＮＭＯＳトランジスタを備え、
前記第７ＮＭＯＳトランジスタは、ドレイン電極が前記第７ノードに接続され、ソース電極が前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極が前記第３信号を受信し、
前記第８ＮＭＯＳトランジスタは、ドレイン電極が前記第８ノードに接続され、ソース電極が前記第１イネーブルユニット及び前記第２イネーブルユニットに接続され、グリッド電極が前記第４信号を受信する、
請求項９に記載のデータ受信回路。

【請求項11】

前記第１イネーブルユニットは、第９ＮＭＯＳトランジスタ、第１０ＮＭＯＳトランジスタ、第１１ＮＭＯＳトランジスタ及び第１２ＮＭＯＳトランジスタを備え、
前記第９ＮＭＯＳトランジスタのドレイン電極は、前記第５ＮＭＯＳトランジスタのソース電極及び前記第６ＮＭＯＳトランジスタのソース電極に接続され、前記第９ＮＭＯＳトランジスタのソース電極は、前記第１０ＮＭＯＳトランジスタのドレイン電極に接続され、前記第９ＮＭＯＳトランジスタのグリッド電極は、前記第１フィードバック信号を受信し、前記第１０ＮＭＯＳトランジスタのグリッド電極は、前記イネーブル信号を受信し、前記第１０ＮＭＯＳトランジスタのソース電極は前記接地端子に接続され、
前記第１１ＮＭＯＳトランジスタのドレイン電極は、前記第７ＮＭＯＳトランジスタのソース電極及び前記第８ＮＭＯＳトランジスタのソース電極に接続され、前記第１１ＮＭＯＳトランジスタのソース電極は、前記第１２ＮＭＯＳトランジスタのドレイン電極に接続され、前記第１１ＮＭＯＳトランジスタのグリッド電極は、前記第２フィードバック信号を受信し、前記第１２ＮＭＯＳトランジスタのグリッド電極は、前記イネーブル信号を受信し、前記第１２ＮＭＯＳトランジスタのソース電極は前記接地端子に接続され、
又は、
前記第２イネーブルユニットは、
第１３ＮＭＯＳトランジスタ及び第１４ＮＭＯＳトランジスタを備え、
前記第１３ＮＭＯＳトランジスタは、ドレイン電極が、前記第５ＮＭＯＳトランジスタのソース電極及び前記第６ＮＭＯＳトランジスタのソース電極に接続され、ソース電極が前記接地端子に接続され、グリッド電極が前記相補イネーブル信号を受信し、
前記第１４ＮＭＯＳトランジスタは、ドレイン電極が、前記第７ＮＭＯＳトランジスタのソース電極及び前記第８ＮＭＯＳトランジスタのソース電極に接続され、ソース電極が前記接地端子に接続され、グリッド電極が前記相補イネーブル信号を受信する、
請求項１０に記載のデータ受信回路。

【請求項12】

前記ラッチユニットは、
第１５ＮＭＯＳトランジスタ、第７ＰＭＯＳトランジスタ、第１６ＮＭＯＳトランジスタ及び第８ＰＭＯＳトランジスタを備え、
前記第１５ＮＭＯＳトランジスタのグリッド電極及び前記第７ＰＭＯＳトランジスタのグリッド電極は両方とも前記第２出力ノードに接続され、前記第１５ＮＭＯＳトランジスタのソース電極は前記第７ノードに接続され、前記第１５ＮＭＯＳトランジスタのドレイン電極及び前記第７ＰＭＯＳトランジスタのドレイン電極は両方とも前記第１出力ノードに接続され、前記第７ＰＭＯＳトランジスタのソース電極は電源ノードに接続され、
前記第１６ＮＭＯＳトランジスタのグリッド電極及び前記第８ＰＭＯＳトランジスタのグリッド電極は両方とも前記第１出力ノードに接続され、前記第１６ＮＭＯＳトランジスタのソース電極は前記第８ノードに接続され、前記第１６ＮＭＯＳトランジスタのドレイン電極及び前記第８ＰＭＯＳトランジスタのドレイン電極は両方とも前記第２出力ノードに接続され、前記第８ＰＭＯＳトランジスタのソース電極は前記電源ノードに接続され、
前記第２増幅モジュールは更に、第３リセットユニットを備え、
前記第３リセットユニットは、電源ノードと前記ラッチユニットの出力端子との間に接続され、前記ラッチユニットの出力端子をリセットするように構成され、
前記第３リセットユニットは、第９ＰＭＯＳトランジスタ及び第１０ＰＭＯＳトランジスタを備え、
前記第９ＰＭＯＳトランジスタは、前記第１出力ノードと電源ノードとの間に接続され、前記第９ＰＭＯＳトランジスタのグリッド電極はオリジナルのサンプリングクロック信号を受信し、
前記第１０ＰＭＯＳトランジスタは、前記第２出力ノードと前記電源ノードとの間に接続され、前記第１０ＰＭＯＳトランジスタのグリッド電極は前記オリジナルのサンプリングクロック信号を受信する、
請求項９に記載のデータ受信回路。

【請求項13】

データ受信システムであって、複数の多段接続されたデータ伝送回路を備え、
各前記データ伝送回路は、請求項１ないし１２のいずれか一項に記載のデータ受信回路、及び前記データ受信回路に接続されるラッチ回路を備え、
前段の前記データ伝送回路の出力信号は、次段の前記データ伝送回路の前記フィードバック信号として使用され、
最終段の前記データ伝送回路の出力信号は、初段の前記データ伝送回路の前記フィードバック信号として使用される、データ受信システム。

【請求項14】

前記データ受信回路は、サンプリングクロック信号に応答してデータを受信し、前記データ受信システムは、４つの多段接続された前記データ伝送回路を備え、隣接段の前記データ受信回路の前記サンプリングクロック信号の位相差は９０°であり、
前段の前記データ受信回路の前記第２増幅モジュールによって出力された前記第１出力信号及び前記第２出力信号は、次段の前記データ受信回路の前記フィードバック信号として使用され、又は、前段の前記ラッチ回路によって出力された信号は、次段の前記データ受信回路の前記フィードバック信号として使用される、
請求項１３に記載のデータ受信システム。

【請求項15】

記憶装置であって、
複数のデータポートと、
複数の請求項１３又は１４に記載のデータ受信システムと、を備え、各前記データ受信システムは、１つの前記データポートに対応する、記憶装置。

【国際調査報告】