特表 2024-526390 リフレッシュ制御回路及びその制御方法、並びにメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-18

(54)【発明の名称】リフレッシュ制御回路及びその制御方法、並びにメモリ

(51)【国際特許分類】

   G11C 11/406 20060101AFI20240710BHJP

   G11C 11/4096 20060101ALI20240710BHJP

【ＦＩ】

G11C11/406 140

G11C11/4096 450

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022562394

(86)(22)【出願日】2022-07-21

(85)【翻訳文提出日】2022-10-14

(86)【国際出願番号】 CN2022107097

(87)【国際公開番号】W WO2023245792

(87)【国際公開日】2023-12-28

(31)【優先権主張番号】202210724803.6

(32)【優先日】2022-06-23

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】陳 継興

(72)【発明者】

【氏名】陳 亮

【テーマコード（参考）】

5M024

【Ｆターム（参考）】

5M024AA21

5M024BB22

5M024BB39

5M024EE12

5M024PP01

5M024PP02

(57)【要約】

本発明の実施例は、リフレッシュ制御回路及びその制御方法、並びにメモリを提供し、当該リフレッシュ制御回路は、アドレス出力モジュールと、ブロック復号化モジュールと、行復号化モジュールと、を備え、前記アドレス出力モジュールは、リフレッシュ対象アドレス信号を出力するように構成され、リフレッシュ対象アドレス信号は、ブロックアドレス信号及び行アドレス信号を含み、前記ブロック復号化モジュールは、ブロックアドレス信号を受信し、メモリアレイがロウハンマを受けていない場合、ブロックアドレス信号に対して復号化処理を実行して、第１ブロック選択信号を出力し、又は、メモリアレイがロウハンマを受けた場合、ブロックアドレス信号に対して復号化処理を実行して、第２ブロック選択信号を出力するように構成され、第１ブロック選択信号は、メモリアレイから複数のデータブロックを選択するために使用され、第２ブロック選択信号は、メモリアレイから１つのデータブロックを選択するために使用され、前記行復号化モジュールは、行アドレス信号を受信し、行アドレス信号に対して復号化処理を実行して、行選択信号を出力するように構成される。

【特許請求の範囲】

【請求項1】

メモリアレイに接続された、リフレッシュ制御回路であって、
リフレッシュ対象アドレス信号を出力するように構成されるアドレス出力モジュールであって、前記リフレッシュ対象アドレス信号は、ブロックアドレス信号及び行アドレス信号を含む、アドレス出力モジュールと、
前記ブロックアドレス信号を受信し、前記メモリアレイがロウハンマを受けていない場合、前記ブロックアドレス信号に対して復号化処理を実行して、第１ブロック選択信号を出力し、又は、前記メモリアレイがロウハンマを受けた場合、前記ブロックアドレス信号に対して復号化処理を実行して、第２ブロック選択信号を出力するように構成される、ブロック復号化モジュールであって、前記第１ブロック選択信号は、前記メモリアレイから複数のデータブロックを選択するために使用され、前記第２ブロック選択信号は、前記メモリアレイから１つのデータブロックを選択するために使用される、ブロック復号化モジュールと、
前記行アドレス信号を受信し、前記行アドレス信号に対して復号化処理を実行して、行選択信号を出力するように構成される、行復号化モジュールであって、前記行選択信号は、選択されたデータブロックからターゲットリフレッシュワードラインを選択するために使用される、行復号化モジュールと、を備える、リフレッシュ制御回路。

【請求項2】

前記ブロック復号化モジュールは、
第１ロウハンマ信号、リフレッシュ指示信号及び前記ブロックアドレス信号を受信し、前記第１ロウハンマ信号が無効である場合、前記リフレッシュ指示信号に基づいて、前記ブロックアドレス信号に対して第１前処理を実行して、ブロック事前選択信号を取得し、又は、前記第１ロウハンマ信号が有効である場合、前記ブロックアドレス信号に基づいて第２前処理を実行して、前記ブロック事前選択信号を取得するように構成される、前処理モジュールと、
前記ブロック事前選択信号を受信し、前記ブロック事前選択信号に対して復号化処理を実行して、前記第１ブロック選択信号又は前記第２ブロック選択信号を取得するように構成される、復号化処理モジュールと、を備え、
前記メモリアレイがロウハンマを受けていない場合、前記第１ロウハンマ信号は無効であり、前記メモリアレイがロウハンマを受けた場合、前記第１ロウハンマ信号は有効である、
請求項１に記載のリフレッシュ制御回路。

【請求項3】

前記ブロックアドレス信号は、第１タイプ信号及び第２タイプ信号を含み、前記ブロック事前選択信号は、第１信号対及び第２信号対を含み、
前記前処理モジュールは、
前記第１タイプ信号を受信し、前記第１タイプ信号に対して論理処理を実行して、前記第１信号対を出力するように構成される、第１処理モジュールであって、前記第１信号対は、第１タイプ信号と、第１タイプ信号の反転信号とを含み、前記第１タイプ信号のレベル状態と、前記第１タイプ信号の反転信号のレベル状態は互いに反対である、第１処理モジュールと、
前記第１ロウハンマ信号、前記リフレッシュ指示信号及び前記第２タイプ信号を受信し、前記第１ロウハンマ信号及び前記リフレッシュ指示信号に基づいて、前記第２タイプ信号に対して前記第１前処理又は前記第２前処理を実行して、前記第２信号対を出力するように構成される、第２処理モジュールと、を備え、
前記第２信号対は、第２タイプ信号と、第２タイプ信号の反転信号とを含み、前記第１ロウハンマ信号が有効である場合、前記第２タイプ信号と、前記第２タイプ信号の反転信号のレベル状態は互いに反対であり、前記第１ロウハンマ信号が無効であり且つ前記リフレッシュ指示信号が有効である場合、前記第２タイプ信号と、第２タイプ信号の反転信号のレベル信号は、両方ともハイレベル状態に設定される、
請求項２に記載のリフレッシュ制御回路。

【請求項4】

前記第１処理モジュールは第１ＮＯＴゲートを含み、前記第１ＮＯＴゲートの入力端子は、前記第１タイプ信号を受信し、前記第１ＮＯＴゲートの出力端子は、前記第１タイプ信号の反転信号を出力する、
請求項３に記載のリフレッシュ制御回路。

【請求項5】

前記第２処理モジュールは、
第１ロウハンマ信号及び前記リフレッシュ指示信号を受信して、演算制御信号を出力するように構成されるイネーブルモジュールであって、前記第１ロウハンマ信号が無効であり且つ前記リフレッシュ指示信号が有効である場合、前記演算制御信号は有効であり、前記第１ロウハンマ信号が有効である場合、前記演算制御信号は無効である、イネーブルモジュールと、
前記演算制御信号及び前記第２タイプ信号を受信し、前記演算制御信号が有効である場合、前記第２タイプ信号に対して前記第１前処理を実行して、前記第２信号対を出力し、前記演算制御信号が無効である場合、前記第２タイプ信号に対して前記第２前処理を実行して、前記第２信号対を出力するように構成される、論理モジュールと、を備える、
請求項３に記載のリフレッシュ制御回路。

【請求項6】

前記イネーブルモジュールは、第２ＮＯＴゲート、第１ＮＡＮＤゲート及び第３ＮＯＴゲートを含み、
前記第２ＮＯＴゲートの入力端子は、前記第１ロウハンマ信号を受信し、前記第１ＮＡＮＤゲートの第１入力端子は、前記第２ＮＯＴゲートの出力端子に接続され、前記第１ＮＡＮＤゲートの第２入力端子は、前記リフレッシュ指示信号を受信し、前記第１ＮＡＮＤゲートの出力端子は、前記第３ＮＯＴゲートの入力端子に接続され、前記第３ＮＯＴゲートの出力端子は、前記演算制御信号を出力するために使用される、
請求項５に記載のリフレッシュ制御回路。

【請求項7】

前記論理モジュールは、第４ＮＯＴゲート、第２ＮＡＮＤゲート、第５ＮＯＴゲート、第３ＮＡＮＤゲートを含み、
前記第４ＮＯＴゲートは、前記演算制御信号を受信し、前記第２ＮＡＮＤゲートの第１入力端子は、前記第４ＮＯＴゲートの出力端子に接続され、前記第２ＮＡＮＤゲートの第２入力端子は、前記第２タイプ信号を受信し、前記第２ＮＡＮＤゲートの出力端子は、前記第２タイプ信号の反転信号を出力するために使用され、
前記第５ＮＯＴゲートの入力端子は、前記第２タイプ信号を受信し、前記第３ＮＡＮＤゲートの第１入力端子は、前記第４ＮＯＴゲートの出力端子に接続され、前記第３ＮＡＮＤゲートの第２入力端子は、前記第５ＮＯＴゲートの出力端子に接続され、前記第３ＮＡＮＤゲートの出力端子は、新しい第２タイプ信号を出力するために使用される、
請求項５に記載のリフレッシュ制御回路。

【請求項8】

前記第１ブロック選択信号と前記第２ブロック選択信号の両方が、複数のブロック選択サブ信号を含み、
前記メモリアレイから複数のデータブロックを選択するために、前記第１ブロック選択信号において、複数の前記ブロック選択サブ信号は有効状態にあり、残りの前記ブロック選択サブ信号は無効状態にあり、
前記メモリアレイから１つのデータブロックを選択するために、前記第２ブロック選択信号において、１つの前記ブロック選択サブ信号は有効状態にあり、残りの前記ブロック選択サブ信号は無効状態にある、
請求項２に記載のリフレッシュ制御回路。

【請求項9】

前記復号化処理モジュールは、複数の復号化サブモジュールを備え、
前記復号化サブモジュールは、前記ブロック事前選択信号の部分信号を受信し、受信した信号に対して論理演算を実行して、１つの前記ブロック選択サブ信号を出力するように構成され、異なる前記復号化サブモジュールによって受信された信号は異なり、
論理演算結果が所定値である場合、前記復号化サブモジュールによって出力されるブロック選択サブ信号は有効状態にある、
請求項８に記載のリフレッシュ制御回路。

【請求項10】

前記アドレス出力モジュールは、具体的には、通常リフレッシュアドレス信号及び活性化アドレス信号を受信し、前記メモリアレイがロウハンマを受けていない場合、前記リフレッシュ対象アドレス信号として前記通常リフレッシュアドレス信号を出力し、又は、前記メモリアレイがロウハンマを受けた場合、前記活性化アドレス信号に基づいて、前記リフレッシュ対象アドレス信号を出力するように構成される、
請求項１に記載のリフレッシュ制御回路。

【請求項11】

前記アドレス出力モジュールは、
前記活性化アドレス信号、第２ロウハンマ信号及び第１制御信号を受信し、前記第２ロウハンマ信号が有効である場合、前記第１制御信号に基づいて前記活性化アドレス信号に対して計算処理を実行して、ビクティムアドレス信号を出力するように構成される、制御モジュールと、
前記通常リフレッシュアドレス信号、前記ビクティムアドレス信号及び第２制御信号を受信し、前記第２制御信号が第１状態にある場合、前記リフレッシュ対象アドレス信号として前記通常リフレッシュアドレス信号を出力し、又は、前記第２制御信号が第２状態にある場合、前記リフレッシュ対象アドレス信号として前記ビクティムアドレス信号を出力するように構成される、選択モジュールと、を備え、
前記第２ロウハンマ信号は、前記メモリアレイがロウハンマを受けたことを表す、
請求項１０に記載のリフレッシュ制御回路。

【請求項12】

前記制御モジュールは、ラッチと、計算モジュールと、を備え、
前記ラッチの入力端子は、前記活性化アドレス信号を受信し、前記ラッチのクロック端子は、前記第２ロウハンマ信号を受信し、前記ラッチの出力端子は、前記計算モジュールの入力端子に接続され、前記計算モジュールの制御端子は、前記第１制御信号を受信し、
前記選択モジュールの第１入力端子は、前記通常リフレッシュアドレス信号を受信し、前記選択モジュールの第２入力端子は、前記計算モジュールの出力端子に接続され、前記選択モジュールの制御端子は、前記第２制御信号に接続され、前記選択モジュールの出力端子は、前記リフレッシュ対象アドレス信号を出力するために使用される、
請求項１１に記載のリフレッシュ制御回路。

【請求項13】

リフレッシュ制御回路に適用される、リフレッシュ制御方法であって、前記リフレッシュ制御回路は、メモリアレイに接続され、前記リフレッシュ制御方法は、
リフレッシュ対象アドレス信号を決定することであって、前記リフレッシュ対象アドレス信号は、ブロックアドレス信号及び行アドレス信号を含む、ことと、
前記メモリアレイがロウハンマを受けていない場合、前記ブロックアドレス信号に対して復号化処理を実行して、第１ブロック選択信号を取得し、前記メモリアレイがロウハンマを受けた場合、前記ブロックアドレス信号に対して復号化処理を実行して、第２ブロック選択信号を取得することであって、前記第１ブロック選択信号は、前記メモリアレイから複数のデータブロックを選択するために使用され、前記第２ブロック選択信号は、前記メモリアレイから１つのデータブロックを選択するために使用される、ことと、
前記行アドレス信号に対して復号化処理を実行して、行選択信号を取得することであって、前記行選択信号は、選択されたデータブロックからターゲットリフレッシュワードラインを選択するために使用される、ことと、
前記ターゲットリフレッシュワードラインに対してリフレッシュ処理を実行することと、を含む、前記リフレッシュ制御方法。

【請求項14】

請求項１～１２のいずれか一項に記載のリフレッシュ制御回路と、メモリアレイとを備えるメモリであって、前記リフレッシュ制御回路は、前記メモリアレイに接続されている、メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願への相互参照］
本願は、２０２２年０６月２３日に中国特許局に提出された、出願番号が２０２２１０７２４８０３．６であり、発明の名称が「リフレッシュ制御回路及びその制御方法、並びにメモリ」である、中国特許出願に基づいて提出されるものであり、当該中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照によって本願に援用される。

【0002】

本発明は、半導体メモリ技術分野に関し、特に、リフレッシュ制御回路及びその制御方法、並びにメモリに関する。

【背景技術】

【0003】

ロウハンマ（Ｒｏｗ Ｈａｍｍｅｒ）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）へのデータ攻撃方式の一種であり、短時間内にあるワードライン（以下では、アグレッサ行（ａｇｇｒｅｓｓｏｒ ｒｏｗ）と呼ぶ）を頻繁にリフレッシュすることにより、そのワードラインに隣接するワードライン（以下では、ビクティム行（ｖｉｃｔｉｍ ｒｏｗ）と呼ぶ）のデータ損失を引き起こす。現在、ロウハンマの発生が検出された場合、ビクティム行に対してリフレッシュ動作を実行して、影響を受けたデータを復元する必要があり、これは、ハンマリフレッシュ動作とも呼ばれる。しかし、ハンマリフレッシュ動作は、通常のリフレッシュ動作プロセスに依存して実現する必要があり、その結果、ハンマリフレッシュ過程で無関係なワードラインもリフレッシュされてしまい、リソースが浪費され、メモリの性能が低下する。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、ハンマリフレッシュ動作における無関係なワードラインのリフレッシュ量を減少させ、リフレッシュ電流と消費電力を削減させることができる、リフレッシュ制御回路及びその制御方法、並びにメモリを提供する。

【課題を解決するための手段】

【0005】

本発明の技術的解決策は、以下のように実現される。

【0006】

第１態様によれば、本発明の実施例は、リフレッシュ制御回路を提供し、前記リフレッシュ制御回路はメモリアレイに接続され、前記リフレッシュ制御回路は、
リフレッシュ対象アドレス信号を出力するように構成される、アドレス出力モジュールであって、前記リフレッシュ対象アドレス信号は、ブロックアドレス信号及び行アドレス信号を含む、アドレス出力モジュールと、
前記ブロックアドレス信号を受信し、前記メモリアレイがロウハンマを受けていない場合、前記ブロックアドレス信号に対して復号化処理を実行して、第１ブロック選択信号を出力し、又は、前記メモリアレイがロウハンマを受けた場合、前記ブロックアドレス信号に対して復号化処理を実行して、第２ブロック選択信号を出力するように構成される、ブロック復号化モジュールであって、ここで、前記第１ブロック選択信号は、前記メモリアレイから複数のデータブロックを選択するために使用され、前記第２ブロック選択信号は、前記メモリアレイから１つのデータブロックを選択するために使用される、ブロック復号化モジュールと、
前記行アドレス信号を受信し、前記行アドレス信号に対して復号化処理を実行して、行選択信号を出力するように構成される、行復号化モジュールであって、前記行選択信号は、選択されたデータブロックからターゲットリフレッシュワードラインを選択するために使用される、行復号化モジュールと、を備える。

【0007】

いくつかの実施例において、前記ブロック復号化モジュールは、前処理モジュールと、復号化処理モジュールと、を備え、前記前処理モジュールは、第１ロウハンマ信号、リフレッシュ指示信号及び前記ブロックアドレス信号を受信し、前記第１ロウハンマ信号が無効である場合、前記リフレッシュ指示信号に基づいて、前記ブロックアドレス信号に対して第１前処理を実行して、ブロック事前選択信号を取得し、又は、前記第１ロウハンマ信号が有効である場合、前記ブロックアドレス信号に基づいて第２前処理を実行して、前記ブロック事前選択信号を取得するように構成され、前記復号化処理モジュールは、前記ブロック事前選択信号を受信し、前記ブロック事前選択信号に対して復号化処理を実行して、前記第１ブロック選択信号又は前記第２ブロック選択信号を取得するように構成され、ここで、前記メモリアレイがロウハンマを受けていない場合、前記第１ロウハンマ信号は無効であり、前記メモリアレイがロウハンマを受けた場合、前記第１ロウハンマ信号は有効である。

【0008】

いくつかの実施例において、前記ブロックアドレス信号は、第１タイプ信号及び第２タイプ信号を含み、前記ブロック事前選択信号は、第１信号対及び第２信号対を含み、前記前処理モジュールは、第１処理モジュールと、第２処理モジュールと、を備え、前記第１処理モジュールは、前記第１タイプ信号を受信し、前記第１タイプ信号に対して論理処理を実行して、前記第１信号対を出力するように構成され、ここで、前記第１信号対は、第１タイプ信号と、第１タイプ信号の反転信号とを含み、前記第１タイプ信号のレベル状態と、前記第１タイプ信号の反転信号のレベル状態は互いに反対であり、前記第２処理モジュールは、前記第１ロウハンマ信号、前記リフレッシュ指示信号及び前記第２タイプ信号を受信し、前記第１ロウハンマ信号及び前記リフレッシュ指示信号に基づいて、前記第２タイプ信号に対して前記第１前処理又は前記第２前処理を実行して、前記第２信号対を出力するように構成され、ここで、前記第２信号対は、第２タイプ信号と、第２タイプ信号の反転信号とを含み、前記第１ロウハンマ信号が有効である場合、前記第２タイプ信号のレベル状態と、前記第２タイプ信号の反転信号のレベル状態は互いに反対であり、前記第１ロウハンマ信号が無効であり且つ前記リフレッシュ指示信号が有効である場合、前記第２タイプ信号と第２タイプ信号の反転信号のレベル信号は、両方ともハイレベル状態に設定される。

【0009】

いくつかの実施例において、前記第１処理モジュールは第１ＮＯＴゲートを含み、前記第１ＮＯＴゲートの入力端子は前記第１タイプ信号を受信し、前記第１ＮＯＴゲートの出力端子は前記第１タイプ信号の反転信号を出力する。

【0010】

いくつかの実施例において、前記第２処理モジュールは、イネーブルモジュールと、論理モジュールと、を備え、前記イネーブルモジュールは、第１ロウハンマ信号及び前記リフレッシュ指示信号を受信して、演算制御信号を出力するように構成され、ここで、前記第１ロウハンマ信号が無効であり且つ前記リフレッシュ指示信号が有効である場合、前記演算制御信号は有効であり、前記第１ロウハンマ信号が有効である場合、前記演算制御信号は無効であり、前記論理モジュールは、前記演算制御信号及び前記第２タイプ信号を受信し、前記演算制御信号が有効である場合、前記第２タイプ信号に対して前記第１前処理を実行して、前記第２信号対を出力し、前記演算制御信号が無効である場合、前記第２タイプ信号に対して前記第２前処理を実行して、前記第２信号対を出力するように構成される。

【0011】

いくつかの実施例において、前記イネーブルモジュールは、第２ＮＯＴゲート、第１ＮＡＮＤゲート及び第３ＮＯＴゲートを備え、ここで、前記第２ＮＯＴゲートの入力端子は、前記第１ロウハンマ信号を受信し、前記第１ＮＡＮＤゲートの第１入力端子は、前記第２ＮＯＴゲートの出力端子に接続され、前記第１ＮＡＮＤゲートの第２入力端子は、前記リフレッシュ指示信号を受信し、前記第１ＮＡＮＤゲートの出力端子は、前記第３ＮＯＴゲートの入力端子に接続され、前記第３ＮＯＴゲートの出力端子は、前記演算制御信号を出力するように構成される。

【0012】

いくつかの実施例において、前記論理モジュールは、第４ＮＯＴゲート、第２ＮＡＮＤゲート、第５ＮＯＴゲート、第３ＮＡＮＤゲートを備え、ここで、前記第４ＮＯＴゲートは、前記演算制御信号を受信し、前記第２ＮＡＮＤゲートの第１入力端子は、前記第４ＮＯＴゲートの出力端子に接続され、前記第２ＮＡＮＤゲートの第２入力端子は、前記第２タイプ信号を受信し、前記第２ＮＡＮＤゲートの出力端子は、前記第２タイプ信号の反転信号を出力するように構成され、前記第５ＮＯＴゲートの入力端子は、前記第２タイプ信号を受信し、前記第３ＮＡＮＤゲートの第１入力端子は、前記第４ＮＯＴゲートの出力端子に接続され、前記第３ＮＡＮＤゲートの第２入力端子は、前記第５ＮＯＴゲートの出力端子に接続され、前記第３ＮＡＮＤゲートの出力端子は、新しい第２タイプ信号を出力するように構成される。

【0013】

いくつかの実施例において、前記第１ブロック選択信号と前記第２ブロック選択信号の両方が、複数のブロック選択サブ信号を含み、前記メモリアレイから複数のデータブロックを選択するために、前記第１ブロック選択信号において、複数の前記ブロック選択サブ信号は有効状態にあり、残りの前記ブロック選択サブ信号は無効状態にあり、前記メモリアレイから１つのデータブロックを選択するために、前記第２ブロック選択信号において、１つの前記ブロック選択サブ信号は有効状態にあり、残りの前記ブロック選択サブ信号は無効状態にある。

【0014】

いくつかの実施例において、前記復号化処理モジュールは、複数の復号化サブモジュールを備え、前記復号化サブモジュールは、前記ブロック事前選択信号の部分信号を受信し、受信した信号に対して論理演算を実行して、１つの前記ブロック選択サブ信号を出力するように構成され、異なる前記復号化サブモジュールによって受信された信号は異なり、ここで、論理演算結果が所定値である場合、前記復号化サブモジュールによって出力されるブロック選択サブ信号は有効状態にある。

【0015】

いくつかの実施例において、前記アドレス出力モジュールは、具体的には、通常リフレッシュアドレス信号及び活性化アドレス信号を受信し、前記メモリアレイがロウハンマを受けていない場合、前記リフレッシュ対象アドレス信号として前記通常リフレッシュアドレス信号を出力し、又は、前記メモリアレイがロウハンマを受けた場合、前記活性化アドレス信号に基づいて、前記リフレッシュ対象アドレス信号を出力するように構成される。

【0016】

いくつかの実施例において、前記アドレス出力モジュールは、制御モジュールと、選択モジュールと、を備え、前記制御モジュールは、前記活性化アドレス信号、第２ロウハンマ信号及び第１制御信号を受信し、前記第２ロウハンマ信号が有効である場合、前記第１制御信号に基づいて前記活性化アドレス信号に対して計算処理を実行して、ビクティムアドレス信号を出力するように構成され、前記選択モジュールは、前記通常リフレッシュアドレス信号、前記ビクティムアドレス信号及び第２制御信号を受信し、前記第２制御信号が第１状態にある場合、前記リフレッシュ対象アドレス信号として前記通常リフレッシュアドレス信号を出力し、又は、前記第２制御信号が第２状態にある場合、前記リフレッシュ対象アドレス信号として前記ビクティムアドレス信号を出力するように構成され、ここで、前記第２ロウハンマ信号は、前記メモリアレイがロウハンマを受けたことを表す。

【0017】

いくつかの実施例において、前記制御モジュールは、ラッチ及び計算モジュールを備え、ここで、前記ラッチの入力端子は、前記活性化アドレス信号を受信し、前記ラッチのクロック端子は、前記第２ロウハンマ信号を受信し、前記ラッチの出力端子は、前記計算モジュールの入力端子に接続され、前記計算モジュールの制御端子は、前記第１制御信号を受信し、前記選択モジュールの第１入力端子は、前記通常リフレッシュアドレス信号を受信し、前記選択モジュールの第２入力端子は、前記計算モジュールの出力端子に接続され、前記選択モジュールの制御端子は、前記第２制御信号に接続され、前記選択モジュールの出力端子は、前記リフレッシュ対象アドレス信号を出力するように構成される。

【0018】

第２態様によれば、本発明の実施例は、リフレッシュ制御回路に適用されるリフレッシュ制御方法を提供し、前記リフレッシュ制御回路はメモリアレイに接続され、前記リフレッシュ制御方法は、
リフレッシュ対象アドレス信号を決定することであって、前記リフレッシュ対象アドレス信号は、ブロックアドレス信号及び行アドレス信号を含むことと、
前記メモリアレイがロウハンマを受けていない場合、前記ブロックアドレス信号に対して復号化処理を実行して、第１ブロック選択信号を取得し、前記メモリアレイがロウハンマを受けた場合、前記ブロックアドレス信号に対して復号化処理を実行して、第２ブロック選択信号を取得することであって、ここで、前記第１ブロック選択信号は、前記メモリアレイから複数のデータブロックを選択するために使用され、前記第２ブロック選択信号は、前記メモリアレイから１つのデータブロックを選択するために使用されることと、
前記行アドレス信号に対して復号化処理を実行して、行選択信号を取得することであって、前記行選択信号は、選択されたデータブロックからターゲットリフレッシュワードラインを選択するために使用されることと、
前記ターゲットリフレッシュワードラインに対してリフレッシュ処理を実行することと、を含む。

【0019】

第３態様によれば、本発明の実施例は、メモリを提供し、前記メモリは、第１態様に記載のリフレッシュ制御回路と、メモリアレイとを備え、前記リフレッシュ制御回路は、前記メモリアレイに接続されている。

【発明の効果】

【0020】

本発明の実施例は、リフレッシュ制御回路及びその制御方法、並びにメモリを提供し、ハンマリフレッシュ動作における無関係なワードラインのリフレッシュ量を減少することにより、リフレッシュ電流とリフレッシュの消費電力を削減させ、更にメモリの性能を向上させることができる。

【図面の簡単な説明】

【0021】

【図1】メモリアレイの構造の概略図である。

【図2】本発明の実施例によるリフレッシュ制御回路の構造の概略図である。

【図3】本発明の実施例によるブロック復号化モジュールの構造の概略図である。

【図4】本発明の実施例による第１処理モジュールの構造の概略図である。

【図5】本発明の実施例による第２処理モジュールの構造の概略図である。

【図6】本発明の実施例による復号化処理モジュールの構造の概略図である。

【図7】本発明の実施例による別のリフレッシュ制御回路の構造の概略図である。；

【図8】関連技術による第２処理モジュールの構造の概略図である。

【図9】本発明の実施例によるリフレッシュ制御方法の例示的なフローチャートである。

【図10】本発明の実施例によるメモリの構造の概略図である。

【発明を実施するための形態】

【0022】

以下では、本発明の実施例における図面を参照して、本発明の実施例における技術的解決策を明確且つ完全に説明する。理解できるように、本明細書で説明される具体的な実施例は、関連する出願を説明するためのものに過ぎず、当該出願を限定するものではない。更に留意されたいこととして、説明の便宜上、図面には、本出願に関連する部分のみが示されている。特に定義しない限り、本発明で使用されるすべての技術用語及び科学用語は、当業者によって一般的に理解されるものと同じ意味を有する。本明細書で使用される用語は、本発明の実施例を説明するためのものに過ぎず、本発明を限定することを目的とするものではない。以下の説明では、「いくつかの実施例」という用語は、すべての可能な実施例のサブセットを指し、理解できることとして、「いくつかの実施例」という用語は、すべての可能な実施例の同じサブセット又は異なるサブセットであり得、これらは、競合することなく互いに組み合わせることができる。本願実施例における「第１／第２／第３」という用語は、類似した対象を区別するためのものに過ぎず、対象の特定の順序を表すものではない。理解できることとして、「第１／第２／第３」は、場合によっては、特定の順序又は先後順序を互換することができ、これにより、本明細書で説明される本発明の実施例が、図面で示された又は説明された以外の順序で実施できるようにする。

【0023】

ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、リフレッシュ動作によりメモリセル内のデータを維持する必要がある。通常のリフレッシュ動作では、毎回のリフレッシュ動作では、メモリアレイ内の複数のデータブロックをオンにし、オンにしたデータブロックからワードラインを更に選択してリフレッシュ処理を実行する。図１を参照すると、メモリアレイの構造の概略図が示されている。図１に示すように、当該メモリアレイは、データブロック０、データブロック１…データブロック７に分割される。リフレッシュ動作におけるアドレス信号は、ＲＡ＜１５：０＞として表すことができ、ここで、ＲＡ＜１５：１３＞はブロックアドレス信号であり、オンにする必要があるデータブロックを選択するために使用され、ＲＡ＜１２：０＞は行アドレス信号であり、オンにしたデータブロックからターゲットリフレッシュワードラインを選択するために使用される。通常のリフレッシュ動作では、ＲＡ１４、ＲＡ１４Ｂ、ＲＡ１５、ＲＡ１５Ｂはすべてハイレベルに設定（Ｆｏｒｃｅ）され、ここで、「Ｂ」は、反転信号を表す。「ＲＡ１４＝０」は、回路復号化では「ＲＡ１４＝１」と表現され、したがって、ＲＡ１４＝１、ＲＡ１４＝０、ＲＡ１５＝１、ＲＡ１５＝０はすべて有効であると見なすことができる。ＲＡ＜１５：１３＞＝０００を例にとると、データブロック０、データブロック２、データブロック４及びデータブロック６はすべて、Ｒａ１３Ｂをブロック事前選択信号として使用し、Ｒａ１４とＲａ１５及びそれらの反転信号は１に設定（Ｆｏｒｃｅ）されるため、実際には、Ｒａ１３のみに基づいてデータブロックを選択し、偶数レベルのデータブロック（データブロック０、２、４、６）はＲａ１３Ｂを使用するため、Ｒａ１３＝０である場合、偶数レベルのデータブロックが選択される。つまり、毎回の通常のリフレッシュ動作では、４つのデータブロックから対応するワードライン（ＲＡ＜１２：０＞によって復号化される）を選択してリフレッシュする。特に、異なるメモリ容量のメモリアレイにおいて、データブロックの数や復号化過程は異なる可能性があり、この場合、選択されるデータブロックの数も異なり、図１は１つの例に過ぎない。

【0024】

しかし、ロウハンマが検出された場合、影響を受けたデータを復元するために、ビクティム行（Ｖｉｃｔｉｍ ＷＬ）をリフレッシュする必要があり、ハンマリフレッシュは、通常のリフレッシュの過程に依存して実現する必要がある。図１を例にとると、ビクティム行がデータブロック０のワードラインであると仮定すると、前述した復号化メカニズムにより、依然として、データブロック０、データブロック２、データブロック４及びデータブロック６が選択されるようになり、その結果、ハンマリフレッシュ過程でいくつかの無関係なワードラインもリフレッシュされてしまい、リソースが浪費され、メモリの性能が低下する。

【0025】

本発明の実施例は、リフレッシュ制御回路を提供し、ハンマリフレッシュ動作における無関係なワードラインのリフレッシュ量を減らすことにより、リフレッシュ電流とリフレッシュ消費電力を削減させ、更にメモリの性能を向上させることができる。

【0026】

以下では、図面を参照して、本発明の各実施例について詳細に説明する。

【0027】

本発明の１つの実施例において、図２を参照すると、本発明の実施例によるリフレッシュ制御回路１０の構造の概略図が示されている。当該リフレッシュ制御回路１０はメモリアレイに接続され、図２に示すように、リフレッシュ制御回路１０は、
リフレッシュ対象アドレス信号を出力するように構成される、アドレス出力モジュール１１であって、リフレッシュ対象アドレス信号は、ブロックアドレス信号及び行アドレス信号を含む、アドレス出力モジュール１１と、
ブロックアドレス信号を受信し、メモリアレイがロウハンマを受けていない場合、ブロックアドレス信号に対して復号化処理を実行して、第１ブロック選択信号を出力し、又は、メモリアレイがロウハンマを受けた場合、ブロックアドレス信号に対して復号化処理を実行して、第２ブロック選択信号を出力するように構成される、ブロック復号化モジュール１２１であって、ここで、第１ブロック選択信号は、メモリアレイから複数のデータブロックを選択するために使用され、第２ブロック選択信号は、メモリアレイから１つのデータブロックを選択するために使用される、ブロック復号化モジュール１２１と、
行アドレス信号を受信し、行アドレス信号に対して復号化処理を実行して、行選択信号を出力するように構成される、行復号化モジュール１２２であって、行選択信号は、選択されたデータブロックからターゲットリフレッシュワードラインを選択するために使用される、行復号化モジュール１２２と、を備えることができる。

【0028】

留意されたいこととして、本発明の実施例のリフレッシュ制御回路１０は、ダイナミックメモリに適用され、ハンマリフレッシュ動作におけるリフレッシュ消費電力が大きいという問題を解決するために使用される。

【0029】

ここで、アドレス出力モジュール１１は、リフレッシュ対象アドレス信号を出力するように構成され、リフレッシュ対象アドレス信号は、リフレッシュが必要なワードラインアドレスを指示するために使用される。ブロック復号化モジュール１２１と行復号化モジュール１２２は一緒に事前復号化モジュール１２を構成し、前記事前復号化モジュール１２は、リフレッシュ対象アドレス信号を予備復号化して、行選択信号及びブロック選択信号を取得するように構成され、行復号化信号及びブロック復号化信号は、後続の処理を経過した後、ターゲットリフレッシュワードラインをオンにするために使用される。

【0030】

本発明の実施例において、ブロック選択信号は、第１ブロック選択信号及び第２ブロック選択信号の２つのタイプを有する。通常のリフレッシュ動作（即ち、メモリアレイがロウハンマを受けていない）において、ブロック選択信号は、複数のデータブロックを選択するための第１ブロック選択信号であり、それにより、複数のデータブロックから対応するワードラインを選択してリフレッシュし、ハンマリフレッシュ動作（即ち、メモリアレイがロウハンマを受ける）において、ブロック選択信号は、１つのデータブロックのみを選択するための第２ブロック選択信号であり、それにより、１つのデータブロックから対応するワードラインを選択してリフレッシュし、これにより、無関係なワードラインのリフレッシュ量を減らし、ハンマリフレッシュ過程における電流と消費電力を削減させ、メモリの性能を向上させることができる。

【0031】

留意されたいこととして、ブロックアドレス信号が表すブロックアドレスの実際の意味は、実際の状況に応じて調整することができる。具体的には、選択対象があるメモリバンク（ｂａｎｋ）又はハーフメモリバンク（ｈａｌｆ ｂａｎｋ）である場合、ブロックアドレス信号は、メモリバンクをビットライン方向に分割することによって得られたセクション（ｓｅｃｔｉｏｎ）を表し、図１に示すように、アドレス復号化モジュールの上部領域と下部領域は両方ともハーフメモリバンクであり、当該２つのハーフメモリバンクが１つの完全なバンクを構成し、各ハーフメモリバンクは、８つのデータブロックに分割されることができる。通常のリフレッシュを実行する際に、同じｈａｌｆ ｂａｎｋ内の一部のｓｅｃｔｉｏｎの複数のワードラインを同時にリフレッシュし、各ｓｅｃｔｉｏｎは通常、最大で１つのワードラインを有する。選択対象がチップ（ｃｈｉｐ）全体である場合、ブロックアドレス信号が表すブロックアドレスの実際の意味は、メモリバンクアドレスであってもよく、この場合、通常のリフレッシュを実行する際に、同じｃｈｉｐ内の一部のｂａｎｋの複数のワードラインをリフレッシュし、各ｂａｎｋは通常、最大で１つのワードラインを有する。更に、選択対象がチップ全体である場合、ブロックアドレス信号が表す実際の意味は、メモリバンクアドレス及びセクションアドレスを含む可能性ことができ、この場合、通常のリフレッシュを実行する際に、同じｃｈｉｐ内の一部のｂａｎｋの複数のｓｅｃｔｉｏｎのワードラインをリフレッシュし、即ち、任意の選択されたｂａｎｋにおいて、複数のワードラインが同時にリフレッシュされる。まとめると、ブロックアドレス信号によって表されるものは、実際の必要及び後続の容量、仕様の変化に応じて調整することができ、本明細書で説明されたのは、例示的なものに過ぎない。

【0032】

留意されたいこととして、第１ブロック選択信号によって選択されるデータブロックの具体的な数は、実際の応用シナリオに応じて決定することができる。図１に示すメモリアレイを例にとると、第１ブロック選択信号は、毎回４つのデータブロックを選択するが、これは、関連する限定を構成するものではない。

【0033】

いくつかの実施例において、図３に示すように、ブロック復号化モジュール１２１は、
第１ロウハンマ信号、リフレッシュ指示信号及びブロックアドレス信号を受信し、第１ロウハンマ信号が無効である場合、リフレッシュ指示信号に基づいて、ブロックアドレス信号に対して第１前処理を実行して、ブロック事前選択信号を取得し、又は、第１ロウハンマ信号が有効である場合、ブロックアドレス信号に基づいて第２前処理を実行して、ブロック事前選択信号を取得するように構成される、前処理モジュール２１と、
ブロック事前選択信号を受信し、ブロック事前選択信号に対して復号化処理を実行して、第１ブロック選択信号又は第２ブロック選択信号を取得するように構成される、復号化処理モジュール２２と、を備える。

【0034】

留意されたいこととして、メモリアレイがロウハンマを受けていない場合、第１ロウハンマ信号は無効であり、メモリアレイがロウハンマを受けた場合、第１ロウハンマ信号は有効である。更に、リフレッシュ指示信号は、リフレッシュ動作の実行を指示するために使用される。

【0035】

このように、第１ロウハンマ信号を利用して、今回のリフレッシュ動作が通常のリフレッシュ動作であるかハンマリフレッシュ動作であるかを区別し、対応する前処理方式を採用して後続の復号化を実行することにより、第１ブロック選択信号又は第２ブロック選択信号を取得し、これにより、通常のリフレッシュ動作に影響を及ぼすことなく、ハンマリフレッシュ動作における無関係なワードラインのリフレッシュ量を減らし、ハンマリフレッシュ動作におけるリフレッシュ電流と消費電力を削減させることができる。

【0036】

いくつかの実施例において、ブロックアドレス信号は、第１タイプ信号及び第２タイプ信号を含み、第１タイプ信号及び第２タイプ信号は、ブロックアドレス信号を構成し、ブロック事前選択信号は、第１信号対及び第２信号対を含む。図３に示すように、前処理モジュール２１は、
第１タイプ信号を受信し、第１タイプ信号に対して論理処理を実行して、第１信号対を出力するように構成される、第１処理モジュール２１１であって、ここで、第１信号対は、第１タイプ信号と、第１タイプ信号の反転信号とを含み、第１タイプ信号のレベル状態と、第１タイプ信号の反転信号のレベル状態は、互いに反対である、第１処理モジュール２１１と、
第１ロウハンマ信号、リフレッシュ指示信号及び第２タイプ信号を受信し、第１ロウハンマ信号及びリフレッシュ指示信号に基づいて、第２タイプ信号に対して第１前処理又は第２前処理を実行して、第２信号対を出力するように構成される、第２処理モジュール２１２と、を備え、ここで、第２信号対は、第２タイプ信号と、第２タイプ信号の反転信号とを含み、第１ロウハンマ信号が有効である場合、第２タイプ信号のレベル状態と、第２タイプ信号の反転信号のレベル状態は互いに反対であり、第１ロウハンマ信号が無効であり且つリフレッシュ指示信号が有効である場合、第２タイプ信号と第２タイプ信号の反転信号のレベル信号は、両方ともハイレベル状態に設定される。

【0037】

以下では、具体例を参照して、リフレッシュ対象アドレス信号の復号化過程について詳細に説明する。この例では、リフレッシュ対象アドレス信号は、１６個のサブ信号で構成され、ＲＡ＜１５：０＞として表すことができ、ここで、ＲＡ＜１５：１３＞は、ブロックアドレス信号であり、データブロックを選択するために使用され、ＲＡ＜１２：０＞は、行アドレス信号であり、ワードラインを選択するために使用される。

【0038】

図１を参照すると、第１タイプ信号はＲＡ＜１３＞を指し、第１処理モジュール２１１によって処理されて第１信号対（ＲＡ１３／ＲＡ１３Ｂ）になり、この場合、ＲＡ１３及びＲＡ＜１３＞のレベル状態は同じであり、ＲＡ１３Ｂ及びＲＡ＜１３＞のレベル状態は互いに反対である。

【0039】

第２タイプ信号は、ＲＡ＜１４＞及びＲＡ＜１５＞を指し、第２処理モジュール２１２によって処理されて第２信号対（ＲＡ１４／ＲＡ１４Ｂ、ＲＡ１５／ＲＡ１５Ｂ）になる。ハンマリフレッシュ動作では、ＲＡ１４及びＲＡ＜１４＞のレベル状態は同じであり、ＲＡ１４Ｂ及びＲＡ＜１４＞のレベル状態は互いに反対であり、ＲＡ１５及びＲＡ＜１５＞のレベル状態は同じであり、ＲＡ１５Ｂ及びＲＡ＜１５＞のレベル状態は互いに反対である。通常のリフレッシュ動作では、ＲＡ１４、ＲＡ１４Ｂ、ＲＡ１５、ＲＡ１５Ｂはすべてハイレベル状態に設定され、これは、それらが選択されたことを表す。理解できるように、他の実施例では、ＲＡ１４、ＲＡ１４Ｂ、ＲＡ１５、ＲＡ１５Ｂは、それらが選択されたことを表す他のレベル状態に設定されることもできる。

【0040】

特に、ＲＡ１３、ＲＡ１３Ｂ、ＲＡ１４、ＲＡ１４Ｂ、ＲＡ１５、ＲＡ１５Ｂは、タイミングが同期しており、これにより、後続の復号化を共同で実行する。

【0041】

第１タイプ信号ＲＡ＜１３＞及び第１タイプ信号ＲＡ１３は、回路において同じ意味を有するため、追加の名称は導入されず、記号のみでそれらを区別することを理解されたい。ＲＡ＜１４＞とＲＡ１４、ＲＡ＜１５＞とＲＡ１５も同様である。更に、異なるメモリ容量のメモリでは、メモリアレイのデータブロックの数や分割ルールは異なる場合があるため、オンになるように制御する必要があるデータブロックの数も異なり、この場合、第１タイプ信号及び第２タイプ信号のデータビットは、対応して調整を行う必要があり、本発明の実施例は１つの例に過ぎず、具体的な限定を構成しない。

【0042】

いくつかの実施例において、図４に示すように、第１処理モジュール２１１は、第１ＮＯＴゲートを備え、第１ＮＯＴゲートの入力端子は、第１タイプ信号ＲＡ＜１３＞を受信し、第１ＮＯＴゲートの出力端子は、第１タイプ信号の反転信号ＲＡ１３Ｂを出力する。

【0043】

留意されたいこととして、第１処理モジュール２１１には、更に、第１タイプ信号ＲＡ＜１３＞を遅延させる遅延デバイスを設けることで、タイミングが同期した第１タイプ信号ＲＡ１３と第１タイプ信号の反転信号ＲＡ１３Ｂを取得することを保証することができる。

【0044】

更に留意されたいこととして、図４には、第１タイプ信号が１つしかないため、第１ＮＯＴゲートの数は１つである。複数の第１タイプ信号がある場合、異なる第１タイプ信号を並列処理するために、第１ＮＯＴゲートの数は複数であり得、又は、複数の第１タイプ信号がある場合、依然として１つのみの第１ＮＯＴゲートを設けることができ、遅延デバイスによって異なる第１タイプ信号を直列処理し、その後、別の遅延デバイスにより、すべての第１タイプ信号及び第１タイプ信号の反転信号がタイミングにおいて同期状態にあることを保証する。

【0045】

いくつかの実施例において、図５に示すように、第２処理モジュール２１２は、
第１ロウハンマ信号ＲＨＲ及びリフレッシュ指示信号ＲｅｆｒｅｓｈＩＰを受信して、演算制御信号を出力するように構成されるイネーブルモジュールであって、ここで、第１ロウハンマ信号ＲＨＲが無効であり且つリフレッシュ指示信号ＲｅｆｒｅｓｈＩＰが有効である場合、演算制御信号は有効であり、第１ロウハンマ信号ＲＨＲが有効である場合、演算制御信号は無効である、イネーブルモジュールと、
演算制御信号及び第２タイプ信号を受信し、演算制御信号が有効である場合、第２タイプ信号に対して第１前処理を実行して、第２信号対を出力し、演算制御信号が無効である場合、第２タイプ信号に対して第２前処理を実行して、第２信号対を出力するように構成される、論理モジュールと、を備える。

【0046】

つまり、メモリアレイがロウハンマを受ける過程において、有効な第１ロウハンマ信号ＲＨＲは、リフレッシュ指示信号ＲｅｆｒｅｓｈＩＰを「無効（Ｄｉｓａｂｌｅ）」にして、無効の演算制御信号を取得することができ、それにより、第２タイプ信号に対して第２前処理を実行して、第２信号対を取得し、更に、復号化によって第２ブロック復号化信号を取得し、１つのみのデータブロックのワードラインを選択してリフレッシュ処理を実行することにより、ハンマリフレッシュの消費電力を削減させることができる。

【0047】

同様に、第２タイプ信号の数が１つである場合、第２処理モジュール２１２は、１つのイネーブルモジュール及び１つの論理モジュールを備えることができる。第２タイプ信号の数が複数である場合、図５に示すように、イネーブルモジュール及び論理モジュールは、異なる第２タイプ信号を直列処理し、その後、別の遅延デバイスにより、すべての第２タイプ信号及び第２タイプ信号の反転信号がタイミングにおいて同期状態にあることを保証し、又は、第２タイプ信号が複数である場合、第２処理モジュール２１２は、複数の図５に示されるような回路を備えることができ、当該複数の回路はそれぞれ１つの第２タイプ信号を処理する。

【0048】

回路デバイスの多様性により、第２処理モジュールの具体的な構成には多くの可能性があり、前述した回路論理を実現できればよい。以下では、第２処理モジュール２１２の具体的な構成を例示的に提供する。

【0049】

いくつかの実施例において、イネーブルモジュールは、第２ＮＯＴゲート３０１、第１ＮＡＮＤゲート３０２及び第３ＮＯＴゲート３０３を備え、ここで、第２ＮＯＴゲート３０１の入力端子は、第１ロウハンマ信号ＲＨＲを受信し、第１ＮＡＮＤゲート３０２の第１入力端子は、第２ＮＯＴゲート３０１の出力端子に接続され、第１ＮＡＮＤゲート３０２の第２入力端子は、リフレッシュ指示信号ＲｅｆｒｅｓｈＩＰを受信し、第１ＮＡＮＤゲート３０２の出力端子は、第３ＮＯＴゲート３０３の入力端子に接続され、第３ＮＯＴゲート３０３の出力端子は、演算制御信号を出力するために使用される。

【0050】

いくつかの実施例において、図５に示すように、論理モジュールは、第４ＮＯＴゲート３０４、第２ＮＡＮＤゲート３０５、第５ＮＯＴゲート３０６、第３ＮＡＮＤゲート３０７を備え、ここで、第４ＮＯＴゲート３０４は、演算制御信号を受信し、第２ＮＡＮＤゲート３０５の第１入力端子は、第４ＮＯＴゲート３０４の出力端子に接続され、第２ＮＡＮＤゲート３０５の第２入力端子は、第２タイプ信号を受信し、第２ＮＡＮＤゲート３０５の出力端子は、第２タイプ信号の反転信号を出力するために使用され、第５ＮＯＴゲート３０６の入力端子は、第２タイプ信号を受信し、第３ＮＡＮＤゲート３０７の第１入力端子は、第４ＮＯＴゲート３０４の出力端子に接続され、第３ＮＡＮＤゲート３０７の第２入力端子は、第５ＮＯＴゲート３０６の出力端子に接続され、第３ＮＡＮＤゲート３０７の出力端子は、新しい第２タイプ信号を出力するために使用される。

【0051】

留意されたいこととして、第２タイプ信号ＲＡ＜１４＞を例にとると、第１ロウハンマ信号ＲＨＲが有効である場合、演算制御信号は無効であり、第２ＮＡＮＤゲート３０５によって出力されるＲＡ１４Ｂ及びＲＡ＜１４＞のレベル状態は互いに反対であり、第３ＮＡＮＤゲート３０７によって出力されるＲＡ１４及びＲＡ＜１４＞のレベル状態は同じである。第１ロウハンマ信号ＲＨＲが無効であり且つリフレッシュ指示信号ＲｅｆｒｅｓｈＩＰが有効である場合、演算制御信号は有効であり、第２ＮＡＮＤゲート３０５及び第３ＮＡＮＤゲート３０７は両方ともハイレベル信号を固定して出力し、即ち、ＲＡ１４Ｂ及びＲＡ１４は両方ともハイレベル状態に設定される。

【0052】

このようにして、前処理モジュール２１によってブロック事前選択信号ＲＡ１３、ＲＡ１３Ｂ、ＲＡ１４、ＲＡ１４Ｂ、ＲＡ１５及びＲＡ１５Ｂを決定する。通常のリフレッシュ動作では、ＲＡ１４、ＲＡ１４Ｂ、ＲＡ１５及びＲＡ１５Ｂはすべて、ハイレベル状態に設定される。ハンマリフレッシュ動作では、ビクティム行が位置するデータブロックを正確に選択するために、ＲＡ１４、ＲＡ１４Ｂ、ＲＡ１５及びＲＡ１５Ｂはすべて、レベル設定処理を実行せず、それにより、ハンマリフレッシュ動作における無関係なワードラインのリフレッシュ量を減らすことができる。

【0053】

いくつかの実施例において、第１ブロック選択信号と第２ブロック選択信号の両方が、複数のブロック選択サブ信号を含み、メモリアレイから複数のデータブロックを選択するために、第１ブロック選択信号において、複数のブロック選択サブ信号は有効状態にあり、残りのブロック選択サブ信号は無効状態にあり、メモリアレイから１つのデータブロックを選択するために、第２ブロック選択信号において、１つのブロック選択サブ信号は有効状態にあり、残りのブロック選択サブ信号は無効状態にある。他の実施例において、更に、第２ブロック選択信号における有効状態のブロック選択サブ信号の数が、１より大きい且つ第１ブロック選択信号における有効状態のブロック選択サブ信号の数より小さくなるように制御することができる。

【0054】

例示的に、ブロック選択サブ信号の数は８であってもよく、この場合、第１ブロック選択信号及び第２ブロック選択信号は両方ともＲｅｇｉｏｎ＜７：０＞として表すことができる。それに対応して、図３及び図６に示すように、復号化処理モジュール２２は、複数の復号化サブモジュール２２１を備える（図３及び図６では、例として１つの復号化サブモジュールのみに符号が付けられている）。前記復号化サブモジュール２２１は、ブロック事前選択信号の部分信号を受信し、受信した信号に対して論理演算を実行して、１つのブロック選択サブ信号（例えば、Ｒｅｇｉｏｎ＜０＞）を出力するように構成される。異なる復号化サブモジュール２２１によって受信される信号は異なり、異なる復号化サブモジュール２２１によって出力されるブロック選択サブ信号は異なることを理解されたい。

【0055】

ここで、論理演算結果が所定値である場合、復号化サブモジュール２２１によって出力されるブロック選択サブ信号は有効状態にある。例示的に、所定値は１（ハイレベル信号）であってもよい。

【0056】

いくつかの実施例において、図６に示すように、復号化サブモジュール２２１は、第４ＮＡＮＤゲート及び第６ＮＯＴゲートを備え、ここで、第４ＮＡＮＤゲートの入力端子は、ブロック事前選択信号の部分信号を受信するために使用され、第４ＮＡＮＤゲートの出力端子は、第６ＮＯＴゲートの入力端子に接続され、第６ＮＯＴゲートの出力端子は、ブロック選択サブ信号を出力するために使用される。

【0057】

留意されたいこととして、各復号化サブモジュール２２１によって受信される具体的な信号は、実際の復号化ルールに応じて実行される必要があり、図６は１つの例に過ぎない。ＲＡ＜１５：１３＞＝０００であると仮定すると、ロウハンマを受けていない場合、ＲＡ１５＝ＲＡ１５Ｂ＝ＲＡ１４＝ＲＡ１４Ｂ＝１、ＲＡ１３＝０、ＲＡ１３Ｂ＝１であり、この場合、Ｒｅｇｉｏｎ＜０＞＝Ｒｅｇｉｏｎ＜２＞＝Ｒｅｇｉｏｎ＜４＞＝Ｒｅｇｉｏｎ＜６＞＝１（有効状態に相当）であり、即ち、データブロック０、データブロック２、データブロック４、データブロック６を選択し、ロウハンマを受けた場合、ＲＡ１５＝０、ＲＡ１５Ｂ＝１、ＲＡ１４＝０、ＲＡ１４Ｂ＝１、ＲＡ１３＝０、ＲＡ１３Ｂ＝１であり、この場合、Ｒｅｇｉｏｎ＜０＞＝１であり、即ち、データブロック０のみが選択される。これから分かるように、本発明の実施例によるリフレッシュ制御回路により、ハンマリフレッシュを行う際に、ビクティム行が位置するデータブロックのみを選択してリフレッシュ動作を実行することができ、そのため、無関係なワードラインのリフレッシュを減らし、消費電力を削減させることができる。

【0058】

いくつかの実施例において、図７に示すように、アドレス出力モジュール１１は、具体的に、通常リフレッシュアドレス信号ＲｅｆＲａ＜１５：０＞及び活性化アドレス信号ＲａＥｘｔ＜１５：０＞を受信し、メモリアレイがロウハンマを受けていない場合、リフレッシュ対象アドレス信号ＲＡ＜１５：０＞として通常リフレッシュアドレス信号ＲｅｆＲａ＜１５：０＞を出力し、又は、メモリアレイがロウハンマを受けた場合、活性化アドレス信号ＲａＥｘｔ＜１５：０＞に基づいて、リフレッシュ対象アドレス信号ＲＡ＜１５：０＞を出力するように構成される。

【0059】

留意されたいこととして、通常リフレッシュアドレス信号ＲｅｆＲａ＜１５：０＞は、通常のリフレッシュ動作におけるアドレス信号を指し、活性化アドレス信号ＲａＥｘｔ＜１５：０＞は、活性化動作におけるアドレス信号を指す。ロウハンマは、単位時間内のあるワードラインアドレスの活性化回数が閾値に達することを指すことを理解されたい。つまり、単位時間内に同じ活性化アドレス信号ＲａＥｘｔ＜１５：０＞が現れた回数が閾値に達した場合、メモリアレイがロウハンマを受けていることが確認され、活性化アドレス信号ＲａＥｘｔ＜１５：０＞は、アグレッサ行のアドレス信号でもある。特に、ロウハンマシナリオでは、ビクティム行はアグレッサ行の隣接行であるため、リフレッシュ対象アドレス信号ＲＡ＜１５：０＞は、活性化アドレス信号ＲａＥｘｔ＜１５：０＞に従って更に決定される必要がある。

【0060】

いくつかの実施例において、図７に示すように、アドレス出力モジュール１１は、
活性化アドレス信号ＲａＥｘｔ＜１５：０＞、第２ロウハンマ信号ＲＨＲＳｅｅｄＳａｍｐｌｅ及び第１制御信号ＲＨＲＲａＣｔｒｌを受信し、第２ロウハンマ信号ＲＨＲＳｅｅｄＳａｍｐｌｅが有効である場合、第１制御信号ＲＨＲＲａＣｔｒｌに基づいて活性化アドレス信号ＲａＥｘｔ＜１５：０＞に対して計算処理を実行して、ビクティムアドレス信号ＲＨＲＲａ＜１５：０＞を出力するように構成される、制御モジュールと、
通常リフレッシュアドレス信号ＲｅｆＲａ＜１５：０＞、ビクティムアドレス信号ＲＨＲＲａ＜１５：０＞及び第２制御信号ＳｅｌＣｔｒｌを受信し、第２制御信号ＳｅｌＣｔｒｌが第１状態にある場合、リフレッシュ対象アドレス信号ＲＡ＜１５：０＞として通常リフレッシュアドレス信号ＲｅｆＲａ＜１５：０＞を出力し、又は、第２制御信号ＳｅｌＣｔｒｌが第２状態にある場合、リフレッシュ対象アドレス信号ＲＡ＜１５：０＞としてビクティムアドレス信号ＲＨＲＲａ＜１５：０＞を出力するように構成される、選択モジュール１１３と、を備える。更に、ターゲットリフレッシュワードラインを最終的に決定するために、事前復号化回路１２は、リフレッシュ対象アドレス信号ＲＡ＜１５：０＞に対して事前復号化を実行して、行選択信号（例えば、図７のＲａ２１０＜７：０＞、Ｒａ４５３＜７：０＞…など）及びブロック選択信号Ｒｅｇｉｏｎ＜７：０＞を取得する。

【0061】

ここで、ビクティムアドレス信号ＲＨＲＲａ＜１５：０＞は、ロウハンマにおけるビクティム行を指示するために使用され、第２ロウハンマ信号ＲＨＲＳｅｅｄＳａｍｐｌｅは、メモリアレイがロウハンマを受けたことを表し、第１制御信号ＲＨＲＲａＣｔｒｌは、関連する計算過程を制御するために使用される。特に、第２ロウハンマ信号ＲＨＲＳｅｅｄＳａｍｐｌｅ、第１制御信号ＲＨＲＲａＣｔｒｌ、第２制御信号ＳｅｌＣｔｒｌ及び前述した第１ロウハンマ信号ＲＨＲはすべて、メモリアレイがロウハンマを受けたか否かに関連付けられており、回路におけるこれらの信号の位置が異なるため、これらの信号の変化論理は、タイミングを考慮する必要もあり、したがって、それらの間に固定した論理関連が存在しないかもしれない。

【0062】

いくつかの実施例において、制御モジュールは、ラッチ１１１及び計算モジュール１１２を備え、ここで、ラッチ１１１の入力端子は、活性化アドレス信号ＲａＥｘｔ＜１５：０＞を受信し、ラッチ１１１のクロック端子は、第２ロウハンマ信号ＲＨＲＳｅｅｄＳａｍｐｌｅを受信し、ラッチ１１１の出力端子は、計算モジュール１１２の入力端子に接続され、計算モジュール１１２の制御端子は、第１制御信号ＲＨＲＲａＣｔｒｌを受信し、選択モジュール１１３の第１入力端子は、通常リフレッシュアドレス信号ＲｅｆＲａ＜１５：０＞を受信し、選択モジュール１１３の第２入力端子は、計算モジュール１１２の出力端子に接続され、選択モジュール１１３の制御端子は、第２制御信号ＳｅｌＣｔｒｌに接続され、選択モジュール１１３の出力端子は、リフレッシュ対象アドレス信号ＲＡ＜１５：０＞を出力するために使用される。

【0063】

このようにして、第２ロウハンマ信号ＲＨＲＳｅｅｄＳａｍｐｌｅが有効である場合、ラッチ１１１は、活性化アドレス信号ＲａＥｘｔ＜１５：０＞をラッチして、ハンマアドレス信号ＲＨＲＳｅｅｄＲａ＜１５：０＞を出力し、その間、第１制御信号ＲＨＲＲａＣｔｒｌが有効である場合、計算モジュール１１２は、ハンマアドレス信号ＲＨＲＳｅｅｄＲａ＜１５：０＞に従ってビクティムアドレス信号ＲＨＲＲａ＜１５：０＞を計算する。ここで、ラッチ１１１は更にリセット端子を備え、リセット信号ＲｅｓｅｔＮを受信した場合、リセット動作を実行する。

【0064】

留意されたいこととして、活性化アドレス信号ＲａＥｘｔ＜１５：０＞は、アクセス回数が最も多いか比較的多い、ロウハンマ効果を引き起こすことができる行アドレス信号であってもよいし、ロウハンマ効果が発生した後に新たに受信された活性化アドレス信号であってもよく、この場合、当該新たに受信された活性化アドレス信号を、ロウハンマ効果を引き起こす行アドレス信号として使用する。

【0065】

更に、図７に示すように、選択モジュール１１３は更に第３入力端子を備え、選択モジュール１１３の第３入力端子は、活性化アドレス信号ＲａＥｘｔ＜１５：０＞に接続される。それに対応して、第２制御信号ＳｅｌＣｔｒｌが第３状態にある場合、選択モジュール１１３は、活性化アドレス信号ＲａＥｘｔ＜１５：０＞を出力することができ、ある特殊な場合でのタスクを実行することができる。

【0066】

本発明の実施例において、「有効」又は「無効」は、信号のレベル状態によって区別される。例えば、信号が有効であることは、当該信号がハイレベル状態にあることを指し、信号が無効であることは、当該信号がローレベル状態にあることを指すことができ、又は、信号が有効であることは、当該信号がローレベル状態にあることを指し、信号が無効であることは、当該信号がハイレベル状態にあることを指すことができ、これは、実際の応用シナリオによって異なり、対応する回路論理に準拠し、対応する回路機能を実行できればよい。

【0067】

まとめると、本発明の実施例は、リフレッシュ制御回路を提供し、ハンマリフレッシュ動作において、ビクティム行が位置するデータブロックのみを選択することにより、ハンマリフレッシュの電流と消費電力を削減させることができる。図８を参照すると、第２処理モジュールの構造の概略図が示されている。図８に示すように、リフレッシュ指示信号ＲｅｆｒｅｓｈＩＰを介して、一部のブロック選択信号とその反転信号（ＲＡ１４、ＲＡ１４Ｂ、ＲＡ１５、ＲＡ１５Ｂ）をすべてハイレベル信号に設定することで、複数のデータブロックを選択し、後続で複数のデータブロックからターゲットリフレッシュワードラインを選択してリフレッシュ動作を実行することができる。本発明の実施例において、図５に示すように、第２処理モジュール２１２にイネーブルモジュールが追加され、今回のリフレッシュ動作がハンマリフレッシュ動作であるか否かを識別する第１ロウハンマ信号が導入され、有効な第１ロウハンマ信号を利用して、ビクティム行アドレスを保護し、即ち、有効な第１ロウハンマ信号は、リフレッシュ指示信号ＲｅｆｒｅｓｈＩＰを無効（Ｄｉｓａｂｌｅ）することができ、リフレッシュ指示信号ＲｅｆｒｅｓｈＩＰの一部のブロック選択信号への制御を解除して、すべてのブロック選択信号とその反転信号が元の制御論理を保持するようにし、それにより、ビクティム行が位置するデータブロックを正確に復号化し、ビクティム行のみをリフレッシュし、ハンマリフレッシュの電流を減少することができる。

【0068】

本発明の別の実施例において、図９を参照すると、本発明の実施例によるリフレッシュ制御方法の例示的なフローチャートを示している。図９に示すように、当該方法は、以下のステップを含む。

【0069】

ステップＳ４０１において、リフレッシュ対象アドレス信号を決定し、リフレッシュ対象アドレス信号は、ブロックアドレス信号及び行アドレス信号を含む。

【0070】

ステップＳ４０２において、メモリアレイがロウハンマを受けていない場合、ブロックアドレス信号に対して復号化処理を実行して、第１ブロック選択信号を取得し、メモリアレイがロウハンマを受けた場合、ブロックアドレス信号に対して復号化処理を実行して、第２ブロック選択信号を取得し、ここで、第１ブロック選択信号は、メモリアレイから複数のデータブロックを選択するために使用され、第２ブロック選択信号は、メモリアレイから１つのデータブロックを選択するために使用される。

【0071】

ステップＳ４０３において、行アドレス信号に対して復号化処理を実行して、行選択信号を取得し、前記行選択信号は、選択されたデータブロックからターゲットリフレッシュワードラインを選択するために使用される。

【0072】

ステップＳ４０４において、ターゲットリフレッシュワードラインに対してリフレッシュ処理を実行する。

【0073】

留意されたいこととして、本発明の実施例によるリフレッシュ制御方法は、前述したリフレッシュ制御回路１０に適用され、リフレッシュ制御回路１０はメモリアレイに接続される。このようにして、メモリアレイがロウハンマを受けた場合、１つのみのデータブロックからターゲットリフレッシュワードラインを選択してリフレッシュ処理を実行し、これにより、無関係なワードラインのリフレッシュ量を減らし、ハンマリフレッシュ過程におけるリフレッシュ電流と消費電力を削減させ、メモリの性能を向上させることができる。

【0074】

いくつかの実施例において、ステップＳ４０２は、具体的に、以下のステップを含み得る。

【0075】

第１ロウハンマ信号及びリフレッシュ指示信号を決定し、ここで、メモリアレイがロウハンマを受けていない場合、第１ロウハンマ信号は無効であり、メモリアレイがロウハンマを受けた場合、第１ロウハンマ信号は有効であり、第１ロウハンマ信号が無効である場合、リフレッシュ指示信号に基づいて、ブロックアドレス信号に対して第１前処理を実行して、ブロック事前選択信号を取得し、又は、第１ロウハンマ信号が有効である場合、ブロックアドレス信号に基づいて第２前処理を実行して、ブロック事前選択信号を取得し、ブロック事前選択信号に対して復号化処理を実行して、第１ブロック選択信号又は第２ブロック選択信号を取得する。

【0076】

いくつかの実施例において、ブロックアドレス信号は、第１タイプ信号及び第２タイプ信号を含み、ブロック事前選択信号は、第１信号対及び第２信号対を含む。ここで、（１）第１信号対は、第１タイプ信号と、第１タイプ信号の反転信号とを含み、第１タイプ信号のレベル状態と、第１タイプ信号の反転信号のレベル状態は互いに反対である。（２）第２信号対は、第２タイプ信号と、第２タイプ信号の反転信号とを含み、第１ロウハンマ信号が有効である場合、第２タイプ信号のレベル状態と、第２タイプ信号の反転信号のレベル状態は互いに反対であり、第１ロウハンマ信号が無効であり且つリフレッシュ指示信号が有効である場合、第２タイプ信号及び第２タイプ信号の反転信号のレベル信号は、両方ともハイレベル状態に設定される。

【0077】

いくつかの実施例において、第１ブロック選択信号と第２ブロック選択信号の両方が、複数のブロック選択サブ信号を含み、メモリアレイから複数のデータブロックを選択するために、第１ブロック選択信号において、複数のブロック選択サブ信号は有効状態にあり、残りのブロック選択サブ信号は無効状態にあり、メモリアレイから１つのデータブロックを選択するために、第２ブロック選択信号において、１つのブロック選択サブ信号は有効状態にあり、残りのブロック選択サブ信号は無効状態にある。

【0078】

いくつかの実施例において、前記リフレッシュ対象アドレス信号を決定することは、以下のステップを含む。

【0079】

通常リフレッシュアドレス信号及び活性化アドレス信号を受信し、メモリアレイがロウハンマを受けていない場合、前記リフレッシュ対象アドレス信号として通常リフレッシュアドレス信号を出力し、又は、メモリアレイがロウハンマを受けた場合、活性化アドレス信号に基づいて、リフレッシュ対象アドレス信号を出力する。

【0080】

留意されたいこととして、メモリアレイがロウハンマを受けた場合、活性化アドレス信号は、ロウハンマにおけるアグレッサ行を指示するために使用され、リフレッシュ対象アドレス信号は、ロウハンマにおけるビクティム行を指示するために使用される。したがって、このシナリオでは、リフレッシュ対象アドレス信号は、活性化アドレス信号に基づいて算出する必要がある。

【0081】

本発明の実施例は、リフレッシュ制御方法を提供し、メモリアレイがロウハンマを受けた場合、１つのみのデータブロックからターゲットリフレッシュワードラインを選択してリフレッシュ処理を実行することにより、無関係なワードラインのリフレッシュ量を減らし、ハンマリフレッシュ過程における電流と消費電力を削減させ、メモリの性能を向上させることができる。

【0082】

本発明の別の実施例において、図１０を参照すると、本発明の実施例によるメモリ５０の構造の概略図を示している。図１０に示すように、メモリ５０は、前述したリフレッシュ制御回路１０と、メモリアレイ５０１とを備え、リフレッシュ制御回路１０は、メモリアレイ５０１に接続されている。

【0083】

メモリ５０の場合、メモリアレイがロウハンマを受けた場合、リフレッシュ制御回路１０により、１つのみのデータブロックからターゲットリフレッシュワードラインを選択してリフレッシュ処理を実行することができ、これにより、無関係なワードラインのリフレッシュ量を減らし、ハンマリフレッシュ過程における電流と消費電力を削減させ、メモリの性能を向上させることができる。

【0084】

上記は、本発明の好ましい実施例に過ぎず、本発明の保護範囲を限定するものではない。本発明の実施例において、「備える」、「含む」又はそれらの任意の他の変形は、非排他的な包含を覆うことを意図し、それにより、一連の要素を含むプロセス、方法、アイテム又は装置は、それらの要素を含むだけでなく、明示的に列挙されていない他の要素も含むか、又は、これらのプロセス、方法、アイテム又は装置の固有の要素も含むことに留意されたい。別段の限定がない限り、「…を含む」という語句によって限定される要素は、当該要素を含むプロセス、方法、アイテム又は装置に、別の同様の要素の存在を排除しない。本発明の実施例の上記の順番は、実施例の優劣を表すものではなく、説明の便宜を図るためのものである。本発明で提供されるいくつかの方法の実施例に開示された方法は、競合することなく任意に組み合わせて、新たな方法の実施例を取得することができる。本発明で提供されるいくつかの製品の実施例で開示された特徴は、競合することなく任意に組み合わせて、新たな製品の実施例を取得することができる。本発明で提供されるいくつかの方法、又は機器の実施例に開示される特徴は、競合することなく任意に組み合わせて、新たな方法の実施例又は機器の実施例を取得することができる。上記は、本発明の特定の実施形態に過ぎず、本発明の保護範囲はこれに限定されなく、本発明で開示された技術的範囲内で当業者によって容易に想到し得る変更又は置換は、すべて本発明の保護範囲内に含まれるべきである。したがって、本発明の保護範囲は、特許請求の保護範囲に従うものとする。

【産業上の利用可能性】

【0085】

本発明の実施例は、リフレッシュ制御回路及びその制御方法、メモリを提供し、ハンマリフレッシュ動作における無関係なワードラインのリフレッシュ量を減らすことにより、リフレッシュ電流とリフレッシュ消費電力を削減させ、更にメモリの性能を向上させることができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【国際調査報告】