特表 2024-526391 データ受信回路、データ受信システム及び記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-18

(54)【発明の名称】データ受信回路、データ受信システム及び記憶装置

(51)【国際特許分類】

   H03K 5/08 20060101AFI20240710BHJP

   H03K 19/0175 20060101ALI20240710BHJP

【ＦＩ】

H03K5/08 Z

H03K19/0175 240

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022562529

(86)(22)【出願日】2022-07-12

(85)【翻訳文提出日】2022-10-17

(86)【国際出願番号】 CN2022105291

(87)【国際公開番号】W WO2023245765

(87)【国際公開日】2023-12-28

(31)【優先権主張番号】202210726556.3

(32)【優先日】2022-06-23

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】林 峰

【テーマコード（参考）】

5J056

【Ｆターム（参考）】

5J056AA01

5J056BB10

5J056BB17

5J056CC09

5J056DD13

5J056DD28

(57)【要約】

本開示の実施例は、データ受信回路、データ受信システム及び記憶装置を提供し、データ受信回路は、データ信号及び基準信号を受信し、第１サンプリングクロック信号に応答してデータ信号及び基準信号を比較し、第１電圧信号及び第２電圧信号を出力するように構成される第１増幅モジュールと、イネーブル信号に応答して第２サンプリングクロック信号を生成するように構成される判定フィードバック制御モジュールと、イネーブル信号が第１レベル値を有する期間中に、第２サンプリングクロック信号及びフィードバック信号に応答して、判定フィードバック等化を実行し、イネーブル信号が第２レベル値を有する期間中に、判定フィードバック等化の実行を停止するように構成される判定フィードバック等化モジュールと、第１電圧信号及び第２電圧信号を処理し、第１出力信号及び第２出力信号を出力するように構成される第２増幅モジュールと、を含む。本開示の実施例は、少なくとも、データ受信回路の受信性能を改善しながら、データ受信回路の消費電力を削減するのに有利である。

【特許請求の範囲】

【請求項1】

データ受信回路であって、
データ信号及び基準信号を受信し、第１サンプリングクロック信号に応答してデータ信号及び基準信号を比較し、それぞれ第１ノード及び第２ノードを介して第１電圧信号及び第２電圧信号を出力するように構成される第１増幅モジュールと、
イネーブル信号に応答して第２サンプリングクロック信号を生成するように構成される判定フィードバック制御モジュールと、
前記第１ノード及び前記第２ノードに接続され、前記イネーブル信号が第１レベル値を有する期間中に、前記第１電圧信号及び前記第２電圧信号を調整するように、前記第２サンプリングクロック信号に応答してフィードバック信号に基づいて判定フィードバック等化を実行し、前記イネーブル信号が第２レベル値を有する期間中に、判定フィードバック等化の実行を停止するように構成される判定フィードバック等化モジュールであって、前記フィードバック信号は、以前に受信したデータに基づいて取得される、判定フィードバック等化モジュールと、
前記第１電圧信号と前記第２電圧信号との電圧差に対して増幅処理を実行し、それぞれ第３ノード及び第４ノードを介して第１出力信号及び第２出力信号を出力するように構成される第２増幅モジュールと、を含む、データ受信回路。

【請求項2】

前記第１増幅モジュールは、
電源ノードと第５ノードとの間に接続され、前記第１サンプリングクロック信号に応答して前記第５ノードに電流を供給するように構成される第１電流源と、
前記第５ノード、前記第１ノード、及び前記第２ノードに接続され、前記データ信号及び前記基準信号を受信し、前記第１電流源が前記第１サンプリングクロック信号に応答して前記第５ノードに電流を供給するとき、前記データ信号及び前記基準信号を比較し、前記第１ノードを介して前記第１電圧信号を出力し、前記第２ノードを介して前記第２電圧信号を出力するように構成される比較ユニットと、を含む、
請求項１に記載のデータ受信回路。

【請求項3】

前記第１電流源は、
前記電源ノードと前記第５ノードとの間に接続される第１ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタのゲートは、前記第１サンプリングクロック信号を受信する、
請求項２に記載のデータ受信回路。

【請求項4】

前記比較ユニットは、
前記第５ノードと前記第１ノードとの間に接続される第３ＰＭＯＳトランジスタであって、前記第３ＰＭＯＳトランジスタのゲートは、前記データ信号を受信する、第３ＰＭＯＳトランジスタと、
前記第５ノードと前記第２ノードとの間に接続される第４ＰＭＯＳトランジスタと、を含み、前記第４ＰＭＯＳトランジスタのゲートは、前記基準信号を受信する、
請求項２に記載のデータ受信回路。

【請求項5】

前記第１増幅モジュールはさらに、
前記第１ノード及び前記第２ノードに接続され、前記第１ノード及び前記第２ノードをリセットするように構成される第１リセットユニットを含む、
請求項２に記載のデータ受信回路。

【請求項6】

前記第１リセットユニットは、
前記第１ノードと接地端子との間に接続される第１ＮＭＯＳトランジスタであって、前記第１ＮＭＯＳトランジスタのゲートは、前記第１サンプリングクロック信号を受信する、第１ＮＭＯＳトランジスタと、
前記第２ノードと前記接地端子との間に接続される第２ＮＭＯＳトランジスタと、を含み、前記第２ＮＭＯＳトランジスタのゲートは、前記第１サンプリングクロック信号を受信する、
請求項５に記載のデータ受信回路。

【請求項7】

前記フィードバック信号は、互いに差動信号である第１フィードバック信号及び第２フィードバック信号を含み、前記判定フィードバック等化モジュールは、
電源ノードと第６ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するように構成される第２電流源と、
前記第１ノード及び前記第６ノードに接続され、前記第２電流源が前記第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するとき、前記第１電圧信号を調整するように、前記第１フィードバック信号に基づいて前記第１ノードに対して判定フィードバック等化を実行するように構成される第１判定フィードバックユニットと、
前記第２ノード及び前記第６ノードに接続され、前記第２電流源が前記第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するとき、前記第２電圧信号を調整するように、前記第２フィードバック信号に基づいて前記第２ノードに対して判定フィードバック等化を実行するように構成される第２判定フィードバックユニットと、を含む、
請求項１に記載のデータ受信回路。

【請求項8】

前記第２電流源は、
前記電源ノードと前記第６ノードとの間に接続される第２ＰＭＯＳトランジスタを含み、前記第２ＰＭＯＳトランジスタのゲートは、前記第２サンプリングクロック信号を受信する、
請求項７に記載のデータ受信回路。

【請求項9】

前記第１判定フィードバックユニット及び前記第２判定フィードバックユニットのいずれかは、
前記フィードバック信号に応答して前記第６ノードと第７ノードを導通するように構成されるスイッチユニットと、
前記第７ノードと出力ノードとの間に接続され、制御信号に応答して、前記第７ノードと前記出力ノードとの間の等価抵抗値の大きさを調整するように構成される調整ユニットと、を含み、前記出力ノードは、前記第１ノードと前記第２ノードのうちの１つであり、
前記第１判定フィードバックユニットにおいて、前記フィードバック信号は、前記第１フィードバック信号であり、前記出力ノードは、前記第１ノードであり、前記スイッチユニットは、前記第１フィードバック信号に応答し、前記第２判定フィードバックユニットにおいて、前記フィードバック信号は、前記第２フィードバック信号であり、前記出力ノードは、前記第２ノードであり、前記スイッチユニットは、前記第２フィードバック信号に応答する、
請求項７に記載のデータ受信回路。

【請求項10】

前記スイッチユニットは、
前記第６ノードと前記第７ノードとの間に接続される第５ＰＭＯＳトランジスタを含み、前記第５ＰＭＯＳトランジスタのゲートは、前記フィードバック信号を受信する、
請求項９に記載のデータ受信回路。

【請求項11】

前記調整ユニットは、
前記第７ノードと前記出力ノードとの間に並列に接続される複数のトランジスタグループを含み、異なる前記トランジスタグループの制御端子によって受信された前記制御信号は異なり、且つ異なる前記トランジスタグループの等価抵抗値は異なる、
請求項９に記載のデータ受信回路。

【請求項12】

異なる前記トランジスタグループは、以下を含む：
少なくとも１つの前記トランジスタグループは、単一のＭＯＳトランジスタで構成され、
少なくとも１つの前記トランジスタグループは、直列に接続された少なくとも２つのＭＯＳトランジスタを含む、
請求項１１に記載のデータ受信回路。

【請求項13】

前記第２増幅モジュールは、
前記第１ノード及び前記第２ノードに接続され、前記第１電圧信号と前記第２電圧信号を比較し、第８ノードと第９ノードに第３電圧信号及び第４電圧信号をそれぞれ供給するように構成される入力ユニットと、
前記第３電圧信号及び前記第４電圧信号に対して増幅及びラッチを実行し、前記第３ノードに前記第１出力信号を出力し、前記第４ノードに前記第２出力信号を出力するように構成されるラッチユニットと、を含む、
請求項１に記載のデータ受信回路。

【請求項14】

前記入力ユニットは、第３ＮＭＯＳトランジスタと、第４ＮＭＯＳトランジスタと、を含み、
前記第３ＮＭＯＳトランジスタは、前記第８ノードと接地端子との間に接続され、前記第３ＮＭＯＳトランジスタのゲートは、前記第１電圧信号を受信し、
前記第４ＮＭＯＳトランジスタは、前記第９ノードと前記接地端子との間に接続され、前記第４ＮＭＯＳトランジスタのゲートは、前記第２電圧信号を受信する、
請求項１３に記載のデータ受信回路。

【請求項15】

前記ラッチユニットは、第５ＮＭＯＳトランジスタと、第６ＮＭＯＳトランジスタと、第６ＰＭＯＳトランジスタと、第７ＰＭＯＳトランジスタと、を含み、
前記第５ＮＭＯＳトランジスタは、前記第８ノードと前記第３ノードとの間に接続され、前記第５ＮＭＯＳトランジスタのゲートは、前記第２出力信号を受信し、
前記第６ＮＭＯＳトランジスタは、前記第９ノードと前記第４ノードとの間に接続され、前記第６ＮＭＯＳトランジスタのゲートは、前記第１出力信号を受信し、
前記第６ＰＭＯＳトランジスタは、電源ノードと前記第３ノードとの間に接続され、前記第６ＰＭＯＳトランジスタのゲートは、前記第２出力信号を受信し、
前記第７ＰＭＯＳトランジスタは、前記電源ノードと前記第４ノードとの間に接続され、前記第７ＰＭＯＳトランジスタのゲートは、前記第１出力信号を受信する、
請求項１３に記載のデータ受信回路。

【請求項16】

前記第２増幅モジュールはさらに、
前記ラッチユニットに接続され、前記ラッチユニットをリセットするように構成される第２リセットユニットを含む、
請求項１３に記載のデータ受信回路。

【請求項17】

前記第２リセットユニットは、
電源ノードと前記第３ノードとの間に接続される第８ＰＭＯＳトランジスタと、
前記電源ノードと第４ノードとの間に接続される第９ＰＭＯＳトランジスタと、を含み、前記第８ＰＭＯＳトランジスタのゲート及び前記第９ＰＭＯＳトランジスタのゲートは、いずれも第３サンプリングクロック信号に応答する、
請求項１６に記載のデータ受信回路。

【請求項18】

前記判定フィードバック制御モジュールは、
ＮＡＮＤゲート回路を含み、一方の入力端子は、第４サンプリングクロック信号を受信し、他方の入力端子は、前記イネーブル信号を受信し、出力端子は、前記第２サンプリングクロック信号を出力する、
請求項１に記載のデータ受信回路。

【請求項19】

データ受信システムであって、
複数のカスケード接続されたデータ伝送回路を含み、各前記データ伝送回路は、請求項１～１８のいずれか一項に記載のデータ受信回路と、前記データ受信回路に接続されたラッチ回路と、を含み、各前記データ受信回路は、データポートに接続されて、前記データ信号を受信し、前段の前記データ伝送回路は、次段の前記データ伝送回路の前記判定フィードバック等化モジュールに接続され、前段の前記データ伝送回路の出力は、次段の前記データ伝送回路の前記判定フィードバック等化モジュールの前記フィードバック信号として使用され、
最終段の前記データ伝送回路は、最初段の前記データ伝送回路の前記判定フィードバック等化モジュールに接続され、最終段の前記データ伝送回路の出力は、最初段の前記データ伝送回路の前記判定フィードバック等化モジュールの前記フィードバック信号として使用される、データ受信システム。

【請求項20】

記憶装置であって、
複数のデータポートと、
請求項１９に記載の複数のデータ受信システムと、を含み、各前記データ受信システムは、１つの前記データポートに対応する、記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０６月２３日に中国特許局に提出された、出願番号が２０２２１０７２６５５６．３であり、発明の名称が「データ受信回路、データ受信システム及び記憶装置」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本開示の実施例は、半導体の技術分野に関し、特に、データ受信回路、データ受信システム及び記憶装置に関する。

【背景技術】

【0003】

メモリアプリケーションでは、信号伝送速度がますます速くなるにつれて、チャネル損失が信号品質に与える影響がますます大きくなり、シンボル間干渉が発生しやすくなる。現在、チャネルを補償するために等化回路が通常使用されており、等化回路は、連続時間線形イコライザ（ＣＴＬＥ：Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）又は判定帰還型イコライザ（ＤＦＥ：Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）を選択できる。

【0004】

しかし、等化回路を追加することで信号を補償することはできるが、データ受信回路に等化回路を追加すると、データ受信回路全体の消費電力が増加する。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本開示の実施例は、少なくとも、データ受信回路の受信性能を改善しながら、データ受信回路の消費電力を削減するのに有利であるデータ受信回路、データ受信システム及び記憶装置を提供する。

【課題を解決するための手段】

【0006】

本開示のいくつかの実施例によれば、本開示の実施例の一態様は、データ受信回路を提供し、前記データ受信回路は、データ信号及び基準信号を受信し、第１サンプリングクロック信号に応答してデータ信号及び基準信号を比較し、それぞれ第１ノード及び第２ノードを介して第１電圧信号及び第２電圧信号を出力するように構成される第１増幅モジュールと、イネーブル信号に応答して第２サンプリングクロック信号を生成するように構成される判定フィードバック制御モジュールと、前記第１ノード及び前記第２ノードに接続され、前記イネーブル信号が第１レベル値を有する期間中に、前記第１電圧信号及び前記第２電圧信号を調整するように、前記第２サンプリングクロック信号に応答してフィードバック信号に基づいて判定フィードバック等化を実行し、前記イネーブル信号が第２レベル値を有する期間中に、判定フィードバック等化の実行を停止するように構成される判定フィードバック等化モジュールであって、前記フィードバック信号は、以前に受信したデータに基づいて取得される、判定フィードバック等化モジュールと、前記第１電圧信号と前記第２電圧信号との電圧差に対して増幅処理を実行し、それぞれ第３ノード及び第４ノードを介して第１出力信号及び第２出力信号を出力するように構成される第２増幅モジュールと、を含む。

【0007】

いくつかの実施例では、前記第１増幅モジュールは、電源ノードと第５ノードとの間に接続され、前記第１サンプリングクロック信号に応答して前記第５ノードに電流を供給するように構成される第１電流源と、前記第５ノード、前記第１ノード、及び前記第２ノードに接続され、前記データ信号及び前記基準信号を受信し、前記第１電流源が前記第１サンプリングクロック信号に応答して前記第５ノードに電流を供給するとき、前記データ信号及び前記基準信号を比較し、前記第１ノードを介して前記第１電圧信号を出力し、前記第２ノードを介して前記第２電圧信号を出力するように構成される比較ユニットと、を含む。

【0008】

いくつかの実施例では、前記第１電流源は、前記電源ノードと前記第５ノードとの間に接続される第１ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタのゲートは、前記第１サンプリングクロック信号を受信する。

【0009】

いくつかの実施例では、前記比較ユニットは、前記第５ノードと前記第１ノードとの間に接続される第３ＰＭＯＳトランジスタであって、前記第３ＰＭＯＳトランジスタのゲートは、前記データ信号を受信する、第３ＰＭＯＳトランジスタと、前記第５ノードと前記第２ノードとの間に接続される第４ＰＭＯＳトランジスタと、を含み、前記第４ＰＭＯＳトランジスタのゲートは、前記基準信号を受信する。

【0010】

いくつかの実施例では、前記第１増幅モジュールはさらに、前記第１ノード及び前記第２ノードに接続され、前記第１ノード及び前記第２ノードをリセットするように構成される第１リセットユニットを含む。

【0011】

いくつかの実施例では、前記第１リセットユニットは、前記第１ノードと接地端子との間に接続される第１ＮＭＯＳトランジスタであって、前記第１ＮＭＯＳトランジスタのゲートは、前記第１サンプリングクロック信号を受信する、第１ＮＭＯＳトランジスタと、前記第２ノードと前記接地端子との間に接続される第２ＮＭＯＳトランジスタと、を含み、前記第２ＮＭＯＳトランジスタのゲートは、前記第１サンプリングクロック信号を受信する。

【0012】

いくつかの実施例では、前記フィードバック信号は、互いに差動信号である第１フィードバック信号及び第２フィードバック信号を含み、前記判定フィードバック等化モジュールは、電源ノードと第６ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するように構成される第２電流源と、前記第１ノード及び前記第６ノードに接続され、前記第２電流源が前記第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するとき、前記第１電圧信号を調整するように、前記第１フィードバック信号に基づいて前記第１ノードに対して判定フィードバック等化を実行するように構成される第１判定フィードバックユニットと、前記第２ノード及び前記第６ノードに接続され、前記第２電流源が前記第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するとき、前記第２電圧信号を調整するように、前記第２フィードバック信号に基づいて前記第２ノードに対して判定フィードバック等化を実行するように構成される第２判定フィードバックユニットと、を含む。

【0013】

いくつかの実施例では、前記第２電流源は、前記電源ノードと前記第６ノードとの間に接続される第２ＰＭＯＳトランジスタを含み、前記第２ＰＭＯＳトランジスタのゲートは、前記第２サンプリングクロック信号を受信する。

【0014】

いくつかの実施例では、前記第１判定フィードバックユニット及び前記第２判定フィードバックユニットのいずれかは、前記フィードバック信号に応答して前記第６ノードと第７ノードを導通するように構成されるスイッチユニットと、前記第７ノードと出力ノードとの間に接続され、制御信号に応答して、前記第７ノードと前記出力ノードとの間の等価抵抗値の大きさを調整するように構成される調整ユニットと、を含み、前記出力ノードは、前記第１ノードと前記第２ノードのうちの１つであり、前記第１判定フィードバックユニットにおいて、前記フィードバック信号は、前記第１フィードバック信号であり、前記出力ノードは、前記第１ノードであり、前記スイッチユニットは、前記第１フィードバック信号に応答し、前記第２判定フィードバックユニットにおいて、前記フィードバック信号は、前記第２フィードバック信号であり、前記出力ノードは、前記第２ノードであり、前記スイッチユニットは、前記第２フィードバック信号に応答する。

【0015】

いくつかの実施例では、前記スイッチユニットは、前記第６ノードと前記第７ノードとの間に接続される第５ＰＭＯＳトランジスタを含み、前記第５ＰＭＯＳトランジスタのゲートは、前記フィードバック信号を受信する。

【0016】

いくつかの実施例では、前記調整ユニットは、前記第７ノードと前記出力ノードとの間に並列に接続される複数のトランジスタグループを含み、異なる前記トランジスタグループの制御端子によって受信された前記制御信号は異なり、且つ異なる前記トランジスタグループの等価抵抗値は異なる。

【0017】

いくつかの実施例では、異なる前記トランジスタグループは、以下を含む：少なくとも１つの前記トランジスタグループは、単一のＭＯＳトランジスタで構成され、少なくとも１つの前記トランジスタグループは、直列に接続された少なくとも２つのＭＯＳトランジスタを含む。

【0018】

いくつかの実施例では、前記第２増幅モジュールは、前記第１ノード及び前記第２ノードに接続され、前記第１電圧信号と前記第２電圧信号を比較し、第８ノードと第９ノードに第３電圧信号及び第４電圧信号をそれぞれ供給するように構成される入力ユニットと、前記第３電圧信号及び前記第４電圧信号に対して増幅及びラッチを実行し、前記第３ノードに前記第１出力信号を出力し、前記第４ノードに前記第２出力信号を出力するように構成されるラッチユニットと、を含む。

【0019】

いくつかの実施例では、前記入力ユニットは、前記第８ノードと接地端子との間に接続される第３ＮＭＯＳトランジスタであって、前記第３ＮＭＯＳトランジスタのゲートは、前記第１電圧信号を受信する、第３ＮＭＯＳトランジスタと、前記第９ノードと前記接地端子との間に接続される第４ＮＭＯＳトランジスタと、を含み、前記第４ＮＭＯＳトランジスタのゲートは、前記第２電圧信号を受信する。

【0020】

いくつかの実施例では、前記ラッチユニットは、前記第８ノードと前記第３ノードとの間に接続される第５ＮＭＯＳトランジスタであって、前記第５ＮＭＯＳトランジスタのゲートは、前記第２出力信号を受信する、第５ＮＭＯＳトランジスタと、前記第９ノードと前記第４ノードとの間に接続される第６ＮＭＯＳトランジスタであって、前記第６ＮＭＯＳトランジスタのゲートは、前記第１出力信号を受信する、第６ＮＭＯＳトランジスタと、電源ノードと前記第３ノードとの間に接続される第６ＰＭＯＳトランジスタであって、前記第６ＰＭＯＳトランジスタのゲートは、前記第２出力信号を受信する、第６ＰＭＯＳトランジスタと、前記電源ノードと前記第４ノードとの間に接続される第７ＰＭＯＳトランジスタと、を含み、前記第７ＰＭＯＳトランジスタのゲートは、前記第１出力信号を受信する。

【0021】

いくつかの実施例では、前記第２増幅モジュールはさらに、前記ラッチユニットに接続され、前記ラッチユニットをリセットするように構成される第２リセットユニットを含む。

【0022】

いくつかの実施例では、前記第２リセットユニットは、電源ノードと前記第３ノードとの間に接続される第８ＰＭＯＳトランジスタと、前記電源ノードと第４ノードとの間に接続される第９ＰＭＯＳトランジスタと、を含み、前記第８ＰＭＯＳトランジスタのゲート及び前記第９ＰＭＯＳトランジスタのゲートは、いずれも第３サンプリングクロック信号に応答する。

【0023】

いくつかの実施例では、前記判定フィードバック制御モジュールは、ＮＡＮＤゲート回路を含み、一方の入力端子は、第４サンプリングクロック信号を受信し、他方の入力端子は、前記イネーブル信号を受信し、出力端子は、前記第２サンプリングクロック信号を出力する。

【0024】

本開示のいくつかの実施例によれば、本開示の実施例の別の態様は、データ受信システムを更に提供し、前記データ受信システムは、複数のカスケード接続されたデータ伝送回路を含み、各前記データ伝送回路は、上記のいずれかに記載のデータ受信回路及び前記データ受信回路に接続されたラッチ回路と、を含み、各前記データ受信回路は、データポートに接続されて、前記データ信号を受信し、前段の前記データ伝送回路は、次段の前記データ伝送回路の前記判定フィードバック等化モジュールに接続され、前段の前記データ伝送回路の出力は、次段の前記データ伝送回路の前記判定フィードバック等化モジュールの前記フィードバック信号として使用され、最終段の前記データ伝送回路は、最初段の前記データ伝送回路の前記判定フィードバック等化モジュールに接続され、最終段の前記データ伝送回路の出力は、最初段の前記データ伝送回路の前記判定フィードバック等化モジュールの前記フィードバック信号として使用される。

【0025】

本開示のいくつかの実施例によれば、本開示の実施例のさらに別の態様は、記憶装置を更に提供し、前記記憶装置は、複数のデータポートと、前述のいずれか１つに記載の複数のデータ受信システムと、を含み、各前記データ受信システムは、１つの前記データポートに対応する。

【0026】

本開示の実施例によって提供される技術的解決策は、少なくとも以下の利点を有する。

【0027】

判定フィードバック制御モジュール及び判定フィードバック等化モジュールをデータ受信回路に統合し、判定フィードバック制御モジュールを使用して、判定フィードバック等化モジュールを制御するための第２サンプリングクロック信号を生成して、判定フィードバック等化モジュールが動作状態にあるかどうかを柔軟に制御する。例えば、イネーブル信号が第１レベル値期間にある場合にのみ、判定フィードバック等化モジュールは、判定フィードバック等化を実行して、データ受信回路の受信性能を改善し、イネーブル信号が第２レベル値期間にある場合に、判定フィードバック等化モジュールは、判定フィードバック等化の実行を停止し、即ち、判定フィードバック等化モジュールは、非動作状態になり、データ受信回路全体の消費電力を削減する。

【0028】

ここで、判定フィードバック等化モジュールによって第１出力信号及び第２出力信号を調整して、データ受信へのシンボル間干渉の影響を低減し、記憶装置が判定フィードバック等化イコライザを個別に設置することによりシンボル間干渉を低減する、関連技術と比べて、本開示の実施例は、より小さい回路レイアウト面積及びより低い消費電力を使用してデータ受信回路によって出力される信号に対する調整を実現するのに有利であり、第１出力信号及び第２出力信号に対する判定フィードバック等化モジュールの調整能力を柔軟に制御することにより、データ受信回路が受信したデータのシンボル間干渉のデータ受信回路への影響を低減して、データ受信回路の受信性能を改善し、及びデータ受信回路が出力する信号の精度へのシンボル間干渉の影響を低減する。

【図面の簡単な説明】

【0029】

【図1】本開示の一実施例によるデータ受信回路の機能ブロック図である。

【図2】本開示の別の実施例によるデータ受信システムの機能ブロック図である。

【図3】本開示の一実施例によるデータ受信回路の他の２つの機能ブロック図である。

【図4】本開示の一実施例によるデータ受信回路の他の２つの機能ブロック図である。

【図5】本開示の一実施例によるデータ受信回路の回路構造の概略図である。

【図6】本開示の一実施例によるデータ受信回路における第１判定フィードバックユニットの２つの回路構造の概略図である。

【図7】本開示の一実施例によるデータ受信回路における第１判定フィードバックユニットの２つの回路構造の概略図である。

【図8】本開示の一実施例によるデータ受信回路の別の回路構造の概略図である。

【発明を実施するための形態】

【0030】

１つ又は複数の実施例は、その対応する図面によって例示され、これらは、実施例を限定するものではなく、図面で同じ参照番号を持つ要素は同様の要素として示され、特に明記しない限り、図面は縮尺の制限を構成するものではなく、本開示の実施例の技術的解決策をより明確に説明するために、以下では、実施例の説明で使用される図面について簡単に紹介する。明らかに、以下に説明される図面は、本開示のいくつかの実施例に過ぎず、当業者にとっては、創造的な作業なしに、これらの図面に基づいて他の関連図面を得ることもできる。

【0031】

本開示の実施例は、データ受信回路、データ受信システム及び記憶装置を提供し、データ受信回路では、判定フィードバック制御モジュール及び判定フィードバック等化モジュールをデータ受信回路に統合し、判定フィードバック制御モジュールを使用して、判定フィードバック等化モジュールを制御するための第２サンプリングクロック信号を生成して、判定フィードバック等化モジュールが動作状態にあるかどうかを柔軟に制御する。例えば、データ受信回路へのシンボル間干渉の影響を低減する必要がある場合、即ち、イネーブル信号が第１レベル値期間にある場合に、判定フィードバック制御モジュールによって出力された第２サンプリングクロック信号に基づいて、判定フィードバック等化を実行するように、判定フィードバック等化モジュールを制御して、データ受信回路の受信性能を改善し、データ受信回路へのシンボル間干渉の影響を考慮する必要がない場合、即ち、イネーブル信号が第２レベル値期間にある場合に、判定フィードバック制御モジュールによって出力された第２サンプリングクロック信号に基づいて、判定フィードバック等化を停止するように、判定フィードバック等化モジュールを制御して、データ受信回路全体の消費電力を削減し、このようにして、データ受信回路の受信性能を改善しながら、データ受信回路の消費電力を削減するのに有利である。

【0032】

以下では、図面を参照して本開示の各実施例について詳細に説明する。しかしながら、当業者は、本発明の各実施例において、読者が本開示をよりよく理解するために多くの技術的詳細が示されることを理解することができる。しかしながら、これらの技術的詳細及び以下の各実施例に基づく様々な変更及び修正がなくても、本開示に請求された技術的解決策を実施することができる。

【0033】

本開示の一実施例は、データ受信回路を提供し、以下では、図面を参照して、本開示の一実施例によって提供されるデータ受信回路について詳細に説明する。図１は、本開示の一実施例によるデータ受信回路の機能ブロック図であり、図３～図４は、本開示の一実施例によるデータ受信回路の他の２つの機能ブロック図であり、図５は、本開示の一実施例によるデータ受信回路の回路構造の概略図であり、図６～図７は、本開示の一実施例によるデータ受信回路における第１判定フィードバックユニットの２つの回路構造の概略図であり、図８は、本開示の一実施例によるデータ受信回路の別の回路構造の概略図である。

【0034】

図１を参照すると、データ受信回路１００は、データ信号ＤＱ及び基準信号Ｖｒｅｆを受信し、第１サンプリングクロック信号ＣＬＫ１に応答してデータ信号ＤＱと基準信号Ｖｒｅｆを比較し、それぞれ第１ノードｎ＿ｓｔｇ１及び第２ノードｐ＿ｓｔｇ１を介して第１電圧信号及び第２電圧信号を出力するように構成される第１増幅モジュール１０１と、イネーブル信号ＤｆｅＥｎに応答して第２サンプリングクロック信号ＣＬＫ２を生成するように構成される判定フィードバック制御モジュール１０４と、第１ノードｎ＿ｓｔｇ１及び第２ノードｐ＿ｓｔｇ１に接続され、前記イネーブル信号ＤｆｅＥｎが第１レベル値を有する期間中に、第１電圧信号及び第２電圧信号を調整するように、第２サンプリングクロック信号ＣＬＫ２に応答してフィードバック信号ｆｂに基づいて判定フィードバック等化を実行し、イネーブル信号ＤｆｅＥｎが第２レベル値を有する期間中に、判定フィードバック等化の実行を停止するように構成される判定フィードバック等化モジュール１０３であって、フィードバック信号ｆｂは、以前に受信したデータに基づいて取得される、判定フィードバック等化モジュール１０３と、第１電圧信号と前記第２電圧信号との電圧差に対して増幅処理を実行し、それぞれ第３ノードｎｅｔ３（図５を参照）及び第４ノードｎｅｔ４（図５を参照）を介して第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するように構成される第２増幅モジュール１０２と、を含む。

【0035】

データ受信回路１００は、２段の増幅モジュールを採用し、即ち、第１増幅モジュール１０１及び第２増幅モジュール１０２は、データ信号ＤＱ及び基準信号Ｖｒｅｆを処理し、これは、データ受信回路１００の増幅能力を高め、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの電圧振幅を大きくするのに有利であり、後続の回路の処理を容易にすることに留意されたい。

【0036】

さらに、判定フィードバック制御モジュール１０４を使用して、判定フィードバック等化モジュール１０３を制御するための第２サンプリングクロック信号ＣＬＫ２を生成して、判定フィードバック等化モジュール１０３が動作状態にあるかどうかを柔軟に制御する。例えば、データ受信回路１００へのシンボル間干渉の影響を低減する必要がある場合、即ち、イネーブル信号ＤｆｅＥｎが第１レベル値期間にある場合に、判定フィードバック制御モジュール１０４は、このときのイネーブル信号ＤｆｅＥｎに応答して、第２サンプリングクロック信号ＣＬＫ２を生成し、判定フィードバック等化モジュール１０３は、当該第２サンプリングクロック信号ＣＬＫ２に基づいて、判定フィードバック等化を実行して、データ受信回路１００の受信性能を改善し、データ受信回路１００へのシンボル間干渉の影響を考慮する必要がない場合、即ち、イネーブル信号ＤｆｅＥｎが第２レベル値期間にある場合に、判定フィードバック制御モジュール１０４は、このときの第２サンプリングクロック信号ＣＬＫ２に基づいて、判定フィードバック等化を停止して、データ受信回路１００全体の消費電力を削減し、このようにして、データ受信回路１００の受信性能を改善しながら、データ受信回路１００の消費電力を削減するのに有利である。

【0037】

ここで、判定フィードバック等化モジュール１０３をデータ受信回路１００に統合することは、より小さい回路レイアウト面積及びより低い消費電力を使用してデータ受信回路によって出力される信号の調整を実現するのに有利である。更に、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮに対する本開示の一実施例によって提供される判定フィードバック等化モジュール１０３の調整能力は、調整することができ、データ受信回路１００によって受信されるデータ信号ＤＱ及び／又は基準信号Ｖｒｅｆが変化する場合、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮに対する判定フィードバック等化モジュール１０３の調整能力を柔軟に制御して、データ受信回路１００が受信したデータのシンボル間干渉のデータ受信回路１００への影響を低減して、データ受信回路１００の受信性能を改善し、及びデータ受信回路１００によって出力される信号の精度へのシンボル間干渉の影響を低減できることが理解できる。

【0038】

いくつかの実施例では、図３を参照すると、第１増幅モジュール１０１は、電源ノードＶｃｃ（図５を参照）と第５ノードｎｅｔ５との間に接続され、第１サンプリングクロック信号ＣＬＫ１に応答して第５ノードｎｅｔ５に電流を供給するように構成される第１電流源１１１と、第５ノードｎｅｔ５、第１ノードｎ＿ｓｔｇ１、及び第２ノードｐ＿ｓｔｇ１に接続され、データ信号ＤＱ及び基準信号Ｖｒｅｆを受信し、第１電流源１１１が第１サンプリングクロック信号ＣＬＫ１に応答して第５ノードｎｅｔ５に電流を供給するとき、データ信号ＤＱと基準信号Ｖｒｅｆを比較し、第１ノードｎ＿ｓｔｇ１を介して第１電圧信号を出力し、第２ノードｐ＿ｓｔｇ１を介して第２電圧信号を出力するように構成される比較ユニット１２１と、を含む。

【0039】

比較ユニット１２１は、データ信号ＤＱと基準信号Ｖｒｅｆとの差に基づいて、第１ノードｎ＿ｓｔｇ１に供給する電流と、第２ノードｐ＿ｓｔｇ１に供給する電流との差を制御して、第１電圧信号及び第２電圧信号を出力することが理解できる。

【0040】

以下では、図５及び図８を参照しながら、第１増幅モジュール１０１について詳細に説明する。

【0041】

いくつかの実施例では、図５及び図８を参照すると、第１電流源１１１は、電源ノードＶｃｃと第５ノードｎｅｔ５との間に接続される第１ＰＭＯＳトランジスタＭＰ１を含み得、第１ＰＭＯＳトランジスタＭＰ１のゲートは、第１サンプリングクロック信号ＣＬＫ１を受信する。第１サンプリングクロック信号ＣＬＫ１がローレベルである場合、第１ＰＭＯＳトランジスタＭＰ１のゲートは、導通のために第１サンプリングクロック信号ＣＬＫ１を受信し、第５ノードｎｅｔ５に電流を供給することにより、比較ユニット１２１は、動作状態になり、受信されたデータ信号ＤＱと基準信号Ｖｒｅｆを比較する。

【0042】

いくつかの実施例では、引き続き図５及び図８を参照すると、比較ユニット１２１は、第５ノードｎｅｔ５と第１ノードｎ＿ｓｔｇ１との間に接続される第３ＰＭＯＳトランジスタＭＰ３であって、第３ＰＭＯＳトランジスタＭＰ３のゲートは、データ信号ＤＱを受信する第３ＰＭＯＳトランジスタＭＰ３と、第５ノードｎｅｔ５と第２ノードｐ＿ｓｔｇ１との間に接続される第４ＰＭＯＳトランジスタＭＰ４と、を含み、第４ＰＭＯＳトランジスタＭＰ４のゲートは、基準信号Ｖｒｅｆを受信する。

【0043】

データ信号ＤＱ及び基準信号Ｖｒｅｆのレベル値の変化は同期しないため、データ信号ＤＱを受信する第３ＰＭＯＳトランジスタＭＰ３の導通時刻は、基準信号Ｖｒｅｆを受信する第４ＰＭＯＳトランジスタＭＰ４の導通時刻と異なり、且つ同じ時刻では、第３ＰＭＯＳトランジスタＭＰ３の導通度は、第４ＰＭＯＳトランジスタＭＰ４の導通度と異なることに留意されたい。第３ＰＭＯＳトランジスタＭＰ３の導通度が第４ＰＭＯＳトランジスタＭＰ４の導通度と異なることに基づいて、第３ＰＭＯＳトランジスタＭＰ３及び第４ＰＭＯＳトランジスタＭＰ４の第５ノードｎｅｔ５での電流に対するシャント能力も異なることにより、第１ノードｎ＿ｓｔｇ１での電圧は、第２ノードｐ＿ｓｔｇ１での電圧と異なることが理解できる。

【0044】

一例では、データ信号ＤＱのレベル値が基準信号Ｖｒｅｆのレベル値より低い場合、第３ＰＭＯＳトランジスタＭＰ３の導通度は、第４ＰＭＯＳトランジスタＭＰ４の導通度より大きいため、第５ノードｎｅｔ５での電流が、第３ＰＭＯＳトランジスタＭＰ３所在のパスにより多く流れて、第１ノードｎ＿ｓｔｇ１での電流が、第２ノードｐ＿ｓｔｇ１での電流より大きくなり、それにより、第１ノードｎ＿ｓｔｇ１によって出力された第１電圧信号のレベル値は高く、第２ノードｐ＿ｓｔｇ１によって出力された第２電圧信号のレベル値は低い。

【0045】

いくつかの実施例では、図３及び図４を参照すると、第１増幅モジュール１０１はさらに、第１ノードｎ＿ｓｔｇ１及び第２ノードｐ＿ｓｔｇ１に接続され、第１ノードｎ＿ｓｔｇ１及び第２ノードｐ＿ｓｔｇ１をリセットするように構成される第１リセットユニット１３１を含む。このようにして、データ受信回路がデータ信号ＤＱ及び基準信号Ｖｒｅｆの受信、及び第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの出力を一回完了した後、第１リセットユニット１３１によって、第１ノードｎ＿ｓｔｇ１及び第２ノードｐ＿ｓｔｇ１でのレベル値を初期値に復元し、後続のデータ受信回路の次のデータ受信及び処理を容易にすることができる。

【0046】

いくつかの実施例では、図５及び図８を参照すると、第１リセットユニット１３１は、第１ノードｎ＿ｓｔｇ１と接地端子との間に接続される第１ＮＭＯＳトランジスタＭＮ１であって、第１ＮＭＯＳトランジスタＭＮ１のゲートは、第１サンプリングクロック信号ＣＬＫ１を受信する、第１ＮＭＯＳトランジスタＭＮ１と、第２ノードｐ＿ｓｔｇ１と接地端子との間に接続される第２ＮＭＯＳトランジスタＭＮ２と、を含み、第２ＮＭＯＳトランジスタＭＮ２のゲートは、第１サンプリングクロック信号ＣＬＫ１を受信する。

【0047】

一例では、第１サンプリングクロック信号ＣＬＫ１がローレベルである場合、第１ＰＭＯＳトランジスタＭＰ１は導通され、このとき、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２はいずれもオフされて、データ受信回路の正常な動作を保証し、同時に、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２は、第１増幅モジュール１０１の負荷として使用されて、第１増幅モジュール１０１の増幅利得を増加させることができ、第１サンプリングクロック信号ＣＬＫ１がハイレベルである場合、第１ＰＭＯＳトランジスタＭＰ１はオフされ、このとき、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２はいずれも導通されて、第１ノードｎ＿ｓｔｇ１での電圧及び第２ノードｐ＿ｓｔｇ１での電圧をプルダウンし、第１ノードｎ＿ｓｔｇ１及び第２ノードｐ＿ｓｔｇ１のリセットを実現することができる。

【0048】

いくつかの実施例では、図３及び図４を参照すると、フィードバック信号ｆｂは、互いに差動信号である第１フィードバック信号ｆｂｎ及び第２フィードバック信号ｆｂｐを含み、判定フィードバック等化モジュール１０３は、電源ノードＶｃｃ（図５を参照）と第６ノードｎｅｔ６との間に接続され、第２サンプリングクロック信号ＣＬＫ２に応答して第６ノードｎｅｔ６に電流を供給するように構成される第２電流源１３３と、第１ノードｎ＿ｓｔｇ１及び第６ノードｎｅｔ６に接続され、第２電流源１３３が第２サンプリングクロック信号ＣＬＫ２に応答して第６ノードｎｅｔ６に電流を供給するとき、第１電圧信号を調整するように、第１フィードバック信号ｆｂｎに基づいて第１ノードｎ＿ｓｔｇ１に対して判定フィードバック等化を実行するように構成される第１判定フィードバックユニット１１３と、第２ノードｐ＿ｓｔｇ１及び第６ノードｎｅｔ６に接続され、第２電流源１３３が第２サンプリングクロック信号ＣＬＫ２に応答して第６ノードｎｅｔ６に電流を供給するとき、第２電圧信号を調整するように、第２フィードバック信号ｆｂｐに基づいて第２ノードｐ＿ｓｔｇ１に対して判定フィードバック等化を実行するように構成される第２判定フィードバックユニット１２３と、を含み得る。

【0049】

第１増幅モジュール１０１における電流源は、第１電流源１１１であり、判定フィードバック等化モジュール１０３における電流源は、第２電流源１３３であることが理解でき、このように、異なる電流源を使用して、第１増幅モジュール１０１及び判定フィードバック等化モジュール１０３に電流をそれぞれ供給することにより、判定フィードバック等化モジュール１０３は、独立した第２電流源１３３を有し、判定フィードバック等化モジュール１０３が動作状態にあるかどうかの独立した制御を実現する。

【0050】

ここで、第２サンプリングクロック信号ＣＬＫ２は、イネーブル信号ＤｆｅＥｎによって制御され、イネーブル信号ＤｆｅＥｎが第１レベル値期間にある場合に、第２電流源１３３は、このときの第２サンプリングクロック信号ＣＬＫ２に応答して、第６ノードｎｅｔ６に電流を供給することにより、このとき、第１判定フィードバックユニット１１３は、第１電圧信号を調整するように、受信された１フィードバック信号ｆｂｎに基づいて第１ノードｎ＿ｓｔｇ１に対して判定フィードバック等化を実行し、及び、このとき、第２判定フィードバックユニット１２３は、第２電圧信号を調整するように、受信された第２フィードバック信号ｆｂｐに基づいて第２ノードｐ＿ｓｔｇ１に対して判定フィードバック等化を実行することができる。このようにして、イネーブル信号ＤｆｅＥｎが第１レベル値を有する期間中に、判定フィードバック等化モジュール１０３は、第１電圧信号及び第２電圧信号を調整するように、第２サンプリングロック信号ＣＬＫ２に応答してフィードバック信号ｆｂに基づいて、判定フィードバック等化を実行することができる。

【0051】

イネーブル信号ＤｆｅＥｎが第２レベル値を有する期間中に、第２電流源１３３は、このときの第２サンプリングクロック信号ＣＬＫ２に応答してオフ状態にあり、即ち、第６ノードｎｅｔ６に電流を供給せず、更に、電流が第１判定フィードバックユニット１１３及び第２判定フィードバックユニット１２３を通過しないようにして、判定フィードバック等化モジュール１０３が判定フィードバック等化の実行を停止する目的を実現し、データ受信回路１００全体の消費電力を削減するのにも有利である。

【0052】

ここで、第１判定フィードバックユニット１１３は、第３ＰＭＯＳトランジスタＭＰ３内の電流を調整して、第１ノードｎ＿ｓｔｇ１での電圧を調整するために使用され、データ信号ＤＱを調整することと等価であり、第２判定フィードバックユニット１２３は、第４ＰＭＯＳトランジスタＭＰ４内の電流を調整して、第２ノードｐ＿ｓｔｇ１での電圧を調整するために使用され、基準信号Ｖｒｅｆを調整することと等価である。

【0053】

第２増幅モジュール１０２は、第１電圧信号及び第２電圧信号を受信し、第１電圧信号と第２電圧信号との電圧差に対して増幅処理を実行して、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力し、即ち、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは、第１電圧信号及び第２電圧信号の影響を受け、判定フィードバック等化モジュール１０３は、フィードバック信号ｆｂに基づいて第１電圧信号及び第２電圧信号を調整することも、更に第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの調整を実現することができることに留意されたい。更に、判定フィードバック等化モジュール１０３による第１電圧信号及び第２電圧信号の調整については、具体的な回路図を参照しながら後で詳細に説明する。

【0054】

いくつかの実施例では、図５及び図８を参照すると、第２電流源１３３は、電源ノードＶｃｃと第６ノードｎｅｔ６との間に接続される第２ＰＭＯＳトランジスタＭＰ２を含み得、第２ＰＭＯＳトランジスタＭＰ２のゲートは、第２サンプリングクロック信号ＣＬＫ２を受信する。

【0055】

一例では、イネーブル信号ＤｆｅＥｎが第１レベル値を有する期間中に、判定フィードバック制御モジュール１０４は、イネーブル信号ＤｆｅＥｎに応答して第２サンプリングクロック信号ＣＬＫ２を生成し、第２サンプリングクロック信号ＣＬＫ２がローレベルである場合、第２ＰＭＯＳトランジスタＭＰ２のゲートは、このときの第２サンプリングクロック信号ＣＬＫ２を受信して導通して、第６ノードｎｅｔ６に電流を供給し、更に判定フィードバック等化モジュール１０３が、このときの第２サンプリングクロック信号ＣＬＫ２に応答してフィードバック信号ｆｂに基づいて判定フィードバック等化を実行して、第１電圧信号及び第２電圧信号を調整し、イネーブル信号ＤｆｅＥｎが第２レベル値を有する期間中に、判定フィードバック制御モジュール１０４がこのときのイネーブル信号ＤｆｅＥｎに応答して生成された第２サンプリングクロック信号ＣＬＫ２は始終ハイレベルであり、第２ＰＭＯＳトランジスタＭＰ２のゲートは、このときの第２サンプリングクロック信号ＣＬＫ２を受信してオフになり、第６ノードｎｅｔ６に電流を供給せず、更に判定フィードバック等化モジュール１０３は、判定フィードバック等化の実行を停止して、データ受信回路１００全体の消費電力を削減する。

【0056】

いくつかの実施例では、引き続き図５及び図８を参照すると、判定フィードバック制御モジュール１０４は、ＮＡＮＤゲート回路１１４を含み得、一方の入力端子は、第４サンプリングクロック信号ＣＬＫ４を受信し、他方の入力端子は、イネーブル信号ＤｆｅＥｎを受信し、出力端子は、第２サンプリングクロック信号ＣＬＫ２を出力する。

【0057】

一例では、イネーブル信号ＤｆｅＥｎの第１レベル値期間は、判定フィードバック制御モジュール１０４にイネーブル信号ＤｆｅＥｎが論理レベル１、即ちハイレベルであると判断させるレベル値範囲を指し、イネーブル信号ＤｆｅＥｎの第２レベル値期間は、判定フィードバック制御モジュール１０４にイネーブル信号ＤｆｅＥｎが論理レベル０、即ちローレベルであると判断させるレベル値範囲を指すことに留意されたい。

【0058】

一例では、データ受信回路１００へのシンボル間干渉の影響を低減する必要がある場合、イネーブル信号ＤｆｅＥｎは、第１レベル値期間中にあり、即ち、イネーブル信号ＤｆｅＥｎは、ハイレベルであり、この場合、ＮＡＮＤゲート回路１１４によって出力された第２サンプリングクロック信号ＣＬＫ２の位相は、第４サンプリングクロック信号ＣＬＫ４の位相と逆であり、第２サンプリングクロック信号ＣＬＫ２がローレベルである場合、第２ＰＭＯＳトランジスタＭＰ２のゲートは、このときの第２サンプリングクロック信号ＣＬＫ２を受信して導通して、第６ノードｎｅｔ６に電流を供給し、更に、第１サンプリングクロック信号ＣＬＫ１の位相は、第２サンプリングクロック信号ＣＬＫ２の位相と同期され、第１サンプリングクロック信号ＣＬＫ１及び第２サンプリングクロック信号ＣＬＫ２がいずれもローレベルである場合、判定フィードバック等化モジュール１０３及び第１増幅モジュール１０１はいずれも動作状態にあり、データ受信回路１００へのシンボル間干渉の影響を低減し、データ受信回路１００へのシンボル間干渉の影響を考慮する必要がない場合、イネーブル信号ＤｆｅＥｎは、第２レベル値期間中に、即ち、イネーブル信号ＤｆｅＥｎはローレベルであり、この場合、第４サンプリングクロック信号ＣＬＫ４がハイレベルであってもローレベルであっても、ＮＡＮＤゲート回路１１４によって出力された第２サンプリングクロック信号ＣＬＫ２はすべてハイレベルであり、第２ＰＭＯＳトランジスタＭＰ２のゲートは、このときの第２サンプリングクロック信号ＣＬＫ２を受信してオフになり、第６ノードｎｅｔ６に電流を供給せず、即ち、判定フィードバック等化モジュール１０３は非動作状態にある。

【0059】

図５及び図８において、ＮＡＮＤゲート回路１１４が１つのＮＡＮＤのみ含む場合を例にとると、実際の応用では、ＮＡＮＤゲート論理を実現できる全ての回路がＮＡＮＤゲート回路１１４であり得ることに留意されたい。

【0060】

いくつかの実施例では、図６及び図７を参照すると、第１判定フィードバックユニット１１３及び第２判定フィードバックユニット１２３のいずれかは、フィードバック信号ｆｂに応答して第６ノードｎｅｔ６と第７ノードｎｅｔ７を導通するように構成されるスイッチユニット１１３１と、第７ノードｎｅｔ７と出力ノードとの間に接続され、制御信号に応答して、第７ノードｎｅｔ７と出力ノードとの間の等価抵抗値の大きさを調整するように構成される調整ユニット１１３２と、を含み、出力ノードは、第１ノードｎ＿ｓｔｇ１と第２ノードｐ＿ｓｔｇ１のうちの１つであり、ここで、第１判定フィードバックユニット１１３において、フィードバック信号は、第１フィードバック信号ｆｂｎであり、出力ノードは、第１ノードｎ＿ｓｔｇ１であり、スイッチユニット１１３１は、第１フィードバック信号ｆｂｎに応答し、第２判定フィードバックユニット１２３において、フィードバック信号は、第２フィードバック信号ｆｂｐであり、出力ノードは、第２ノードｐ＿ｓｔｇ１であり、スイッチユニット１１３１は、第２フィードバック信号ｆｂｐに応答する。

【0061】

ここで、第１判定フィードバックユニット１１３におけるスイッチユニット１１３１は、第１フィードバック信号ｆｂｎに基づいてオン又はオフになり、第２判定フィードバックユニット１２３におけるスイッチユニット１１３１は、第２フィードバック信号ｆｂｐに基づいてオン又はオフになる。第１判定フィードバックユニット１１３又は第２判定フィードバックユニット１２３のいずれかであっても、スイッチユニット１１３１がオンになってこそ、調整ユニット１１３２は動作状態になり、第１ノードｎ＿ｓｔｇ１又は第２ノードｐ＿ｓｔｇ１での電圧を調整する。

【0062】

いくつかの実施例では、引き続き図６及び図７を参照すると、スイッチユニット１１３１は、第６ノードｎｅｔ６と第７ノードｎｅｔ７との間に接続される第５ＰＭＯＳトランジスタＭＰ５を含み得、第５ＰＭＯＳトランジスタＭＰ５のゲートは、フィードバック信号ｆｂを受信する。

【0063】

図６及び図７において、第５ＰＭＯＳトランジスタＭＰ５のゲートが受信したのが第１フィードバック信号ｆｂｎであり、出力ノードが第１ノードｎ＿ｓｔｇ１である場合のみを例にとると、図６及び図７に示されるのは、第１判定フィードバックユニット１１３の具体的な構造であり、実際の応用では、第２判定フィードバックユニット１２３の具体的な構造は、第１判定フィードバックユニット１１３の具体的な構造と類似し、区別としては、第２判定フィードバックユニット１２３における第５ＰＭＯＳトランジスタＭＰ５のゲートは、第２フィードバック信号ｆｂｐを受信し、出力ノードは、第２ノードｐ＿ｓｔｇ１であることであり、他はすべて同じであることに留意されたい。

【0064】

一例では、第１判定フィードバックユニット１１３におけるスイッチユニット１１３１によって受信された第１フィードバック信号ｆｂｎがローレベルである場合、第５ＰＭＯＳトランジスタＭＰ５は、オンになり、この場合、調整ユニット１１３２は、制御信号に基づいて第１ノードｎ＿ｓｔｇ１での電圧を調整する。別の例では、第２判定フィードバックユニット１２３におけるスイッチユニット１１３１によって受信された第２フィードバック信号ｆｂｐがローレベルである場合、第５ＰＭＯＳトランジスタＭＰ５は、オンになり、この場合、調整ユニット１１３２は、制御信号に基づいて第２ノードｐ＿ｓｔｇ１での電圧を調整する。

【0065】

いくつかの実施例では、引き続き図６及び図７を参照すると、調整ユニット１１３２は、第７ノードｎｅｔ７と出力ノードとの間に並列に接続される複数のトランジスタグループを含み、異なるトランジスタグループの制御端子によって受信された制御信号は異なり、且つ異なるトランジスタグループの等価抵抗値は異なる。異なるトランジスタグループの等価抵抗値の違いは、調整ユニット１１３２全体の等価抵抗を柔軟で制御可能にし、異なるトランジスタグループの制御端子によって受信された制御信号は異なり、制御信号によってオン状態のトランジスタグループの数を選択することにより、調整ユニット１１３２全体の等価抵抗の調整を実現し、それにより、第１ノードｎ＿ｓｔｇ１での電圧の柔軟な制御を実現できることが理解できる。

【0066】

一例では、図６を参照すると、調整ユニット１１３２は、第７ノードｎｅｔ７及び第１ノードｎ＿ｓｔｇ１との間に並列に接続された３つの単一のＭＯＳトランジスタを含み得、これらは順に、第１ＭＯＳトランジスタＭ０１、第２ＭＯＳトランジスタＭ０２及び第３ＭＯＳトランジスタＭ０３であり、ここで、第１ＭＯＳトランジスタＭ０１のゲートは、第１制御信号ＤｆｅＴｒｉｍ＜２＞を受信し、第２ＭＯＳトランジスタＭ０２のゲートは、第２制御信号ＤｆｅＴｒｉｍ＜１＞を受信し、第３ＭＯＳトランジスタＭ０３のゲートは、第３制御信号ＤｆｅＴｒｉｍ＜０＞を受信する。

【0067】

いくつかの実施例では、図７を参照すると、異なるトランジスタグループは、以下を含む：少なくとも１つのトランジスタグループは、単一のＭＯＳトランジスタで構成され、少なくとも１つのトランジスタグループは、直列に接続された少なくとも２つのＭＯＳトランジスタを含む。このように、互いに直列に接続された、チャネルアスペクト比が同じであるいくつかの単一のＭＯＳトランジスタを使用して、１つのトランジスタグループを構成して、当該トランジスタグループの等価チャネルアスペクト比を調整して、調整ユニット１１３２の様々な設計を実現することができる。トランジスタグループ等価チャネルアスペクト比の違いにより、トランジスタグループの等価抵抗は異なる可能性があることが理解できる。

【0068】

一例では、調整ユニットは、第７ノードと第１ノードとの間に並列に接続された３つの第１トランジスタグループ、第２トランジスタグループ及び第３トランジスタグループを含み得、ここで、第１トランジスタグループは、第１ＭＯＳトランジスタを含み、第１ＭＯＳトランジスタのゲートは、第１制御信号を受信し、第２トランジスタグループは、第２ＭＯＳトランジスタを含み、第２ＭＯＳトランジスタのゲートは、第２制御信号を受信し、第３トランジスタグループは、互いに直列に接続された第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを含み、第４ＭＯＳトランジスタの第１端子は、第７ノードに接続され、第４ＭＯＳトランジスタの第２端子は、第３ＭＯＳトランジスタの第１端子に接続され、第３ＭＯＳトランジスタの第２端子は、第１ノードに接続され、第３ＭＯＳトランジスタのゲート及び第４ＭＯＳトランジスタのゲートは、いずれも第３制御信号を受信する。

【0069】

別の例では、図７を参照すると、調整ユニット１１３２は、上述した例の第１トランジスタグループ１３、第２トランジスタグループ２３及び第３トランジスタグループ３３に加えて、更に、第７ノードｎｅｔ７と第１ノードｎ＿ｓｔｇ１との間に並列に接続された第４トランジスタグループ４３及び第５トランジスタグループ５３を含み得、ここで、第１トランジスタグループ１３は、第１ＭＯＳトランジスタＭ０１を含み、第１ＭＯＳトランジスタＭ０１のゲートは、第１制御信号ＤｆｅＴｒｉｍ＜２＞を受信し、第２トランジスタグループ２３は、第２ＭＯＳトランジスタＭ０２を含み、第２ＭＯＳトランジスタＭ０２のゲートは、第２制御信号ＤｆｅＴｒｉｍ＜１＞を受信し、第３トランジスタグループ３３は、互に直列に接続された第３ＭＯＳトランジスタＭ０３及び第４ＭＯＳトランジスタＭ０４を含み、第４ＭＯＳトランジスタＭ０４の第１端子は、第７ノードｎｅｔ７に接続され、第４ＭＯＳトランジスタＭ０４の第２端子は、第３ＭＯＳトランジスタＭ０３の第１端子に接続され、第３ＭＯＳトランジスタＭ０３の第２端子は、第１ノードｎ＿ｓｔｇ１に接続され、第３ＭＯＳトランジスタＭ０３のゲート及び第４ＭＯＳトランジスタＭ０４のゲートは、いずれも第３制御信号ＤｆｅＴｒｉｍ＜０＞を受信し、第４トランジスタグループ４３は、第５ＭＯＳトランジスタＭ０５を含み、第５ＭＯＳトランジスタＭ０５のゲートは、第４制御信号ＤｆｅＰｅｒＰｉｎ＜１＞を受信し、第５トランジスタグループ５３は、互に直列に接続された第６ＭＯＳトランジスタＭ０６及び第７ＭＯＳトランジスタＭ０７を含み、第７ＭＯＳトランジスタＭ０７の第１端子は、第７ノードｎｅｔ７に接続され、第７ＭＯＳトランジスタＭ０７の第２端子は、第６ＭＯＳトランジスタＭ０６の第１端子に接続され、第６ＭＯＳトランジスタＭ０６の第２端子は、第１ノードｎ＿ｓｔｇ１に接続され、第６ＭＯＳトランジスタＭ０６及び第７ＭＯＳトランジスタＭ０７のゲートは、いずれも第５制御信号ＤｆｅＰｅｒＰｉｎ＜０＞を受信する。

【0070】

上記の３つの例において、第１制御信号ＤｆｅＴｒｉｍ＜２＞、第２制御信号ＤｆｅＴｒｉｍ＜１＞及び第３制御信号ＤｆｅＴｒｉｍ＜０＞は、すべてのデータ受信回路１００に共通であってもよく、即ち、異なるＤＱポートに接続された異なるデータ受信回路１００の場合、異なるデータ受信回路１００に提供される第１制御信号ＤｆｅＴｒｉｍ＜２＞、第２制御信号ＤｆｅＴｒｉｍ＜１＞及び第３制御信号ＤｆｅＴｒｉｍ＜０＞は、同じであることに留意されたい。更に、図７に示す例では、第４制御信号ＤｆｅＰｅｒＰｉｎ＜１＞及び第５制御信号ＤｆｅＰｅｒＰｉｎ＜０＞は、各ＤＱポートに基づいて個別に設計されたものであり、各ＤＱポートの異なるデータ受信回路の場合、例えば、ポートＤＱ１に接続された第１データ受信回路及びポートＤＱ２に接続された第２データ受信回路の場合、第１データ受信回路における第４制御信号ＤｆｅＰｅｒＰｉｎ＜１＞及び第５制御信号ＤｆｅＰｅｒＰｉｎ＜０＞は、ポートＤＱ１に基づいて設計され、第２データ受信回路における第４制御信号ＤｆｅＰｅｒＰｉｎ＜１＞及び第５制御信号ＤｆｅＰｅｒＰｉｎ＜０＞は、ポートＤＱ２に基づいて設計されることが理解できる。異なるＤＱポートによって受信されたデータは、異なるシンボル間干渉を受けるため、伝送経路において各データ信号ＤＱが受ける干渉も異なり、各ＤＱポートによって受信されたデータ信号ＤＱが第４制御信号ＤｆｅＰｅｒＰｉｎ＜１＞及び第５制御信号ＤｆｅＰｅｒＰｉｎ＜０＞に対して個別に設計され、調整ユニット１１３２を介して、各ＤＱポートに対して具体的に調整して、データ受信回路の受信性能を更に改善するのに有利である。ここで、ＤＱポートは、データ受信回路がデータ信号ＤＱを受信するためのポートである。

【0071】

上記の実施例において、図６及び図７を参照すると、異なるトランジスタグループは、互いに並列に接続された第１トランジスタグループ１３、第２トランジスタグループ２３及び第３トランジスタグループ３３を含み得、第１トランジスタグループ１３のチャネルの等価アスペクト比は、第２トランジスタグループ２３のチャネルの等価アスペクト比の２倍であり、第２トランジスタグループ２３のチャネルの等価アスペクト比は、第３トランジスタグループ３３のチャネルの等価アスペクト比の２倍である。このように、第１トランジスタグループ１３の等価抵抗、第２トランジスタグループ２３の等価抵抗及び第３トランジスタグループ３３の等価抵抗の比は、１：２：４であるので、それによって、調整ユニット１１３２の総等価抵抗が線形に調整され、それにより、第１ノードｎ＿ｓｔｇ１での電圧及び第２ノードｐ＿ｓｔｇ１での電圧の線形調整が実現される。

【0072】

上記は、第１トランジスタグループ１３のチャネルの等価アスペクト比と、第２トランジスタグループ２３のチャネルの等価アスペクト比との比が２であり、第２トランジスタグループ２３のチャネルの等価アスペクト比と、第３トランジスタグループ３３のチャネルの等価アスペクト比との比が２である場合の例示のみであり、実際の応用では、第１トランジスタグループ１３のチャネルの等価アスペクト比と、第２トランジスタグループ２３のチャネルの等価アスペクト比との比、又は第２トランジスタグループ２３のチャネルの等価アスペクト比と、第３トランジスタグループ３３のチャネルの等価アスペクト比との比は、３又は４などの他の値であってもよいことに留意されたい。

【0073】

図６において、第１ＭＯＳトランジスタＭ０１のチャンネルアスペクト比が第２ＭＯＳトランジスタＭ０２のチャネルアスペクト比の２倍になるように制御することにより、第１トランジスタグループ１３のチャネルの等価アスペクト比は、第２トランジスタグループ２３のチャネルの等価アスペクト比の２倍になり、第２ＭＯＳトランジスタＭ０２のチャンネルアスペクト比が第３ＭＯＳトランジスタＭ０３のチャンネルアスペクト比の２倍になるように制御することにより、第２トランジスタグループ２３のチャネルの等価アスペクト比は、第３トランジスタグループ３３のチャネルの等価アスペクト比の２倍になり、図７において、第１ＭＯＳトランジスタＭ０１のチャンネルアスペクト比が第２ＭＯＳトランジスタＭ０２のチャネル幅と長さの２倍になるように制御することにより、第１トランジスタグループ１３のチャネルの等価アスペクト比は、第２トランジスタグループ２３のチャネルの等価アスペクト比の２倍になり、第２ＭＯＳトランジスタＭ０２のチャンネルアスペクト比、第３ＭＯＳトランジスタＭ０３のチャンネルアスペクト比及び第４ＭＯＳトランジスタＭ０４のチャンネルアスペクト比が等しくなるように制御することにより、第２ＭＯＳトランジスタＭ０２のチャンネルアスペクト比は、第３トランジスタグループ３３のチャネルの等価アスペクト比の２倍になり、即ち、第２トランジスタグループ２３のチャネルの等価アスペクト比は、第３トランジスタグループ３３のチャネルの等価アスペクト比の２倍になることに留意されたい。

【0074】

さらに、図７において、第５ＭＯＳトランジスタＭ０５のチャンネルアスペクト比、第６ＭＯＳトランジスタＭ０６のチャンネルアスペクト比及び第７ＭＯＳトランジスタＭ０７のチャンネルアスペクト比が等しくなるように制御することにより、第５ＭＯＳトランジスタＭ０５のチャンネルアスペクト比は、第５トランジスタグループ５３のチャネルの等価アスペクト比の２倍になり、即ち、第４トランジスタグループ４３のチャネルの等価アスペクト比は、第５トランジスタグループ５３のチャネルの等価アスペクト比の２倍になる。いくつかの実施例では、第５ＭＯＳトランジスタＭ０５のチャンネルアスペクト比はさらに、第２ＭＯＳトランジスタＭ０２のチャンネルアスペクト比に等しくてもよい。

【0075】

一例では、図６を参照すると、第１ＭＯＳトランジスタＭ０１のチャネルの長さ、第２ＭＯＳトランジスタＭ０２のチャネルの長さ及び第３ＭＯＳトランジスタＭ０３のチャネルの長さは、等しくてもよく、第１ＭＯＳトランジスタＭ０１のチャネルの幅は、第２ＭＯＳトランジスタＭ０２チャネルの幅の２倍であり得、第２ＭＯＳトランジスタＭ０２チャネルの幅は、第３ＭＯＳトランジスタＭ０３チャネルの幅の２倍であり得る。実際の応用では、また、第１ＭＯＳトランジスタＭ０１、第２ＭＯＳトランジスタＭ０２及び第３ＭＯＳトランジスタＭ０３のチャネルの幅が同じであることを維持する場合、第１ＭＯＳトランジスタＭ０１、第２ＭＯＳトランジスタＭ０２及び第３ＭＯＳトランジスタＭ０３のチャネルの長さの比率関係を調整すること、又は、第１ＭＯＳトランジスタＭ０１、第２ＭＯＳトランジスタＭ０２及び第３ＭＯＳトランジスタＭ０３のチャネルの幅の比率関係を調整するだけでなく、第１ＭＯＳトランジスタＭ０１、第２ＭＯＳトランジスタＭ０２及び第３ＭＯＳトランジスタＭ０３のチャネルの長さの比率関係も調整することにより、第１トランジスタグループ１３、第２トランジスタグループ２３及び第３トランジスタグループ３３のチャネルの等価アスペクト比の間の比率関係を実現できることに留意されたい。

【0076】

第１ＭＯＳトランジスタＭ０１、第２ＭＯＳトランジスタＭ０２、第３ＭＯＳトランジスタＭ０３、第４ＭＯＳトランジスタＭ０４、第５ＭＯＳトランジスタＭ０５、第６ＭＯＳトランジスタＭ０６及び第７ＭＯＳトランジスタＭ０７はすべて、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタであり得、第１ＭＯＳトランジスタＭ０１、第２ＭＯＳトランジスタＭ０２、第３ＭＯＳトランジスタＭ０３、第４ＭＯＳトランジスタＭ０４、第５ＭＯＳトランジスタＭ０５、第６ＭＯＳトランジスタＭ０６及び第７ＭＯＳトランジスタＭ０７のいずれか１つがＰＭＯＳトランジスタである場合、当該ＰＭＯＳトランジスタが導通状態にあるときの制御信号の位相は、第１位相であり、当該ＭＯＳトランジスタがＮＭＯＳトランジスタである場合、当該ＮＭＯＳトランジスタが導通状態にあるときの制御信号の位相は、第２位相であり、第１位相は、第２位相と逆であることに留意されたい。

【0077】

いくつかの実施例では、図３及び図４を参照すると、第２増幅モジュール１０２は、第１ノードｎ＿ｓｔｇ１及び第２ノードｐ＿ｓｔｇ１に接続され、第１電圧信号と第２電圧信号を比較し、第８ノードｎ＿ｓｔｇ２及び第９ノードｐ＿ｓｔｇ２に第３電圧信号及び第４電圧信号をそれぞれ供給するように構成される入力ユニット１１２と、第３電圧信号及び第４電圧信号に対して増幅及びラッチを実行し、第３ノードｎｅｔ３に第１出力信号Ｖｏｕｔを出力し、第４ノードｎｅｔ４に第２出力信号ＶｏｕｔＮを出力するように構成されるラッチユニット１２２と、を含む。

【0078】

ここで、入力ユニット１１２は、第１電圧信号と第２電圧信号を比較して、第３電圧信号及び第４電圧信号を出力するために使用され、ラッチユニット１２２は、第３電圧信号及び第４電圧信号に基づいて、ハイレベル信号を第３ノードｎｅｔ３に出力し、ローレベル信号を第４ノードｎｅｔ４に出力し、又はローレベル信号を第３ノードｎｅｔ３に出力し、ハイレベル信号を第４ノードｎｅｔ４に出力するために使用される。

【0079】

いくつかの実施例では、図５及び図８を参照すると、入力ユニット１１２は、第８ノードｎ＿ｓｔｇ２と接地端子との間に接続される第３ＮＭＯＳトランジスタＭＮ３であって、第３ＮＭＯＳトランジスタＭＮ３のゲートは、第１電圧信号を受信する、第３ＮＭＯＳトランジスタＭＮ３と、第９ノードｐ＿ｓｔｇ２と接地端子との間に接続される第４ＮＭＯＳトランジスタＭＮ４とを含み得、第４ＮＭＯＳトランジスタＭＮ４のゲートは、第２電圧信号を受信する。

【0080】

一例では、第１ノードｎ＿ｓｔｇ１によって出力された第１電圧信号のレベル値が、第２ノードｐ＿ｓｔｇ１によって出力された第２電圧信号のレベル値より高い場合、第３ＮＭＯＳトランジスタＭＮ３の導通度は、第４ＮＭＯＳトランジスタＭＮ４の導通度より大きいので、第８ノードｎ＿ｓｔｇ２での電圧は、第９ノードｐ＿ｓｔｇ２での電圧より小さくなり、それにより、第５ＮＭＯＳトランジスタＭＮ５の導通度は、第６ＮＭＯＳトランジスタＭＮ６の導通度より大きく、第３ノードｎｅｔ３での電圧は、第４ノードｎｅｔ４での電圧より小さくなり、第７ＰＭＯＳトランジスタＭＰ７の導通度は、第６ＰＭＯＳトランジスタＭＰ６の導通度より大きく、ラッチユニット１２２は、正帰還増幅を形成し、第３ノードｎｅｔ３によって出力された第１出力信号Ｖｏｕｔは、ローレベルであり、第４ノードｎｅｔ４によって出力された第２出力信号ＶｏｕｔＮは、ハイレベルである。

【0081】

いくつかの実施例では、引き続き図５及び図８を参照すると、ラッチユニット１２２は、第８ノードｎ＿ｓｔｇ２と第３ノードｎｅｔ３との間に接続される第５ＮＭＯＳトランジスタＭＮ５であって、第５ＮＭＯＳトランジスタＭＮ５のゲートは、第２出力信号ＶｏｕｔＮを受信する、第５ＮＭＯＳトランジスタＭＮ５と、第９ノードｐ＿ｓｔｇ２と第４ノードｎｅｔ４との間に接続される第６ＮＭＯＳトランジスタＭＮ６であって、第６ＮＭＯＳトランジスタＭＮ６のゲートは、第１出力信号Ｖｏｕｔを受信する、第６ＮＭＯＳトランジスタＭＮ６と、電源ノードＶｃｃと第３ノードｎｅｔ３との間に接続される第６ＰＭＯＳトランジスタＭＰ６であって、第６ＰＭＯＳトランジスタＭＰ６のゲートは、第２出力信号ＶｏｕｔＮを受信する、第６ＰＭＯＳトランジスタＭＰ６と、電源ノードＶｃｃと第４ノードｎｅｔ４との間に接続される第７ＰＭＯＳトランジスタＭＰ７と、を含み得、第７ＰＭＯＳトランジスタＭＰ７のゲートは、第１出力信号Ｖｏｕｔを受信する。

【0082】

いくつかの実施例では、図３及び図４を参照すると、第２増幅モジュール１０２はさらに、ラッチユニット１２２に接続され、ラッチユニット１２２をリセットするように構成される第２リセットユニット１４２を含む。このように、データ受信回路がデータ信号ＤＱ及び基準信号Ｖｒｅｆの受信、及び第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの出力を一回完了した後、第２リセットユニット１４２によって、第３ノードｎｅｔ３及び第４ノードｎｅｔ４でのレベル値を初期値に復元し、後続のデータ受信回路の次のデータ受信及び処理を容易にすることができる。

【0083】

いくつかの実施例では、図５及び図８を参照すると、第２リセットユニット１４２は、電源ノードＶｃｃと第３ノードｎｅｔ３との間に接続される第８ＰＭＯＳトランジスタＭＰ８と、電源ノードＶｃｃと第４ノードｎｅｔ４との間に接続される第９ＰＭＯＳトランジスタＭＰ９と、を含み得、第８ＰＭＯＳトランジスタＭＰ８のゲート及び第９ＰＭＯＳトランジスタＭＰ９のゲートは、いずれも第３サンプリングクロック信号ＣＬＫ３に応答する。

【0084】

一例では、第３サンプリングクロック信号ＣＬＫ３と第１サンプリングクロック信号ＣＬＫ１の位相は逆であり、第３サンプリングクロック信号ＣＬＫ３及び第４サンプリングクロック信号ＣＬＫ４は、同じクロック信号であってもよいし、同じ位相であるが異なる振幅の異なるクロック信号であってもよい。このように、データ受信回路１００へのシンボル間干渉の影響を低減する必要がある場合、イネーブル信号ＤｆｅＥｎは、第１レベル値期間中にあり、即ち、イネーブル信号ＤｆｅＥｎはハイレベルであり、第１サンプリングクロック信号ＣＬＫ１がローレベルである場合、第４サンプリングクロック信号ＣＬＫ４はハイレベルであり、それによって、第２サンプリングクロック信号ＣＬＫ２はローレベルであり、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２はいずれも導通され、この場合、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２はいずれもオフされ、第３サンプリングクロック信号ＣＬＫ３はハイレベルであり、第８ＰＭＯＳトランジスタＭＰ８及び第９ＰＭＯＳトランジスタＭＰ９はいずれもオフされて、データ受信回路１００の正常な動作を保証する。データ受信回路１００へのシンボル間干渉の影響を考慮する必要がない場合、イネーブル信号ＤｆｅＥｎは、第２レベル値期間中にあり、即ち、イネーブル信号ＤｆｅＥｎはローレベルであり、この場合、第１サンプリングクロック信号ＣＬＫ１ハイレベルであってもローレベルであっても、第２サンプリングクロック信号ＣＬＫ２は固定のハイレベルであり、第２ＰＭＯＳトランジスタＭＰ２はすべてオフになり、第６ノードｎｅｔ６に電流を供給せず、即ち、判定フィードバック等化モジュール１０３は、判定フィードバック等化の実行を停止して、データ受信回路１００全体の消費電力を削減する。更に、データ受信回路１００へのシンボル間干渉の影響を考慮する必要の有無に関わらず、第１サンプリングクロック信号ＣＬＫ１がハイレベルである場合、第３サンプリングクロック信号ＣＬＫ３はローレベルであり、第１ＰＭＯＳトランジスタＭＰ１はオフされ、この場合、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２はいずれも導通され、第８ＰＭＯＳトランジスタＭＰ８及び第９ＰＭＯＳトランジスタＭＰ９はいずれも導通されて、第１ノードｎ＿ｓｔｇ１での電圧、第２ノードｐ＿ｓｔｇ１での電圧をプルダウンし、第３ノードｎｅｔ３での電圧及び第４ノードｎｅｔ４での電圧をプルアップし、第１ノードｎ＿ｓｔｇ１、第２ノードｐ＿ｓｔｇ１、第３ノードｎｅｔ３及び第４ノードｎｅｔ４のリセットを実現する。

【0085】

いくつかの実施例では、第２リセットユニット１４２が第８ＰＭＯＳトランジスタＭＰ８及び第９ＰＭＯＳトランジスタＭＰ９を含むことに基づいて、第２リセットユニット１４２はさらに、電源ノードＶｃｃと第８ノードｎ＿ｓｔｇ２との間に接続される第１０ＰＭＯＳトランジスタ（図示せず）と、電源ノードＶｃｃ及び第９ノードｐ＿ｓｔｇ２との間に接続され第１１ＰＭＯＳトランジスタ（図示せず）と、を含み得、第１０ＰＭＯＳトランジスタのゲート及び第１１ＰＭＯＳトランジスタのゲートは、いずれも第３サンプリングクロック信号ＣＬＫ３に応答する。このように、データ受信回路１００がデータ信号ＤＱ及び基準信号Ｖｒｅｆを受信する必要がない場合、第３サンプリングクロック信号ＣＬＫ３はローレベルであり、第１０ＰＭＯＳトランジスタ及び第１１ＰＭＯＳトランジスタはいずれも導通され、それによって、第８ノードｎ＿ｓｔｇ２での電圧及び第９ノードｐ＿ｓｔｇ２での電圧はプルアップされて、第８ノードｎ＿ｓｔｇ２及び第９ノードｐ＿ｓｔｇ２のリセットを実現する。

【0086】

いくつかの実施例では、図８を参照すると、データ受信回路１００（図１を参照）はさらに、第２増幅モジュール１０２（図１を参照）に接続され、第２増幅モジュール１０２のオフセット電圧を補償するように構成されるオフセット補償モジュール１０５を含み得る。具体的には、オフセット補償モジュール１０５は、第８ノードｎ＿ｓｔｇ２及び第９ノードｐ＿ｓｔｇ２に接続され得る。

【0087】

いくつかの実施例では、引き続き図８を参照すると、オフセット補償モジュール１０５は、第８ノードｎ＿ｓｔｇ２と接地端子との間に接続される第１オフセット補償ユニット１１５と、第９ノードｐ＿ｓｔｇ２と接地端子との間に接続される第２オフセット補償ユニット１２５と、を含み得る。ここで、第１オフセット補償ユニット１１５は、第３ＮＭＯＳトランジスタＭＮ３のパラーメータを補償するために使用され、第２オフセット補償ユニット１２５は、第４ＮＭＯＳトランジスタＭＮ４のパラーメータを補償するために使用され、第１オフセット補償ユニット１１５及び第２オフセット補償ユニット１２５は、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４のパラーメータを補償することにより、データ受信回路のオフセット電圧を調整することができる。

【0088】

いくつかの実施例では、引き続き図８を参照すると、第１オフセット補償ユニット１１５は、並列に接続された少なくとも２グループのトランジスタグループを含み得、各トランジスタグループは、第７ＮＭＯＳトランジスタＭＮ７と、第７ＭＯＳトランジスタＭ７と、を含み、前記第７ＮＭＯＳトランジスタＭＮ７の第１端子は、第８ノードｎ＿ｓｔｇ２に接続され、第７ＮＭＯＳトランジスタＭＮ７のゲートは、第１ノードｎ＿ｓｔｇ１に接続され、第７ＭＯＳトランジスタＭ７及び第７ＮＭＯＳトランジスタＭＮ７は、１対１に対応して設置され、前記第７ＭＯＳトランジスタＭ７は、第７ＮＭＯＳトランジスタＭＮ７の第２端子と接地端子との間に接続され、第７ＭＯＳトランジスタＭ７のゲートは、第１オフセット信号Ｏｆｆｓｅｔ＿１を受信する。説明を簡単にするために、図８は、第１オフセット補償ユニット１１５における１グループのトランジスタグループのみを示すことに留意されたい。

【0089】

このように、第１オフセット信号Ｏｆｆｓｅｔ＿１によって第７ＮＭＯＳトランジスタＭＮ７の導通度を制御することにより、第１オフセット補償ユニット１１５全体の等価抵抗を調整して、第８ノードｎ＿ｓｔｇ２での電圧を更に調整することができる。

【0090】

いくつかの実施例では、第１オフセット補償ユニット１１５は、並列に接続された２グループのトランジスタグループを含み、１グループのトランジスタグループは、第７１ＮＭＯＳトランジスタ（図示せず）及び第７１ＭＯＳトランジスタ（図示せず）によって構成され、もう１グループのトランジスタグループは、第７２ＮＭＯＳトランジスタ（図示せず）及び第７２ＭＯＳトランジスタ（図示せず）によって構成される。ここで、第１オフセット信号Ｏｆｆｓｅｔ＿１は、第３オフセット信号（図示せず）及び第４オフセット信号（図示せず）を含み、第７１ＮＭＯＳトランジスタのゲート及び第７２ＮＭＯＳトランジスタのゲートは、第１ノードｎ＿ｓｔｇ１に接続され、第７１ＭＯＳトランジスタのゲートは、第３オフセット信号を受信し、第７２ＭＯＳトランジスタのゲートは、第４オフセット信号を受信する。

【0091】

ここで、第３オフセット信号と第４オフセット信号は、異なってもよく、このように、第３オフセット信号及び第４オフセット信号に基づいて、第７１ＮＭＯＳトランジスタ及び／又は第７２ＭＯＳトランジスタの導通度を制御して、第１オフセット補償ユニット１１５全体の等価抵抗を柔軟に調整して、第８ノードｎ＿ｓｔｇ２での電圧の調整効果を更に向上させることができる。

【0092】

いくつかの実施例では、図５を参照すると、第２オフセット補償ユニット１２５は、並列に接続された少なくとも２グループのトランジスタグループを含み得、各トランジスタグループは、第８ＮＭＯＳトランジスタＭＮ８と、第８ＭＯＳトランジスタＭ８と、を含み、前記第８ＮＭＯＳトランジスタＭＮ８の第１端子は、第９ノードｐ＿ｓｔｇ２に接続され、第８ＮＭＯＳトランジスタＭＮ８のゲートは、第２ノードｐ＿ｓｔｇ１に接続され、前記第８ＭＯＳトランジスタＭ８は、第８ＮＭＯＳトランジスタＭ８に１対１に対応して設置され、第８ＭＯＳトランジスタＭ８は、第８ＮＭＯＳトランジスタＭＮ８の第２端子と接地端子との間に接続され、第８ＭＯＳトランジスタＭ８のゲートは、第２オフセット信号Ｏｆｆｓｅｔ＿２を受信する。説明を簡単にするために、図５は、第２オフセット補償ユニット１２５における１グループのトランジスタグループのみを示すことに留意されたい。

【0093】

このように、第２オフセット信号Ｏｆｆｓｅｔ＿２によって第８ＮＭＯＳトランジスタＭＮ８の導通度を制御することにより、第２オフセット補償ユニット１２５全体の等価抵抗を調整して、第９ノードｐ＿ｓｔｇ２での電圧を更に調整することができる。

【0094】

いくつかの実施例では、第２オフセット補償ユニット１２５は、並列に接続された２グループのトランジスタグループを含み、１グループのトランジスタグループは、第８１ＮＭＯＳトランジスタ（図示せず）及び第８１ＭＯＳトランジスタ（図示せず）によって構成され、もう１グループのトランジスタグループは、第８２ＮＭＯＳトランジスタ（図示せず）及び第８２ＭＯＳトランジスタ（図示せず）によって構成される。ここで、第２オフセット信号Ｏｆｆｓｅｔ＿２は、第５オフセット信号（図示せず）及び第６オフセット信号（図示せず）を含み、第８１ＮＭＯＳトランジスタのゲート及び第８２ＮＭＯＳトランジスタのゲートは、第１ノードｎ＿ｓｔｇ１に接続され、第８１ＭＯＳトランジスタのゲートは、第５オフセット信号を受信し、第８２ＭＯＳトランジスタのゲートは、第６オフセット信号を受信する。

【0095】

ここで、第５オフセット信号及び第６オフセット信号は、異なってもよく、このように、第５オフセット信号及び第６オフセット信号に基づいて、第８１ＮＭＯＳトランジスタ及び／又は第８２ＭＯＳトランジスタの導通度を制御して、第２オフセット補償ユニット１２５全体の等価抵抗を柔軟に調整して、第９ノードｐ＿ｓｔｇ２での電圧の調整効果を更に向上させることができる。

【0096】

第７ＭＯＳトランジスタＭ７、第７１ＭＯＳトランジスタ、第７２ＭＯＳトランジスタ、第８ＭＯＳトランジスタＭ８、第８１ＭＯＳトランジスタ及び第８２ＭＯＳトランジスタは、すべてＰＭＯＳトランジスタ又はＮＭＯＳトランジスタであり得ることに留意されたい。上記のいずれかのＭＯＳトランジスタがＰＭＯＳトランジスタである場合、当該ＰＭＯＳトランジスタがオンに制御されるときの第１オフセット信号Ｏｆｆｓｅｔ＿１の位相は、第３位相であり、当該ＭＯＳトランジスタがＮＭＯＳトランジスタである場合、当該ＮＭＯＳトランジスタがオンに制御されるときの第２オフセット信号Ｏｆｆｓｅｔ＿２の位相は、第４位相であり、第３位相は、第４位相と逆であることに留意されたい。

【0097】

上記のハイレベル及びローレベルの説明において、ハイレベルは、電源電圧以上のレベル値であり、ローレベルは、接地電圧以下のレベル値であってもよいことに留意されたい。更に、ハイレベルとローレベルは相対的であり、ハイレベルとローレベルに含まれる特定のレベル値の範囲は、特定のデバイスに応じて決定でき、例えば、ＮＭＯＳトランジスタの場合、ハイレベルは、当該ＮＭＯＳトランジスタをオンにできるゲート電圧のレベル値の範囲を指し、ローレベルは、当該ＮＭＯＳトランジスタをオフにできるゲート電圧のレベル値の範囲を指し、ＰＭＯＳトランジスタの場合、ローレベルは、当該ＰＭＯＳトランジスタをオンにできるゲート電圧のレベル値の範囲を指し、ハイレベルは、当該ＰＭＯＳトランジスタをオフにできるゲート電圧のレベル値の範囲を指す。

【0098】

要約すると、判定フィードバック制御モジュール１０４を使用して、判定フィードバック等化モジュール１０３を制御するための第２サンプリングクロック信号ＣＬＫ２を生成して、判定フィードバック等化モジュール１０３が動作状態にあるかどうかを柔軟に制御する。例えば、データ受信回路１００へのシンボル間干渉の影響を低減する必要がある場合、即ち、イネーブル信号ＤｆｅＥｎが第１レベル値期間にある場合に、判定フィードバック制御モジュール１０４は、このときのイネーブル信号ＤｆｅＥｎに応答して、第２サンプリングクロック信号ＣＬＫ２を生成し、判定フィードバック等化モジュール１０３は、当該第２サンプリングクロック信号ＣＬＫ２に基づいて、判定フィードバック等化を実行して、データ受信回路１００の受信性能を改善し、データ受信回路１００へのシンボル間干渉の影響を考慮する必要がない場合、即ち、イネーブル信号ＤｆｅＥｎが第２レベル値期間にある場合に、判定フィードバック制御モジュール１０４は、このときの第２サンプリングクロック信号ＣＬＫ２に基づいて、判定フィードバック等化を停止して、データ受信回路１００全体の消費電力を削減し、このようにして、データ受信回路１００の受信性能を改善しながら、データ受信回路１００の消費電力を削減するのに有利である。

【0099】

本開示の別の実施例は、データ受信システムを更に提供し、以下では、図面を参照して、本開示の別の実施例によって提供されるデータ受信システムについて詳細に説明する。図２は、本開示の別の実施例によるデータ受信システムの機能ブロック図である。

【0100】

図２を参照すると、データ受信システムは、複数のカスケード接続されたデータ伝送回路１２０を含み、各データ伝送回路１２０は、本開示の一実施例によるデータ受信回路１００及びデータ受信回路１００に接続されたラッチ回路１１０を含み、各データ受信回路１００は、データポートに接続され、データ信号ＤＱを受信し、前段のデータ伝送回路１２０は、次段のデータ伝送回路１２０の判定フィードバック等化モジュール１０３（図１を参照）に接続され、前段のデータ伝送回路１２０の出力を、次段のデータ伝送回路１２０の判定フィードバック等化モジュール１３０のフィードバック信号ｆｂとして使用し、最終段のデータ伝送回路１２０は、最初段のデータ伝送回路１２０の判定フィードバック等化モジュール１０３に接続され、最終段のデータ伝送回路１２０の出力を、最初段のデータ伝送回路１２０の判定フィードバック等化モジュール１０３のフィードバック信号ｆｂとして使用する。

【0101】

ここで、ラッチ回路１１０とデータ受信回路１００は、１対１に対応して設置され、ラッチ回路１１０は、当該ラッチ回路１１０に対応するデータ受信回路１００によって出力された信号をラッチして出力するために使用される。

【0102】

いくつかの実施例では、データ受信回路１００は、サンプリングクロック信号に応答してデータを受信し、且つデータ受信システムは、カスケード接続された４つのデータ受信回路１００を含み、隣接する段のデータ受信回路１００のサンプリングクロック信号の位相差は９０°である。このように、サンプリングクロック信号の周期は、データポートによって受信されたデータ信号ＤＱの周期の２倍であり、これは、クロック配線を容易にし、電力を節約するのに有利である。

【0103】

図２において、データ受信システムは、カスケード接続された４つのデータ受信回路１０００を含み、隣接する段のデータ受信回路１００のサンプリングクロック信号の位相差が９０°である場合を例にとると、実際の応用では、データ受信システムに含まれるカスケード接続されたデータ受信回路１００の数は限定されず、隣接する段のデータ受信回路１００のサンプリングクロック信号の位相差は、カスケード接続されたデータ受信回路１００の数に基づいて適切に設定することができることに留意されたい。

【0104】

いくつかの実施例では、現段のデータ受信回路１００の判定フィードバック等化モジュール１０３は、前段のデータ受信回路１００の第２増幅モジュール１０２の出力端子に接続され、前段のデータ受信回路１００の第２増幅モジュール１０２によって出力された第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを、後段のデータ受信回路１００のフィードバック信号ｆｂとして使用する。このように、データ受信回路１００の出力は、ラッチ回路１１０を経由する必要がなく、次段のデータ伝送回路１２０に直接伝送されるので、データの伝送遅延を低減するのに有利である。

【0105】

別のいくつかの実施例では、現段のデータ受信回路１００の判定フィードバック等化モジュール１０３は、前段のラッチ回路１１０の出力端子に接続され、前段のラッチ回路１１０によって出力された信号を、後段のデータ受信回路１００のフィードバック信号ｆｂとして使用する。

【0106】

要約すると、本開示の別の実施例によって提供されるデータ受信システムは、判定フィードバック制御モジュール１０４を使用して、判定フィードバック等化モジュール１０３を制御するための第２サンプリングクロック信号ＣＬＫ２を生成して、判定フィードバック等化モジュール１０３が動作状態にあるかどうかを柔軟に制御することができる。例えば、データ受信回路１００へのシンボル間干渉の影響を低減する必要がある場合、判定フィードバック等化モジュール１０３は、第２サンプリングクロック信号ＣＬＫ２に基づいて、判定フィードバック等化を実行して、データ受信回路１００の受信性能を改善し、データ受信回路１００へのシンボル間干渉の影響を考慮する必要がない場合、判定フィードバック等化モジュール１０３は、第２サンプリングクロック信号ＣＬＫ２に基づいて、判定フィードバック等化の実行を停止して、データ受信回路１００全体の消費電力を削減する。

【0107】

本開示の別の実施例は、記憶装置を更に提供し、前記記憶装置は、複数のデータポートと、本開示の別の実施例によって提供される複数のデータ受信システムと、を含み、各データ受信システムは、１つのデータポートに対応する。

【0108】

このように、記憶装置へのシンボル間干渉の影響を低減する必要がある場合、記憶装置の各データポートは、すべてデータ受信システムを介して受信されたデータ信号ＤＱを柔軟に調整し、及び第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの調整能力を向上させ、それにより、記憶装置の受信性能を改善し、記憶装置へのシンボル間干渉の影響を考慮する必要がない場合、判定フィードバック等化モジュール１０３は、第２サンプリングクロック信号ＣＬＫ２に基づいて、判定フィードバック等化の実行を停止して、記憶装置の消費電力を削減する。

【0109】

いくつかの実施例では、記憶装置は、ＤＤＲ４メモリ、ＤＤＲ５メモリ、ＤＤＲ６メモリ、ＬＰＤＤＲ４メモリ、ＬＰＤＤＲ５メモリ又はＬＰＤＤＲ６メモリなどのＤＤＲメモリであり得る。

【0110】

当業者は、上記の実施形態が本開示を実現するための特定の例であり、実際の応用では、本開示の実施例の精神及び精神から逸脱することなく、形態及び詳細の様々な変更を行うことができることを理解することができる。当業者なら、本開示の実施例の精神及び範囲から逸脱することなく、様々な変更及び修正を行うことができ、本開示の実施例の保護範囲は、特許請求の保護範囲に従うものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【手続補正書】

【提出日】2022-10-17

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

データ受信回路であって、
データ信号及び基準信号を受信し、第１サンプリングクロック信号に応答してデータ信号及び基準信号を比較し、それぞれ第１ノード及び第２ノードを介して第１電圧信号及び第２電圧信号を出力するように構成される第１増幅モジュールと、
イネーブル信号に応答して第２サンプリングクロック信号を生成するように構成される判定フィードバック制御モジュールと、
前記第１ノード及び前記第２ノードに接続され、前記イネーブル信号が第１レベル値を有する期間中に、前記第１電圧信号及び前記第２電圧信号を調整するように、前記第２サンプリングクロック信号に応答してフィードバック信号に基づいて判定フィードバック等化を実行し、前記イネーブル信号が第２レベル値を有する期間中に、判定フィードバック等化の実行を停止するように構成される判定フィードバック等化モジュールであって、前記フィードバック信号は、以前に受信したデータに基づいて取得される、判定フィードバック等化モジュールと、
前記第１電圧信号と前記第２電圧信号との電圧差に対して増幅処理を実行し、それぞれ第３ノード及び第４ノードを介して第１出力信号及び第２出力信号を出力するように構成される第２増幅モジュールと、を含む、データ受信回路。

【請求項2】

前記第１増幅モジュールは、
電源ノードと第５ノードとの間に接続され、前記第１サンプリングクロック信号に応答して前記第５ノードに電流を供給するように構成される第１電流源と、
前記第５ノード、前記第１ノード、及び前記第２ノードに接続され、前記データ信号及び前記基準信号を受信し、前記第１電流源が前記第１サンプリングクロック信号に応答して前記第５ノードに電流を供給するとき、前記データ信号及び前記基準信号を比較し、前記第１ノードを介して前記第１電圧信号を出力し、前記第２ノードを介して前記第２電圧信号を出力するように構成される比較ユニットと、を含む、
請求項１に記載のデータ受信回路。

【請求項3】

前記第１電流源は、
前記電源ノードと前記第５ノードとの間に接続される第１ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタのゲートは、前記第１サンプリングクロック信号を受信し、
前記比較ユニットは、
前記第５ノードと前記第１ノードとの間に接続される第３ＰＭＯＳトランジスタであって、前記第３ＰＭＯＳトランジスタのゲートは、前記データ信号を受信する、第３ＰＭＯＳトランジスタと、
前記第５ノードと前記第２ノードとの間に接続される第４ＰＭＯＳトランジスタと、を含み、前記第４ＰＭＯＳトランジスタのゲートは、前記基準信号を受信し、
前記第１増幅モジュールはさらに、
前記第１ノード及び前記第２ノードに接続され、前記第１ノード及び前記第２ノードをリセットするように構成される第１リセットユニットを含む、
請求項２に記載のデータ受信回路。

【請求項4】

前記第１リセットユニットは、
前記第１ノードと接地端子との間に接続される第１ＮＭＯＳトランジスタであって、前記第１ＮＭＯＳトランジスタのゲートは、前記第１サンプリングクロック信号を受信する、第１ＮＭＯＳトランジスタと、
前記第２ノードと前記接地端子との間に接続される第２ＮＭＯＳトランジスタと、を含み、前記第２ＮＭＯＳトランジスタのゲートは、前記第１サンプリングクロック信号を受信する、
請求項３に記載のデータ受信回路。

【請求項5】

前記フィードバック信号は、互いに差動信号である第１フィードバック信号及び第２フィードバック信号を含み、前記判定フィードバック等化モジュールは、
電源ノードと第６ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するように構成される第２電流源と、
前記第１ノード及び前記第６ノードに接続され、前記第２電流源が前記第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するとき、前記第１電圧信号を調整するように、前記第１フィードバック信号に基づいて前記第１ノードに対して判定フィードバック等化を実行するように構成される第１判定フィードバックユニットと、
前記第２ノード及び前記第６ノードに接続され、前記第２電流源が前記第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するとき、前記第２電圧信号を調整するように、前記第２フィードバック信号に基づいて前記第２ノードに対して判定フィードバック等化を実行するように構成される第２判定フィードバックユニットと、を含む、
請求項１に記載のデータ受信回路。

【請求項6】

前記第２電流源は、
前記電源ノードと前記第６ノードとの間に接続される第２ＰＭＯＳトランジスタを含み、前記第２ＰＭＯＳトランジスタのゲートは、前記第２サンプリングクロック信号を受信し、
前記第１判定フィードバックユニット及び前記第２判定フィードバックユニットのいずれかは、
前記フィードバック信号に応答して前記第６ノードと第７ノードを導通するように構成されるスイッチユニットと、
前記第７ノードと出力ノードとの間に接続され、制御信号に応答して、前記第７ノードと前記出力ノードとの間の等価抵抗値の大きさを調整するように構成される調整ユニットと、を含み、前記出力ノードは、前記第１ノードと前記第２ノードのうちの１つであり、
前記第１判定フィードバックユニットにおいて、前記フィードバック信号は、前記第１フィードバック信号であり、前記出力ノードは、前記第１ノードであり、前記スイッチユニットは、前記第１フィードバック信号に応答し、前記第２判定フィードバックユニットにおいて、前記フィードバック信号は、前記第２フィードバック信号であり、前記出力ノードは、前記第２ノードであり、前記スイッチユニットは、前記第２フィードバック信号に応答する、
請求項５に記載のデータ受信回路。

【請求項7】

前記スイッチユニットは、
前記第６ノードと前記第７ノードとの間に接続される第５ＰＭＯＳトランジスタを含み、前記第５ＰＭＯＳトランジスタのゲートは、前記フィードバック信号を受信する、
請求項６に記載のデータ受信回路。

【請求項8】

前記調整ユニットは、
前記第７ノードと前記出力ノードとの間に並列に接続される複数のトランジスタグループを含み、異なる前記トランジスタグループの制御端子によって受信された前記制御信号は異なり、且つ異なる前記トランジスタグループの等価抵抗値は異なる、
請求項６に記載のデータ受信回路。

【請求項9】

異なる前記トランジスタグループは、以下を含む：
少なくとも１つの前記トランジスタグループは、単一のＭＯＳトランジスタで構成され、
少なくとも１つの前記トランジスタグループは、直列に接続された少なくとも２つのＭＯＳトランジスタを含む、
請求項８に記載のデータ受信回路。

【請求項10】

前記第２増幅モジュールは、
前記第１ノード及び前記第２ノードに接続され、前記第１電圧信号と前記第２電圧信号を比較し、第８ノードと第９ノードに第３電圧信号及び第４電圧信号をそれぞれ供給するように構成される入力ユニットと、
前記第３電圧信号及び前記第４電圧信号に対して増幅及びラッチを実行し、前記第３ノードに前記第１出力信号を出力し、前記第４ノードに前記第２出力信号を出力するように構成されるラッチユニットと、を含む、
請求項１に記載のデータ受信回路。

【請求項11】

前記入力ユニットは、第３ＮＭＯＳトランジスタと、第４ＮＭＯＳトランジスタと、を含み、
前記第３ＮＭＯＳトランジスタは、前記第８ノードと接地端子との間に接続され、前記第３ＮＭＯＳトランジスタのゲートは、前記第１電圧信号を受信し、
前記第４ＮＭＯＳトランジスタは、前記第９ノードと前記接地端子との間に接続され、前記第４ＮＭＯＳトランジスタのゲートは、前記第２電圧信号を受信し、
前記ラッチユニットは、第５ＮＭＯＳトランジスタと、第６ＮＭＯＳトランジスタと、第６ＰＭＯＳトランジスタと、第７ＰＭＯＳトランジスタと、を含み、
前記第５ＮＭＯＳトランジスタは、前記第８ノードと前記第３ノードとの間に接続され、前記第５ＮＭＯＳトランジスタのゲートは、前記第２出力信号を受信し、
前記第６ＮＭＯＳトランジスタは、前記第９ノードと前記第４ノードとの間に接続され、前記第６ＮＭＯＳトランジスタのゲートは、前記第１出力信号を受信し、
前記第６ＰＭＯＳトランジスタは、電源ノードと前記第３ノードとの間に接続され、前記第６ＰＭＯＳトランジスタのゲートは、前記第２出力信号を受信し、
前記第７ＰＭＯＳトランジスタは、前記電源ノードと前記第４ノードとの間に接続され、前記第７ＰＭＯＳトランジスタのゲートは、前記第１出力信号を受信し、
前記第２増幅モジュールはさらに、
前記ラッチユニットに接続され、前記ラッチユニットをリセットするように構成される第２リセットユニットを含む、
請求項１０に記載のデータ受信回路。

【請求項12】

前記第２リセットユニットは、
電源ノードと前記第３ノードとの間に接続される第８ＰＭＯＳトランジスタと、
前記電源ノードと第４ノードとの間に接続される第９ＰＭＯＳトランジスタと、を含み、前記第８ＰＭＯＳトランジスタのゲート及び前記第９ＰＭＯＳトランジスタのゲートは、いずれも第３サンプリングクロック信号に応答する、
請求項１１に記載のデータ受信回路。

【請求項13】

前記判定フィードバック制御モジュールは、
ＮＡＮＤゲート回路を含み、一方の入力端子は、第４サンプリングクロック信号を受信し、他方の入力端子は、前記イネーブル信号を受信し、出力端子は、前記第２サンプリングクロック信号を出力する、
請求項１に記載のデータ受信回路。

【請求項14】

データ受信システムであって、
複数のカスケード接続されたデータ伝送回路を含み、各前記データ伝送回路は、請求項１～１３のいずれか一項に記載のデータ受信回路と、前記データ受信回路に接続されたラッチ回路と、を含み、各前記データ受信回路は、データポートに接続されて、前記データ信号を受信し、前段の前記データ伝送回路は、次段の前記データ伝送回路の前記判定フィードバック等化モジュールに接続され、前段の前記データ伝送回路の出力は、次段の前記データ伝送回路の前記判定フィードバック等化モジュールの前記フィードバック信号として使用され、
最終段の前記データ伝送回路は、最初段の前記データ伝送回路の前記判定フィードバック等化モジュールに接続され、最終段の前記データ伝送回路の出力は、最初段の前記データ伝送回路の前記判定フィードバック等化モジュールの前記フィードバック信号として使用される、データ受信システム。

【請求項15】

記憶装置であって、
複数のデータポートと、
請求項１４に記載の複数のデータ受信システムと、を含み、各前記データ受信システムは、１つの前記データポートに対応する、記憶装置。

【国際調査報告】