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特表2024-526407量子状態準備回路生成方法、量子状態準備方法、及び量子機器

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-18

(54)【発明の名称】量子状態準備回路生成方法、量子状態準備方法、及び量子機器

(51)【国際特許分類】

G06N 10/20 20220101AFI20240710BHJP

【ＦＩ】

G06N10/20

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023553461

(86)(22)【出願日】2023-03-29

(85)【翻訳文提出日】2023-09-01

(86)【国際出願番号】 CN2023084688

(87)【国際公開番号】W WO2023231543

(87)【国際公開日】2023-12-07

(31)【優先権主張番号】202210602826.X

(32)【優先日】2022-05-30

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】517392436

【氏名又は名称】▲騰▼▲訊▼科技（深▲セン▼）有限公司

【氏名又は名称原語表記】ＴＥＮＣＥＮＴＴＥＣＨＮＯＬＯＧＹ（ＳＨＥＮＺＨＥＮ）ＣＯＭＰＡＮＹＬＩＭＩＴＥＤ

【住所又は居所原語表記】３５／Ｆ，ＴｅｎｃｅｎｔＢｕｉｌｄｉｎｇ，ＫｅｊｉｚｈｏｎｇｙｉＲｏａｄ，ＭｉｄｗｅｓｔＤｉｓｔｒｉｃｔｏｆＨｉ－ｔｅｃｈＰａｒｋ，ＮａｎｓｈａｎＤｉｓｔｒｉｃｔ，Ｓｈｅｎｚｈｅｎ，Ｇｕａｎｇｄｏｎｇ５１８０５７，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広信哉

(74)【代理人】

【識別番号】100150197

【弁理士】

【氏名又は名称】松尾直樹

(72)【発明者】

【氏名】袁佩

(72)【発明者】

【氏名】▲張▼ ▲勝▼誉

(57)【要約】

本願は、量子状態準備回路生成方法、量子状態準備方法、及び量子機器に関する。前記量子状態準備回路生成方法は、量子状態準備回路の回路準備パラメータに基づいて量子状態準備回路に入力レジスタを設定し、且つ補助量子ビット数を決定するステップ（３０２）と、補助量子ビット数に基づき量子状態準備回路に複製レジスタとターゲットレジスタを設定するステップ（３０４）と、量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって回路構築を行い、対角ユニタリ行列量子回路を得るステップであって、量子ビット複製方式は、グリッド制限条件に基づいて得られる、ステップ（３０６）と、対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせ、対角ユニタリ行列量子回路と対応する均一制御ゲート回路を得るステップ（３０８）と、少なくとも１つの均一制御ゲート回路に基づいて量子状態準備回路を生成するステップ（３１０）と、を含む。本方法を採用することでデコヒーレンス影響を減少させることができる。

【特許請求の範囲】

【請求項1】

コンピュータ機器により実行される、量子状態準備回路生成方法であって、前記量子状態準備回路生成方法は、
量子状態準備回路の回路準備パラメータに基づいて前記量子状態準備回路に入力レジスタを設定し、且つ補助量子ビット数を決定するステップと、
前記補助量子ビット数に基づき前記量子状態準備回路に複製レジスタとターゲットレジスタを設定するステップと、
量子ビット複製方式に基づき、前記入力レジスタ、前記複製レジスタ、及び前記ターゲットレジスタによって回路構築を行い、対角ユニタリ行列量子回路を得るステップであって、前記量子ビット複製方式は、グリッド制限条件に基づいて得られる、ステップと、
前記対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせ、前記対角ユニタリ行列量子回路と対応する均一制御ゲート回路を得るステップと、
少なくとも１つの前記均一制御ゲート回路に基づいて前記量子状態準備回路を生成するステップと、を含む、量子状態準備回路生成方法。

【請求項2】

前記量子ビット複製方式は、グリッド制限条件下で量子ビットに対して列複製を行い、列複製結果を得て、前記列複製結果に基づいて行複製を行うことを含む、請求項１に記載の方法。

【請求項3】

前記入力レジスタは、プレフィックス部分量子ビットと、サフィックス部分量子ビットとを含み、
量子ビット複製方式に基づき、前記入力レジスタ、前記複製レジスタ、及び前記ターゲットレジスタによって回路構築を行い、対角ユニタリ行列量子回路を得る前記ステップは、
量子ビット複製方式に基づき、前記入力レジスタにおけるサフィックス部分量子ビットを複製し、前記サフィックス部分量子ビットを前記複製レジスタに複製し、サフィックス複製段階回路を得るステップと、
前記複製レジスタにおけるサフィックス部分量子ビットと前記ターゲットレジスタによってグレイ初期化処理を行い、グレイ初期化段階回路を得るステップと、
前記量子ビット複製方式に基づき、前記入力レジスタにおけるプレフィックス部分量子ビットを複製し、前記プレフィックス部分量子ビットを前記複製レジスタに複製し、プレフィックス複製段階回路を得るステップと、
前記複製レジスタにおけるプレフィックス部分量子ビットと前記ターゲットレジスタによってグレイ経路処理を行い、グレイ経路段階回路を得るステップと、
前記サフィックス複製段階回路、前記グレイ初期化段階回路、前記プレフィックス複製段階回路、及び前記グレイ経路段階回路に基づいて反転処理を行い、反転処理段階回路を得るステップと、
前記サフィックス複製段階回路、前記グレイ初期化段階回路、前記プレフィックス複製段階回路、前記グレイ経路段階回路、及び前記反転処理段階回路に基づいて、対角ユニタリ行列量子回路を得るステップと、を含む、請求項１、又は２に記載の方法。

【請求項4】

量子ビット複製方式に基づき、前記入力レジスタにおけるサフィックス部分量子ビットを複製し、前記サフィックス部分量子ビットを前記複製レジスタに複製し、サフィックス複製段階回路を得る前記ステップは、
量子ビット複製方式に基づき、前記入力レジスタにおけるサフィックス部分量子ビットに対して列複製を行い、前記複製レジスタにおける異なる量子ビット上に複製し、第１制御ＮＯＴゲート回路を得るステップと、
前記複製レジスタにおけるサフィックス部分量子ビットの数量がサフィックス複製段階条件を満たすまで、前記複製レジスタにおける異なる量子ビット上に複製されたサフィックス部分量子ビットに対して行方向において反復複製を行い、第２制御ＮＯＴゲート回路を得るステップと、
前記第１制御ＮＯＴゲート回路と前記第２制御ＮＯＴゲート回路に基づいてサフィックス複製段階回路を得るステップと、を含む、請求項３に記載の方法。

【請求項5】

前記複製レジスタにおけるサフィックス部分量子ビットと前記ターゲットレジスタによってグレイ初期化処理を行い、グレイ初期化段階回路を得る前記ステップは、
前記複製レジスタにおけるサフィックス部分量子ビットによって、前記ターゲットレジスタの各量子ビット上でマッチングする目的関数を実現し、第３制御ＮＯＴゲート回路を得るステップと、
各量子ビットにマッチングする目的関数に基づいて、前記ターゲットレジスタの各量子ビットにマッチングする第１位相をそれぞれ決定するステップと、
前記ターゲットレジスタの各量子ビット上で前記マッチングする第１位相の位相回転を実現し、第１位相回転回路を得るステップと、
前記第３制御ＮＯＴゲート回路と前記第１位相回転回路に基づいて、グレイ初期化段階回路を得るステップと、を含む、請求項３に記載の方法。

【請求項6】

各量子ビットにマッチングする目的関数に基づいて、前記ターゲットレジスタの各量子ビットにマッチングする第１位相をそれぞれ決定する前記ステップは、
各量子ビットにマッチングする目的関数に基づいて、前記ターゲットレジスタの各量子ビットと対応する量子ビットストリングをそれぞれ決定するステップと、
前記量子ビットストリングに対応する位相を決定するステップと、
前記量子ビットストリングに対応する位相を、前記量子ビットストリングに対応する量子ビットにマッチングする第１位相とするステップと、を含む、請求項５に記載の方法。

【請求項7】

前記量子ビット複製方式に基づき、前記入力レジスタにおけるプレフィックス部分量子ビットを複製し、前記プレフィックス部分量子ビットを前記複製レジスタに複製し、プレフィックス複製段階回路を得る前記ステップは、
前記複製レジスタにおけるサフィックス処理段階を経た量子ビットに対して復元処理を行うステップと、
前記量子ビット複製方式に基づき、前記入力レジスタにおけるプレフィックス部分量子ビットに対して列複製を行い、前記複製レジスタにおける異なる量子ビット上に複製し、第４制御ＮＯＴゲート回路を得るステップと、
前記複製レジスタにおけるプレフィックス部分量子ビットの数量がプレフィックス複製段階条件を満たすまで、前記複製レジスタにおける異なる量子ビット上に複製されたプレフィックス部分量子ビットに対して行方向において反復複製を行い、第５制御ＮＯＴゲート回路を得るステップと、
前記第４制御ＮＯＴゲート回路と前記第５制御ＮＯＴゲート回路に基づいて、プレフィックス複製段階回路を得るステップと、を含む、請求項３に記載の方法。

【請求項8】

前記複製レジスタにおけるプレフィックス部分量子ビットと前記ターゲットレジスタによってグレイ経路処理を行い、グレイ経路段階回路を得る前記ステップは、
グレイ経路処理の各処理段階において、前記複製レジスタにおけるプレフィックス部分量子ビットによって、前記ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換を実現し、前記現在の処理段階の処理回路を得るステップと、
前記グレイ経路処理における各処理段階の処理回路に基づいてグレイ経路段階回路を得るステップと、を含む、請求項３に記載の方法。

【請求項9】

前記複製レジスタにおけるプレフィックス部分量子ビットによって、前記ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換を実現し、前記現在の処理段階の処理回路を得る前記ステップは、
現在の処理段階にマッチングする目的関数変換に基づいて、前記ターゲットレジスタの各量子ビット上に作用する量子ビット制御ビット、及び各量子ビットにマッチングする第２位相をそれぞれ決定するステップと、
前記量子ビット制御ビットに基づき、前記複製レジスタにおけるプレフィックス部分量子ビットによって目的関数変換制御を実現し、目的関数変換回路を得るステップと、
前記ターゲットレジスタの各量子ビット上で前記マッチングする第２位相の位相回転を実現し、第２位相回転回路を得るステップと、
前記目的関数変換回路と前記第２位相回転回路に基づき現在の処理段階の処理回路を得るステップと、を含む、請求項８に記載の方法。

【請求項10】

前記量子ビット制御ビットは、前記プレフィックス部分量子ビット中の少なくとも１つの量子ビットであり、
前記量子ビット制御ビットに基づき、前記複製レジスタにおけるプレフィックス部分量子ビットによって目的関数変換制御を実現し、目的関数変換回路を得る前記ステップは、
前記ターゲットレジスタの各量子ビットに対して、対象となる量子ビット上に作用する量子ビット制御ビットに基づいて、前記複製レジスタから少なくとも１つの複製されたプレフィックス部分量子ビットを選択し、前記対象となる量子ビット上に作用させるステップを含む、請求項９に記載の方法。

【請求項11】

前記サフィックス複製段階回路、前記グレイ初期化段階回路、前記プレフィックス複製段階回路、及び前記グレイ経路段階回路に基づいて反転処理を行い、反転処理段階回路を得る前記ステップは、
それぞれ前記サフィックス複製段階回路、前記グレイ初期化段階回路、前記プレフィックス複製段階回路、及び前記グレイ経路段階回路に対して反転処理を行い、前記サフィックス複製段階回路の相応な反転回路、前記グレイ初期化段階回路の相応な反転回路、前記プレフィックス複製段階回路の相応な反転回路、及び前記グレイ経路段階回路の相応な反転回路を得るステップと、
前記サフィックス複製段階回路の相応な反転回路、前記グレイ初期化段階回路の相応な反転回路、前記プレフィックス複製段階回路の相応な反転回路、及び前記グレイ経路段階回路の相応な反転回路を組み合わせ、反転処理段階回路を得るステップと、を含む、請求項３に記載の方法。

【請求項12】

前記方法は、
前記補助量子ビット数に基づいて、前記量子状態準備回路に補助レジスタを設定するステップをさらに含み、
前記量子ビット複製方式に基づき、前記入力レジスタにおけるプレフィックス部分量子ビットを複製し、前記プレフィックス部分量子ビットを前記複製レジスタに複製し、プレフィックス複製段階回路を得る前記ステップは、
前記量子ビット複製方式に基づき、前記入力レジスタにおけるプレフィックス部分量子ビットを複製し、前記プレフィックス部分量子ビットを前記複製レジスタに複製し、且つ前記プレフィックス部分量子ビットを前記補助レジスタに複製し、プレフィックス複製段階回路を得るステップを含み、
前記複製レジスタにおけるプレフィックス部分量子ビットと前記ターゲットレジスタによってグレイ経路処理を行い、グレイ経路段階回路を得る前記ステップは、
前記複製レジスタにおけるプレフィックス部分量子ビット、前記補助レジスタにおけるプレフィックス部分量子ビット、及び前記ターゲットレジスタによってグレイ経路処理を行い、グレイ経路段階回路を得るステップを含む、請求項３に記載の方法。

【請求項13】

前記複製レジスタにおけるプレフィックス部分量子ビット、前記補助レジスタにおけるプレフィックス部分量子ビット、及び前記ターゲットレジスタによってグレイ経路処理を行い、グレイ経路段階回路を得る前記ステップは、
グレイ経路処理の各処理段階において、前記複製レジスタにおけるプレフィックス部分量子ビット、及び前記補助レジスタにおけるプレフィックス部分量子ビットによって、前記ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換を実現し、前記現在の処理段階の処理回路を得るステップと、
前記グレイ経路処理における各処理段階の処理回路に基づいてグレイ経路段階回路を得るステップと、を含む、請求項１２に記載の方法。

【請求項14】

量子コンピュータにより実行される、量子状態準備方法であって、前記量子状態準備方法は、
量子状態準備回路に基づいて回路初期状態データに対して量子状態準備を行い、量子状態データを得るステップであって、前記量子状態準備回路は、請求項１～１３のいずれか一項に記載の量子状態準備回路生成方法によって実現される、ステップを含む、量子状態準備方法。

【請求項15】

量子状態準備回路生成装置であって、前記装置は、
量子状態準備回路の回路準備パラメータに基づいて前記量子状態準備回路に入力レジスタを設定し、且つ補助量子ビット数を決定することに用いられる第１設定モジュールと、
前記補助量子ビット数に基づき前記量子状態準備回路に複製レジスタとターゲットレジスタを設定することに用いられる第２設定モジュールと、
量子ビット複製方式に基づき、前記入力レジスタ、前記複製レジスタ、及び前記ターゲットレジスタによって回路構築を行い、対角ユニタリ行列量子回路を得ることに用いられる回路構築モジュールであって、前記量子ビット複製方式は、グリッド制限条件に基づいて得られる、回路構築モジュールと、
前記対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせ、前記対角ユニタリ行列量子回路と対応する均一制御ゲート回路を得ることに用いられる回路組み合わせモジュールと、
少なくとも１つの前記均一制御ゲート回路に基づいて前記量子状態準備回路を生成することに用いられる処理モジュールと、を含む、ことを特徴とする量子状態準備回路生成装置。

【請求項16】

量子状態準備装置であって、前記装置は、
量子状態準備回路に基づいて回路初期状態データに対して量子状態準備を行い、量子状態データを得ることに用いられる準備モジュールであって、量子状態準備回路は、請求項１～１３のいずれか一項に記載の量子状態準備回路生成方法によって実現される、準備モジュールを含む量子状態準備装置。

【請求項17】

コンピュータ機器であって、メモリと、プロセッサとを含み、前記メモリにコンピュータ可読命令が記憶されており、前記プロセッサは、前記コンピュータ可読命令を実行するときに請求項１～１４のいずれか一項に記載の方法のステップを実現する、コンピュータ機器。

【請求項18】

コンピュータ可読記憶媒体であって、それにコンピュータ可読命令が記憶されており、前記コンピュータ可読命令がプロセッサにより実行されるときに請求項１～１４のいずれか一項に記載の方法のステップを実現する、コンピュータ可読記憶媒体。

【請求項19】

コンピュータプログラム製品であって、コンピュータ可読命令を含み、該コンピュータ可読命令がプロセッサにより実行されるときに請求項１～１４のいずれか一項に記載の方法のステップを実現する、コンピュータプログラム。

【請求項20】

量子機器であって、前記量子機器は、請求項１～１３のいずれか一項に記載の量子状態準備回路生成方法によって量子状態準備回路を実現する、量子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、量子計算の技術分野に関し、特に量子状態準備回路生成方法、量子状態準備方法、及び量子機器に関する。

【0002】

本願は、２０２２年５月３０日に出願された、出願番号が第２０２２１０６０２８２６Ｘ号、発明の名称が「量子状態準備回路生成方法、量子状態準備方法、及び量子機器」である中国特許出願の優先権を主張し、ここで、その全内容が参考として組み込まれている。

【背景技術】

【0003】

量子計算技術の発展に伴い、量子状態準備技術が出現し、量子状態準備とは、与えられた条件を満たすデータを量子状態にロードして量子状態データを得ることを指す。

【0004】

従来技術では、制限条件がない場合、入力された量子ビット数に基づいて量子状態準備回路の設計を行い、量子状態準備回路を得て、さらに量子状態準備回路に基づいて量子状態準備を行うのである。

【0005】

しかしながら、従来の量子機器の物理的実現においては、デコヒーレンスを有する、つまり、時間の増加に伴い、量子システムのコヒーレンスは、徐々に消失して古典的なシステムに退化することとなり、量子機器において量子ビットの接続性がグリッド構造の制限を受ける場合に対して、従来技術を採用して得られた量子状態準備回路の深さが大きく、デコヒーレンス現象が出現することを引き起こし、量子状態の準備に影響することとなる。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本願が提供する各種の実施例によれば、量子状態準備回路生成方法、装置、コンピュータ機器、コンピュータ可読記憶媒体、及びコンピュータプログラム製品を提供し、且つ量子状態準備方法、装置、コンピュータ機器、コンピュータ可読記憶媒体、コンピュータプログラム製品、及び量子機器を提供する。

【課題を解決するための手段】

【0007】

第１態様では、本願は、量子状態準備回路生成方法を提供し、コンピュータ機器により実行され、量子状態準備回路の回路準備パラメータに基づいて量子状態準備回路に入力レジスタを設定し、且つ補助量子ビット数を決定するステップと、
補助量子ビット数に基づき量子状態準備回路に複製レジスタとターゲットレジスタを設定するステップと、
量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって回路構築を行い、対角ユニタリ行列量子回路を得るステップであって、量子ビット複製方式は、グリッド制限条件に基づいて得られる、ステップと、
対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせ、対角ユニタリ行列量子回路と対応する均一制御ゲート回路を得るステップと、
少なくとも１つの均一制御ゲート回路に基づいて量子状態準備回路を生成するステップと、を含む。

【0008】

第２態様では、本願は、量子状態準備回路生成装置をさらに提供する。前記装置は、
量子状態準備回路の回路準備パラメータに基づいて量子状態準備回路に入力レジスタを設定し、且つ補助量子ビット数を決定することに用いられる第１設定モジュールと、
補助量子ビット数に基づき量子状態準備回路に複製レジスタとターゲットレジスタを設定することに用いられる第２設定モジュールと、
量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって回路構築を行い、対角ユニタリ行列量子回路を得ることに用いられる回路構築モジュールであって、量子ビット複製方式は、グリッド制限条件に基づいて得られる、回路構築モジュールと、
対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせ、対角ユニタリ行列量子回路と対応する均一制御ゲート回路を得ることに用いられる回路組み合わせモジュールと、
少なくとも１つの均一制御ゲート回路に基づいて量子状態準備回路を生成することに用いられる処理モジュールと、を含む。

【0009】

第３態様では、本願は、コンピュータ機器をさらに提供する。前記コンピュータ機器は、メモリと、プロセッサとを含み、前記メモリにコンピュータ可読命令が記憶されており、前記プロセッサは、前記コンピュータ可読命令を実行するときに前記量子状態準備回路生成方法のステップを実現する。

【0010】

第４態様では、本願は、コンピュータ可読記憶媒体をさらに提供する。前記コンピュータ可読記憶媒体には、コンピュータ可読命令が記憶されており、前記コンピュータ可読命令がプロセッサにより実行されるときに前記量子状態準備回路生成方法のステップを実現する。

【0011】

第５態様では、本願は、コンピュータプログラム製品をさらに提供する。前記コンピュータプログラム製品は、コンピュータ可読命令を含み、該コンピュータ可読命令がプロセッサにより実行されるときに前記量子状態準備回路生成方法のステップを実現する。

【0012】

第６態様では、本願は、量子状態準備方法を提供し、量子コンピュータにより実行され、
量子状態準備回路に基づいて回路初期状態データに対して量子状態準備を行い、量子状態データを得るステップであって、量子状態準備回路は、前記量子状態準備回路生成方法によって実現される、ステップを含む。

【0013】

第７態様では、本願は、量子状態準備装置を提供する。前記装置は、
量子状態準備回路に基づいて回路初期状態データに対して量子状態準備を行い、量子状態データを得ることに用いられる準備モジュールであって、量子状態準備回路は、前記量子状態準備回路生成方法によって実現される、準備モジュールを含む。

【0014】

第８態様では、本願は、量子コンピュータをさらに提供する。前記量子コンピュータは、メモリと、プロセッサとを含み、前記メモリにコンピュータ可読命令が記憶されており、前記プロセッサは、前記コンピュータ可読命令を実行するときに前記量子状態準備方法のステップを実現する。

【0015】

第９態様では、本願は、コンピュータ可読記憶媒体をさらに提供する。前記コンピュータ可読記憶媒体には、コンピュータ可読命令が記憶されており、前記コンピュータ可読命令がプロセッサにより実行されるときに前記量子状態準備方法のステップを実現する。

【0016】

第１０態様では、本願は、コンピュータプログラム製品をさらに提供する。前記コンピュータプログラム製品は、コンピュータ可読命令を含み、該コンピュータ可読命令がプロセッサにより実行されるときに前記量子状態準備方法のステップを実現する。

【0017】

第１１態様では、本願は、量子機器をさらに提供する。前記量子機器は、前記量子状態準備回路生成方法によって量子状態準備回路を実現する。

【0018】

本願の１つ、又は複数の実施例の詳細は、以下の図面及び記述において提案されている。本願のほかの特徴、目的及び利点は、明細書、図面、及び特許請求の範囲から明らかになることになる。

【0019】

本願の実施例、又は従来技術における技術的解決手段をより明確に説明するために、以下、実施例、又は従来技術の記述において使用される必要がある図面を簡単に紹介し、明らかなように、以下の記述における図面は、単に本願の実施例であり、当業者にとって、創造的な労働をせずに、開示されている図面に基づきほかの図面をさらに取得することができる。

【図面の簡単な説明】

【0020】

【図1】１つの実施例における量子状態準備回路生成方法の応用環境図である。

【図2】１つの実施例における量子回路がグリッド制約により制限される模式図である。

【図3】１つの実施例におおける量子状態準備回路生成方法のプロセス模式図である。

【図4】１つの実施例におけるｎ_１ｎ_２－量子ビット回路のｎ_１×ｎ_２－グリッド制限の模式図である。

【図5】１つの実施例における経路制限の模式図である。

【図6】１つの実施例における任意のｎ－量子ビットの量子回路の模式図である。

【図7】１つの実施例における列制限下での複製回路の模式図である。

【図8】１つの実施例における制御ＮＯＴゲート回路の模式図である。

【図9】１つの実施例における量子状態準備回路設計のステップ模式図である。

【図10】１つの実施例における量子状態準備回路生成装置の構造ブロック図である。

【図11】１つの実施例におけるコンピュータ機器の内部構造図である。

【発明を実施するための形態】

【0021】

以下、本願の実施例における図面を併せて、本願の実施例における技術的解決手段を明確で完全に記述する。明らかなように、記述される実施例は、単に本願の一部の実施例であり、すべての実施例ではない。本願における実施例に基づいて、当業者が創造的な労働をせずに取得するすべてのほかの実施例は、いずれも本願の保護範囲に属する。

【0022】

本願の実施例が提供する量子状態準備回路生成方法は、図１に示す応用環境において応用できる。古典コンピュータ１０２と、量子コンピュータ１０４とを含む。ここで、量子コンピュータ１０４は、ネットワークによって古典コンピュータ１０２と通信可能であり、量子コンピュータは、量子力学の法則を順守して高速の数学的、及び論理的演算、記憶、及び量子情報の処理を行う一種の物理装置である。古典コンピュータとは、量子コンピュータに対する呼称であり、古典コンピュータは、普通のコンピュータと呼ばれてもよく、現在発展が成熟した計算機器である。量子コンピュータにおける量子ビット間は、部分的に連通する可能性があり、量子コンピュータにおける量子ビットの接続性は、制限されている、すなわち、一部の量子ビット間のみは、連通可能である。量子コンピュータは、連通関係を有する量子ビット対の間、又は単一の量子ビット上でのみ量子操作を実行できる、すなわち、２ビット量子ゲートとして作用する量子ビットは、グラフィック的に制限されている。例を挙げて説明すると、図２に示すように、量子コンピュータにおいて、量子回路は、往々にしてグリッド制約により制限されており、調整可能なカプラーによって接続される２つの量子ビットのみが、１つの２ビット量子ゲートとして作用することができる。従来の量子状態準備回路の設計は、実際の量子コンピュータにおいて、量子ビットの接続性がグリッド構造により制限されることを考慮しておらず、設計される量子状態準備回路の深さが大きくなり、デコヒーレンス現象が出現することを引き起こし、量子状態準備に影響することとなる。従って、補助量子ビットとの組み合わせスキルを利用することにより、グリッド制限条件で制約された量子状態準備回路の並行化を実現でき、回路深さを効果的に圧縮した量子状態準備回路を得て、デコヒーレンス影響の減少を実現することができる。図１に示す応用シーンと併せて、量子状態準備回路生成方法は、図１における古典コンピュータにより実行されてもよい。

【0023】

１つの実施例において、古典コンピュータは、量子コンピュータと通信接続され、古典コンピュータは、量子状態準備回路の回路準備パラメータに基づいて量子状態準備回路に入力レジスタを設定し、且つ補助量子ビット数を決定し、補助量子ビット数に基づき量子状態準備回路に複製レジスタとターゲットレジスタを設定し、量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって回路構築を行い、対角ユニタリ行列量子回路を得る。量子ビット複製方式は、グリッド制限条件に基づいて得られ、対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせ、対角ユニタリ行列量子回路と対応する均一制御ゲート回路を得て、少なくとも１つの均一制御ゲート回路に基づいて量子状態準備回路を生成し、量子状態準備回路により構成された量子プログラムを量子コンピュータに送信して実行する。

【0024】

ここで、古典コンピュータ１０２は、各種のパーソナルコンピュータ、ノートパソコン、スマートフォン、タブレットコンピュータ、ユビキタスネットワーク機器、及び携帯型ウェアラブル機器であってもよいが、これらに限定されず、ユビキタスネットワーク機器は、スマートスピーカー、スマートテレビ、スマートエアコン、及びスマート車載機器等であってもよい。携帯型ウェアラブル機器は、スマートウォッチ、スマートブレスレット、及びヘッドセット機器等であってもよい。量子コンピュータ１０４は、量子力学の法則を順守して高速の数学的、及び論理的演算、記憶、及び量子情報の処理を行う一種の物理装置である。

【0025】

１つの実施例において、図３に示すように、量子状態準備回路生成方法を提供し、該方法が図１における古典コンピュータ１０２に応用されることを例として説明を行うと、以下のステップを含む。

【0026】

ステップ３０２：量子状態準備回路の回路準備パラメータに基づいて量子状態準備回路に入力レジスタを設定し、且つ補助量子ビット数を決定する。

【0027】

ここで、量子状態準備とは、与えられた条件を満たすデータを量子状態にロードして量子状態データを得ることを指す。量子状態準備回路とは、量子状態を準備することに用いられる回路を指す。説明する必要がある点として、本実施例における量子状態準備回路は、一種の量子計算モデルであり、量子回路モデルとも呼ばれ、一連の量子ビットゲートシーケンスからなり、且つ量子ビットゲートにより計算が完了される。本実施例における量子状態準備回路は、実際の量子部品により実現することができ、量子状態準備回路における各量子ビットゲートは、実際の量子部品の１つの操作に対応する。具体的な応用において、量子状態準備問題の数学的記述は、以下の通りである。古典データ（複素ベクトル）［数１］を与え、且つ該古典データは、||ｖ||_２＝１（モジュラス長は、１）を満たし、（ｎ＋ｍ）－量子状態準備回路ＱＳＰを設計し、該回路は、
［数２］を満たし、
ここで、ｎは、入力された量子ビット数であり、［数３］は、与えられた初期状態であり、［数４］であり、｛ｋ＞：ｋ＝０，１，…，２^ｎ－１｝は、量子システムの１組の計算基数であり、［数５］は、ｍ個の補助量子ビットであり、ｍは、補助量子ビット数である。

【0028】

【数1】

【数2】

【数3】

【数4】

【数5】

【0029】

量子状態準備問題は、各種の量子機械学習アルゴリズムに広く存在しており、従って、量子状態準備回路ＱＳＰを効率的に実現することは、量子機械学習アルゴリズムの効率の向上に寄与する。そして、従来の量子機器の物理的実現は、デコヒーレンスを有する、つまり、時間の増加に伴い、量子システムのコヒーレンスは、徐々に消失し、最終的に古典的なシステムに退化することとなる。従って、デコヒーレンスによる影響をできるだけ低減させるために、量子回路を並行化してその回路深さを低減させなければならない。

【0030】

ここで、量子ビットは、データを記憶する基本ユニットであり、量子ビットに対して相応な操作を行うことで具体的な機能を実現することができ、本実施例では、主に量子ビットに対して相応な操作を行い、量子状態準備を実現する。量子ゲートは、それが作用する量子ビットの状態を変更し、それによって特定の量子操作を実現することができる。作用する量子ビット数に応じて、量子ゲートは、１ビット量子ゲートと２ビット量子ゲートとに分けられ得る。１ビット量子ゲートは、１つの特定の量子ビット上にのみ作用し、該量子ビットの状態のみを変更でき、２ビット量子ゲートは、２つの量子ビット上に作用して２つの量子ビットの状態を変更でき、例えば制御ＮＯＴゲートである。

【0031】

ここで、回路準備パラメータとは、量子状態準備回路を設計することに用いられるパラメータを指す。例えば、回路準備パラメータは、具体的には、量子状態準備回路の準備ターゲット、及び量子コンピュータの量子ビットパラメータを含んでもよく、準備ターゲットとは、すなわち、量子状態準備回路に基づいて準備する必要があるターゲット量子状態であり、量子ビットパラメータとは、量子ビットの総数、及び量子ビットの連通関係を含む。入力レジスタとは、入力量子ビットを指し、すなわち入力初期状態を記憶する量子ビットの集合であり、入力初期状態とは、量子状態準備回路に入力される準備すべきデータを指す。例えば、入力初期状態は、具体的には、任意のｎ－量子ビットからなる量子ビットストリングであってもよく、ここでのｎは、入力される量子ビット数である。補助量子ビット数とは、量子状態準備回路における補助量子ビットの数量を指し、量子状態準備回路は、入力レジスタ、及び補助量子ビットを含む。

【0032】

具体的には、古典コンピュータは、量子状態準備回路の回路準備パラメータに基づいて、入力される量子ビット数を決定でき、それによって入力される量子ビット数、及び量子ビットの連通関係に基づいて、量子状態準備回路に入力レジスタを設定でき、入力レジスタにおける量子ビット数は、入力される量子ビット数と同じである。入力される量子ビット数を決定した後、古典コンピュータは、入力される量子ビット数と量子ビットの総数に基づき、補助量子ビット数を決定できる。１つの具体的な応用において、古典コンピュータは、量子ビットの総数と入力される量子ビット数との差値を補助量子ビット数とすることができる。

【0033】

ステップ３０４：補助量子ビット数に基づき量子状態準備回路に複製レジスタとターゲットレジスタを設定する。

【0034】

ここで、複製レジスタとは、複製データを記憶する量子ビットの集合を指す。ターゲットレジスタとは、量子状態準備過程において実現する必要がある目的関数を記憶する量子ビットの集合を指す。

【0035】

具体的には、古典コンピュータは、補助量子ビット数に基づき量子状態準備回路に複製レジスタとターゲットレジスタを設定することとなり、すなわち、補助量子ビットを複製レジスタとターゲットレジスタとに分割する。１つの具体的な応用において、補助量子ビットの数量がｍであるときに、複製レジスタの量子ビット数は、ｍ／２であり、ターゲットレジスタの量子ビット数は、ｍ／２である。別の具体的な応用では、補助量子ビットの数量がｍであるときに、複製レジスタの量子ビット数は、ｍ／３であり、ターゲットレジスタの量子ビット数は、ｍ／３であり、補助量子ビットのうち残りのｍ／３個の量子ビットは、補助レジスタとして分割され、量子状態準備を補助して回路深さを更に圧縮することに用いられる。

【0036】

ステップ３０６：量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって回路構築を行って対角ユニタリ行列量子回路を得て、量子ビット複製方式は、グリッド制限条件に基づいて得られる。

【0037】

ここで、量子ビット複製方式とは、グリッド制限条件に基づいて設計された、量子ビットを複製する方式を指し、グリッド制限条件下では、制御ＮＯＴゲートは、連結された２つの量子ビット上にのみ作用できるため、従来の複製方式を採用して複製を行うと、複製を実現することに用いられる複製回路の深さが大きくなることを引き起こすこととなり、従って、グリッド制限条件に基づいて複製回路を設計する必要がある。例えば、量子ビット複製方式は、具体的には、まず量子ビットに対して列複製を行い、さらに列複製結果に基づいて行複製を行うことであってもよい。従来の複製方式は、まず１回複製して第１複製結果を得て、さらに第１複製結果に基づいて２回複製して第２複製結果を得て、さらに第２複製結果に基づいて４回複製して第３複製結果を得るという、このような反復複製を行う方式によって量子ビット複製を実現することである。

【0038】

ここで、グリッド制限条件とは、量子機器において、量子回路が往々にしてグリッド制約により制限されていることを指す。例を挙げて説明を行うと、図４に示すものは、ｎ_１ｎ_２－量子ビット回路のｎ_１×ｎ_２－グリッド制限を表しており、ここで、ｎ_１とは、グリッドにおける単列の量子ビット数を指し、ｎ_２は、グリッドにおける単行の量子ビット数であり、頂点［数６］は、それぞれｎ_１×ｎ_２個の量子ビットを表す。２つの量子ビットがグリッドにおいて１本の辺で連結されれば、制御ＮＯＴゲートは、これら２つの量子ビットに作用できる。ｎ_１、又はｎ_２が１であるときに、グリッド制限は、経路制限に退化する（図５に示される）。本願において、一般性を失うことなく、ｎ_１≧ｎ_２を仮定する。対角ユニタリ行列量子回路とは、対角ユニタリ行列で表すことができる量子回路を指す。例を挙げて説明を行うと、ｎ－量子ビット対角ユニタリ行列の定義は、［数７］であり、ここで，ｄｉａｇとは、対角行列（ｄｉａｇｏｎａｌｍａｔｒｉｘ）を指し、［数８］等の行列要素は、準備ターゲットに基づいて量子状態準備回路を分解することによって決定できる。

【0039】

【数6】

【数7】

【数8】

【0040】

具体的には、古典コンピュータは、量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって回路構築を行い、対角ユニタリ行列量子回路を得ることができる。具体的な応用において、対角ユニタリ行列量子回路の作用は、量子システムの１組の計算基数の各ベクトル｜ｘ＞上で以下の変換を実現することであり、｜ｘ＞→ｅ^{ｉθ（ｘ）}｜ｘ＞，∀ｘ∈｛０，１｝^ｎであり、すなわち、１組の計算基数の各ベクトル｜ｘ＞に対して、１つの対応する位相付きのベクトルｅ^{ｉθ（ｘ）}｜ｘ＞を出力し、ここでのｅ^{ｉθ（ｘ）}は、対角ユニタリ行列量子回路における対角ユニタリ行列の行列要素である。

【0041】

これに基づいて、発明者らは、パラメータ｛α_ｓ：ｓ∈｛０，１｝^ｎ－｛０^ｎ｝｝がΣ_ｓ＜ｓ，ｘ＞α_ｓ＝θ（ｘ），∀ｘ∈｛０，１｝^ｎ－｛０^ｎ｝を満たすことを定義することができ、ここで、ｓとｘは、量子ビットストリングであり、ｎは、入力される量子ビット数であり、α_ｓは、位相であり、＜ｓ，ｘ＞は、量子ビットストリングｓと量子ビットストリングｘとの内積を表し、それによって、２^ｎ個の量子ビットストリングｓに対応するすべての位相α_ｓを生成することによって対角ユニタリ行列量子回路を実現できる。２^ｎ個の量子ビットストリングｓのうち各量子ビットストリングｓには、いずれも対応する位相α_ｓが存在する。ここで、内積は、符号＜ｘ，ｙ＞で表すことができ、［数９］と定義され、ここで、ｘ＝（ｘ_１，…，ｘ_ｎ）^Ｔ，ｙ＝（ｙ_１，…，ｙ_ｎ）^Ｔ∈｛０，１｝^ｎであり、加算と乗算は、バイナリフィールドでの演算である。

【0042】

【数9】

【0043】

１つの具体的な応用において、古典コンピュータは、量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって、２^ｎ個の量子ビットストリングｓに対応するすべての位相α_ｓを生成することをターゲットとして回路構築を行い、対角ユニタリ行列量子回路を得ることができる。更に、古典コンピュータは、量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって、２^ｎ個の量子ビットストリングｓのうちの各量子ビットストリングｓを徐々に生成し、且つ各量子ビットストリングｓを生成するときに相応な位相α_ｓを実現することができる。各量子ビットストリングｓに対応する位相α_ｓは、いずれもΣ_ｓ＜ｓ，ｘ＞α_ｓ＝θ（ｘ）に基づき計算することによって得ることができ、ｘが０以外の量子ビットストリングをとることができる場合、各量子ビットストリングｘに対していずれも１つの対応する等式を有することができ、すべての等式を連立させることによって、各量子ビットストリングｓに対応する位相α_ｓを得ることができる。

【0044】

例を挙げて説明を行うと、２量子ビットの場合について、量子ビットストリングｓは、０１、１０、１１であってもよく、量子ビットストリングｘも０１、１０、１１であってもよく、量子ビットストリングｘが０１であることに対して、それに対応する等式は、＜０１，０１＞α_{ｓ（０１）}＋＜１０，０１＞α_{ｓ（１０）}＋＜１１，０１＞α_{ｓ（１１）}＝θ（０１）であり、ここで、＜０１，０１＞、＜１０，０１＞、及び＜１１，０１＞は、それぞれ各量子ビットストリングｓと量子ビットストリングｘが０１であるときの内積であり、α_{ｓ（０１）}、α_{ｓ（１０）}、及びα_{ｓ（１１）}は、それぞれ各量子ビットストリングｓに対応する位相α_ｓを表す。

【0045】

ステップ３０８：対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせ、対角ユニタリ行列量子回路と対応する均一制御ゲート回路を得る。

【0046】

ここで、１ビット量子ゲートは、１つの特定の量子ビット上にのみ作用し、該量子ビットの状態のみを変更できる。均一制御ゲート回路とは、均一制御ゲートで表すことができる量子回路を指す。例を挙げて説明を行うと、ｎ－量子ビット均一制御ゲート（Ｕｎｉｆｏｒｍｌｙｃｏｎｔｒｏｌｌｅｄｇａｔｅ、ＵＣＧ）Ｖ_ｎは、
［数１０］
と定義され、
ここで、任意のｋ∈［２^ｎ－１］に対して、Ｕ_ｋ∈Ｃ^２×２は、ユニタリ行列である。任意のｎ－量子ビットの量子回路は、規模が異なるｎ個の均一制御ゲートの組み合わせに分解することができ、すなわち、［数１１］であり、ここで、Ｉ_ｎ－ｋは、ｎ－ｋ量子ビットの単位演算子を表す。回路分解の原理に基づいて、１つのグローバル位相を無視する場合に、均一制御ゲートは、対角ユニタリ行列と１ビット量子ゲートとに分解することができ、すなわち、均一制御ゲート回路は、対角ユニタリ行列量子回路と、１ビット量子ゲートとを含む。例を挙げて説明を行うと、均一制御ゲートは、３個の対角ユニタリ行列と４個の１ビット量子ゲートとの組み合わせに分解できる。

【0047】

【数10】

【数11】

【0048】

具体的には、任意のｎ－量子ビットの量子回路は、規模が異なるｎ個の均一制御ゲートの組み合わせに分解することができ、且つ均一制御ゲートは、対角ユニタリ行列と１ビット量子ゲートとの組み合わせに分解することができる。従って、量子状態準備回路を設計するときに、古典コンピュータでは、予め量子状態準備回路の回路準備パラメータに基づいて量子状態準備回路を分解し、量子状態準備回路を均一制御ゲートの組み合わせに分解し、さらに均一制御ゲートを分解し、均一制御ゲートを対角ユニタリ行列と１ビット量子ゲートとの組み合わせに分解する必要があり、それによって、まず回路構築を行い、対角ユニタリ行列量子回路を得て、さらに対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせる方式によって、対角ユニタリ行列量子回路と対応する均一制御ゲート回路を得る必要がある。

【0049】

ステップ３１０：少なくとも１つの均一制御ゲート回路に基づいて量子状態準備回路を生成する。

【0050】

具体的には、任意のｎ－量子ビットの量子回路は、規模が異なるｎ個の均一制御ゲートの組み合わせに分解できるため、古典コンピュータは、量子状態準備回路を分解し、量子状態準備回路を均一制御ゲートの組み合わせに分解した後、均一制御ゲート回路を得た後に少なくとも１つの均一制御ゲート回路に基づいて量子状態準備回路を生成することができる。例を挙げて説明を行うと、回路の初期状態を［数１２］と仮定すると、任意のｎ－量子ビットの量子回路の模式図は、図６に示すように、規模が異なるｎ個の均一制御ゲートの組み合わせに分解されてもよい。

【0051】

【数12】

【0052】

上記量子状態準備回路生成方法は、回路準備パラメータに基づいて、量子状態準備回路に入力レジスタを設定し、且つ補助量子ビット数を決定することができ、それによって補助量子ビット数に基づき、複製レジスタ、及びターゲットレジスタの設定を実現することができる。量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって回路構築を行うことで、グリッド制限条件の制約を考慮する場合に、組み合わせスキルを利用して対角ユニタリ行列量子回路を構造することができる。更に対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせることによって均一制御ゲート回路を得て、均一制御ゲート回路に基づいて量子状態準備回路を生成することができ、全過程において、補助量子ビットと組み合わせスキルを利用してグリッド制限条件の制約下での量子状態準備回路の並行化を実現し、回路深さを効果的に圧縮した量子状態準備回路を得て、デコヒーレンス影響の減少を実現することができる。

【0053】

１つの実施例において、量子ビット複製方式は、グリッド制限条件下で量子ビットに対して列複製を行い、列複製結果を得て、列複製結果に基づいて行複製を行うことを含む。

【0054】

ここで、列複製とは、列方向において量子ビットを複製することを指す。行複製とは、行方向において量子ビットを複製することを指す。

【0055】

具体的には、量子ビット複製方式は、グリッド制限条件下で量子ビットに対して列複製を行い、列複製結果を得て、列複製結果に基づいて並行行複製を行うことを含む。１つの具体的な応用において、列複製を行うとは、単列複製を指し、量子ビットを第１列に複製する。並行行複製とは、制御ＮＯＴゲートの作用によって第１列における量子ビットを行ごとに複製することを指す。グリッド制限条件、及び量子ビット複製方式に基づいて、量子ビット複製回路を実現する回路深さを決定することができる。例を挙げて説明を行うと、ｎ_１×ｎ_２グリッド制限下では、任意のｘ＝ｘ_１ｘ_２…ｘ_ｎ∈｛０，１｝^ｎに対して、変換［数１３］の複製は、深さがＯ（ｎ^２＋ｎ_１＋ｎ_２）のＣＮＯＴ（制御ＮＯＴゲート、ｃｏｎｔｒｏｌｌｅｄ－ＮＯＴ）回路により実現できる。

【0056】

【数13】

【0057】

１つの具体的な応用において、ｎ_１×ｎ_２グリッド制限下での量子ビット複製方式は、以下の２つのステップを含んでもよい。

【0058】

ステップ１：第１列制限（ｎ_１－経路制限ｎ）下での複製は、以下［数１４］の変換を実現することである。

【0059】

【数14】

【0060】

すなわち、｜ｘ＞に対して複製を行い、［数１５］個の量子ビット上に複製し、上記変換の複製は、図７に示す列制限下での複製回路により実現できる。該列制限下での複製回路において、制御ＮＯＴゲートの作用によって、ｘ_１…ｘ_ｎをそれぞれ（ｎ_１－ｎ）回複製し、各制御ＮＯＴゲートは、１回の複製を実現する。ここで、１番目の制御ＮＯＴゲートは、（ｎ，１）から（２ｎ，１）の位置に作用し、ｘ_ｎの複製を実現する。更に、制御ＮＯＴゲートが経路制限下での回路により実現されることからわかるように、列制限下での複製回路における各制御ＮＯＴゲートは、いずれも（ｎ＋１）－経路制限下で深さがＯ（ｎ）の制御ＮＯＴゲート回路により実現できる。従ってｎ_１－経路制限ｎ下で、上記変換の回路深さは、［数１６］である。

【0061】

【数15】

【数16】

【0062】

ここで、制御ＮＯＴゲートの経路制限下での回路実現とは、経路制限下で、［数１７］は、深さとサイズがいずれもＯ（｜ｉ－ｊ｜）のＣＮＯＴ回路により実現できることを指し（図８に示すように、ここで、小さな黒点は、制御ビットを表し、大きな円は、ターゲットビットを表す）、ここで、ｉは、制御ＮＯＴゲートの制御ビットであり、ｊは、制御ＮＯＴゲートのターゲットビットである。例を挙げて説明を行うと、図７に示す列制限下での複製回路において、１番目の制御ＮＯＴゲートは、（ｎ，１）から（２ｎ，１）の位置に作用し、ここでの（ｎ，１）は、制御ビットであり、（２ｎ，１）は、ターゲットビットである。

【0063】

【数17】

【0064】

ステップ２：ｎ_２－経路（ｉ，１）－（ｉ，２）－…－（ｉ，ｎ_２）（グリッドの第ｉ行）の制限下で、各量子ビット（ｉ，１）をｎ_２－１回複製する。任意のｉ∈［ｎ_１］に対して、該ステップは、深さがＯ（ｎ_２）の量子回路［数１８］により実現できる。上記ｎ_１個の経路制限が交差しておらず、従って並行して実現することができる。

【0065】

【数18】

【0066】

本実施例では、グリッド制限条件に基づいて、まず列複製を行い、さらに列複製結果に基づいて行複製を行う量子ビット複製方式を設計することで、量子ビット複製回路の回路深さを低減させ、量子状態準備回路の回路深さを効果的に圧縮し、デコヒーレンス影響の減少を実現することができる。

【0067】

１つの実施例において、入力レジスタは、プレフィックス部分量子ビットと、サフィックス部分量子ビットとを含み、量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって回路構築を行い、対角ユニタリ行列量子回路を得るステップは、
量子ビット複製方式に基づき、入力レジスタにおけるサフィックス部分量子ビットを複製し、サフィックス部分量子ビットを複製レジスタに複製し、サフィックス複製段階回路を得るステップと、
複製レジスタにおけるサフィックス部分量子ビットとターゲットレジスタによってグレイ初期化処理を行い、グレイ初期化段階回路を得るステップと、
量子ビット複製方式に基づき、入力レジスタにおけるプレフィックス部分量子ビットを複製し、プレフィックス部分量子ビットを複製レジスタに複製し、プレフィックス複製段階回路を得るステップと、
複製レジスタにおけるプレフィックス部分量子ビットとターゲットレジスタによってグレイ経路処理を行い、グレイ経路段階回路を得るステップと、
サフィックス複製段階回路、グレイ初期化段階回路、プレフィックス複製段階回路、及びグレイ経路段階回路に基づいて反転処理を行い、反転処理段階回路を得るステップと、
サフィックス複製段階回路、グレイ初期化段階回路、プレフィックス複製段階回路、グレイ経路段階回路、及び反転処理段階回路に基づいて、対角ユニタリ行列量子回路を得るステップと、を含む。

【0068】

ここで、入力レジスタは、プレフィックス部分量子ビットと、サフィックス部分量子ビットとを含む。例えば、入力レジスタがｎ－量子ビットであるときに、プレフィックス部分量子ビットとは、入力レジスタにおける前ｎ－ｐ個の量子ビットを指し、サフィックス部分量子ビットとは、入力レジスタにおける後ｐ個の量子ビットを指し、ここでのｎ－ｐは、実際の応用シーンに基づき設定することができる。１つの具体的な応用において、プレフィックス部分量子ビットとサフィックス部分量子ビットの量子ビットの数量は、同じであるか、又は近くなるようにしてもよい。例を挙げて説明を行うと、入力レジスタが４－量子ビットであるときに、プレフィックス部分量子ビットとは、入力レジスタにおける前２個の量子ビットを指してもよく、サフィックス部分量子ビットとは、入力レジスタにおける後２個の量子ビットを指す。

【0069】

ここで、グレイ初期化処理は、主に、ターゲットレジスタの各量子ビット上でグレイ初期化段階にマッチングする目的関数、及び位相回転を実現することに用いられる。各量子ビット上で実現されるグレイ初期化段階にマッチングする目的関数は、サフィックス部分量子ビットに基づいて構成される線形関数である。例を挙げて説明を行うと、目的関数は、具体的には、予め構造された量子ビットストリング集合に基づいて決定された関数であってもよい。予め構造された量子ビットストリング集合は、量子ビットストリング集合が満たす必要がある条件、及びグレイコードサイクル（Ｇｒａｙｃｏｄｅｃｙｃｌｅ）に基づいて構築される。

【0070】

具体的な応用において、ｎ－量子ビットに対応する、予め構造された量子ビットストリング集合｛０，１｝^ｎは、ｎビットストリングからなる１つの２次元配列｛ｓ（ｊ，ｋ）：ｊ∈［２^ｎ－ｐ］，ｋ∈［２^ｐ］｝に分割されてもよく、ここで、ｐ＝ｌｏｇ_２（ｍ／３）であり、ｍは、補助量子ビット数である。この場合、グレイ初期化段階にマッチングする目的関数は、具体的には、ｆ_１，ｋ（ｘ）＝＜ｓ（１，ｋ），ｘ＞であってもよく、ここでのｓ（１，ｋ）は、２次元配列における第１行のビットストリングであり、ｘは、入力レジスタである。位相回転は、実現される目的関数の位相を変更することに用いられ、各量子ビット上で変更される位相は、量子ビットにマッチングする目的関数に基づいて決定されてもよい。

【0071】

ここで、グレイコードサイクルは、｛０，１｝^ｎにおけるすべてのｎ－ビットストリングの１つのシーケンスであり、該シーケンスにおいて隣接する２つのビットストリングは、ちょうど１つのビットが異なり、且つ該シーケンスにおける１番目のビットストリングと最後１つのビットストリングも、ちょうど１つのビットが異なる。以下、グレイコードサイクルの構造方式について例を挙げて説明を行う。１－グレイコードサイクルの構造方式は、以下の通りである。ｘ^１＝０^ｎを定義し、各ｉ＝１，２，…，２^ｎ－１に対して、ｘ^ｉのｔ番目のビットを反転させることによってｘ^ｉ＋１を得て、ここで、ｔは、１－グレイコードサイクルにおけるｘ^ｉとｘ^ｉ＋１が異なるビットの番号を表し、ｔは、２^ｔ－１｜ｉ、且つ［数１９］を満たす。任意のｋ∈［ｎ］に対して、ｋ－グレイコードサイクルの構造方式は、ｙ^１＝０^ｎを定義し、各ｉ＝１，２，…，２^ｎ－１に対して、ｔ＋ｋ－１≦ｎであれば、ｙ^ｉのｔ＋ｋ－１番目のビットを反転させることによってｙ^ｉ＋１を得て、ｔ＋ｋ－１＞ｎであれば、ｙ^ｉのｔ＋ｋ－１－ｎ番目のビットを反転させることによってｙ^ｉ＋１を得る。ここで、ｔは、１－グレイコードサイクルにおけるｘ^ｉとｘ^ｉ＋１が異なるビットの番号を表す。更に例を挙げて説明を行うと、２－ビットストリングに対する１－グレイコードサイクルは、００、０１、１１、１０であってもよい。

【0072】

【数19】

【0073】

１つの具体的な応用において、量子ビットストリング集合が満たす必要がある条件は、以下のいくつかを含んでもよい。１．配列の第１行｛ｓ（１，ｋ）：ｋ∈［２^ｐ］｝におけるビットストリングの前（ｎ－ｐ）ビットは、いずれも０であり、且つ配列の各列｛ｓ（ｊ，ｋ）：ｊ∈［２^ｎ－ｐ］｝におけるビットストリングは、同じ後ｐ個のビットを持つ。２．∀ｋ∈［２^ｐ］、∀ｊ∈［２^ｎ－ｐ－１］であり、ｓ（ｊ，ｋ）とｓ（ｊ＋１，ｋ）は、ちょうど１個のビットが異なる。３．［数２０］であり、ｓ（１＋（ｌ－１）（ｎ－ｐ），ｋ）、ｓ（２＋（ｌ－１）（ｎ－ｐ），ｋ）、…、ｓ（ｌ（ｎ－ｐ），ｋ）のプレフィックス部分ビットは、それぞれ１－グレイコード、２－グレイコード、…、ｎ－ｐグレイコードである。

【0074】

【数20】

【0075】

ここで、グレイ経路処理は、主に、各処理段階において、ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換、及び位相回転を実現することに用いられる。例えば、グレイ経路処理段階の１番目の処理段階において、主にグレイ初期化処理により実現された目的関数を変換する。また例えば、グレイ経路処理段階の２番目の処理段階において、主に１番目の処理段階で得られた変換後の目的関数を変換する。ここでの目的関数変換とは、主に新しい目的関数を実現することを指す。例えば、目的関数変換は、具体的には、プレフィックス部分量子ビットに基づいて構成される線形関数を実現することであってもよい。具体的な応用において、予め構造された量子ビットストリング集合を分割した２次元配列に対して、各処理段階における目的関数変換は、異なる行のビットストリングと入力レジスタとの内積をそれぞれ実現することである。例えば、１番目の処理段階で実現された目的関数変換は、ｆ_２，ｋ（ｘ）＝＜ｓ（２，ｋ），ｘ＞であり、ここでのｓ（２，ｋ）は、２次元配列における第２行のビットストリングであり、ｘは、入力レジスタである。

【0076】

具体的には、古典コンピュータは、入力レジスタを分割し、入力レジスタをプレフィックス部分量子ビットとサフィックス部分量子ビットとに分割し、量子ビット複製方式に基づき、入力レジスタにおけるサフィックス部分量子ビットを複製し、サフィックス複製段階条件に基づいてサフィックス部分量子ビットを複製レジスタに複製し、サフィックス複製段階回路を得ることができる。さらに複製レジスタにおけるサフィックス部分量子ビットとターゲットレジスタによってグレイ初期化処理を行うことで、ターゲットレジスタの各量子ビット上でグレイ初期化段階にマッチングする目的関数、及び位相回転を実現し、グレイ初期化段階回路を得ることができる。さらに量子ビット複製方式に基づき、入力レジスタにおけるプレフィックス部分量子ビットを複製し、プレフィックス複製段階条件に基づいてプレフィックス部分量子ビットを複製レジスタに複製し、プレフィックス複製段階回路を得ることができる。さらに複製レジスタにおけるプレフィックス部分量子ビットとターゲットレジスタによってグレイ経路処理を行うことで、グレイ経路処理の各処理段階において、ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換、及び位相回転を実現し、グレイ経路段階回路を得ることができる。

【0077】

ここで、サフィックス複製段階条件とは、サフィックス複製段階において複製する必要があるサフィックス部分量子ビット数を指し、実際の応用シーンに基づいて設定できる。例えば、複製する必要があるサフィックス部分量子ビット数は、ｎ－ｐであってもよく、ここでのｎは、入力される量子ビット数であり、ｐ＝ｌｏｇ_２（ｍ／３）であり、ｍは、補助量子ビット数である。プレフィックス複製段階条件とは、プレフィックス複製段階において複製する必要があるプレフィックス部分量子ビット数を指し、実際の応用シーンに基づいて設定できる。例えば、複製する必要があるプレフィックス部分量子ビット数は、ｎ－ｐであってもよく、ここでのｎは、入力された量子ビット数であり、ｐ＝ｌｏｇ_２（ｍ／３）であり、ｍは、補助量子ビット数である。

【0078】

具体的には、対角ユニタリ行列量子回路の作用は、１組の計算基数の各ベクトルに対して、１つの対応する位相付きベクトルを出力することであり、従って、グレイ経路段階回路を得た後、古典コンピュータは、サフィックス複製段階回路、グレイ初期化段階回路、プレフィックス複製段階回路、及びグレイ経路段階回路に基づいて反転処理を行うことで、複製レジスタとターゲットレジスタを復元し、反転処理段階回路を得て、さらにサフィックス複製段階回路、グレイ初期化段階回路、プレフィックス複製段階回路、グレイ経路段階回路、及び反転処理段階回路に基づいて、対角ユニタリ行列量子回路を得ることとなる。

【0079】

具体的な応用において、サフィックス複製段階回路、グレイ初期化段階回路、プレフィックス複製段階回路、及びグレイ経路段階回路に基づいて反転処理を行うステップは、それぞれサフィックス複製段階回路、グレイ初期化段階回路、プレフィックス複製段階回路、及びグレイ経路段階回路に対して反転処理を行い、各段階の相応な反転回路を得て、各段階の相応な反転回路を組み合わせ、反転処理段階回路を得るステップを含む。

【0080】

例を挙げて説明を行うと、反転処理段階回路は、［数２１］として表されてもよく、ここでの［数２２］は、グレイ経路段階回路の相応な反転回路を表し、［数２３］は、プレフィックス複製段階回路の相応な反転回路を表し、［数２４］は、グレイ初期化段階回路の相応な反転回路を表し、［数２５］は、サフィックス複製段階回路の相応な反転回路を表す。ここで、［数２６］とは、グレイ経路段階回路の相応な反転回路がグレイ経路処理の各処理段階を反転することによって得ることができることを指す。

【0081】

【数21】

【数22】

【数23】

【数24】

【数25】

【数26】

【0082】

また例を挙げて説明を行うと、反転処理段階回路は、また、［数２７］として表されてもよく、ここでの［数２８］は、グレイ経路段階回路の相応な反転回路を表し、［数２９］は、プレフィックス複製段階回路の相応な反転回路を表し、［数３０］は、グレイ初期化段階回路の相応な反転回路を表し、［数３１］は、サフィックス複製段階回路の相応な反転回路を表す。ここで、［数３２］とは、グレイ経路段階回路の相応な反転回路がグレイ経路処理の最後１つの処理段階で得られた目的関数を再び変換することによって得ることができることを指す。具体的な応用において、予め構造された量子ビットストリング集合を分割した２次元配列に対して、各処理段階における目的関数変換は、異なる行のビットストリングと入力レジスタとの内積をそれぞれ実現することである。この場合、最後１つの処理段階における目的関数変換は、配列における最後１行のビットストリングと入力レジスタとの内積を実現することであり、一方、最後１つの処理段階で得られた目的関数を再び変換するとは、配列における第１行のビットストリングと入力レジスタとの内積を実現することである。

【0083】

【数27】

【数28】

【数29】

【数30】

【数31】

【数32】

【0084】

本実施例では、量子ビット複製方式に基づき、サフィックス複製処理、グレイ初期化処理、プレフィックス複製処理、グレイ経路処理、及び反転処理を行うことによって、グレイコードサイクルの性質、複製レジスタ、及びターゲットレジスタを利用して、組み合わせスキルに基づいて対角ユニタリ行列量子回路を構造することができ、グリッド制限条件下での対角ユニタリ行列量子回路の回路深さの圧縮を実現する。

【0085】

１つの実施例において、量子ビット複製方式に基づき、入力レジスタにおけるサフィックス部分量子ビットを複製し、サフィックス部分量子ビットを複製レジスタに複製し、サフィックス複製段階回路を得るステップは、
量子ビット複製方式に基づき、入力レジスタにおけるサフィックス部分量子ビットに対して列複製を行い、複製レジスタにおける異なる量子ビット上に複製し、第１制御ＮＯＴゲート回路を得るステップと、
複製レジスタにおけるサフィックス部分量子ビットの数量がサフィックス複製段階条件を満たすまで、複製レジスタにおける異なる量子ビット上に複製されたサフィックス部分量子ビットに対して行方向において反復複製を行い、第２制御ＮＯＴゲート回路を得るステップと、
第１制御ＮＯＴゲート回路と第２制御ＮＯＴゲート回路に基づいてサフィックス複製段階回路を得るステップと、を含む。

【0086】

具体的には、サフィックス複製段階は、グリッド制限条件下で入力レジスタにおけるサフィックス部分量子ビットを複製レジスタに複製することに用いられ、このとき、古典コンピュータは、量子ビット複製方式に基づき、入力レジスタにおけるサフィックス部分量子ビットに対して列複製を１回行い、サフィックス部分量子ビットを複製レジスタにおける単列の異なる量子ビットにそれぞれ複製し、第１制御ＮＯＴゲート回路を得て、さらに複製レジスタにおけるサフィックス部分量子ビットの数量がサフィックス複製段階条件を満たすまで、複製レジスタにおける単列の異なる量子ビット上に複製されたサフィックス部分量子ビットに対して行方向において反復複製を行い、第２制御ＮＯＴゲート回路を得て、第１制御ＮＯＴゲート回路と第２制御ＮＯＴゲート回路とを組み合わせ、サフィックス複製段階回路を得ることとなる。

【0087】

１つの具体的な応用において、複製レジスタにおける単列の異なる量子ビット上に複製されたサフィックス部分量子ビットに対して行方向において反復複製を行うときに、古典コンピュータは、サフィックス複製段階条件において複製する必要があるサフィックス部分量子ビットの数量に基づき、行方向において複製する必要がある行数を決定することとなり、複製する必要がある行数は、サフィックス複製段階条件において複製する必要があるサフィックス部分量子ビットの数量から１を引いた値である。

【0088】

本実施例では、量子ビット複製方式に基づき、サフィックス部分量子ビットに対してまず列複製を行い、さらに行方向において反復複製を行うことによって、グリッド制限条件下でサフィックス複製段階回路の回路深さを低減させることができ、量子状態準備回路の回路深さを効果的に圧縮し、デコヒーレンス影響の減少を実現する。

【0089】

１つの実施例において、複製レジスタにおけるサフィックス部分量子ビットとターゲットレジスタによってグレイ初期化処理を行い、グレイ初期化段階回路を得るステップは、
複製レジスタにおけるサフィックス部分量子ビットによって、ターゲットレジスタの各量子ビット上でマッチングする目的関数を実現し、第３制御ＮＯＴゲート回路を得るステップと、
各量子ビットにマッチングする目的関数に基づいて、ターゲットレジスタの各量子ビットにマッチングする第１位相をそれぞれ決定するステップと、
ターゲットレジスタの各量子ビット上でマッチングする第１位相の位相回転を実現し、第１位相回転回路を得るステップと、
第３制御ＮＯＴゲート回路と第１位相回転回路に基づいて、グレイ初期化段階回路を得るステップと、を含む。

【0090】

ここで、マッチングする目的関数とは、サフィックス部分量子ビットに基づいて構成される線形関数を指し、すなわち、グレイ初期化処理を行うときに、まずターゲットレジスタにおける量子ビットの状態を［数３３］に転化する必要がある。

【0091】

【数33】

【0092】

ここで、ｘ_{ｎ－ｐ＋１}，ｘ_{ｎ－ｐ＋２}，…，ｘ_ｎは、サフィックス部分量子ビットであり、該過程は、ターゲットレジスタにおけるｋ番目の量子ビットを｜ｆ_１，ｋ（ｘ）＞に転化し、ここでのｆ_１，ｋ（ｘ）＝＜ｓ（１，ｋ），ｘ＞であり、ここでのｓ（１，ｋ）は、予め構造された量子ビットストリング集合を分割して得た２次元配列｛ｓ（ｊ，ｋ）：ｊ∈［２^ｎ－ｐ］，ｋ∈［２^ｐ］｝における第１行のビットストリングのｋ番目のビットストリングを表し、ｘは、入力レジスタであり、ここで、ｐ＝ｌｏｇ_２（ｍ／３）であり、ｍは、補助量子ビット数である。

【0093】

ここで、マッチングする第１位相とは、目的関数におけるビットストリングに対応する位相を指し、古典コンピュータは、２^ｎ個の量子ビットストリングｓに対応するすべての位相α_ｓを生成することをターゲットとして回路構築を行い、従って、目的関数における各ビットストリングに対して、いずれも対応する位相α_ｓが存在する。各量子ビットストリングｓに対応する位相α_ｓは、いずれもΣ_ｓ＜ｓ，ｘ＞α_ｓ＝θ（ｘ）に基づき計算して得ることができ、ｘが０以外の量子ビットストリングをとることができる場合に、各量子ビットストリングｘに対していずれも１つの対応する等式を有することができ、すべての等式を連立させることによって、各量子ビットストリングｓに対応する位相α_ｓを得ることができる。１つの具体的な応用において、目的関数は、ｆ_１，ｋ（ｘ）＝＜ｓ（１，ｋ），ｘ＞であってもよく、この場合、目的関数におけるビットストリングとは、ｓ（１，ｋ）を指し、ここでｋ∈［２^ｐ］である。

【0094】

具体的には、古典コンピュータは、ターゲットレジスタの各量子ビット上で実現する必要があるマッチングする目的関数を決定し、さらに複製レジスタにおけるサフィックス部分量子ビットによって、ターゲットレジスタの各量子ビット上でマッチングする目的関数を実現し、第３制御ＮＯＴゲート回路を得て、さらに各量子ビットにマッチングする目的関数におけるビットストリングに対応する位相に基づいて、ターゲットレジスタの各量子ビットにマッチングする第１位相をそれぞれ決定し、ターゲットレジスタの各量子ビット上でマッチングする第１位相の位相回転を実現し、第１位相回転回路を得て、第３制御ＮＯＴゲート回路と第１位相回転回路とを組み合わせ、グレイ初期化段階回路を得ることとなる。

【0095】

１つの具体的な応用において、古典コンピュータは、ターゲットレジスタの各量子ビット上で実現する必要があるマッチングする目的関数を決定した後、ターゲットレジスタの各量子ビット上に作用するターゲット量子ビットをそれぞれ決定することとなる。ターゲット量子ビットは、サフィックス部分量子ビット中の少なくとも１つの量子ビットであってもよく、空であってもよく、更にターゲット量子ビットとターゲットレジスタの各量子ビットとの間の作用関係に基づいて、複製レジスタから複製されたサフィックス部分量子ビットを選択し、ターゲットレジスタの各量子ビット上に作用させることができ、それによってターゲットレジスタの各量子ビット上でマッチングする目的関数を実現する。説明する必要がある点として、ターゲットレジスタの量子ビット上に作用するターゲット量子ビットが空であれば、複製レジスタから複製されたサフィックス部分量子ビットを選択し、該量子ビット上に作用させる必要がないことを表す。

【0096】

例を挙げて説明を行うと、ターゲットレジスタにおける１つの量子ビット上で実現する必要があるマッチングする目的関数をｆ_１，ｋ（ｘ）＝＜ｓ（１，ｋ），ｘ＞＝＜００００，ｘ＞＝＜００００，ｘ１ｘ２ｘ３ｘ４＞と仮定し、ここで、ｓ（１，ｋ）＝００００、ｘ＝ｘ１ｘ２ｘ３ｘ４であり、古典コンピュータが内積結果（０＊ｘ１＋０＊ｘ２＋０＊ｘ３＋０＊ｘ４＝０）に基づき理解できるように、該量子ビット上に作用するターゲット量子ビットが空であり、それによって複製レジスタから量子ビットを選択してターゲットレジスタの該量子ビット上に作用させる必要がない。

【0097】

また例を挙げて説明を行うと、ターゲットレジスタにおける１つの量子ビット上で実現する必要があるマッチングする目的関数をｆ_１，ｋ（ｘ）＝＜ｓ（１，ｋ），ｘ＞＝＜００１０，ｘ＞＝＜００１０，ｘ１ｘ２ｘ３ｘ４＞と仮定し、ここで、ｓ（１，ｋ）＝００１０、ｘ＝ｘ１ｘ２ｘ３ｘ４であり、古典コンピュータが内積結果（０＊ｘ１＋０＊ｘ２＋１＊ｘ３＋０＊ｘ４＝ｘ３）に基づき理解できるように、該量子ビット上に作用するターゲット量子ビットは、ｘ３であり、更に複製レジスタから１つのｘ３を選択してターゲットレジスタの該量子ビット上に作用させることができる。ここで、ｘ１ｘ２ｘ３ｘ４が４－量子ビットであるため、そのサフィックス部分量子ビットは、ｘ３ｘ４であってもよく、サフィックス段階複製条件として複製する必要があるサフィックス部分量子ビットの数量が２であれば、このとき、複製レジスタにおいてｘ３ｘ４ｘ３ｘ４であってもよい。

【0098】

１つの具体的な応用において、ターゲットレジスタの各量子ビット上でマッチングする第１位相の位相回転を実現することは、回転ゲートによって実現でき、すなわち、回転ゲート［数３４］をターゲットレジスタのｋ番目の量子ビット上に作用させる。つまり、もし＜ｓ（１，ｋ），ｘ＞＝１であるなら、ターゲットレジスタにおけるｋ番目の量子ビットの位相は、α_s(1,k)回転し、そうでない場合、位相は、変わらず、ここで、α_s(1,k)とは、ビットストリングｓ（１，ｋ）に対応する位相を指す。

【0099】

【数34】

【0100】

本実施例では、複製レジスタにおけるサフィックス部分量子ビットによって、ターゲットレジスタの各量子ビット上でマッチングする目的関数を実現するときに、複製レジスタにおけるサフィックス部分量子ビットは、ターゲットレジスタの異なる量子ビット上にそれぞれ作用できる。従って、作用時の回路は、並行して実現することができ、それによって回路深さを圧縮した第３制御ＮＯＴゲート回路を得ることができ、ターゲットレジスタの各量子ビット上でマッチングする第１位相の位相回転を実現するときに、すべての位相回転は、いずれも同一の量子ビット上に作用しない。従って、すべての位相回転を同一層の回路において配置し、回路深さの圧縮を実現することができる。

【0101】

１つの実施例において、各量子ビットにマッチングする目的関数に基づいて、ターゲットレジスタの各量子ビットにマッチングする第１位相をそれぞれ決定するステップは、
各量子ビットにマッチングする目的関数に基づいて、ターゲットレジスタの各量子ビットと対応する量子ビットストリングをそれぞれ決定するステップと、
量子ビットストリングに対応する位相を決定するステップと、
量子ビットストリングに対応する位相を、量子ビットストリングに対応する量子ビットにマッチングする第１位相とするステップと、を含む。

【0102】

ここで、量子ビットストリングとは、目的関数における、入力レジスタと内積を行うビットストリングを指す。例えば、目的関数がｆ_１，ｋ（ｘ）＝＜ｓ（１，ｋ），ｘ＞であるときに、量子ビットストリングとは、入力レジスタｘと内積を行うｓ（１，ｋ）を指す。ｓ（１，ｋ）は、該量子ビットストリングが２次元配列｛ｓ（ｊ，ｋ）：ｊ∈［２^ｎ－ｐ］，ｋ∈［２^ｐ］｝における第１行のビットストリングのｋ番目のビットストリングであることを表し、２次元配列は、予め構造された量子ビットストリング集合を分割することによって得られる。

【0103】

具体的には、各量子ビットにマッチングする目的関数がビットストリングと入力レジスタとの内積を行うことになるため、古典コンピュータは、各量子ビットにマッチングする目的関数に基づいて、ターゲットレジスタの各量子ビットと対応する量子ビットストリングをそれぞれ決定することができ、それによって、計算して得られた各量子ビットストリングｓに対応する位相α_sに基づき、量子ビットストリングに対応する位相を決定することができ、量子ビットストリングに対応する位相を、量子ビットストリングに対応する量子ビットにマッチングする第１位相とすることができる。

【0104】

本実施例では、目的関数に基づいて量子ビットと対応する量子ビットストリングの決定を実現することができ、それによって量子ビットストリングに基づいて量子ビットにマッチングする第１位相の決定を実現することができることで、第１位相に基づいて相応な位相回転を実現することができる。

【0105】

１つの実施例において、量子ビット複製方式に基づき、入力レジスタにおけるプレフィックス部分量子ビットを複製し、プレフィックス部分量子ビットを複製レジスタに複製し、プレフィックス複製段階回路を得るステップは、
複製レジスタにおけるサフィックス処理段階を経た量子ビットに対して復元処理を行うステップと、
量子ビット複製方式に基づき、入力レジスタにおけるプレフィックス部分量子ビットに対して列複製を行い、複製レジスタにおける異なる量子ビット上に複製し、第４制御ＮＯＴゲート回路を得るステップと、
複製レジスタにおけるプレフィックス部分量子ビットの数量がプレフィックス複製段階条件を満たすまで、複製レジスタにおける異なる量子ビット上に複製されたプレフィックス部分量子ビットに対して行方向において反復複製を行い、第５制御ＮＯＴゲート回路を得るステップと、
第４制御ＮＯＴゲート回路と第５制御ＮＯＴゲート回路に基づいて、プレフィックス複製段階回路を得るステップと、を含む。

【0106】

ここで、復元処理とは、サフィックス複製段階で得られた量子状態を復元し、サフィックス複製段階の前の状態に復元することを指す。

【0107】

具体的には、プレフィックス複製段階は、グリッド制限条件下で入力レジスタにおけるプレフィックス部分量子ビットを複製レジスタに複製することに用いられ、このとき、複製レジスタにおいてサフィックス処理段階を経た量子ビットであるため、古典コンピュータは、まず複製レジスタにおけるサフィックス処理段階を経た量子ビットに対して復元処理を行い、複製レジスタをサフィックス複製段階の前の状態に復元する必要がある。さらに量子ビット複製方式に基づき、入力レジスタにおけるプレフィックス部分量子ビットに対して列複製を１回行い、プレフィックス部分量子ビットを複製レジスタにおける単列の異なる量子ビット上にそれぞれ複製し、第４制御ＮＯＴゲートを得て、さらに、複製レジスタにおけるプレフィックス部分量子ビットの数量がプレフィックス複製段階条件を満たすまで、複製レジスタにおける単列の異なる量子ビット上に複製されたプレフィックス部分量子ビットに対して行方向において反復複製を行い、第５制御ＮＯＴゲート回路を得て、第４制御ＮＯＴゲート回路と第５制御ＮＯＴゲート回路とを組み合わせ、プレフィックス複製段階回路を得る。

【0108】

１つの具体的な応用において、複製レジスタにおける単列の異なる量子ビット上に複製されたプレフィックス部分量子ビットに対して行方向において反復複製を行うときに、古典コンピュータは、プレフィックス複製段階条件において複製レジスタ上に複製する必要があるプレフィックス部分量子ビットの数量に基づき、行方向において複製する必要がある行数を決定することとなり、複製する必要がある行数は、プレフィックス複製段階条件において複製レジスタ上に複製する必要があるプレフィックス部分量子ビットの数量から１を引いたものである。

【0109】

本実施例では、量子ビット複製方式に基づき、プレフィックス部分量子ビットに対して、まず列複製を行い、さらに行方向において反復複製を行うことによって、グリッド制限条件下でプレフィックス複製段階回路の回路深さを低減させることができ、量子状態準備回路の回路深さを効果的に圧縮し、デコヒーレンス影響の減少を実現する。

【0110】

１つの実施例において、複製レジスタにおけるプレフィックス部分量子ビットとターゲットレジスタによってグレイ経路処理を行い、グレイ経路段階回路を得るステップは、
グレイ経路処理の各処理段階において、複製レジスタにおけるプレフィックス部分量子ビットによって、ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換を実現し、現在の処理段階の処理回路を得るステップと、
グレイ経路処理における各処理段階の処理回路に基づいてグレイ経路段階回路を得るステップと、を含む。

【0111】

ここで、グレイ経路処理段階は、２^ｎ－ｐ－１個の処理段階を含み、ここで、ｎは、入力される量子ビット数であり、ｐ＝ｌｏｇ_２（ｍ／３）であり、ｍは、補助量子ビット数である。現在の処理段階にマッチングする目的関数変換とは、前の処理段階で得られた目的関数を変換し、新しい目的関数を実現することを指す。例えば、目的関数変換は、具体的には、プレフィックス部分量子ビットに基づいて構成される線形関数を実現することであってもよい。１番目の処理段階にとって、その前の処理段階とは、グレイ初期化段階を指し、すなわち、グレイ経路処理段階の１番目の処理段階において、主にグレイ初期化処理で実現された目的関数を変換する。具体的な応用において、予め構造された量子ビットストリング集合を分割した２次元配列に対して、各処理段階における目的関数変換は、異なる行のビットストリングと入力レジスタとの内積をそれぞれ実現することである。例えば、１番目の処理段階で実現される目的関数変換は、ｆ_２，ｋ（ｘ）＝＜ｓ（２，ｋ），ｘ＞であり、ここでのｓ（２，ｋ）は、２次元配列における第２行のビットストリングであり、ｘは、入力レジスタである。

【0112】

具体的には、グレイ経路処理の各処理段階において、古典コンピュータは、複製レジスタにおけるプレフィックス部分量子ビットによって、前の処理段階で得られた目的関数を変換し、ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換を実現し、現在の処理段階の処理回路を得て、グレイ経路処理における各処理段階の処理回路を組み合わせ、グレイ経路段階回路を得ることとなる。

【0113】

本実施例では、複製レジスタにおけるプレフィックス部分量子ビットによって、ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換を実現することで、現在の処理段階の処理回路を得ることができ、更にグレイ経路処理における各処理段階の処理回路に基づいてグレイ経路段階回路を得ることができる。

【0114】

１つの実施例において、複製レジスタにおけるプレフィックス部分量子ビットによって、ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換を実現し、現在の処理段階の処理回路を得るステップは、
現在の処理段階にマッチングする目的関数変換に基づいて、ターゲットレジスタの各量子ビット上に作用する量子ビット制御ビット、及び各量子ビットにマッチングする第２位相をそれぞれ決定するステップと、
量子ビット制御ビットに基づき、複製レジスタにおけるプレフィックス部分量子ビットによって目的関数変換制御を実現し、目的関数変換回路を得るステップと、
ターゲットレジスタの各量子ビット上でマッチングする第２位相の位相回転を実現し、第２位相回転回路を得るステップと、
目的関数変換回路と第２位相回転回路に基づき現在の処理段階の処理回路を得るステップと、を含む。

【0115】

ここで、マッチングする目的関数変換とは、プレフィックス部分量子ビットに基づいて実現される、前の処理段階の目的関数に対する変換を指す。量子ビット制御ビットとは、量子ビットの変更を制御する量子ビットを指す。例えば、量子ビット制御ビットとは、具体的には、量子ビットの変更を制御する入力レジスタにおける量子ビットを指してもよい。量子ビットの変更を制御することは、制御ＮＯＴゲートによって実現でき、量子ビット制御ビットは、制御ＮＯＴゲートにおける制御ビットであり、変更される必要がある量子ビットは、ターゲットビットである。

【0116】

ここで、マッチングする第２位相とは、現在の処理段階の変換後目的関数におけるビットストリングに対応する位相を指す。古典コンピュータは、２^ｎ個の量子ビットストリングｓに対応するすべての位相α_ｓを生成することをターゲットとして回路構築を行う。従って、変換後目的関数における各ビットストリングに対して、対応する位相α_ｓも存在することとなる。各量子ビットストリングｓに対応する位相α_ｓは、いずれもΣ_ｓ＜ｓ，ｘ＞α_ｓ＝θ（ｘ）に基づき計算して得ることができ、ｘが０以外の量子ビットストリングをとることができる場合に、各量子ビットストリングｘに対していずれも１つの対応する等式を有することとなり、すべての等式を連立させることによって、各量子ビットストリングｓに対応する位相α_ｓを得ることができる。１つの具体的な応用において、変換後目的関数は、ｆ_２，ｋ（ｘ）＝＜ｓ（２，ｋ），ｘ＞であってもよく、この場合、変換後目的関数におけるビットストリングとは、ｓ（２，ｋ）を指し、ここでｋ∈［２^ｐ］である。

【0117】

具体的には、古典コンピュータは、現在の処理段階の各量子ビット上で実現する必要があるマッチングする目的関数変換を決定し、現在の処理段階にマッチングする目的関数変換に基づいて、ターゲットレジスタの各量子ビット上に作用する量子ビット制御ビット、及び各量子ビットにマッチングする第２位相をそれぞれ決定することができる。量子ビット制御ビットは、プレフィックス部分量子ビット中の少なくとも１つの量子ビットであり、更に量子ビット制御ビットとターゲットレジスタの各量子ビットとの間の作用関係に基づいて、複製レジスタから複製されたプレフィックス部分量子ビットを選択し、ターゲットレジスタの各量子ビット上に作用させることができ、それによって複製レジスタにおけるプレフィックス部分量子ビットによってターゲットレジスタの各量子ビット上で目的関数関数変換を実現し、目的関数変換回路を得ることができる。

【0118】

ここで、現在の処理段階にマッチングする目的関数変換を決定した後、古典コンピュータは、現在の処理段階にマッチングする変換後目的関数におけるビットストリングに対応する位相に基づいて、各量子ビットにマッチングする第２位相を決定することができる。具体的な応用において、変換後目的関数がビットストリングと入力レジスタとの内積を行うことになるため、古典コンピュータは、変換後目的関数に基づいて、現在の処理段階においてターゲットレジスタの各量子ビットと対応する量子ビットストリングをそれぞれ決定することができ、それによって計算して得られた各量子ビットストリングｓに対応する位相α_ｓに基づき、量子ビットストリングに対応する位相を決定し、量子ビットストリングに対応する位相を、量子ビットストリングに対応する量子ビットにマッチングする第２位相とすることができる。

【0119】

例を挙げて説明を行うと、ターゲットレジスタにおける１つの量子ビット上で実現する必要がある目的関数変換がｆ_１，ｋ（ｘ）＝＜ｓ（１，ｋ），ｘ＞＝＜００００，ｘ＞＝＜００００，ｘ１ｘ２ｘ３ｘ４＞からｆ_２ｋ（ｘ）＝＜ｓ（２，ｋ），ｘ＞＝＜１０００，ｘ＞＝＜１０００，ｘ１ｘ２ｘ３ｘ４＞に変換すると仮定するとき、古典コンピュータは、内積結果（０＊ｘ１＋０＊ｘ２＋０＊ｘ３＋０＊ｘ４＝０，１＊ｘ１＋０＊ｘ２＋０＊ｘ３＋０＊ｘ４＝ｘ１）に基づき理解できるように、該量子ビット上に作用する量子ビット制御ビットは、ｘ１であり、更に複製レジスタから１つのｘ１を選択してターゲットレジスタの該量子ビット上に作用させることができる。ここで、ｘ１ｘ２ｘ３ｘ４が４－量子ビットであるため、そのプレフィックス部分量子ビットは、ｘ１ｘ２であり、サフィックス段階複製条件として複製する必要があるサフィックス部分量子ビットの数量が２であれば、このとき、複製レジスタにおいてｘ１ｘ２ｘ１ｘ２であってもよい。

【0120】

具体的には、目的関数変換回路を得た後、古典コンピュータは、ターゲットレジスタの各量子ビット上でマッチングする第２位相の位相回転を実現し、第２位相回転回路を得て、目的関数変換回路と第２位相回転回路に基づき現在の処理段階の処理回路を得ることとなる。１つの具体的な応用において、ターゲットレジスタの各量子ビット上でマッチングする第２位相の位相回転を実現することは、回転ゲートによって実現でき、すなわち、回転ゲート［数３５］をターゲットレジスタのｋ番目の量子ビット上に作用させる。つまり、もし＜ｓ（ｊ，ｋ），ｘ＞＝１であるなら、ターゲットレジスタにおけるｋ番目の量子ビットの位相は、α_s(ｊ,k)回転し、そうでない場合、位相は変わらない。ここで、α_s(ｊ,k)とは、ビットストリングｓ（ｊ，ｋ）に対応する位相を指し，ｊは、現在の処理段階を表すことに用いられ、グレイ経路処理は、２^ｎ－ｐ－１個の処理段階を含む。ここで、ｎは、入力される量子ビット数であり、ｐ＝ｌｏｇ_２（ｍ／３）であり、ｍは、補助量子ビット数であり、ｊ＝２，３，…，２^ｎ－ｐは、各処理段階をそれぞれ表すことに用いられ、ここでのグレイ初期化段階は、ｊ＝１の処理段階とみなすことができる。

【0121】

【数35】

【0122】

本実施例では、現在の処理段階にマッチングする目的関数変換に基づいて、ターゲットレジスタの各量子ビット上に作用する量子ビット制御ビット、及び各量子ビットにマッチングする第２位相をそれぞれ決定することができ、量子ビット制御ビットに基づき、複製レジスタにおけるプレフィックス部分量子ビットによって目的関数変換制御を実現するときに、複製レジスタにおけるプレフィックス部分量子ビットは、ターゲットレジスタの異なる量子ビット上にそれぞれ作用できる。従って、作用時の回路は、並行して実現することができ、それによって、回路深さを圧縮した目的関数変換回路を得ることができ、ターゲットレジスタの各量子ビット上でマッチングする第２位相の位相回転を実現するときに、すべての位相回転は、いずれも同一の量子ビット上に作用せず、従ってすべての位相回転を同一層の回路において配置し、回路深さの圧縮を実現することができる。

【0123】

１つの実施例において、量子状態準備回路生成方法は、
補助量子ビット数に基づいて、量子状態準備回路に補助レジスタを設定するステップをさらに含み、
量子ビット複製方式に基づき、入力レジスタにおけるプレフィックス部分量子ビットを複製し、プレフィックス部分量子ビットを複製レジスタに複製し、プレフィックス複製段階回路を得るステップは、
量子ビット複製方式に基づき、入力レジスタにおけるプレフィックス部分量子ビットを複製し、プレフィックス部分量子ビットを複製レジスタに複製し、且つプレフィックス部分量子ビットを補助レジスタに複製し、プレフィックス複製段階回路を得るステップを含み、
複製レジスタにおけるプレフィックス部分量子ビットとターゲットレジスタによってグレイ経路処理を行い、グレイ経路段階回路を得るステップは、
複製レジスタにおけるプレフィックス部分量子ビット、補助レジスタにおけるプレフィックス部分量子ビット、及びターゲットレジスタによってグレイ経路処理を行い、グレイ経路段階回路を得るステップを含む。

【0124】

ここで、補助レジスタとは、補助データを記憶する量子ビットの集合を指し、本実施例では、補助データとは、主にプレフィックス部分量子ビットを指す。補助レジスタは、量子状態準備を補助して回路深さを更に圧縮することに用いられる。

【0125】

具体的には、古典コンピュータは、補助量子ビット数に基づき量子状態準備回路に複製レジスタとターゲットレジスタを設定することに加えて、さらに補助レジスタを設定することとなる。１つの具体的な応用において、補助量子ビットの数量がｍであるときに、複製レジスタの量子ビット数は、ｍ／３であり、ターゲットレジスタの量子ビット数は、ｍ／３であり、補助量子ビットのうち残りのｍ／３個の量子ビットは、補助レジスタとして分割される。入力レジスタにおけるプレフィックス部分量子ビットを複製するときに、古典コンピュータは、複製レジスタにおけるサフィックス処理段階を経た量子ビットに対して復元処理を行い、量子ビット複製方式に基づき、入力レジスタにおけるプレフィックス部分量子ビットに対して列複製を行い、複製レジスタにおける異なる量子ビット上に複製し、第４制御ＮＯＴゲート回路を得て、複製レジスタにおけるプレフィックス部分量子ビットの数量がプレフィックス複製段階条件を満たすまで、複製レジスタにおける異なる量子ビット上に複製されたプレフィックス部分量子ビットに対して行方向において反復複製を行い、第５制御ＮＯＴゲート回路を得ることとなる。

【0126】

同時に、古典コンピュータは、量子ビット複製方式に基づき、プレフィックス部分量子ビットを補助レジスタに複製し、第６制御ＮＯＴゲート回路を得ることができ、更に第４制御ＮＯＴゲート回路、第５制御ＮＯＴゲート回路、及び第６制御ＮＯＴゲート回路を組み合わせることによって、プレフィックス複製段階回路を得ることとなる。

【0127】

具体的な応用において、古典コンピュータは、量子ビット複製方式に基づき、プレフィックス部分量子ビットを補助レジスタに複製するときに、まず入力レジスタにおけるプレフィックス部分量子ビットに対して列複製を１回行い、プレフィックス部分量子ビットを補助レジスタにおける単列の異なる量子ビット上にそれぞれ複製し、さらに補助レジスタにおけるプレフィックス部分量子ビットの数量がプレフィックス複製段階条件を満たすまで、補助レジスタにおける単列の異なる量子ビット上に複製されたプレフィックス部分量子ビットに対して行方向において反復複製を行い、第６制御ＮＯＴゲート回路を得ることもある。１つの具体的な応用において、補助レジスタにおける単列の異なる量子ビット上に複製されたプレフィックス部分量子ビットに対して行方向において反復複製を行うときに、古典コンピュータは、プレフィックス複製段階条件において補助レジスタ上に複製する必要があるプレフィックス部分量子ビットの数量に基づき、行方向において複製する必要がある行数を決定することとなり、複製する必要がある行数は、プレフィックス複製段階条件において補助レジスタ上に複製する必要があるプレフィックス部分量子ビットの数量から１を引いたものである。

【0128】

具体的には、グレイ経路処理の各処理段階において、古典コンピュータは、複製レジスタにおけるプレフィックス部分量子ビット、及び補助レジスタにおけるプレフィックス部分量子ビットによって、ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換を実現し、現在の処理段階の処理回路を得ることとなる。グレイ経路処理における各処理段階の処理回路に基づいてグレイ経路段階回路を得る。具体的な応用において、複製レジスタにおけるプレフィックス部分量子ビット、及び補助レジスタにおけるプレフィックス部分量子ビットによって、ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換を実現するときに、古典コンピュータは、現在の処理段階にマッチングする目的関数変換に基づいて、ターゲットレジスタの各量子ビット上に作用する量子ビット制御ビット、及び各量子ビットにマッチングする第２位相をそれぞれ決定し、量子ビット制御ビットに基づき、複製レジスタにおけるプレフィックス部分量子ビット、及び補助レジスタにおけるプレフィックス部分量子ビットによって目的関数変換制御を実現し、目的関数変換回路を得て、ターゲットレジスタの各量子ビット上でマッチングする第２位相の位相回転を実現し、第２位相回転回路を得て、目的関数変換回路と第２位相回転回路に基づき現在の処理段階の処理回路を得ることとなる。

【0129】

１つの具体的な応用において、量子ビット制御ビットは、プレフィックス部分量子ビット中の少なくとも１つの量子ビットである。古典コンピュータは、量子ビット制御ビットとターゲットレジスタの各量子ビットとの間の作用関係に基づいて、複製レジスタ、又は補助レジスタから複製されたプレフィックス部分量子ビットを選択し、ターゲットレジスタの各量子ビット上に作用させることができ、それによって複製レジスタにおけるプレフィックス部分量子ビットと補助レジスタにおける量子ビットによってターゲットレジスタの各量子ビット上で目的関数変換を実現し、目的関数変換回路を得ることができる。

【0130】

本実施例では、補助レジスタを導入してグレイ経路処理を行うことによって、補助レジスタを利用して複製レジスタを補助でき、グレイ経路段階回路の回路深さを効果的に圧縮することができる。

【0131】

１つの実施例において、量子状態準備方法を提供し、該方法が図１における量子コンピュータ１０４に応用されることを例として説明を行うと、以下のステップを含む。

【0132】

量子状態準備回路に基づいて回路初期状態データに対して量子状態準備を行い、量子状態データを得て、量子状態準備回路は、上記量子状態準備回路生成方法によって実現される。

【0133】

ここで、回路初期状態データとは、量子状態データを準備する必要がある初期データを指す。例えば、回路初期状態データは、［数３６］であってもよく、ここでのｎは、入力される量子ビット数である。また例えば、回路初期状態データは、量子システムの任意の１組の計算基数であってもよい。

【0134】

【数36】

【0135】

具体的には、古典コンピュータは、量子状態準備回路により構成される量子プログラムを量子コンピュータに送信することとなり、量子コンピュータは、量子プログラムを実行することによって、量子状態準備回路に基づいて回路初期状態データに対して量子状態準備を行い、量子状態データを得ることを実現できる。

【0136】

上記量子状態準備方法は、回路深さを効果的に圧縮した量子状態準備回路を使用して、回路初期状態データに対して量子状態準備を行い、量子状態データを得ることによって、デコヒーレンス影響を低減させることができる。

【0137】

本願は、応用シーンをさらに提供しており、上記実施例に関する量子状態準備回路生成方法は、任意のｎ－量子ビットの量子回路の実現に用いることができる。以下において、任意のｎ－量子ビットの量子回路の設計を説明する、すなわち、上記量子状態準備回路生成方法を説明する。先ず、この応用シーンで使用される符号を定義すると、この応用シーンで使用される主な符号は、以下の［表１］に示される。

【0138】

【表1】

【0139】

具体的には、図９に示すように、この応用シーンでは、量子状態準備回路の設計は、３つのステップに分けることができる。ステップ１：回路フレームワークを構造し、量子状態準備回路を一連の均一制御ゲートＶ_１，Ｖ_２，…，Ｖ_ｎに分解する。ステップ２：量子状態準備回路における各均一制御ゲートを３個の対角ユニタリ行列と４個の１ビット量子ゲートに分解する。ステップ３：グリッド制限条件下で補助量子ビット付きの対角ユニタリ行列量子回路を実現する。ここで、ステップ３は、具体的には、２^ｎ個の量子ビットストリングｓに対応するすべての位相α_ｓを生成することによって実現することができ、ステップ３．１～ステップ３．５を含む。ステップ３．１～ステップ３．５は、ステップ３．１：サフィックス複製段階；ステップ３．２：グレイ初期化段階；ステップ３．３：プレフィックス複製段階；ステップ３．４：グレイサイクル段階；ステップ３．５：反転段階、である。これからわかるように、グリッド制限条件下で補助量子ビット付きの対角ユニタリ行列量子回路を実現することができる限り、対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせて、均一制御ゲート回路を得ることができ、均一制御ゲート回路を組み合わせることによって、量子状態準備回路を生成することができる。以下、各ステップをそれぞれ詳しく説明する。

【0140】

ステップ１：回路フレームワークを構造し、量子状態準備回路を一連の均一制御ゲートＶ_１，Ｖ_２，…，Ｖ_ｎに分解する。

【0141】

先ず、均一制御ゲートを定義し、ｎ－量子ビット均一制御ゲートＶ_ｎは、
［数３７］として定義され、
ここで、任意のｋ∈［２^ｎ－１］に対して、Ｕ_ｋ∈Ｃ^２×２は、ユニタリ行列である。任意のｎ－量子ビットの量子回路は、規模が異なるｎ個の均一制御ゲートの組み合わせに分解でき、すなわち、［数３８］であり、ここで、Ｉ_ｎ－ｋは、ｎ－ｋ量子ビットの単位演算子を表す。回路分解の原理に基づいて、１つのグローバル位相を無視する場合に、均一制御ゲートは、対角ユニタリ行列と１ビット量子ゲートとに分解でき、すなわち、均一制御ゲート回路は、対角ユニタリ行列量子回路と、１ビット量子ゲートとを含む。この応用シーンでは、均一制御ゲートは、３個の対角ユニタリ行列と４個の１ビット量子ゲートとの組み合わせに分解される。

【0142】

ステップ２：量子状態準備回路における各均一制御ゲートを３個の対角ユニタリ行列と４個の１ビット量子ゲートに分解する。

【0143】

【数37】

【数38】

【0144】

先ず、ｎ－量子ビット対角ユニタリ行列［数３９］を定義し、回路分解の原理からわかるように、１つのグローバル位相を無視する場合に、均一制御ゲートは、以下の形式［数４０］に分解できる。ここでの［数４１］は、ｎ－量子ビット対角ユニタリ行列であり、すなわち、量子状態準備回路における各均一制御ゲートは、３個の対角ユニタリ行列と４個の１ビット量子ゲートに分解できる。

【0145】

【数39】

【数40】

【数41】

【0146】

ステップ３：グリッド制限条件下で補助量子ビット付きの対角ユニタリ行列量子回路を実現する。

【0147】

ステップ１とステップ２を経て、量子状態準備回路は、既に一連の対角ユニタリ行列といくつかの１ビット量子ゲートに分解されている。従って、任意の対角ユニタリ行列の量子回路を実現するだけで量子状態準備回路を得ることができ、ゆえに、ステップ３において、グリッド制限条件下では、この応用シーンは、補助量子ビットを利用して、対角ユニタリ行列量子回路の並行を実現し、それによって回路深さを低下させる目的を達成する。

【0148】

ここで、対角ユニタリ行列量子回路の作用は、量子システムの１組の計算基数の各ベクトル｜ｘ＞上で以下の変換を実現することであり、｜ｘ＞→ｅ^{ｉθ（ｘ）}｜ｘ＞，∀ｘ∈｛０，１｝^ｎであり、これに基づいて、発明者らは、パラメータ｛α_ｓ：ｓ∈｛０，１｝^ｎ－｛０^ｎ｝｝がΣ_ｓ＜ｓ，ｘ＞α_ｓ＝θ（ｘ），∀ｘ∈｛０，１｝^ｎ－｛０^ｎ｝を満たすことを定義することができる。ここで、ｓとｘは、量子ビットストリングであり、ｎは、入力される量子ビット数であり、α_ｓは、位相であり、＜ｓ，ｘ＞は、量子ビットストリングｓと量子ビットストリングｘとの内積を表し、それによって、２^ｎ個の量子ビットストリングｓに対応するすべての位相α_ｓを生成することによって対角ユニタリ行列量子回路を実現でき、２^ｎ個の量子ビットストリングｓのうち各量子ビットストリングｓには、いずれも対応する位相α_ｓが存在する。

【0149】

先ず、発明者らは、グリッド制限条件下での回路構造を３個導入し、下記３個の回路は、ステップ３の実現に用いられることとなる。１．制御ＮＯＴゲート［数４２］は、経路制限下での回路により実現される。経路制限下では、［数４３］は、深さとサイズがいずれもＯ（｜ｉ－ｊ｜）のＣＮＯＴ回路により実現できる（図８に示す）。２．ｎ－量子ビットの可逆線形変換は、経路制限下での回路により実現される。Ｕは、ｎ量子ビットの可逆線形変換であると仮定する。ｎ経路制限下では、Ｕは、回路深さがＯ（ｎ^２）のｎ量子ビットＣＮＯＴ量子回路により実現できる。３．変換複製は、グリッド制限下での回路により実現される。ｎ_１×ｎ_２グリッド制限下では、任意のｘ＝ｘ_１ｘ_２…ｘ_ｎ∈｛０，１｝^ｎに対して、変換［数４４］の複製は、深さがＯ（ｎ^２＋ｎ_１＋ｎ_２）のＣＮＯＴ回路により実現できる。

【0150】

【数42】

【数43】

【数44】

【0151】

ここで、ｎ_１×ｎ_２グリッド制限下での変換複製の実現は、２つのステップに分けられる。
ステップ１：第１列制限（ｎ_１－経路制限ｎ）下での複製は、以下の変換を実現することである。

【0152】

［数４５］
すなわち、｜ｘ＞に対して複製を行い、［数４６］個の量子ビット上に複製し、上記変換の複製は、図７に示す列制限下での複製回路により実現でき、該列制限下での複製回路において、制御ＮＯＴゲートが経路制限下での回路により実現されることからわかるように、各制御ＮＯＴゲートは、いずれも（ｎ＋１）－経路制限下で深さがＯ（ｎ）のＣＮＯＴ回路により実現できる。従ってｎ_１－経路制限下で、上記変換の回路深さは、［数４７］である。

【0153】

【数45】

【数46】

【数47】

【0154】

ステップ２：ｎ_２－経路（ｉ，１）－（ｉ，２）－…－（ｉ，ｎ_２）（グリッドの第ｉ行）の制限下で、各量子ビット（ｉ，１）をｎ_２－１回複製する。任意のｉ∈［ｎ_１］に対して、該ステップは、深さがＯ（ｎ_２）の量子回路［数４８］により実現できる。上記ｎ_１個の経路制限が交差しておらず、従って並行して実現することができる。

【0155】

【数48】

【0156】

更に、各ステップの量子回路構造をより明確に記述するために、この応用シーンは、先ずいくつかの符号を導入する。ｐ＝ｌｏｇ（ｍ／３）、ｘ＝ｘ_ｐｒｅｘ_ｓｕｆ∈｛０，１｝^ｎ、ｘ_ｐｒｅ＝ｘ_１ｘ_２…ｘ_ｎ－ｐ、且つｘ_ｓｕｆ＝ｘ_{ｎ－ｐ＋１}…ｘ_ｎを定義する。ここで、ｍは、補助量子ビット数であり、ｘは、入力レジスタにおける量子ビットであり、ｘ_ｐｒｅは、入力レジスタにおけるプレフィックス部分量子ビットであり、ｘ_ｓｕｆは、入力レジスタにおけるサフィックス部分量子ビットであり、ｎは、入力される量子ビット数であり、一般性を失うことなく、ｎ_１≧ｎ_２である。グリッド制限下での量子状態準備回路を設計する前に、この応用シーンは、まず後続で使用される必要があるユニタリ変換の回路実現を導入する。一般性を失うことなく、ｎ_２≦２^ｎ／３、且つ［数４９］を仮定する。ｎ_２が２^ｎ／３よりも大きければ、この応用シーンは、幅が２^ｎ／３のグリッドのみを使用し、［数５０］であれば、本願は、［数５１］を超えない補助量子ビットのみを使用する。入力量子ビットは、入力レジスタと呼ばれ、Ｉ＝｛ι_１，ι_２，…，ι_ｎ｝と記される。補助量子ビットは、３個のレジスタに分割され、複製レジスタＣ：Ｃ＝｛ｃ_１，ｃ_２，…，ｃ_ｍ／３｝、ターゲットレジスタＴ：Ｔ＝｛ｔ_１，ｔ_２，…，ｔ_ｍ／３｝、補助レジスタＡ：Ａ＝｛ａ_１，ａ_２，…，ａ_ｍ／３｝である。

【0157】

【数49】

【数50】

【数51】

【0158】

ｎ_１×ｎ_２－グリッドにおいて、１本の長さｎ＋ｍ＝ｎ_１×ｎ_２の経路が存在する。これら３個のレジタスにおける量子ビットのｎ＋ｍ－経路制限下での並びは、以下の通りであり、ここでのｃ_ｉ、ｔ_ｉ、及びａ_ｉ（ｉ∈［１，ｍ／３］）は、ｎ_１×ｎ_２－グリッド内の各々の量子ビットの命名であり、Ｒ_ｉ（［数５２］）は、命名後の量子ビットをグループ分けした後のグループ名である。

【0159】

【数52】

【0160】

Ｒ_１：ｃ_１，ｔ_１，ｃ_２，ｔ_２，…，ｃ_ｎ－ｐ，ｔ_ｎ－ｐ，ａ_１，ａ_２，…，ａ_ｎ－ｐ
Ｒ_２：ｃ_{ｎ－ｐ＋１}，ｔ_{ｎ－ｐ＋１}，ｃ_{ｎ－ｐ＋２}，ｔ_{ｎ－ｐ＋２}，…，ｃ_{２（ｎ－ｐ）}，ｔ_{２（ｎ－ｐ）}，ａ_{ｎ－ｐ＋１}，ａ_{ｎ－ｐ＋２}，…，ａ_{２（ｎ－ｐ）}
Ｒ_ｋ：ｃ_{（ｋ－１）（ｎ－ｐ）＋１}，ｔ_{（ｋ－１）（ｎ－ｐ）＋１}，ｃ_{（ｋ－１）（ｎ－ｐ）＋２}，ｔ_{（ｋ－１）（ｎ－ｐ）＋２}，…，ｃ_{ｋ（ｎ－ｐ）}，ｔ_{ｋ（ｎ－ｐ）}，ａ_{（ｋ－１）（ｎ－ｐ）＋１}，ａ_{（ｋ－１）（ｎ－ｐ）＋２}，…，ａ_{ｋ（ｎ－ｐ）}
［数５３］
［数５４］

【0161】

【数53】

【数54】

【0162】

以下、ステップ３に含まれる細分化された各ステップをそれぞれ説明する。

【0163】

ステップ３．１：サフィックス複製段階。

【0164】

サフィックス複製段階では、グリッド制限下で入力レジスタにおける後ｐ個の量子ビットｘ_{ｎ－ｐ＋１}，ｘ_{ｎ－ｐ＋２}，…，ｘ_ｎを［数５５］個のコピーで複製レジスタＣに複製することを実現する必要がある。つまり、グリッド限制下で、入力レジスタと複製レジスタ上に作用する対角ユニタリ行列Ｕ_{ｃｏｐｙ，１}を実現する。

【0165】

【数55】

【0166】

［数５６］
ここで、
［数５７］である。

【0167】

【数56】

【数57】

【0168】

変換複製のグリッド制限下での回路実現からわかるように、グリッド制限下では、Ｕ_{ｃｏｐｙ，１}は、深さがＯ（ｐ^２＋ｎ_１＋ｎ_２）＝Ｏ（ｌｏｇ^２ｍ＋ｎ_１＋ｎ_２）のＣＮＯＴ回路により実現できる。

【0169】

ステップ３．２：グレイ初期化段階。

【0170】

グレイ初期化段階では、回路実現は、２つのステップに分けられる。第１ステップＵ_１は、ｍ／３個の線形関数ｆ_１，ｋ（ｘ）＝＜ｓ（１，ｋ），ｘ＞を実現し、ここで、ｓ（１，ｋ）は、ｎビットストリングであり、下付き文字ｊは、該線形関数がターゲットレジスタの第ｋビットで実現されることを表す。第２ステップは、ターゲットレジスタにおいて相位回転を実現する。第１ステップで実現された線形関数を明確に説明するために、この応用シーンでは、以下のビットストリング集合が構造される。

【0171】

ここで、ｐ＝ｌｏｇ（ｍ／３）とする。集合｛０，１｝^ｎは、ｎビットストリングからなる１つの２次元配列｛ｓ（ｊ，ｋ）：ｊ∈［２^ｎ－ｐ］，ｋ∈［２^ｐ］｝に分割されてもよく、該２次元配列は、以下の３つの条件を満たす。１．配列の第１行｛ｓ（１，ｋ）：ｋ∈［２^ｐ］｝におけるビットストリングの前（ｎ－ｐ）ビットは、いずれも０であり、且つ配列の各列｛ｓ（ｊ，ｋ）：ｊ∈［２^ｎ－ｐ］｝におけるビットストリングは、同じ後ｐ個のビットを持つ。２．∀ｋ∈［２^ｐ］、∀ｊ∈［２^ｎ－ｐ－１］であり、ｓ（ｊ，ｋ）とｓ（ｊ＋１，ｋ）は、ちょうど１個のビットが異なる。３．［数５８］であり、ｓ（１＋（ｌ－１）（ｎ－ｐ），ｋ）、ｓ（２＋（ｌ－１）（ｎ－ｐ），ｋ）、…、ｓ（ｌ（ｎ－ｐ），ｋ）のプレフィックス部分ビットは、それぞれ１－グレイコード、２－グレイコード、…、ｎ－ｐグレイコードである。

【0172】

【数58】

【0173】

ここで、第１ステップＵ_１のターゲットは、該ステップが完了した後、ターゲットレジスタの各量子ビットｋ上で量子状態｜ｆ_１，ｋ（ｘ）＞を実現することであり、ここで、ｆ_１，ｋ（ｘ）＝＜ｓ（１，ｋ），ｘ＞である。第２ステップは、回転ゲート［数５９］をターゲットレジスタのｋ番目の量子ビット上に作用させることに用いられる。つまり、もし＜ｓ（１，ｋ），ｘ＞＝１であるなら、ｋ番目の量子ビットの位相は、α_s(1,k)回転し、そうでない場合、位相は、変わらない。Ｒ_１＝Ｒ（α_{ｓ（１，ｋ）}）を定義する。

【0174】

【数59】

【0175】

以下、グレイ初期化段階で実現される変換、及び該変換を実現する回路深さを述べる。

【0176】

グレイ初期化段階は、通常、Ｕ_{ＧｒａｙＩｎｉｔ}で表され、それは、以下の操作を完了することができる。

【0177】

［数６０］
ここで、［数６１］である。経路（グリッド）制限下では、グレイ初期化段階は、深さがＯ（ｌｏｇ^２ｍ）の量子回路により実現できる。

【0178】

【数60】

【数61】

【0179】

先ず、第１ステップＵ_１においてサフィックス変数ｘ_{ｎ－ｐ＋１}，ｘ_{ｎ－ｐ＋２}，…，ｘ_ｎにより構成されるｐ個の線形関数を如何に実現するかを説明する。第１ステップＵ_１の後、ターゲットレジスタにおける２^ｐ個の量子ビットの状態は、［数６２］に転化され、すなわち、該過程は、ターゲットレジスタにおけるｋ番目の量子ビットを｜ｆ_１，ｋ（ｘ）＞に転化する。第２ステップでは、基数｜ｘ＞_Ｉ｜ｘ_{ＳｕｆＣｏｐｙ}＞_Ｃ｜０^ｍ／３＞_Ｔに位相ｆ_１，ｋ（ｘ）・α_{ｓ（１，ｋ）}を追加する。従って、
［数６３］を得ることができる。

【0180】

【数62】

【数63】

【0181】

ステップ３．１の後、複製レジスタＣとターゲットレジスタＴにおける量子ビットについて、以下［数６４］の形式を有する。

【0182】

【数64】

【0183】

ここで、ｃ_{１＋（ｌ－１）ｐ}、ｃ_{２＋（ｌ－１）ｐ}、…ｃ_ｌｐは、それぞれ複製レジスタＣにおける量子ビットを表し、ｔ_{１＋（ｌ－１）ｐ}、ｔ_{２＋（ｌ－１）ｐ}、…ｔ_ｌｐは、それぞれターゲットレジスタＴにおける量子ビットを表し、すなわち、このとき、複製レジスタにおいてサフィックス部分量子ビットが既に複製されており、ターゲットレジスタにおいて依然として０である。

【0184】

従って、Ｕ_１の変換は、以下の形式で書くことができる。
［数６５］
［数６６］

【0185】

【数65】

【数66】

【0186】

各［数６７］に対して、変換
［数６８］
は、ｐ－量子ビットの可逆線形変換であり、従って、経路（グリッド）制限下では、上記過程は、深さがＯ（ｐ^２）のＣＮＯＴ回路により実現できる。上記各変換の回路制約図が互いに交差しないため、すべての変換は、並行して実現できる。ゆえに、変換Ｕ_１は、経路（グリッド）制限下では、深さがＯ（ｐ^２）のＣＮＯＴ回路により実現できる。

【0187】

【数67】

【数68】

【0188】

演算子Ｒ_１に対して、すべての回転ゲートがいずれも同一の量子ビット上に作用しないため、それらを同一層の回路において配置でき、すなわち、回路深さは、１である。以上のように、Ｇｒａｙ初期化段階における回路深さは、Ｏ（ｐ^２）＝Ｏ（ｌｏｇ^２ｍ）を超えない。

【0189】

ステップ３．３：プレフィックス複製段階。

【0190】

プレフィックス複製段階では、先ず、サフィックス複製段階で得られた量子状態を復元し、次にそれぞれ複製レジスタと補助レジスタにおいてプレフィックス変数ｘ_１，ｘ_２，…，ｘ_ｎ－ｐの［数６９］個のコピーを実現する。プレフィックス複製段階は、サフィックス複製段階と類似し、ここでは、その回路構造についての重複説明を省略する。

【0191】

【数69】

【0192】

プレフィックス複製段階は、通常、Ｕ_{ｃｏｐｙ，２}で表され、入力レジスタにおける変数ｘ_１，…，ｘ_ｎ－ｐのそれぞれを［数７０］個のコピーで複製レジスタと補助レジスタに複製し、深さが最大Ｏ（ｎ^２＋ｎ_１＋ｎ_２）のＣＮＯＴ回路を実現する必要がある。

【0193】

【数70】

【0194】

Ｕ_{ｃｏｐｙ，２}で実現される効果は、
［数７１］であり、
ここで、｜０^ｍ／３＞_Ｃは、複製レジスタを表し、｜０^ｍ／３＞_Ａは、補助レジスタを表し、［数７２］である。

【0195】

【数71】

【数72】

【0196】

プレフィックス複製段階の演算子は、［数７３］であり、深さは、最大Ｏ（ｐ^２＋ｎ_１＋ｎ_２）＋２・Ｏ（（ｎ－ｐ）^２＋ｎ_１＋ｎ_２）＝Ｏ（ｎ^２＋ｎ_１＋ｎ_２）であり、ここで、［数７４］は、サフィックス複製段階で得られた量子状態を復元することを表す。従って、この段階の演算子［数７５］の作用効果は、
［数７６］
［数７７］である。

【0197】

【数73】

【数74】

【数75】

【数76】

【数77】

【0198】

ステップ３．４：グレイサイクル段階（すなわち、グレイ経路処理段階）。

【0199】

グレイサイクル段階は、２^ｎ－ｐ－１個の処理段階を含み、ｊ＝２，３，…，２^ｎ－ｐを用いてこれらの処理段階の下付き文字とする。グレイ初期化段階は、ｊ＝１の処理段階としてみなすことができる。各処理段階ｊでは、回路Ｃは、以下の２つのステップを実現する。ステップ１は、ＣＮＯＴゲートからなる量子回路Ｕ_ｊにより実現され、ＣＮＯＴゲートは、［数７８］により制御され、ターゲットビットは、ターゲットレジスタのｋ番目のビットであり、ここで、ｔ_ｊｋは、２次元配列におけるｓ（ｊ，ｋ）とｓ（ｊ＋１，ｋ）の異なるビットの下付き文字を表す。ステップ２は、ターゲットレジスタのｋ番目の量子ビット上に作用してＲ（α_{ｓ（ｊ，ｋ）}）回転する。［数７９］とする。

【0200】

【数78】

【数79】

【0201】

従って、グレイサイクル段階において、第ｊ段階は、実際に以下の変換を実現する。

【0202】

［数８０］
ここで、ｆ_ｊ，ｋ（ｘ）＝＜ｓ（ｊ，ｋ），ｘ＞、且つ［数８１］である。グレイサイクル段階の回路深さは、最大Ｏ（２^ｎ－ｐ）である。

【0203】

【数80】

【数81】

【0204】

以下、グレイサイクル段階における回路の構造の証明を与える。グレイサイクル段階は、すなわち、各処理段階で実現される２つのステップを計２^ｎ－ｐ－１回繰り返す。

【0205】

ステップ１に対して、記述の便宜上、発明者らは、上記グレイサイクルの第ｊ段階におけるＵ_ｊ変換を以下の等価形式に書く。
［数８２］

【0206】

【数82】

【0207】

レジスタＲ_１において、発明者らは、下記変換を実現する。

【0208】

［数８３］
［数８４］
ここで、ｆ_ｊ，１（ｘ）＝＜ｓ（ｊ，１），ｘ＞、ｆ_{ｊ＋１，１}（ｘ）＝＜ｓ（ｊ＋１，１），ｘ＞であり、すなわち、レジスタＲ_１において、実現されるのは、構造された２次元配列における第ｊ行のビットストリングから第ｊ＋１行のビットストリングと対応する変換である。

【0209】

【数83】

【数84】

【0210】

一般性を失うことなく、ｓ（ｊ，１）とｓ（ｊ＋１，１）がγ番目のビットで異なることを仮定する。グレイコードサイクルの性質からわかるように、ｓ（ｊ，１），…，ｓ（ｊ，ｎ－ｐ）とｓ（ｊ＋１，１），…，ｓ（ｊ＋１，ｎ－ｐ）は、それぞれγ，γ＋１，γ＋２，…，ｎ－ｐ，１，２，…，γ－１番目のビットで異なる。

【0211】

γ＝１であれば、該変換は、下記ＣＮＯＴ回路により実現できる。
［数８５］

【0212】

【数85】

【0213】

該回路における各ＣＮＯＴゲートの制御ビットとターゲットビットは、いずれも隣接し、且つ任意の２つのＣＮＯＴゲートの制御ビットとターゲットビットは、いずれも異なり、ゆえに、その回路深さは、１である。γが厳密に１よりも大きければ、該変換は、下記［数８６］のＣＮＯＴ回路により実現できる。

【0214】

【数86】

【0215】

ここで、上記回路は、補助レジスタにおける量子ビットをターゲットレジスタ上に作用させることができることを表し、すなわち、γ－１個は、補助レジスタにおける量子ビットを用い、残りは、複製レジスタにおける量子ビットを用いる。従って、上記回路において、Ｃ_ｋにおけるすべてのＣＮＯＴゲートは、いずれも交差しない経路により制限され、これらのＣＮＯＴゲートは、並行して実現することができ、すなわち、補助レジスタを利用して回路深さを更に圧縮することができる。且つＣＮＯＴゲートの制御ビットとターゲットビットとの距離がＯ（γ）であり、ゆえに、グリッド（経路）制限下では、Ｃ_ｋは、深さがＯ（γ）の回路により実現できる。従って、グリッド制限下では、［数８７］は、深さがＯ（γ）・（γ－１）の回路により実現できる。すべてのレジスタＲ_ｌにおける変換は、Ｒ_１と同じであり、且つこれらのレジスタにおける図制限が交差しておらず、ゆえに、Ｕ_ｊの回路深さがＯ（γ^２）である。

【0216】

【数87】

【0217】

ステップ２に対して、それは、異なる量子ビット上に作用する１ビット量子ゲートのみを含み、ゆえに、該ステップは、並行して１層の回路において実現することができる。

【0218】

ただし、グレイコードの性質に基づき理解できるように、グレイサイクルの２^ｎ－ｐ－１個の処理段階において、ｓ（ｊ，１）とｓ（ｊ＋１，１）は、γ番目のビットのこの場合に２^{ｎ－ｐ－γ}が出現することとなる。従って、経路（グリッド）制限下では、グレイサイクル段階は、深さが［数８８］の回路により実現できる。

【0219】

【数88】

【0220】

ステップ３．５：反転段階。

【0221】

反転段階の量子回路は、［数８９］である。

【0222】

【数89】

【0223】

それは、以下の変換を実現する。
［数９０］

【0224】

【数90】

【0225】

すなわち、複製レジスタ、ターゲットレジスタ、及び補助レジスタを復元する。

【0226】

説明する必要がある点として、反転段階の量子回路は、ステップ３．１～ステップ３．４におけるすべてのＣＮＯＴ回路の逆回路であり、深さが［数９１］である。

【0227】

【数91】

【0228】

上記５つのステップを組み合わせてステップ３（対角ユニタリ行列Λ_ｎ）に対応する対角ユニタリ行列量子回路を得ることができる。

【0229】

上記５つの段階の量子回路の深さを加算して、すべての回路深さ［数９２］を得ることができる。

【0230】

【数92】

【0231】

上記ステップ３における５つの段階が対角ユニタリ行列Λ_ｎを実現する過程は、以下の式［数９３］により表すことができる。

【0232】

【数93】

【0233】

ここで、Ｕ_{ｃｏｐｙ，１}とは、サフィックス複製段階を指し、Ｕ_{ＧｒａｙＩｎｉｔ}とは、グレイ初期化段階を指し、［数９４］とは、プレフィックス複製段階を指し、Ｒ_２Ｕ_２とは、グレイサイクル段階の１番目の処理段階を指し、［数９５］とは、グレイサイクル段階の最後１つの処理段階を指し、Ｕ_{Ｉｎｖｅｒｓｅ}とは、反転段階を指す。ｅ^θ（ｘ）とは、対角ユニタリ行列が実現する必要がある位相回転を指す。

【0234】

【数94】

【数95】

【0235】

上記分析から以下の結論を得ることができ、補助量子ビットの個数がｍ≧３ｎで、且つｍ＋ｎ＝ｎ_１ｎ_２である場合に、ｎ_１×ｎ_２－グリッド制限下では、任意のｎ－量子ビットの対角ユニタリ行列［数９６］は、回路深さが［数９７］の量子回路により実現できる。

【0236】

【数96】

【数97】

【0237】

更に推理して以下を得ることができ、ｍ＋ｎ＝ｎ_１ｎ_２を設定する。ｍ（ｍ≧３ｎ）個の補助量子ビットを与え、ｎ_１×ｎ_２－２次元グリッドの制約下では、任意のｎ－量子ビット量子状態｜ψ_ｖ＞は、深さが［数９８］の量子回路により準備できる。

【0238】

【数98】

【0239】

理解すべき点として、上記各実施例に係るフローチャートにおける各ステップは、矢印の指示に応じて順に表示されているが、これらのステップは、必ずしも矢印で指示される順序に応じて順に実行されるのでない。本明細書において明確な説明がない限り、これらのステップの実行は、厳密な順序に制限されず、これらのステップは、ほかの順序で実行されてもよい。そして、上記各実施例に係るフローチャートにおける少なくとも一部のステップは、複数のステップ、又は複数の段階を含んでもよく、これらのステップ、又は段階は、必ずしも同一時刻において実行されて完了するのではなく、異なる時刻において実行されてもよく、これらのステップ、又は段階の実行順序も必ずしも順に行われるのではなく、ほかのステップ、又はほかのステップのうちのステップ、又は段階の少なくとも一部と交替して、又は交互に実行されてもよい。

【0240】

同様の発明思想に基づいて、本願の実施例は、上記の係る量子状態準備回路生成方法を実現することに用いられる量子状態準備回路生成装置をさらに提供する。該装置が提供する問題を解決する実現手段は、上記方法に記載される実現手段と類似しており、ゆえに、以下提供される１つの、又は複数の量子状態準備回路生成装置の実施例における具体的な限定について、以上の量子状態準備回路生成方法についての限定を参照すればよいため、ここでは、重複説明を省略する。

【0241】

１つの実施例において、図１０に示すように、第１設定モジュール１００２、第２設定モジュール１００４、回路構築モジュール１００６、回路組み合わせモジュール１００８、及び処理モジュール１０１０を含む、量子状態準備回路生成装置を提供し、ここで、
第１設定モジュール１００２は、量子状態準備回路の回路準備パラメータに基づいて量子状態準備回路に入力レジスタを設定し、且つ補助量子ビット数を決定することに用いられ、
第２設定モジュール１００４は、補助量子ビット数に基づき量子状態準備回路に複製レジスタとターゲットレジスタを設定することに用いられ、
回路構築モジュール１００６は、量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって回路構築を行い、対角ユニタリ行列量子回路を得ることに用いられ、量子ビット複製方式は、グリッド制限条件に基づいて得られ、
回路組み合わせモジュール１００８は、対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせ、対角ユニタリ行列量子回路と対応する均一制御ゲート回路を得ることに用いられ、
処理モジュール１０１０は、少なくとも１つの均一制御ゲート回路に基づいて量子状態準備回路を生成することに用いられる。

【0242】

上記量子状態準備回路生成装置は、回路準備パラメータに基づいて、量子状態準備回路に入力レジスタを設定し、且つ補助量子ビット数を決定することができ、それによって補助量子ビット数に基づき、複製レジスタ、及びターゲットレジスタの設定を実現することができる。量子ビット複製方式に基づき、入力レジスタ、複製レジスタ、及びターゲットレジスタによって回路構築を行うことで、グリッド制限条件の制約を考慮する場合に、組み合わせスキルを利用して対角ユニタリ行列量子回路を構造することができる。更に対角ユニタリ行列量子回路と１ビット量子ゲートとを組み合わせることによって均一制御ゲート回路を得て、均一制御ゲート回路に基づいて量子状態準備回路を生成することができ、全過程において、補助量子ビットと組み合わせスキルを利用してグリッド制限条件の制約下での量子状態準備回路の並行化を実現し、回路深さを効果的に圧縮した量子状態準備回路を得て、デコヒーレンス影響の減少を実現することができる。

【0243】

【0244】

１つの実施例において、入力レジスタは、プレフィックス部分量子ビットと、サフィックス部分量子ビットとを含む。回路構築モジュールは、さらに、量子ビット複製方式に基づき、入力レジスタにおけるサフィックス部分量子ビットを複製し、サフィックス部分量子ビットを複製レジスタに複製し、サフィックス複製段階回路を得て、複製レジスタにおけるサフィックス部分量子ビットとターゲットレジスタによってグレイ初期化処理を行い、グレイ初期化段階回路を得て、量子ビット複製方式に基づき、入力レジスタにおけるプレフィックス部分量子ビットを複製し、プレフィックス部分量子ビットを複製レジスタに複製し、プレフィックス複製段階回路を得て、複製レジスタにおけるプレフィックス部分量子ビットとターゲットレジスタによってグレイ経路処理を行い、グレイ経路段階回路を得て、サフィックス複製段階回路、グレイ初期化段階回路、プレフィックス複製段階回路、及びグレイ経路段階回路に基づいて反転処理を行い、反転処理段階回路を得て、サフィックス複製段階回路、グレイ初期化段階回路、プレフィックス複製段階回路、グレイ経路段階回路、及び反転処理段階回路に基づいて、対角ユニタリ行列量子回路を得ることに用いられる。

【0245】

１つの実施例において、回路構築モジュールは、さらに、量子ビット複製方式に基づき、入力レジスタにおけるサフィックス部分量子ビットに対して列複製を行い、複製レジスタにおける異なる量子ビット上に複製し、第１制御ＮＯＴゲート回路を得て、複製レジスタにおけるサフィックス部分量子ビットの数量がサフィックス複製段階条件を満たすまで複製レジスタにおける異なる量子ビット上に複製されたサフィックス部分量子ビットに対して行方向において反復複製を行い、第２制御ＮＯＴゲート回路を得て、第１制御ＮＯＴゲート回路と第２制御ＮＯＴゲート回路に基づいてサフィックス複製段階回路を得ることに用いられる。

【0246】

１つの実施例において、回路構築モジュールは、さらに、複製レジスタにおけるサフィックス部分量子ビットによって、ターゲットレジスタの各量子ビット上でマッチングする目的関数を実現し、第３制御ＮＯＴゲート回路を得て、各量子ビットにマッチングする目的関数に基づいて、ターゲットレジスタの各量子ビットにマッチングする第１位相をそれぞれ決定し、ターゲットレジスタの各量子ビット上でマッチングする第１位相の位相回転を実現し、第１位相回転回路を得て、第３制御ＮＯＴゲート回路と第１位相回転回路に基づいて、グレイ初期化段階回路を得ることに用いられる。

【0247】

１つの実施例において、回路構築モジュールは、さらに、各量子ビットにマッチングする目的関数に基づいて、ターゲットレジスタの各量子ビットと対応する量子ビットストリングをそれぞれ決定し、量子ビットストリングに対応する位相を決定し、量子ビットストリングに対応する位相を、量子ビットストリングに対応する量子ビットにマッチングする第１位相とすることに用いられる。

【0248】

１つの実施例において、回路構築モジュールは、さらに、複製レジスタにおけるサフィックス処理段階を経た量子ビットに対して復元処理を行い、量子ビット複製方式に基づき、入力レジスタにおけるプレフィックス部分量子ビットに対して列複製を行い、複製レジスタにおける異なる量子ビット上に複製し、第４制御ＮＯＴゲート回路を得て、複製レジスタにおけるプレフィックス部分量子ビットの数量がプレフィックス複製段階条件を満たすまで、複製レジスタにおける異なる量子ビット上に複製されたプレフィックス部分量子ビットに対して行方向において反復複製を行い、第５制御ＮＯＴゲート回路を得て、第４制御ＮＯＴゲート回路と第５制御ＮＯＴゲート回路に基づいて、プレフィックス複製段階回路を得ることに用いられる。

【0249】

１つの実施例において、回路構築モジュールは、さらに、グレイ経路処理の各処理段階において、複製レジスタにおけるプレフィックス部分量子ビットによって、ターゲットレジスタの各量子ビット上で現在の処理段階にマッチングする目的関数変換を実現し、現在の処理段階の処理回路を得て、グレイ経路処理における各処理段階の処理回路に基づいてグレイ経路段階回路を得ることに用いられる。

【0250】

１つの実施例において、回路構築モジュールは、さらに、現在の処理段階にマッチングする目的関数変換に基づいて、ターゲットレジスタの各量子ビット上に作用する量子ビット制御ビット、及び各量子ビットにマッチングする第２位相をそれぞれ決定し、量子ビット制御ビットに基づき、複製レジスタにおけるプレフィックス部分量子ビットによって目的関数変換制御を実現し、目的関数変換回路を得て、ターゲットレジスタの各量子ビット上でマッチングする第２位相の位相回転を実現し、第２位相回転回路を得て、目的関数変換回路と第２位相回転回路に基づき現在の処理段階の処理回路を得ることに用いられる。

【0251】

１つの実施例において、第２設定モジュールは、さらに、補助量子ビット数に基づいて、量子状態準備回路に補助レジスタを設定することに用いられ、回路構築モジュールは、さらに、量子ビット複製方式に基づき、入力レジスタにおけるプレフィックス部分量子ビットを複製し、プレフィックス部分量子ビットを複製レジスタに複製し、且つプレフィックス部分量子ビットを補助レジスタに複製し、プレフィックス複製段階回路を得て、複製レジスタにおけるプレフィックス部分量子ビット、補助レジスタにおけるプレフィックス部分量子ビット、及びターゲットレジスタによってグレイ経路処理を行い、グレイ経路段階回路を得ることに用いられる。

【0252】

同様の発明思想に基づいて、本願の実施例は、上記係る量子状態準備方法を実現することに用いられる量子状態準備装置をさらに提供する。該装置が提供する問題を解決する実現手段は、上記方法に記載される実現手段と類似しており、ゆえに、以下提供される１つの、又は複数の量子状態準備装置の実施例における具体的な限定について、以上の量子状態準備方法についての限定を参照すればよいため、ここでは、重複説明を省略する。

【0253】

１つの実施例において、量子状態準備回路に基づいて回路初期状態データに対して量子状態準備を行い、量子状態データを得ることに用いられる準備モジュールであって、量子状態準備回路は、上記量子状態準備回路生成方法によって実現される、準備モジュールを含む、量子状態準備装置を提供する。

【0254】

上記量子状態準備装置は、回路深さを効果的に圧縮した量子状態準備回路を使用して、回路初期状態データに対して量子状態準備を行い、量子状態データを得ることによって、デコヒーレンス影響を低減させることができる。

【0255】

上記量子状態準備回路生成装置、及び量子状態準備装置における各モジュールは、全部、又は一部をソフトウェア、ハードウェア、及びその組み合わせによって実現することができる。上記各モジュールは、ハードウェア形式でコンピュータ機器におけるプロセッサ内に内蔵されるか、又は独立してもよく、ソフトウェア形式でコンピュータ機器におけるメモリに記憶されてもよく、それによりプロセッサは、以上の各モジュールに対応する操作を呼び出して実行する。

【0256】

１つの実施例において、コンピュータ機器を提供し、該コンピュータ機器は、サーバであってもよく、その内部構造図は、図１１に示す。該コンピュータ機器は、プロセッサ、メモリ、入力／出力インタフェース（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ、Ｉ／Ｏと略称する）、及び通信インタフェースを含む。ここで、プロセッサ、メモリ、及び入力／出力インタフェースは、システムバスによって接続され、通信インタフェースは、入力／出力インタフェースによってシステムバスに接続される。ここで、該コンピュータ機器のプロセッサは、計算及び制御能力を提供することに用いられる。該コンピュータ機器のメモリは、不揮発性記憶媒体、及び内部メモリを含む。該不揮発性記憶媒体には、オペレーティングシステム、コンピュータ可読命令、及びデータベースが記憶されている。該内部メモリは、不揮発性記憶媒体におけるオペレーティングシステム、及びコンピュータ可読命令の動作のための環境を提供する。該コンピュータ機器のデータベースは、回路準備パラメータ等のデータを記憶することに用いられる。該コンピュータ機器の入力／出力インタフェースは、プロセッサと外部機器との間で情報を交換することに用いられる。該コンピュータ機器の通信インタフェースは、ネットワークによって外部の端末と接続して通信することに用いられる。該コンピュータ可読命令がプロセッサにより実行されるときに、量子状態準備回路生成方法を実現する。

【0257】

当業者が理解できるように、図１１に示す構造は、単に本願の手段に関連する部分構造のブロック図であり、本願の手段をそれに応用したコンピュータ機器に対する限定を構成せず、具体的なコンピュータ機器は、図示よりも多い、又は少ない部材を含むか、又はあるいくつかの部材を組み合わせるか、又は異なる部材配置を有するようにしてもよい。

【0258】

１つの実施例において、コンピュータ機器をさらに提供し、メモリと、プロセッサとを含み、メモリにコンピュータ可読命令が記憶されており、該プロセッサは、コンピュータ可読命令を実行するときに上記各量子状態準備回路生成方法の実施例におけるステップを実現する。

【0259】

１つの実施例において、量子コンピュータを提供し、メモリと、プロセッサとを含み、メモリにコンピュータ可読命令が記憶されており、該プロセッサは、コンピュータ可読命令を実行するときに、上記量子状態準備方法の実施例におけるステップを実現する。

【0260】

１つの実施例において、コンピュータ可読記憶媒体を提供し、コンピュータ可読命令が記憶されており、該コンピュータ可読命令がプロセッサにより実行されるときに上記各方法実施例におけるステップを実現する。

【0261】

１つの実施例において、コンピュータプログラム製品を提供し、該コンピュータプログラム製品は、コンピュータ可読命令を含み、該コンピュータ可読命令は、コンピュータ可読記憶媒体に記憶されている。コンピュータ機器のプロセッサは、コンピュータ可読記憶媒体から該コンピュータ可読命令を読み取り、プロセッサが該コンピュータ可読命令を実行することによって、該コンピュータ機器が上記各方法実施例におけるステップを実行する。

【0262】

１つの実施例において、量子機器を提供し、量子機器は、上記量子状態準備回路生成方法によって量子状態準備回路を実現する。

【0263】

ここで、量子機器とは、量子力学の原理を利用して計算を行う機器を指す。量子力学の重ね合わせ原理、及び量子もつれに基づいて、量子機器は、比較的強い並行処理能力を有し、いくつかの古典コンピュータでの計算が困難であるという問題を解決することができる。例えば、量子機器とは、具体的には、量子コンピュータを指してもよい。また例えば、量子機器とは、具体的には、量子チップを指してもよい。量子チップは、量子コンピュータの中央プロセッサである。

【0264】

具体的には、量子機器は、上記量子状態準備回路生成方法に基づいて対応する量子プログラムを実行することによって、量子状態準備回路を実現することができる。説明する必要がある点として、本実施例に係る量子状態準備を実現する回路とは、実際の量子部品上で量子状態準備回路を実現することを指し、すなわち、実現される量子状態準備回路は、物理回路である。

【0265】

上記量子機器は、回路深さを効果的に圧縮した量子状態準備回路を得て、デコヒーレンス影響の減少を実現することができる。

【0266】

説明する必要がある点として、本願に係るデータ（分析に用いられるデータ、記憶されるデータ、展示されるデータ等を含むが、これらに限定されない）は、いずれもユーザーにより認可されたか、又は各関係者により十分に認可されたデータであり、且つ関連データの収集、使用、及び処理は、関連国や地域の関連法律・法規、及び標準を順守する必要がある。

【0267】

当業者が理解できるように、上記実施例方法における全部、又は一部のプロセスの実現は、コンピュータ可読命令によって関連ハードウェアに命令を出して完了してもよく、上記コンピュータ可読命令は、１つの不揮発性コンピュータ読み取り可能な記憶媒体に記憶されてもよく、該コンピュータ可読命令が実行されるときに、上記各方法の実施例のプロセスを含んでもよい。ここで、本願が提供する各実施例において使用されるメモリ、データベース、又はほかの媒体についてのいかなる例示も、いずれも不揮発性、及び揮発性メモリのうちの少なくとも一種を含んでもよい。不揮発性メモリは、読み出し専用メモリ（Ｒｅａｄ－ＯｎｌｙＭｅｍｏｒｙ、ＲＯＭ）、テープ、フロッピーディスク、フラッシュメモリ、光メモリ、高密度組み込み式不揮発性メモリ、抵抗変化型メモリ（ＲｅＲＡＭ）、磁気抵抗メモリ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ＭＲＡＭ）、強誘電体メモリ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ＦＲＡＭ（登録商標））、相変化メモリ（ＰｈａｓｅＣｈａｎｇｅＭｅｍｏｒｙ、ＰＣＭ）、及びグラフェンメモリ等を含んでもよい。揮発性メモリは、ランダムアクセスメモリ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ＲＡＭ）、又は外部高速キャッシュメモリ等を含んでもよい。制限ではなく説明として、ＲＡＭは、例えばスタティックランダムアクセスメモリ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ＳＲＡＭ）、又はダイナミックランダムアクセスメモリ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ＤＲＡＭ）等の複数種の形式であってもよい。本願が提供する各実施例に係るデータベースは、リレーショナルデータベース、及び非リレーショナルデータベースのうちの少なくとも一種を含んでもよい。非リレーショナルデータベースは、ブロックチェーンに基づく分散型データベース等を含んでもよいが、これに限定されない。本願が提供する各実施例に係るプロセッサは、汎用プロセッサ、中央プロセッサ、グラフィックスプロセッサ、デジタル信号プロセッサ、プログラマブルロジックデバイス、量子計算に基づくデータ処理ロジックデバイス等であってもよいが、これらに限定されない。

【0268】

上記実施例の各技術的特徴は任意に組み合わせることができ、記述を簡潔にするために、上記実施例における各技術的特徴のすべての可能な組み合わせを記述してはいない。しかし、これらの技術的特徴の組み合わせが互いに矛盾しない限り、本明細書に記載される範囲に属すると考えられるべきである。

【0269】

上記実施例は、単に本願のいくつかの実施形態を示しており、その記述は、比較的具体的で詳細であるが、出願の特許範囲を制限するものではないと理解すべきである。なお、当業者であれば、本願の発想を逸脱せずに種々の変形や改良を行うこともでき、これらは、すべて本願の保護範囲に属する。従って、本願特許の保護範囲は、添付した特許請求の範囲に準じるべきである。

【符号の説明】

【0270】

１０２古典コンピュータ
１０４量子コンピュータ
１００２第１設定モジュール
１００４第２設定モジュール
１００６回路構築モジュール
１００８回路組み合わせモジュール
１０１０処理モジュール

【図1】