特表 2024-526458 半導体構造及びその製造方法、メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-19

(54)【発明の名称】半導体構造及びその製造方法、メモリ

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240711BHJP

【ＦＩ】

H10B12/00 671A

H10B12/00 621

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022553691

(86)(22)【出願日】2022-06-28

(85)【翻訳文提出日】2022-09-06

(86)【国際出願番号】 CN2022101898

(87)【国際公開番号】W WO2023245697

(87)【国際公開日】2023-12-28

(31)【優先権主張番号】202210708966.5

(32)【優先日】2022-06-21

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】肖 徳元

(72)【発明者】

【氏名】邵 光速

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083AD06

5F083AD24

5F083GA06

5F083GA09

5F083HA06

5F083JA03

5F083JA05

5F083JA19

5F083JA39

5F083JA40

5F083JA43

5F083PR03

5F083PR05

5F083PR21

5F083PR22

(57)【要約】

本発明の実施例において、半導体構造及びその製造方法、メモリを提供し、前記半導体構造は、基板と、複数の酸化柱と、複数の活性柱と、第１絶縁層と、メモリ構造と、を含み、前記複数の酸化柱は、前記基板上に位置し、且つ第１方向及び第２方向に沿ってアレイ状に配列され、前記第１方向及び前記第２方向はともに、前記基板の表面に対して平行であり、且つ前記第１方向と前記第２方向が交差し、前記第１絶縁層は、複数の前記酸化柱の隙間に位置し、前記活性柱のそれぞれは、いずれも対応する１つの前記酸化柱の上面に位置し、前記メモリ構造は、少なくとも前記活性柱の側壁の一部を覆う。

【特許請求の範囲】

【請求項1】

半導体構造であって、
基板と、複数の酸化柱と、複数の活性柱と、第１絶縁層と、メモリ構造と、を含み、
前記複数の酸化柱は、前記基板上に位置し、且つ第１方向及び第２方向に沿ってアレイ状に配列され、前記第１方向及び前記第２方向がともに前記基板の表面に対して平行であり、且つ前記第１方向及び前記第２方向が交差し、
前記第１絶縁層は、複数の前記酸化柱の隙間に位置し、
前記活性柱のそれぞれは、いずれも対応する１つの前記酸化柱の上面に位置し、
前記メモリ構造は、少なくとも前記活性柱の側壁の一部を覆う、前記半導体構造。

【請求項2】

前記酸化柱の材料は、前記第１絶縁層の材料と同じかまたは異なる
請求項１に記載の半導体構造。

【請求項3】

前記活性柱のそれぞれは、第１サブ活性柱と、前記第１サブ活性柱上に位置する第２サブ活性柱を含み、前記基板上の前記第１サブ活性柱の正投影は、前記基板上の前記第２サブ活性柱の正投影内に位置する
請求項１に記載の半導体構造。

【請求項4】

前記メモリ構造は、
前記第１サブ活性柱の側壁を覆う第１導電層と、
前記第１導電層の表面及び前記第１絶縁層の上面を覆う誘電体層と、
前記誘電体層内に位置する第２導電層と、を含む
請求項３に記載の半導体構造。

【請求項5】

前記半導体構造はさらに、複数のトランジスタを含み、各前記トランジスタのチャネル構造は、前記第２サブ活性柱内に位置し、前記チャネル構造の延長方向は、前記基板の表面に対して垂直な方向である
請求項３に記載の半導体構造。

【請求項6】

前記トランジスタは、
前記第２サブ活性柱の周囲に設けられたゲート構造と、
前記第２サブ活性柱の対向する２つの端部にそれぞれ設けられるソースとドレインを含む
請求項５に記載の半導体構造。

【請求項7】

前記半導体構造はさらに、前記トランジスタ上に位置し、前記第２サブ活性柱の頂部に電気的に接触する複数のビット線を含む
請求項６に記載の半導体構造。

【請求項8】

請求項１～７のいずれか一項に記載の半導体構造を含むメモリ。

【請求項9】

半導体構造の製造方法であって、
基板上に、第１方向及び第２方向に沿ってアレイ状に配列された複数の半導体柱を形成することであって、各前記半導体柱は、第１部分及び前記第１部分上に位置する第２部分を含み、前記第１部分の最大径幅は、前記第２部分の最小径幅より小さく、前記第１方向及び前記第２方向は、いずれも前記基板の表面に対して平行であり、且つ前記第１方向と前記第２方向とは交差することと、
前記半導体柱の頂部に支持層を形成し、前記支持層は、前記第２部分の上部の側壁を覆うことと、
前記第１部分が完全に酸化されて酸化柱になり、前記第２部分の露出した表面が酸化されて酸化層になるように、前記半導体柱を酸化することと、
前記複数の酸化柱の隙間に第１絶縁材料を充填して、前記基板の表面に第１絶縁層を形成することと、
前記酸化層を除去して第１サブ活性柱を得ることと、
少なくとも前記第１サブ活性柱の側壁にメモリ構造を形成することと、を含む、前記半導体構造の製造方法。

【請求項10】

前記基板上に、第１方向及び第２方向に沿ってアレイ状に配列された複数の半導体柱を形成することは、
半導体ベースを提供することと、
前記ベースに、第１方向に沿って間隔をあけて配列された複数の第１トレンチと、第２方向に沿って間隔をあけて配列された複数の第２トレンチとを形成することと、
前記第１トレンチ及び／又は前記第２トレンチのそれぞれの底部を拡大処理して、前記複数の半導体柱を形成することと、を含む
請求項９に記載の半導体構造の製造方法。

【請求項11】

前記支持層を形成することは、
複数の前記半導体柱間に前記第１絶縁材料を充填し、エッチングによって前記第１絶縁材料の一部を除去して、前記半導体柱の頂部を露出して第２サブ活性柱を得ることと、
第２絶縁材料を蒸着し、前記第２絶縁材料が前記第２サブ活性柱の表面を覆って、前記半導体柱の頂部に第２絶縁層を形成することと、を含む
請求項９に記載の半導体構造の製造方法。

【請求項12】

前記第２絶縁層の一部を前記第２方向に沿って除去して第１浅トレンチを形成し、前記第１浅トレンチの底面は、前記第２サブ活性柱の底面と面一であり、前記第１浅トレンチに前記第１絶縁材料を充填することと、
前記第２絶縁層の一部を前記第１方向に沿って除去して第２浅トレンチを形成し、前記第２浅トレンチの底面は、前記第２サブ活性柱の上面と面一であり、前記第２浅トレンチに前記第２絶縁材料を充填することと、
前記半導体柱間に充填された第１絶縁材料を全て除去し、前記半導体柱の頂部に格子状の支持層を形成することと、を含む
請求項１１に記載の半導体構造の製造方法。

【請求項13】

前記支持層を形成した後、前記半導体柱を酸化し、前記半導体柱の前記第１部分が完全に酸化されて酸化柱になり、露出した前記半導体柱の前記第２部分の表面が酸化されて酸化層になることと、
前記半導体柱間に第１絶縁材料を再びに充填し、エッチングによって前記第１絶縁材料の一部及び前記酸化層を除去し、残った前記第１絶縁材料及び前記酸化柱により、前記基板の表面に位置する第１絶縁層が形成されることと、を含む
請求項１２に記載の半導体構造の製造方法。

【請求項14】

前記少なくとも前記第１サブ活性柱の側壁にメモリ構造を形成することは、
前記第１サブ活性柱の側壁を覆う第１導電層を形成することと、
前記第１導電層の表面及び前記第１絶縁層の上面を覆う誘電体層を形成することと、
前記誘電体層中に第２導電層を形成することと、を含む
請求項１１に記載の半導体構造の製造方法。

【請求項15】

前記第１サブ活性柱の側壁を覆う第１導電層を形成することは、
選択的な蒸着工程により、前記第１サブ活性柱の側壁を覆う第１導電層を形成することを含む
請求項１４に記載の半導体構造の製造方法。

【請求項16】

前記半導体構造の製造方法は、
前記第２サブ活性柱を露出するために、前記支持層を除去することと、
前記第２サブ活性柱の少なくとも片側を覆うゲート構造を形成することと、
前記第２サブ活性柱の対向する両端にソースとドレインをそれぞれ形成することと、を含む
請求項１５に記載の半導体構造の製造方法。

【請求項17】

前記第１方向に沿った前記第１部分の最大径幅は、前記第１方向に沿った前記第２部分の最小径幅より小さく、
及び／又は、
前記第２方向に沿った前記第１部分の最大径幅は、前記第２方向に沿った前記第２部分の最小径幅より小さい
請求項１０に記載の半導体構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本発明は、２０２２年０６月２１日に中国特許局に提出された、出願番号が２０２２１０７０８９６６．５であり、発明の名称が「半導体構造及びその製造方法、メモリ」である中国特許出願の優先権を主張し、その内容の全てが引用により本発明に組み込まれる。

【0002】

本発明は、半導体技術分野に関し、具体的に、半導体構造及びその製造方法、メモリに関する。

【背景技術】

【0003】

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリアレイのアーキテクチャは、トランジスタ及びメモリセルであるキャパシタ（即ち、１Ｔ１Ｃのメモリセル）からなるアレイである。トランジスタのゲートは、ワード線に接続され、ドレインは、ビット線に接続され、ソースは、キャパシタに接続されている。

【0004】

ＤＲＡＭの小型化に伴い、キャパシタのサイズも小さくなっている。ＤＲＡＭに搭載されるキャパシタの性能をいかに確保するかが、早急に解決すべき問題となっている。

【発明の概要】

【発明が解決しようとする課題】

【0005】

これを鑑みて、本発明の実施例は、半導体構造及びその製造方法、メモリを提供する。

【課題を解決するための手段】

【0006】

本発明の一態様によれば、半導体構造を提供し、前記半導体構造は、
基板と、複数の酸化柱と、複数の活性柱と、第１絶縁層と、メモリ構造と、を含み、
前記複数の酸化柱は、前記基板上に位置し、且つ第１方向及び第２方向に沿ってアレイ状に配列され、前記第１方向及び前記第２方向がともに前記基板の表面に対して平行であり、且つ前記第１方向及び前記第２方向が交差し、
前記第１絶縁層は、複数の前記酸化柱の隙間に位置し、
前記活性柱のそれぞれは、いずれも対応する１つの前記酸化柱の上面に位置し、
前記メモリ構造は、少なくとも前記活性柱の側壁の一部を覆う。

【0007】

上記の技術案において、前記酸化柱の材料は、前記第１絶縁層の材料と同じかまたは異なる。

【0008】

上記の技術案において、前記活性柱のそれぞれは、第１サブ活性柱と、前記第１サブ活性柱上に位置する第２サブ活性柱を含み、前記基板上の前記第１サブ活性柱の正投影は、前記基板上の前記第２サブ活性柱の正投影内に位置する。

【0009】

上記の技術案において、前記メモリ構造は、
前記第１サブ活性柱の側壁を覆う第１導電層と、
前記第１導電層の表面及び前記第１絶縁層の上面を覆う誘電体層と、
前記誘電体層内に位置する第２導電層と、を含む。

【0010】

上記の技術案において、前記半導体構造はさらに、複数のトランジスタを含み、各前記トランジスタのチャネル構造は、前記第２サブ活性柱内に位置し、前記チャネル構造の延長方向は、前記基板の表面に対して垂直な方向である。

【0011】

上記の技術案において、前記トランジスタは、
前記第２サブ活性柱の周囲に設けられたゲート構造と、
前記第２サブ活性柱の対向する２つの端部にそれぞれ設けられるソースとドレインを含む。

【0012】

上記の技術案において、前記半導体構造はさらに、前記トランジスタ上に位置し、前記第２サブ活性柱の頂部に電気的に接触する複数のビット線を含む。

【0013】

本発明の別の一態様によれば、前述の本発明の実施例のいずれか一項に記載の半導体構造を含むメモリを提供する。

【0014】

本発明のさらに別の一態様によれば、半導体構造の製造方法を提供し、前記方法は、
基板上に、第１方向及び第２方向に沿ってアレイ状に配列された複数の半導体柱を形成することであって、各前記半導体柱は、第１部分及び前記第１部分上に位置する第２部分を含み、前記第１部分の最大径幅は、前記第２部分の最小径幅より小さく、前記第１方向及び前記第２方向は、いずれも前記基板の表面に対して平行であり、且つ前記第１方向と前記第２方向とは交差することと、
前記半導体柱の頂部に支持層を形成し、前記支持層は、前記第２部分の上部の側壁を覆うことと、
前記第１部分が完全に酸化されて酸化柱になり、前記第２部分の露出した表面が酸化されて酸化層になるように、前記半導体柱を酸化することと、
前記複数の酸化柱の隙間に第１絶縁材料を充填して、前記基板の表面に第１絶縁層を形成することと、
前記酸化層を除去して第１サブ活性柱を得ることと、
少なくとも前記第１サブ活性柱の側壁にメモリ構造を形成することと、を含む。

【0015】

上記の技術案において、前記基板上に、第１方向及び第２方向に沿ってアレイ状に配列された複数の半導体柱を形成することは、
半導体ベースを提供することと、
前記ベースに、第１方向に沿って間隔をあけて配列された複数の第１トレンチと、第２方向に沿って間隔をあけて配列された複数の第２トレンチとを形成することと、
前記第１トレンチ及び／又は前記第２トレンチのそれぞれの底部を拡大処理して、前記複数の半導体柱を形成することと、を含む。

【0016】

上記の技術案において、前記支持層を形成することは、
複数の前記半導体柱間に前記第１絶縁材料を充填し、エッチングによって前記第１絶縁材料の一部を除去して、前記半導体柱の頂部を露出して第２サブ活性柱を得ることと、
第２絶縁材料を蒸着し、前記第２絶縁材料が前記第２サブ活性柱の表面を覆って、前記半導体柱の頂部に第２絶縁層を形成することと、を含む。

【0017】

上記の技術案において、前記第２絶縁層の一部を前記第２方向に沿って除去して第１浅トレンチを形成し、前記第１浅トレンチの底面は、前記第２サブ活性柱の底面と面一であり、前記第１浅トレンチに前記第１絶縁材料を充填することと、
前記第２絶縁層の一部を前記第１方向に沿って除去して第２浅トレンチを形成し、前記第２浅トレンチの底面は、前記第２サブ活性柱の上面と面一であり、前記第２浅トレンチに前記第２絶縁材料を充填することと、
前記半導体柱間に充填された第１絶縁材料を全て除去し、前記半導体柱の頂部に格子状の支持層を形成することと、を含む。

【0018】

上記の技術案において、前記支持層を形成した後、前記半導体柱を酸化し、前記半導体柱の前記第１部分が完全に酸化されて酸化柱になり、露出した前記半導体柱の前記第２部分の表面が酸化されて酸化層になることと、
前記半導体柱間に第１絶縁材料を再びに充填し、エッチングによって前記第１絶縁材料の一部及び前記酸化層を除去し、残った前記第１絶縁材料及び前記酸化柱により、前記基板の表面に位置する第１絶縁層が形成されることと、を含む。

【0019】

上記の技術案において、前記少なくとも前記第１サブ活性柱の側壁にメモリ構造を形成することは、
前記第１サブ活性柱の側壁を覆う第１導電層を形成することと、
前記第１導電層の表面及び前記第１絶縁層の上面を覆う誘電体層を形成することと、
前記誘電体層中に第２導電層を形成することと、を含む。

【0020】

上記の技術案において、前記第１サブ活性柱の側壁を覆う第１導電層を形成することは、
選択的な蒸着工程により、前記第１サブ活性柱の側壁を覆う第１導電層を形成することを含む。

【0021】

上記の技術案において、前記方法は、
前記第２サブ活性柱を露出するために、前記支持層を除去することと、
前記第２サブ活性柱の少なくとも片側を覆うゲート構造を形成することと、
前記第２サブ活性柱の対向する両端にソースとドレインをそれぞれ形成することと、を含む。

【0022】

上記の技術案において、前記第１方向に沿った前記第１部分の最大径幅は、前記第１方向に沿った前記第２部分の最小径幅より小さく、
及び／又は、
前記第２方向に沿った前記第１部分の最大径幅は、前記第２方向に沿った前記第２部分の最小径幅より小さい。

【発明の効果】

【0023】

本発明の実施例において、基板上に複数の半導体柱を形成し、各前記半導体柱は、第１部分と、前記第１部分上に位置する第２部分とを含むことにより、前記第１部分の最大径幅が前記第２部分の最小径幅より小さくなる。次に、酸化処理により、複数の半導体柱の第１部分をすべて酸化柱に酸化し、複数の酸化柱の隙間に第１絶縁材料を充填する。最後に、各酸化柱の上面に、対応する活性柱を形成することにより、活性柱を基板から絶縁させる。さらに、活性柱の側壁の一部に形成されたメモリ構造を基板から絶縁させ、それにより、メモリ構造のリーク問題を改善し、さらに、メモリの信頼性を向上する。

【図面の簡単な説明】

【0024】

【図1a】本発明の実施例によって提供されるＤＲＡＭトランジスタの回路接続の概略図である。

【図1b】本発明の実施例によって提供されるメモリの構造概略図である。

【図2】本発明の実施例によって提供される半導体構造の製造方法のフローチャートである。

【図3a】本発明の実施例によって提供される半導体構造の製造するプロセスの断面概略図である。

【図3b】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3c】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3d】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3e】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3f】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3g】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3h】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3i】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3j】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3k】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3l】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3m】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3n】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3o】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3p】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【図3q】本発明の実施例によって提供される半導体構造を製造するプロセスの断面概略図である。

【発明を実施するための形態】

【0025】

上記添付図面（必ずしも比例して描かれているわけではない）において、類似した図面マークは、異なるビューで類似した部品を描いている場合がある。類似した図面マークでも、文字のサフィックスが異なると、類似した部品の異なる例を示す場合がある。添付の図面は、例示であって限定ではなく、本明細書で議論される実施例を大体示している。

【0026】

本発明の実施例の技術案と利点をより明確にするために、以下では、図面と実施例を参照して本発明の技術案をさらに詳細に説明する。本発明の例示的な実施方法が添付図面に示されているが、本発明は様々な形態で実施することができ、本明細書に示される実施形態によって限定されるべきではない。むしろ、より徹底して本発明を理解でき、本発明の範囲を完全に当業者に伝達できるために、これらの実施例を提供することを理解されたい。

【0027】

本発明は、添付の図面を参照して、例を挙げて以下の段落でより具体的に説明する。以下の説明及び特許請求の範囲に照らして、本発明の利点及び特徴はより明確になる。添付の図面は、非常に簡略化された形態であり、非精密な比例であり、便利で明確で補助として本発明の実施例を説明するのみに使用することを理解されたい。

【0028】

本発明における「．．．上に」、「．．．の上方に」、「．．．の上部に」の意味は、可能な限り広い意味で解釈されるべきであり、「．．．上に」は、何かの「上にあり」且つ介在する特徴や層がない（つまり直接に何かの上にある）ことを意味するだけでなく、何かの「上にあり」且つ介在する特徴や層があることも意味する。

【0029】

また、説明を容易にするため、本説明書では「．．．上に」、「．．．の上方に」、「．．．の上部に」、「上」、「上部」などの空間的に相対的な用語を使用して、図面に示されるような要素または特徴と、他の要素または特徴との関係を説明する。添付図面に示される向きに加えて、空間的に相対的な用語は、使用中または動作中のデバイスの異なる向きを包含することを意図する。装置は、他の方法で（９０度回転、または他の向き）方向付けされてもよく、本説明書で使用される空間的に相対的な用語も同様に、それに応じて解釈されうる。

【0030】

本発明の実施例において、「基板」という用語は、その上に後続の材料層が追加される材料を指す。基板自体は、パターン化されることができる。基板の上部に加えられる材料は、パターン化されていてもよいし、パターン化されていないままでもよい。さらに、基板は、シリコン、シリコン－ゲルマニウム、ゲルマニウム、ガリウム砒素、リン化インジウムなど、様々な半導体材料を含んでもよい。代わりに、基板はガラス、プラスチック、サファイアウェハなどの非導電性の材料で作られでもよい。

【0031】

本発明の実施例において、用語「層」は、厚さを有する領域を含む材料部を指す。層は、下の構造または上の構造の全体にわたって広がっていてもよいし、下の構造または上の構造の範囲よりも小さい範囲を有していてもよい。さらに、層は、連続構造の厚さより小さい厚さを有する均質または非均質な連続構造の領域であってもよい。例えば、層は、連続構造の上面と底面の間に位置してもよく、あるいは、連続構造の上面と底面における任意の水平面ペアの間に位置してもよい。層は、水平方向、垂直方向、及び／又は傾斜した表面に沿って延在してもよい。層は、複数のサブ層を含んでもよい。例えば、相互接続層は、１つ以上の導体、コンタクトサブ層（相互接続線及び／又はビアコンタクトを形成する）、及び１つ以上の誘電体サブ層を含んでもよい。

【0032】

本発明の実施例において、用語「第１」、「第２」などは、類似した対象を区別するために使用され、特定の順序またはシーケンスを説明するために使用される必要はない。

【0033】

本発明の実施例における半導体構造は、最終的なデバイス構造の少なくとも一部を形成するための後続のプロセスで使用されるものである。ここで、前記最終的なデバイスは、メモリを含んでもよく、前記メモリは、ＤＲＡＭを含むが、これには限定されない。以下はＤＲＡＭを一例として説明する。

【0034】

ただし、以下の実施例のＤＲＡＭに関する説明は、本発明を説明するためにのみ使用され、本発明の範囲を限定しないことを理解されたい。

【0035】

ＤＲＡＭ技術の進化に伴い、メモリセルのサイズはますます小さくなり、そのアレイアーキテクチャは、８Ｆ^２から６Ｆ^２まで、さらに４Ｆ^２までとなっている。さらに、ＤＲＡＭのイオンとリーク電流に対する要求に基づいて、メモリのアーキテクチャは、プレーナアレイトランジスタ（Ｐｌａｎａｒ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）からリセスゲートアレイトランジスタ（Ｒｅｃｅｓｓ Ｇａｔｅ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）へ、リセスゲートアレイトランジスタから埋込型チャンネルアレイトランジスタ（Ｂｕｒｉｅｄ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）へ、埋込型チャンネルアレイトランジスタから垂直チャンネルアレイトランジスタ（Ｖｅｒｔｉｃａｌ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）へ変化する。

【0036】

本発明のいくつかの実施例において、プレーナアレイトランジスタであっても、垂直チャネルアレイトランジスタであっても、ＤＲＡＭは、複数のメモリセル構造からなり、各メモリセル構造は、主に１つのトランジスタと１つのトランジスタによって制御されるメモリセル（キャパシタ）によって構成され、すなわち、ＤＲＡＭは、１つのトランジスタ（Ｔ：Ｔｒａｎｓｉｓｔｏｒ）と、１つのキャパシタ（Ｃ：Ｃａｐａｃｉｔｏｒ）（１Ｔ１Ｃ）を含む。その主な動作原理は、キャパシタに蓄積された電荷の量で、バイナリビットが１か０かを表すことである。

【0037】

図１ａは、本発明の実施例によって提供される１Ｔ１Ｃのアーキテクチャを用いた制御回路の概略図であり、図１ｂは、本発明の実施例によって提供される１Ｔ１Ｃ構造を用いたトランジスタでＤＲＡＭメモリアレイを形成する構造概略図である。図１ａ及び図１ｂに示すように、トランジスタＴのドレインは、ビット線（ＢＬ：Ｂｉｔ Ｌｉｎｅ）と電気的に接続され、トランジスタＴのソース領域は、キャパシタＣの電極板の１つと電気的に接続され、キャパシタＣの電極板のもう１つは、基準電圧に接続され得、前記基準電圧は、接地電圧または他の電圧であり得る。トランジスタＴのゲートは、ワード線（ＷＬ：Ｗｏｒｄ Ｌｉｎｅ）に接続される。ワード線ＷＬを介して電圧を印加することによりトランジスタＴをオンまたはオフに制御し、ビット線ＢＬは、トランジスタＴがオン状態のときに前記トランジスタＴに対して読み取りまたは書き込み動作を行うために使用される。

【0038】

しかしながら、メモリの小型化を実現するために、ＤＲＡＭのサイズは絶えず小さくなり、キャパシタのサイズも小さくなり、キャパシタの形成工程がますます難しくなり、その結果、使用時に形成されたキャパシタにリークの問題が発生する。

【0039】

これに基づき、上記の課題の１つ以上を解決するために、本発明の実施例は、キャパシタの高さを高くして、メモリの記憶容量を増加することができ、同時に、工程の難易度を下げることができる、半導体構造の製造方法を提供する。図２は、本発明の実施例によって提供される半導体構造の製造方法のフローチャートである。図２に示すように、本発明の実施例によって提供される半導体構造の製造方法は、以下のステップを含む。

【0040】

Ｓ１００において、基板上に、第１方向及び第２方向に沿ってアレイ状に配列された複数の半導体柱を形成し、各前記半導体柱は、第１部分及び前記第１部分上に位置する第２部分を含み、前記第１部分の最大径幅は、前記第２部分の最小径幅より小さく、前記第１方向及び前記第２方向は、いずれも前記基板の表面に対して平行であり、且つ前記第１方向と前記第２方向とは交差する。

【0041】

Ｓ２００において、前記半導体柱の頂部に支持層を形成し、前記支持層は、前記第２部分の上部の側壁を覆う。

【0042】

Ｓ３００において、前記第１部分が完全に酸化されて酸化柱になり、前記第２部分の露出した表面が酸化されて酸化層になるように、前記半導体柱を酸化する。

【0043】

Ｓ４００において、複数の前記酸化柱の隙間に第１絶縁材料を充填して、前記基板の表面に第１絶縁層を形成する。

【0044】

Ｓ５００において、前記酸化層を除去して第１サブ活性柱を得る。

【0045】

Ｓ６００において、少なくとも前記第１サブ活性柱の側壁にメモリ構造を形成する。

【0046】

図２に示すステップは排他的ではなく、示された動作の任意のステップの前、ステップの後、またはステップの間で他のステップを行うこともできることを理解するべきである。図２に示すステップは、実際のニーズに応じて、順序を変わることができる。図３ａ～図３ｑは、本発明の実施例によって提供される半導体構造の製造プロセスの断面概略図である。以下、図２及び図３ａ～図３ｑを参照して、本発明の実施例によって提供される半導体構造の製造方法を詳細に説明する。

【0047】

ステップＳ１００において、図３ａ、図３ｂ、図３ｃ、図３ｄを参照して、複数の半導体柱を形成する。

【0048】

前記複数の半導体柱は、基板上に位置し、且つ第１方向及び第２方向に沿ってアレイ状に配列される。

【0049】

いくつかの実施例において、基板上に、第１方向及び第２方向に沿ってアレイ状に配列された複数の半導体柱を形成することは、
半導体ベースを提供することと、
前記ベースに、第１方向に沿って間隔をあけて配列された複数の第１トレンチと、第２方向に沿って間隔をあけて配列された複数の第２トレンチとを形成することと、
前記第１トレンチ及び／又は前記第２トレンチのそれぞれの底部を拡大処理し、前記複数の半導体柱を形成することと、を含む。

【0050】

ここで、図３ａに示すように、前記半導体ベース３００の材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）などを含み得る。

【0051】

図３ａを参照して、前記半導体ベース３００の表面に対して第１エッチングを実行し、前記半導体ベースに第１方向に沿って間隔をあけた複数の第１トレンチ３０１を形成する。ここで、各前記第１トレンチ３０１は、第２方向に沿って延びる。

【0052】

なお、前記第１トレンチ３０１は、半導体ベース内に位置し、すなわち、第３方向に沿った第１トレンチ３０１の深さは、第３方向に沿った前記半導体ベース３００の厚さより小さいことである。

【0053】

前記第１方向は、前記半導体ベース３００の表面に対して平行であり、前記第２方向は、前記第１方向と交差し、且つ前記半導体ベース３００の表面に対して平行である。前記第３方向は、前記半導体ベース３００の表面と垂直であり、ここでの第３方向は、半導体ベース３００の延在方向とも理解され得る。

【0054】

つまり、第１方向と第２方向とが交差し、すなわち、前記第１方向と前記第２方向間の角度は、０～９０度の任意の角度である。ここで、前記第１方向も前記第２方向も、前記第３の方向と垂直である。

【0055】

本発明を明確に説明するために、以下の実施例において、第１方向と第２方向は垂直であることを例として説明する。例示的に、前記第１方向は、図３ａに図示されたＸ軸方向であり、前記第２方向は、図３ａに図示されたＹ軸方向であり、前記第３の方向は、図３ａに図示されたＺ軸方向である。ただし、以下の実施例における方向に関する説明は、本発明を説明するためのものであり、本発明の範囲を限定するためのものではないことを理解されたい。

【0056】

いくつかの実施例において、前記第１トレンチ３０１は、浅トレンチ隔離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を含むが、これには限定されない。

【0057】

前記第１エッチングは、ドライプラズマエッチング工程を含むが、これには限定されない。

【0058】

図３ｂを参照して、前記第１トレンチ３０１に第１絶縁材料３０２を形成し、ここで、前記第１絶縁材料３０２の上面は、前記半導体ベース３００の上面と実質的に面一であり、ここで、前記第１絶縁材料３０２は支持体として使用される。

【0059】

いくつかの実施例において、前記第１絶縁材料３０２の構成材料は、酸化ケイ素（ＳｉＯ_２）を含むが、これには限定されない。

【0060】

前記第１絶縁材料３０２を形成する方法は、物理気相蒸着（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの工程を含むが、これらには限定されない。

【0061】

図３ｃを参照して、前記第１絶縁材料３０２が形成された前記半導体ベース３００に対して第２エッチングを実行して、前記半導体ベース３００に複数の第２トレンチ３０３を形成する。ここで、複数の前記第２トレンチ３０３は第２方向に沿って間隔をあけて配列され、且つ各前記第２トレンチ３０３は、第１方向に沿って延びる。すなわち、前記第１トレンチ３０１と前記第２トレンチ３０３が交差する。

【0062】

例示的に、第１方向が第２方向に対して垂直であるとき、前記第１トレンチ３０１と前記第２トレンチ３０３はお互いに垂直である。

【0063】

ここで、前記第２トレンチ３０３は、半導体ベース３００に位置する。すなわち、第３方向に沿った前記第２トレンチ３０３の深さは、第３方向に沿った前記半導体ベース３００の厚さより小さいことである。

【0064】

例示的に、複数の前記第２トレンチ３０３は、Ｙ軸方向に沿って間隔をあけて配列され、且つ各前記第２トレンチ３０３は、Ｘ軸方向に沿って延び、Ｚ軸方向に沿った各前記第２トレンチ３０３の深さが、Ｚ軸方向に沿った前記半導体層の厚さより小さい。

【0065】

ここで、前記第２エッチングは、ドライプラズマエッチング工程を含むが、これには限定されない。

【0066】

いくつかの実施例において、前記第２トレンチ３０３は、浅トレンチ隔離（ＳＴＩ）構造を含むが、これには限定されない。

【0067】

いくつかの実施例において、第３の方向に沿った第１トレンチ３０１の深さは、第３の方向に沿った第２トレンチ３０３の深さと同じであってもよいし、異なってもよい。

【0068】

好ましくは、第３方向に沿った第１トレンチ３０１の深さは、第３方向に沿った第２トレンチ３０３の深さと同じである。このようにして、製造プロセスにおける工程パラメータの調整を減らすことができ、工程の難易度を下げることができる。

【0069】

ここで、第１トレンチ３０１及び第２トレンチ３０３は、前記半導体ベースを第１方向及び第２方向に沿ってアレイ状に配列された複数の立方体柱に分割し、複数の前記立方体柱の下方に基板３０４を形成する。

【0070】

別の実施例において、半導体ベースの表面に格子状のマスク層を形成し、当該格子状のマスク層をマスクとして使用して半導体ベースをエッチングすることにより、半導体ベースに第１方向及び第２方向に沿ってアレイ状に配列された複数の立方体柱を形成してもよい。

【0071】

次に、図３ｃを参照して、前記第１トレンチ３０１及び／又は前記第２トレンチ３０３のそれぞれの底部を拡大処理する。ここで、前記拡大処理は、第１トレンチ３０１の底部を第１方向に沿ってエッチングすること、及び／又は、第２トレンチ３０３の底部を第２方向に沿ってエッチングすることにより、第１トレンチ３０１及び／又は第２トレンチ３０３の底部の前記第１方向に沿った径幅が、対応するトレンチの頂部の前記第１方向に沿った径幅よりも大きくなり、
及び／又は、
第１トレンチ３０１及び／又は第２トレンチ３０３の底部の前記第２方向に沿った径幅が、対応するトレンチの頂部の前記第２方向に沿った径幅よりも大きくなる、こととして理解することができる。

【0072】

ここで、使用されるエッチング工程は、ウェットエッチング工程、ドライエッチング工程などを含んでもよい。

【0073】

例示的には、前記ウェットエッチング工程において、第１トレンチ３０１及び／又は第２トレンチ３０３の底部にエッチング剤を通過させ、エッチング剤の異方性エッチングにより第１トレンチ３０１及び／又は第２トレンチ３０３の底部のＸ軸方向に沿った径幅を大きくし、及び／又は、第１トレンチ３０１及び／又は第２トレンチ３０３の底部のＹ軸方向に沿った径幅を大きくする。

【0074】

例示的に、前記ドライエッチング工程は、プラズマを制御して横方向エッチングを行って、第１トレンチ３０１及び／又は第２トレンチ３０３の底部に径幅を拡大処理したトレンチ構造を形成する。

【0075】

本発明の実施例において、図３ｃを参照して、前記第１トレンチ３０１及び／又は前記第２トレンチ３０３のそれぞれの底部を拡大処理した後、エッチング工程によって、基板上に位置する複数の立方体柱の底部領域がエッチングされて、立方体柱の底部領域のサイズが小さくなり、それにより、前記半導体柱３０５を形成する。

【0076】

すなわち、前記半導体柱３０５は、第１部分３０５１（図３ｃで破線枠の図面を参照する）と、前記第１部分３０５１上に位置する第２部分３０５２を含む。ここで、前記半導体柱の第１部分３０５１は、前記半導体柱の第２部分３０５２と前記基板３０４の間に位置する。

【0077】

いくつかの実施例において、前記第１方向に沿った前記第１部分の最大径幅は、前記第１方向に沿った前記第２部分の最小径幅より小さく、
及び／又は、
前記第２方向に沿った前記第１部分の最大径幅は、前記第２方向に沿った前記第２部分の最小径幅より小さい。

【0078】

例示的に、第１トレンチ３０１のみを拡大処理する場合、前記半導体柱の第１部分３０５１のＸ軸方向に沿った最大径幅は、前記半導体柱の第２部分３０５２のＸ軸方向に沿った最小径幅より小さい。

【0079】

例示的に、第２トレンチ３０３のみを拡大処理する場合、前記半導体柱の第１部分３０５１のＹ軸方向に沿った最大径幅は、前記半導体柱の第２部分３０５２のＹ軸方向に沿った最小径幅より小さい。

【0080】

例示的に、第１トレンチ３０１及び第２トレンチ３０３の両方を拡大処理する場合、前記半導体柱の第１部分３０５１のＸ軸方向に沿った最大径幅は、前記半導体柱の第２部分３０５２のＸ軸方向に沿った最小径幅より小さく、前記半導体柱の第１部分３０５１のＹ軸方向に沿った最大径幅は、前記半導体柱の第２部分３０５２のＹ軸方向に沿った最小径幅より小さい。

【0081】

好ましくは、前記半導体柱の第１部分のサイズが小さくなるように、第１トレンチ３０１及び第２トレンチ３０３の両方を拡大処理する。

【0082】

例示的に、第１部分の最大径幅は、図３ｃの半導体柱の第１部分３０５１と半導体柱の第２部分３０５２との接触位置の径幅として理解することができ、第２部分の最小径幅は、半導体柱の第２部分３０５２の最小寸法を有する領域として理解することができる。図３ｃを参照して、半導体柱の第２部分３０５２の上部と下部の寸法は同じであり、すなわち半導体柱の第２部分の最小径幅と最大径幅が同じである。

【0083】

図３ｄを参照して、前記第２トレンチ３０３には第１絶縁材料３０２を形成する。前記第１絶縁材料３０２の上面は、前記半導体柱３０５の上面と実質的に面一である。前記第１絶縁材料は、支持体として使用される。

【0084】

例示的に、前記第１絶縁材料３０２を構成する材料は、酸化ケイ素を含むが、これには限定されない。

【0085】

ここで、前記第１絶縁材料３０２を形成する方法は、ＰＶＤ、ＣＶＤなどの工程を含むが、これらには限定されない。

【0086】

なお、第１トレンチ３０１、第２トレンチ３０３を形成することと、第１トレンチ３０１、第２トレンチ３０３に第１絶縁材料３０２を充填することの順序は、実際の状況に応じて選択することが可能である。他の具体的な実施例において、第１トレンチ３０１及び第２トレンチ３０３を形成した後、第１トレンチ３０１と第２トレンチ３０３に第１絶縁材料３０２を充填するができる。ここで、前記第１絶縁材料は、複数の前記半導体柱の上面と実質的に面一である。

【0087】

ステップＳ２００において、図３ｅ～図３ｋを参照して、支持層を形成する。

【0088】

いくつかの実施例において、前記支持層を形成することは、エッチングにより、前記第１絶縁材料の一部を除去して、前記半導体柱の頂部を露出して第２サブ活性柱を得ることと、
第２絶縁材料を蒸着し、前記第２絶縁材料が前記第２サブ活性柱の表面を覆って、前記半導体柱の頂部に第２絶縁層を形成することと、を含む。

【0089】

図３ｅを参照して、第１トレンチ３０１及び第２トレンチ３０３に位置する第１絶縁材料３０２の一部をエッチングして第１隙間３０６を形成し、この場合、前記半導体柱の頂部、すなわち第２サブ活性柱３０５２ｂを露出する。ここで、前記第２サブ活性柱３０５２ｂは、前記第１部分３０５１から離れた側の前記半導体柱の第２部分の端部である。

【0090】

図３ｆを参照して、蒸着工程によって、前記第１隙間に第２絶縁材料を形成し、その後、前記第２絶縁材料を平坦化処理して、前記半導体柱の頂部に第２絶縁層３０８を形成する。前記第２絶縁層３０８は、前記第２サブ活性柱の表面を覆い、且つ前記第２絶縁層３０８の上面が前記半導体柱の上面より高い。

【0091】

ここで、前記蒸着工程には、ＰＶＤ、ＣＶＤなどの工程を含むが、これらには限定されない。

【0092】

前記平坦化処理には、化学機械研磨技術（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を含むが、これらには限定されない。

【0093】

前記第２絶縁層３０８の構成材料は、窒化物、炭化物などを含むが、これらには限定されない。

【0094】

いくつかの実施例において、図３ｇを参照して、前記第２方向に沿って前記第２絶縁層３０８の一部を除去して第１浅トレンチ３０９を形成し、前記第１浅トレンチ３０９の底面は、前記第２サブ活性柱の底面と面一であり、前記第１浅トレンチ３０９に前記第１絶縁材料３０２を充填し、
前記第１方向に沿って前記第２絶縁層３０８の一部を除去して、第２浅トレンチ３１０を形成し、前記第２浅トレンチ３１０の底面は、前記第２サブ活性柱の上面と面一であり、第２浅トレンチ３１０は第２サブ活性柱の真上に位置し、且つ第２サブ活性柱の上面を露出し、前記第２浅トレンチ３１０に前記第２絶縁材料を充填し、
前記半導体柱間に充填された第１絶縁材料３０２を全て除去し、前記半導体柱の頂部に格子状の支持層３１１を形成する。

【0095】

例示的に、図３ｇを参照して、エッチング工程によって、第２絶縁層３０８をエッチングして、第２絶縁層３０８の一部を除去し、前記第１絶縁材料３０２の頂部の一部を露出し、半導体柱の頂部に複数の第１浅トレンチ３０９を形成する。前記複数の第１浅トレンチ３０９はＸ軸方向に沿って間隔をあけて配列され、且つ各第１浅トレンチ３０９はＹ軸方向に沿って延びる。

【0096】

ここで、第１浅トレンチ３０９の底面は、第２サブ活性柱３０５２ｂの底面と実質的に面一である。

【0097】

図３ｈを参照して、第１浅トレンチ３０９に位置する第１絶縁材料３０２の上面が前記半導体柱の上面より高くなるように、前記第１浅トレンチ３０９に第１絶縁材料３０２を充填する。ここで、第１浅トレンチ３０９に位置する第１絶縁材料３０２の上面は、残った第２絶縁層３０８の上面と実質的に面一である。

【0098】

図３ｉを参照して、エッチング工程によって、第２絶縁層３０８及び第１浅トレンチ３０９に位置する第１絶縁材料３０２をエッチングして、第２絶縁層３０８の一部と第１絶縁材料３０２の一部を除去し、前記半導体柱の上面の一部を露出し、半導体柱の上面に複数の第２浅トレンチ３１０を形成する。前記複数の第２浅トレンチ３１０はＹ軸方向に沿って間隔をあけて配列され、各第２浅トレンチ溝３１０はＸ軸方向に沿って延びる。

【0099】

ここで、第２浅トレンチ３１０の底面は、第２サブ活性柱の上面３０５２ｂと実質的に面一であり、第２浅トレンチ３１０は、第２サブ活性柱の真上に位置し、且つ第２サブ活性柱の上面を露出する。

【0100】

本発明の実施例に関する「実質的に面一」は、大体面一であることとして理解され得る。メモリの製造プロセスでの工程誤差によるミスアラインメントまたはノンレベリングも、「実質的に面一」の範囲に含まれることを理解されたい。

【0101】

図３ｊを参照して、前記第２浅トレンチ３１０に前記第２絶縁材料を充填する。ここで、第２浅トレンチ３１０に位置する第２絶縁材料の上面は、前記第２絶縁層３０８の上面と実質的に面一である。

【0102】

図３ｋを参照して、半導体柱間の第１絶縁材料３０２を除去し、前記半導体柱の頂部に格子状の支持層３１１を形成する。

【0103】

ここで、前記支持層３１１の構成材料は、窒化物、カーボンを含むが、これには限定されない。

【0104】

好ましくは、前記支持層３１１の構成材料は、窒化ケイ素を含む。

【0105】

ステップＳ３００において、図３ｌ及び図３ｍを参照して、半導体柱３０５を酸化処理する。

【0106】

いくつかの実施例において、図３ｌを参照して、前記支持層３１１を形成した後、前記半導体柱を酸化し、前記半導体柱の前記第１部分はすべて酸化されて酸化柱３１２になり、露出した前記半導体柱の前記第２部分の表面は酸化されて酸化層３１３になる。

【0107】

図３ｍを参照して、次に、前記半導体柱間に第１絶縁材料３０２を充填し、エッチングにより前記第１絶縁材料３０２の一部及び前記酸化層３１３を除去し、残った前記第１絶縁材料３０２と前記酸化柱３１２は前記基板の表面に位置する第１絶縁層３１４を形成する。

【0108】

例示的に、図３ｌを参照して、酸化工程で前記半導体柱を酸化することにより、半導体柱の第１部分３０５１がすべて酸化されて酸化柱３１２になり、露出した半導体柱の第２部分の表面が酸化されて酸化層３１３になり、同時に基板３０４の表面が酸化されて酸化層を形成する。

【0109】

ここで、酸化柱３１２と酸化層３１３の材料は同じである。

【0110】

例示的に、前記酸化柱３１２と前記酸化層３１３の構成材料は、酸化ケイ素を含むが、これには限定されない。

【0111】

いくつかの実施例において、前記酸化柱３１２の材料は、前記第１絶縁層３１４の材料と同じであるか、または異なる。

【0112】

例示的に、第１絶縁層３１４の構成材料は、酸化ケイ素を含むが、これには限定されない。

【0113】

ここで、前述の実施例において、第１トレンチ３０１及び／又は第２トレンチ３０３を拡大処理した後に、半導体柱の第１部分のサイズが小さくて、完全酸化され易く、さらに、半導体柱の第１部分がすべて酸化される場合、前記半導体柱の第２部分は表面のみが酸化されることを理解されたい。

【0114】

また、半導体柱の第２部分における第２サブ活性柱が支持層３１１によって囲まれるため、半導体柱の第１部分と第２部分を酸化するとき、支持層３１１は、半導体柱の頂部（すなわち第２サブ活性柱）での支持層３１１によって覆われた部分が酸化されたり損傷されたりしないように保護することができることを理解されたい。

【0115】

図３ｍ及び図３ｎを参照して、ステップＳ４００において、第１絶縁層３１４を形成し、ステップＳ５００において、第１サブ活性柱を得る。

【0116】

図３ｍを参照して、第１絶縁材料３０２が前記支持層３１１の上面と実質的に面一であるように、酸化層３１３を形成した複数の前記半導体柱の間に第１絶縁材料３０２を充填する。

【0117】

ここで、第１絶縁材料３０２の充填方法は、ＰＶＤ、ＣＶＤなどの工程を含むが、これらには限定されない。

【0118】

図３ｎを参照して、エッチング工程によって、複数の前記半導体柱の間に位置する前記第１絶縁材料３０２の一部と、前記半導体柱の第２部分の表面に位置する酸化層３１３とを除去して、第１サブ活性柱３０５２ａを得る。

【0119】

第１サブ活性柱３０５２ａ及び第２サブ活性柱３０５２ｂが半導体柱の第２部分３０５２を形成し、第２サブ活性柱３０５２ｂは、第１サブ活性柱３０５２ａ上に位置することを理解されたい。

【0120】

ここで、残った前記第１絶縁材料３０２と前記酸化柱３１２は、第１絶縁層３１４を形成する。ここで、第１絶縁層３１４は、第１サブ活性柱３０５２ａと前記基板３０４との間に位置する。

【0121】

前記エッチング工程は、ドライプラズマエッチング工程を含むが、これらには限定されない。

【0122】

いくつかの実施例において、前記基板上の前記第１サブ活性柱３０５２ａの正投影は、前記基板上の前記第２サブ活性柱３０５２ｂの正投影内に位置する。

【0123】

ステップＳ６００において、図３ｏ、図３ｐ、図３ｑを参照して、メモリ構造３１５を形成する。

【0124】

ここで、前記メモリ構造３１５は、データを記憶するために使用される。例示的に、前記メモリ構造３１５はキャパシタを含む。

【0125】

いくつかの実施例において、前記少なくとも前記第１サブ活性柱３０５２ａの側壁にメモリ構造を形成することは、
前記第１サブ活性柱３０５２ａの側壁を覆う第１導電層３１５１を形成することと、
前記第１導電層の表面及び前記第１絶縁層３１４の上面を覆う誘電体層３１５２を形成することと、
前記誘電体層３１５２中に第２導電層３１５３を形成することと、を含む。

【0126】

ここで、第１導電層は、キャパシタの下部電極として、誘電体層は、キャパシタの誘電体として、第２導電層は、キャパシタの上部電極として使用される。

【0127】

いくつかの具体的な実施例において、前記第１導電層３１５１の構成材料は、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、窒化チタン（ＴｉＮ）などを含むが、これらには限定されない。

【0128】

本発明の実施例において、第１導電層は、選択的な蒸着工程によって前記第１サブ活性柱の側壁に形成してもよく、または他の蒸着工程によって形成してもよい。

【0129】

前記選択的な蒸着工程は、第１サブ活性柱の側壁に第１導電層を選択的に蒸着することを意味する。ここで、前記他の蒸着工程は、ＰＶＤ、ＣＶＤ、原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などの工程を含むが、これらには限定されない。

【0130】

いくつかの具体的な実施例において、前記第１サブ活性柱３０５２ａの側壁を覆う第１導電層を形成することは、
選択的な蒸着工程により、前記第１サブ活性柱３０５２ａの側壁を覆う第１導電層を形成することを含む。

【0131】

本発明の実施例において、図３ｏを参照して、選択的な蒸着工程によって第１導電層を形成するプロセスは、第１絶縁層３１４の上面には形成することなく、第１導電層を形成する材料が前記第１サブ活性柱３０５２ａの側壁にのみ、または他の選択された材料上に形成するように実施できることを理解されたい。このようにして、一方で、より高いアスペクト比を有する隙間に第１導電層を形成することを避け、工程の難易度を下げ、工程ウィンドウを改善し、もう一方では、他の工程によって第１導電層を形成する時に起こるボイドの問題を避け、ひいては半導体構造の信頼性を向上することができる。

【0132】

図３ｏを参照して、蒸着工程によって前記第１導電層の表面及び前記第１絶縁層３１４の上面の誘電体層上に、誘電体層３１５２を形成する。

【0133】

前記誘電体層の構成材料は、高誘電率（Ｈｉｇｈ－Ｋ）材料を含み、ここで、高誘電率材料とは、一般的に、誘電率が３．９を超える材料を指し、且つ通常この値よりもかなり高い。いくつかの具体例において、前記誘電体層の材料は、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ_２）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）などを含むが、これらには限定されない。

【0134】

図３ｏを参照して、前記誘電体層には、第２導電層３１５３を形成する。

【0135】

いくつかの具体的な実施例において、前記第２導電層の構成材料は、ルテニウム、酸化ルテニウム、窒化チタンを含むが、これらには限定されない。

【0136】

ここで、第２導電層の形成方法は、ＰＶＤ、ＣＶＤなどの工程を含むが、これらには限定されない。

【0137】

なお、上記の実施例において、第１導電層と第２導電層の形成方法は、選択的な蒸着工程で導電層・オン・導電層（ＣｏＣ：Ｃｏｎｄｕｃｔｉｖｅ ｏｎ Ｃｏｎｄｕｃｔｉｖｅ）を形成することとしても理解できる。ここで、選択的な蒸着工程には、ＡＬＤ工程などを含むが、これには限定されない。

【0138】

いくつかの実施例において、前記方法は、
前記支持層３１１を除去して前記第２サブ活性柱３０５２ｂを露出することと、
前記第２サブ活性柱の少なくとも片側を覆うゲート構造を形成することと、
前記第２サブ活性柱の対向する両端にソースとドレインをそれぞれ形成することと、をさらに含む。

【0139】

例示的に、図３ｐ、図３ｑを参照して、エッチング工程によって、前記支持層３１１を除去して、第２サブ活性柱３０５２ｂを露出する。

【0140】

いくつかの他の具体的な実施例において、前記誘電体層を支持層３１１の底面にも形成する場合に、前記支持層３１１を除去することは、前記支持層３１１の底面に位置する誘電体層を除去することをさらに含むことを理解されたい。

【0141】

ここで、前記支持層３１１の底部は、前記第２サブ活性柱３０５２ｂの底面に対して平行である。

【0142】

前記エッチング工程は、ドライプラズマエッチング工程を含むが、これらには限定されない。

【0143】

次に、図３ｑを参照して、工程によって、前記第２サブ活性柱の少なくとも片側にゲート構造（図３ｑに未図示）を形成する。

【0144】

ここで、ゲートの形状は、トランジスタのタイプによって異なる。例示的に、柱型ゲートトランジスタでは、ゲートがトレンチ領域の片側に柱状に形成され、半周型ゲートトランジスタでは、ゲートがトレンチ領域を半分に取り囲んで形成され、全周（ＧＡＡ：Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）型ゲートトランジスタでは、ゲートがトレンチ領域を完全に取り囲んで形成される。

【0145】

本発明の実施例におけるトランジスタのタイプは、上述した様々なタイプを含むことができるが、これには限定されない。好ましくは、前記トランジスタのタイプは、全周型ゲートトランジスタである。

【0146】

ここで、ゲート構造は、ゲート（Ｇ：Ｇａｔｅ）及びゲート酸化層（Ｇａｔｅ ｏｘｉｄｅ ｌａｙｅｒ）を含む。ここで、ゲート酸化層は、ゲートとトレンチ領域との間に位置し、トレンチ領域をゲートから電気的に隔離し、トランジスタのホットキャリア効果を低減するために使用されることを理解されたい。

【0147】

ここで、ゲート材料は、金属や多結晶シリコン（Ｐｏｌｙ）などを含むことができる。ゲート酸化層の材料は、酸化ケイ素を含むことができるが、これには限定されない。

【0148】

いくつかの実施例において、ゲートの形成方法は、ＰＶＤ、ＣＶＤ、ＡＬＤなどを含むが、これらには限定されない。ゲート酸化層の形成方法は、原位酸化を含むが、これには限定されない。

【0149】

前記第２サブ活性柱の対向する両端にソースとドレインをそれぞれ形成する（図３ｑには未図示）。

【0150】

いくつかの具体的な実施例において、ソース、ドレインの形成方法は、ドーピング工程と拡散工程などを含むが、これらには限定されない。

【0151】

第２サブ活性柱の対向する両端に位置するソースとドレインは入れ替えてもよく、実際には、実際のニーズに応じて選択して設定することができることを理解されたい。

【0152】

上記の実施例におけるメモリは、トランジスタ－キャパシタ（ＴＯＣ：Ｔｒａｎｓｉｓｔｏｒ ｏｎ Ｃａｐａｃｉｔｏｒ）構造であり、前記構造は、前記トランジスタ上に位置し、前記第２サブ活性柱の頂部と電気的に接触する、複数のビット線をさらに含むことが理解されたい。

【0153】

したがって、いくつかの実施例において、前記方法は、トランジスタ上にビット線ＢＬを形成することをさらに含む。

【0154】

ビット線ＢＬは、トランジスタがオンのときに、前記トランジスタに読み取りまたは書き込みの動作を実行するために用いられることが理解されたい。

【0155】

ここで、ビット線ＢＬをトランジスタの上方に設け、ビット線ＢＬをメタルビット線（Ｍｅｔａｌ ＢＬ）として使用することにより、抵抗を減らし、工程の難易度を下げ、メモリの回路設計案とのマッチングをより良くなる。

【0156】

これに基づき、本発明の実施例において、基板上に複数の半導体柱を形成し、各前記半導体柱は、第１部分と、前記第１部分上に位置する第２部分とを含むことにより、前記第１部分の最大径幅が前記第２部分の最小径幅よりも小さくする。次に、酸化処理によって、複数の半導体柱の第１部分をすべて酸化柱に酸化し、複数の酸化柱の隙間に第１絶縁材料を充填する。最後に、各酸化柱の上面に、対応する活性柱を形成することにより、活性柱が基板から絶縁される。さらに、活性柱の側壁の一部に形成したメモリ構造が基板から絶縁され、それにより、メモリ構造のリーク問題を改善し、さらにメモリの信頼性を向上する。

【0157】

本発明の別の態様によれば、本発明の実施例はさらに、半導体構造を提供し、該半導体構造は、基板と、複数の酸化柱と、複数の活性柱と、第１絶縁層と、メモリ構造と、を含む。

【0158】

前記複数の酸化柱は、前記基板上に位置し、且つ第１方向及び第２方向に沿ってアレイ状に配列され、前記第１方向及び前記第２方向がともに前記基板の表面に対して平行であり、且つ前記第１方向及び前記第２方向が交差し、
前記第１絶縁層は、複数の前記酸化柱の隙間に位置し、
各前記活性柱は、いずれも対応する１つの前記酸化柱の上面に位置し、
前記メモリ構造は、少なくとも前記活性柱の側壁の一部を覆う。

【0159】

いくつかの実施例において、前記酸化柱の材料は、前記第１絶縁層の材料と同じかまたは異なる。

【0160】

いくつかの実施例において、各前記活性柱は、第１サブ活性柱と、前記第１サブ活性柱上に位置する第２サブ活性柱を含み、前記基板上の前記第１サブ活性柱の正投影は、前記基板上の前記第２サブ活性柱の正投影内に位置する。

【0161】

いくつかの実施例において、前記メモリ構造は、
前記第１サブ活性柱の側壁を覆う第１導電層と、
前記第１導電層の表面及び前記第１絶縁層の上面を覆う誘電体層と、
前記誘電体層内に位置する第２導電層と、を含む。

【0162】

いくつかの実施例において、前記半導体構造はさらに、複数のトランジスタを含み、各前記トランジスタのチャネル構造は、前記第２サブ活性柱内に位置し、前記チャネル構造は前記基板の表面に垂直な方向に沿って延びる。

【0163】

いくつかの実施例において、前記トランジスタは、
前記第２サブ活性柱の周囲に設けられたゲート構造と、
前記第２サブ活性柱の、対向する２つの端部にそれぞれ設けられるソースとドレインを含む。

【0164】

いくつかの実施例において、前記半導体構造はさらに、前記トランジスタ上に位置し、前記第２サブ活性柱の頂部に電気的に接触する、複数のビット線を含む。

【0165】

本発明のさらに別の態様によれば、本発明の実施例はさらに、メモリを提供し、該メモリは、本発明の上記の実施例のいずれか一項に記載の１つまたは複数の半導体構造を含む。

【0166】

それに基づき、本発明の実施例において、各活性柱と基板との間に、対応する酸化柱を設置することによって、活性柱の側壁の一部に形成したメモリ構造（例えば、キャパシタ）を隔離することが可能になり、さらに、メモリ構造（例えば、キャパシタ）を使用中のリーク問題を減らすことができる。

【0167】

本発明によって提供されたいくつかの方法または機器の実施例において開示される特徴は、競合することなく任意に組み合わせて、新しい方法の実施例または機器の実施例を取得することができる。

【0168】

上記の内容は、本発明の具体的な実施形態に過ぎず、本発明の保護範囲はこれには限定されない。本発明で開示された技術的範囲内で、当業者が容易に想到し得る変形または置換はすべて、本発明の保護範囲内に含まれるべきである。したがって、本発明の保護範囲は、特許請求の保護範囲に従うものとする。

【産業上の利用可能性】

【0169】

本発明の実施例において、基板上に複数の半導体柱を形成し、各前記半導体柱は、第１部分と、前記第１部分上に位置する第２部分とを含むことにより、前記第１部分の最大径幅が前記第２部分の最小径幅よりも小さくし、次に、酸化処理によって、複数の半導体柱の第１部分をすべて酸化柱に酸化し、複数の酸化柱の隙間に第１絶縁材料を充填し、最後に、各酸化柱の上面に、対応する活性柱を形成することにより、活性柱を基板から絶縁し、さらに、活性柱の側壁の一部に形成したメモリ構造を基板から絶縁し、それにより、メモリ構造のリーク問題を改善し、さらに、メモリの信頼性を向上する。

【符号の説明】

【0170】

３００ 半導体ベース
３０１ 第１トレンチ
３０２ 第１絶縁材料
３０３ 第２トレンチ
３０４ 基板
３０５ 半導体柱
３０５１ 半導体柱の第１部分
３０５２ 半導体柱の第２部分
３０５２ａ 第１サブ活性柱
３０５２ｂ 第２サブ活性柱
３０６ 第１隙間
３０８ 第２絶縁層
３０９ 第１浅トレンチ
３１０ 第２浅トレンチ
３１１ 支持層
３１２ 酸化柱
３１３ 酸化層
３１４ 第１絶縁層
３１５ メモリ構造
３１５１ 第１導電層
３１５２ 誘電体層
３１５３ 第２導電層。

【図1a】

【図1b】

【図2】

【図3a】

【図3b】

【図3c】

【図3d】

【図3e】

【図3f】

【図3g】

【図3h】

【図3i】

【図3j】

【図3k】

【図3l】

【図3m】

【図3n】

【図3o】

【図3p】

【図3q】

【国際調査報告】