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特表2024-526524高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴ及びその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-19
(54)【発明の名称】高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴ及びその製造方法
(51)【国際特許分類】
H01L 29/12 20060101AFI20240711BHJP
H01L 29/78 20060101ALI20240711BHJP
H01L 21/336 20060101ALI20240711BHJP
H01L 21/8234 20060101ALI20240711BHJP
【ＦＩ】
H01L29/78 652T
H01L29/78 657D
H01L29/78 653A
H01L29/78 652J
H01L29/78 658A
H01L27/06 102A
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023571653
(86)(22)【出願日】2023-04-13
(85)【翻訳文提出日】2023-11-17
(86)【国際出願番号】 CN2023087960
(87)【国際公開番号】W WO2024001422
(87)【国際公開日】2024-01-04
(31)【優先権主張番号】202210755222.9
(32)【優先日】2022-06-30
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】523197788
【氏名又は名称】成都蓉▲し▼半導体有限公司
(74)【代理人】
【識別番号】110002262
【氏名又は名称】ＴＲＹ国際弁理士法人
(72)【発明者】
【氏名】顧 航
(72)【発明者】
【氏名】高 巍
(72)【発明者】
【氏名】戴 茂州
【テーマコード（参考）】
5F048
【Ｆターム（参考）】
5F048AC10
5F048BA01
5F048BA14
5F048BB05
5F048BB19
5F048BC03
5F048BC12
5F048BD07
5F048BF02
5F048BF06
5F048BF07
(57)【要約】
【課題】高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴ及びその製造方法を提供することを課題とする。
【解決手段】 本発明は、高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴ及びその製造方法に関するものであり、パワー半導体装置の技術分野に属する。本発明のＭＯＳＦＥＴは、トレンチ構造であり、トレンチ底部のコーナー部の電界集中問題を解決するため、ＭＯＳＦＥＴの近傍にトレンチ型のゲート制御ダイオードを追加し、且つトレンチ底部にも均しくＰ型埋め込み層を追加することで、相互の電界強度を弱める。なお、ゲート制御ダイオードは、デバイスの元のボディダイオードと並列に接続されているため、ボディダイオードの導通電圧降下を大幅に低下して、逆フリーホイール動作モードでの損失が減少する。また、ゲート制御ダイオードのユニポーラデバイスには、少数キャリア蓄積効果が存在せず、ボディダイオードの逆回復電流を完全に排除できることで、動的損失が低減する。
【解決手段】 本発明は、高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴ及びその製造方法に関するものであり、パワー半導体装置の技術分野に属する。本発明のＭＯＳＦＥＴは、トレンチ構造であり、トレンチ底部のコーナー部の電界集中問題を解決するため、ＭＯＳＦＥＴの近傍にトレンチ型のゲート制御ダイオードを追加し、且つトレンチ底部にも均しくＰ型埋め込み層を追加することで、相互の電界強度を弱める。なお、ゲート制御ダイオードは、デバイスの元のボディダイオードと並列に接続されているため、ボディダイオードの導通電圧降下を大幅に低下して、逆フリーホイール動作モードでの損失が減少する。また、ゲート制御ダイオードのユニポーラデバイスには、少数キャリア蓄積効果が存在せず、ボディダイオードの逆回復電流を完全に排除できることで、動的損失が低減する。
【特許請求の範囲】
【請求項1】
高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴであって、裏面オーミックコンタクト合金（１）と、Ｎ型にドーピングされた炭化ケイ素基板（２）と、Ｎ型にドーピングされたＳｉＣエピタキシャル層（３）と、第１のＰ型にドーピングされた埋め込み層（４１）と、第２のＰ型にドーピングされた埋め込み層（４２）と、第３のＰ型にドーピングされた埋め込み層（４３）と、第１のゲート酸化層（５１）と、第２のゲート酸化層（５２）と、第１のポリシリコン（６１）と、第２のポリシリコン（６２）と、第１のＰ型にドーピングされたウェル領域（７１）と、第２のＰ型にドーピングされたウェル領域（７２）と、第３のＰ型にドーピングされたウェル領域（７３）と、第１のＮ型にドーピングされたソース領域（８１）と、第２のＮ型にドーピングされたソース領域（８２）と、Ｐ型にドーピングされたソース領域（９）と、層間誘電体（１０）と、表面オーミックコンタクト合金（１１）とを備え、ｘ軸とｙ軸によって形成される平面上では、前記Ｎ型にドーピングされた炭化ケイ素基板（２）は、前記裏面オーミックコンタクト合金（１）の上に位置し、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層（３）は、前記Ｎ型にドーピングされた炭化ケイ素基板（２）の上に位置し、前記第２のＰ型にドーピングされた埋め込み層（４２）は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層（３）の右上に位置し、前記第３のＰ型にドーピングされた埋め込み層（４３）は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層（３）の左上に位置し、前記第１のゲート酸化層（５１）は、前記第２のＰ型にドーピングされた埋め込み層（４２）の上に位置し、前記第２のゲート酸化層（５２）は、前記第３のＰ型にドーピングされた埋め込み層（４３）の上に位置し、前記第１のポリシリコン（６１）は、前記第１のゲート酸化層（５１）の右上に位置し、前記第２のポリシリコン（６２）は、前記第２のゲート酸化層（５２）の左上に位置し、前記第１のＮ型にドーピングされたソース領域（８１）は、前記第１のゲート酸化層（５１）の左上に位置し、前記Ｐ型にドーピングされたソース領域（９）は、前記第１のＮ型にドーピングされたソース領域（８１）の左側に位置し、前記第２のＮ型にドーピングされたソース領域（８２）は、前記Ｐ型にドーピングされたソース領域（９）の左側に位置し、且つ第２のゲート酸化層（５２）の右側に接続され、前記第１のＰ型にドーピングされたウェル領域（７１）は、前記第１のＮ型にドーピングされたソース領域（８１）の下に位置し、且つ前記第１のゲート酸化層（５１）の左側にあり、前記第２のＰ型にドーピングされたウェル領域（７２）は、前記第１のＮ型にドーピングされたソース領域（８１）、Ｐ型にドーピングされたソース領域（９）及び第２のＮ型にドーピングされたソース領域（８２）の下に位置し、且つ前記第１のＮ型にドーピングされたソース領域７１の左側にあり、前記第３のＰ型にドーピングされたウェル領域（７３）は、前記第２のＮ型にドーピングされたソース領域（８２）の下に位置し、且つ前記第２のＰ型にドーピングされたウェル領域（７２）の左側にあり、前記層間誘電体（１０）は、前記第１のＮ型にドーピングされたソース領域（８１）、第１のゲート酸化層（５１）、第１のポリシリコン（６１）の上に位置し、前記表面オーミックコンタクト合金（１１）は、前記層間誘電体（１０）、第１のＮ型にドーピングされたソース領域（８１）、Ｐ型にドーピングされたソース領域（９）、第２のＮ型にドーピングされたソース領域（８２）、第２のゲート酸化層（５２）、第２のポリシリコン（６２）の上に位置し、
ｙ軸とｚ軸によって形成される平面上では、前記Ｎ型にドーピングされた炭化ケイ素基板（２）は、前記裏面オーミックコンタクト合金（１）の上に位置し、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層（３）は、前記Ｎ型にドーピングされた炭化ケイ素基板（２）の上に位置し、前記第１のＰ型にドーピングされた埋め込み層（４１）は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層（３）内部の右上に位置し、前記第２のＰ型にドーピングされた埋め込み層（４２）は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層（３）内部の左上に位置し、前記第１のゲート酸化層（５１）は、位記第１のＰ型にドーピングされた埋め込み層（４１）、Ｎ型にドーピングされたＳｉＣエピタキシャル層（３）、第２のＰ型にドーピングされた埋め込み層（４２）の上に位置し、前記第１のポリシリコン（６１）、前記第１のゲート酸化層（５１）の上に位置し、前記層間誘電体（１０）は、前記第１のポリシリコン（６１）の上に位置し、前記表面オーミックコンタクト合金（１１）は、前記層間誘電体（１０）の上に位置する
ことを特徴とする、高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴ。
【請求項2】
前記Ｎ型にドーピングされたＳｉＣエピタキシャル層（３）のドーピング濃度範囲は、１Ｅ１５ｃｍ－３～１Ｅ１７ｃｍ－３であることを特徴とする、請求項１に記載の高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴ。
【請求項3】
前記第１のＰ型にドーピングされたウェル領域（７１）は、Ａｌイオン注入時の横方向散乱によって形成され、濃度はＸ軸の負の方向に沿って徐々に減少し、第１のＰ型にドーピングされたウェル領域（７１）の前記第１のゲート酸化層（５１）に近い箇所の濃度範囲は１Ｅ１４ｃｍ－３～１Ｅ１６ｃｍ－３であることを特徴とする、請求項１に記載の高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴ。
【請求項4】
前記第３のＰ型にドーピングされたウェル領域（７３）は、Ａｌイオン注入時の横方向散乱によって形成され、濃度はＸ軸の正の方向に沿って徐々に減少し、第３のＰ型にドーピングされたウェル領域（７３）の前記第２のゲート酸化層（５２）に近い箇所の濃度範囲は０～１Ｅ１５ｃｍ－３であることを特徴とする、請求項１に記載の高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴ。
【請求項5】
請求項１～４のいずれか一項に記載の高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴの製造方法であって、Ｎ型炭化ケイ素エピタキシャルウェーハ上に酸化物層を堆積し、フォトリソグラフィ後、イオン注入のＰウェルイオン注入マスク層（１０１）を形成し、次に３００Ｋ～１０００Ｋの温度でＡｌイオン注入を実施して第２のＰ型にドーピングされたウェル領域（７２）を形成し、同時に炭化珪素へのＡｌイオン注入により横方向散乱が生じるため、前記第２のＰ型にドーピングされたウェル領域（７２）の左右両側に横方向濃度勾配を有するＰ型ドーピング散乱領域（それぞれが第１のＰ型にドーピングされたウェル領域（７１）及び第３のＰ型にドーピングされたウェル領域（７３））が同時に形成され、注入が完了した後、マスク層を除去し、表面洗浄を完了させる工程１と、
酸化物層を堆積し、フォトリソグラフィ後にイオン注入されたＮ型ソース領域イオン注入マスク層（１０２）を形成し、次に３００Ｋ～１０００Ｋの温度でＰイオン注入を実施して第１のＮ型にドーピングされたソース領域（８１）及び第２のＮ型にドーピングされたソース領域（８２）を形成し、注入が完了した後、マスク層を除去し、表面洗浄を完了させる工程２と、
酸化物層を堆積し、フォトリソグラフィ後にイオン注入されたＰ型ソース領域イオン注入マスク層（１０３）を形成し、次に３００Ｋ～１０００Ｋの温度でＡｌイオン注入を実施してＰ型にドーピングされたソース領域（９）を形成し、注入が完了した後、マスク層を除去し、表面洗浄を完了させる工程３と、
酸化物層を堆積し、フォトリソグラフィ後にトレンチエッチングバリア層（１０４）を形成し、次にＮ型にドーピングされたＳｉＣエピタキシャル層（３）で反応性イオンエッチングを実行してトレンチを形成する工程４と、
３００Ｋ～１０００Ｋの高温でＡｌイオン注入を実施して、トレンチ底部に第２のＰ型にドーピングされた埋め込み層（４２）及び第３のＰ型にドーピングされた埋め込み層（４３）を形成し、注入が完了した後、トレンチエッチングバリア層（１０４）を除去する工程５と、
カーボンキャップを覆い、１６００℃以上の高温でアニールし、注入された不純物を活性化し、熱酸化して第１のゲート酸化層（５１）及び第２のゲート酸化層（５２）を形成し、次にポリシリコンを堆積した後にエッチングして第１のポリシリコン（６１）及び第２のポリシリコン（６２）を形成する工程６と、
酸化物層を堆積した後にフォトリソグラフィして層間誘電体（１０）を形成する工程７と、
Ｎｉ合金を堆積した後にアニールして金属シリサイドを形成し、次に表面にＡｌを堆積してソース金属を形成し、デバイスの裏面をスパッタしてＮｉ合金を形成した後にアニールして裏面オーミックコンタクト合金（１）を形成する工程８と、
を含むことを特徴とする、製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パワー半導体装置の技術分野に関し、特に、高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴ及びその製造方法に関する。
【背景技術】
【0002】
ワイドバンドギャップ半導体材料であるＳｉＣは、高電圧パワーエレクトロニクスデバイスの作製に最適な材料であり、Ｓｉ材料と比較しても高い破壊電界強度（４×１０６Ｖ／ｃｍ）と高いキャリア飽和ドリフト速度（２×１０７ｃｍ／ｓ）、高い熱伝導率、優れた熱安定性などの利点を備えているため、高出力、高電圧、高温、及び耐放射線性の電子機器での使用に特に適している。
【0003】
ＳｉＣ ＶＤＭＯＳは、ＳｉＣパワーデバイスの中でもよく使われるデバイスで、バイポーラデバイスと比べて電荷蓄積効果がないため、より良好な周波数特性及びより低いスイッチング損失を有する。かつＳｉＣ材料のバンドギャップが広いため、ＳｉＣ ＶＤＭＯＳの動作温度は３００℃にも達すことができる。
【0004】
ただし、プレーナ型ＳｉＣ ＶＤＭＯＳには２つの問題があり。１つ目は、ＪＦＥＴ領域の密度が比較的大きいため、ミラー容量が大きくなり、デバイスの動的損失が増加することである。２つ目は、寄生ＳｉＣボディダイオードの導通電圧降下が高すぎ、逆回復電流が大きいバイポーラデバイスであること。また炭化ケイ素ＢＰＤ欠陥で引き起こすバイポーラ劣化現象により該ボディダイオードの導通電圧降下は時間の経過とともに増加し続けるため、ＳｉＣ ＶＤＭＯＳのボディダイオードをフリーホイールダイオードとして直接使用することはできない。
【0005】
この２つの問題を解決するため、本発明は、高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴを提案する。本発明のＭＯＳＦＥＴは、トレンチ構造で、トレンチＭＯＳＦＥＴのポリシリコン底部ゲート酸化層が比較的厚く、本設計内においてトレンチの底部にＰ型にドーピングされた埋め込み層が追加されることで、プレーナ型ＶＤＭＯＳと比較して、ミラー容量を大幅に低減でき、スイッチング損失も低減できる。トレンチ底部のコーナー部の電界集中問題を解決するため、ＭＯＳＦＥＴの近傍にトレンチ型のゲート制御ダイオードを追加し、且つトレンチ底部にも均しくＰ型埋め込み層を追加することで、相互の電界強度を弱める。なお、ゲート制御ダイオードは、デバイスの元のボディダイオードと並列に接続されているため、ボディダイオードの導通電圧降下を大幅に低下して、逆フリーホイール動作モードでの損失が減少する。また、ゲート制御ダイオードのユニポーラデバイスには、少数キャリア蓄積効果が存在せず、ボディダイオードの逆回復電流を完全に排除できることで、動的損失が低減する。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、従来技術に存在する問題に着目し、炭化ケイ素パワー半導体の高周波スイッチングの使用ニーズについて、高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴ及びその製造方法を提供することを技術的課題とする。
【課題を解決するための手段】
【0007】
上記技術的課題を解決するため、本発明は、次のような技術的手段を採用する。
【0008】
高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴであって、裏面オーミックコンタクト合金１と、Ｎ型にドーピングされた炭化ケイ素基板２と、Ｎ型にドーピングされたＳｉＣエピタキシャル層３と、第１のＰ型にドーピングされた埋め込み層４１と、第２のＰ型にドーピングされた埋め込み層４２と、第３のＰ型にドーピングされた埋め込み層４３と、第１のゲート酸化層５１と、第２のゲート酸化層５２と、第１のポリシリコン６１と、第２のポリシリコン６２と、第１のＰ型にドーピングされたウェル領域７１と、第２のＰ型にドーピングされたウェル領域７２と、第３のＰ型にドーピングされたウェル領域７３と、第１のＮ型にドーピングされたソース領域８１と、第２のＮ型にドーピングされたソース領域８２と、Ｐ型にドーピングされたソース領域９と、層間誘電体１０と、表面オーミックコンタクト合金１１とを備え、
ｘ軸とｙ軸によって形成される平面上では、前記Ｎ型にドーピングされた炭化ケイ素基板２は、前記裏面オーミックコンタクト合金１の上に位置し、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３は、前記Ｎ型にドーピングされた炭化ケイ素基板２の上に位置し、前記第２のＰ型にドーピングされた埋め込み層４２は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３の右上に位置し、前記第３のＰ型にドーピングされた埋め込み層４３は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３の左上に位置し、前記第１のゲート酸化層５１は、前記第２のＰ型にドーピングされた埋め込み層４２の上に位置し、前記第２のゲート酸化層５２は、前記第３のＰ型にドーピングされた埋め込み層４３の上に位置し、前記第１のポリシリコン６１は、前記第１のゲート酸化層５１の右上に位置し、前記第２のポリシリコン６２は、前記第２のゲート酸化層５２の左上に位置し、前記第１のＮ型にドーピングされたソース領域８１は、前記第１のゲート酸化層５１の左上に位置し、前記Ｐ型にドーピングされたソース領域９は、前記第１のＮ型にドーピングされたソース領域８１の左側に位置し、前記第２のＮ型にドーピングされたソース領域８２は、前記Ｐ型にドーピングされたソース領域９の左側に位置し、且つ第２のゲート酸化層５２の右側に接続され、前記第１のＰ型にドーピングされたウェル領域７１は、前記第１のＮ型にドーピングされたソース領域８１の下に位置し、且つ前記第１のゲート酸化層５１の左側にあり、前記第２のＰ型にドーピングされたウェル領域７２は、前記第１のＮ型にドーピングされたソース領域８１、Ｐ型にドーピングされたソース領域９及び第２のＮ型にドーピングされたソース領域８２の下に位置し、且つ前記第１のＮ型にドーピングされたソース領域７１の左側にあり、前記第３のＰ型にドーピングされたウェル領域７３は、前記第２のＮ型にドーピングされたソース領域８２の下に位置し、且つ前記第２のＰ型にドーピングされたウェル領域７２の左側にあり、前記層間誘電体１０は、前記第１のＮ型にドーピングされたソース領域８１、第１のゲート酸化層５１、第１のポリシリコン６１の上に位置し、前記表面オーミックコンタクト合金１１は、前記層間誘電体１０、第１のＮ型にドーピングされたソース領域８１、Ｐ型にドーピングされたソース領域９、第２のＮ型にドーピングされたソース領域８２、第２のゲート酸化層５２、第２のポリシリコン６２の上に位置し、
ｙ軸とｚ軸によって形成される平面上では、前記Ｎ型にドーピングされた炭化ケイ素基板２は、前記裏面オーミックコンタクト合金１の上に位置し、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３は、前記Ｎ型にドーピングされた炭化ケイ素基板２の上に位置し、前記第１のＰ型にドーピングされた埋め込み層４１は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３内部の右上に位置し、前記第２のＰ型にドーピングされた埋め込み層４２は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３内部の左上に位置し、前記第１のゲート酸化層５１は、位記第１のＰ型にドーピングされた埋め込み層４１、Ｎ型にドーピングされたＳｉＣエピタキシャル層３、第２のＰ型にドーピングされた埋め込み層４２の上に位置し、前記第１のポリシリコン６１、前記第１のゲート酸化層５１の上に位置し、前記層間誘電体１０は、前記第１のポリシリコン６１の上に位置し、前記第表面オーミックコンタクト合金１１は、前記層間誘電体１０の上に位置する。
ｘ軸とｙ軸によって形成される平面上では、前記Ｎ型にドーピングされた炭化ケイ素基板２は、前記裏面オーミックコンタクト合金１の上に位置し、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３は、前記Ｎ型にドーピングされた炭化ケイ素基板２の上に位置し、前記第２のＰ型にドーピングされた埋め込み層４２は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３の右上に位置し、前記第３のＰ型にドーピングされた埋め込み層４３は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３の左上に位置し、前記第１のゲート酸化層５１は、前記第２のＰ型にドーピングされた埋め込み層４２の上に位置し、前記第２のゲート酸化層５２は、前記第３のＰ型にドーピングされた埋め込み層４３の上に位置し、前記第１のポリシリコン６１は、前記第１のゲート酸化層５１の右上に位置し、前記第２のポリシリコン６２は、前記第２のゲート酸化層５２の左上に位置し、前記第１のＮ型にドーピングされたソース領域８１は、前記第１のゲート酸化層５１の左上に位置し、前記Ｐ型にドーピングされたソース領域９は、前記第１のＮ型にドーピングされたソース領域８１の左側に位置し、前記第２のＮ型にドーピングされたソース領域８２は、前記Ｐ型にドーピングされたソース領域９の左側に位置し、且つ第２のゲート酸化層５２の右側に接続され、前記第１のＰ型にドーピングされたウェル領域７１は、前記第１のＮ型にドーピングされたソース領域８１の下に位置し、且つ前記第１のゲート酸化層５１の左側にあり、前記第２のＰ型にドーピングされたウェル領域７２は、前記第１のＮ型にドーピングされたソース領域８１、Ｐ型にドーピングされたソース領域９及び第２のＮ型にドーピングされたソース領域８２の下に位置し、且つ前記第１のＮ型にドーピングされたソース領域７１の左側にあり、前記第３のＰ型にドーピングされたウェル領域７３は、前記第２のＮ型にドーピングされたソース領域８２の下に位置し、且つ前記第２のＰ型にドーピングされたウェル領域７２の左側にあり、前記層間誘電体１０は、前記第１のＮ型にドーピングされたソース領域８１、第１のゲート酸化層５１、第１のポリシリコン６１の上に位置し、前記表面オーミックコンタクト合金１１は、前記層間誘電体１０、第１のＮ型にドーピングされたソース領域８１、Ｐ型にドーピングされたソース領域９、第２のＮ型にドーピングされたソース領域８２、第２のゲート酸化層５２、第２のポリシリコン６２の上に位置し、
ｙ軸とｚ軸によって形成される平面上では、前記Ｎ型にドーピングされた炭化ケイ素基板２は、前記裏面オーミックコンタクト合金１の上に位置し、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３は、前記Ｎ型にドーピングされた炭化ケイ素基板２の上に位置し、前記第１のＰ型にドーピングされた埋め込み層４１は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３内部の右上に位置し、前記第２のＰ型にドーピングされた埋め込み層４２は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３内部の左上に位置し、前記第１のゲート酸化層５１は、位記第１のＰ型にドーピングされた埋め込み層４１、Ｎ型にドーピングされたＳｉＣエピタキシャル層３、第２のＰ型にドーピングされた埋め込み層４２の上に位置し、前記第１のポリシリコン６１、前記第１のゲート酸化層５１の上に位置し、前記層間誘電体１０は、前記第１のポリシリコン６１の上に位置し、前記第表面オーミックコンタクト合金１１は、前記層間誘電体１０の上に位置する。
【0009】
好ましい形態として、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３のドーピング濃度範囲は、１Ｅ１５ｃｍ－３～１Ｅ１７ｃｍ－３であり、
好ましい形態として、前記第１のＰ型にドーピングされたウェル領域７１は、Ａｌイオン注入時の横方向散乱によって形成され、濃度はＸ軸の負の方向に沿って徐々に減少し、第１のＰ型にドーピングされたウェル領域７１の前記第１のゲート酸化層５１に近い箇所の濃度範囲は１Ｅ１４ｃｍ－３～１Ｅ１６ｃｍ－３である。
好ましい形態として、前記第１のＰ型にドーピングされたウェル領域７１は、Ａｌイオン注入時の横方向散乱によって形成され、濃度はＸ軸の負の方向に沿って徐々に減少し、第１のＰ型にドーピングされたウェル領域７１の前記第１のゲート酸化層５１に近い箇所の濃度範囲は１Ｅ１４ｃｍ－３～１Ｅ１６ｃｍ－３である。
【0010】
好ましい形態として、前記第３のＰ型にドーピングされたウェル領域７３は、Ａｌイオン注入時の横方向散乱によって形成され、濃度はＸ軸の正の方向に沿って徐々に減少し、第３のＰ型にドーピングされたウェル領域７３の前記第２のゲート酸化層５２に近い箇所の濃度範囲は０～１Ｅ１５ｃｍ－３である。
【0011】
高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴの製造方法であって、
Ｎ型炭化ケイ素エピタキシャルウェーハ上に酸化物層を堆積し、フォトリソグラフィ後、イオン注入のＰウェルイオン注入マスク層１０１を形成し、次に３００Ｋ～１０００Ｋの温度でＡｌイオン注入を実施して第２のＰ型にドーピングされたウェル領域７２を形成し、同時に炭化珪素へのＡｌイオン注入により横方向散乱が生じるため、前記第２のＰ型にドーピングされたウェル領域７２の左右両側に横方向濃度勾配を有するＰ型ドーピング散乱領域（それぞれが第１のＰ型にドーピングされたウェル領域７１及び第３のＰ型にドーピングされたウェル領域７３）が同時に形成され、注入が完了した後、マスク層を除去し、表面洗浄を完了させる工程１と、
酸化物層を堆積し、フォトリソグラフィ後にイオン注入されたＮ型ソース領域イオン注入マスク層１０２を形成し、次に３００Ｋ～１０００Ｋの温度でＰイオン注入を実施して第１のＮ型にドーピングされたソース領域８１及び第２のＮ型にドーピングされたソース領域８２を形成し、注入が完了した後、マスク層を除去し、表面洗浄を完了させる工程２と、
酸化物層を堆積し、フォトリソグラフィ後にイオン注入されたＰ型ソース領域イオン注入マスク層１０３を形成し、次に３００Ｋ～１０００Ｋの温度でＡｌイオン注入を実施してＰ型にドーピングされたソース領域９を形成し、注入が完了した後、マスク層を除去し、表面洗浄を完了させる工程３と、
酸化物層を堆積し、フォトリソグラフィ後にトレンチエッチングバリア層１０４を形成し、次にＮ型にドーピングされたＳｉＣエピタキシャル層３で反応性イオンエッチングを実行してトレンチを形成する工程４と、
３００Ｋ～１０００Ｋの高温でＡｌイオン注入を実施して、トレンチ底部に第２のＰ型にドーピングされた埋め込み層４２及び第３のＰ型にドーピングされた埋め込み層４３を形成し、注入が完了した後、トレンチエッチングバリア層１０４を除去する工程５と、
カーボンキャップを覆い、１６００℃以上の高温でアニールし、注入された不純物を活性化し、熱酸化して第１のゲート酸化層５１及び第２のゲート酸化層５２を形成し、次にポリシリコンを堆積した後にエッチングして第１のポリシリコン６１及び第２のポリシリコン６２を形成する工程６と、
酸化物層を堆積した後にフォトリソグラフィして層間誘電体１０を形成する工程７と、
Ｎｉ合金を堆積した後にアニールして金属シリサイドを形成し、次に表面にＡｌを堆積してソース金属を形成し、デバイスの裏面をスパッタしてＮｉ合金を形成した後にアニールして裏面オーミックコンタクト合金１を形成する工程８と、
を含むことを特徴とする。
Ｎ型炭化ケイ素エピタキシャルウェーハ上に酸化物層を堆積し、フォトリソグラフィ後、イオン注入のＰウェルイオン注入マスク層１０１を形成し、次に３００Ｋ～１０００Ｋの温度でＡｌイオン注入を実施して第２のＰ型にドーピングされたウェル領域７２を形成し、同時に炭化珪素へのＡｌイオン注入により横方向散乱が生じるため、前記第２のＰ型にドーピングされたウェル領域７２の左右両側に横方向濃度勾配を有するＰ型ドーピング散乱領域（それぞれが第１のＰ型にドーピングされたウェル領域７１及び第３のＰ型にドーピングされたウェル領域７３）が同時に形成され、注入が完了した後、マスク層を除去し、表面洗浄を完了させる工程１と、
酸化物層を堆積し、フォトリソグラフィ後にイオン注入されたＮ型ソース領域イオン注入マスク層１０２を形成し、次に３００Ｋ～１０００Ｋの温度でＰイオン注入を実施して第１のＮ型にドーピングされたソース領域８１及び第２のＮ型にドーピングされたソース領域８２を形成し、注入が完了した後、マスク層を除去し、表面洗浄を完了させる工程２と、
酸化物層を堆積し、フォトリソグラフィ後にイオン注入されたＰ型ソース領域イオン注入マスク層１０３を形成し、次に３００Ｋ～１０００Ｋの温度でＡｌイオン注入を実施してＰ型にドーピングされたソース領域９を形成し、注入が完了した後、マスク層を除去し、表面洗浄を完了させる工程３と、
酸化物層を堆積し、フォトリソグラフィ後にトレンチエッチングバリア層１０４を形成し、次にＮ型にドーピングされたＳｉＣエピタキシャル層３で反応性イオンエッチングを実行してトレンチを形成する工程４と、
３００Ｋ～１０００Ｋの高温でＡｌイオン注入を実施して、トレンチ底部に第２のＰ型にドーピングされた埋め込み層４２及び第３のＰ型にドーピングされた埋め込み層４３を形成し、注入が完了した後、トレンチエッチングバリア層１０４を除去する工程５と、
カーボンキャップを覆い、１６００℃以上の高温でアニールし、注入された不純物を活性化し、熱酸化して第１のゲート酸化層５１及び第２のゲート酸化層５２を形成し、次にポリシリコンを堆積した後にエッチングして第１のポリシリコン６１及び第２のポリシリコン６２を形成する工程６と、
酸化物層を堆積した後にフォトリソグラフィして層間誘電体１０を形成する工程７と、
Ｎｉ合金を堆積した後にアニールして金属シリサイドを形成し、次に表面にＡｌを堆積してソース金属を形成し、デバイスの裏面をスパッタしてＮｉ合金を形成した後にアニールして裏面オーミックコンタクト合金１を形成する工程８と、
を含むことを特徴とする。
【発明の効果】
【0012】
従来技術と比較して、本発明の有利な効果としては、
本発明は、トレンチ＋Ｐ型埋め込み層の構造を採用することで、デバイスのミラー容量が大幅に減少されるため、スイッチング損失が低減される。また、Ｐ型埋め込み層の追加によりトレンチ底部及びコーナー部の電界集中が弱まり、デバイスの長期信頼性が向上し、
本発明は、トレンチ構造を有するゲート制御ダイオードをモノリシックに集積し、そのトレンチが追加の製造プロセスを必要せずにＭＯＳＦＥＴのトレンチと同時に形成される。該ゲート制御ダイオードは、ＭＯＳＦＥＴダイオード接続方法に基づく整流器であり、従来のＭＯＳＦＥＴのボディダイオードに比較すると、該整流器は導通電圧降下、ユニポーラ導通（逆回復電流なし、バイポーラ劣化なし）の利点を有し、この整流器はＭＯＳＦＥＴのフリーホイールダイオードとして使用することができ、動的損失を大幅に低減する。なお、ゲート制御ダイオードの追加によりＭＯＳＦＥＴのトレンチ底部及びコーナー部の電界強度も弱まることで、デバイスの長期信頼性が向上し、
本発明は、Ａｌイオン注入時の散乱効果を利用して、ＭＯＳＦＥＴ及びゲート制御ダイオードのチャネルを形成することで、Ｐ型ウェル領域の総電荷量を確保しながら、デバイスのチャネル領域のドーピング濃度を低減することができる。ＭＯＳＦＥＴの場合、トレンチとＰ型にドーピングされたウェル領域の相対位置を制御してチャネル領域のドーピング濃度を制御することで、しきい値電圧を正確に制御できる。ゲート制御ダイオードの場合、トレンチとＰ型にドーピングされたウェル領域の相対位置を制御してチャネル領域のドーピング濃度を制御することで、ゲート制御ダイオードの導通電圧降下を調整できる。
本発明は、トレンチ＋Ｐ型埋め込み層の構造を採用することで、デバイスのミラー容量が大幅に減少されるため、スイッチング損失が低減される。また、Ｐ型埋め込み層の追加によりトレンチ底部及びコーナー部の電界集中が弱まり、デバイスの長期信頼性が向上し、
本発明は、トレンチ構造を有するゲート制御ダイオードをモノリシックに集積し、そのトレンチが追加の製造プロセスを必要せずにＭＯＳＦＥＴのトレンチと同時に形成される。該ゲート制御ダイオードは、ＭＯＳＦＥＴダイオード接続方法に基づく整流器であり、従来のＭＯＳＦＥＴのボディダイオードに比較すると、該整流器は導通電圧降下、ユニポーラ導通（逆回復電流なし、バイポーラ劣化なし）の利点を有し、この整流器はＭＯＳＦＥＴのフリーホイールダイオードとして使用することができ、動的損失を大幅に低減する。なお、ゲート制御ダイオードの追加によりＭＯＳＦＥＴのトレンチ底部及びコーナー部の電界強度も弱まることで、デバイスの長期信頼性が向上し、
本発明は、Ａｌイオン注入時の散乱効果を利用して、ＭＯＳＦＥＴ及びゲート制御ダイオードのチャネルを形成することで、Ｐ型ウェル領域の総電荷量を確保しながら、デバイスのチャネル領域のドーピング濃度を低減することができる。ＭＯＳＦＥＴの場合、トレンチとＰ型にドーピングされたウェル領域の相対位置を制御してチャネル領域のドーピング濃度を制御することで、しきい値電圧を正確に制御できる。ゲート制御ダイオードの場合、トレンチとＰ型にドーピングされたウェル領域の相対位置を制御してチャネル領域のドーピング濃度を制御することで、ゲート制御ダイオードの導通電圧降下を調整できる。
【0013】
ハーフブリッジ又はフルブリッジなどの応用では、ＳｉＣ ＭＯＳＦＥＴは通常、フリーホイーリングのため、逆並列ＳｉＣショットキーダイオードを必要とする。本発明を採用すると、追加のフリーホイーリングダイオードの並列接続を避けることができる。
【図面の簡単な説明】
【0014】
【図1】本発明の高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴの概略構成図である。
【図2】本発明の実施例２に係る工程１におけるＰ型にドーピングされたウェル領域へのイオン注入を示す概略図である。
【図3】本発明の実施例２に係る工程２におけるＮ型にドーピングされたソース領域へのイオン注入を示す概略図である。
【図4】本発明の実施例２に係る工程３におけるＰ型にドーピングされたソース領域へのイオン注入を示す概略図である。
【図5】本発明の実施例２に係る工程４におけるトレンチエッチングを示す概略図である。
【図6】本発明の実施例２に係る工程５におけるＰ型にドーピングされた埋め込み層へのイオン注入を示す概略図である。
【図7】本発明の実施例２に係る工程６におけるゲート酸化層の形成及びポリシリコン充填・エッチングを示す概略図である。
【図8】本発明の実施例２に係る工程７におけるフォトリソグラフィによる層間誘電体の形成を示す概略図である。
【図9】本発明の実施例２に係る工程８における表面オーミックコンタクト合金と裏面金属の形成を示す概略図である。
【図10】本発明の実施例１に係る順方向導通時の高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴの概略等価回路図である。
【図11】本発明の実施例１に係る逆フリーホイール時の高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴの概略等価回路図である。
【発明を実施するための形態】
【0015】
以下、図面を参照しつつ本発明の原理及び特徴を説明するが、挙げる実施例は本発明を解釈することだけに使われており、本発明の範囲を限定するものではない。
【実施例1】
【0016】
図１に示すように、本実施例は、裏面オーミックコンタクト合金１と、Ｎ型にドーピングされた炭化ケイ素基板２と、Ｎ型にドーピングされたＳｉＣエピタキシャル層３と、第１のＰ型にドーピングされた埋め込み層４１と、第２のＰ型にドーピングされた埋め込み層４２と、第３のＰ型にドーピングされた埋め込み層４３と、第１のゲート酸化層５１と、第２のゲート酸化層５２と、第１のポリシリコン６１と、第２のポリシリコン６２と、第１のＰ型にドーピングされたウェル領域７１と、第２のＰ型にドーピングされたウェル領域７２と、第３のＰ型にドーピングされたウェル領域７３と、第１のＮ型にドーピングされたソース領域８１と、第２のＮ型にドーピングされたソース領域８２と、Ｐ型にドーピングされたソース領域９と、層間誘電体１０と、表面オーミックコンタクト合金１１とを備えた高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴを提供し、
ｘ軸とｙ軸によって形成される平面上では、前記Ｎ型にドーピングされた炭化ケイ素基板２は、前記裏面オーミックコンタクト合金１の上に位置し、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３は、前記Ｎ型にドーピングされた炭化ケイ素基板２の上に位置し、前記第２のＰ型にドーピングされた埋め込み層４２は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３の右上に位置し、前記第３のＰ型にドーピングされた埋め込み層４３は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３の左上に位置し、前記第１のゲート酸化層５１は、前記第２のＰ型にドーピングされた埋め込み層４２の上に位置し、前記第２のゲート酸化層５２は、前記第３のＰ型にドーピングされた埋め込み層４３の上に位置し、前記第１のポリシリコン６１は、前記第１のゲート酸化層５１の右上に位置し、前記第２のポリシリコン６２は、前記第２のゲート酸化層５２の左上に位置し、前記第１のＮ型にドーピングされたソース領域８１は、前記第１のゲート酸化層５１の左上に位置し、前記Ｐ型にドーピングされたソース領域９は、前記第１のＮ型にドーピングされたソース領域８１の左側に位置し、前記第２のＮ型にドーピングされたソース領域８２は、前記Ｐ型にドーピングされたソース領域９の左側に位置し、且つ第２のゲート酸化層５２の右側に接続され、前記第１のＰ型にドーピングされたウェル領域７１は、前記第１のＮ型にドーピングされたソース領域８１の下に位置し、且つ前記第１のゲート酸化層５１の左側にあり、前記第２のＰ型にドーピングされたウェル領域７２は、前記第１のＮ型にドーピングされたソース領域８１、Ｐ型にドーピングされたソース領域９及び第２のＮ型にドーピングされたソース領域８２の下に位置し、且つ前記第１のＮ型にドーピングされたソース領域７１の左側にあり、前記第３のＰ型にドーピングされたウェル領域７３は、前記第２のＮ型にドーピングされたソース領域８２の下に位置し、且つ前記第２のＰ型にドーピングされたウェル領域７２の左側にあり、前記層間誘電体１０は、前記第１のＮ型にドーピングされたソース領域８１、第１のゲート酸化層５１、第１のポリシリコン６１の上に位置し、前記表面オーミックコンタクト合金１１は、前記層間誘電体１０、第１のＮ型にドーピングされたソース領域８１、Ｐ型にドーピングされたソース領域９、第２のＮ型にドーピングされたソース領域８２、第２のゲート酸化層５２、第２のポリシリコン６２の上に位置し、
ｙ軸とｚ軸によって形成される平面上では、前記Ｎ型にドーピングされた炭化ケイ素基板２は、前記裏面オーミックコンタクト合金１の上に位置し、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３は、前記Ｎ型にドーピングされた炭化ケイ素基板２の上に位置し、前記第１のＰ型にドーピングされた埋め込み層４１は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３内部の右上に位置し、前記第２のＰ型にドーピングされた埋め込み層４２は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３内部の左上に位置し、前記第１のゲート酸化層５１は、位記第１のＰ型にドーピングされた埋め込み層４１、Ｎ型にドーピングされたＳｉＣエピタキシャル層３、第２のＰ型にドーピングされた埋め込み層４２の上に位置し、前記第１のポリシリコン６１、前記第１のゲート酸化層５１の上に位置し、前記層間誘電体１０は、前記第１のポリシリコン６１の上に位置し、前記第表面オーミックコンタクト合金１１は、前記層間誘電体１０の上に位置する。
ｘ軸とｙ軸によって形成される平面上では、前記Ｎ型にドーピングされた炭化ケイ素基板２は、前記裏面オーミックコンタクト合金１の上に位置し、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３は、前記Ｎ型にドーピングされた炭化ケイ素基板２の上に位置し、前記第２のＰ型にドーピングされた埋め込み層４２は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３の右上に位置し、前記第３のＰ型にドーピングされた埋め込み層４３は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３の左上に位置し、前記第１のゲート酸化層５１は、前記第２のＰ型にドーピングされた埋め込み層４２の上に位置し、前記第２のゲート酸化層５２は、前記第３のＰ型にドーピングされた埋め込み層４３の上に位置し、前記第１のポリシリコン６１は、前記第１のゲート酸化層５１の右上に位置し、前記第２のポリシリコン６２は、前記第２のゲート酸化層５２の左上に位置し、前記第１のＮ型にドーピングされたソース領域８１は、前記第１のゲート酸化層５１の左上に位置し、前記Ｐ型にドーピングされたソース領域９は、前記第１のＮ型にドーピングされたソース領域８１の左側に位置し、前記第２のＮ型にドーピングされたソース領域８２は、前記Ｐ型にドーピングされたソース領域９の左側に位置し、且つ第２のゲート酸化層５２の右側に接続され、前記第１のＰ型にドーピングされたウェル領域７１は、前記第１のＮ型にドーピングされたソース領域８１の下に位置し、且つ前記第１のゲート酸化層５１の左側にあり、前記第２のＰ型にドーピングされたウェル領域７２は、前記第１のＮ型にドーピングされたソース領域８１、Ｐ型にドーピングされたソース領域９及び第２のＮ型にドーピングされたソース領域８２の下に位置し、且つ前記第１のＮ型にドーピングされたソース領域７１の左側にあり、前記第３のＰ型にドーピングされたウェル領域７３は、前記第２のＮ型にドーピングされたソース領域８２の下に位置し、且つ前記第２のＰ型にドーピングされたウェル領域７２の左側にあり、前記層間誘電体１０は、前記第１のＮ型にドーピングされたソース領域８１、第１のゲート酸化層５１、第１のポリシリコン６１の上に位置し、前記表面オーミックコンタクト合金１１は、前記層間誘電体１０、第１のＮ型にドーピングされたソース領域８１、Ｐ型にドーピングされたソース領域９、第２のＮ型にドーピングされたソース領域８２、第２のゲート酸化層５２、第２のポリシリコン６２の上に位置し、
ｙ軸とｚ軸によって形成される平面上では、前記Ｎ型にドーピングされた炭化ケイ素基板２は、前記裏面オーミックコンタクト合金１の上に位置し、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３は、前記Ｎ型にドーピングされた炭化ケイ素基板２の上に位置し、前記第１のＰ型にドーピングされた埋め込み層４１は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３内部の右上に位置し、前記第２のＰ型にドーピングされた埋め込み層４２は、前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３内部の左上に位置し、前記第１のゲート酸化層５１は、位記第１のＰ型にドーピングされた埋め込み層４１、Ｎ型にドーピングされたＳｉＣエピタキシャル層３、第２のＰ型にドーピングされた埋め込み層４２の上に位置し、前記第１のポリシリコン６１、前記第１のゲート酸化層５１の上に位置し、前記層間誘電体１０は、前記第１のポリシリコン６１の上に位置し、前記第表面オーミックコンタクト合金１１は、前記層間誘電体１０の上に位置する。
【0017】
前記Ｎ型にドーピングされたＳｉＣエピタキシャル層３のドーピング濃度範囲は、１Ｅ１５ｃｍ－３～１Ｅ１７ｃｍ－３であり、
前記第１のＰ型にドーピングされたウェル領域７１は、Ａｌイオン注入時の横方向散乱によって形成され、濃度はＸ軸の負の方向に沿って徐々に減少し、第１のＰ型にドーピングされたウェル領域７１の前記第１のゲート酸化層５１に近い箇所の濃度範囲は１Ｅ１４ｃｍ－３～１Ｅ１６ｃｍ－３であった。
前記第１のＰ型にドーピングされたウェル領域７１は、Ａｌイオン注入時の横方向散乱によって形成され、濃度はＸ軸の負の方向に沿って徐々に減少し、第１のＰ型にドーピングされたウェル領域７１の前記第１のゲート酸化層５１に近い箇所の濃度範囲は１Ｅ１４ｃｍ－３～１Ｅ１６ｃｍ－３であった。
【0018】
前記第３のＰ型にドーピングされたウェル領域７３は、Ａｌイオン注入時の横方向散乱によって形成され、濃度はＸ軸の正の方向に沿って徐々に減少し、第３のＰ型にドーピングされたウェル領域７３の前記第２のゲート酸化層５２に近い箇所の濃度範囲は０～１Ｅ１５ｃｍ－３であった。
【0019】
本発明的高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴは、デバイスが正常に動作している時、右側のＭＯＳＦＥＴ領域のゲートに順バイアス電圧が印加され、チャネルが開き、電界の作用により電子がソースからドレインに流れ、図１０に示すようにドレインからソースへの電流電流Ｉｄｓが形成され、図１０は本発明の実施例１に係る順方向導通時の高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴの概略等価回路図である。デバイスがオフになり、第３の象限動作状態に入った時、ソースからドレインへの正の電位差によりダイオード領域を導通させ、図１１に示すように、ソースからドレインへの電流Ｉｓｄが形成され、図１１は本発明の実施例１に係る逆フリーホイール時の高速フリーホイールダイオードを集積したトレンチ型ＳｉＣ－ＭＯＳＦＥＴの概略等価回路図である。
【実施例2】
【0020】
【0021】
工程１：Ｎ型炭化ケイ素エピタキシャルウェーハ上に酸化物層を堆積し、フォトリソグラフィ後、イオン注入のＰウェルイオン注入マスク層１０１を形成し、次に３００Ｋ～１０００Ｋの温度でＡｌイオン注入を実施して第２のＰ型にドーピングされたウェル領域７２を形成し、同時に炭化珪素へのＡｌイオン注入により横方向散乱が生じるため、前記第２のＰ型にドーピングされたウェル領域７２の左右両側に横方向濃度勾配を有するＰ型ドーピング散乱領域（それぞれが第１のＰ型にドーピングされたウェル領域７１及び第３のＰ型にドーピングされたウェル領域７３）が同時に形成され、図２に示すような構造を得た。注入が完了した後、マスク層を除去し、表面洗浄を完了させ、
工程２：酸化物層を堆積し、フォトリソグラフィ後にイオン注入されたＮ型ソース領域イオン注入マスク層１０２を形成し、次に３００Ｋ～１０００Ｋの温度でＰイオン注入を実施して第１のＮ型にドーピングされたソース領域８１及び第２のＮ型にドーピングされたソース領域８２を形成し、図３に示すような構造を得た。注入が完了した後、マスク層を除去し、表面洗浄を完了させ、
工程３：酸化物層を堆積し、フォトリソグラフィ後にイオン注入されたＰ型ソース領域イオン注入マスク層１０３を形成し、次に３００Ｋ～１０００Ｋの温度でＡｌイオン注入を実施してＰ型にドーピングされたソース領域９を形成し、図４に示すような構造を得た。注入が完了した後、マスク層を除去し、表面洗浄を完了させ、
工程４：酸化物層を堆積し、フォトリソグラフィ後にトレンチエッチングバリア層１０４を形成し、次にＮ型にドーピングされたＳｉＣエピタキシャル層３で反応性イオンエッチングを実行してトレンチを形成し、図５に示すような構造を得、
工程５：３００Ｋ～１０００Ｋの高温でＡｌイオン注入を実施して、トレンチ底部に第２のＰ型にドーピングされた埋め込み層４２及び第３のＰ型にドーピングされた埋め込み層４３を形成し、図２に示すような構造を得た。注入が完了した後、トレンチエッチングバリア層１０４を除去し、
工程６：カーボンキャップを覆い、１６００℃以上の高温でアニールし、注入された不純物を活性化し、熱酸化して第１のゲート酸化層５１及び第２のゲート酸化層５２を形成し、次にポリシリコンを堆積した後にエッチングして第１のポリシリコン６１及び第２のポリシリコン６２を形成し、図７に示すような構造を得、
工程７：酸化物層を堆積した後にフォトリソグラフィして層間誘電体１０を形成し、図８に示すような構造を得、
工程８：Ｎｉ合金を堆積した後にアニールして金属シリサイドを形成し、次に表面にＡｌを堆積してソース金属を形成し、デバイスの裏面をスパッタしてＮｉ合金を形成した後にアニールして裏面オーミックコンタクト合金１を形成する。図９に示すような構造を得た。
工程２：酸化物層を堆積し、フォトリソグラフィ後にイオン注入されたＮ型ソース領域イオン注入マスク層１０２を形成し、次に３００Ｋ～１０００Ｋの温度でＰイオン注入を実施して第１のＮ型にドーピングされたソース領域８１及び第２のＮ型にドーピングされたソース領域８２を形成し、図３に示すような構造を得た。注入が完了した後、マスク層を除去し、表面洗浄を完了させ、
工程３：酸化物層を堆積し、フォトリソグラフィ後にイオン注入されたＰ型ソース領域イオン注入マスク層１０３を形成し、次に３００Ｋ～１０００Ｋの温度でＡｌイオン注入を実施してＰ型にドーピングされたソース領域９を形成し、図４に示すような構造を得た。注入が完了した後、マスク層を除去し、表面洗浄を完了させ、
工程４：酸化物層を堆積し、フォトリソグラフィ後にトレンチエッチングバリア層１０４を形成し、次にＮ型にドーピングされたＳｉＣエピタキシャル層３で反応性イオンエッチングを実行してトレンチを形成し、図５に示すような構造を得、
工程５：３００Ｋ～１０００Ｋの高温でＡｌイオン注入を実施して、トレンチ底部に第２のＰ型にドーピングされた埋め込み層４２及び第３のＰ型にドーピングされた埋め込み層４３を形成し、図２に示すような構造を得た。注入が完了した後、トレンチエッチングバリア層１０４を除去し、
工程６：カーボンキャップを覆い、１６００℃以上の高温でアニールし、注入された不純物を活性化し、熱酸化して第１のゲート酸化層５１及び第２のゲート酸化層５２を形成し、次にポリシリコンを堆積した後にエッチングして第１のポリシリコン６１及び第２のポリシリコン６２を形成し、図７に示すような構造を得、
工程７：酸化物層を堆積した後にフォトリソグラフィして層間誘電体１０を形成し、図８に示すような構造を得、
工程８：Ｎｉ合金を堆積した後にアニールして金属シリサイドを形成し、次に表面にＡｌを堆積してソース金属を形成し、デバイスの裏面をスパッタしてＮｉ合金を形成した後にアニールして裏面オーミックコンタクト合金１を形成する。図９に示すような構造を得た。
【符号の説明】
【0022】
１０ 層間誘電体
１０１ Ｐウェルイオン注入マスク層
１０２ Ｎ型ソース領域イオン注入マスク層
１０３ Ｐ型ソース領域イオン注入マスク層
１０４ トレンチエッチングバリア層
１ 裏面オーミックコンタクト合金
１１ 表面オーミックコンタクト合金
２ Ｎ型にドーピングされた炭化ケイ素基板
３ Ｎ型にドーピングされたＳｉＣエピタキシャル層
４１ 第１のＰ型にドーピングされた埋め込み層
４２ 第２のＰ型にドーピングされた埋め込み層
４３ 第３のＰ型にドーピングされた埋め込み層
５１ 第１のゲート酸化層
５２ 第２のゲート酸化層
６１ 第１のポリシリコン
６２ 第２のポリシリコン
７１ 第１のＰ型にドーピングされたウェル領域
７２ 第２のＰ型にドーピングされたウェル領域
７３ 第３のＰ型にドーピングされたウェル領域
８１ 第１のＮ型にドーピングされたソース領域
８２ 第２のＮ型にドーピングされたソース領域
９ Ｐ型にドーピングされたソース領域
１０１ Ｐウェルイオン注入マスク層
１０２ Ｎ型ソース領域イオン注入マスク層
１０３ Ｐ型ソース領域イオン注入マスク層
１０４ トレンチエッチングバリア層
１ 裏面オーミックコンタクト合金
１１ 表面オーミックコンタクト合金
２ Ｎ型にドーピングされた炭化ケイ素基板
３ Ｎ型にドーピングされたＳｉＣエピタキシャル層
４１ 第１のＰ型にドーピングされた埋め込み層
４２ 第２のＰ型にドーピングされた埋め込み層
４３ 第３のＰ型にドーピングされた埋め込み層
５１ 第１のゲート酸化層
５２ 第２のゲート酸化層
６１ 第１のポリシリコン
６２ 第２のポリシリコン
７１ 第１のＰ型にドーピングされたウェル領域
７２ 第２のＰ型にドーピングされたウェル領域
７３ 第３のＰ型にドーピングされたウェル領域
８１ 第１のＮ型にドーピングされたソース領域
８２ 第２のＮ型にドーピングされたソース領域
９ Ｐ型にドーピングされたソース領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【国際調査報告】