特表 2024-526526 半導体構造及びその形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-19

(54)【発明の名称】半導体構造及びその形成方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240711BHJP

【ＦＩ】

H10B12/00 671Z

H10B12/00 621Z

H10B12/00 671

H10B12/00 681A

H10B12/00 681B

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023572160

(86)(22)【出願日】2022-06-30

(85)【翻訳文提出日】2023-11-21

(86)【国際出願番号】 CN2022103007

(87)【国際公開番号】W WO2023240704

(87)【国際公開日】2023-12-21

(31)【優先権主張番号】202210686849.3

(32)【優先日】2022-06-16

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(74)【代理人】

【識別番号】100125922

【弁理士】

【氏名又は名称】三宅 章子

(72)【発明者】

【氏名】尤 康

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083AD01

5F083AD02

5F083AD03

5F083AD21

5F083GA10

5F083JA02

5F083JA05

5F083JA12

5F083JA32

5F083JA36

5F083JA37

5F083JA39

5F083JA40

5F083JA51

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083PR03

5F083PR05

5F083PR21

5F083PR22

5F083PR23

(57)【要約】

本開示の実施例は、半導体構造及びその形成方法を提供し、前記半導体構造の形成方法は、基板を提供するステップであって、基板は第１方向に沿って延在する第１隔離溝と、前記第１方向及び第３方向に沿ってアレイ状に配列された複数のアクティブ柱とを含み、第１隔離溝によって第２方向において基板を第１領域と第２領域に分割し、アクティブ柱は支持構造によって支持され、第１方向、第２方向及び第３方向のいずれか２つは互いに垂直であり、第１方向及び第２方向は基板の上面に平行する、ステップと、アクティブ柱の間の空隙において、第１領域に位置するセミコンデンサ構造と第２領域に位置するゲートオールアラウンド構造とを形成するステップと、第１領域のアクティブ柱及びセミコンデンサ構造を処理し、第２方向に沿って延在するコンデンサ構造を形成するステップと、第１隔離溝においてゲートオールアラウンド構造とコンデンサ構造とを接続する第１接続構造を形成するステップと、を含む。

【特許請求の範囲】

【請求項1】

半導体構造の形成方法であって、
基板を提供するステップであって、前記基板は第１方向に沿って延在する第１隔離溝と、前記第１方向及び第３方向に沿ってアレイ状に配列された複数のアクティブ柱とを含み、前記第１隔離溝によって第２方向において前記基板を第１領域と第２領域に分割し、前記アクティブ柱は支持構造によって支持され、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記基板の上面に平行する、ステップと、
前記アクティブ柱の間の空隙において、前記第１領域に位置するセミコンデンサ構造と前記第２領域に位置するゲートオールアラウンド構造とを形成するステップと、
前記第１領域のアクティブ柱及び前記セミコンデンサ構造を処理し、前記第２方向に沿って延在するコンデンサ構造を形成するステップと、
前記第１隔離溝において前記ゲートオールアラウンド構造と前記コンデンサ構造とを接続する第１接続構造を形成するステップと、を含む、半導体構造の形成方法。

【請求項2】

前記セミコンデンサ構造と前記ゲートオールアラウンド構造とは、
前記第１領域及び前記第２領域におけるアクティブ柱の表面に誘電体層及び第１金属層を順次形成するステップによって形成され、前記第１領域に位置する前記第１金属層は前記セミコンデンサ構造を構成し、前記第２領域に位置する前記誘電体層及び前記第１金属層は前記ゲートオールアラウンド構造を構成する、
請求項１に記載の半導体構造の形成方法。

【請求項3】

前記基板は半導体ベースをさらに含み、前記アクティブ柱及び前記支持構造は前記半導体ベースに形成され、前記第１領域のアクティブ柱及び前記セミコンデンサ構造を処理するステップは、
前記第１領域において前記第１方向に沿って延在する第１開口を形成するステップであって、前記第１開口によって前記半導体ベースを露出する、ステップと、
前記第１開口により、前記第１領域における前記アクティブ柱と前記誘電体層とを除去し、第１空隙を形成するステップと、
前記第１開口及び前記第１空隙において誘電体層と第２金属層とを順次形成するステップであって、前記第１領域に位置する前記第１金属層、前記誘電体層及び前記第２金属層は前記コンデンサ構造を構成する、ステップと、を含む、
請求項２に記載の半導体構造の形成方法。

【請求項4】

前記第１金属層を形成した後、
前記第１金属層の間及び前記第１隔離溝において第１隔離層を形成するステップをさらに含む、
請求項３に記載の半導体構造の形成方法。

【請求項5】

前記第１接続構造は、
前記第１隔離溝に位置する第１隔離層を除去し、前記第１隔離溝に位置する第２領域の側壁における誘電体層と第１金属層を除去し、前記第１方向に沿って延在する第２隔離溝を形成するステップであって、前記第２隔離溝によって前記第２領域におけるアクティブ柱と前記第１領域の側壁における第１金属層とを露出する、ステップと、
露出された前記アクティブ柱の表面に前記第１接続構造をエピタキシャル成長させるステップであって、前記第１接続構造は前記第１領域における第１金属層と接触する、ステップと、によって形成される、
請求項４に記載の半導体構造の形成方法。

【請求項6】

前記第１接続構造を形成した後、
前記第２隔離溝内と前記第１接続構造の間とに、第２隔離層を形成するステップであって、前記第２隔離層の表面は前記第１隔離層の表面と面一である、ステップをさらに含む、
請求項５に記載の半導体構造の形成方法。

【請求項7】

前記半導体構造の形成方法は、
ビットライン構造と前記ゲートオールアラウンド構造に接続される段差状ワードライン構造とを形成するステップをさらに含む、
請求項６に記載の半導体構造の形成方法。

【請求項8】

前記ビットライン構造は、
前記アクティブ柱の前記コンデンサ構造から離れる一端をエッチングし、前記第１方向に沿って延在するビットライン溝を形成するステップであって、前記ビットライン溝によって前記第２領域の半導体ベースを露出する、ステップと、
前記ビットライン溝にビットライン金属材料を充填し、前記ビットライン構造を形成するステップであって、前記ビットライン構造と前記ゲートオールアラウンド構造とは前記支持構造により隔離される、ステップと、によって形成される、
請求項７に記載の半導体構造の形成方法。

【請求項9】

前記基板は、前記第２方向に沿って延在する第３隔離溝をさらに含み、前記第３隔離溝によって前記第１方向において前記ゲートオールアラウンド構造を第１部分と第２部分に分割し、前記段差状ワードライン構造は、
前記第２部分の表面に第２開口を有するフォトレジスト層を形成するステップであって、前記第２開口によって前記第２部分の前記第１部分から離れる一端を露出する、ステップと、
前記フォトレジスト層により前記第２部分を複数回エッチングし、前記段差状ワードライン構造を形成するステップであって、複数回のエッチングプロセスにおいて、前記第２開口の前記第１方向におけるサイズは順次増大する、ステップと、によって形成される、
請求項７に記載の半導体構造の形成方法。

【請求項10】

前記段差状ワードライン構造を形成する前に、前記半導体構造の形成方法は、
前記第３隔離溝に位置する第１隔離層を除去し、前記第３隔離溝に位置する第２部分の側壁における誘電体層及び第１金属層を除去し、前記第２方向に沿って延在する第４隔離溝を形成するステップであって、前記第４隔離溝によって前記第１部分の側壁における第１金属層と前記第２部分のアクティブ柱とを露出するステップと、
前記第４隔離溝において前記第２部分と前記ゲートオールアラウンド構造とを接続する第２接続構造を形成するステップと、をさらに含む、
請求項９に記載の半導体構造の形成方法。

【請求項11】

前記第２接続構造は、
露出された前記第２部分のアクティブ柱の表面に前記第２接続構造をエピタキシャル成長させるステップであって、前記第２接続構造は前記第１部分の側壁における第１金属層と接触するステップ、によって形成される、
請求項１０に半導体構造の形成方法。

【請求項12】

前記第１接続構造の厚さは２０Å～２００Åであり、前記第２接続構造の厚さは２０Å～２００Åである、
請求項１１に半導体構造の形成方法。

【請求項13】

前記第２接続構造を形成した後、前記半導体構造の形成方法は、
前記第２接続構造の表面に絶縁誘電体層を形成するステップであって、前記絶縁誘電体層の表面は前記誘電体層の表面と面一である、ステップと、
前記絶縁誘電体層の表面に第３金属層を形成するステップであって、前記第３金属層の表面は前記第１金属層の表面と面一である、ステップと、
前記第３金属層の表面と前記第３金属層の間とに第３隔離材料を充填し、第３隔離層を形成するステップであって、前記第３隔離層の表面は前記第１隔離層の表面と面一である、ステップと、をさらに含む、
請求項１１に記載の半導体構造の形成方法。

【請求項14】

前記第３隔離層を形成した後、前記半導体構造の形成方法は、
前記コンデンサ構造に接続される第１金属線、前記ビットライン構造に接続される第２金属線、及び前記段差状ワードライン構造に接続される第３金属線をそれぞれ形成するステップをさらに含む、
請求項１３に記載の半導体構造の形成方法。

【請求項15】

前記第１金属線、前記第２金属線及び前記第３金属線は、
前記段差状ワードライン構造の表面、前記第１隔離層、前記第２隔離層及び前記第３隔離層の表面にバリア層を形成するステップと、
前記バリア層をエッチングし、前記第２金属層を露出する第１通孔、前記ビットライン構造を露出する第２通孔、及び前記段差状ワードライン構造を露出する第３通孔を形成するステップと、
前記第１通孔に前記第１金属線を形成し、前記第２通孔に前記第２金属線を形成し、前記第３通孔に前記第３金属線を形成するステップと、によって形成される、
請求項１４に記載の半導体構造の形成方法。

【請求項16】

前記基板は、
前記半導体ベースを提供するステップと、
前記半導体ベースに積層構造を形成するステップであって、前記積層構造は交互に積み重ねられた第１半導体層と第２半導体層とを含む、ステップと、
前記積層構造をエッチングし、前記第１隔離溝を形成するステップと、
前記積層構造における第１半導体層を除去するステップと、によって形成される、
請求項９～１５のいずれか一項に記載の半導体構造の形成方法。

【請求項17】

前記第１隔離溝を形成する前に、前記半導体構造の形成方法は、
前記積層構造をエッチングし、前記第２方向に沿って延在する第５隔離溝を形成するステップであって、前記第５隔離溝によって前記第２半導体層を前記第１方向に沿って配列された複数のアクティブ柱に分割する、ステップと、
前記第５隔離溝において隔離構造を形成するステップと、をさらに含む、
請求項１６に記載の半導体構造の形成方法。

【請求項18】

前記第１隔離溝を形成する前に、前記半導体構造の形成方法は、
前記隔離構造の一部と前記第１半導体層の一部をエッチングして除去し、前記第１方向に沿って延在する複数のエッチング孔を形成するステップであって、前記エッチング孔によって前記アクティブ柱を露出する、ステップと、
前記エッチング孔に支持材料を充填し、前記アクティブ柱を取り囲む前記支持構造を形成するステップと、をさらに含む、
請求項１７に記載の半導体構造の形成方法。

【請求項19】

前記第１隔離溝を形成した後、前記積層構造における前記第１半導体層を除去する前に、前記半導体構造の形成方法は、
前記第１隔離溝に犠牲材料を充填し、犠牲層を形成するステップをさらに含む、
請求項１８に記載の半導体構造の形成方法。

【請求項20】

半導体構造であって、前記半導体構造は請求項１～１９のいずれか一項に記載の半導体構造の形成方法によって形成され、前記半導体構造は、
第２方向に沿って配列された第１領域及び第２領域を含む基板であって、前記第２領域は第１方向及び第３方向に沿ってアレイ状に配列されたアクティブ柱を含み、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記基板の上面に平行する、基板と、
前記第１領域に位置するコンデンサ構造と、
前記第２領域に位置して前記アクティブ柱の表面を取り囲むゲートオールアラウンド構造と、
前記コンデンサ構造と前記ゲートオールアラウンド構造とを接続する第１接続構造と、
前記コンデンサ構造と前記ゲートオールアラウンド構造とを支持する支持構造と、を含む、半導体構造。

【請求項21】

前記コンデンサ構造は、第１金属層と、誘電体層と、第２金属層とを含み、
前記ゲートオールアラウンド構造は、誘電体層と、前記第１金属層とを含む、
請求項２０に記載の半導体構造。

【請求項22】

前記半導体構造は、前記第２領域に位置して前記第１方向に沿って延在するビットライン構造をさらに含む、
請求項２１に記載の半導体構造。

【請求項23】

前記半導体構造は、第２接続構造と段差状ワードライン構造とをさらに含み、
前記ゲートオールアラウンド構造は前記段差状ワードライン構造と前記第２接続構造により接続される、
請求項２２に記載の半導体構造。

【請求項24】

前記半導体構造は、第１金属線、第２金属線及び第３金属線をさらに含み、
前記第１金属線は、前記コンデンサ構造の表面に位置し、前記コンデンサ構造と電気的に接続され、
前記第２金属線は、前記ビットライン構造の表面に位置し、前記ビットライン構造と電気的に接続され、
前記第３金属線は、前記段差状ワードライン構造の表面に位置し、前記段差状ワードライン構造と電気的に接続される、
請求項２３に記載の半導体構造。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本開示は、出願番号が２０２２１０６８６８４９．３であり、出願日が２０２２年０６月１６日であり、発明名称が「半導体構造及びその形成方法」である中国特許出願に基づいて提出され、該中国特許出願の優先権を主張し、該中国特許出願の全ての内容が参照により本開示に組み込まれる。

【0002】

本開示は、半導体技術分野に関し、半導体構造及びその形成方法に関するが、これらに限定されない。

【背景技術】

【0003】

動的ランダムメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、コンピュータにおいて一般的に使用される半導体記憶装置であり、多くの重複したメモリセルによって構成され、各メモリセルは通常、コンデンサとトランジスタとを含む。

【0004】

関連技術におけるＤＲＡＭは、トランジスタが水平状であり、コンデンサがトランジスタに垂直であり、テクノロジーノードの継続的発展に伴い、ＤＲＡＭの集積度が継続的に向上し、サイズが継続的に小型化され、コンデンサの縦横比がますます大きくなり、トランジスタのサイズがますます小さくなり、ＤＲＡＭのプロセス複雑度と製造コストが徐々に増大する。

【発明の概要】

【課題を解決するための手段】

【0005】

これを鑑みて、本開示の実施例は、半導体構造及びその形成方法を提供する。

【0006】

第１態様によれば、本開示の実施例は、半導体構造の形成方法を提供し、前記半導体構造の形成方法は、
基板を提供するステップであって、前記基板は第１方向に沿って延在する第１隔離溝と、前記第１方向及び第３方向に沿ってアレイ状に配列された複数のアクティブ柱とを含み、ここで、前記第１隔離溝によって第２方向において前記基板を第１領域と第２領域に分割し、前記アクティブ柱は支持構造によって支持され、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記基板の上面に平行する、ステップと、
前記アクティブ柱の間の空隙において、前記第１領域に位置するセミコンデンサ構造と前記第２領域に位置するゲートオールアラウンド構造とを形成するステップと、
前記第１領域のアクティブ柱及び前記セミコンデンサ構造を処理し、前記第２方向に沿って延在するコンデンサ構造を形成するステップと、
前記第１隔離溝において前記ゲートオールアラウンド構造と前記コンデンサ構造とを接続する第１接続構造を形成するステップと、を含む。

【0007】

第２態様によれば、本開示の実施例は、半導体構造を提供し、前記半導体構造は上述の半導体構造の形成方法によって形成され、前記半導体構造は、
基板であって、前記基板は第２方向に沿って配列された第１領域及び第２領域を含み、前記第２領域には第１方向及び第３方向に沿ってアレイ状に配列されたアクティブ柱を含み、ここで、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記基板の上面に平行する、基板と、
前記第１領域に位置するコンデンサ構造と、
前記アクティブ柱の表面を取り囲む、前記第２領域に位置するゲートオールアラウンド構造と、
前記コンデンサ構造と前記ゲートオールアラウンド構造とを接続する第１接続構造と、
前記コンデンサ構造と前記ゲートオールアラウンド構造とを支持する支持構造と、を含む。

【0008】

本開示の実施例で提供される半導体構造及びその形成方法では、コンデンサ構造が水平状であるため、高縦横比の垂直コンデンサ構造に比べて、水平状のコンデンサ構造は倒れる又は折れる可能性を減少させることができ、それによってコンデンサ構造の安定性を向上させることができ、また、複数のコンデンサ構造が第３方向において積み重ねられて形成された積み重ね構造は３次元の半導体構造を形成することができ、さらに半導体構造の集積度を向上させ、小型化を実現することができる。

【図面の簡単な説明】

【0009】

【図1】本開示の実施例による半導体構造の形成方法の模式的フローチャートである。

【図2a】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2b】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2c】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2d】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2e】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2f】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2g】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2h】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2i】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2j】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2k】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2l】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2m】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図2n】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3a】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3b】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3c】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3d】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3e】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3f】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3g】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3h】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3i】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3j】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3k】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3l】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図3m】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。

【図4】本開示の実施例による半導体構造の断面図である。

【発明を実施するための形態】

【0010】

図面（必ずしも比例で描かれているわけではない）では、類似した符号は異なる図において類似した部品を示すことができる。異なるアルファベット接尾辞を有する類似した符号は、類似した部品の異なる例を表すことができる。図面は、限定ではなく、本明細書に記載される各実施例を例示的に示す。

【0011】

以下に図面を参照しながら本開示に開示された例示的な実施形態をより詳細に説明する。本開示の例示的な実施形態が図面に示されているが、本開示は様々な形態で実現されてもよく、本明細書に記載の具体的な実施形態に限定されるべきではないことを理解されたい。逆に、これらの実施形態は、本開示をより完全に理解し、本開示の範囲を当業者に十分に伝えることができるように提供される。

【0012】

以下の説明では、本開示のより完全な理解を提供するために、多くの細部が記載される。しかしながら、当業者にとっては、本開示がこれらの１つ又は複数の細部が記載されなくても実施され得ることが明らかである。他の例では、当技術分野におけるいくつかの公知の技術的特徴は、本開示を紛らわしくならないように割愛している。即ち、本明細書では、実際の実施例のすべての特徴を記載することがなく、公知の機能及び構造を詳しく説明しない。

【0013】

明確にするために、図面において、層、領域、素子のサイズ及びそれらの相対的なサイズは、大げさに表現されている可能性がある。すべての図面における同じ符号は同じ素子を表す。

【0014】

素子又は層が、「…上にある」、「…に隣接する」、他の素子又は層「に接続される」又は「に結合される」と記載される場合、それは直接的に他の素子又は層上にあってもよく、他の素子又は層に隣接してもよく、他の素子又は層に接続され又は結合されてもよく、又は介在する素子又は層が存在し得ることを理解すべきである。逆に、素子が「直接…上にある」、「…に直接隣接する」、他の素子又は層「に直接接続される」又は「に直接結合される」と記載される場合、介在する素子又は層は存在しないと意味する。第１、第２、第３などの用語を使用してさまざまな素子、部品、領域、層、及び／又はセクションを表現する場合があるが、これらの素子、部品、領域、層、及び／又はセクションは、これらの用語によって制限されるべきではないことを理解すべきである。これらの用語は、一つの素子、部品、領域、層、又はセクションを別の素子、部品、領域、層、又はセクションと区別するためにのみ使用される。したがって、本開示の教示から逸脱することなく、下記に記載される第１素子、部品、領域、層又はセクションは、第２素子、部品、領域、層又はセクションとして表すことができる。第２素子、部品、領域、層又はセクションと記載されても、第１素子、部品、領域、層又はセクションが本開示に必ず存在することを意味しているわけではない。

【0015】

本明細書で使用される用語は、具体的な実施形態を説明することだけを目的としており、本開示を限定するためのものではない。本明細書に明記されない限り、単数形の「１」、「１つ」、及び「前記／該」は、複数形も含むことを意図している。本明細書に記載される「構成する」及び／又は「含む」という用語は、前記特大げさに徴、整数、ステップ、操作、素子及び／又は部品の存在を明確化するための記載であり、１つ又はより多くの他の特徴、整数、ステップ、操作、素子、部品、及び/又は組の存在又は追加を排除しないことも理解されたい。本明細書で使用される場合、「及び／又は」という用語は、関連する列挙された項目の任意及びすべての組み合わせを含む。

【0016】

本開示の実施例を紹介する前に、まず、以下の実施例で使用する可能性がある立体構造を表す３つの方向を定義し、デカルト座標系を例として、３つの方向はＸ軸、Ｙ軸及びＺ軸方向を含むことができる。基板は、正面にある上面と、正面と対向する背面にある底面とを含むことができる。上面と底面の平坦度を無視する場合、基板の上面と底面に垂直な方向を第３方向として定義する。基板の上面及び底面（即ち、基板の所在平面）の方向において、互いに交差する（例えば、互いに直交する）２つの方向が定義され、例えば、第１隔離溝の延在する方向を第１方向として定義し、第３隔離溝の延在する方向を第２方向として定義することができ、第１方向と第２方向によって半導体ベースの平面方向を決定することができる。ここで、第１方向、第２方向及び第３方向のいずれか２つは互いに垂直である。本開示の実施例では、第１方向をＸ軸方向として定義し、第２方向をＹ軸方向として定義し、第３方向をＺ軸方向として定義する。

【0017】

本開示の実施例は、半導体構造の形成方法を提供し、図１は本開示の実施例による半導体構造の形成方法の模式的フローチャートであり、図１に示すように、半導体構造の形成方法は以下のステップを含む。

【0018】

ステップＳ１０１において、基板を提供し、基板は、第１方向に沿って延在する第１隔離溝と、第１方向及び第３方向に沿ってアレイ状に配列された複数のアクティブ柱とを含み、ここで、第１隔離溝によって第２方向において基板を第１領域と第２領域に分割し、アクティブ柱は支持構造によって支持される。

【0019】

本開示の実施例では、基板は少なくとも半導体ベースを含み、半導体ベースはシリコンベースであってもよく、半導体ベースは、他の半導体元素、例えばゲルマニウム（Ｇｅ）を含むこともでき、又は半導体化合物、例えば、炭化ケイ素（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、ヒ化インジウム（ＩｎＡｓ）又はアンチモン化インジウム（ＩｎＳｂ）を含み、又は他の半導体合金、例えば、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素リン（ＧａＡｓＰ）、ヒ化アルミニウムインジウム（ＡｌＩｎＡｓ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、ヒ化インジウムガリウム（ＧａＩｎＡｓ）、リン化インジウムガリウム（ＧａＩｎＰ）、及び／又はインジウムガリウム砒素リン（ＧａＩｎＡｓＰ）、又はそれらの組み合わせを含む。

【0020】

本開示の実施例では、第１隔離溝によって第２方向において基板を第１領域と第２領域に分割し、第１領域と第２領域はそれぞれ異なる機能構造を形成するために用いられてもよく、例えば、第１領域はコンデンサ構造を形成するために用いられてもよく、第２領域はゲートオールアラウンド構造、ビットライン構造、段差状ワードライン構造を形成するために用いられてもよい。

【0021】

本開示の実施例では、基板は、第１方向及び第３方向に沿ってアレイ状に配列された複数のアクティブ柱と支持構造を含み、複数のアクティブ柱の間は支持構造によって支持され、各アクティブ柱は、１つのトランジスタを形成するために用いられる。

【0022】

支持構造は第１方向と第３方向に沿って延在し、支持構造は半導体ベースの表面に位置してもよく、半導体ベースの内部に延在しもよく、これによりより良い支持効果を実現する。

【0023】

本開示の実施例では、アクティブ柱は四角形角柱（例えば、四角柱、六角柱、八角柱）又は円柱であってもよい。

【0024】

ステップＳ１０２において、アクティブ柱の間の空隙において、第１領域に位置するセミコンデンサ構造と第２領域に位置するゲートオールアラウンド構造とを形成する。

【0025】

本開示の実施例では、第１領域はコンデンサ構造を形成するために用いられ、第２領域はゲートオールアラウンド構造を形成するために用いられる。セミコンデンサ構造は完全なコンデンサ構造ではなく、コンデンサ構造の一部であり、例えば、１つの電極層のみを含むコンデンサ構造、又は誘電体層と１つの電極層のみを含むコンデンサ構造である。

【0026】

本開示の実施例では、形成されたゲートオールアラウンド構造は広いチャネル領域を有し、それによって短チャネル効果を低減させ、ゲートの制御能力を向上させることができ、さらに形成された半導体構造の性能を向上させることができる。

【0027】

ステップＳ１０３において、第１領域のアクティブ柱及びセミコンデンサ構造を処理し、第２方向に沿って延在するコンデンサ構造を形成する。

【0028】

本開示の実施例では、第１領域におけるアクティブ柱を処理することで、例えば、第１領域において電極層を形成し、又は第１領域において誘電体層と電極層を形成してセミコンデンサ構造を完全なコンデンサ構造に変えることができる。

【0029】

本開示の実施例では、形成されたコンデンサ構造は、第１方向と第３方向に沿って間隔を空けて配列され、且つ第２方向に沿って延在し、即ち、本開示の実施例で形成されたコンデンサ構造は水平状に配列され、水平状のコンデンサ構造は、倒れる又は折れる可能性を減少させることができ、それによってコンデンサ構造の安定性を向上させることができる。

【0030】

ステップＳ１０４において、第１隔離溝においてゲートオールアラウンド構造とコンデンサ構造とを接続する第１接続構造を形成する。

【0031】

実施する時、ゲートオールアラウンド構造におけるチャネル表面にエピタキシャル技術によりワイヤを第１接続構造として成長させることができ、第１接続構造は第２方向に沿って延在し、且つコンデンサ構造の電極層に電気的に接続される。

【0032】

本開示の実施例では、まず、基板に第１方向に沿って延在する第１隔離溝と、第１方向及び第３方向に沿ってアレイ状に配列された複数のアクティブ柱とを形成し、第１隔離溝によって基板を第１方向において第１領域と第２領域に分割し、これにより異なる領域に異なる機能デバイスを製造することを実現することができ、次に、アクティブ柱の間の空隙において、第１領域に位置するセミコンデンサ構造と第２領域に位置するゲートオールアラウンド構造を形成し、さらに、第１領域のアクティブ柱及びセミコンデンサ構造を処理し、第２方向に沿って延在するコンデンサ構造を形成し、コンデンサ構造はセミコンデンサ構造を含み、最後に、第１隔離溝においてゲートオールアラウンド構造とコンデンサ構造とを接続する第１接続構造を形成する。ゲートオールアラウンド構造とコンデンサ構造を構成するセミコンデンサ構造とが同時に形成されるため、半導体構造の製造プロセスフローを簡略化し、半導体構造の製造コストを低減させることができる。また、本開示の実施例におけるコンデンサ構造は、第２方向に沿って延在し、即ち、本開示の実施例におけるコンデンサ構造は水平状であり、高縦横比の垂直コンデンサ構造に比べて、水平状のコンデンサ構造は倒れる又は折れる可能性を減少させることができ、それによってコンデンサ構造の安定性を向上させることができ、また、複数のコンデンサ構造が第３方向において積み重ねられて形成された積み重ね構造は３次元の半導体構造を形成することができ、さらに半導体構造の集積度を向上させ、小型化を実現することができる。

【0033】

図２ａ～２ｎ、図３ａ～３ｍは、本開示の実施例による半導体構造の形成プロセスにおける構造的模式図であり、ここで、図２ａは３次元の構造的模式図であり、図２ｂは、図２ａにおける積層構造のａ-ａ’及びｂ-ｂ’に沿った断面図であり、形成された半導体構造の内部構造の詳細な説明を容易にするために、後続の形成プロセスにおける図２ｃ～２ｎ及び図３ａ～３ｍはいずれもａ-ａ’及びｂ-ｂ’の断面図の視角で示される。次に、図２ａ～２ｎ、図３ａ～３ｍを参照しながら本開示の実施例による半導体構造の形成プロセスについて詳細に説明する。

【0034】

まず、図２ａ～２ｎを参照して、ステップＳ１０１を実行することができる。ステップＳ１０１において、基板を提供し、基板は、第１方向に沿って延在する第１隔離溝１２と、第１方向及び第３方向に沿ってアレイ状に配列された複数のアクティブ柱１１０とを含み、ここで、第１隔離溝１２によって第２方向において基板を第１領域Ａと第２領域Ｂに分割し、アクティブ柱１１０は支持構造１４によって支持される。

【0035】

いくつかの実施例では、半導体ベース１０を提供し、半導体ベース１０に積層構造１１を形成するステップであって、積層構造１１は交互に積み重ねられた第１半導体層１１１と第２半導体層１１２とを含むステップと、積層構造１１をエッチングし、第１隔離溝１２を形成するステップと、積層構造１１における第１半導体層１１１を除去するステップと、によって基板を形成することができる。

【0036】

図２ａ～図２ｂに示すように、半導体ベース１０に第１半導体層１１１と第２半導体層１１２とによって交互に積み重ねられた積層構造１１が形成される。第１半導体層１１１の材料は、ゲルマニウム、又はシリコンゲルマニウム、炭化ケイ素であってもよく、絶縁体上のシリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ－ｏｎ－ｌｎｓｕｌａｔｏｒ）又は絶縁体上のゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ－ｏｎ－Ｉｎｓｕｌａｔｏｒ）であってもよい。第２半導体層１１２は、シリコン層であってもよく、他の半導体元素、例えばゲルマニウムを含むこともでき、又は半導体化合物、例えば、炭化ケイ素、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム又はアンチモン化インジウムを含み、又は他の半導体合金、例えば、シリコンゲルマニウム、ガリウム砒素リン、ヒ化アルミニウムインジウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、リン化インジウムガリウム、及び／又はインジウムガリウム砒素リン、又はそれらの組み合わせを含む。

【0037】

本開示の実施例では、後続で第１半導体層１１１をエッチングして除去し、第２半導体層１１２を残す必要があるため、第１半導体層１１１は第２半導体層１１２に対して高いエッチング選択比を有し、即ち、同じエッチング条件では、第１半導体層１１１は、第２半導体層１１２に対してエッチングして除去されやすい。例えば、第１半導体層１１１はシリコンゲルマニウム層であってもよく、第２半導体層１１２はシリコン層であってもよい。

【0038】

本開示の実施例では、第１半導体層１１１及び第２半導体層１１２をエピタキシャルプロセスにより形成することができる。第１半導体層１１１と第２半導体層１１２とを交互に積み重ねることで、半導体超格子を形成することができ、各層の半導体層の厚さは数原子から数十原子層までまちまちであり、各層の主な半導体性質、例えばバンドギャップとドーピングレベルは独立して制御することができる。積層構造１１における第１半導体層１１１及び第２半導体層１１２の層数は、必要なコンデンサ密度（又は記憶密度）に応じて設定されてもよく、第１半導体層１１１及び第２半導体層１１２の層数が多いほど、形成された３次元メモリは、集積度がより高く、且つコンデンサ密度が大きい。例えば、第１半導体層１１１及び第２半導体層１１２の層数は、２～２０００層であってもよい。

【0039】

いくつかの実施例では、第１隔離溝１２を形成する前に、半導体構造の形成方法は、積層構造１１と半導体ベース１０の一部とをエッチングし、第３隔離溝１３を形成するステップをさらに含む。

【0040】

図２ｃ及び図２ｄに示すように、第３隔離溝１３は以下のステップによって形成され得る。まず、積層構造１１の表面に第１マスク層１５１、第１抗反射層３１１、及び特定のパターンＨを有する第１フォトレジスト層１６１を順次形成し、次に、第１フォトレジスト層１６１により第１抗反射層３１１と第１マスク層１５１を順次エッチングして、特定のパターンＨを第１マスク層１５１に転写し、最後に、特定のパターンＨを有する第１マスク層により積層構造１１と半導体ベース１０の一部とをエッチングし、第３隔離溝１３を形成する。本開示の実施例では、形成された第３隔離溝１３の底部は半導体ベース１０内に位置し、他の実施例では、第３隔離溝１３は半導体ベース１０内に延在せず、積層構造１１内にのみ位置してもよい。

【0041】

本開示の実施例では、第１抗反射層３１１は、積層構造１１の表面の反射光線を吸収するために用いられ、反射光線と入射光線との干渉の発生を回避する。第１抗反射層３１１の材料は、酸窒化ケイ素又はスピンコーティング炭素層であってもよい。第１マスク層１５１に用いられる材料は、シリカ、窒化ケイ素、炭化ケイ素、酸窒化ケイ素のうちの１つ又は複数であってもよい。第１マスク層１５１及び第１抗反射層３１１は、任意の１つの適切な堆積プロセスによって形成することができる。

【0042】

本開示の実施例では、第３隔離溝１３によって第１方向において第２領域Ｂを第１部分Ｂ-１と第２部分Ｂ-２に分割する、ここで、第１部分Ｂ-１はゲートオールアラウンド構造を形成するために用いられてもよく、第２部分Ｂ-２は段差状ワードライン構造を形成するために用いられてもよい。

【0043】

いくつかの実施例では、第３隔離溝１３を形成した後、半導体構造の形成方法は、第１フォトレジスト層１６１、第１抗反射層３１１、及び第１マスク層１５１を除去するステップをさらに含む。本開示の実施例では、ドライエッチング技術（例えばプラズマエッチング技術、反応性イオンエッチング技術又はイオンミリング技術）又はウェットエッチング技術を用いて第１フォトレジスト層１６１、第１抗反射層３１１及び第１マスク層１５１を除去し、積層構造１１の表面（図２ｄに示すように）を露出することができる。

【0044】

図２ｅは第１領域の俯瞰図であり、図２ｅに示すように、第３隔離溝１３を形成した後、第１隔離溝１２を形成する前に、半導体構造の方法は、積層構造をエッチングし、第２方向に沿って延在する第５隔離溝３１を形成するステップであって、第５隔離溝３１によって第２半導体層１１２を第１方向に沿って配列された複数のアクティブ柱１１０に分割するステップと、第５隔離溝３１において隔離構造３１１を形成するステップと、をさらに含む。

【0045】

本開示の実施例では、隔離構造３１１を形成する材料は、シリカ、窒化ケイ素、又は酸窒化ケイ素であってもよい。隔離構造３１１は、隣接するアクティブ柱１１０の間の空隙に満杯に充填するために用いられ、後続でアクティブ柱１１０と隔離構造３１１との間に他の構造を形成するのを容易にする。

【0046】

いくつかの実施例では、隔離構造３１１を形成した後、第１隔離溝１２を形成する前に、半導体構造の形成方法は、隔離構造３１１の一部と第１半導体層１１１の一部をエッチングして除去し、第１方向に沿って延在する複数のエッチング孔１４１を形成するステップであって、エッチング孔１４１によってアクティブ柱１１０を露出する、ステップと、エッチング孔１４１に支持材料を充填し、アクティブ柱１１０を取り囲む支持構造１４を形成するステップと、をさらに含む。

【0047】

本開示の実施例では、図２ｆ～２ｈに示すように、支持構造１４は以下のステップによって形成され得る。まず、積層構造１１の表面に第２マスク層１５２、第２抗反射層３１２、及び特定のパターンＩを有する第２フォトレジスト層１６２を順次形成し、特定のパターンＩはＸ軸方向に沿って延在する複数の開口であってもよく、次に、第２フォトレジスト層１６２により第２抗反射層３１２と第２マスク層１５２を順次エッチングして、特定のパターンＩを第２マスク層１５２に転写し、さらに、特定のパターンＩを有する第２マスク層により隔離構造３１１の一部と第１半導体層１１１の一部とをエッチングして除去し、Ｘ軸方向に沿って延在する複数のエッチング孔１４１を形成し、最後に、エッチング孔１４１に支持材料を充填し、アクティブ柱１１０を取り囲む支持構造１４を形成する。第２マスク層１５２に用いられる材料は、シリカ、窒化ケイ素、炭化ケイ素、酸窒化ケイ素のうちの１つ又は複数であってもよい。第２抗反射層３１２の材料は、酸窒化ケイ素又はスピンコーティング炭素であってもよい。支持材料は、窒化ケイ素又は炭窒化ケイ素であってもよい。

【0048】

本開示の実施例では、支持構造１４は、より安定した支持効果を実現するために、半導体ベース１０内に延在してもよい。

【0049】

本開示の実施例では、支持構造１４はアクティブ柱１１０を支持するために用いられてもよく、後続で隣接するアクティブ柱１１０の間にコンデンサ構造とゲートオールアラウンド構造を形成するため、支持構造１４はさらに、コンデンサ構造とゲートオールアラウンド構造を支持するために用いられてもよく、それによって形成された半導体構造の安定性を向上させる。

【0050】

いくつかの実施例では、エッチング孔１４１を形成した後、半導体構造の形成方法は、第２フォトレジスト層１６２、第２抗反射層３１２、及び第２マスク層１５２を除去するステップをさらに含む。実施する時、ドライエッチング技術又はウェットエッチング技術を用いて第２フォトレジスト層１６２、第２抗反射層３１２及び第２マスク層１５２を除去し、積層構造１１の表面（図２ｈに示すように）を露出することができる。

【0051】

図２ｉ及び２ｊに示すように、第１隔離溝１２は以下のステップによって形成され得る。まず、積層構造１１の表面に第３マスク層１５３及び特定のパターンＣを有する第３フォトレジスト層１６３を順次形成し、特定のパターンＣはＸ軸方向に沿って延在する１つの開口であってもよく、特定のパターンＣの半導体ベース１０への投影は特定のパターンＩの半導体ベース１０への投影のうちの１つとＹ軸方向において隣接する。次に、第３フォトレジスト層１６３により第３マスク層１５３をエッチングして、特定のパターンＣを第３マスク層１５３に転写し、特定のパターンＣを有する第３マスク層により積層構造１１と隔離構造３１１をエッチングし、第１隔離溝１２を形成し、第１隔離溝１２によって隣接する支持構造１４を露出する。本開示の実施例では、第１隔離溝１２は、より良い隔離効果を実現するために、半導体ベース１０内に延在する。

【0052】

本開示の実施例では、第１隔離溝１２によって基板をＹ軸方向において第１領域Ａと第２領域Ｂに分割する、ここで、第１領域Ａはコンデンサ構造を形成するために用いられ、第２領域Ｂはゲートオールアラウンド構造、ビットライン構造及び段差状ワードライン構造を形成するために用いられる。

【0053】

他の実施例では、第１隔離溝１２はさらに、半導体ベース１０の表面のみに位置してもよい。

【0054】

本開示の実施例では、第１隔離溝１２を形成した後、半導体構造の形成方法は、第３マスク層１５３と第３フォトレジスト層１６３を除去するステップをさらに含む。実施する時、ドライエッチング技術又はウェットエッチング技術を用いて第３マスク層１５３及び第３フォトレジスト層１６３を除去することができる。

【0055】

いくつかの実施例では、図２ｋに示すように、第１隔離溝１２を形成した後、半導体構造の形成方法は、第１隔離溝１２に犠牲材料を充填し、犠牲層１２１を形成するステップをさらに含む。

【0056】

本開示の実施例では、犠牲層１２１は酸窒化ケイ素であってもよい。犠牲層１２１は、第１半導体層１１１を後続で除去するときに、第２半導体層１１２の断面を損傷から保護するために用いられ、後続で第２半導体層１１２の断面にゲートオールアラウンド構造と段差状ワードライン構造を接続する接続構造をエピタキシャルで形成するのに便利である。

【0057】

図２ｌに示すように、積層構造１１における第１半導体層１１１を除去する。

【0058】

本開示の実施例では、ウェットエッチング（例えば、濃硫酸、弗化水素酸、濃硝酸等の強酸を採用してエッチングする）又はドライエッチング技術により、積層構造１１における第１半導体層１１１を除去してもよい。第１半導体層１１１は第２半導体層１１２に対して高いエッチング選択比を有するため、第１半導体層１１１を除去する時に第２半導体層１１２を損傷することがない。

【0059】

いくつかの実施例では、引き続き図２ｌを参照して、第１半導体層１１１を除去した後、半導体構造の形成方法は、犠牲層１２１、保護層１３１、及び隔離構造３１１を除去するステップをさらに含む。例えば、ウェットエッチング技術を用いて犠牲層１２１、保護層１３１及び隔離構造３１１を除去することができる。

【0060】

いくつかの実施例では、図２ｍに示すように、半導体構造の形成方法は、アクティブ柱１１０に対して薄化処理を行うステップをさらに含む。本開示の実施例では、アクティブ柱１１０に対して薄化処理を行い、隣接する２つのアクティブ柱１１０の間の空隙が大きくなり、一方では、コンデンサ構造の有効面積を向上させることでコンデンサ構造の容量を向上させることができる。もう一方では、後続のコンデンサ構造とゲートオールアラウンド構造の形成により大きな空間を事前に確保することができ、プロセスの複雑さを低減させる。

【0061】

本開示の実施例では、以下の２つの方式でアクティブ柱１１０に対して薄化処理を行うことができる。

【0062】

方式１において、アクティブ柱１１０に対してドライエッチングを直接行い、必要な厚さを形成した後に、エッチングを停止する。

【0063】

方式２において、アクティブ柱１１０を原位置酸化処理し、アクティブ柱１１０の一部をシリカ層に酸化し、ウェットエッチング又はドライエッチング技術によりシリカ層を除去する。

【0064】

説明すべきこととして、他の実施例では、アクティブ柱１１０に対して薄化処理を行わなくてもよい。

【0065】

次に、図２ｎを参照して、ステップＳ１０２を実行することができ、ステップＳ１０２において、アクティブ柱１１０の間の空隙において、第１領域Ａに位置するセミコンデンサ構造１８と第２領域Ｂに位置するゲートオールアラウンド構造１７を形成する。

【0066】

いくつかの実施例では、セミコンデンサ構造１８及びゲートオールアラウンド構造１７は、第１領域Ａ及び第２領域Ｂのアクティブ柱１１０の表面に誘電体層１７１及び第１金属層１７３を順次形成するステップによって形成され得る。

【0067】

いくつかの実施例では、誘電体層１７１は１層であってもよく、多層であってもよく、例えば、本開示の実施例における誘電体層１７１は、第１誘電体層１７１１と第２誘電体層１７１２とを含む。ここで、第１誘電体層１７１１の材料は、シリカ又は他の適切な材料であってもよい。第２誘電体層１７１２の材料は、Ｈｉｇｈ－ｋ材料、例えば、酸化ランタン、酸化アルミニウム、酸化ハフニウム、酸窒化ハフニウム、酸化ニオブ、ケイ酸ハフニウム、又は酸化ジルコニウムのうちの１つ又は任意の組み合わせであってもよく、第１金属層の材料は、例えば窒化チタンなどの任意の１つの導電性の良い材料であってもよい。

【0068】

本開示の実施例では、第２誘電体層１７１２がコンデンサ構造の誘電体層とすることができる場合、第１領域Ａに位置する第２誘電体層１７１２と第１金属層１７３はセミコンデンサ構造１８を構成する。他の実施例では、第２誘電体層１７１２がコンデンサ構造の誘電体層とすることができない場合、セミコンデンサ構造１８は、第１金属層１７３を含む。第２領域Ｂに位置する第１誘電体層１７１１、第２誘電体層１７１２及び第１金属層１７３は、ゲートオールアラウンド構造を構成する。

【0069】

本開示の実施例では、第１誘電体層１７１１、第２誘電体層１７１２及び第１金属層１７３は、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセス、物理気相堆積（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセス、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセス、スピンコーティングプロセス、コーティングプロセス又は薄膜プロセスなどのうちのいずれかによって形成することができる。

【0070】

本開示の実施例では、第１領域Ａに位置する第１金属層１７３は、コンデンサ構造の下部電極層を構成し、第２領域に位置する誘電体層１７１及び第１金属層１７３は、それぞれゲートオールアラウンド構造１７のゲート誘電体層及びゲート金属層を構成する。本開示の実施例ではゲートオールアラウンド構造１７とコンデンサ構造の下部電極層を同時に形成するため、半導体構造の製造プロセスフローを簡略化し、半導体構造の製造コストを低減させることができる。

【0071】

本開示の実施形態では、ゲートオールアラウンド構造１７は広いチャネル領域を有するため、短チャネル効果を低減させ、ゲートの制御能力を向上させることができ、さらに形成された半導体構造の性能を向上させることができる。

【0072】

説明すべきこととして、ゲートオールアラウンド構造１７及びセミコンデンサ構造１８を形成すると同時に、第１隔離溝１２及び第３隔離溝１３の内壁にも誘電体層１７１及び第１金属層１７３が形成される。

【0073】

引き続き図２ｎを参照して、第１金属層１７３を形成した後、半導体構造の形成方法は、第１金属層１７３の表面と第１金属層１７３の間の空隙とに第１隔離材料を充填し、第１隔離層１９を形成するステップをさらに含む。

【0074】

本開示の実施例では、第１隔離層１９は、隣接する第１金属層１７３を隔離し、第１金属層１７３の漏電を防止するために用いられてもよい。第１隔離材料は、シリカ、窒化ケイ素、酸窒化ケイ素、又は他の適切な材料であってもよい。

【0075】

次に、図３ａ～３ｃを参照して、ステップＳ１０３を実行することができ、ステップＳ１０３において、第１領域Ａのアクティブ柱１１０及びセミコンデンサ構造を処理し、第２方向に沿って延在するコンデンサ構造２０を形成する。

【0076】

いくつかの実施例では、第２誘電体層１７１２がコンデンサ構造２０の誘電体層とすることができる場合、ステップＳ１０３は以下のステップによって形成され得る。図３ａ～３ｃに示すように、第１領域ＡにおいてＸ軸方向に沿って延在する第１開口２１を形成し、第１開口２１によって半導体ベース１０を露出し、第１開口２１により、第１領域Ａにおけるアクティブ柱１１０と第１誘電体層１７１１とを除去し、第１空隙２２を形成し、第１開口２１及び第１空隙２２において第２金属材料を堆積し、第２金属層１７４を形成する。

【0077】

他の実施例では、第２誘電体層１７１２がコンデンサ構造２０の誘電体層とすることができない場合、ステップＳ１０３はさらに以下のステップによって形成され得る。第１領域ＡにおいてＸ軸方向に沿って延在する第１開口２１を形成し、第１開口２１によって半導体ベース１０を露出し、第１開口２１により、第１領域Ａにおけるアクティブ柱１１０と誘電体層１７１とを除去し、第１空隙２２を形成し、第１開口２１及び第１空隙２２において、誘電体材料及び第２金属材料を順次堆積し、誘電体層１７２及び第２金属層１７４を形成する。このとき、第２金属層１７４はコンデンサ構造２０の上部電極を構成し、第１領域Ａに位置する第１金属層１７３、誘電体層１７２及び第２金属層１７４はコンデンサ構造２０を構成する。

【0078】

いくつかの実施例では、引き続き図３ａ及び図３ｂを参照して、第１開口２１は以下のステップによって形成され得る。第１隔離層１９の表面に特定のパターンＤを有する第４フォトレジスト層１６４を形成し、このとき、第１隔離層１９を、第１開口２１を形成するマスク層とすることができ、第４フォトレジスト層１６４により第１隔離層１９をエッチングし、特定のパターンＤを第１隔離層１９に転写し、特定のパターンＤを有する第１隔離層１９により積層構造１１を半導体ベース１０が露出されるまでエッチングし、第１開口２１を形成する。

【0079】

本開示の実施例では、誘電体層の材料は、Ｈｉｇｈ－ｋ誘電体、例えば、酸化ランタン（Ｌａ_２Ｏ_３）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸窒化ハフニウム（ＨｆＯＮ）、酸化ニオブ（ＮｂＯ）、ケイ酸ハフニウム（ＨｆＳｉＯ_Ｘ）又は酸化ジルコニウム（ＺｒＯ_２）のうちの１つ又は任意の組み合わせであってもよい。第２金属材料は、チタン、タングステン、モリブデン、金属窒化物、又は金属シリサイドを含むことができる。誘電体材料及び第２金属材料は、任意の１つの堆積プロセスによって形成することができる。

【0080】

最後に、図３ｄ～３ｆを参照して、ステップＳ１０４を実行することができ、ステップＳ１０４において、第１隔離溝１２においてゲートオールアラウンド構造１７とコンデンサ構造２０とを接続する第１接続構造２３を形成する

【0081】

いくつかの実施形態では、第１接続構造２３は、以下のステップによって形成され得る。第１隔離溝１２に位置する第１隔離層１９を除去し、第１隔離溝１２に位置する第２領域Ｂの側壁における誘電体層１７１と第１金属層１７３を除去し、第１方向に沿って延在する第２隔離溝１２ａを形成し、ここで、第２隔離溝１２ａによって第２領域Ｂにおけるアクティブ柱１１０と第１領域Ａの側壁における第１金属層１７３とを露出し、露出されたアクティブ柱１１０の表面に第１接続構造２３をエピタキシャル成長させ、ここで、第１接続構造２３は、第１領域における第１金属層１７３と接触する。

【0082】

図３ｄ～３ｆに示すように、第１接続構造２３は以下のステップによって形成され得る。第１隔離層１９の表面に特定のパターンＥを有する第５フォトレジスト層１６５を形成し、このとき、第１隔離層１９を、第２隔離溝１２ａを形成するマスク層とすることができ、第５フォトレジスト層１６５により第１隔離層１９をエッチングし、特定のパターンＥを第１隔離層１９に転写し、特定のパターンＥを有する第１隔離層により第１隔離溝１２に位置する第１隔離層１９、誘電体層１７１及び第１金属層１７３をエッチングして除去し、Ｘ軸方向に沿って延在する第２隔離溝１２ａを形成し、第２隔離溝１２ａによって第２領域Ｂにおけるアクティブ柱１１０と第１領域Ａの側壁における第１金属層１７３とを露出し、露出されたアクティブ柱１１０の表面に第１半導体材料をエピタキシャル成長させ、第１接続構造２３を形成し、第１接続構造２３は第１領域Ａにおける第１金属層１７３と接触する。

【0083】

本開示の実施例では、第１接続構造２３はヘテロエピタキシャル層であり得るため、第１半導体材料はシリコンゲルマニウムであってもよく、シリコンゲルマニウムにおけるゲルマニウムの含有量は５％～５０％であってもよい。第１接続構造２３の厚さは２０オングストローム（Å）～２００Åである。

【0084】

本開示の実施例では、エピタキシャル成長は、気相エピタキシャル、液相エピタキシャル、分子ビームエピタキシャル、又は金属有機化学気相堆積であってもよい。エピタキシャル成長プロセスの選択性を利用して、ゲートオールアラウンド構造１７とコンデンサ構造２０のセルフアライメント接続を実現することができる。
引き続き図３ｆを参照すると、第１接続構造２３を形成した後、半導体構造の形成方法は、第２隔離溝１２ａ内及び第１接続構造２３の間の空隙に第２隔離材料を充填し、第２隔離層２４を形成するステップをさらに含み、ここで、第２隔離層２４の表面は第１隔離層１９の表面と面一である。

【0085】

本開示の実施例では、第２隔離層２４は、隣接する第１接続構造２３を隔離するために用いられてもよい。第２隔離層２４の材料は、シリカ、窒化ケイ素、酸窒化ケイ素、又は他の適切な材料であってもよい。

【0086】

いくつかの実施例では、図３ｇ～３ｍを参照して、第２隔離層２４を形成した後、半導体構造の形成方法は、ビットライン構造２５とゲートオールアラウンド構造１７に接続される段差状ワードライン構造２６とを形成するステップをさらに含む。

【0087】

いくつかの実施例では、ビットライン構造２５は以下のステップによって形成され得る。アクティブ柱１１０のコンデンサ構造２０から離れる一端をエッチングし、第１方向に沿って延在するビットライン溝を形成し、ビットライン溝によって第２領域の半導体ベース１０を露出し、ビットライン溝にビットライン金属材料を充填し、ビットライン構造２５を形成する。

【0088】

図３ｇ及び図３ｈに示すように、第１隔離層１９の表面に特定のパターンＦを有する第６フォトレジスト層１６６を形成し、このとき、第１隔離層１９及び第２隔離層２４を、ビットライン溝を形成するマスク層とすることができ、第６フォトレジスト層１６６により第１隔離層１９をエッチングし、特定のパターンＥを第１隔離層１９に転写し、特定のパターンＦを有する第１隔離層１９によりアクティブ柱１１０のコンデンサ構造２０から離れる一端をエッチングし、Ｘ軸方向に沿って延在するビットライン溝（図示せず）を形成し、ビットライン溝によって第２領域Ｂの半導体ベース１０を露出し、ビットライン溝にビットライン金属材料を充填し、ビットライン構造２５を形成する。

【0089】

本開示の実施例では、ビットライン金属材料は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、チタン含有金属層、多結晶シリコン、又はそれらの任意の組み合わせを含む。

【0090】

いくつかの実施例では、ビットライン構造２５、ゲートオールアラウンド構造１７及び支持構造１４の間の関係は以下の２つを含む。一つ目では、図３ｈに示すように、支持構造１４がゲートオールアラウンド構造１７の中間に位置し、ゲートオールアラウンド構造１７がビットライン構造２５と接触する。２つ目では、支持構造１４がゲートオールアラウンド構造のコンデンサ構造から離れる一端に位置し（即ちゲートオールアラウンド構造１７の最右端に位置する）、このとき、支持構造はビットライン構造２５と接触し、ビットライン構造２５とゲートオールアラウンド構造１７は支持構造１４により隔離される。

【0091】

いくつかの実施例では、段差状ワードライン構造２６を形成する前に、半導体構造の形成方法は、第３隔離溝１３に位置する第１隔離層１９、誘電体層１７１及び第１金属層１７３を除去し、第２方向に沿って延在する第４隔離溝１３ａを形成するステップであって、第４隔離溝１３ａによって第１部分の第１金属層１７３と第２部分のアクティブ柱１１０とを露出するステップと、第４隔離溝１３ａにおいて第２部分とゲートオールアラウンド構造１７とを接続する第２接続構造２７を形成するステップと、をさらに含む。

【0092】

いくつかの実施例では、図３ｉ～３ｊに示すように、第４隔離溝１３ａは以下のステップによって形成され得る。第１隔離層１９の表面に特定のパターンＧを有する第７フォトレジスト層１６７を形成し、このとき、第１隔離層１９と第２隔離層２４を、第４隔離溝１３ａを形成するマスク層とすることができ、第７フォトレジスト層１６７により第１隔離層１９をエッチングし、特定のパターンＧを第１隔離層１９に転写し、特定のパターンＧを有する第１隔離層１９により第３隔離溝１３に位置する第１隔離層１９をエッチングして除去し、第３隔離溝１３に位置する第２部分Ｂ-２の側壁における誘電体層１７１及び第１金属層１７３を除去し、Ｙ軸方向に沿って延在する第４隔離溝１３ａを形成し、ここで、第４隔離溝１３ａによって第１部分Ｂ-１の側壁における第１金属層１７３と第２部分Ｂ-２のアクティブ柱１１０とを露出する。

【0093】

本開示の実施例では、第４隔離溝１３ａは、第２部分Ｂ-２とゲートオールアラウンド構造１７とを接続する第２接続構造２７を形成するために用いられる。図３ｋに示すように、第２接続構造２７は以下のステップによって形成される。露出された第２部分Ｂ-２のアクティブ柱１１０の表面に第２半導体材料をエピタキシャル成長させ、第２接続構造２７を形成し、ここで、第２接続構造２７は、第１部分Ｂ-１における第１金属層１７３と接触する。

【0094】

本開示の実施例では、第２接続構造２７はホモエピタキシャル層であり得るため、第２半導体材料はシリコンであってもよく、第２接続構造２７の厚さは２０Å～２００Åである。

【0095】

本開示の実施形例では、エピタキシャル成長は、気相エピタキシャル、液相エピタキシャル、分子ビームエピタキシャル、又は金属有機化学気相堆積であってもよい。

【0096】

いくつかの実施例では、引き続き図３ｋを参照して、第２接続構造２７を形成した後、半導体構造の形成方法は、第２接続構造２７の表面に絶縁誘電体層１７５を形成するステップであって、絶縁誘電体層１７５の表面は誘電体層１７１の表面と面一であるステップと、絶縁誘電体層１７５の表面に第３金属層１７６を形成するステップであって、第３金属層１７６の表面は第１金属層１７３の表面と面一であるステップと、第３金属層１７６の表面と第３金属層１７６の間の空隙とに第３隔離材料を充填し、第３隔離層２８を形成するステップであって、第３隔離層２８の表面は第１隔離層１９の表面と面一であるステップと、をさらに含む。

【0097】

本開示の実施例では、絶縁誘電体層１７５の材料は、シリカ、窒化ケイ素、又は酸窒化ケイ素であってもよく、例えばシリカである。第３隔離層２８は、隣接する第３金属層１７６を隔離し、第３金属層１７６の漏電を防止するために用いられてもよい。第３隔離層２８の材料は、シリカ、窒化ケイ素、酸窒化ケイ素、又は他の適切な材料であってもよい。第３金属層１７６の材料は、タングステンなどの任意の１つの導電性の良い材料であってもよい。

【0098】

いくつかの実施例では、第３隔離溝１３によってＸ軸方向においてゲートオールアラウンド構造１７を第１部分Ｂ-１と第２部分Ｂ-２に分割し、段差状ワードライン構造２６は以下のステップによって形成される。第２部分の表面に第２開口を有するフォトレジスト層を形成し、第２開口によって第２部分の第１部分から離れる一端を露出し、フォトレジスト層により第２部分を複数回エッチングし、段差状ワードライン構造２６を形成し、ここで、複数回のエッチングプロセスにおいて、第２開口の第１方向におけるサイズは順次増大する。

【0099】

いくつかの実施例では、段差状ワードライン構造２６は以下のステップによって形成され得る。まず、第２部分Ｂ-２の表面に第２開口を有するフォトレジスト層を形成し、第２開口によって第２部分の第１部分から離れる一端を露出し、第２開口を有するフォトレジスト層により第２部分Ｂ-２をエッチングし、第１段差構造を形成し、ここで、第１段差構造は１段を含み、次に、第１段差構造の表面に第３開口を有するフォトレジスト層を形成し、第３開口によって第１段差構造の一部を露出し、第３開口を有するフォトレジスト層により第１段差構造をエッチングして第２段差構造を形成し、ここで、第２段差構造は２段を含み、第３開口のＸ軸方向におけるサイズは第２開口のサイズより大きく、さらに、第２段差構造の表面に第４開口を有するフォトレジスト層を形成し、第４開口によって第２段差構造の一部を露出し、第４開口のフォトレジスト層により第２段差構造をエッチングして第３段差構造を形成し、ここで、第３段差構造は３段を含み、第４開口のＸ軸方向におけるサイズは第３開口のサイズより大きい。上記のステップを繰り返し、複数回のエッチングプロセスを経て、最終的に段差状ワードライン構造２６を形成する。

【0100】

図３ｌに示すように、本開示の実施例では、半導体ベース１０にＸ軸方向に沿って延在する段差状ワードライン構造２６が形成され、段差状ワードライン構造２６はＺ軸方向に沿って下から上に向かって層ごとに減少する長さを有する。

【0101】

他の実施例では、段差状ワードライン構造２６はさらに、以下のステップによって形成され得る。まず、第２部分Ｂ-２のベース表面に第１長さを有する第１ワードラインを形成し、ここで、第１ワードラインは第３方向における最下層の第１層のゲートオールアラウンド構造１７に電気的に接続され、次に、第１ワードラインの表面に第２長さを有する第１隔離ユニットを形成し、第１隔離ユニットの表面に第２長さを有する第２ワードラインを形成し、第２ワードラインは第３方向における下から２番目である第２層のゲートオールアラウンド構造１７に電気的に接続され、ここで、第１長さは第２長さよりも大きく、第１隔離ユニットは、隣接する第１ワードラインと第２ワードラインを隔離するように設けられ、さらに、第２ワードラインの表面に第３長さを有する第２隔離ユニットを形成し、第２隔離ユニットの表面に第３長さを有する第３ワードラインを形成し、ここで、第３ワードラインは第３方向に沿って下からの第３層のゲートオールアラウンド構造１７に電気的に接続され、ここで、第２長さは第３長さよりも大きく、第２隔離ユニットは、隣接する第２ワードラインと第３ワードラインを隔離するように設けられ、上記のステップを繰り返し、複数回の形成プロセスを経て、複数のワードラインからなる段差状ワードライン構造２６が形成される。

【0102】

いくつかの実施例では、段差状ワードライン構造２６を形成した後、半導体構造の形成方法は、それぞれコンデンサ構造２０に接続される第１金属線２９１、ビットライン構造２５に接続される第２金属線２９２、及び段差状ワードライン構造２６に接続される第３金属線２９３を形成するステップをさらに含む。

【0103】

いくつかの実施例では、図３ｍに示すように、第１金属線２９１、第２金属線２９２、第３金属線２９３は以下のステップによって形成される。段差状ワードライン構造２６の表面、第１隔離層１９、第２隔離層２４及び第３隔離層２８の表面にバリア層３０を形成し、バリア層３０をエッチングし、第２金属層１７４を露出する第１通孔（図示せず）、ビットライン構造２５を露出する第２通孔（図示せず）、段差状ワードライン構造２６を露出する第３通孔（図示せず）を形成し、第１通孔にコンデンサ構造２０に接続される第１金属線２９１を形成し、第２通孔にビットライン構造２５に接続される第２金属線２９２を形成し、第３通孔に段差状ワードライン構造２６に接続される第３金属線２９３を形成する。

【0104】

本開示の実施例では、第１金属線２９１、第２金属線２９２及び第３金属線２９３の材料は、任意の１つの導電性金属材料によって形成されてもよく、例えば窒化チタンであってもよい。他の実施例では、第１金属線２９１、第２金属線２９２及び第３金属線２９３の材料はさらに、銅、アルミニウム、銅アルミニウム合金、タングステン、又は他の導電性金属であってもよい。

【0105】

本開示の実施例では、ゲートオールアラウンド構造とセミコンデンサ構造が同時に形成されるため、半導体構造の製造プロセスフローを簡略化し、半導体構造の製造コストを低減させることができる。また、本開示の実施例におけるコンデンサ構造が第２方向に沿って延在し、即ち本開示の実施例におけるコンデンサ構造が水平状であるため、高縦横比の垂直コンデンサ構造に比べて、水平状のコンデンサ構造は倒れる又は折れる可能性を減少させることができ、それによってコンデンサ構造の安定性を向上させることができ、また、複数のコンデンサ構造が第３方向において積み重ねられて形成された積み重ね構造は３次元の半導体構造を形成することができ、さらに半導体構造の集積度を向上させ、小型化を実現することができる。

【0106】

また、本開示の実施例は、半導体構造をさらに提供し、図４は本開示の実施例による半導体構造の断面図であり、図４に示すように、半導体構造１００は、基板を含み、基板はＹ軸方向に沿って配列された第１領域Ａ及び第２領域Ｂを含み、第２領域ＢはＸ軸方向に沿って配列された第１部分Ｂ-１及び第２部分Ｂ-２を含み、第２領域ＢにはＸ軸方向及びＺ軸方向に沿ってアレイ状に配列されたアクティブ柱１１０を含み、半導体構造１００はさらに、第１領域Ａに位置してＹ軸方向に沿って延在するコンデンサ構造２０と、第２領域Ｂに位置するゲートオールアラウンド構造１７と、を含み、ここで、ゲートオールアラウンド構造１７は、アクティブ柱１１０の表面を取り囲む。

【0107】

いくつかの実施例では、コンデンサ構造２０は、第１金属層１７３と、第２誘電体層１７１２と、第２金属層１７４とを含み、ゲートオールアラウンド構造１７は、誘電体層１７１と、第１金属層１７３とを含み、ここで、誘電体層１７１は第１誘電体層１７１１と、第２誘電体層１７１２とを含む。

【0108】

本開示の実施例では、ゲートオールアラウンド構造１７は広いチャネル領域を有し、それによって短チャネル効果を低減させ、ゲートの制御能力を向上させることができ、さらに形成された半導体構造の性能を向上させることができる。

【0109】

いくつかの実施例では、半導体構造１００は、隣接する第１金属層１７３の間に位置し、しかも第１金属層１７３の表面に位置する第１隔離層１９をさらに含み、第１隔離層１９は、隣接する第１金属層１７３を隔離し、第１金属層１７３の漏電を防止するために用いられる。

【0110】

いくつかの実施例では、半導体構造１００は、コンデンサ構造２０とゲートオールアラウンド構造１７とを接続する第１接続構造２３と、コンデンサ構造２０とゲートオールアラウンド構造１７とを支持する支持構造１４とをさらに含む。支持構造１４を半導体ベース１０に埋め込むことで、より安定した支持効果を実現することができる。

【0111】

いくつかの実施例では、半導体構造１００は、第２領域Ｂに位置して第１方向に沿って延在するビットライン構造２５をさらに含む。

【0112】

いくつかの実施例では、半導体構造１００は、第２接続構造２７と段差状ワードライン構造２６とをさらに含み、ここで、ゲートオールアラウンド構造１７と段差状ワードライン構造２６とは、第２接続構造２７により接続される。

【0113】

いくつかの実施例では、半導体構造１００は、第１金属層１７３の間及び第１金属層１７３の表面に位置する第１隔離層１９をさらに含み、ここで、第１隔離層１９は、隣接する第１金属層１７３を隔離するために用いられる。

【0114】

いくつかの実施例では、半導体構造１００は、隣接する第１接続構造２３の間に位置する第２隔離層２４をさらに含み、第２隔離層２４は隣接する第１接続構造２３を隔離するために用いられる。

【0115】

いくつかの実施例では、半導体構造１００は、隣接する第２接続構造２７の間に位置する第２隔離層２４をさらに含み、第２隔離層２４は隣接する第２接続構造２７を隔離するために用いられる。

【0116】

いくつかの実施例では、半導体構造１００は、第２接続構造２７の表面に位置する絶縁誘電体層１７５をさらに含み、ここで、絶縁誘電体層１７５の表面は誘電体層１７１の表面と面一である。

【0117】

いくつかの実施例では、半導体構造１００は、絶縁誘電体層１７５の表面に位置する第３金属層１７６をさらに含み、ここで、第３金属層１７６の表面は第１金属層１７３の表面と面一である。

【0118】

いくつかの実施例では、半導体構造１００は、第３金属層１７６の間及び第３金属層１７６の表面に位置する第３隔離層２８をさらに含み、ここで、第３隔離層２８は隣接する第３金属層１７６を隔離するために用いられる。

【0119】

いくつかの実施例では、半導体構造１００は、第１金属線２９１、第２金属線２９２、及び第３金属線２９３をさらに含み、ここで、第１金属線２９１は、コンデンサ構造２０の表面に位置し、コンデンサ構造２０と電気的に接続される。第２金属線２９２は、ビットライン構造２５の表面に位置し、ビットライン構造２５と電気的に接続される。第３金属線２９３は、段差状ワードライン構造２６の表面に位置し、段差状ワードライン構造２６と電気的に接続される。

【0120】

本開示の実施例では、半導体構造１００は、バリア層３０をさらに含み、ここで、第１金属線２９１、第２金属線２９２及び第３金属線２９３はバリア層３０内に位置する。

【0121】

本開示の実施例による半導体構造は、上述の実施例による半導体構造の形成方法と類似しており、本開示の実施例で詳細に開示されない技術的特徴については、上述の実施例を参照して理解され、ここでは説明を省略する。

【0122】

本開示の実施例による半導体構造は、コンデンサ構造が第２方向に沿って延在し、つまり、コンデンサ構造が水平状に配列されるため、水平状のコンデンサ構造は、倒れる又は折れる可能性を減少させることができ、それによってコンデンサ構造の安定性を向上させることができる。また、コンデンサ構造が第１方向及び第３方向に沿ってアレイ状に配列され、複数のコンデンサ構造が第３方向において積み重ねられて形成された積み重ね構造は３次元の半導体構造を形成することができ、さらに半導体構造の集積度を向上させ、小型化を実現することができる。

【0123】

本開示で提供されるいくつかの実施例では、開示される装置及び方法は、非目標の方式により実現されてもよいことを理解すべきである。上記説明された装置の実施例は例示的なものだけであり、例えば、前記ユニットの区分は、論理機能的区分だけであり、実際に実現するときに他の区分モードもあり得て、例えば複数のユニット又は構成要素は組み合わせられてもよく、又は別のシステムに統合されてもよく、又は一部の特徴は無視されてもよく、又は実行されなくてもよい。

【0124】

本開示で提供されるいくつかの方法又は装置の実施例で開示される特徴は、矛盾することなく任意に組み合わせられて、新しい方法の実施例又は装置の実施例を得ることができる。

【0125】

以上に記載されるのは、本開示のいくつかの実施形態に過ぎないが、本開示の保護範囲はこれに限定されるものではなく、いかなる当業者は、本開示で開示される技術範囲で、変化又は入れ替えを容易に想到することができ、これらの変化又は入れ替えが全て本開示の保護範囲に含まれるべきである。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に従うべきである。

【産業上の利用可能性】

【0126】

本開示の実施例で提供される半導体構造及びその形成方法では、コンデンサ構造が水平状であるため、高縦横比の垂直コンデンサ構造に比べて、水平状のコンデンサ構造は倒れる又は折れる可能性を減少させることができ、それによってコンデンサ構造の安定性を向上させることができ、また、複数のコンデンサ構造が第３方向において積み重ねられて形成された積み重ね構造は３次元の半導体構造を形成することができ、さらに半導体構造の集積度を向上させ、小型化を実現することができる。

【符号の説明】

【0127】

１０ 半導体ベース
１１ 積層構造
１１１ 第１半導体層
１１２ 第２半導体層
１１０ アクティブ柱
１２ 第１隔離溝
１２ａ 第２隔離溝
１２１ 犠牲層
１３ 第３隔離溝
１３ａ 第４隔離溝
１３１ 保護層
１４ 支持構造
１５１ 第１マスク層
１５２ 第２マスク層
１５３ 第３マスク層
１６１ 第１フォトレジスト層
１６２ 第２フォトレジスト層
１６３ 第３フォトレジスト層
１６４ 第４フォトレジスト層
１６５ 第５フォトレジスト層
１６６ 第６フォトレジスト層
１６７ 第７フォトレジスト層
１７ ゲートオールアラウンド構造
１７１ 誘電体層
１７１１ 第１誘電体層
１７１２ 第２誘電体層
１７２ 誘電体層
１７３ 第１金属層
１７４ 第２金属層
１７５ 絶縁誘電体層
１７６ 第３金属層
１８ セミコンデンサ構造
１９ 第１隔離層
２０ コンデンサ構造
２１ 第１開口
２２ 第１空隙
２３ 第１接続構造
２４ 第２隔離層
２５ ビットライン構造
２６ 段差状ワードライン構造
２７ 第２接続構造
２８ 第３隔離層
２９１ 第１金属線
２９２ 第２金属線
２９３ 第３金属線
３０ バリア層
３１ 第５隔離溝
３１１ 隔離構造
１００ 半導体構造

【図1】

【図2a】

【図2b】

【図2c】

【図2d】

【図2e】

【図2f】

【図2g】

【図2h】

【図2i】

【図2j】

【図2k】

【図2l】

【図2m】

【図2n】

【図3a】

【図3b】

【図3c】

【図3d】

【図3e】

【図3f】

【図3g】

【図3h】

【図3i】

【図3j】

【図3k】

【図3l】

【図3m】

【図4】

【手続補正書】

【提出日】2023-11-21

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体構造の形成方法であって、
基板を提供するステップであって、前記基板は第１方向に沿って延在する第１隔離溝と、前記第１方向及び第３方向に沿ってアレイ状に配列された複数のアクティブ柱とを含み、前記第１隔離溝によって第２方向において前記基板を第１領域と第２領域に分割し、前記アクティブ柱は支持構造によって支持され、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記基板の上面に平行する、ステップと、
前記アクティブ柱の間の空隙において、前記第１領域に位置するセミコンデンサ構造と前記第２領域に位置するゲートオールアラウンド構造とを形成するステップと、
前記第１領域のアクティブ柱及び前記セミコンデンサ構造を処理し、前記第２方向に沿って延在するコンデンサ構造を形成するステップと、
前記第１隔離溝において前記ゲートオールアラウンド構造と前記コンデンサ構造とを接続する第１接続構造を形成するステップと、を含む、半導体構造の形成方法。

【請求項2】

前記セミコンデンサ構造と前記ゲートオールアラウンド構造とは、
前記第１領域及び前記第２領域におけるアクティブ柱の表面に誘電体層及び第１金属層を順次形成するステップによって形成され、前記第１領域に位置する前記第１金属層は前記セミコンデンサ構造を構成し、前記第２領域に位置する前記誘電体層及び前記第１金属層は前記ゲートオールアラウンド構造を構成する、
請求項１に記載の半導体構造の形成方法。

【請求項3】

前記基板は半導体ベースをさらに含み、前記アクティブ柱及び前記支持構造は前記半導体ベースに形成され、前記第１領域のアクティブ柱及び前記セミコンデンサ構造を処理するステップは、
前記第１領域において前記第１方向に沿って延在する第１開口を形成するステップであって、前記第１開口によって前記半導体ベースを露出する、ステップと、
前記第１開口により、前記第１領域における前記アクティブ柱と前記誘電体層とを除去し、第１空隙を形成するステップと、
前記第１開口及び前記第１空隙において誘電体層と第２金属層とを順次形成するステップであって、前記第１領域に位置する前記第１金属層、前記誘電体層及び前記第２金属層は前記コンデンサ構造を構成する、ステップと、を含み、
前記第１金属層を形成した後、
前記第１金属層の間及び前記第１隔離溝において第１隔離層を形成するステップをさらに含む、
請求項２に記載の半導体構造の形成方法。

【請求項4】

前記第１接続構造は、
前記第１隔離溝に位置する第１隔離層を除去し、前記第１隔離溝に位置する第２領域の側壁における誘電体層と第１金属層を除去し、前記第１方向に沿って延在する第２隔離溝を形成するステップであって、前記第２隔離溝によって前記第２領域におけるアクティブ柱と前記第１領域の側壁における第１金属層とを露出する、ステップと、
露出された前記アクティブ柱の表面に前記第１接続構造をエピタキシャル成長させるステップであって、前記第１接続構造は前記第１領域における第１金属層と接触する、ステップと、によって形成され、
前記第１接続構造を形成した後、
前記第２隔離溝内と前記第１接続構造の間とに、第２隔離層を形成するステップであって、前記第２隔離層の表面は前記第１隔離層の表面と面一である、ステップをさらに含む、
請求項３に記載の半導体構造の形成方法。

【請求項5】

前記半導体構造の形成方法は、
ビットライン構造と前記ゲートオールアラウンド構造に接続される段差状ワードライン構造とを形成するステップをさらに含み、
前記ビットライン構造は、
前記アクティブ柱の前記コンデンサ構造から離れる一端をエッチングし、前記第１方向に沿って延在するビットライン溝を形成するステップであって、前記ビットライン溝によって前記第２領域の半導体ベースを露出する、ステップと、
前記ビットライン溝にビットライン金属材料を充填し、前記ビットライン構造を形成するステップであって、前記ビットライン構造と前記ゲートオールアラウンド構造とは前記支持構造により隔離される、ステップと、によって形成される、
請求項４に記載の半導体構造の形成方法。

【請求項6】

前記基板は、前記第２方向に沿って延在する第３隔離溝をさらに含み、前記第３隔離溝によって前記第１方向において前記ゲートオールアラウンド構造を第１部分と第２部分に分割し、前記段差状ワードライン構造は、
前記第２部分の表面に第２開口を有するフォトレジスト層を形成するステップであって、前記第２開口によって前記第２部分の前記第１部分から離れる一端を露出する、ステップと、
前記フォトレジスト層により前記第２部分を複数回エッチングし、前記段差状ワードライン構造を形成するステップであって、複数回のエッチングプロセスにおいて、前記第２開口の前記第１方向におけるサイズは順次増大する、ステップと、によって形成される、
請求項５に記載の半導体構造の形成方法。

【請求項7】

前記段差状ワードライン構造を形成する前に、前記半導体構造の形成方法は、
前記第３隔離溝に位置する第１隔離層を除去し、前記第３隔離溝に位置する第２部分の側壁における誘電体層及び第１金属層を除去し、前記第２方向に沿って延在する第４隔離溝を形成するステップであって、前記第４隔離溝によって前記第１部分の側壁における第１金属層と前記第２部分のアクティブ柱とを露出するステップと、
前記第４隔離溝において前記第２部分と前記ゲートオールアラウンド構造とを接続する第２接続構造を形成するステップと、をさらに含み、
前記第２接続構造は、
露出された前記第２部分のアクティブ柱の表面に前記第２接続構造をエピタキシャル成長させるステップであって、前記第２接続構造は前記第１部分の側壁における第１金属層と接触するステップ、によって形成される、
請求項６に半導体構造の形成方法。

【請求項8】

前記第２接続構造を形成した後、前記半導体構造の形成方法は、
前記第２接続構造の表面に絶縁誘電体層を形成するステップであって、前記絶縁誘電体層の表面は前記誘電体層の表面と面一である、ステップと、
前記絶縁誘電体層の表面に第３金属層を形成するステップであって、前記第３金属層の表面は前記第１金属層の表面と面一である、ステップと、
前記第３金属層の表面と前記第３金属層の間とに第３隔離材料を充填し、第３隔離層を形成するステップであって、前記第３隔離層の表面は前記第１隔離層の表面と面一である、ステップと、をさらに含む、
請求項７に記載の半導体構造の形成方法。

【請求項9】

前記第３隔離層を形成した後、前記半導体構造の形成方法は、
前記コンデンサ構造に接続される第１金属線、前記ビットライン構造に接続される第２金属線、及び前記段差状ワードライン構造に接続される第３金属線をそれぞれ形成するステップをさらに含み、
前記第１金属線、前記第２金属線及び前記第３金属線は、
前記段差状ワードライン構造の表面、前記第１隔離層、前記第２隔離層及び前記第３隔離層の表面にバリア層を形成するステップと、
前記バリア層をエッチングし、前記第２金属層を露出する第１通孔、前記ビットライン構造を露出する第２通孔、及び前記段差状ワードライン構造を露出する第３通孔を形成するステップと、
前記第１通孔に前記第１金属線を形成し、前記第２通孔に前記第２金属線を形成し、前記第３通孔に前記第３金属線を形成するステップと、によって形成される、
請求項８に記載の半導体構造の形成方法。

【請求項10】

前記基板は、
前記半導体ベースを提供するステップと、
前記半導体ベースに積層構造を形成するステップであって、前記積層構造は交互に積み重ねられた第１半導体層と第２半導体層とを含む、ステップと、
前記積層構造をエッチングし、前記第１隔離溝を形成するステップと、
前記積層構造における第１半導体層を除去するステップと、によって形成される、
請求項６に記載の半導体構造の形成方法。

【請求項11】

前記第１隔離溝を形成する前に、前記半導体構造の形成方法は、
前記積層構造をエッチングし、前記第２方向に沿って延在する第５隔離溝を形成するステップであって、前記第５隔離溝によって前記第２半導体層を前記第１方向に沿って配列された複数のアクティブ柱に分割する、ステップと、
前記第５隔離溝において隔離構造を形成するステップと、をさらに含み、
前記第１隔離溝を形成する前に、前記半導体構造の形成方法は、
前記隔離構造の一部と前記第１半導体層の一部をエッチングして除去し、前記第１方向に沿って延在する複数のエッチング孔を形成するステップであって、前記エッチング孔によって前記アクティブ柱を露出する、ステップと、
前記エッチング孔に支持材料を充填し、前記アクティブ柱を取り囲む前記支持構造を形成するステップと、をさらに含み、
前記第１隔離溝を形成した後、前記積層構造における前記第１半導体層を除去する前に、前記半導体構造の形成方法は、
前記第１隔離溝に犠牲材料を充填し、犠牲層を形成するステップをさらに含む、
請求項１０に記載の半導体構造の形成方法。

【請求項12】

半導体構造であって、前記半導体構造は請求項１～１１のいずれか一項に記載の半導体構造の形成方法によって形成され、前記半導体構造は、
第２方向に沿って配列された第１領域及び第２領域を含む基板であって、前記第２領域は第１方向及び第３方向に沿ってアレイ状に配列されたアクティブ柱を含み、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記基板の上面に平行する、基板と、
前記第１領域に位置するコンデンサ構造と、
前記第２領域に位置して前記アクティブ柱の表面を取り囲むゲートオールアラウンド構造と、
前記コンデンサ構造と前記ゲートオールアラウンド構造とを接続する第１接続構造と、
前記コンデンサ構造と前記ゲートオールアラウンド構造とを支持する支持構造と、を含む、半導体構造。

【請求項13】

前記コンデンサ構造は、第１金属層と、誘電体層と、第２金属層とを含み、
前記ゲートオールアラウンド構造は、誘電体層と、前記第１金属層とを含む、
請求項１２に記載の半導体構造。

【請求項14】

前記半導体構造は、前記第２領域に位置して前記第１方向に沿って延在するビットライン構造をさらに含み、
前記半導体構造は、第２接続構造と段差状ワードライン構造とをさらに含み、
前記ゲートオールアラウンド構造は前記段差状ワードライン構造と前記第２接続構造により接続される、
請求項１３に記載の半導体構造。

【請求項15】

前記半導体構造は、第１金属線、第２金属線及び第３金属線をさらに含み、
前記第１金属線は、前記コンデンサ構造の表面に位置し、前記コンデンサ構造と電気的に接続され、
前記第２金属線は、前記ビットライン構造の表面に位置し、前記ビットライン構造と電気的に接続され、
前記第３金属線は、前記段差状ワードライン構造の表面に位置し、前記段差状ワードライン構造と電気的に接続される、
請求項１４に記載の半導体構造。

【国際調査報告】