特表 2024-526599 モノリシック集積化したトップゲート型薄膜トランジスタおよび発光ダイオードならびに製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-19

(54)【発明の名称】モノリシック集積化したトップゲート型薄膜トランジスタおよび発光ダイオードならびに製造方法

(51)【国際特許分類】

   G09F 9/33 20060101AFI20240711BHJP

   G09F 9/30 20060101ALI20240711BHJP

   G09F 9/00 20060101ALI20240711BHJP

   H01L 33/00 20100101ALI20240711BHJP

   H01L 33/62 20100101ALI20240711BHJP

   H01L 29/786 20060101ALI20240711BHJP

   H01L 21/336 20060101ALI20240711BHJP

【ＦＩ】

G09F9/33

G09F9/30 338

G09F9/00 338

G09F9/30 348A

H01L33/00 L

H01L33/62

H01L29/78 617K

H01L29/78 626C

H01L29/78 627A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023579809

(86)(22)【出願日】2022-06-27

(85)【翻訳文提出日】2024-02-22

(86)【国際出願番号】 US2022035149

(87)【国際公開番号】W WO2023278339

(87)【国際公開日】2023-01-05

(31)【優先権主張番号】63/215,776

(32)【優先日】2021-06-28

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/850,301

(32)【優先日】2022-06-27

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】517381843

【氏名又は名称】イーマジン・コーポレイション

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ソンキ・キム

(72)【発明者】

【氏名】アマルクマール・ピー・ゴーシュ

【テーマコード（参考）】

5C094

5F110

5F142

5G435

【Ｆターム（参考）】

5C094AA42

5C094AA43

5C094AA44

5C094AA45

5C094BA03

5C094BA26

5C094CA19

5C094DA15

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5C094FA01

5C094FA02

5C094FB16

5C094FB19

5C094GB10

5F110BB01

5F110BB11

5F110CC05

5F110DD04

5F110DD13

5F110DD24

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5F110FF02

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5F110NN72

5F110QQ19

5F142AA86

5F142BA32

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5F142CG07

5F142CG27

5F142DB24

5F142GA01

5G435AA17

5G435BB04

5G435CC09

5G435KK05

(57)【要約】

高密度ディスプレイに好適な画素およびサブピクセルが開示される。発光ダイオード（ＬＥＤ）の上にトップゲート型薄膜トランジスタ（ＴＦＴ）を直接形成し、それにより、必要な実装面積を縮小させることによって、高密度が実現される。スタック構造を可能にするために、平坦化層は、その上面が、ＬＥＤの上部電極の上面と同一平面であるように形成される。次いで、ＴＦＴのソースおよびドレインが、ＬＥＤとＴＦＴとの間の電気的な接触が行われるように、平坦化層および電極上で形成される。いくつかの実施形態では、その製造は、その上面がＴＦＴのゲートの上面と同一平面である、追加の平坦化層の堆積を含む。これによって、ＴＦＴ／ＬＥＤスタック上に平行板コンデンサを形成し、それにより、画素の占有面積をさらに減少させることが可能になる。

【特許請求の範囲】

【請求項1】

第１の画素（Ｐ１）を備えるディスプレイであって、前記第１の画素（Ｐ１）が、
第１のカソード（１１６）および第１のアノード（１１８）を含む第１の発光ダイオード（ＬＥＤ）（１０２Ｒ）と、
前記第１のＬＥＤ上に配設される第１の薄膜トランジスタ（ＴＦＴ）（１０４Ｒ）であって、第１のソース（１２６Ｒ）、第１のドレイン（１２４Ｒ）、および基板（１０６）に対して遠位にある第１のゲート（１２２Ｒ）を含む、第１のＴＦＴ（１０４Ｒ）と
を含み、
前記第１のＬＥＤおよび前記第１のＴＦＴが、前記第１のカソードと前記第１のアノードのうちの１つが前記第１のソースと前記第１のドレインのうちの１つと電気的に結合されるように、前記基板上でモノリシック集積化される、ディスプレイ。

【請求項2】

前記第１のアノードが、上面（Ｓ１）を有し、前記第１の画素が、誘電体材料を含む平坦化層（１２０）であって、前記上面と同一平面である第１の面（Ｓ２）を有する平坦化層（１２０）を含み、さらに、前記第１のソースと前記第１のドレインのうちの１つが、前記第１の面上に配設される、請求項１に記載のディスプレイ。

【請求項3】

前記第１のアノードが、前記第１のドレインと電気的に接続される、請求項１に記載のディスプレイ。

【請求項4】

前記第１のアノードと前記第１のドレインとが、直接物理的に接触する、請求項３に記載のディスプレイ。

【請求項5】

前記第１のアノードが、前記第１のドレインである、請求項３に記載のディスプレイ。

【請求項6】

前記第１の画素が、第１のプレート（Ｃ１）、第２のプレート（Ｃ２）、および前記第１のプレートと前記第２のプレートとの間に配設される誘電体層（６０４）を有する平行板コンデンサ（６０２）をさらに備え、前記第１のプレートが、前記第１のゲートと電気的に結合され、前記第１のプレートが、前記第１のゲート上に配設されて前記第１のゲートと物理的に接触する、請求項１に記載のディスプレイ。

【請求項7】

前記第１のプレートが、前記第１のゲートである、請求項６に記載のディスプレイ。

【請求項8】

前記第１の画素が、
第２のカソード（１１６）および第２のアノード（１１８）を含む第２のＬＥＤ（１０２Ｇ）と、
前記第２のＬＥＤ上に配設される第２のＴＦＴ（１０４Ｇ）であって、第２のソース（１２６Ｇ）、第２のドレイン（１２４Ｇ）、および前記基板に対して遠位にある第２のゲート（１２２Ｇ）を含む、第２のＴＦＴ（１０４Ｇ）と
を備える、第２のサブピクセル（１００Ｇ）をさらに含み、
前記第２のＬＥＤおよび前記第２のＴＦＴが、前記第２のカソードと前記第２のアノードのうちの１つが前記第２のソースと前記第２のドレインのうちの１つと電気的に結合されるように、前記基板上でモノリシック集積化される、請求項１に記載のディスプレイ。

【請求項9】

複数の画素（Ｐ１）を含むディスプレイを形成するための方法であって、
基板上に複数の発光ダイオード（ＬＥＤ）（１０２）を形成するステップであって、前記複数のＬＥＤのうちの各ＬＥＤが、カソード（１１６）およびアノード（１１８）を含み、前記カソードと前記アノードのうちの１つが、前記基板に対して遠位にある第１の面（Ｓ１）を有する、ステップと、
誘電体材料を含む平坦化層（１２０）を形成するステップであって、前記平坦化層が、前記複数の第１の面と同一平面である第２の面（Ｓ２）を有する、ステップと、
複数の薄膜トランジスタ（ＴＦＴ）（１０４）の各ＴＦＴが前記複数のＬＥＤのうちの異なるＬＥＤ上に配設されるように前記複数のＴＦＴ（１０４）を形成するステップであって、前記複数のＴＦＴの各ＴＦＴが、ソース（１２６）、ドレイン（１２４）、および前記基板に対して遠位にあるゲート（１２２）を含む、ステップと
を含み、
（１）前記第１のソースおよび前記第１のドレインのうちの一方が、そのそれぞれのＬＥＤの前記第１のアノードおよび前記第１のカソードのうちの１つの上に配設されて電気的に接続され、（２）前記ソースおよび前記ドレインのうちの他方が、前記第２の面上に配設されるように、各ＴＦＴが形成される、方法。

【請求項10】

前記複数の画素のうちの各画素において、前記アノードおよび前記ドレインは、前記アノードと前記ドレインとが、直接物理的に接触し、電気的に接続されるように形成される、請求項９に記載の方法。

【請求項11】

前記複数の画素のうちの各画素において、前記アノードは、前記アノードが前記ドレインであるように形成される、請求項１０に記載の方法。

【請求項12】

複数の平行板コンデンサ（６０２）を形成するステップであって、各コンデンサが、第１のプレート（Ｃ１）、第２のプレート（Ｃ２）、および前記第１のプレートと前記第２のプレートとの間に配設される誘電体層（６０４）を有し、前記複数の画素のうちの各画素において、前記第１のプレートが、そのそれぞれのＴＦＴの前記ゲートと電気的に結合され、前記第１のプレートが、前記ゲート上に配設されて前記ゲートと物理的に接触する、ステップをさらに含む、請求項９に記載の方法。

【請求項13】

前記第１のプレートが、前記ゲートである、請求項１２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本案件は、２０２１年６月２８日に出願された、「Ｍｏｎｏｌｉｔｈｉｃａｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｔｏｐ－Ｇａｔｅ Ｔｈｉｎ－Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ａｎｄ ＬＥＤ」という名称の米国仮特許出願第６３／２１５，７７６号（代理人整理番号６４９４－２３６ＰＲ１）の優先権を主張し、この米国仮特許出願は、その全体が参照によって本明細書に組み込まれている。本出願と、参照によって組み込まれている案件のうちの１つまたは複数との間に、本案件の特許請求の範囲の解釈に影響をおよぼす可能性がある何らかの文言上の矛盾または不整合がある場合、本案件における特許請求の範囲は、本案件における文言と整合するように解釈するべきである。

【0002】

本開示は、画像表示技術に関し、より詳細には、ＬＥＤベースのマイクロディスプレイに関する。

【背景技術】

【0003】

無機発光ダイオード（ＬＥＤ）は、堅牢であり、長い寿命を有し、有機発光ダイオード（ＯＬＥＤ）など他のタイプのＬＥＤよりも明るい光を放出することができる。結果として、無機発光ダイオードは、発光ディスプレイおよびマイクロディスプレイ中の画素要素として使用するのに魅力的である。

【0004】

しかし、歴史的に、無機ＬＥＤをディスプレイのバックプレーン中の画素駆動回路と集積化することは困難であった。無機ＬＥＤは、一般的に、たとえばガリウム窒化物（ＧａＮ）といったＩＩＩ－Ｖ族材料またはＩＩ－ＶＩ族材料を含む化合物半導体材料でできている。化合物半導体材料は、処理するために非常に高い温度を必要とする（＞７００Ｃ）。化合物半導体技術を使用して作られたドライバは、単結晶シリコンを有する相補型金属酸化物半導体（ＣＭＯＳ）またはアモルファスシリコン（ａＳｉ）もしくは多結晶シリコン（ポリＳｉ）を使用する薄膜トランジスタ（ＴＦＴ）などの標準的シリコン技術と比較して著しく高い電圧を呈する。結果として、単にＧａＮを使用する実用的な表示デバイスの製造は困難であった。

【0005】

ディスプレイを実現するため、無機ＬＥＤと標準的シリコンベーストランジスタ技術をモノリシックに組み合わせる試みがあったが、それらは概して不成功であった。たとえば、Ｈａｒｔｅｎｓｖｅｌｄは、参照によって本明細書に組み込まれる、２０２１年５月１７～２１日にオンラインで行われ、Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙによって発行された、「Ｆｕｌｌｙ Ｍｏｎｏｌｉｔｈｉｃ ＧａＮ μＬＥＤ Ｄｉｓｐｌａｙ Ｓｙｓｔｅｍ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｄｉｓｐｌａｙ Ｗｅｅｋ ２０２１、文書６１－５においてシリコン基板上のＧａＮベースマイクロＬＥＤのヘテロエピタキシャル集積化を開示した。不幸なことに、そのようなモノリシック集積化技術の費用および複雑さは、多くの用途でそれを使用するには論外である。

【0006】

無機ＬＥＤとシリコンベース電子回路の異種集積化は、モノリシック集積化の代替手法を提供する。そのような手法は、ピックアンドプレース技術を採用して、バルクＬＥＤ基板から、以前に形成されたシリコントランジスタ回路を含む受取基板に完全に形成されたＬＥＤの配列を搬送する。ここで、半田バンプボンディングまたは導電粒子を含む熱硬化樹脂が使用されてＬＥＤと回路を動作可能に結合する。不幸なことに、長期の信頼性および生産収率の問題は、克服するのが困難なままである。

【0007】

より最近では、ＴＦＴ回路とモノリシック集積化した無機ＬＥＤが呈示されている。たとえば、無機ＬＥＤとボトムゲートＴＦＴ回路の集積化を成功させたことが、参照によって本明細書に組み込まれる、２０１７年１０月１７日発行の米国特許第９，７９３，２５２号にＧｏｓｈによって開示された。不幸なことに、そのような構造の複雑な層のスタック構造は、多くの用途がこの技術を採用するのを妨げ続ける、難しい製造上の問題をもたらす。

【0008】

実用的かつ費用効果的な方法でモノリシック集積化される、無機ＬＥＤとＴＦＴトランジスタベースの回路は、従来技術に対して著しい進歩を表すことになろう。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】米国特許第９，７９３，２５２号明細書

【非特許文献】

【0010】

【非特許文献1】Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙによって発行された、「Ｆｕｌｌｙ Ｍｏｎｏｌｉｔｈｉｃ ＧａＮ μＬＥＤ Ｄｉｓｐｌａｙ Ｓｙｓｔｅｍ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｄｉｓｐｌａｙ Ｗｅｅｋ ２０２１、文書６１－５

【発明の概要】

【発明が解決しようとする課題】

【0011】

本開示は、トップゲート型ＴＦＴ回路および無機ＬＥＤのモノリシック集積化を対象とする。本開示による実施形態は、ディスプレイ、マイクロディスプレイ、拡張現実システム、および仮想現実システムで使用するのに特に好適である。

【課題を解決するための手段】

【0012】

その画素が直接ＬＥＤ上に配設されるトップゲート型アーキテクチャを有するＴＦＴを含み、デバイスの層構造が組み合わされるディスプレイを形成することによって、従来技術を超えた進歩が実現される。結果として、回路とＬＥＤの組み合わされた層構造が著しく簡略化され、製造するのがより簡単であり、それによって、製造コストを減少させて歩留りの改善をもたらす。

【0013】

例示的な実施形態は、無機ＬＥＤ構造の頂部上に直接形成されるトップゲート型ＴＦＴを備える。ＴＦＴとＬＥＤがサファイア基板上にモノリシック集積化される。ＬＥＤの頂部上のＴＦＴの形成を可能にするために、ＬＥＤのトポグラフィは、誘電体材料を含む平坦化層の封入によって調整される。平坦化層はＬＥＤ構造を覆って形成されて研磨され、その結果、その上面は、同時に露出されるＬＥＤのアノードの上面と同一平面になる。一旦、平坦化層が形成され、アノードの上面が露出されると、ドレインがアノード上にありそれらが電気的に連通するように、ＴＦＴのソースおよびドレインが形成される。次いで、トランジスタ構造は、ＴＦＴのチャネル領域およびゲート誘電体を画定する半導体および誘電体材料の共形な層の堆積によって完成される。次いでゲート電極がゲート誘電体の頂部に形成され、ＴＦＴおよびＬＥＤのモノリシック集積化構造を完成させる。

【0014】

ＴＦＴは、そのドレインが、下にあるＬＥＤのアノード上に配設されてアノードと物理的に接触するように形成され、本開示による画素およびサブピクセルは、これまで従来技術の手法を使用して不可能であったサイズへとスケールダウンすることができる。画素およびサブピクセルを極度に小さい寸法にスケーリングすることによって、大判ディスプレイ、標準解像度ディスプレイ、またはニアアイディスプレイで使用することができる。

【0015】

いくつかの実施形態では、ＬＥＤのアノードおよびＴＦＴのドレインまたはソースのうちの１つは、同じ層から形成される。いくつかの実施形態では、ＬＥＤのアノードは、ＴＦＴのドレインまたはソースとして機能する。

【0016】

いくつかの実施形態では、格納コンデンサは、それをＴＦＴのゲートの直接上に形成することによって、ＴＦＴおよびＬＥＤ構造とやはりモノリシック集積化される。いくつかの実施形態では、ＴＦＴのゲートは、格納コンデンサの１つのプレートとして機能する。

【0017】

本開示による実施形態は、第１の画素を含むディスプレイであって、第１の画素は、第１のカソードおよび第１のアノードを含む第１の発光ダイオード（ＬＥＤ）と、第１のＬＥＤ上に配設される第１の薄膜トランジスタ（ＴＦＴ）であって、第１のソース、第１のドレイン、および基板に対して遠位にある第１のゲートを含む、第１のＴＦＴとを含み、第１のＬＥＤおよび第１のＴＦＴは、第１のカソードと第１のアノードのうちの１つが第１のソースと第１のドレインのうちの１つと電気的に結合されるように、基板上でモノリシック集積化される、ディスプレイである。

【0018】

本開示による別の実施形態は、複数の画素を備えるディスプレイであり、複数の画素のうちの各画素が、カソードおよびアノードを含む発光ダイオード（ＬＥＤ）であって、基板上に配設され、カソードとアノードのうちの１つが基板に対して遠位にある第１の面を有するＬＥＤと、第１の面と同一平面である第２の面を有する平坦化層であって、誘電体材料を含む平坦化層と、ＬＥＤおよび平坦化層の上に配設される薄膜トランジスタ（ＴＦＴ）であって、ＴＦＴがソース、ドレイン、および基板に対して遠位にあるゲートを含み、ソースとドレインのうちの一方がアノードとカソードのうちの１つと電気的に結合され、さらに、ソースとドレインのうちの他方が平坦化層の上に配設されるＴＦＴとを含み、複数のＬＥＤおよび複数のＴＦＴが基板上でモノリシック集積化される。

【0019】

本開示によるさらに別の実施形態は、複数の画素を含むディスプレイを形成するための方法であり、方法は、基板上に複数の発光ダイオード（ＬＥＤ）を形成するステップであって、複数のＬＥＤのうちの各ＬＥＤがカソードおよびアノードを含み、カソードとアノードのうちの１つが基板に対して遠位にある第１の面を有する、ステップと、誘電体材料を含む平坦化層を形成するステップであって、平坦化層が複数の第１の面と同一平面である第２の面を有する、ステップと、複数の薄膜トランジスタ（ＴＦＴ）の各ＴＦＴが複数のＬＥＤのうちの異なるＬＥＤ上に配設されるように複数のＴＦＴを形成するステップであって、複数のＴＦＴの各ＴＦＴがソース、ドレイン、および基板に対して遠位にあるゲートを含む、ステップとを含み、（１）第１のソースおよび第１のドレインのうちの一方が、そのそれぞれのＬＥＤの第１のアノードおよび第１のカソードのうちの１つの上に配設されて電気的に接続され、（２）ソースおよびドレインのうちの他方が第２の面上に配設されるように各ＴＦＴが形成される。

【図面の簡単な説明】

【0020】

【図1A】本開示による発光ディスプレイで使用するのに好適な画素の一部の概略斜視図である。

【図1B】本開示による発光ディスプレイで使用するのに好適な画素の一部の概略断面図である。

【図2】本開示によるディスプレイの画素のサブピクセルを形成するのに好適な方法の動作を描く図である。

【図3A】ＬＥＤ１０２の完成後の初期サブピクセル１００’の概略断面図である。

【図3B】平坦化層１２０の完成後の初期サブピクセル１００’の概略断面図である。

【図3C】ＴＦＴ１０４の完成後の初期サブピクセル１００’の概略断面図である。

【図4A】本開示による、赤、緑、および青のサブピクセルを含む画素である、ディスプレイの画素の電気的な配置の概略図である。

【図4B】サブピクセル１００Ｒ、１００Ｇ、および１００Ｂの電気的バス領域の層構造の概略断面図である。

【図5】回路部４００の層構造のより詳細な概略斜視図である。

【図6】本開示によるモノリシック集積化された格納コンデンサを含むサブピクセルの概略図である。

【発明を実施するための形態】

【0021】

以下は、単に、本開示の原理を図示する。したがって、本明細書に明示的に記載または示されないが、本開示の原理を具体化し、その精神および範囲に含まれる様々な配置構成を当業者ならば考案できることが理解されよう。

【0022】

さらに、本明細書において言及されるすべての例および条件付けの言葉は、読者が本開示の原理および本発明者によってもたらされた概念を理解して技術を向上させるのを助ける教育的目的のためだけであるように明白に主に意図されており、そのように具体的に言及される例および条件に限定することのないものであるとみなすべきである。

【0023】

さらに、本明細書で、本開示の原理、態様、および実施形態、ならびにそれらの具体的な例に言及するすべての記述は、それらの構造的均等物と機能的均等物の両方を包含することが意図される。加えて、そのような均等物が、現在知られている均等物ならびに将来に開発される均等物、すなわち構造にかかわらず同じ機能を実施する開発される任意の要素の両方を含むことが意図される。

【0024】

したがって、たとえば、本明細書の任意のブロック図は、本開示の原理を具体化する例示的な回路の概念図を表すことが、当業者には理解されよう。同様に、任意のフローチャート、流れ図、状態遷移図、擬似コードなどが、実質的にコンピュータ可読媒体中で表され、コンピュータまたはプロセッサが明示的に示されるか否かに関係なく、そのようなコンピュータまたはプロセッサがそのように実行することができる様々なプロセスを表すことを理解されよう。

【0025】

「プロセッサ」とラベルづけされる場合がある任意の機能ブロックを含む、図に示される様々な要素の機能は、専用ハードウェアならびに適切なソフトウェアに関連するソフトウェアを実行することが可能なハードウェアの使用を通して実現することができる。プロセッサによって実現されるとき、機能は、単一の専用プロセッサ、単一の共用プロセッサ、またはその一部を共用することができる複数の個別プロセッサによって実現することができる。さらに、「プロセッサ」または「コントローラ」という用語の明示的な使用は、もっぱらソフトウェアを実行することができるハードウェアのことを呼ぶと解釈するべきでなく、限定しないが、デジタル信号プロセッサ（ＤＳＰ）ハードウェア、ネットワークプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、ソフトウェアを記憶するための読取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、不揮発性記憶装置を暗黙の内に含むことができる。通常型および／または特別注文の他のハードウェア、も含むことができる。

【0026】

ソフトウェアモジュールまたはソフトウェアであると暗示される単なるモジュールは、本明細書では、プロセスステップの性能および／またはテキスト記述を示すフローチャート要素または他の要素の何らかの組合せとして表すことができる。そのようなモジュールは、明示的または暗示的に示されるハードウェアによって実行することができる。

【0027】

本明細書で明記されない限り、図を含む図面は原寸に比例しない。

【0028】

上述したように、ディスプレイおよびマイクロディスプレイ用途で使用するための、トップゲート型ＴＦＴ回路と無機ＬＥＤのモノリシック集積化によって、従来技術を超えるかなりの利点を有する本開示による実施形態がもたらされる。第１に、回路とＬＥＤの組み合わせた層構造は、著しく簡略化される。第２に、そのような設計は、製造するのが著しく簡単であり、製造コストを減少させてシステム歩留りの改善をもたらす。第３にＴＦＴとＬＥＤの層スタックは、互いにほぼ独立している。結果として、どちらも他方を含むことに起因して妥協した処理をする必要がない。

【0029】

図１Ａ～図１Ｂは、本開示による発光ディスプレイで使用するのに好適な画素の一部の斜視および断面の概略図を描く。サブピクセル１００は、基板１０６上でモノリシック集積化されるＬＥＤ１０２およびＴＦＴ１０４を含む。

【0030】

添付の特許請求の範囲を含む本明細書のために、「モノリシック集積化」という用語は、基板の本体中で、典型的には基板へのエッチングによる、または、基板の表面上で、典型的には表面上に配設された層をパターン形成することによる、のいずれかで形成されると規定される。モノリシック集積化という用語は、接着、半田バンプボンディングなどといったプロセスを使用して完全に形成されたデバイスを接合することなどのハイブリッド集積化方法を使用して集積化されたシステム／デバイスを明示的に除外する。

【0031】

図２は、本開示によるディスプレイの画素のサブピクセルを形成するのに好適な方法の動作を描く。方法２００は、動作２０１で始まり、ここで、ＬＥＤ１０２が基板１０６上に形成される。

【0032】

基板１０６は、プレーナプロセス製造方法で使用するのに好適な基板である。好ましくは、基板１０６は、ＬＥＤ１０２が放出する光にとってほぼ透過性である。描かれる例では、基板１０６はサファイア基板であるが、本開示にしたがって使用するのに好適な他の基板は、本明細書を読んだ後ならば、当業者には明らかとなろう。

【0033】

ＬＥＤ１０２は、基板１０６上でエピタキシャル成長される無機ＬＥＤ構造である。ＬＥＤ１０２は、層の中でもとりわけ、半導体（ＳＣ）層１０８、ゲイン層１１０、ＳＣ層１１２、カソード１１６、およびアノード１１８を備える。典型的には、ＬＥＤ１０２の半導体およびゲイン層は、有機金属化学気相堆積（ＭＯＣＶＤ）を使用してエピタキシャル成長されるが、原子層エピタキシー（ＡＬＥ）、分子線エピタキシー（ＭＢＥ）などを含む、ＬＥＤ１０２の層を形成するために、任意の好適な成長方法を使用することができる。

【0034】

ＬＥＤ１０２の形成は、基板１０６上のｎ型半導体（ＳＣ）層１０８のエピタキシャル成長で開始する。ＳＣ層１０８は、カソード１１６への電気的な接続を可能にする導電層として機能する。ＳＣ層１０８は、ゲイン層１１０のための、下部光閉込め層としても機能する。描かれる例では、ＳＣ層１０８は、約２ミクロンの厚さを有するｎ型ドープガリウム窒化物（ＧａＮ）の層であるが、いくつかの実施形態では、ＳＣ層１０８は、異なる化合物半導体材料および／または厚さを含む。

【0035】

次いで、ゲイン層１１０がＳＣ層１０８上で成長される。ゲイン層１１０は、ＬＥＤ１０２の構造内で光学的ゲインを実現するのに好適な化合物半導体材料の１つまたは複数の層を備える。描かれる例では、ゲイン層１１０は、約１５０ｎｍの全体としての厚みを有するインジウムガリウム窒化物（ＩｎＧａＮ）とガリウム窒化物（ＧａＮ）の交互の層を備える多重量子井戸（ＭＱＷ）層であるが、いくつかの実施形態では、ゲイン層１１０は、少なくとも１つの異なる化合物半導体材料を含み、および／または、異なる厚さを有する。

【0036】

次いで、ＬＥＤ１０２の形成は、ゲイン層１１０上のＳＣ層１１２のエピタキシャル成長で続けられる。ＳＣ層１１２は、ＬＥＤ１０２のための上部接点として、および、ゲイン層のための上部光閉込め層として機能する。描かれる例では、ＳＣ層１１２は、約２５０ｎｍの厚さを有するｐ型ドープＧａＮの層であるが、いくつかの実施形態では、ＳＣ層１１２は、異なる化合物半導体含み、および／または異なる厚さを有する。

【0037】

次いで、ゲイン層１１０およびＳＣ層１１２は、メサ１１４を画定するためにパターン形成され、このことによって、カソード１１６の形成のための準備で、ＳＣ層１０８の領域が露出される。

【0038】

カソード１１６は、カソードがＳＣ層１０８を通してゲイン層１１０と電気的に結合されるように、ＳＣ層１０８上に形成される。描かれる例では、カソード１１６は、約５０ｎｍの厚さを有するモリブデン（Ｍｏ）の層である。典型的には、カソード１１６は、シャドーマスクを通してスパッタをすることによる直接パターン形成によって形成されるが、カソード１１６を形成するため、任意の好適な堆積ならびに／または堆積およびパターン形成方法を使用することができる。

【0039】

次いで、同様の方式で、アノード１１８は、アノードがＳＣ層１１２を通してゲイン層１１０と電気的に結合されるように、ＳＣ層１１２上に形成される。描かれる例では、アノード１１８は、約２０ｎｍの厚さを有するモリブデン（Ｍｏ）の層である。

【0040】

図３Ａは、ＬＥＤ１０２の完成後の初期サブピクセル１００’の断面の概略図を描く。

【0041】

一旦ＬＥＤ１０２が完成すると、方法２００は動作２０２を続け、ここで平坦化層１２０がＬＥＤ構造を覆って形成される。平坦化層１２０は、メサ１１４を囲む領域を満たす誘電体材料の層である。描かれる例では、平坦化層１２０は、ＬＥＤ１０２のトポグラフィを覆って気相堆積される二酸化ケイ素を含む。いくつかの実施形態では、平坦化層１２０は、スピンコーティング、スプレーコーティングなどといった、気相堆積以外の方式で堆積される。

【0042】

動作２０３で、平坦化層１２０は、アノード１１８の上面（すなわち、表面Ｓ１）を露出させるため薄くされる。結果として、表面Ｓ２（すなわち、平坦化層１２０の上面）は、表面Ｓ１とほぼ同一平面であり、プレーナプロセス技術を使用するＴＦＴ１０４の層の形成に好適な平面を画定する。描かれる例では、平坦化層１２０は、化学機械研磨（ＣＭＰ）を介して薄くされ平坦化されるが、本開示の範囲を逸脱することなく任意の好適な方法を使用することができる。

【0043】

図３Ｂは、平坦化層１２０の完成後の初期サブピクセル１００’の断面の概略図を描く。

【0044】

動作２０４で、ＴＦＴ１０４が基板１０６上に形成される。

【0045】

ＴＦＴ１０４は、そのゲートがＬＥＤ１０２に対して遠位にあるように構成されるＦＥＴトランジスタ構造である。ＴＦＴ１０４は、ゲート１２２、ドレイン１２４、ソース１２６、半導体層１２８、およびゲート誘電体１３０を含む。

【0046】

ＴＦＴ１０４の形成は、アノード１１８上のドレイン１２４および平坦化層１２０の上面上のソース１２６の形成で開始する。典型的には、ドレイン１２４およびソース１２６は、上でカソード１１６の形成に関して記載されたものと類似の方法を使用する同じ動作で形成される。描かれる例では、ドレイン１２４とソース１２６の各々は、約２０ｎｍの厚さを有するモリブデンの層である。

【0047】

ドレイン１２４およびソース１２６の画定後、その材料がソースとドレインとの間にあるように共形堆積方法を使用して、ＳＣ層１２８が、それらを覆って堆積される。描かれる例では、ＳＣ層１２８は、約４０ｎｍの厚さを有するインジウムガリウム亜鉛酸化物（ＩＧＺＯ）の層である。

【0048】

次いで、ゲート誘電体１３０がＳＣ層１２８上に形成される。描かれる例では、ゲート誘電体１３０は、約１５０ｎｍの厚さを有する二酸化ケイ素の層である。

【0049】

ＴＦＴ１０４の形成は、ゲート誘電体１３０の上面上のゲート１２２の画定で完了される。描かれる例では、ゲート１２２は、約２０ｎｍの厚さを有するモリブデンの層を含む。

【0050】

しかし、本明細書を読んだ後、当業者には明らかとなるように、本開示の範囲から逸脱することなく、ＴＦＴ１０４の構成要素の層／構造のいずれかについて、任意の好適な厚さおよび／または材料を使用することができる。

【0051】

当業者にはやはり明らかなように、いくつかの実施形態では、サブピクセル１００は、典型的には、追加半導体層（たとえば、バッファ層、接点拡張層など）、ならびに、他のサブピクセル、制御回路、駆動回路などへのその電気的な接続を可能にするバイア、ボンディングパッド、および電気的トレースなどの追加の特徴を含む。見やすいように、これらの層／特徴は、描かれる例では示されない。

【0052】

図３Ｃは、ＴＦＴ１０４の完成後の初期サブピクセル１００’の断面の概略図を描く。

【0053】

動作２０５で、ＬＥＤ１０２およびＴＦＴ１０４を電気的に不動態化するためパッシベーション層１３２が形成され、それによって、サブピクセル１００が完成する。

【0054】

サブピクセル１００が完成すると、ＴＦＴ１０４およびＬＥＤ１０２は、ドレインがアノードと物理的に接触するように形成されるドレイン１２４およびアノード１１８を介して電気的に結合される。いくつかの実施形態では、アノード１１８およびドレイン１２４は、ＴＦＴ１０４の構造内の単一の要素によって画定される。

【0055】

図４Ａは、本開示による、赤、緑、および青のサブピクセルを含む画素である、ディスプレイの画素の電気的な配置の概略図を示す。ディスプレイ部４００は、複数の実質的に同一の画素を備えるディスプレイの１つの画素である画素Ｐ１を描く。画素Ｐ１は、３つのサブピクセル１００Ｒ、１００Ｇ、および１００Ｂ、バス４０２、ならびにバス４０４を含む。

【0056】

図４Ｂは、サブピクセル１００Ｒ、１００Ｇ、および１００Ｂの電気的バス領域の層構造の断面の概略図を示す。層構造４０６は、単にバス４０２およびバス４０４、ならびに、それらの間にあり電気的な絶縁を実現する層間誘電体を描く。

【0057】

サブピクセル１００Ｒ、１００Ｇ、および１００Ｂの各々は、回路要素の中でもとりわけ、そのサブピクセルの所望の色を放出するように構成されるＬＥＤ１０２、ならびに、上および図１Ａ～図１Ｂに関して議論されたように電気的に接続されるＴＦＴ１０４を含む。言い換えると、サブピクセル１００Ｒ、１００Ｇ、および１００Ｂは、それぞれＬＥＤ１０２Ｒ、１０４Ｇ、および１０４Ｂを含み、ここで、ＬＥＤ１０２Ｒが赤色光を放出し、ＬＥＤ１０２Ｇが緑色光を放出し、ＬＥＤ１０２Ｂが青色光を放出する。

【0058】

サブピクセル１００Ｒ、１００Ｇ、および１００Ｂの各々で、ＬＥＤカソード１１６は、共通のＶＳＳ電圧レベルに保持される電気的バス４０２に電気的に接続される。同様の方式で、各サブピクセルで、そのそれぞれの駆動トランジスタ１０４のソースは、共通のＥＬＶＤＤ電圧レベルに保持される電気的バス４０４に電気的に接続される。

【0059】

描かれる例では、バス４０２はカソード１１６と同時に形成されるが、本開示の範囲から逸脱することなく、バス４０２を別個のプロセスで形成することができる。

【0060】

同様の方式で、描かれる例では、バス４０４はドレイン１２４およびソース１２６と同時に形成されるが、本開示の範囲から逸脱することなく、バス４０４を別個のプロセスで形成することができる。

【0061】

バス４０２は、層間誘電体として機能する平坦化層１２０の一部によってバス４０４から電気的に分離される。いくつかの実施形態では、バス４０２とバス４０４を電気的に分離するため、異なる誘電体層が含まれる。

【0062】

図５は、回路部４００の層構造のより詳細な斜視の概略図を示す。ほとんどのＬＥＤベースのディスプレイに共通であるように、データ線データＲ、データＧ、およびデータＢは、ディスプレイの同じ行中の画素の全部に共通である。典型的には、各サブピクセルのデータ線およびゲートは、電気絶縁体（すなわち、絶縁体５０４）の厚い層によって分離される。いくつかの実施形態では、絶縁体５０４は、パッシベーション層１３２を含む。

【0063】

従来技術では、各画素（または、サブピクセル）は、典型的には、トランジスタおよびＬＥＤに隣接して位置決めされる格納コンデンサを含む。言い換えると、画素駆動回路に含まれる回路要素は水平に配置される。結果として、各回路要素は、各画素をどれだけ小さくすることができるかに下限（および画素密度に見合った上限）が置かれる、かなりの大きさのチップ実装面積を必要とする。

【0064】

しかし、格納コンデンサをＴＦＴの頂部上に形成して、要素の垂直配置を実現し、それによって、所与の画素駆動回路に必要な実装面積を減少させることができることが、本開示の態様である。

【0065】

図６は、本開示によるモノリシック集積化された格納コンデンサを含むサブピクセルの概略図を描く。サブピクセル６００は、サブピクセル１００およびコンデンサ６０２を備える。

【0066】

コンデンサ６０２は、誘電体６０４の両側に位置決めされるコンデンサプレートＣ１およびＣ２を含む、平行板コンデンサである。コンデンサ６０２は、プレートＣ１がゲート１２２と物理的および電気的に接触するように、サブピクセル１００上に形成される。

【0067】

コンデンサプレートＣ１およびＣ２の各々は、上述されたカソード１１６に類似する。描かれる例では、各コンデンサプレートは、約５０ｎｍの厚さを有するモリブデンの層である。

【0068】

誘電体６０４は、上述されたゲート誘電体１３０に類似する。描かれる例では、誘電体６０４は、約１５０ｎｍの厚さを有する二酸化ケイ素の層である。

【0069】

描かれないが、典型的には、平坦化層１２０に類似する平坦化層が、プレートＣ１の形成以前にサブピクセル１００を覆って形成される。

【0070】

コンデンサ６０２がＴＦＴ１０４の頂部上に配設されるようにサブピクセル６００を形成することによって、本開示による実施形態により、以下を含む、従来技術を超えたかなりの利点がもたらされる。
ｉ． 回路に必要な画素面積の低減、または
ｉｉ． 画素密度の向上、または
ｉｉｉ． 画素密度を犠牲にすることのない回路の複雑さの向上、または
ｉｖ． より良好な格納性能を実現するより大きいコンデンサ、または
ｖ． ｉ、ｉｉ、ｉｉｉ、ｉｖの任意の組合せ

【0071】

本開示は例示的な実施形態のいくつかの例を教示しており、当業者は、本開示を読んだ後に、本発明の多くのバリエーションを簡単に考え出すことができることを理解されたい。

【符号の説明】

【0072】

１００ サブピクセル
１００’ 初期サブピクセル
１００Ｂ 青のサブピクセル
１００Ｇ 緑のサブピクセル、第２のサブピクセル
１００Ｒ 赤のサブピクセル
１０２ 発光ダイオード、ＬＥＤ
１０２Ｇ 第２のＬＥＤ
１０２Ｒ 第１の発光ダイオード、ＬＥＤ
１０４ ＴＦＴ
１０４Ｇ 第２のＴＦＴ
１０４Ｒ 第１の薄膜トランジスタ、ＴＦＴ
１０６ 基板
１０８ ｎ型ＳＣ層、半導体層
１１０ ゲイン層
１１２ ｐ型ＳＣ層
１１４ メサ
１１６ 第１のカソード、第２のカソード
１１８ 第１のアノード、第２のアノード
１２０ 平坦化層
１２２ ゲート
１２２Ｇ 第２のゲート
１２２Ｒ 第１のゲート
１２４ ドレイン
１２４Ｇ 第２のドレイン
１２４Ｒ 第１のドレイン
１２６ ソース
１２６Ｇ 第２のソース
１２６Ｒ 第１のソース
１２８ ＳＣ層、半導体層
１３０ ゲート誘電体
１３２ パッシベーション層
４００ ディスプレイ部、回路部
４０２ バス
４０４ バス
４０６ 層構造
５０４ 絶縁体
６００ サブピクセル
６０２ 平行板コンデンサ
６０４ 誘電体
Ｃ１ 第１のプレート
Ｃ２ 第２のプレート
Ｐ１ 第１の画素
Ｓ１ 表面、上面
Ｓ２ 表面、第１の面

【図1A】

【図1B】

【図2】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図5】

【図6】

【国際調査報告】