特表 2024-526613 半導体チップ、試験方法、試験装置、記憶媒体及びプログラム製品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-19

(54)【発明の名称】半導体チップ、試験方法、試験装置、記憶媒体及びプログラム製品

(51)【国際特許分類】

   G01R 31/28 20060101AFI20240711BHJP

   H01L 21/822 20060101ALI20240711BHJP

【ＦＩ】

G01R31/28 V

H01L27/04 T

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023580593

(86)(22)【出願日】2022-08-22

(85)【翻訳文提出日】2024-01-19

(86)【国際出願番号】 CN2022113959

(87)【国際公開番号】W WO2023030069

(87)【国際公開日】2023-03-09

(31)【優先権主張番号】202111035542.9

(32)【優先日】2021-09-06

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522479212

【氏名又は名称】▲蘇▼州▲貝▼克▲微▼▲電▼子股▲ふん▼有限公司

(74)【代理人】

【識別番号】110002952

【氏名又は名称】弁理士法人鷲田国際特許事務所

(72)【発明者】

【氏名】周承

【テーマコード（参考）】

2G132

5F038

【Ｆターム（参考）】

2G132AA11

2G132AB02

2G132AK20

2G132AL05

5F038DF04

5F038DF05

5F038DF16

5F038DT02

5F038DT03

5F038DT08

(57)【要約】

本願は、半導体試験方法、試験装置、チップ、記憶媒体及びプログラム製品に関し、具体的に半導体デバイスの分野に関する。前記方法は、半導体チップ内のターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、ターゲットアドレス指定情報に基づき、半導体チップ内部のターゲット回路モジュールに対応するターゲットピンを決定するステップと、ターゲット不揮発性メモリを介して、ターゲットピンと半導体チップの外部試験ピンとをオンにするステップと、外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、出力信号を生成して試験機器に送信し、試験機器は出力信号に基づきターゲット回路モジュールの試験結果を生成するステップと、を含む。上記解決手段は、ウェハーを露出せずに半導体チップの外部から半導体の内部モジュールを試験する方法を提案し、半導体チップ内の回路モジュールを試験するとともに、ウェハーに損傷を与えないようにする。
【選択図】図７

【特許請求の範囲】

【請求項1】

半導体試験方法であって、半導体チップによって実行され、
前記半導体チップ内のターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、前記ターゲットアドレス指定情報に基づき、前記半導体チップ内のターゲット回路モジュールに対応するターゲットピンを決定するステップであって、前記ターゲットピンはターゲット不揮発性メモリを介して前記半導体チップの外部試験ピンに接続される、ステップと、
ターゲット不揮発性メモリを介して、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにするステップと、
前記外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、出力信号を生成して前記試験機器に送信し、前記試験機器は前記出力信号に基づき前記ターゲット回路モジュールの試験結果を生成するステップと、を含む、ことを特徴とする、半導体試験方法。

【請求項2】

ターゲット不揮発性メモリを介して、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにする前記ステップは、
前記半導体チップ内の試験アドレス指定モジュールは前記ターゲット不揮発性メモリに制御信号を送信して、前記ターゲット不揮発性メモリをオン状態に設定し、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにするステップを含む、ことを特徴とする、請求項１に記載の方法。

【請求項3】

前記半導体チップ内の試験アドレス指定モジュールは、前記ターゲット不揮発性メモリを除く前記半導体チップ内の他の不揮発性メモリに制御信号を送信し、前記他の不揮発性メモリをオフ状態に設定するステップを更に含む、ことを特徴とする、請求項２に記載の方法。

【請求項4】

前記半導体チップ内の試験アドレス指定モジュールが前記ターゲット回路モジュールに対応するアドレス指定回復情報を受信すると、前記アドレス指定回復情報に基づき、前記ターゲットピンと前記半導体チップの外部試験ピンとの間の接続状態をデフォルト状態に回復するステップを更に含む、ことを特徴とする、請求項１～３のいずれか１項に記載の方法。

【請求項5】

前記半導体チップ内の調整アドレス指定モジュールが前記ターゲット回路モジュールに対応する調整情報を受信すると、前記調整情報に基づき、前記ターゲット回路モジュールに対応する調整モジュールを調整することにより、前記ターゲット回路モジュールの構造を変更するステップを更に含む、ことを特徴とする、請求項１～３のいずれか１項に記載の方法。

【請求項6】

前記調整情報に基づき、前記ターゲット回路モジュールに対応する調整モジュールを調整する前記ステップは、
前記調整情報に基づき、前記調整情報に対応するコンデンサを接続又は切断するステップ、
又は、
前記調整情報に基づき、前記調整情報に対応する抵抗を接続又は切断するステップを含む、ことを特徴とする、請求項５に記載の方法。

【請求項7】

前記ターゲット回路モジュールの構造が前記調整情報に基づき変更された後に、前記試験機器が送信する試験信号を受信したことに応答して、前記試験機器に出力信号を送信し、前記試験機器は前記出力信号に基づいて、更新された後の前記ターゲット回路モジュールの試験結果を生成するステップを更に含む、ことを特徴とする、請求項６に記載の方法。

【請求項8】

半導体試験装置であって、半導体チップに適用され、
前記半導体チップ内のターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、前記ターゲットアドレス指定情報に基づき、ターゲット回路モジュールに対応するターゲットピンを決定するためのピン決定ユニットであって、前記ターゲットピンはターゲット不揮発性メモリを介して前記半導体チップの外部試験ピンに接続される、ピン決定ユニットと、
ターゲット不揮発性メモリを介して、前記ターゲットピンと前記半導体チップの外部試験ピンとを接続するためのピン接続ユニットと、
前記外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、前記試験機器に出力信号を送信し、前記試験機器が前記出力信号に基づき前記ターゲット回路モジュールの試験結果を生成するための試験データ出力ユニットと、を含むことを特徴とする、半導体試験装置。

【請求項9】

請求項８に記載のチップ内部回路構造の再構築に基づくチップ試験装置であって、前記ピン接続ユニットは、更に、前記半導体チップ内の試験アドレス指定モジュールが前記ターゲット不揮発性メモリに制御信号を送信するように指示し、前記ターゲット不揮発性メモリをオン状態に設定し、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにすることに用いられる、ことを特徴とする、チップ試験装置。

【請求項10】

半導体チップであって、
前記半導体チップには、試験アドレス指定モジュール、ターゲット回路モジュール及びターゲット不揮発性メモリが含まれ、
前記試験アドレス指定モジュールは、前記半導体チップ内の前記ターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、前記ターゲットアドレス指定情報に基づき、ターゲット回路モジュールに対応するターゲットピンを決定することに用いられ、
前記ターゲット不揮発性メモリは、前記ターゲットピンと前記半導体チップの外部試験ピンとを接続することに用いられ、
前記ターゲット回路モジュールは、前記外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、出力信号を生成して前記試験機器に送信し、前記試験機器が前記出力信号に基づき前記ターゲット回路モジュールの試験結果を生成することに用いられる、ことを特徴とする、半導体チップ。

【請求項11】

前記試験アドレス指定モジュールは、更に、前記ターゲット不揮発性メモリに制御信号を送信して、前記ターゲット不揮発性メモリをオン状態に設定し、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにすることに用いられる、ことを特徴とする、請求項９に記載の半導体チップ。

【請求項12】

半導体チップにアップロードされて実行され、請求項１～７のいずれか１項に記載の方法を実現するための少なくとも１つの命令又は情報が記憶される、ことを特徴とする、コンピュータ可読記憶媒体。

【請求項13】

電子機器に実行されると、電子機器に上記請求項１～７のいずれか１項に記載の方法を実現させるコンピュータ命令を含む、ことを特徴とする、コンピュータプログラム製品。

【発明の詳細な説明】

【技術分野】

【0001】

本願は２０２１年０９月０６日に中国特許庁に提出し、出願番号が２０２１１１０３５５４２．９であり、名称が「半導体試験方法及び試験装置」である中国特許出願の優先権を主張し、その全内容は引用により本願に組み込まれている。

【0002】

本願は、半導体デバイスの分野に関し、具体的には、半導体試験方法、試験装置、チップ、記憶媒体及びプログラム製品に関する。

【背景技術】

【0003】

半導体チップの生産過程において、半導体チップの生産品質を確保するために、半導体チップの設計、シミュレーション、試験等のプロセスを行う必要がある。

【0004】

従来技術では、半導体チップを試験する場合、通常、ウェハー検査及び完成品試験の２つの検査ステップに分けられる。ウェハー検査とは、プローブステーションと試験機の協働により、ウェハー上のベアチップの機能検査及び電気パラメータ試験を行うことを指す。完成品試験とは、選別機と試験機の協働により、パッケージ化されたチップの全体的な機能及び電気パラメータ試験を行うことを指す。

【0005】

上記解決手段では、ウェハー検査中にベアチップに損傷を与えることがよくあり、パッケージ検査は半導体チップ内の回路モジュールを個別に試験することができない。

【発明の概要】

【課題を解決するための手段】

【0006】

本願は、半導体チップ内の回路モジュールを試験するとともに、ウェハーに損傷を与えないようにする半導体試験方法、試験装置、チップ、記憶媒体及びプログラム製品を提供し、該解決手段は以下のとおりである。

【0007】

第１態様では、半導体チップによって実行され、前記半導体チップ内のターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、前記ターゲットアドレス指定情報に基づき、前記半導体チップ内部のターゲット回路モジュールに対応するターゲットピンを決定するステップであって、前記ターゲットピンはターゲット不揮発性メモリを介して前記半導体チップの外部試験ピンに接続される、ステップと、ターゲット不揮発性メモリを介して、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにするステップと、前記外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、出力信号を生成して前記試験機器に送信し、前記試験機器は前記出力信号に基づき前記ターゲット回路モジュールの試験結果を生成するステップと、を含む半導体試験方法を提供する。

【0008】

１つの可能な実施態様では、ターゲット不揮発性メモリを介して、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにする前記ステップは、前記半導体チップ内の試験アドレス指定モジュールは前記ターゲット不揮発性メモリに制御信号を送信して、前記ターゲット不揮発性メモリをオン状態に設定し、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにするステップを含む。

【0009】

他の態様では、チップ内部回路構造の再構築に基づくチップ試験装置を提供し、前記半導体試験装置は、半導体チップに適用され、前記装置は、前記半導体チップ内のターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、前記ターゲットアドレス指定情報に基づき、ターゲット回路モジュールに対応するターゲットピンを決定するためのピン決定ユニットであって、前記ターゲットピンはターゲット不揮発性メモリを介して前記半導体チップの外部試験ピンに接続されるピン決定ユニットと、ターゲット不揮発性メモリを介して、前記ターゲットピンと前記半導体チップの外部試験ピンとを接続するためのピン接続ユニットと、前記外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、前記試験機器に出力信号を送信し、前記試験機器が前記出力信号に基づき前記ターゲット回路モジュールの試験結果を生成するための試験データ出力ユニットと、を含む。

【0010】

１つの可能な実施態様では、前記ピン接続ユニットは、前記半導体チップ内の試験アドレス指定モジュールが前記ターゲット不揮発性メモリに制御信号を送信するように指示し、前記ターゲット不揮発性メモリをオン状態に設定し、前記ターゲットピンと前記半導体チップの外部試験ピンとを接続にすることに用いられる。

【0011】

１つの可能な実施態様では、前記装置は、前記半導体チップ内の試験アドレス指定モジュールが、前記ターゲット不揮発性メモリを除く前記半導体チップ内の他の不揮発性メモリに制御信号を送信するように指示し、前記他の不揮発性メモリをオフ状態に設定するためのメモリオフユニットを更に含む。

【0012】

１つの可能な実施態様では、前記装置は、前記半導体チップ内の試験アドレス指定モジュールが前記ターゲット回路モジュールに対応するアドレス指定回復情報を受信すると、前記アドレス指定回復情報に基づき、前記ターゲットピンと前記半導体チップの外部試験ピンとの間の接続状態をデフォルト状態に回復するための接続回復ユニットを更に含む。

【0013】

１つの可能な実施態様では、前記装置は、前記半導体チップ内の調整アドレス指定モジュールが前記ターゲット回路モジュールに対応する調整情報を受信すると、前記調整情報に基づき、前記ターゲット回路モジュールに対応する調整モジュールを調整することにより、前記ターゲット回路モジュールの構造を変更するための回路調整ユニットを更に含む。

【0014】

１つの可能な実施態様では、前記回路調整ユニットは更に、前記調整情報に基づき、前記調整情報に対応するコンデンサを接続又は切断すること、又は、前記調整情報に基づき、前記調整情報に対応する抵抗を接続又は切断することに用いられる。

【0015】

１つの可能な実施態様では、前記試験データ出力ユニットは更に、前記ターゲット回路モジュールの構造が前記調整情報に基づき変更された後に、前記試験機器が送信する試験信号を受信したことに応答して、前記試験機器に出力信号を送信し、前記試験機器が前記出力信号に基づいて、更新された後の前記ターゲット回路モジュールの試験結果を生成することに用いられる。

【0016】

さらなる態様では、半導体チップを提供し、前記半導体チップには、試験アドレス指定モジュール、ターゲット回路モジュール及びターゲット不揮発性メモリが含まれ、前記試験アドレス指定モジュールは、前記半導体チップ内の前記ターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、前記ターゲットアドレス指定情報に基づき、ターゲット回路モジュールに対応するターゲットピンを決定することに用いられ、前記ターゲット不揮発性メモリは、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにすることに用いられ、前記ターゲット回路モジュールは、前記外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、出力信号を生成して前記試験機器に送信し、前記試験機器が前記出力信号に基づき前記ターゲット回路モジュールの試験結果を生成することに用いられる。

【0017】

１つの可能な実施態様では、前記試験アドレス指定モジュールは、更に、前記ターゲット不揮発性メモリに制御信号を送信して、前記ターゲット不揮発性メモリをオン状態に設定し、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにすることに用いられる。

【0018】

他の態様では、半導体チップにアップロードされて実行され、上記のいずれか態様の方法を実現するための少なくとも１つの命令又は情報が記憶される、コンピュータ可読記憶媒体を提供する。

【0019】

さらなる態様では、電子機器に実行されると、電子機器に上記のいずれか態様のチップ内部回路構造の再構築に基づくチップ試験の方法を実現させるコンピュータ命令を含むコンピュータプログラム製品を提供する。

【発明の効果】

【0020】

本願の提供する技術的解決手段は以下の有益な効果を含むことができる。
半導体チップ内部の回路モジュールを試験する必要がある場合、まず、半導体チップ内部の該回路モジュールに対応するターゲットピンを決定し、次に、ターゲット不揮発性メモリを介して半導体チップ内のピンと半導体チップの外部試験ピンとをオンにし、試験機器と外部試験ピンとをオン状態にすることで、試験信号をターゲット回路モジュールに対応するターゲットピン内に入力することができ、それによりターゲット回路モジュールを試験することが実現され、従って、上記解決手段は、ウェハーを露出せずに半導体チップの外部から半導体の内部モジュールを試験する方法を提案し、半導体チップ内の回路モジュールを試験するとともに、ウェハーに損傷を与えないようにする。

【図面の簡単な説明】

【0021】

本発明の具体的な実施形態又は従来技術における技術的解決手段をより明確に説明するために、以下、具体的な実施形態又は従来技術の記述のために使用した図面を簡単に説明するが、明らかに、以下に記述した図面は本発明のいくつかの実施形態であり、当業者にとって、創造的な労力を要せずに、これらの図面に基づいて他の図面を得ることができる。

【図1】本願の１つの例示的な実施例に示された半導体チップの構造模式図である。

【図2】図１に示される実施例に係る不揮発性メモリの構造模式図を示す。

【図3】図１に示される実施例に係る不揮発性メモリの構造模式図を示す。

【図4】図１に示される実施例に係る半導体チップの回路モジュールの構成模式図を示す。

【図5】図１に示される実施例に係る回路モジュールの試験ネットリスト図を示す。

【図6】図１に示される実施例に係る回路モジュールの試験管理図を示す。

【図7】１つの例示的な実施例に示された半導体試験方法のフローチャートである。

【図8】１つの例示的な実施例に示された半導体試験方法のフローチャートである。

【図9】１つの例示的な実施例に示された半導体試験方法のフローチャートである。

【図10】図９に示される実施例に係る調整抵抗の並列接続ネットワークの模式図を示す。

【図11】図９に示される実施例に係る調整回路の直列接続ネットワークの模式図を示す。

【図12】図９に示される実施例に係る調整モジュールの模式図を示す。

【図13】本願の１つの例示的な実施例に示された半導体試験装置の構造ブロック図である。

【図14】本願の１つの例示的な実施例に示されたコンピュータ機器の構造ブロック図である。

【発明を実施するための形態】

【0022】

以下では、図面を参照して、本願の技術的解決手段を明確かつ完全に説明するが、説明される実施例は本願の一部の実施例であり、全ての実施例ではないことは明らかである。本願の実施例に基づいて、当業者が創造的な労働を行わずに取得した他のすべての実施例は、本願の保護範囲に属する。

【0023】

本願の実施例に言及される「指示」は、直接的な指示であってもよく、間接的な指示であってもよく、又は関連関係を有することを意味してもよいことを理解されたい。例えば、ＡがＢを指示することは、ＡがＢを直接指示し、例えばＢがＡによって取得できることを意味してもよく、ＡがＢを間接指示し、例えばＡがＣを指示し、ＢがＣによって取得されることを意味してもよく、又は、ＡとＢの間に関連関係があることを意味してもよい。

【0024】

本願の実施例の説明において、「対応」という用語は両者の間に直接的な対応関係又は間接的な対応があることを意味してもよく、両者の間に関連関係があることを意味してもよく、又は指示と被指示、配置と被配置等の関係であってもよい。

【0025】

本願の実施例では、「事前定義」は、機器（例えば、端末機器及びネットワーク機器を含む）に対応するコード、テーブル、又は関連する情報を指示できるその他の方法を予め保存することによって実現でき、本願はその具体的な実現方法を限定しない。

【0026】

図１は１つの例示的な実施例に示された半導体チップの構造模式図である。該半導体チップには、試験アドレス指定モジュール１０１、ターゲット回路モジュール１０２及びターゲット不揮発性メモリ１０３が含まれ、
該試験アドレス指定モジュールは、該半導体チップ内の該ターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、該ターゲットアドレス指定情報に基づき、ターゲット回路モジュールに対応するターゲットピンを決定することに用いられ、該ターゲットピンはターゲット不揮発性メモリを介して半導体チップの外部試験ピンに接続される。

【0027】

該ターゲット不揮発性メモリは、該ターゲットピンと該半導体チップの外部試験ピンとをオンにすることに用いられる。

【0028】

該ターゲット回路モジュールは、該外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、出力信号を生成して該試験機器に送信し、該試験機器が該出力信号に基づき該ターゲット回路モジュールの試験結果を生成することに用いられる。

【0029】

本願の実施例に係る半導体チップでは、半導体チップ内の試験が必要な各モジュールのアクセスピンは、不揮発性メモリを介して半導体チップの外部試験ピンに接続される。半導体チップ内の特定の回路モジュールを試験する必要がある場合、半導体チップ内の試験アドレス指定モジュールは、該回路モジュールに対応するピンを決定し、且つ該回路モジュールに対応するピンと外部試験ピンをオンにし、このとき、外部試験ピンに接続された試験機器は、外部試験ピンによって半導体チップ内部の回路モジュールを試験することができる。

【0030】

図２を参照して、本願の実施例に係る不揮発性メモリの構造模式図が示される。図２に示すように、Ｍ１はトンネルダイオード、Ｃ１はＭＯＳ（ＭＯＳＦＥＴ、電界効果トランジスタ）コンデンサ、Ｍ２はスイッチトランジスタである。

【0031】

Ｍ１はＰＭＯＳ（Ｐチャネル電界効果トランジスタ）トランジスタであり、且つＭ１のドレイン電極及びソース電極は基板に接続される。

【0032】

Ｍ２はソース電極とゲート電極が接続されないＰ－ＬＤＭＯＳ（ｌａｔｅｒａｌｌｙ－ｄｉｆｆｕｓｅｄ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ、横方向拡散金属酸化物半導体）トランジスタであり、且つＭ２のソース電極及びドレイン電極はそれぞれ回路モジュールのピン及び外部試験ピンに接続される。

【0033】

Ｍ２をソース電極とゲート電極が接続されないＰ－ＬＤＭＯＳトランジスタとして設計する原因は主に以下を含む。
（１）本願におけるＭ２の両端に試験ピンが接続され、特定の試験ピンは必然的に高電圧を使用する必要があるが、通常の不揮発性メモリ内のスイッチトランジスタは全て低電圧のＭＯＳトランジスタであり、アナログ回路の高電圧に耐えられないため、ＬＤＭＯＳトランジスタを選択して使用する必要がある。
（２）Ｍ２の両端が高電圧の試験ピンに接続する必要があるため、ゲート電極と基板の間の電圧差を個別に制御できるように、ソース電極とゲート電極が接続されないようにする必要があり、該電圧差はソース電極の電圧に影響されず、スイッチトランジスタのオン及びオフが実現される。
（３）Ｍ２のソース電極とゲート電極が接続されると、Ｍ２に流れる電流方向と、ドレイン電極及びソース電極の電圧方向とはいずれも一定であり、Ｍ２の両端にそれぞれ試験ピンが接続され、２つの試験ピンの間の電圧及び電流方向は、該ピンが入力して使用されるか又は出力として使用されるかに応じて変更され、すなわち、方向が不定であり、それゆえ、このとき、Ｍ２のソース電極とゲート電極が接続されないように設計し、Ｍ２が完全に対称的な構造を形成する必要があり、それにより、ゲート電極と基板の間の電圧差が要件を満たすと、電流はドレイン電極からソース電極に流れることができ、ソース電極からドレイン電極に流れることもできる。

【0034】

図２に示される不揮発性メモリの動作モードは以下の通りである。

【0035】

オンモード：ＣＧ端子は高電圧ＶＰに接続され、ＴＧ端子は０Ｖに接続され、このとき、トンネルダイオードＭ１に非常に大きな順方向電圧降下が発生し、電子はＭ１のゲート酸化層の下方のチャネルからゲート酸化層を通ってトンネルし、ポリシリコンゲートに蓄積され、ＦＧ端子が「１」として蓄積され、この過程で、ＦＧ上の電位は低下し続け、従って、Ｍ１上の順方向電圧が低下し続け、最終的に、トンネルを引き起こすのに不十分になり、ＦＧ端子の蓄積が「１」のままになり、このとき、ポリシリコンゲートに複数の電子があり、該複数の電子により、ＰＭＯＳトランジスタのＮ型基板内のゲート電極付近の電子が反発され、正孔が引き寄せられ、該引き寄せられた正孔により、Ｍ２のドレイン電極及びソース電極がオンにされ、すなわち、Ｍ２がオンにされ、回路モジュールのピンと外部試験ピンが一体に接続される。

【0036】

オフモード：ＴＧ端子は高電圧ＶＰに接続され、ＣＧ端子は０Ｖに接続され、このとき、トンネルダイオードＭ１に非常に大きな逆方向電圧降下が発生し、電子はポリシリコンゲートからゲート酸化層を通ってトンネルし、Ｍ１のウェル領域に抽出され、ノードＦＧが「０」として蓄積され、この過程で、ＦＧ上の電位が増加し続け、従って、Ｍ１上の逆方向電圧が低下し続け、最終的に、トンネルを引き起こすのに不十分になり、ＦＧ端子の蓄積が「０」のままになり、このとき、ポリシリコンゲートに電子が蓄積されず、Ｍ２のドレイン電極とソース電極の間に導電性正孔が形成できず、Ｍ２のドレイン電極とソース電極が切断され、すなわち、Ｍ２がオフにされ、回路モジュールのピンと外部試験ピンが一体に接続されない。

【0037】

それゆえ、このとき、試験アドレス指定モジュールはアドレス指定情報に基づき制御信号を出力し、オンにする必要があるメモリのＣＧ端子の調整信号を高電圧ＶＰに接続するように設計し、ＴＧ端子の調整信号を０Ｖに接続するように設計し、且つその他のメモリのＴＧ端子の調整信号を高電圧ＶＰに接続するように設計し、ＣＧ端子の調整信号を０Ｖに接続するように設計する。

【0038】

図３を参照して、本願の実施例に係る不揮発性メモリの構造模式図が示される。図３に示すように、Ｍ３はトンネルダイオード、Ｃ２はＭＯＳコンデンサ、Ｊ１はスイッチトランジスタである。

【0039】

Ｍ３はＰＭＯＳトランジスタであり、且つＭ３のドレイン電極及びソース電極は基板に接続される。

【0040】

Ｊ１はＮ－ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、接合型電界効果トランジスタ）トランジスタであり、且つＪ１のソース電極及びドレイン電極がそれぞれ回路モジュールのピン及び外部試験ピンに接続される。

【0041】

Ｊ１をＮ－ＪＦＥＴトランジスタとして設計する原因は主に以下を含む。
（１）本願におけるＪ１の両端に試験ピンが接続され、特定の試験ピンは必然的に高電圧を使用する必要があるが、通常の不揮発性メモリ内のスイッチトランジスタは全て低電圧のＭＯＳトランジスタであり、アナログ回路の高電圧に耐えられないため、Ｎ－ＪＦＥＴトランジスタを選択して使用する必要がある。
（２）Ｊ１の両端が高電圧の試験ピンに接続する必要があり、Ｎ－ＪＦＥＴトランジスタのソース電極とゲート電極が接続されないため、ゲート電極と基板の間の電圧差を個別に制御することができ、該電圧差はソース電極の電圧に影響されず、スイッチトランジスタのオン及びオフが実現される。
同時に、Ｎ－ＪＦＥＴトランジスタのソース電極及びドレイン電極はＮ領域であり、ゲート電極がＰ領域であり、従って、ソース電極及びドレイン電極に接続される電圧がどれほど高くても、ドレイン電極又はソース電極とゲート電極の間に経路が形成されない。
（３）Ｎ－ＪＦＥＴトランジスタは完全に対称的な構造であり、その電流はドレイン電極からソース電極に流れることができ、ソース電極からドレイン電極に流れることもできる。

【0042】

動作モードは以下の通りである。

【0043】

オンモード：ＴＧ端子は高電圧ＶＰに接続され、ＣＧ端子は０Ｖに接続され、このとき、トンネルダイオードＭ３に非常に大きな逆方向電圧降下が発生し、電子はポリシリコンゲートからゲート酸化層を通ってトンネルし、Ｍ３のウェル領域に抽出され、ノードＦＧが「０」として蓄積され、この過程で、ＦＧ上の電位が増加し続け、従って、Ｍ３上の逆方向電圧が低下し続け、最終的に、トンネルを引き起こすのに不十分になり、ＦＧ端子の蓄積が「０」のままになり、このとき、ポリシリコンゲートに電子が蓄積されず、Ｊ１のドレイン電極とソース電極はいずれもＮ型領域であるため、Ｊ１のドレイン電極とソース電極は、ドレイン電極とソース電極の間のＮ型導電性チャネルを介して接続され、すなわち、Ｊ１がオンにされ、回路モジュールのピンと外部試験ピンが一体に接続される。

【0044】

オフモード：ＣＧ端子は高電圧ＶＰに接続され、ＴＧ端子は０Ｖに接続され、このとき、トンネルダイオードＭ３に非常に大きな順方向電圧降下が発生し、電子はＭ３のゲート酸化層の下方のチャネルからゲート酸化層を通ってトンネルし、ポリシリコンゲートに蓄積され、ＦＧ端子が「１」として蓄積され、この過程、ＦＧ上の電位が低下し続け、従って、Ｍ３上の順方向電圧が低下し続け、最終的に、トンネルを引き起こすのに不十分になり、ＦＧ端子の蓄積が「１」のままになり、このとき、ポリシリコンゲートに複数の電子があり、該複数の電子により、Ｊ１のＮ型導電性チャネル内のゲート電極付近の電子が反発され、正孔が引き寄せられ、該引き寄せられた正孔により、Ｎ型導電性チャネルが遮断され、Ｎ型導電性チャネルは電子を伝導することができず、Ｊ１のドレイン電極とソース電極が切断され、すなわち、Ｊ１がオフにされ、回路モジュールのピンと外部試験ピンが一体に接続されない。

【0045】

それゆえ、このとき、試験アドレス指定モジュールはアドレス指定情報に基づき制御信号を出力し、オンにする必要があるメモリのＴＧ端子の調整信号を高電圧ＶＰに接続するように設計し、ＣＧ子の調整信号を０Ｖに接続するように設計し、且つその他のメモリのＣＧ端子の調整信号を高電圧ＶＰに接続するように設計し、ＴＧ端子の調整信号を０Ｖに接続するように設計する。

【0046】

上記に記載の不揮発性メモリの構造を用いて、メモリのスイッチトランジスタを高電圧に耐えられるスイッチトランジスタとして設計し、且つ対応する制御方法と組み合わせてメモリを制御することで、チップ内部回路構造を任意に再構築でき、耐電圧及び電流や電圧の方向等の問題を考慮する必要がない。

【0047】

しかしながら、上記不揮発性メモリが回路モジュールのピンと外部試験ピンを接続した後に、試験状態での回路モジュールと外部試験ピンとの接続関係の決定方法、すなわち、各回路モジュールを試験する時に、オンにする必要がある不揮発性メモリの決定方法を考慮する必要がある。

【0048】

図４は本願の実施例に係る半導体チップの回路モジュールの構成模式図を示す。

【0049】

選択的に、半導体チップ内部は複数の回路モジュールで構成され、図４に示すように、複数の回路モジュールは、例えば５Ｖ基準電圧源モジュール（５Ｖ ＲＥＦＥＲＥＮＣＥ）、誤差増幅器モジュール、第１電流コンパレータモジュール、第２電流コンパレータモジュール、発振器モジュール（ＯＳＣＩＬＬＡＴＯＲ）、ＰＷＭラッチモジュール（ＰＷＭ Ｌａｔｃｈ）、ＲＳラッチモジュール、ＰＷＭコンパレータモジュール（ＰＷＭ Ｃｏｍｐａｒａｔｏｒ）、低電圧ロックアウトモジュール（ＵＶ ＬＯＣＫＯＵＴ）、ブランキングモジュール（ＢＬＡＮＫＩＮＧ）及びゲート回路出力モジュール等であり、複数の回路モジュールは相互に接続されて、半導体チップ内部回路構造を構成する。

【0050】

以下、上記のチップ内部の回路モジュールの一部を例にしてアドレス指定情報の取得方法を説明する。
（１）低電圧ロックアウトモジュール（ＵＶ ＬＯＣＫＯＵＴ）が閾値電圧未満である場合、該モジュールは基準電圧モジュール及び出力モジュールをオフにする信号を生成し、すなわち、該モジュールは２つの入力及び２つの出力を有し、２つの入力はそれぞれ５Ｖ基準電圧源モジュールの出力及び入力電圧ＶＩＮピンに接続される。
（２）誤差増幅器モジュールは２つの入力及び１つの出力を有し、２つの入力はそれぞれＶＦＢピン及び２．５Ｖ電源である。
（３）発振器モジュール（ＯＳＣＩＬＬＡＴＯＲ）の周波数は異なるＲＴ、ＣＴを選択することにより設定され、すなわち、該モジュールは２つの入力及び１つの出力を有し、２つの入力はそれぞれ５Ｖ基準電圧源モジュールの出力及びＲＴ／ＣＴピンである。
（４）ＰＷＭラッチモジュール（ＰＷＭ Ｌａｔｃｈ）は４つの入力及び２つの出力を有し、４つの入力はそれぞれ５Ｖ基準電圧源モジュールの出力、発振器モジュールの出力、周期信号及びＲＳラッチモジュールの出力である。

【0051】

図４に示される半導体チップ自体は８つの外部ピンを有し、まず、チップを試験すると、ほとんどのモジュールはＶＩＮによって給電されるか、又はＶＩＮにより生成された基準電圧によって給電される必要があり、従って、ＶＩＮピン及びＧＮＤピンは試験ピンとして多重化できない。

【0052】

次に、チップを試験すると、上位コンピュータと通信する必要があり、従って、本解決手段はＯＵＴＰＵＴピンを個別に通信ピンとして使用し、該ピンは半導体チップ内部の試験アドレス指定モジュール及び調整アドレス指定モジュールに接続され、同時に、チップが給電されてから３０ｍｓ内、チップのＯＵＴＰＵＴピンに１５Ｖを超える高レベルが接続されると、チップは試験／調整モードになり、ＯＵＴＰＵＴピンは通信ピンとして使用され、チップが１５Ｖを超える高レベルを識別しないと、チップは通常動作モードになる。

【0053】

従って、本願の実施例では、ＲＴ／ＣＴ、ＣＯＭＰ、ＶＦＢ、ＩＳＥＮＣＥ及びＶＲＥＦの５つのピンを試験多重化ピンとして使用し、試験多重化ピンの数を５に設計すると、全ての回路モジュールの試験ニーズを基本的に満たすことができ、これは、基本的に、入力電源ピンを除く全ての回路モジュールの他の入力出力ピンの合計が５つ以下であるためである。

【0054】

図５を参照して、本願の実施例に係る回路モジュールの試験ネットリスト図が示される。

【0055】

図５において、縦軸は試験が必要な各回路モジュールを表し、横軸は各回路モジュールのピンが接続する必要のある外部ピン又は内部電圧を表し、縦軸は４つのモジュールのみを示しているが、実際には、４つ以上のモジュールがあり、横軸は、５つの多重化ピンに加えて、ＶＩＮピン、５Ｖ、２．５Ｖ及び１Ｖ電圧を更に示しており、且つ実際には、５Ｖ、２．５Ｖ及び１Ｖの３種類の電圧を超える可能性がある。

【0056】

図６を参照して、本願の実施例に係る回路モジュールの試験管理図が示される。
（１）５Ｖ電圧、２．５Ｖ電圧及び１Ｖ電圧はそれぞれ順にＣＯＭＰピンに接続される。
（２）低電圧ロックアウトモジュール（ＵＶ ＬＯＣＫＯＵＴ）の２つの入力はそれぞれ５Ｖ電圧及びＶＩＮピンに接続され、２つの出力はそれぞれＶＲＥＦピン及びＩＳＥＮＣＥピンに接続される。
（３）誤差増幅器モジュール２つの入力はそれぞれＶＦＢピン及び２．５Ｖ電圧であり、出力はＣＯＭＰピンに接続される。
（４）発振器モジュール（ＯＳＣＩＬＬＡＴＯＲ）の２つの入力はそれぞれ５Ｖ電圧及びＲＴ／ＣＴピンに接続され、出力はＣＯＭＰピンに接続される。
（５）ＰＷＭラッチモジュールの４つの入力はそれぞれ５Ｖ電圧、ＲＴ／ＣＴピン、ＣＯＭＰピン及びＶＦＢピンであり、２つの出力はそれぞれＩＳＥＮＣＥピン及びＶＲＥＦピンに接続される。

【0057】

説明する必要があるものは以下の通りである。
（１）図６における５Ｖ、２．５Ｖ及び１Ｖ等の電圧は、チップにＶＩＮが入力された後に、チップ内部に各電圧生成回路モジュールによって自然に生成された電圧値であり、且つ各電圧は各モジュールと一対一に対応して一体に接続され、すなわち、これらの電圧は外部ピンによって付加的に入力される必要がない。
（２）各回路モジュールの各入力ピンと出力ピンの接続線の両方に１つの不揮発性メモリが設置され、それゆえ、このとき、各回路モジュールの入力ピン又は出力ピンと、それに自然に接続される外部ピンとの間、及び各回路モジュールの間はいずれも不揮発性メモリによって接続される。
同時に、上記回路モジュールの試験管理図に基づき、回路モジュールの特定の入力ピン又は出力ピンが該管理図におけるピンと自然に接続されていると、試験のとき、入力ピン又は出力ピン、及びそれに自然に接続されているピンの間の不揮発性メモリをオンにするだけでよく、回路モジュールの特定の入力ピン又は出力ピンが該管理図におけるピンと自然に接続されていないと、不揮発性メモリを介して、該入力ピン又は出力ピンをチップ内部で対応するピンと接続する。
且つ、特定の回路モジュールを試験すると、該モジュールが５Ｖ、２．５Ｖ及び１Ｖ等の電圧を入力として使用する必要があると、ＶＩＮと、対応する電圧生成回路モジュールの入力ピンとの間のメモリもオンにする必要がある。
例えば、低電圧ロックアウトモジュールでは、ＶＩＮは不揮発性メモリを介してチップ内部の５Ｖ電圧生成回路モジュールの入力ピンに自然に接続され、入力１は不揮発性メモリを介してチップ内部の５Ｖ電圧に直接的で自然に接続され、入力２は不揮発性メモリを介して自然にＶＩＮピンから入力され、出力１は不揮発性メモリを介して自然にＶＲＥＦピンから出力され、出力２は不揮発性メモリを介してＩＳＥＮＣＥピンに接続され、且つチップ内部の他の不揮発性メモリをオフにした後に、測定装置をＶＲＥＦピン及びＩＳＥＮＣＥピンに接続し、それにより試験際に出力値を取得し、その他のモジュールも順番に類推する。
（３）５Ｖ、２．５Ｖ及び１Ｖ等の電圧生成回路モジュールを試験する必要がある場合、５Ｖ電圧、２．５Ｖ電圧及び１Ｖ電圧等の電圧生成回路モジュールの入力端子をそれぞれ不揮発性メモリを介してＶＩＮピンに接続し、出力端子をそれぞれ不揮発性メモリを介してＣＯＭＰピンに接続し、且つチップ内部の他の不揮発性メモリをオフにし、このとき、チップ外部に、測定装置をＣＯＭＰピンに接続して、それにより各電圧生成回路モジュールを試験する。
（４）回路モジュールの試験管理図はチップ内部の回路モジュールの動作原理に基づいて予め設定されたものであり、同時に、各不揮発性メモリ及びそのアドレス情報も予め設置及び設定されており、且つ、異なるチップは異なる回路モジュールの試験管理図に対応する。
試験者は半導体チップを試験する際に、図６における予め設定された回路モジュールの試験管理図に従って、対応する外部ピン（５つの試験多重化ピン、ＶＩＮピン及びＧＮＤピン）を外部入力電源又は測定装置に接続する。
（５）上記分析により、上位コンピュータに低電圧ロックアウトモジュールを入力すると、システムは、ＶＩＮと５Ｖ電圧生成回路モジュールの入力ピンが接続されたメモリのアドレス情報、入力１と５Ｖ電圧生成回路モジュールの出力ピンが接続されたメモリのアドレス情報、入力２とＶＩＮピンが接続されたメモリのアドレス情報、出力１とＶＲＥＦピンが接続されたメモリのアドレス情報、出力２とＩＳＥＮＣＥピンが接続されたメモリのアドレス情報を自動に検索し、且つその他のメモリのアドレス情報を遮断し、上記アドレス情報は低電圧ロックアウトモジュールのアドレス指定情報となり、その他のモジュールのアドレス指定情報は上記分析により得ることができる。
（６）図６には図１に記載の５Ｖ、２．５Ｖ及び１Ｖ等の電圧と回路モジュールの接続のみを示しており、一部の回路モジュールと電圧生成モジュールの接続が図１に記載されておらず、従って、図６にはこれらの回路モジュールと電圧生成モジュールの接続も示されておらず、試験過程において、これらの回路モジュールと電圧生成モジュールは同様に不揮発性メモリを介して自然に一体に接続される必要があり、このとき、不揮発性メモリに対する特別な制御がないため、回路モジュールの試験管理図の理解に影響が与えられない。

【0058】

上記図４～図６、及びその対応する内容から明らかなように、本願の実施例に示される半導体チップの設計中に、半導体チップ内部回路モジュールを試験する際に使用される外部試験ピンを決定することができる。且つ半導体チップ内の各回路モジュールのピン、及び各回路モジュールを試験する際にそれぞれオンにする必要のある不揮発性メモリを更に予め決定し、不揮発性メモリの対応するアドレス情報を試験アドレス指定モジュールに記憶することができる。

【0059】

このとき、試験アドレス指定モジュールは、上位コンピュータが送信する試験が必要なターゲット回路モジュール情報を受信すると、該ターゲット回路モジュール情報に基づき、ターゲット回路モジュールに対応するピン及びオンにする必要のあるターゲット不揮発性メモリを決定し、ターゲット不揮発性メモリに命令を送信して該ターゲット不揮発性メモリをオンにすることができる。

【0060】

すなわち、上記半導体チップは、パッケージ化された後でも、試験アドレス指定モジュールによって半導体チップ内部構造の再構築を実現することができ、それにより、半導体の外部の試験ピンから、半導体の内部の１つ又は複数の回路モジュールを直接試験することができる。

【0061】

図７は１つの例示的な実施例に示された半導体試験方法のフローチャートである。該方法は半導体チップによって実行され、該半導体チップは図１に示される実施例の半導体チップであってもよい。図７に示すように、該半導体試験方法はステップ７０１～ステップ７０３を含んでもよい。

【0062】

ステップ７０１で、該半導体チップ内のターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、該ターゲットアドレス指定情報に基づき、該半導体チップ内部のターゲット回路モジュールに対応するターゲットピンを決定する。

【0063】

該ターゲットピンはターゲット不揮発性メモリを介して該半導体チップの外部試験ピンに接続される。

【0064】

１つの可能な実施態様では、半導体チップ内のターゲット回路モジュールを試験する必要がある場合、上位コンピュータによって、試験が必要なターゲット回路モジュールに対応する情報を半導体チップに入力することができ、このとき、半導体チップ内の試験アドレス指定モジュールは、入力されたターゲット回路モジュールに対応する情報に基づき、該ターゲット回路モジュールに対応するターゲットピンを決定することができる。

【0065】

ステップ７０２で、ターゲット不揮発性メモリを介して、該ターゲットピンと該半導体チップの外部試験ピンとをオンにする。

【0066】

ターゲット回路モジュールに対応するターゲットピンを決定した場合、試験アドレス指定モジュールによって、ターゲットピンの対応するターゲット不揮発性メモリに指示信号を送信し、ターゲット不揮発性メモリをオン状態に切り替え、ターゲットピンと半導体チップの外部試験ピンとをオンにすることができる。

【0067】

ステップ７０３で、該外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、出力信号を生成して該試験機器に送信し、該試験機器は該出力信号に基づき該ターゲット回路モジュールの試験結果を生成する。

【0068】

ターゲットピンと半導体の外部試験ピンとがオンにされた後、且つターゲットピンと半導体の外部試験ピンがターゲット不揮発性メモリを介してオンにされるため、停電の場合でも、ターゲット不揮発性メモリは依然としてオン状態にあり、従って、ステップ７０２におけるオンにする過程は、実際には、半導体チップ回路の内部構造の再構築過程に相当することができる。再構築された後の半導体チップでは、外部試験ピンは内部のターゲット回路モジュールに直接接続することができ、それにより、外部試験ピンに接続された試験機器はターゲット回路モジュールを直接試験することができる。

【0069】

以上のように、半導体チップ内部の回路モジュールを試験する必要がある場合、まず、半導体チップ内部の該回路モジュールに対応するターゲットピンを決定し、次に、ターゲット不揮発性メモリを介して半導体チップ内のピンと半導体チップの外部試験ピンとをオンにし、試験機器と外部試験ピンとをオン状態にすることで、試験信号をターゲット回路モジュールに対応するターゲットピン内に入力することができ、それによりターゲット回路モジュールを試験することが実現され、従って、上記解決手段は、ウェハーを露出せずに半導体チップの外部から半導体の内部モジュールを試験する方法を提案し、半導体チップ内の回路モジュールを試験するとともに、ウェハーに損傷を与えないようにする。

【0070】

図８は１つの例示的な実施例に示された半導体試験方法のフローチャートである。該方法は半導体チップによって実行され、該半導体チップは図１に示される実施例の半導体チップであってもよい。図８に示すように、該半導体試験方法はステップ８０１～ステップ８０５を含んでもよい。

【0071】

ステップ８０１で、上位コンピュータが半導体チップ内のターゲット回路モジュールに対応する試験命令を受信すると、ターゲットアドレス指定情報を生成し、ターゲットアドレス指定情報を半導体チップに送信する。

【0072】

１つの可能な実施態様では、半導体チップ内のターゲット回路モジュールを試験する必要がある場合、試験者は上位コンピュータにターゲット回路モジュールに対応する試験命令を入力することができ、このとき、上位コンピュータが該試験命令に基づき、試験が必要なターゲット回路モジュールを決定すると、対応するターゲットアドレス指定情報を生成する。

【0073】

且つ、設計過程において、半導体チップ内部の各ターゲット回路モジュール及び対応する回路情報は既に決定されるため、該各ターゲット回路モジュールに対応するターゲットアドレス指定情報も予め決定されるものであってもよい。該ターゲットアドレス指定情報の具体的な決定プロセスは図４～図６を参照でき、ここで詳細な説明は省略する。

【0074】

本願の実施例では、上位コンピュータの第１入力モジュールがターゲット回路モジュールに対応する試験命令を受信すると、試験が必要なターゲット回路モジュールを決定し、対応するターゲットアドレス指定情報を生成し、上位コンピュータの伝送モジュールによって、半導体チップのＯＵＴＰＵＴピン（通信インタフェース）に伝送することができる。

【0075】

且つ、図１の対応する実施例に示される半導体チップでは、該ＯＵＴＰＵＴピンが試験アドレス指定モジュールに接続されるため、該ターゲットアドレス指定情報は該ＯＵＴＰＵＴピンによって半導体チップ内部の試験アドレス指定モジュールに伝送することができる。

【0076】

ステップ８０２で、半導体チップがターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、該ターゲットアドレス指定情報に基づき、該半導体チップ内部のターゲット回路モジュールに対応するターゲットピンを決定する。

【0077】

１つの可能な実施態様では、半導体が試験モジュールに入り、半導体チップ内の試験アドレス指定モジュールがターゲットアドレス指定情報を受信すると、該試験アドレス指定モジュールは、該ターゲットアドレス指定情報に基づき、半導体チップ内のターゲット回路のターゲットピンを決定することができる。

【0078】

該試験アドレス指定モジュールは、上位コンピュータが送信するターゲットアドレス指定情報に基づいて、半導体チップ内のターゲットアドレス指定情報に対応するアドレスを決定することに用いることができる。例えば、上位コンピュータがアドレス指定情報及び関連する伝送プロトコルに基づき、伝送モジュールが対応する試験アドレス指定モジュールが識別可能なアドレス指定信号を生成して半導体チップ内部の試験アドレス指定モジュールに伝送した後に、該試験アドレス指定モジュールは行及び列デコードモジュールを含み、伝送プロトコルに基づきターゲットアドレス指定情報を復号し、ターゲットアドレス指定情報に対応する行アドレス及び列アドレスを決定し、半導体チップ内部のターゲットピンを決定する。

【0079】

ステップ８０３で、該半導体チップ内の試験アドレス指定モジュールは、該ターゲット不揮発性メモリに制御信号を送信して、該ターゲット不揮発性メモリをオン状態に設定し、該ターゲットピンと該半導体チップの外部試験ピンとをオンにする。

【0080】

半導体チップにおいて、各回路モジュールのピンと外部ピンは不揮発性メモリを介して接続され、つまり、各回路モジュールのピン、外部試験ピン、及び接続に用いられる不揮発性メモリの間の構造は、回路設計の際に、決定されている。従って、ターゲット回路モジュールに対応するターゲットピンを決定した後、実際に、ターゲットピンと外部試験ピンを接続するためのターゲット不揮発性メモリを決定することができる。

【0081】

従って、半導体チップ内の試験アドレス指定モジュールは、ターゲット不揮発性メモリに制御信号を送信して、ターゲット不揮発性メモリをオン状態に設定し、ターゲットピンと半導体チップの外部試験ピンとをオン状態にすることができる。このとき、半導体チップの外部試験ピンと半導体チップ内部のターゲット試験モジュールのピンとがオンにされ、それにより、外部試験ピンによって、該半導体内部のターゲット試験モジュールを直接試験することができる。

【0082】

１つの可能な実施態様では、該半導体チップ内の試験アドレス指定モジュールは、該ターゲット不揮発性メモリを除く該半導体チップ内の他の不揮発性メモリに制御信号を送信し、該他の不揮発性メモリをオフ状態に設定する。

【0083】

半導体内部の試験アドレス指定モジュールが半導体チップ内のターゲット不揮発性メモリに制御信号を送信し、ターゲット不揮発性メモリをオンにして外部試験ピンとターゲットピンとを一体に接続すると、半導体チップは更にターゲット不揮発性メモリを除く他の不揮発性メモリに制御信号を送信し、他の不揮発性メモリをオフ状態に設定することができる。

【0084】

ターゲット不揮発性メモリが外部試験ピンとターゲット回路モジュールのピンを接続することに用いられるため、ターゲット不揮発性メモリのみをオン状態に設定すると、ターゲット回路モジュールの試験に対する他の回路モジュールによる影響を軽減することができ、それによりターゲット回路モジュールの試験精度を向上させる。

【0085】

１つの可能な実施態様では、該ターゲット不揮発性メモリは、ターゲット回路モジュールが通常に動作している時にオンにする必要のある不揮発性メモリを更に含む。

【0086】

回路モジュールの試験により得られる試験結果が回路モジュールの実際の性能を正確に指示できることを確保するために、ターゲット回路モジュールを試験する際に、ターゲット回路モジュールの通常動作にオンにする必要のある不揮発性メモリを、ターゲット不揮発性メモリとしてオンにすることもでき、それにより、該ターゲット回路モジュールが試験中に、通常動作際と同じ動作状態を有することを確保し、試験結果の精度が確保される。

【0087】

選択的に、該ターゲット回路モジュールが通常に動作する時にオンにする必要のある不揮発性メモリは、該ターゲット回路モジュールが期待される機能を実現するためにオンにする必要のある不揮発性メモリであってもよい。

【0088】

例示的に、ターゲット回路モジュールに不揮発性メモリ１～１０がある場合、ターゲット回路モジュールの期待される機能を試験する必要があると、不揮発性メモリ１、２、５を対応してオンにする必要があり、それにより、ターゲット回路モジュールは期待される機能を論理的に実現することができ、該ターゲット回路モジュールの期待される機能に関係のない（例えば、信号を他のモジュールに送信して他のモジュールを制御する）不揮発性メモリはオンにされなくてもよい。

【0089】

選択的に、該ターゲット回路モジュールが期待される機能を実現するためにオンにする必要のある不揮発性メモリは、ターゲット回路モジュールと所定の電圧生成モジュールとを接続するための不揮発性メモリを含んでもよい。

【0090】

例えば、ターゲット回路モジュールを試験する場合、ターゲット回路モジュールは、ターゲット回路モジュールが試験される際に期待される機能を実現できるのを確保するために、５Ｖ、２．５Ｖ及び１Ｖのうちの少なくとも１つの電圧信号を入力とする必要がある。

【0091】

且つ、該５Ｖ、２．５Ｖ及び１Ｖの電圧は、半導体チップが電源にアクセスした後に、半導体チップがチップ内部の電圧生成モジュールを介して生成したものであるため、回路モジュールの試験精度を確保するために、更に、該試験が必要なターゲット回路モジュールと、対応する電圧生成モジュールとを不揮発性メモリを介してオンにし、ターゲット回路モジュールが必要な電圧信号にアクセスするようにする必要がある。従って、これらの不揮発性メモリ（すなわち、ターゲット回路モジュールと対応する電圧生成モジュールとを接続するための不揮発性メモリ）をターゲット不揮発性メモリとして機能し、ターゲット回路の試験中にオン状態に設定する必要がある。

【0092】

選択的に、該ターゲット不揮発性メモリのアドレスは上位コンピュータが送信するターゲットアドレス指定情報によって決定されてもよい。

【0093】

ステップ８０４で、半導体チップは、該外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、出力信号を生成して該試験機器に送信し、該試験機器は該出力信号に基づき該ターゲット回路モジュールの試験結果を生成する。

【0094】

半導体チップ内の試験アドレス指定モジュールが半導体チップ内の不揮発性メモリを制御すると、半導体チップの内部の回路接続が実際に変化しており、それにより半導体チップの内部の回路構造の再構築が実現される。再構築された後の回路構造により、試験機器が外部試験ピンを介して半導体チップの内部のターゲット回路モジュールを試験することは可能になり、半導体チップは試験機器が送信する試験信号に基づいて、対応する出力信号を生成する。試験機器は再構築された後のチップが生成した出力信号に基づいて、ターゲット回路モジュールに対応する試験結果を得ることができる。

【0095】

且つ、半導体チップを再構築する過程で、半導体チップと上位コンピュータとを接続する必要があり、半導体チップを試験する過程で、半導体チップと試験機器とを接続する必要があり、不揮発性メモリが用いられるため、半導体チップと上位コンピュータとの接続を切断し、且つ停電した後、メモリの状態は変化せず、すなわち、停電の後、半導体チップ内の回路構造は変更されず、常に上位コンピュータが設定した再構築された試験構造に維持される。

【0096】

１つの可能な実施態様では、半導体の試験過程については、ＯＵＴＰＵＴピンに高レベルを接続し、チップを試験／調整モードにし、図６の回路モジュールの試験管理図に従って、対応する外部ピン（５つの試験多重化ピン、ＶＩＮピン及びＧＮＤピン）を外部入力電源又は測定装置に接続し、入力ピンに対応する電圧又は電流を入力した後に、測定機器により試験されている回路モジュールの出力信号を直接取得し、該回路モジュールの出力信号はデータ又は波形を含んでもよく、出力信号に基づいて、半導体チップ内のターゲット回路モジュールの試験結果を迅速で便利に得ることができる。

【0097】

ステップ８０５で、該半導体チップ内の試験アドレス指定モジュールが該ターゲット回路モジュールに対応するアドレス指定回復情報を受信すると、該アドレス指定回復情報に基づき、該ターゲットピンと該半導体チップの外部試験ピンとの間のオン状態をデフォルト状態に回復する。

【0098】

上記ステップでターゲット回路モジュールを試験し、且つ試験結果が期待される場合、半導体と上位コンピュータとを接続することができ、このとき、上位コンピュータは上位コンピュータの第１入力モジュールによって半導体チップにアドレス指定回復情報を送信することができる。このとき、半導体チップ内の試験アドレス指定モジュールがアドレス指定回復情報を受信すると、ターゲットピンと半導体チップの外部試験ピンとの間のオン状態をデフォルト状態に回復することができる。すなわち、該試験アドレス指定モジュールは、上位コンピュータが送信するアドレス指定回復情報に基づいて、半導体チップを、ターゲット回路モジュールを試験するために再構築された回路構造から試験する前の回路構造に回復することができ、その後の他の回路の試験、又は該チップを応用する際の回路モジュールの変化による悪影響が回避される。

【0099】

１つの可能な実施態様では、該試験アドレス指定モジュールがターゲットアドレス指定情報に基づいて、ターゲット不揮発性メモリを除く半導体チップ内の不揮発性メモリのオン状態も変更したため、該試験アドレス指定モジュールは、該アドレス指定回復情報に基づき、半導体チップ内の各不揮発性メモリのオン状態を制御することができる。例えば、試験アドレス指定情報内に、デフォルトでオンにする必要のある不揮発性メモリのアドレス情報が存在する可能性があり、このとき、試験アドレス指定モジュールは、該アドレス情報に基づいて、オンにする必要のある不揮発性メモリをオン状態に設定し、オンにする必要がない他の不揮発性メモリをオフ状態に設定し、半導体チップを構造が再構築される前の状態にリセットする。

【0100】

以上のように、半導体チップ内部の回路モジュールを試験する必要がある場合、まず、半導体チップ内部の該回路モジュールに対応するターゲットピンを決定し、次に、ターゲット不揮発性メモリを介して半導体チップ内のピンと半導体チップの外部試験ピンとをオンにし、試験機器と外部試験ピンとをオン状態にすることで、試験信号をターゲット回路モジュールに対応するターゲットピン内に入力することができ、それによりターゲット回路モジュールを試験することが実現され、従って、上記解決手段は、ウェハーを露出せずに半導体チップの外部から半導体の内部モジュールを試験する方法を提案し、半導体チップ内の回路モジュールを試験するとともに、ウェハーに損傷を与えないようにする。

【0101】

本願の実施例に示される解決手段により、半導体チップの外部にチップ内部の各回路モジュールを個別に試験することが実現されるため、試験中にウェハーが完全に外部に露出することが回避され、試験の安全性が向上する。本願の実施例に示される解決手段は更に、不揮発性メモリを利用して、半導体チップの外部ピンの試験中及び通常使用中の多重化を実現し、停電の後、半導体チップ内の回路構造は変更されず、常に上位コンピュータが設定した試験構造に維持され、それにより、チップのパッケージ化が完了した後に、チップ内部回路構造の再構築も実現でき、従って、チップは上位コンピュータから離脱した後に、任意のモジュールを試験することができる。

【0102】

且つ、本願の実施例に示される解決手段により、半導体チップがターゲットアドレス指定情報に基づき内部を再構築し、且つ試験した後、試験結果がターゲット回路モジュールにエラーがないことを指示すると、半導体チップ内のターゲット回路モジュールが試験されたことを意味する。このとき、ターゲットピンと前記半導体チップの外部試験ピンとがオンにされることが、その後の他の回路モジュールの試験結果に影響を与えることを回避するために、ターゲットピンと半導体チップの外部試験ピンとの間のオン状態をデフォルト状態に回復することで、本願の実施例に示される解決手段で各回路モジュールを試験する際に、他の回路モジュールにより干渉されないことを確保し、回路モジュールの試験精度を向上させる。

【0103】

図９は１つの例示的な実施例に示された半導体試験方法のフローチャートである。該方法は半導体チップによって実行され、該半導体チップは図１に示される実施例の半導体チップであってもよい。図７に示すように、該半導体試験方法はステップ９０１～ステップ９０４を含んでもよい。

【0104】

ステップ９０１で、前記半導体チップ内のターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、前記ターゲットアドレス指定情報に基づき、前記半導体チップ内部のターゲット回路モジュールに対応するターゲットピンを決定する。

【0105】

該ステップ９０１は上記図８に示される実施例のステップ８０２と同様であり、ここで詳細な説明は省略する。

【0106】

ステップ９０２で、前記半導体チップ内の試験アドレス指定モジュールは、前記ターゲット不揮発性メモリに制御信号を送信して、前記ターゲット不揮発性メモリをオン状態に設定し、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにする。

【0107】

該ステップ９０２は上記図８に示される実施例のステップ８０３と同様であり、ここで詳細な説明は省略する。

【0108】

ステップ９０３で、前記外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、出力信号を生成して前記試験機器に送信し、前記試験機器は前記出力信号に基づき前記ターゲット回路モジュールの試験結果を生成する。

【0109】

該ステップ９０３は上記図８に示される実施例のステップ８０４と同様であり、ここで詳細な説明は省略する。

【0110】

ステップ９０４で、該半導体チップ内の調整アドレス指定モジュールが該ターゲット回路モジュールに対応する調整情報を受信すると、該調整情報に基づき、該ターゲット回路モジュールに対応する調整モジュールを調整することにより、該ターゲット回路モジュールの構造を変更する。

【0111】

１つの可能な実施態様では、試験結果が設計要件を満たさないと、ＯＵＴＰＵＴ通信インタフェースと上位コンピュータとを再び接続し、上位コンピュータの第２入力モジュールに、調整する必要がある回路モジュールに対して、対応する調整情報を入力する。

【0112】

１つの可能な実施態様では、調整する必要がある回路モジュールに５Ｖ、２．５Ｖ及び１Ｖ等の電圧があると、まず上記電圧値を生成した電圧生成モジュールを試験し、試験が要件を満たさない原因が入力電圧のエラーであるか否かを決定する必要があり、５Ｖ、２．５Ｖ及び１Ｖ等の電圧発生回路モジュールの試験結果が設計要件を満たすと、回路モジュールに集積される調整抵抗ネットワーク又は調整コンデンサネットワークによって調整する。

【0113】

１つの可能な実施態様では、前記調整情報に基づき、前記調整情報に対応するコンデンサを接続又は切断し、
又は、
前記調整情報に基づき、前記調整情報に対応する抵抗を接続又は切断する。

【0114】

半導体チップを保守及びデバッグするために、半導体チップの保守及びデバッグする必要がある複数の位置に調整抵抗ネットワーク又は調整コンデンサネットワークを予め設定し、各調整抵抗又は調整コンデンサの接続又は非接続により、チップパラメータの調整を実現することができる。

【0115】

図１０を参照して、本願の実施例に係る調整抵抗の並列接続ネットワークの模式図が示される。

【0116】

図１０における調整モジュールは図５又は図６に示される不揮発性メモリであってもよく、すなわち、各不揮発性メモリのオン状態を制御し、Ｒ１、Ｒ２、Ｒ３のいずれかの抵抗を制御し、それが該調整抵抗の並列接続ネットワークに接続されるか否かを決定することができる。

【0117】

選択的に、Ｒ１、Ｒ２、Ｒ３の少なくとも１つをコンデンサに置き換えることもできる。

【0118】

図１１を参照して、本願の実施例に係る調整回路の直列接続ネットワークの模式図が示される。

【0119】

図１１における調整モジュールは図２又は図３に示される不揮発性メモリであってもよく、すなわち、各不揮発性メモリのオン状態を制御し、Ｒ４、Ｒ５、Ｒ６のいずれかの抵抗を制御し、それが該調整抵抗の直列接続ネットワークに接続されるか否かを決定することができる。

【0120】

選択的に、Ｒ４、Ｒ５、Ｒ６の少なくとも１つをコンデンサに置き換えることもできる。

【0121】

図１２を参照して、本願の実施例に係る調整モジュールの模式図が示される。図１１に示される調整回路の直列接続ネットワークの調整モジュールを調整する場合、図１２に示される調整モジュールで調整することができ、図１２における調整モジュールのスイッチトランジスタＭ５がオンにされると、該調整抵抗のピン１とピン２がオンにされ、すなわち調整抵抗が短絡されていることを意味し、このとき、調整抵抗は回路ネットワークに接続されず、調整モジュールＭ５がオフにされると、該調整抵抗のピン１とピン２が短絡されていないことを意味し、このとき、調整回路は回路ネットワークに接続される。図１２における調整モジュールＭ５は、Ｐ型ＬＤＭＯＳの以外、Ｎ型ＪＦＥＴを用いることができ、図１２の対応する内容は図２及び図３と同様である。且つ、図１２に示される調整モジュールは更に、図１０に示される調整抵抗の並列接続ネットワークに適用でき、すなわち、調整モジュール内のスイッチトランジスタＭ５の制御により、Ｒ１、Ｒ２、Ｒ３のいずれかの抵抗を制御し、それが該調整抵抗の並列接続ネットワークに接続されるか否かを決定する。

【0122】

ステップ９０５で、前記ターゲット回路モジュールの構造が前記調整情報に基づき変更された後に、前記試験機器が送信する試験信号を受信したことに応答して、前記試験機器に出力信号を送信し、前記試験機器は前記出力信号に基づいて、更新された後の前記ターゲット回路モジュールの試験結果を生成する。

【0123】

ターゲット回路モジュールの構造が調整情報に基づき変更された後に、試験機器により、調整後のターゲット回路モジュールを試験し、調整後のターゲット回路モジュールが期待を満たすか否かを決定し、調整後のターゲット回路モジュールの試験結果が期待を満たさない場合、上位コンピュータにより該半導体チップ内のターゲット回路モジュールを調整し続け、調整後のターゲット回路モジュールの試験結果が期待を満たす場合、該調整後のターゲット回路モジュールが設計上の期待に合致するターゲット回路モジュールであることを意味する。

【0124】

なお、上記調整モジュールは、調整アドレス指定モジュールが送信する制御命令を通じて調整され、且つ上記調整モジュールの調整過程で、不揮発性メモリを介して回路を再構築し、試験アドレス指定モジュールが調整モジュールに影響を与えない。従って、調整アドレス指定モジュールが調整モジュールを制御することでターゲット回路モジュール部分で回路を再構築した後に、ターゲット回路モジュールの調整モジュールは常に調整後の状態に維持され、それにより、その後の半導体チップの試験及び応用過程は全て、調整後のターゲット回路モジュールに基づき完了でき、半導体チップの試験及び半導体チップの応用の精度が向上する。

【0125】

以上のように、半導体チップ内部の回路モジュールを試験する必要がある場合、まず、半導体チップ内部の該回路モジュールに対応するターゲットピンを決定し、次に、ターゲット不揮発性メモリを介して半導体チップ内のピンと半導体チップの外部試験ピンとをオンにし、試験機器と外部試験ピンとをオン状態にすることで、試験信号をターゲット回路モジュールに対応するターゲットピン内に入力することができ、それによりターゲット回路モジュールを試験することが実現され、従って、上記解決手段は、ウェハーを露出せずに半導体チップの外部から半導体の内部モジュールを試験する方法を提案し、半導体チップ内の回路モジュールを試験するとともに、ウェハーに損傷を与えないようにする。

【0126】

且つ、試験結果に問題があると、このとき、ターゲット回路モジュールの回路部分にエラーがあることを意味し、本願の実施例では、チップを保守及びデバッグするために、チップの保守及びデバッグする必要がある複数の位置に調整抵抗ネットワーク又は調整コンデンサネットワークを予め設定し、各調整抵抗又は調整コンデンサの接続又は非接続により、チップパラメータの調整を実現する。半導体チップと上位コンピュータの通信接続を切断した後、半導体チップの内部の微調整された回路モジュールを試験する。

【0127】

不揮発性メモリが用いられるため、半導体チップと上位コンピュータとの接続を切断し、且つ停電した後、メモリの状態は変化せず、すなわち、停電の後、半導体チップ内の回路構造は変更されず、常に上位コンピュータが設定した調整後の試験構造に維持され、このとき、測定装置により試験されている回路モジュールの出力信号を直接取得し、該出力信号はデータ又は波形を含み、更新された後の半導体チップ内の回路モジュールの試験結果を迅速で便利に得ることができ、試験が完了した後、試験結果が設計要件を満たすと、半導体チップ内のターゲット回路モジュールの試験が完了し、半導体チップの他の回路モジュールを試験し続けることができる。

【0128】

図１３は１つの例示的な実施例に示された半導体試験装置の構造ブロック図である。前記半導体試験装置は半導体チップに適用され、前記装置は、
前記半導体チップ内のターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、前記ターゲットアドレス指定情報に基づき、ターゲット回路モジュールに対応するターゲットピンを決定するためのピン決定ユニット１３０１であって、前記ターゲットピンはターゲット不揮発性メモリを介して前記半導体チップの外部試験ピンに接続されるピン決定ユニット１３０１と、
ターゲット不揮発性メモリを介して、前記ターゲットピンと前記半導体チップの外部試験ピンとを接続するためのピン接続ユニット１３０２と、
前記外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、前記試験機器に出力信号を送信し、前記試験機器が前記出力信号に基づき前記ターゲット回路モジュールの試験結果を生成するための試験データ出力ユニット１３０３と、を含む。

【0129】

１つの可能な実施態様では、前記ピン接続ユニットは、前記半導体チップ内の試験アドレス指定モジュールが前記ターゲット不揮発性メモリに制御信号を送信するように指示し、前記ターゲット不揮発性メモリをオン状態に設定し、前記ターゲットピンと前記半導体チップの外部試験ピンとを接続することに用いられる。

【0130】

１つの可能な実施態様では、前記装置は、
前記半導体チップ内の試験アドレス指定モジュールが、前記ターゲット不揮発性メモリを除く前記半導体チップ内の他の不揮発性メモリに制御信号を送信するように指示し、前記他の不揮発性メモリをオフ状態に設定するためのメモリオフユニットを更に含む。

【0131】

１つの可能な実施態様では、前記装置は、
前記半導体チップ内の試験アドレス指定モジュールが前記ターゲット回路モジュールに対応するアドレス指定回復情報を受信すると、前記アドレス指定回復情報に基づき、前記ターゲットピンと前記半導体チップの外部試験ピンとの間の接続状態をデフォルト状態に回復するための接続回復ユニットを更に含む。

【0132】

１つの可能な実施態様では、前記装置は、
前記半導体チップ内の調整アドレス指定モジュールが前記ターゲット回路モジュールに対応する調整情報を受信すると、前記調整情報に基づき、前記ターゲット回路モジュールに対応する調整モジュールを調整することにより、前記ターゲット回路モジュールの構造を変更するための回路調整ユニットを更に含む。

【0133】

１つの可能な実施態様では、前記回路調整ユニットは更に、
前記調整情報に基づき、前記調整情報に対応するコンデンサを接続又は切断すること、
又は、
前記調整情報に基づき、前記調整情報に対応する抵抗を接続又は切断することに用いられる。

【0134】

１つの可能な実施態様では、前記試験データ出力ユニットは更に、
前記ターゲット回路モジュールの構造が前記調整情報に基づき変更された後に、前記試験機器が送信する試験信号を受信したことに応答して、前記試験機器に出力信号を送信し、前記試験機器が前記出力信号に基づいて、更新された後の前記ターゲット回路モジュールの試験結果を生成することに用いられる。

【0135】

以上のように、半導体チップ内部の回路モジュールを試験する必要がある場合、まず、半導体チップ内部の該回路モジュールに対応するターゲットピンを決定し、次に、ターゲット不揮発性メモリを介して半導体チップ内のピンと半導体チップの外部試験ピンとをオンにし、試験機器と外部試験ピンとをオン状態にすることで、試験信号をターゲット回路モジュールに対応するターゲットピン内に入力することができ、それによりターゲット回路モジュールを試験することが実現され、従って、上記解決手段は、ウェハーを露出せずに半導体チップの外部から半導体の内部モジュールを試験する方法を提案し、半導体チップ内の回路モジュールを試験するとともに、ウェハーに損傷を与えないようにする。

【0136】

図１４は本願の１つの例示的な実施例に示されるコンピュータ機器１４００の構造ブロック図を示す。該コンピュータ機器は本願の上記解決手段における上位コンピュータ又は試験機器として実現される。前記コンピュータ機器１４００は、中央処理ユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、ＣＰＵ）１４０１と、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＡＭ）１４０２及び読み出し専用メモリ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）１４０３を含むシステムメモリ１４０４と、システムメモリ１４０４と中央処理ユニット１４０１を接続するシステムバス１４０５と、を含む。前記コンピュータ機器１４００はオペレーティングシステム１４０９、アプリケーションプログラム１４１０及びその他のプログラムモジュール１４１１を記憶するための大容量記憶機器１４０６を更に含む。

【0137】

前記大容量記憶機器１４０６はシステムバス１４０５に接続された大容量記憶コントローラ（図示せず）を介して中央処理ユニット１４０１に接続される。前記大容量記憶機器１４０６及びその関連するコンピュータ可読媒体はコンピュータ機器１４００に不揮発性記憶を提供する。すなわち、前記大容量記憶機器１４０６は、ハードディスク又は読み取り専用光ディスク（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＣＤ－ＲＯＭ）ドライバ等のコンピュータ可読媒体（図示せず）を含んでもよい。

【0138】

一般性を失うことなく、前記コンピュータ可読媒体はコンピュータ記憶媒体及び通信媒体を含んでもよい。コンピュータ記憶媒体は、コンピュータ可読命令、データ構造、プログラムモジュール又はその他のデータ等の情報を記憶するための任意の方法又は技術で実現される揮発性及び不揮発性、取外し可能及び不可能な媒体を含む。コンピュータ記憶媒体は、ＲＡＭ、ＲＯＭ、消去可能・プログラム可能な読み取り専用メモリ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、ＥＰＲＯＭ）、電気的に消去可能・プログラム可能な読み取り専用メモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ－Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＥＥＰＲＯＭ）、フラッシュメモリ又はその他の固体状態メモリ技術、ＣＤ－ＲＯＭ、デジタル多用途ディスク（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ、ＤＶＤ）又は他の光学記憶機器、磁気カセット、磁気テープ、磁気ディスク記憶機器又はその他の磁気記憶機器を含む。勿論、当業者であれば、前記コンピュータ記憶媒体は上記のいくつかに限定されないことが分かる。上記システムメモリ１４０４及び大容量記憶機器１４０６はメモリと総称できる。

【0139】

本開示の様々な実施例によれば、前記コンピュータ機器１４００は更に、インターネット等のネットワークを介してネットワーク上の遠隔コンピュータに接続されて実行されてもよい。すなわち、コンピュータ機器１４００は、前記システムバス１４０５に接続されたネットワークインタフェースユニット１４０７を介してネットワーク１４０８に接続でき、あるいは、ネットワークインタフェースユニット１４０７を使用してその他のタイプのネットワーク又は遠隔コンピュータシステム（図示せず）に接続されてもよい。

【0140】

前記メモリは少なくとも１つのコンピュータプログラムを更に含み、前記少なくとも１つのコンピュータプログラムはメモリに記憶され、中央プロセッサ１４０１は該少なくとも１つのコンピュータプログラムを実行することにより上記各実施例に示される方法のステップの全部又は一部を実現する。

【0141】

１つの例示的な実施例では、プロセッサにアップロードされて実行され、上記方法のステップの全部又は一部を実現するための少なくとも１つのコンピュータプログラムが記憶されるコンピュータ可読記憶媒体を更に提供する。例えば、該コンピュータ可読記憶媒体は、読み出し専用メモリ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＡＭ）、読み取り専用光ディスク（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＣＤ－ＲＯＭ）、磁気テープ、フロッピーディスク及び光データ記憶機器等であってもよい。

【0142】

１つの例示的な実施例では、半導体チップにアップロードされて実行され、上記半導体試験方法を実現するための少なくとも１つの命令が記憶されるコンピュータ可読記憶媒体を更に提供する。

【0143】

１つの例示的な実施例では、コンピュータ可読記憶媒体に記憶されるコンピュータ命令を含むコンピュータプログラム製品又はコンピュータプログラムを更に提供する。コンピュータ機器のプロセッサはコンピュータ可読記憶媒体から該コンピュータ命令を読み取り、プロセッサは該コンピュータ命令を実行して、該コンピュータ機器に上記実施例のいずれかに示される方法のステップの全部又は一部を実行させる。

【0144】

当業者であれは、明細書を参照し、ここでは開示された発明を実践した後に本願の他の実施形態を容易に思いつくである。本願は、本願の一般的な原理に従い、本願に開示されていない本技術分野における公知の常識又は慣用的な技術手段を含む、本願の任意の変形、用途又は適応的変化をカバーすることを目的とする。明細書及び実施例は例示的ものとみなされ、本願の真の範囲及び精神は以下の特許請求の範囲から指摘される。

【0145】

本願は、以上に説明されたかつ図面に精確的に示された構造に限定されるものではなく、しかもその範囲を逸脱することなく様々な修正や変更を行うことができる。本願の範囲は添付の特許請求の範囲のみによって制限されると理解されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【手続補正書】

【提出日】2024-01-19

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体試験方法であって、半導体チップによって実行され、
前記半導体チップ内のターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、前記ターゲットアドレス指定情報に基づき、前記半導体チップ内のターゲット回路モジュールに対応するターゲットピンを決定するステップであって、前記ターゲットピンはターゲット不揮発性メモリを介して前記半導体チップの外部試験ピンに接続される、ステップと、
ターゲット不揮発性メモリを介して、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにするステップと、
前記外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、出力信号を生成して前記試験機器に送信し、前記試験機器は前記出力信号に基づき前記ターゲット回路モジュールの試験結果を生成するステップと、を含む、ことを特徴とする、半導体試験方法。

【請求項2】

ターゲット不揮発性メモリを介して、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにする前記ステップは、
前記半導体チップ内の試験アドレス指定モジュールは前記ターゲット不揮発性メモリに制御信号を送信して、前記ターゲット不揮発性メモリをオン状態に設定し、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにするステップを含む、ことを特徴とする、請求項１に記載の方法。

【請求項3】

前記半導体チップ内の試験アドレス指定モジュールは、前記ターゲット不揮発性メモリを除く前記半導体チップ内の他の不揮発性メモリに制御信号を送信し、前記他の不揮発性メモリをオフ状態に設定するステップを更に含む、ことを特徴とする、請求項２に記載の方法。

【請求項4】

前記半導体チップ内の試験アドレス指定モジュールが前記ターゲット回路モジュールに対応するアドレス指定回復情報を受信すると、前記アドレス指定回復情報に基づき、前記ターゲットピンと前記半導体チップの外部試験ピンとの間の接続状態をデフォルト状態に回復するステップを更に含む、ことを特徴とする、請求項１～３のいずれか１項に記載の方法。

【請求項5】

前記半導体チップ内の調整アドレス指定モジュールが前記ターゲット回路モジュールに対応する調整情報を受信すると、前記調整情報に基づき、前記ターゲット回路モジュールに対応する調整モジュールを調整することにより、前記ターゲット回路モジュールの構造を変更するステップを更に含む、ことを特徴とする、請求項１～３のいずれか１項に記載の方法。

【請求項6】

前記調整情報に基づき、前記ターゲット回路モジュールに対応する調整モジュールを調整する前記ステップは、
前記調整情報に基づき、前記調整情報に対応するコンデンサを接続又は切断するステップ、
又は、
前記調整情報に基づき、前記調整情報に対応する抵抗を接続又は切断するステップを含む、ことを特徴とする、請求項５に記載の方法。

【請求項7】

前記ターゲット回路モジュールの構造が前記調整情報に基づき変更された後に、前記試験機器が送信する試験信号を受信したことに応答して、前記試験機器に出力信号を送信し、前記試験機器は前記出力信号に基づいて、更新された後の前記ターゲット回路モジュールの試験結果を生成するステップを更に含む、ことを特徴とする、請求項６に記載の方法。

【請求項8】

半導体試験装置であって、半導体チップに適用され、
前記半導体チップ内のターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、前記ターゲットアドレス指定情報に基づき、ターゲット回路モジュールに対応するターゲットピンを決定するためのピン決定ユニットであって、前記ターゲットピンはターゲット不揮発性メモリを介して前記半導体チップの外部試験ピンに接続される、ピン決定ユニットと、
ターゲット不揮発性メモリを介して、前記ターゲットピンと前記半導体チップの外部試験ピンとを接続するためのピン接続ユニットと、
前記外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、前記試験機器に出力信号を送信し、前記試験機器が前記出力信号に基づき前記ターゲット回路モジュールの試験結果を生成するための試験データ出力ユニットと、を含むことを特徴とする、半導体試験装置。

【請求項9】

請求項８に記載のチップ試験装置であって、前記ピン接続ユニットは、更に、前記半導体チップ内の試験アドレス指定モジュールが前記ターゲット不揮発性メモリに制御信号を送信するように指示し、前記ターゲット不揮発性メモリをオン状態に設定し、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにすることに用いられる、ことを特徴とする、チップ試験装置。

【請求項10】

半導体チップであって、
前記半導体チップには、試験アドレス指定モジュール、ターゲット回路モジュール及びターゲット不揮発性メモリが含まれ、
前記試験アドレス指定モジュールは、前記半導体チップ内の前記ターゲット回路モジュールに対応するターゲットアドレス指定情報を受信すると、前記ターゲットアドレス指定情報に基づき、ターゲット回路モジュールに対応するターゲットピンを決定することに用いられ、
前記ターゲット不揮発性メモリは、前記ターゲットピンと前記半導体チップの外部試験ピンとを接続することに用いられ、
前記ターゲット回路モジュールは、前記外部試験ピンに接続された試験機器が送信する試験信号を受信したことに応答して、出力信号を生成して前記試験機器に送信し、前記試験機器が前記出力信号に基づき前記ターゲット回路モジュールの試験結果を生成することに用いられる、ことを特徴とする、半導体チップ。

【請求項11】

前記試験アドレス指定モジュールは、更に、前記ターゲット不揮発性メモリに制御信号を送信して、前記ターゲット不揮発性メモリをオン状態に設定し、前記ターゲットピンと前記半導体チップの外部試験ピンとをオンにすることに用いられる、ことを特徴とする、請求項１０に記載の半導体チップ。

【請求項12】

半導体チップにアップロードされて実行され、請求項１～３のいずれか１項に記載の方法を実現するための少なくとも１つの命令又は情報が記憶される、ことを特徴とする、コンピュータ可読記憶媒体。

【請求項13】

電子機器に実行されると、電子機器に上記請求項１～３のいずれか１項に記載の方法を実現させるコンピュータ命令を含む、ことを特徴とする、コンピュータプログラム製品。

【国際調査報告】