特表 2024-526626 量子計算における、又は量子計算に関する改善

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-19

(54)【発明の名称】量子計算における、又は量子計算に関する改善

(51)【国際特許分類】

   G06N 10/40 20220101AFI20240711BHJP

【ＦＩ】

G06N10/40

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023580982

(86)(22)【出願日】2022-06-30

(85)【翻訳文提出日】2023-12-27

(86)【国際出願番号】 GB2022051688

(87)【国際公開番号】W WO2023275556

(87)【国際公開日】2023-01-05

(31)【優先権主張番号】2109471.9

(32)【優先日】2021-06-30

(33)【優先権主張国・地域又は機関】GB

(81)【指定国・地域】

(71)【出願人】

【識別番号】524002175

【氏名又は名称】ユニバーサル クオンタム リミテッド

(71)【出願人】

【識別番号】308006391

【氏名又は名称】ユニバーシティー オブ サセックス

【氏名又は名称原語表記】ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＳＵＳＳＥＸ

【住所又は居所原語表記】Ｓｕｓｓｅｘ Ｈｏｕｓｅ，Ｆａｌｍｅｒ，Ｂｒｉｇｈｔｏｎ ＢＮ１ ９ＲＨ，Ｕｎｉｔｅｄ Ｋｉｎｇｄｏｍ

(74)【代理人】

【識別番号】110000176

【氏名又は名称】弁理士法人一色国際特許事務所

(72)【発明者】

【氏名】ロマシュコ，ザック デビッド

(72)【発明者】

【氏名】ハンター，イアン マッキントッシュ

(72)【発明者】

【氏名】ゴドウィン，ハロルド

(57)【要約】

複数の電極とＤＡＣとを備える表面イオントラップであって、各電極がＤＡＣによって制御され、第１のＤＡＣのセットが、第１の領域においてイオンを捕捉するように構成された電極を制御し、第２のＤＡＣのセットが、第２の領域においてイオンを捕捉するように構成された電極を制御し、第１のＤＡＣのセットが、低ノイズ及び低帯域幅で動作するように構成され、第２のＤＡＣのセットが、高帯域幅及び高ノイズで動作するように構成される、表面イオントラップ。
【選択図】なし

【特許請求の範囲】

【請求項1】

複数の電極とＤＡＣとを備えるイオントラップであって、各電極がＤＡＣによって制御され、第１のＤＡＣのセットが、第１の領域においてイオンを捕捉するように構成された前記電極を制御し、第２のＤＡＣのセットが、第２の領域においてイオンを捕捉するように構成された前記電極を制御し、前記第１のＤＡＣのセットが、低ノイズで動作するように構成され、前記第２のＤＡＣのセットが、高帯域幅で動作するように構成される、イオントラップ。

【請求項2】

前記第１のＤＡＣのセットが、低ノイズ及び低帯域幅で動作するように構成され、前記第２のＤＡＣのセットが、高帯域幅及び高ノイズで動作するように構成される、請求項１に記載のイオントラップ。

【請求項3】

前記第１のＤＡＣのセットが、前記第２のＤＡＣのセットとは異なるタイプのＤＡＣである、請求項１又は２に記載のイオントラップ。

【請求項4】

前記第１の領域においてイオンを捕捉するようにも構成されている追加の電極のセットと、
第３のＤＡＣのセットと、を更に備え、
各追加の電極が、前記第３のＤＡＣのセットのうちの１つによって制御され、前記第３のＤＡＣのセットが、高帯域幅及び高ノイズで動作するように構成される、先行請求項のいずれか一項に記載のイオントラップ。

【請求項5】

前記追加の電極が、前記複数の電極のうちの少なくともいくつかとインターリーブされる、請求項４に記載のイオントラップ。

【請求項6】

前記第１のＤＡＣのセットが、前記第２のＤＡＣのセットと同じタイプであり、各ＤＡＣが、低ノイズ及び低帯域幅を有する第１のモードと、高ノイズ及び高帯域幅を有する第２のモードとである、２つの動作モードを有する、先行請求項のいずれか一項に記載のイオントラップ。

【請求項7】

各ＤＡＣが出力を有し、第１のサブＤＡＣと第２のサブＤＡＣとを含み、前記ＤＡＣの前記出力が、
前記サブＤＡＣのうちの１つ以上に接続された出力スイッチ、
前記サブＤＡＣのうちの１つ以上に接続された電源スイッチ、
前記サブＤＡＣのうちのアナログ加算、のうちの１つ以上によって選択される、請求項６に記載のイオントラップ。

【請求項8】

前記第１のサブＤＡＣが、容量アーキテクチャを含み、前記第２のサブＤＡＣが、抵抗アーキテクチャを含む、請求項７に記載のイオントラップ。

【請求項9】

前記ＤＡＣが、低ノイズ及び低帯域幅で前記第１のモードにおいて動作するための精密コード部分と、高ノイズ及び高帯域幅で前記第２のモードにおいて動作するための第２の高速コード部分とを備え、表面イオントラップが、前記精密コード部分と前記高速コード部分との間で切り替えるためのスイッチを更に備える、請求項６～８のいずれか一項に記載のイオントラップ。

【請求項10】

前記第１のモードがフィードバックループを含む、請求項６～８のいずれか一項に記載のイオントラップ。

【請求項11】

前記フィードバックループが、前記出力を基準出力に制御するように構成された比例積分微分コントローラを備える、請求項７～１０のいずれか一項に記載のイオントラップ。

【請求項12】

前記ＤＡＣが、選択可能な補償を使用する、請求項６～１１のいずれか一項に記載のイオントラップ。

【請求項13】

前記フィードバックループが可変ゲインステージを含む、請求項１０～１２のいずれか一項に記載のイオントラップ。

【請求項14】

前記イオントラップが、表面イオントラップである、先行請求項のいずれか一項に記載のイオントラップ。

【請求項15】

先行請求項のいずれか一項に記載のイオントラップを備える、イオントラップ量子コンピュータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、量子計算における、又は量子計算に関する改善に関し、特に、最適化された表面イオントラップのための改善されたデジタル／アナログ変換器（ＤＡＣ）に関する。

【背景技術】

【0002】

一般に、いわゆる「古典的計算」とは異なり、量子計算は、データを生成又は変更するための粒子又は物質の量子力学的特性に依存する。データは、２つの状態量子力学的システムである量子ビット又は「キュービット」によって表されてもよい。古典的計算とは異なり、キュービットは量子状態の重ね合わせであってもよい。量子計算の別の特徴は、１つの粒子又は原子の状態が別の粒子又は原子によって影響を受けるキュービット間のもつれである。

【0003】

量子力学的キュービットは、ゼロと１との組み合わせとして情報を同時に符号化することができる。このような特性により、古典的コンピュータでは伝統的に困難であった数多くの複雑な数値アプリケーションが可能になる。例としては、人工知能、画像処理及び認識、暗号、又は安全な通信などが挙げられる。

【0004】

イオン超微細電子状態（ゼーマン分割状態）内では、磁界の使用、及び異なるキュービット状態として使用される異なる電子レベル、及びマイクロ波放射又はレーザーを使用してレベル間を移動する電子によって明らかにすることができる。

【0005】

イオントラップ量子コンピュータでは、表面イオントラップは、量子計算で使用されるイオンを制御するために使用され、表面電極は、自由空間に浮遊されたイオンを操作及び捕捉するための電界を生成するために使用される。イオントラップの表面電極電位は、次々にＤＡＣによって制御される。最先端の量子コンピュータは、同じタイプの多くのＤＡＣ、例えば、１ＭＨｚを超える更新レートを有する１６ビットＤＡＣを使用する。

【0006】

表面イオントラップの性能は、ノイズ、帯域幅、電力、及び分解能に対する要件を満たすという点で考慮することができ、ＤＡＣは、表面イオントラップ全体にわたってこれらの要件に最も適合する使用のために選択される。

【発明の概要】

【0007】

しかしながら、量子コンピュータによって実行される異なる機能は、異なる要件を必要とする。例えば、ゲート動作は、低ノイズ及び低帯域幅を有するＤＡＣを必要とし、一方でシャトリング動作は、より多くのノイズに耐えることができるより速いＤＡＣを必要とする。

【0008】

イオントラップは現在、イオントラップにわたって同じＤＡＣを使用し、イオントラップ全体にわたって十分である特性を有する。それらは、シャトリング領域に十分な帯域幅を有し、ゲート動作の実行を可能にするのに十分低いノイズを有する。

【0009】

単一タイプのＤＡＣで異なる機能を実行するための様々な要件を満たすことは困難であり、電力バジェットの大部分に加えて、大量の空間を必要とする。

【0010】

したがって、シリコンチップ上の電力消費量及び貴重な空間の使用を最小化しながら、量子コンピュータで実行される各機能の要件をより良く実現することができる、改善された表面イオントラップに対する要件がある。

【0011】

本発明は、このような背景から生まれた。

【0012】

本発明によれば、複数の電極とＤＡＣとを備えるイオントラップであって、各電極がＤＡＣによって制御され、第１のＤＡＣのセットが、第１の領域においてイオンを捕捉するように構成された電極を制御し、第２のＤＡＣのセットが、第２の領域においてイオンを捕捉するように構成された電極を制御し、第１のＤＡＣのセットが、低ノイズで動作するように構成され、第２のＤＡＣのセットが、高帯域幅で動作するように構成される、イオントラップが提供される。異なる領域に対して異なるタイプのＤＡＣを有することによって、ＤＡＣは、それらが位置する領域の目的に好適な特徴を有するように選択され得る。第１のＤＡＣのセットは、第２のＤＡＣのセットとは異なるタイプのＤＡＣであってもよい。

【0013】

第１のＤＡＣのセットは、低ノイズ及び低帯域幅で動作するように構成されてもよく、第２のＤＡＣのセットは、高帯域幅で動作するように構成されてもよいが、結果として、より大きなノイズプロファイルを有する。

【0014】

低ノイズＤＡＣは、１０ｎＶ／ｒｔＨｚ未満、又はより具体的には５ｎＶ／ｒｔＨｚ未満を有してもよい。高帯域幅ＤＡＣは、毎秒１００万回の更新（１ＭＳＰＳ）の帯域幅を有し得る。

【0015】

特定の領域に対してＤＡＣを選択することによって、最も好適な特性を有するＤＡＣが選択され得る。これはまた、ノイズを最小化することがそれほど重要ではない領域では、より小さなＤＡＣを使用することができるため、空間を最小化するのに役立つ。より大きな設置面積を有するＤＡＣは、ノイズを最小化することがより重要である領域で使用され得る。

【0016】

また、第１の領域においてイオンを捕捉するようにも構成されている追加の電極のセット、第３のＤＡＣのセット、及び第３のＤＡＣのセットのうちの１つによって制御される各追加の電極があってもよく、第３のＤＡＣのセットは、高帯域幅及び高ノイズで動作するように構成されている。追加の電極は、複数の電極とインターリーブされてもよい。したがって、追加の電極は、高速用途に使用され得、元の第１の電極は、低ノイズ及び低帯域幅用途に使用され得る。

【0017】

第１のＤＡＣのセットは、第２のＤＡＣのセットと同じタイプであってもよく、各ＤＡＣは、低ノイズ及び低帯域幅を有する第１のモードと、高ノイズ及び高帯域幅を有する第２のモードとである、２つの動作モードを有する。したがって、異なる動作モードを異なる用途に使用することができる。

【0018】

各ＤＡＣは、出力を有し、第１のサブＤＡＣと第２のサブＤＡＣとを含んでもよく、ＤＡＣの出力は、サブＤＡＣのうちの１つ以上に接続された出力スイッチ、サブＤＡＣのうちの１つ以上に接続された電源スイッチ、及び／又はサブＤＡＣのうちのアナログ加算のうちの１つ以上によって選択される。

【0019】

第１のサブＤＡＣは、容量アーキテクチャを含んでもよく、第２のサブＤＡＣは、抵抗アーキテクチャを含んでもよい。特に、第１のサブＤＡＣは、非常に低いノイズで動作するように、抵抗素子を有さないか、又は最小限にすることができる。第２のサブＤＡＣは、容量素子を有しないか、又は最小限であり得る。したがって、第２のサブＤＡＣは、高速で動作し、小さな領域のみを占有し得るが、結果として、より多くのノイズを生成する。

【0020】

第１のサブＤＡＣ及び第２のサブＤＡＣは、異なるフォーマットを取り得る。ＤＡＣは、低ノイズ及び低帯域幅で第１のモードにおいて動作するための精密コード部分と、高ノイズ及び高帯域幅で第２のモードにおいて動作するための第２の高速コード部分とを備えてもよく、表面イオントラップは、精密コード部分と高速コード部分との間で切り替えるためのスイッチを更に備える。

【0021】

第１のモードは、低ノイズ、低帯域幅用途におけるドリフトを回避するフィードバックループを含み得る。フィードバックループが、出力を基準出力に制御するように構成された比例積分微分コントローラを備え得る。ＤＡＣは、選択可能な補償及び／又は可変ゲインステージを使用し得る。

【0022】

イオントラップは、表面イオントラップであってもよい。

【0023】

本発明によると、上述のイオントラップを備えるイオントラップ量子コンピュータが提供されている。

【0024】

本発明によれば、ＤＡＣは、領域の目的及び設計要件（設置面積サイズ、ノイズ及び速度など）に従って選択され得る。ノイズ、帯域幅、電力、及び設置面積サイズの間にはバランスがある。例えば、ノイズ低減が重要であるゲート領域では、低ノイズＤＡＣが使用され得る。低ノイズＤＡＣは、多くの場合、より大きな設置面積を有する。逆に、シャトリング領域では、小さな領域のみが利用可能であり得、高帯域幅ＤＡＣが使用され得る。こうしたＤＡＣに関連付けられたより高いノイズがあり得るが、シャトリング領域では、これは許容可能であり得る。

【0025】

ここで本発明を、実施例としてのみであるが、添付図面を参照しながら、更により具体的に説明する。

【図面の簡単な説明】

【0026】

【図1】所与の領域に対する特定の使用に合わせられるＤＡＣを有する、捕捉されたイオン量子コンピュータにおけるｘ接合デバイスの概略図を示す。

【図2】同じ領域で独立して使用される２つのＤＡＣの概略図を示す。

【図3】図３Ａは、同じ領域で独立して動作する２つのＤＡＣの電位エネルギープロットを示す。図３Ｂは、同じ領域で独立して動作する２つのＤＡＣの電位エネルギープロットを示す。

【図4】参照に対する一連の高速スイッチを有するシャトリング制御ＤＡＣを有する二重電極スキームを示す。

【図5】いくつかの対の軸方向電極を有する表面イオントラップの表面図を示す。

【図6】交互配置された電極対を有する表面イオントラップの表面図を示す。

【図7】精度又は高速を達成するための単一のハイブリッドＤＡＣアーキテクチャを示す。

【図8】高速及び低ドリフトを達成するための単一のハイブリッドＤＡＣアーキテクチャを示す。

【図9】出力ステージにおける選択可能な補償のスキームを示す。

【図10】フィードバックループにおいて可変ゲインステージを使用するスキームを示す。

【発明を実施するための形態】

【0027】

ここで本発明を、実施例としてのみであるが、添付図面を参照しながら、更により具体的に説明する。

【0028】

本発明は、量子コンピュータの所与の領域における表面イオントラップの使用のための特定の要件に向かってＤＡＣ性能を調整することを可能にする。図１を参照すると、本発明による、量子コンピュータの異なる領域で使用される異なるＤＡＣを示す実施例がある。図１は、捕捉されたイオン量子コンピュータ１０におけるｘ接合デバイス１２を示す。ｘ接合デバイス１２は、領域に分割される。ｘ接合デバイス１２の領域は、各領域で実行される機能に応じて、結晶オペレーション１４、接合シャトリング１６、論理領域／ゲートゾーン１８、及び線形シャトリング２０に分割され得る。ｘ接合デバイス１２の各領域は、ノイズ、帯域幅、ドリフト、直線性、分解能、及び電力消費量に対して異なる要件を有する。

【0029】

ｘ接合１２は、ｘ接合デバイス１２の領域にイオンを捕捉するように構成された複数の電極２２を備える。各電極２２は、ＤＡＣによって駆動されて、ｘ接合デバイス１２の領域の機能を実行する。

【0030】

ｘ接合デバイス１２をデバイスのその領域の要件に応じて領域に分割することは、デバイスの各領域で最良の性能を達成できるＤＡＣの選択を容易にする。ｘ字形状の接合部がここに示されるが、接合部はｘ字形状である必要はなく、単に電極の機能によって領域に分割され得る。

【0031】

例えば、ｘ接合デバイス１２の論理領域１８は、低ノイズ及び高分解能、並びに低ノイズレベル、例えば、１００ｎＶ／ｒｔＨｚ未満、好ましくは１０ｎＶ／ｒｔＨｚ未満、又は特に５ｎＶ／ｒｔＨｚ未満の１６ビットＤＡＣを必要とする。レベルは、ｘ接合デバイス１２のこの領域の要件を満たすように選択され得る。例示的なＤＡＣは、ＡＤ５７９１であり、これは、１ＭＨｚ帯域幅にわたって７．５μＶ ＲＭＳである７．５ｎＶ／ｒｔＨｚノイズスペクトル密度で、２０ビット分解能を有する。ＡＤ５７９１は、１μｓ～０．０２％以内に安定し、１ＭＳＰＳ更新レートを有する。

【0032】

低ノイズ領域については、１時間にわたって１０Ｖフルスケールのたわみを有する、１０μＶ未満の総ＲＭＳノイズがあり得る。

【0033】

一方で、ｘ接合デバイス１２の線形シャトリング２０及び接合シャトリング１６領域は、高帯域幅及び低分解能を必要とする。これらの領域は、毎秒１００万回の更新を超える更新レートを有することが好ましい場合がある。一実施例は、デバイスのこれらの領域における電極制御に対する要件を満たすように最も適切に選択され得る、１００ＭＨｚの帯域幅を有する８ビットＤＡＣである。線形シャトリング領域又は接合シャトリングのための実施例のＤＡＣは、５０ＭＳＰＳ更新レート、１６ビット分解能、及び５０ｐＡ／ｒｔＨｚノイズで１０ｎｓのセトリングを有するＬＴＣ１６６８であり得る。

【0034】

ｘ接合デバイス１２を、特定の性能特性で動作するように構成されたＤＡＣのセットを有する領域に分割することは、シリコンチップ上の空間の使用を最適化しながら、量子コンピュータの電力消費量を低減することができる。しかしながら、論理領域ではシャトリングが依然として発生し、したがって、特性を最適化することが望ましい。

【0035】

図２を参照すると、同じ領域における２つの異なるＤＡＣの効果を組み合わせるためのスキームがある。図２に示すスキームを使用して、シャトリング速度及び低ノイズ量子動作などの二重機能を必要とする表面イオントラップの性能の更なる増加を達成することができる。図２に示すスキームは、例えば、ゲートゾーン領域におけるシャトリングを必要とし、したがって、低ノイズ及び高分解能に加えて、シャトリングのために高帯域幅を必要とする、デバイスのゲートゾーン／論理領域１８に実装され得る。

【0036】

図２は、独立したＤＡＣ出力を有する２つのＤＡＣ２６及び２８を示す。選択機構２４は、実施されるタスクの要件を満たすことができ、イオンの位置に対する最良の制御を達成することができるＤＡＣの選択を可能にする。

【0037】

第１のＤＡＣ２６は、容量アーキテクチャを有してもよく、したがって、低ノイズが必要とされる用途に使用されてもよい。特に、第１のＤＡＣは抵抗部分を有しておらず、したがって非常に静かである。第２のＤＡＣは、抵抗アーキテクチャを有してもよく、したがって、高帯域幅が必要とされる用途に使用され得る。

【0038】

選択機構２４は、イオン位置にある電界が、２つの独立したＤＡＣ出力のいずれか又は両方から生成されることを可能にする。

【0039】

選択機構２４は、必要に応じてＤＡＣを接続又は切断する出力、必要に応じてＤＡＣ出力を有効化又は無効化する電源スイッチ、適切に重み付けされたＤＡＣ出力を有するアナログ加算回路、電極領域を２つの別個のインターリーブ領域に分割するｅフィールド加算、又はハイブリッドＤＡＣなどのＤＡＣ設計自体の一部であり得るが、これらに限定されない。

【0040】

別の方法として又は追加的に、選択機構２４は、これらの機構のうちの１つ以上を組み合わせてもよい。

【0041】

図３は、図２に示す２つの独立して動作可能なＤＡＣを有するスキームの電位エネルギープロットを示す。図３Ａは、第１のＤＡＣ「ＤＡＣ」１が高速ＤＡＣであり、あらゆる場所で０Ｖに設定される実施例を示す。低ノイズＤＡＣである第２のＤＡＣ「ＤＡＣ２」は、ゲートゾーン／論理領域１８における合計電位の電位ウェルをもたらす。

【0042】

図３Ｂは、ＤＡＣ１出力を調整することによってゲートゾーン／論理領域１８の内外にシャトリングする場合の電位エネルギープロットを示す。合計電位が右にシフトする。ＤＡＣ２によって作成される電位ウェルは変化しないため、ＤＡＣ２に課される帯域幅要件はない。

【0043】

図２に示す実施例では、ＤＡＣの性能が互いに妨げられないことが重要である。選択機構２４が出力スイッチである場合、使用されていないＤＡＣは、ノイズの寄与を避けるために、一時的にスイッチをオフにするか、又はイオンから切断することができる。代替的に、電源スイッチを使用して、使用されていないＤＡＣの電源を切断することができる。代替的に、ＤＡＣ選択機構２４は、非アクティブＤＡＣを別々にかつ独立して静まらせる必要性を防止し得るＤＡＣ設計自体に含まれ得る。ＤＡＣは、ＤＡＣアーキテクチャを変更し、使用されていないＤＡＣの寄与を防止する内部スイッチを有することができる。

【0044】

一部の実施形態では、スイッチは、スイッチングノイズ又は電荷注入のために望ましくない。ＤＡＣは、ノイズ出力がコード依存的であり、量子動作中のアイドル状態が最低ノイズレベルにあるように構成することができる。これは、出力ノイズが入力基準ノイズによって支配され、したがって、出力として基準のより小さな割合を生成するコードで低減されるＤＡＣの典型的なものである。

【0045】

図４は、シャトリング制御ＤＡＣが、基準への一連の高速スイッチとして実装され、ゲートゾーンＤＡＣが静的フィルタ付き基準電圧として実装されるスキームを示す。電極は、キュービットが２つの出力の電界和を見るように配置される。シャトリングＤＡＣが出力０Ｖのために電極をＧＮＤに短絡させることによって、量子動作中に電位ウェル上のノイズが最小化される。

【0046】

図５は、いくつかの対の軸方向電極を有する表面イオントラップの表面図を示す。

【0047】

図６は、インターリーブされた電極対で置き換えられた単一の軸方向位置電極を有する表面イオントラップの表面図を示す。代替的に、イオンでｅフィールド加算の所望の効果を達成する任意の他の任意の電極形状を使用してもよい。

【0048】

図７は、選択機構がＤＡＣ設計自体に含まれる、特注のアーキテクチャを有するハイブリッドＤＡＣのスキームを示す。図７は、ロケーションが様々な時点で精度又は高速ＤＡＣを必要とする実施例を示す。単一のハイブリッドＤＡＣアーキテクチャは、精密コードと高速コードとを組み合わせることによって作成される。

【0049】

図８は、様々な時間で高速又は低ドリフトを必要とするロケーションのための、ハイブリッドＤＡＣアーキテクチャの別のスキームを示す。このスキームは、比例積分微分（ＰＩＤ）コントローラ及び低速フィードバックループを含む。低速フィードバックループは、基準入力に戻るレベルをチェックし、調整を容易にする。

【0050】

異なる時間に低ノイズ帯域幅／高速デバイスが必要な場合、ＤＡＣ出力バッファ内で帯域幅を動的に調整することができる。

【0051】

図９は、出力ステージで選択可能な補償を使用したハイブリッドＤＡＣアーキテクチャの追加のスキームを示す。図１０は、フィードバックループ内の可変ゲインステージを使用する方法を示す（増幅器の開ループゲインを使用する）。これはまた、切り替え可能なフィルタを使用しても可能である。

【0052】

本発明の様々な更なる態様及び実施形態は、本開示を考慮して当業者には明らかであろう。

【0053】

本明細書で使用される場合、「及び／又は」は、他方を有する、又は有さない２つの特定の特徴又は構成要素の各々の特定の開示として取られるべきである。例えば、「Ａ及び／又はＢ」は、各々が本明細書に個別に記載されているかのように、（ｉ）Ａ、（ｉｉ）Ｂ、及び（ｉｉｉ）Ａ及びＢの各々の特定の開示として取られるべきである。

【0054】

文脈が別途指示しない限り、上述の特徴の説明及び定義は、本発明の任意の特定の態様又は実施形態に限定されず、記載される全ての態様及び実施形態に等しく適用される。

【0055】

当業者であれば、本発明はいくつかの実施形態を参照して例として説明されているが、更に理解するであろう。開示された実施形態に限定されず、代替的な実施形態は、添付の特許請求の範囲に定義される本発明の範囲から逸脱することなく構築され得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【手続補正書】

【提出日】2024-01-04

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

複数の電極とＤＡＣとを備えるイオントラップであって、各電極がＤＡＣによって制御され、第１のＤＡＣのセットが、第１の領域においてイオンを捕捉するように構成された前記電極を制御し、第２のＤＡＣのセットが、第２の領域においてイオンを捕捉するように構成された前記電極を制御し、前記第１のＤＡＣのセットが、低ノイズで動作するように構成され、前記第２のＤＡＣのセットが、高帯域幅で動作するように構成される、イオントラップ。

【請求項2】

前記第１のＤＡＣのセットが、低ノイズ及び低帯域幅で動作するように構成され、前記第２のＤＡＣのセットが、高帯域幅及び高ノイズで動作するように構成される、請求項１に記載のイオントラップ。

【請求項3】

前記第１のＤＡＣのセットが、前記第２のＤＡＣのセットとは異なるタイプのＤＡＣである、請求項１又は２に記載のイオントラップ。

【請求項4】

前記第１の領域においてイオンを捕捉するようにも構成されている追加の電極のセットと、
第３のＤＡＣのセットと、を更に備え、
各追加の電極が、前記第３のＤＡＣのセットのうちの１つによって制御され、前記第３のＤＡＣのセットが、高帯域幅及び高ノイズで動作するように構成される、請求項１又は２に記載のイオントラップ。

【請求項5】

前記追加の電極が、前記複数の電極のうちの少なくともいくつかとインターリーブされる、請求項４に記載のイオントラップ。

【請求項6】

前記第１のＤＡＣのセットが、前記第２のＤＡＣのセットと同じタイプであり、各ＤＡＣが、低ノイズ及び低帯域幅を有する第１のモードと、高ノイズ及び高帯域幅を有する第２のモードとである、２つの動作モードを有する、請求項１又は２に記載のイオントラップ。

【請求項7】

各ＤＡＣが出力を有し、第１のサブＤＡＣと第２のサブＤＡＣとを含み、前記ＤＡＣの前記出力が、
前記サブＤＡＣのうちの１つ以上に接続された出力スイッチ、
前記サブＤＡＣのうちの１つ以上に接続された電源スイッチ、
前記サブＤＡＣのうちのアナログ加算、のうちの１つ以上によって選択される、請求項６に記載のイオントラップ。

【請求項8】

前記第１のサブＤＡＣが、容量アーキテクチャを含み、前記第２のサブＤＡＣが、抵抗アーキテクチャを含む、請求項７に記載のイオントラップ。

【請求項9】

前記ＤＡＣが、低ノイズ及び低帯域幅で前記第１のモードにおいて動作するための精密コード部分と、高ノイズ及び高帯域幅で前記第２のモードにおいて動作するための第２の高速コード部分とを備え、表面イオントラップが、前記精密コード部分と前記高速コード部分との間で切り替えるためのスイッチを更に備える、請求項６に記載のイオントラップ。

【請求項10】

前記第１のモードがフィードバックループを含む、請求項７に記載のイオントラップ。

【請求項11】

前記フィードバックループが、前記出力を基準出力に制御するように構成された比例積分微分コントローラを備える、請求項１０に記載のイオントラップ。

【請求項12】

前記ＤＡＣが、選択可能な補償を使用する、請求項６に記載のイオントラップ。

【請求項13】

前記フィードバックループが可変ゲインステージを含む、請求項１０に記載のイオントラップ。

【請求項14】

前記イオントラップが、表面イオントラップである、請求項１又は２に記載のイオントラップ。

【請求項15】

請求項１又は２に記載のイオントラップを備える、イオントラップ量子コンピュータ。

【国際調査報告】