特表 2024-526995 半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-19

(54)【発明の名称】半導体パッケージ

(51)【国際特許分類】

   H05K 1/11 20060101AFI20240711BHJP

   H05K 3/46 20060101ALI20240711BHJP

   H05K 1/02 20060101ALI20240711BHJP

   H05K 3/40 20060101ALI20240711BHJP

【ＦＩ】

H05K1/11 L

H05K3/46 N

H05K1/02 C

H05K1/02 J

H05K3/46 Q

H05K3/40 H

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024504260

(86)(22)【出願日】2022-07-22

(85)【翻訳文提出日】2024-01-23

(86)【国際出願番号】 KR2022010835

(87)【国際公開番号】W WO2023003442

(87)【国際公開日】2023-01-26

(31)【優先権主張番号】10-2021-0097391

(32)【優先日】2021-07-23

(33)【優先権主張国・地域又は機関】KR

(81)【指定国・地域】

(71)【出願人】

【識別番号】517099982

【氏名又は名称】エルジー イノテック カンパニー リミテッド

(74)【代理人】

【識別番号】100114188

【弁理士】

【氏名又は名称】小野 誠

(74)【代理人】

【識別番号】100119253

【弁理士】

【氏名又は名称】金山 賢教

(74)【代理人】

【識別番号】100129713

【弁理士】

【氏名又は名称】重森 一輝

(74)【代理人】

【識別番号】100137213

【弁理士】

【氏名又は名称】安藤 健司

(74)【代理人】

【識別番号】100183519

【弁理士】

【氏名又は名称】櫻田 芳恵

(74)【代理人】

【識別番号】100196483

【弁理士】

【氏名又は名称】川嵜 洋祐

(74)【代理人】

【識別番号】100160749

【弁理士】

【氏名又は名称】飯野 陽一

(74)【代理人】

【識別番号】100160255

【弁理士】

【氏名又は名称】市川 祐輔

(74)【代理人】

【識別番号】100219265

【弁理士】

【氏名又は名称】鈴木 崇大

(74)【代理人】

【識別番号】100203208

【弁理士】

【氏名又は名称】小笠原 洋平

(74)【代理人】

【識別番号】100146318

【弁理士】

【氏名又は名称】岩瀬 吉和

(72)【発明者】

【氏名】ジョ，ヘジン

(72)【発明者】

【氏名】ジュン，ウォンスク

(72)【発明者】

【氏名】イ，ビョンリュル

【テーマコード（参考）】

5E316

5E317

5E338

【Ｆターム（参考）】

5E316AA33

5E316AA38

5E316AA43

5E316CC04

5E316CC09

5E316CC32

5E316CC33

5E316CC38

5E316CC39

5E316DD13

5E316FF03

5E316FF07

5E316FF08

5E316FF09

5E316FF10

5E316FF13

5E316FF14

5E316GG06

5E316GG15

5E316GG17

5E316HH02

5E316HH04

5E316HH24

5E316JJ12

5E316JJ24

5E316JJ27

5E317AA24

5E317BB02

5E317BB12

5E317BB13

5E317BB14

5E317BB15

5E317CC08

5E317CC25

5E317CC32

5E317CC33

5E317CD32

5E317GG11

5E317GG20

5E338AA03

5E338AA16

5E338BB13

5E338BB14

5E338BB22

5E338BB25

5E338BB75

5E338EE11

5E338EE24

(57)【要約】

実施例に係る半導体パッケージは、第１絶縁層と、前記第１絶縁層の上面に配置され、第１パッドを含む第１回路パターンと、前記第１絶縁層の上面に配置された第１モールディング層と、前記第１パッド上に配置され、第１幅を有する第１導電性結合部および前記第１導電性結合部上に配置され、前記第１幅よりも小さい第２幅を有する貫通部を含み、前記第１モールディング層を貫通する貫通電極と、前記貫通電極の前記貫通部上に配置された第２導電性結合部と、を含み、前記第１導電性結合部の前記第１幅は、前記第２導電性結合部の第３幅よりも小さい。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１絶縁層と、
前記第１絶縁層の上面に配置され、第１パッドを含む第１回路パターンと、
前記第１絶縁層の上面に配置された第１モールディング層と、
前記第１パッド上に配置され、第１幅を有する第１導電性結合部および前記第１導電性結合部上に配置され、前記第１幅よりも小さい第２幅を有する貫通部を含み、前記第１モールディング層を貫通する貫通電極と、
前記貫通電極の前記貫通部上に配置された第２導電性結合部と、を含み、
前記第１導電性結合部の前記第１幅は、前記第２導電性結合部の第３幅よりも小さい、半導体パッケージ。

【請求項2】

前記貫通電極は、
前記第１導電性結合部と前記貫通部との間に配置された補強部を含む、請求項１に記載の半導体パッケージ。

【請求項3】

前記補強部は、前記貫通部の前記第２幅よりも大きく、前記第１導電性結合部の前記第１幅よりも小さい第４幅を有する、請求項２に記載の半導体パッケージ。

【請求項4】

前記補強部は、前記貫通部の幅の１１０％～１５０％の範囲の幅を有する、請求項２に記載の半導体パッケージ。

【請求項5】

前記第１導電性結合部の上面は、前記第１パッドに向かって凹んだ凹部を含み、
前記補強部の少なくとも一部は、前記第１導電性結合部の前記凹部上に配置される、請求項２に記載の半導体パッケージ。

【請求項6】

前記第１導電性結合部、前記補強部、および前記貫通部は、互いに同じ金属物質で備えられ、
前記第１導電性結合部の下面は、前記第１パッドと接触する、請求項２に記載の半導体パッケージ。

【請求項7】

前記貫通電極の下面から上面までの高さは、５０μｍ～２００μｍの範囲を有し、
前記貫通部は、１０μｍ～１００μｍの範囲の幅を有する、請求項２に記載の半導体パッケージ。

【請求項8】

前記貫通電極の高さは、１００μｍよりも大きく、
前記貫通部の幅は、４０μｍよりも大きい、請求項７に記載の半導体パッケージ。

【請求項9】

仮想の垂直線上に対して前記貫通部が傾いた角度に対応する直進度は、１０度以下である、請求項１に記載の半導体パッケージ。

【請求項10】

前記第１絶縁層の上面に配置され、前記第１パッドの上面と垂直方向に重なる開口部を含む第２絶縁層を含み、
前記貫通電極は、前記第２絶縁層の開口部と垂直方向に重なる前記第１パッドの上面に配置される、請求項２に記載の半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

実施例は、半導体パッケージに関する。

【背景技術】

【0002】

電気／電子製品の高性能化が進むにつれて、限られたサイズの基板により多くのパッケージを付着するための技術が提案および研究されている。但し、一般的なパッケージは、一つの半導体チップが搭載されることを基本とするため、所望の性能を得るのに限界がある。

【0003】

一般的な半導体パッケージは、プロセッサチップが配置されたプロセッサパッケージと、メモリチップが付着されたメモリパッケージとが一つで連結された形態を有する。このような半導体パッケージは、プロセッサチップとメモリチップとを一つの統合パッケージで製造することによって、チップの実装面積を減らし、短いパスを通じて高速信号が可能であるという長所がある。

【0004】

このような長所により、上記のような半導体パッケージは、モバイル機器などに多く適用されている。

【0005】

一方、最近、モバイル機器のような電子機器の高仕様化、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）採用などで、パッケージのサイズが大きくなっており、これによるインターポーザを含む半導体パッケージが主に使用されている。このとき、前記インターポーザは、シリコン基板で構成される。

【0006】

しかし、シリコン基板のようなインターポーザの場合、インターポーザを製造するための材料的なコストが高いだけでなく、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）形成が複雑でコストも高いという問題点がある。

【0007】

また、従来は、半導体パッケージとしてシリコン系インターコネクトブリッジを含む基板が使用されている。但し、シリコン系インターコネクトブリッジの場合、ブリッジのシリコン材料と基板のオルガニック材料との間のＣＴＥ（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）ミスマッチによる信頼性問題が存在し、パワーインテグリティ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）特性が低下するという問題がある。

【発明の概要】

【発明が解決しようとする課題】

【0008】

実施例では、新しい構造の回路基板およびこれを含む半導体パッケージを提供する。

【0009】

また、実施例では、複数のプロセッサチップを並んで（ｓｉｄｅ－ｂｙ－ｓｉｄｅ）実装できる回路基板およびこれを含む半導体パッケージを提供する。

【0010】

また、実施例では、ワイヤを用いて形成された貫通電極を含む回路基板およびこれを含む半導体パッケージを提供する。

【0011】

提案される実施例において、解決しようとする技術的課題は、以上で言及した技術的課題に制限されず、言及していないまた別の技術的課題は、下記の記載から提案される実施例が属する技術分野における通常の知識を有した者にとって明確に理解されるであろう。

【課題を解決するための手段】

【0012】

実施例に係る半導体パッケージは、第１絶縁層と、前記第１絶縁層の上面に配置され、第１パッドを含む第１回路パターンと、前記第１絶縁層の上面に配置された第１モールディング層と、前記第１パッド上に配置され、第１幅を有する第１導電性結合部および前記第１導電性結合部上に配置され、前記第１幅よりも小さい第２幅を有する貫通部を含み、前記第１モールディング層を貫通する貫通電極と、前記貫通電極の前記貫通部上に配置された第２導電性結合部と、を含み、前記第１導電性結合部の前記第１幅は、前記第２導電性結合部の第３幅よりも小さい。

【0013】

また、前記貫通電極は、前記第１導電性結合部と前記貫通部との間に配置された補強部を含む。

【0014】

また、前記補強部は、前記貫通部の前記第２幅よりも大きく、前記第１導電性結合部の前記第１幅よりも小さい第４幅を有する。

【0015】

また、前記補強部は、前記貫通部の幅の１１０％～１５０％の範囲の幅を有する。

【0016】

また、前記第１導電性結合部の上面は、前記第１パッドに向かって凹んだ凹部を含み、前記補強部の少なくとも一部は、前記第１導電性結合部の前記凹部上に配置される。

【0017】

また、前記第１導電性結合部、前記補強部、および前記貫通部は、互いに同じ金属物質で備えられ、前記第１導電性結合部の下面は、前記第１パッドと接触する。

【0018】

また、前記貫通電極の下面から上面までの高さは、５０μｍ～２００μｍの範囲を有し、前記貫通部は、１０μｍ～１００μｍの範囲の幅を有する。

【0019】

また、前記貫通電極の高さは、１００μｍよりも大きく、前記貫通部の幅は、４０μｍよりも大きい。

【0020】

また、仮想の垂直線上に対して前記貫通部が傾いた角度に対応する直進度は、１０度以下である。

【0021】

また、前記半導体パッケージは、前記第１絶縁層の上面に配置され、前記第１パッドの上面と垂直方向に重なる開口部を含む第２絶縁層を含み、前記貫通電極は、前記第２絶縁層の開口部と垂直方向に重なる前記第１パッドの上面に配置される。

【0022】

また、前記貫通電極の第１導電性結合部の第１幅は、前記第２絶縁層の開口部の幅よりも小さく、前記第１モールディング層は、前記貫通電極の前記第１導電性結合部の少なくとも一部および前記補強部の少なくとも一部を覆い、前記第２絶縁層の前記開口部の少なくとも一部を充填する。

【0023】

また、前記半導体パッケージは、前記第１絶縁層の下面に配置され、第２パッドを含む第２回路パターンと、前記第１絶縁層の下面に配置され、前記第２パッドの下面の少なくとも一部と垂直方向に重なる開口部を有する第３絶縁層と、前記第３絶縁層の開口部の垂直方向に重なる前記第２パッドの下面に配置された第３導電性結合部と、を含み、前記第３導電性結合部のサイズは、前記第１および第２導電性結合部のサイズよりも大きい。

【0024】

また、前記半導体パッケージは、前記第１絶縁層の上面に配置され、前記第１パッドと幅方向に離隔した第３および第４パッドを含み、前記第１モールディング層は、前記第３パッドの上面の少なくとも一部および前記第４パッドの上面の少なくとも一部と垂直方向に重なる第１キャビティを含み、前記第１キャビティと垂直方向に重なる前記第３パッド上に実装された第１チップと、前記第１キャビティと垂直方向に重なる前記第４パッド上に実装された第２チップと、前記第１キャビティ内に配置され、前記第１チップおよび前記第２チップを覆う第２モールディング層と、を含む。

【0025】

また、前記第１モールディング層と前記第２モールディング層とは、互いに異なる絶縁材料を含む。

【0026】

また、前記第１チップは、セントラルプロセッサ（ＣＰＵ）に対応し、前記第２チップは、グラフィックプロセッサ（ＧＰＵ）に対応する。

【0027】

また、前記第１絶縁層は、前記第３パッドの下面の少なくとも一部および前記第４パッドの下面の少なくとも一部と垂直方向に重なる第２キャビティを含み、前記第２キャビティと垂直方向に重畳する前記第３パッドの下面および前記第４パッドの下面に配置された第４導電性結合部と、前記第２キャビティ内に配置され、前記第４導電性結合部を介して前記第１パッドおよび第２パッドと連結されたブリッジ基板と、を含み、前記ブリッジ基板は、前記第１パッドに連結された第１チップの少なくとも一つの端子と、前記第２パッドに連結された第２チップの少なくとも一つの端子との間を連結する。

【0028】

また、前記第１パッドの側面および下面は、前記第１絶縁層によって覆われる。

【0029】

また、前記第１絶縁層は、ガラス繊維を含む第１絶縁物質を含む第１層と、ガラス繊維を含まない前記第１絶縁物質とは異なる第２絶縁物質を含む第２層とを含む。

【0030】

また、前記第１層は、プリプレグを含み、前記第２層は、ＲＣＣ〈Ｒｅｓｉｎ Ｃｏａｔｅｄ Ｃｏｐｐｅｒ〉を含む。

【0031】

また、前記半導体パッケージは、前記第２導電性結合部上に配置されたメモリ基板と、前記メモリ基板上に実装されたメモリチップと、前記メモリ基板上に配置され、前記メモリチップを覆う第３モールディング層と、を含む。

【発明の効果】

【0032】

実施例の回路基板は、第１絶縁層および第２絶縁層を含む。前記第１絶縁層は、プリプレグを含み、前記第２絶縁層は、ＲＣＣを含む。実施例では、プリプレグを含む第１絶縁層の層数を最小にし、ＲＣＣを含む第２絶縁層を層数を用いて全体の回路基板を構成する。これにより、実施例では、第１絶縁層を用いることによって、回路基板の全体的な反り特性を向上させるとともに、前記第２絶縁層を用いて回路基板の全体的な厚さを減らすことができる。これにより、実施例では、回路基板をスリム化することができるが、さらに半導体パッケージをスリム化することができる。

【0033】

また、実施例では、第１絶縁層の上面にＥＴＳ構造を有する第１回路パターンを含む。そして、前記第１回路パターンは、チップが実装された第１および第２パッドを含む。このとき、前記第１パッドおよび第２パッドの上面は、第１チップおよび第２チップが実装された実装パッドとして用いられ、前記第１パッドおよび第２パッドの下面は、第１キャビティと垂直方向に重なり、これによりブリッジ基板が装着される端子パッドとして用いられ得る。

【0034】

これにより、実施例では、一層のパッドを用いてチップとブリッジ基板の両方を配置することにより、前記チップと前記ブリッジ基板との間の信号伝送距離を減らすことができ、これによる信号伝送損失を最小限に抑えることができる。

【0035】

また、実施例では、前記第１回路パターンがＥＴＳ構造を有するようにし、前記プリプレグを含む第１絶縁層の一部を通じて支持できるようにする。これにより、前記第１キャビティが前記第１パッドおよび第２パッドと垂直方向に重なる（例えば、第１キャビティを介して露出する）ことによって発生することがある前記第１パッドおよび第２パッドの物理的信頼性の問題を解決することができ、これによる製品の信頼性を向上させることができる。

【0036】

また、一般的な半導体パッケージにおいてもブリッジ基板を含むが、前記ブリッジ基板は、回路基板の内部に埋め込まれた状態で配置される。例えば、従来の半導体パッケージにおけるブリッジ基板は、回路基板内に埋め込まれ、これにより、その上部および下部に絶縁層および回路パターンが配置される構造を有する。しかし、このような構成の場合、回路基板の反り特性によって前記ブリッジ基板の反りが発生し、これによる前記ブリッジ基板の信頼性が低下することがある。例えば、前記回路基板の熱膨張係数と前記ブリッジ基板の熱膨張係数との差により、前記ブリッジ基板にクラックが発生し、これによる前記ブリッジ基板に含まれた超微細回路層の損傷が発生することがある。これに対して、実施例では、前記ブリッジ基板は、回路基板の第１キャビティ内に配置され、第１モールディング層によって保護され得る。さらに、前記ブリッジ基板の下側には、回路基板を構成する絶縁層や回路パターンが配置されない。したがって、実施例では、回路基板の様々な使用環境において、前記ブリッジ基板の反り特性を向上させて信頼性を維持することができ、これによる第１プロセッサチップと第２プロセッサチップとの間の通信性能を向上させることができる。また、実施例では、前記ブリッジ基板の少なくとも一部が前記第１モールディング層の外部に露出されるようにして、前記ブリッジ基板で発生する熱を外部に容易に放出することができ、これによる前記ブリッジ基板の放熱性を高めることができる。さらに、実施例では、前記ブリッジ基板の信頼性を向上させて、前記ブリッジ基板を介して連結される第１プロセッサチップと第２プロセッサチップとの間の信号伝達または電力伝達の性能を向上させることができる。

【0037】

また、実施例では、回路基板の上側に、貫通電極を保護しながら第２キャビティを含む第２モールディング層と、前記第２モールディング層の第２キャビティに配置され、チップをモールディングする第３モールディング層とを含む。そして、実施例では、第２モールディング層と第３モールディング層とが互いに異なる強度を有するようにする。これにより、実施例では、前記第２モールディング層と第３モールディング層とを互いに異なる物質で構成することにより、貫通電極とチップを安定して保護することができる。また、実施例では、前記第２モールディング層が形成された状態で回路基板の製造工程が行われることにより、ブリッジ基板の実装時に回路基板の損傷を保護することができ、さらに回路基板とブリッジ基板との間の連結信頼性を向上させることができる。

【0038】

また、実施例における貫通電極は、金属ワイヤをボンディングして形成されたワイヤ部であり得る。このために、貫通電極は、第１導電性結合部、補強部、および貫通部を含むことができる。このとき、実施例における貫通電極は、前記金属ワイヤに対応する貫通部を含み、これにより前記貫通電極が有する幅を減らすことができる。これにより、実施例では、複数の貫通電極間の離隔間隔およびピッチを減らすことができ、さらに回路基板の横方向への幅を減少させることができ、これによる回路基板の集積度を向上させることができる。

【0039】

また、実施例における貫通電極は、第１導電性結合部を含み、これに基づいて第３パッドと前記貫通部との間の接合力を増加させることができ、さらに、前記第３パッドの幅と前記貫通部との間の幅の違いによって発生する信号損失を減らすことができる。例えば、第３パッド上に前記貫通部が直接配置される場合、前記第３パッドと前記貫通部との間の接合力が減少して、前記貫通部が前記第３パッドから脱落するという問題が発生することがある。また、第３パッド上に前記貫通部が直接配置される場合、前記第３パッドと前記貫通部との間で信号が伝送される場合、前記第３パッドと前記貫通部との間の幅の急激な変化により信号損失が発生することがある。このとき、実施例では、前記第３パッドと前記貫通部との間に前記第１導電性結合部を形成することによって上記のような問題を解決することができ、これによる回路基板の電気的信頼性および物理的信頼性を向上させることができる。

【0040】

また、実施例の貫通電極は、前記第１導電性結合部と前記貫通部との間に補強部を形成する。前記補強部は、前記第１導電性結合部上に一定の高さを有し、前記貫通部よりも大きい幅を有することができる。これにより、実施例では、前記補強部を介して前記貫通部を安定して支持できるようにして、前記貫通電極の直進度を向上させることができ、これによる貫通電極の電気的信頼性を向上させることができる。

【図面の簡単な説明】

【0041】

【図1】比較例に係る半導体パッケージを示す断面図である。

【図2】第１実施例に係る回路基板を示す断面図である。

【図3】図２の一部の構成を説明するための図である。

【図4】図３の第１絶縁層を構成する回路パターンの層構造を具体的に示す図である。

【図5】図３の第１回路パターンのパッドを説明するための図である。

【図6】図２の貫通電極を説明するための図である。

【図7】図２のブリッジ基板を示す図である。

【図8】図７のブリッジ基板の再配線層の詳細構造を示す図である。

【図9】第２実施例に係る回路基板を示す図である。

【図10】図９のブリッジ基板を示す図である。

【図11a】図２の回路基板を工程順に説明するための図である。

【図11b】図２の回路基板を工程順に説明するための図である。

【図11c】図２の回路基板を工程順に説明するための図である。

【図11d】図２の回路基板を工程順に説明するための図である。

【図11e】図２の回路基板を工程順に説明するための図である。

【図11f】図２の回路基板を工程順に説明するための図である。

【図11g】図２の回路基板を工程順に説明するための図である。

【図11h】図２の回路基板を工程順に説明するための図である。

【図11i】図２の回路基板を工程順に説明するための図である。

【図11j】図２の回路基板を工程順に説明するための図である。

【図11k】図２の回路基板を工程順に説明するための図である。

【図11l】図２の回路基板を工程順に説明するための図である。

【図11m】図２の回路基板を工程順に説明するための図である。

【図11n】図２の回路基板を工程順に説明するための図である。

【図11o】図２の回路基板を工程順に説明するための図である。

【図11p】図２の回路基板を工程順に説明するための図である。

【図11q】図２の回路基板を工程順に説明するための図である。

【図11r】図２の回路基板を工程順に説明するための図である。

【図11s】図２の回路基板を工程順に説明するための図である。

【図11t】図２の回路基板を工程順に説明するための図である。

【図11u】図２の回路基板を工程順に説明するための図である。

【図11v】図２の回路基板を工程順に説明するための図である。

【図11w】図２の回路基板を工程順に説明するための図である。

【図12】実施例に係る第１半導体パッケージを示す図である。

【図13】実施例に係る第２半導体パッケージを示す図である。

【図14】実施例に係る第３半導体パッケージを示す図である。

【発明を実施するための形態】

【0042】

以下、添付された図面を参照して実施例を詳細に説明する。

【0043】

但し、本発明の技術思想は、説明される一部の実施例に限定されるものではなく、互いに異なる多様な形態で具現され得、本発明の技術思想の範囲内であれば、実施例間にその構成要素のうち一つ以上を選択的に結合、置換して使うことができる。

【0044】

また、本発明の実施例で使われる用語（技術および科学的用語を含む）は、明らかに特に定義されて記述されない限り、本発明が属する技術分野で通常の知識を有する者にとって一般的に理解され得る意味と解釈され得、辞書に定義された用語のように一般的に使われる用語は、関連技術の文脈上の意味を考慮して、その意味を解釈することができるであろう。また、本発明の実施例で使われる用語は、実施例を説明するためのものであり、本発明を制限しようとするものではない。

【0045】

本明細書において、単数形は、文句で特に言及しない限り、複数形も含むことができ、「Ａおよび（と）Ｂ、Ｃのうち少なくとも一つ（または一つ以上）」と記載される場合、Ａ、Ｂ、Ｃで組み合わせできるすべての組み合わせのうち一つ以上を含むことができる。また、本発明の実施例の構成要素を説明するにあたって、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）等の用語を使うことができる。

【0046】

このような用語は、その構成要素を他の構成要素と区別するためのものに過ぎず、その用語によって該当構成要素の本質や順番または順序などが限定されない。そして、或る構成要素が他の構成要素に「連結」、「結合」、または「接続」されると記載された場合、その構成要素はその他の構成要素に直接的に連結、結合、または接続される場合のみならず、その構成要素とその他の構成要素との間にあるまた他の構成要素によって「連結」、「結合」、または「接続」される場合も含むことができる。

【0047】

また、各構成要素の「上（うえ）または、下（した）」に形成または配置されるものと記載される場合、上（うえ）または下（した）は、２つの構成要素が互いに直接接触する場合のみならず、一つ以上のまた他の構成要素が前記２つの構成要素の間に形成または配置される場合も含む。また、「上（うえ）または下（した）」で表現される場合、一つの構成要素を基準として上側方向のみならず、下側方向の意味も含むことができる。

【0048】

－比較例－
図１は、比較例に係る半導体パッケージを示す断面図である。

【0049】

図１を参照すると、比較例では、電子デバイスのメインボードに信号を伝達するために少なくとも２つのパッケージが要求される。

【0050】

比較例における電子デバイスに含まれる半導体パッケージは、少なくとも２つ以上のパッケージが組み合わせられた状態であり得る。

【0051】

比較例に係る半導体パッケージは、第１パッケージ１０および第２パッケージ２０を含む。

【0052】

第１パッケージ１０は、プロセッサチップ１２が実装されたプロセッサパッケージである。そして、第２パッケージ２０は、メモリチップ２３が実装されたメモリパッケージである。

【0053】

第１パッケージ１０は、プロセッサチップ１２が実装される第１基板１１を含む。前記第１基板１１は、多層構造を有し、プロセッサチップ１２が配置される一側部および第１接着ボール１６が配置される他側部を含む。前記第１パッケージ１０は、ファンアウト構造を有し、前記他側部に配置された第１接着ボール１６を用いて電子デバイスのメインボード（図示せず）に付着される。

【0054】

前記第１基板１１には、プロセッサチップ１２が実装される。前記プロセッサチップ１２は、多様な機能が統合された統合プロセッサチップである。これにより、前記プロセッサチップ１２は、提供する機能に数に比例してサイズが大きくなる。即ち、前記第１基板１１は、プロセッサチップ１２が実装され、前記プロセッサチップ１２と電子デバイスのメインボードとの間を連結する機能を有する。

【0055】

一方、比較例の前記第１パッケージ１０は、第２基板１５をさらに含む。前記第２基板１５は、前記第１パッケージ１０と前記第２パッケージ２０との間を相互連結するインターポーザである。

【0056】

即ち、比較例における半導体パッケージは、第２基板１５のようなインターポーザが必須的に含まれる。そして、比較例における半導体パッケージは、前記インターポーザが有する厚さに比例して全体体積が増加するという問題点がある。これにより、比較例の半導体パッケージは、電子デバイスの厚さが増加し、これによるスリム化に限界がある。

【0057】

また、比較例における半導体パッケージは、前記第２基板１５を用いて前記第１パッケージ１０と前記第２パッケージ２０とを相互連結することにより、信号伝送ラインの長さが増加するという問題点がある。即ち、比較例における半導体パッケージにおいては、プロセッサチップ１２の信号とメモリチップ２３の信号とを相互伝達するためには、少なくとも前記第２基板１５を介していなければならず、これにより前記第２基板１５における信号伝送ラインの長さに対応して、前記プロセッサチップ１２と前記メモリチップ２３との間の信号伝送距離が増加する。これにより、比較例では、前記第２基板１５により、前記プロセッサチップ１２と前記メモリチップ２３との間の高速通信が困難であるという問題がある。さらに、比較例では、前記第２基板１５による信号伝送距離が増加することにより、ノイズに脆弱であり、これによる通信性能が低下するという問題を有している。

【0058】

一方、比較例の第１パッケージ１０は、第１基板１１上に配置される第２接着ボール１３と、前記第２接着ボール１３と前記プロセッサチップ１２とをモールディングする第１モールディング層１４を含む。このとき、前記第１モールディング層１４は、前記プロセッサチップ１２と前記第２接着ボール１３を保護する。これにより、前記第１モールディング層１４は、前記プロセッサチップ１２と前記第２接着ボール１３の高さによって厚さが決定される。しかし、比較例では、前記第１モールディング層１４の上に前記第２基板１５がさらに配置され、これにより前記第１モールディング層１４の厚さは、前記第２基板１５による影響も考慮しなければならず、これによる厚さが増加するという問題を有する。

【0059】

また、比較例の第２パッケージ２０は、第３基板２２、前記第３基板２２に配置されるメモリチップ２３、および第２モールディング層２４を含む。

【0060】

上記のように、比較例では、プロセッサチップ１２とメモリチップ２３とを互いに電気的に連結するために、少なくとも３つの基板が要求される。また、比較例では、少なくとも３つの基板を互いに接合するための工程が必要であり、これによる製造工程の数の増加および複雑度による歩留まりが減少するという問題を有する。具体的には、比較例では、互いに異なるチップを一つの基板上に配置する工程の難易性があるので、少なくとも３つの基板が要求される。

【0061】

また、比較例では、少なくとも３つの基板を互いに接合するために、少なくとも２つの接着ボールが要求される。

【0062】

即ち、比較例では、第１基板１１と第２基板１５とを連結するための第２接着ボール１３および前記第２基板１５と第３基板２２とを連結するための第３接着ボール２１が要求される。これにより、比較例に係る半導体パッケージは、複数の基板の相互接合のために、少なくとも２つ以上の接着ボールが要求されるので、前記接着ボールの接続不良により半導体パッケージの信頼性が低下し得るという問題を有する。また、前記２つ以上の接着ボールが厚さ方向に配置される構造を有し、前記接着ボールが有する厚さだけ半導体パッケージの厚さ、さらに電子デバイスの厚さが増加するという問題点を有する。

【0063】

具体的には、前記第１基板１１の第１厚さｔ１は、１２０μｍ～１５０μｍである。前記第１モールディング層１４、プロセッサチップ１２、および第２接着ボール１３を含む第２厚さｔ２は、１４５μｍ～１６０μｍである。また、第２基板１５の第３厚さｔ３は、９０μｍ～１１０μｍである。また、第１接着ボール１６の第４厚さｔ４は、１３０μｍ～１５０μｍである。

【0064】

これにより、前記第１～第４厚さｔ１、ｔ２、ｔ３、ｔ４を含む第１パッケージ１０の全厚さｔ８は、４８０μｍ～５５０μｍである。

【0065】

また、第３接着ボール２１の第５厚さｔ５は、１４５μｍ～１８０μｍである。また、第３基板２２の第６厚さｔ６は、９０μｍ～１１０μｍである。また、メモリチップ２３および第２モールディング層２４を含む第７厚さｔ７は、３７０μｍ～４００μｍである。これにより、前記第５厚さ～第７厚さｔ５、ｔ６、ｔ７を含む第２パッケージ２０の全厚さｔ９は、６１０μｍ～７００μｍである。したがって、比較例の半導体パッケージの全厚さは、１１００μｍ以上を有する。

【0066】

一方、最近、電子デバイスのスリム化により、前記半導体パッケージの要求厚さは、１１００μｍ以下である。また、最近、電子デバイスのタイプは、フォルダブル製品が主になっており、前記フォルダブル製品の特性上、長手方向への制約は少ないが、厚さ方向への制約は大きい。しかし、比較例の半導体パッケージは、厚さ方向に複数の接着ボールを媒介に複数の基板が相互接合される構造を有することにより、電子デバイスに要求される仕様を満足できないという問題がある。

【0067】

また、最近、電気／電子製品の高性能化が進むにつれて、限られたサイズの基板により多くのパッケージを付着するための技術が研究されており、これにより回路パターンの微細化が求められている。しかし、比較例の半導体パッケージの場合、回路パターンの微細化に限界がある。比較例の半導体パッケージに含まれる回路パターンは、少なくとも１０μｍ以上の線幅と、１０μｍ以上の間隔を有する。また、最近、アプリケーションプロセッサＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）で処理される機能の増加により、これを一つのチップとして実現することが難しくなっている。しかし、比較例で提供される回路パターンの場合、前記一つの第１基板１１に互いに異なる機能を果たす２つのアプリケーションプロセッサＡＰを実装するのに困難がある。

【0068】

さらに、実施例では、第１基板１１と第３基板２２との間にパッドのピッチを合わせるために第２基板１５が必ず含まれなければならず、前記第２基板１５の厚さだけ半導体パッケージ の全体的な厚さが増加するという問題がある。

【0069】

実施例は、このような比較例の問題点を解消するためのものであって、複数のアプリケーションプロセッサチップを一つの基板を実装できる新しい構造の回路基板およびこれを含む半導体パッケージを提供できるようにする。

【0070】

さらに、実施例では、このような比較例の問題点を解消するためのものであって、貫通電極を用いて微細ピッチを具現することにより、比較例に含まれた第２基板１５を除去して、半導体パッケージのスリム化、小型化、および高い集積度を達成できるようにした新しい構造の回路基板およびこれを含む半導体パッケージを提供できるようにする。

【0071】

－電子デバイス－
実施例の説明に先立ち、実施例の半導体パッケージを含む電子デバイスについて簡単に説明する。電子デバイスは、メインボード（図示せず）を含む。前記メインボードは、多様な部品と物理的および／または電気的に連結され得る。例えば、メインボードは、実施例の半導体パッケージと連結され得る。前記半導体パッケージには、多様なチップが実装され得る。主に、前記半導体パッケージには、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップと、アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが実装され得る。

【0072】

そして、実施例では、前記電子デバイスのメインボードと連結される半導体パッケージの厚さを減少させながら、一つの基板に互いに異なる種類の少なくとも２つのチップを実装できる半導体パッケージ基板を提供する。したがって、実施例では、複数のチップ間の信号または電力伝送をより容易にすることができ、これによる電子デバイスの小型化を達成することができる。

【0073】

このとき、前記電子デバイスは、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、個人用情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビ（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであり得る。但し、これに限定されず、これらに加えてデータを処理する任意の他の電子機器であり得ることは言うまでもない。

【0074】

実施例
以下では、実施例に係る回路基板および前記回路基板を含む半導体パッケージについて具体的に説明する。

【0075】

図２は、第１実施例に係る回路基板を示す断面図であり、図３は、図２の一部構成を説明するための図であり、図４は、図３の第１絶縁層を構成する回路パターンの層構造を具体的に示す図であり、図５は、図３の第１回路パターンのパッドを説明するための図であり、図６は、図２の貫通電極を説明するための図であり、図７は、図２のブリッジ基板を示す図であり、図８は、図７のブリッジ基板の再配線層の詳細構造を示す図である。

【0076】

以下では、図２～図８を参照して、第１実施例に係る回路基板について具体的に説明する。

【0077】

図２～図８を参照すると、回路基板は、絶縁層１１０を含む。

【0078】

このとき、実施例における複数の絶縁層は、第１絶縁物質を含む第１絶縁層１１１と、前記第１絶縁物質とは異なる第２絶縁物質を含む第２絶縁層１１２とを含むことができる。

【0079】

第１実施例における回路基板は、互いに異なる少なくとも２つのチップを実装できるようにする。例えば、第１実施例における回路基板は、少なくとも２つのプロセッサチップを実装できる複数のチップ実装領域を含むことができる。例えば、回路基板は、ＣＰＵが実装される第１実装領域と、ＧＰＵが実装される第２実装領域とを含むことができる。このとき、前記第１実装領域と第２実装領域は、回路基板の最外側に形成され得、厚さ方向ではなく幅方向に並んで配置され得る。例えば、実施例における回路基板は、ＣＰＵおよびＧＰＵが一定間隔で隔てた位置で並んで（ｓｉｄｅ ｂｙ ｓｉｄｅ）実装できるようにする。

【0080】

第１絶縁層１１１は、１層構造を有することができる。但し、実施例はこれに限定されず、前記第１絶縁層１１１が少なくとも２層以上の層構造を有することもある。但し、実施例は、比較例における第１パッケージの厚さをスリム化できるようにする。このとき、前記第１絶縁層１１１は、後述する第２絶縁層１１２よりも大きい厚さを有する。これにより、実施例では、回路基板のスリム化のために、前記第１絶縁層１１１の層数を最小化し、回路配置設計によって前記第２絶縁層１１２の層数を増加させることができるようにする。

【0081】

前記第１絶縁層１１１は、チップが実装されるチップ実装領域を提供することができる。

【0082】

実施例の回路基板は、第１絶縁層１１１の第２面または下面に配置される第２絶縁層１１２を含む。前記第２絶縁層１１２は、１層で構成され得、これとは異なり、２層以上の多層構造を有することができる。このとき、実施例では、メモリやプロセッサなどのチップと電子デバイスのメインボードとの間で信号伝達を可能にし、このための回路パターンの配置がなされなければならない。そして、このために、前記第２絶縁層１１２が１層のみで構成される場合、前記回路パターンの全ての配置がなされることが困難なことがある。これにより、実施例では、前記第２絶縁層１１２が２層以上の層数を有するようにする。但し、実施例はこれに限定されない。

【0083】

前記第２絶縁層１１２の最外側は、電子デバイスのメインボードと連結することができ、このためのメインボードと連結するための端子パッド領域を含むことができる。

【0084】

前記第１絶縁層１１１は、第１絶縁物質を含むことができる。例えば、前記第１絶縁層１１１は、強化繊維を含む樹脂で構成され得る。一例として、前記第１絶縁層１１１は、プリプレグを含むことができる。

【0085】

即ち、実施例の回路基板は、全体的な厚さをスリム化しながら、反り特性を向上させることができるようにする。さらに、少なくとも２つのプロセッサチップを実装できる実装領域を提供しなければならない。

【0086】

このとき、回路基板の全体絶縁層が第２絶縁層１１２のような第２絶縁物質を含む場合、回路基板の全厚さを低くすることができるが、これによる信頼性が低下することがある。例えば、回路基板の全絶縁層が第２絶縁層１１２のような第２絶縁物質を含む場合、回路基板にクラックが発生しやすくなり、反り特性が低下することがあり、さらにチップが実装されるチップ実装パッドを安定して支持できないという問題が発生することがある。

【0087】

これにより、実施例では、上記のような問題を解決するために、回路基板を構成する複数の絶縁層のうち少なくとも一つの絶縁層に対しては、第１絶縁物質を含む第１絶縁層１１１で構成する。さらに、実施例では、回路基板にキャビティＣ１、Ｃ２が形成され、前記キャビティは、回路基板の最上側に配置された実装パッドの第１面および第２面と垂直方向に重なる。例えば、前記回路基板の最上側に配置された実装パッドの第１面および第２面は、前記キャビティ内に配置されてキャビティを介して露出され得る。ここで、露出されるということは、実装パッドの第１面および第２面が実装パッドではなく他の構成に露出されることを意味し、半導体パッケージの外部に露出されることを意味するものではない。このとき、前記実装パッドを支持する絶縁層が第２絶縁層１１２である場合、前記キャビティＣ１、Ｃ２を形成する過程で前記実装パッドの物理的信頼性が低下することがある。例えば、前記第２絶縁層１１２は、第１絶縁層１１１に比べて強度が低くてもよい。これにより、前記第２絶縁層１１２によって前記実装パッドが支持される場合、前記実装パッドが絶縁層から分離される脱落問題や前記実装パッドの平坦度が低くなるという問題がある。

【0088】

これにより、実施例では、前記第１絶縁層１１１に前記チップ実装のための実装パッドを配置できるようにする。これについては、以下でより詳細に説明する。

【0089】

実施例では、前記第１絶縁層１１１は、強化繊維を含むプリプレグを含むことができ、これにより前記回路基板の反り特性を向上させながら、前記少なくとも２つのプロセッサチップを実装できる実装領域を提供する。

【0090】

即ち。前記プリプレグは、ガラス繊維糸（ｇｌａｓｓ ｙａｒｎ）で織られたガラスファブリック（ｇｌａｓｓ ｆａｂｒｉｃ）のような織物シート（ｆａｂｒｉｃ ｓｈｅｅｔ）形態の繊維層にエポキシ樹脂等を含浸した後、熱圧着を行うことにより形成され得る。但し、実施例はこれに限定されず、前記第１絶縁層１１１を構成するプリプレグは、炭素繊維糸で織られた織物シート形態の繊維層を含むことができる。

【0091】

そして、前記第１絶縁層１１１は、樹脂および前記樹脂内に配置される強化繊維を含むことができる。前記樹脂は、エポキシ樹脂であり得るが、これに限定されない。前記樹脂は、エポキシ樹脂に特に限定されず、例えば分子内にエポキシ基が１個以上含まれ得、これとは異なり、エポキシ系が２個以上含まれ得、これとは異なり、エポキシ系が４個以上含まれ得る。また、前記樹脂は、ナフタレン（ｎａｐｈｔｈａｌｅｎｅ）基を含むことができ、例えば、芳香族アミン型であり得るが、これに限定されない。例えば、前記樹脂は、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、アラルキル型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ナフタレン型エポキシ樹脂、ナフトール型エポキシ樹脂、フェノール類とフェノール性ヒドロキシル基を有する芳香族アルデヒドとの縮合物のエポキシ樹脂、ビフェニルアラルキル型エポキシ樹脂、フルオレン型エポキシ樹脂、キサンテン型エポキシ樹脂、トリグリシジルイソシアヌレート、ゴム変性型エポキシ樹脂、リン（ｐｈｏｓｐｈｏｒｏｕｓ）系エポキシ樹脂などが挙げられ、ナフタレン系エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、フェノールノボラックエポキシ樹脂、クレゾールノボラックエポキシ樹脂、ゴム変性型エポキシ樹脂、およびリン（ｐｈｏｓｐｈｏｒｏｕｓ）系エポキシ樹脂を含むことができる。また、前記強化繊維は、ガラス繊維、炭素繊維、アラミド繊維（例えば、アラミド系の有機材料）、ナイロン（ｎｙｌｏｎ）、シリカ（ｓｉｌｉｃａ）系の無機材料、またはチタニア（ｔｉｔａｎｉａ）系の無機材料が使用され得る。前記強化繊維は、前記樹脂内で平面方向に互いに交差する形態で配列され得る。

【0092】

一方、前記ガラス繊維、炭素繊維、アラミド繊維（例えば、アラミド系の有機材料）、ナイロン（ｎｙｌｏｎ）、シリカ（ｓｉｌｉｃａ）系の無機材料、またはチタニア（ｔｉｔａｎｉａ）系の無機材料が使用され得る。

【0093】

一方、前記 第１絶縁層１１１は、回路基板の最上側または最下側に配置される。但し、説明の便宜上、前記第１絶縁層１１１は、回路基板の最上側に配置されるものとして説明する。前記回路基板の最上側は、チップが実装される領域に対応することができる。例えば、前記第１絶縁層１１１は、回路基板を構成する複数の絶縁層のうち最上側に配置された絶縁層を意味することができる。

【0094】

前記第１絶縁層１１１は、１０μｍ～３０μｍの範囲の厚さを有することができる。例えば、前記第１絶縁層１１１は、１５μｍ～２５μｍの範囲を満足することができる。例えば、前記第１絶縁層１１１は、１８μｍ～２３μｍの範囲を満足することができる。前記第１絶縁層１１１の厚さが１０μｍよりも小さいと、前記第１絶縁層１１１内に配置されたガラス繊維が前記第１絶縁層１１１の表面の外側に突出し、これによる電気的信頼性に問題が発生することがある。また、前記第１絶縁層１１１の厚さが３０μｍよりも大きいと、回路基板の全体的な厚さが増加し、これにより半導体パッケージのスリム化が困難なことがある。

【0095】

前記第１絶縁層１１１の厚さは、回路パターンと回路パターンとの間の距離に対応することができる。例えば、第１絶縁層１１１の厚さは、第１回路パターン１２１の下面と第２回路パターン１２２の上面との間の距離を意味することができる。

【0096】

前記第１絶縁層１１１の第２面には、第２絶縁層１１２が配置される。前記第２絶縁層１１２は、上述したように２層で構成され得る。

【0097】

前記第２絶縁層１１２は、前記第１絶縁層１１１を構成する第１絶縁物質とは異なる第２絶縁物質を含むことができる。例えば、前記第２絶縁層１１２は、ガラス繊維を含まない樹脂で構成され得る。一例として、前記第２絶縁層１１２は、ＲＣＣ（Ｒｅｓｉｎ Ｃｏａｔｅｄ Ｃｏｐｐｅｒ）であり得る。

【0098】

例えば、前記第２絶縁層１１２は、前記第１絶縁層１１１の第２面または下面に配置された第２－１絶縁層１１２－１と、前記第２－１絶縁層１１２－１の第２面または下面に配置された第２－２絶縁層１１２－２を含むことができる。そして、前記第２－１絶縁層１１２－１および第２－２絶縁層１１２－２は、それぞれＲＣＣを含むことができる。

【0099】

前記第２－１絶縁層１１２－１および第２－２絶縁層１１２－２のそれぞれの厚さは、前記第１絶縁層１１１の厚さよりも小さくてもよい。

【0100】

例えば、前記第２－１絶縁層１１２－１および第２－２絶縁層１１２－２は、それぞれ８μｍ～２０μｍの厚さを有することができる。例えば、前記第２－１絶縁層１１２－１および第２－２絶縁層１１２－２は、それぞれ８．５μｍ～１７μｍの厚さを有することができる。例えば、前記第２－１絶縁層１１２－１および第２－２絶縁層１１２－２は、それぞれ９μｍ～１５μｍの厚さを有することができる。前記第２－１絶縁層１１２－１および第２－２絶縁層１１２－２の厚さが８μｍよりも小さいと、前記第２－１絶縁層１１２－１および第２－２絶縁層１１２－２によって回路パターンが安定して保護されないことがある。前記第２－１絶縁層１１２－１および第２－２絶縁層１１２－２の厚さが２０μｍよりも大きいと、回路基板の全体的な厚さが増加し、これにより半導体パッケージのスリム化が困難なことがある。

【0101】

前記第２－１絶縁層１１２－１の厚さは、第２回路パターン１２２の下面と第３回路パターン１２３の上面との間の距離を意味することができる。また、前記第２－２絶縁層１１２－２の厚さは、前記第３回路パターン１２３の下面と前記第４回路パターン１２４の上面との間の距離を意味することができる。

【0102】

実施例では、前記回路基板を構成する絶縁層１１０において、上記のように１層の第１絶縁層１１１を除いた残りの絶縁層がＲＣＣで構成されるようにして、回路基板の全体的な厚さを減少させながら、信号または電力伝送性能を向上させることができる。

【0103】

即ち、実施例では、前記第２絶縁層１１２を低誘電率を有するＲＣＣで構成することにより、回路基板の厚さをスリムにしながら高周波帯域でも信号損失が最小化される信頼性の高い回路基板を提供することができる。

【0104】

一方、前記第２絶縁層１１２は、前記ＲＣＣに限定されず、ガラス繊維を含まない絶縁物質を含む他の絶縁層で構成され得る。例えば、前記第２絶縁層１１２は、光硬化性樹脂または感光性樹脂を含むことができる。例えば、前記第２絶縁層１１２は、ＰＩＤ（Ｐｈｏｔｏｉｍａｇｅａｂｌｅ ｄｉｅｌｅｃｔｉｃｓ）を含むことができる。

【0105】

上記のような回路基板の第１最外側に対応する第１絶縁層１１１の最上側は、複数のチップが実装されるチップ実装領域を含むことができる。例えば、前記第１絶縁層１１１の最上側は、チップが実装される第１領域Ｒ１と、前記チップ実装領域Ｒ１以外の第２領域Ｒ１とを含むことができる。

【0106】

そして、前記第１領域Ｒ１は、第１チップが実装される第１－１領域Ｒ１－１と、第２チップが実装される第１－２領域Ｒ１－２とを含むことができる。また、前記第１－１領域Ｒ１－１および前記第１－２領域Ｒ１－２は、それぞれ複数の領域に区分され得る。前記第１－１領域Ｒ１－１は、第１－１サブ領域Ｒ１－１１および第１－２サブ領域Ｒ１－１２を含むことができる。第１－２領域Ｒ１－２は、第２－１サブ領域Ｒ１－２１および第２－２サブ領域Ｒ１－２２を含むことができる。

【0107】

即ち、前記第１チップおよび第２チップは、互いに電気的に連結されるべき端子を含む。例えば、前記第１チップは、前記第２チップと電気的に連結されるべき第１－１端子と、それ以外の第１－２端子とを含む。また、第２チップは、前記第１チップと電気的に連結されるべき第２－１端子と、それ以外の第２－２端子とを含む。

【0108】

そして、第１－１サブ領域Ｒ１－１１は、前記第１チップの端子のうち第１－２端子と連結される実装パッドが配置された領域であり、第１－２サブ領域Ｒ１－１２は、前記第１チップの端子のうち前記第１－１端子と連結される実装パッドが配置された領域である。

【0109】

これに対応して、第２－１サブ領域Ｒ１－２１は、前記第２チップの端子のうち第２－２端子と連結される実装パッドが配置された領域であり、第２－２サブ領域Ｒ１－２２は、前記第２チップの端子のうち前記第２－１端子と連結される実装パッドが配置された領域である。

【0110】

また、前記第１絶縁層１１１の第２領域Ｒ２には、後述する第１保護層１４０が配置され得る。このとき、前記第１保護層１４０は、開口部を含むことができる。例えば、前記第１保護層１４０は、前記第１絶縁層１１１の第１面または上面に配置された前記第１回路パターン１２１の第１面または上面と垂直方向に重なる開口部を含むことができる。

【0111】

これにより、前記第１絶縁層１１１の第２領域Ｒ２は、前記第１保護層１４０が配置される第２－１領域Ｒ２－１と、前記第１保護層１４０の開口部に対応する第２－２領域Ｒ２－２とを含むことができる。

【0112】

また、前記第２絶縁層１１２の第２面は、第３領域Ｒ３および第４領域Ｒ４を含むことができる。

【0113】

即ち、前記第２絶縁層１１２の第２面は、ブリッジ基板２００が配置される領域とそれ以外の領域とに区分され得る。例えば、前記第２絶縁層１１２の第２面は、第２保護層１４５が配置される領域とそれ以外の領域とに区分され得る。そして、前記第２絶縁層１１２の第３領域Ｒ３は、前記ブリッジ基板２００が配置される領域および前記第２保護層１４５が配置されない領域を意味することができる。また、前記第２絶縁層１１２の第４領域Ｒ４は、前記ブリッジ基板２００が配置されない領域または前記第２保護層１４５が配置される領域を意味することができる。一方、前記第２保護層１４５は、前記第２絶縁層１１２の第２面（明確には、第２－２絶縁層１１２－２の第２面）に配置された第４回路パターン１２４の第２面と垂直方向に重なる開口部（図示せず）を含む。これにより、前記第２絶縁層１１２の前記第４領域Ｒ４は、前記第２保護層１４５が配置される第４－１領域Ｒ４－１と、前記第２保護層１４５の開口部に対応する第４－２領域Ｒ４－２とを含むことができる。

【0114】

実施例の回路基板は、それぞれの絶縁層の表面に配置された回路パターンを含む。

【0115】

例えば、実施例は、第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４を含む。

【0116】

このとき、実施例の回路基板は、ＥＴＳ工法を適用して回路パターンを形成し、これにより、回路基板の最外側に配置された回路パターンは、ＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ）構造を有することができる。例えば、回路基板に含まれる回路パターンのうち最上側に配置された回路パターンは、絶縁層内に埋め込まれた構造を有することができ、前記第１最外側とは反対となる第２最外側に配置された回路パターンは、絶縁層の表面の上に突出した構造を有することができる。

【0117】

前記第１回路パターン１２１は、第１絶縁層１１１の第１面に配置され得る。例えば、前記第１回路パターン１２１は、前記第１絶縁層１１１の上面に配置され得る。

【0118】

前記第１回路パターン１２１は、回路基板の最上側に配置された回路パターンである。前記第１回路パターン１２１は、チップが実装される領域に配置された回路パターンである。前記第１回路パターン１２１は、ＥＴＳ構造を有することができる。例えば、前記第１回路パターン１２１の上面は、前記第１絶縁層１１１の上面よりも高くなくてもよい。例えば、前記第１回路パターン１２１の上面は、前記第１絶縁層１１１の上面と同一平面上に位置するか、前記第１絶縁層１１１の上面よりも低く位置することができる。例えば、前記第１回路パターン１２１の側面および下面は、前記第１絶縁層１１１によって覆われ得る。但し、前記第１回路パターン１２１の下面の一部は、後述する第１キャビティＣ１と垂直方向に重なることがある。例えば、前記第１回路パターン１２１の下面の一部は、前記第１キャビティＣ１内に位置することができる。

【0119】

前記第１回路パターン１２１は、チップが実装される実装パッドを含む。そして、前記第１回路パターン１２１は、ＥＴＳ工法により製造されたパターンであり、これによりＥＴＳ構造を有し、前記第１絶縁層１１１の第１面または上面に埋め込まれ得る。このようなＥＴＳ構造は、絶縁層の上に突出した構造の回路パターンを作製する比較例に比べ、絶縁層内に回路パターンが埋め込まれた構造を有するため、回路パターンの微細化が可能である。これにより、実施例では、前記チップが実装された領域における実装パッドやトレースの微細化が可能であり、これにより第１チップおよび第２チップの容易な実装が可能にできる。

【0120】

前記第２回路パターン１２２は、第１絶縁層１１１の第２面（例えば、下面）に配置され得る。例えば、前記第２回路パターン１２２は、第１絶縁層１１１の第２面（例えば、下面）と第２－１絶縁層１１２－１の第１面（例えば、上面）との間に配置され得る。前記第２回路パターン１２２は、前記第１絶縁層１１１の第２面または下面から下側方向に突出し得る。そして、前記第２回路パターン１２２の側面および下面は、前記第２－１絶縁層１１２－１によって覆われ得る。

【0121】

前記第３回路パターン１２３は、第２－１絶縁層１１２－１の第２面に配置され得る。例えば、第３回路パターン１２３は、第２－１絶縁層１１２－１の第２面と前記第２－２絶縁層１１２－２の第１面との間に配置される。前記第３回路パターン１２３は、前記第２－１絶縁層１１２－１の第２面または下面から下方向に突出し得る。そして、前記第３回路パターン１２３の側面および下面は、前記第２－２絶縁層１１２－２によって覆われ得る。ここで、覆われ得るという意味は、前記第３回路パターン１２３の側面の少なくとも一部および／または下面の少なくとも一部が包まれることを意味することができ、側面および／または下面が全て包まれることを意味することができる。

【0122】

前記第４回路パターン１２４は、前記第２－２絶縁層１１２－２の第２面に配置され得る。前記第４回路パターン１２４は、第１回路パターン１２１の第２最外側に配置された回路パターンであり得る。例えば、前記第４回路パターン１２４は、回路基板の最下側に配置された回路パターンであり得る。前記第４回路パターン１２４は、パッドを含むことができる。前記第４回路パターン１２４のパッドは、後に電子デバイスのメインボード（図示せず）に連結される端子パッドであり得る。

【0123】

前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（Ｃｕ）、および亜鉛（Ｚｎ）のうちから選択される少なくとも一つの金属物質で形成され得る。また、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４は、ボンディング力に優れた金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（Ｃｕ）、および亜鉛（Ｚｎ）のうちから選択される少なくとも一つの金属物質を含むペーストまたはソルダーペーストで形成され得る。好ましくは、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４は、電気伝導性が高く、かつ価格が比較的安価な銅（Ｃｕ）で形成され得る。

【0124】

前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４は、互いに異なる厚さを有することができる。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４の一部は、プリプレグからなる第１絶縁層１１１に配置され、残りの一部は、ＲＣＣからなる第２絶縁層１１２に配置される。これにより、前記第１絶縁層１１１に配置された回路パターンの厚さと前記第２絶縁層１１２に配置された回路パターンの厚さとは異なり得る。例えば、第１絶縁層１１１に配置された第１回路パターン１２１の厚さは、第２絶縁層１１２に配置された回路パターンの厚さよりも大きくてもよい。

【0125】

前記第１回路パターン１２１および第２回路パターン１２２は、１０μｍ～２５μｍの範囲を有することができる。例えば、前記第１回路パターン１２１および第２回路パターン１２２は、１２μｍ～２２μｍの範囲を有することができる。例えば、前記第１回路パターン１２１および第２回路パターン１２２は、１３μｍ～１８μｍの範囲を有することができる。

【0126】

前記第１回路パターン１２１および第２回路パターン１２２の厚さが１０μｍ未満であると、前記第１回路パターン１２１および第２回路パターン１２２の抵抗が増加することがある。また、プリプレグを含む絶縁層に１０μｍよりも小さい厚さを有する回路パターンを形成することが困難なことがある。前記第１回路パターン１２１および第２回路パターン１２２の厚さが２５μｍを超えると、前記第１回路パターン１２１および第２回路パターン１２２の線幅または間隔が増加することがあり、これによる回路基板の全体的な体積が増加することがある。

【0127】

第３回路パターン１２３および第４回路パターン１２４は、７μｍ～２０μｍの範囲を有することができる。例えば、前記第３回路パターン１２３および第４回路パターン１２４は、８μｍ～１７μｍの範囲を有することができる。例えば、前記第３回路パターン１２３および第４回路パターン１２４は、８μｍ～１５μｍの範囲を有することができる。

【0128】

前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４は、それぞれパッドおよびトレースを含むことができる。

【0129】

前記パッドは、チップが実装される実装パッド、ビアと連結されるビアパッド、電子デバイスのメインボードと連結される接着ボール（後述）が配置されるコアパッドまたはＢＧＡパッドを含むことができる。そして、前記トレースは、前記パッドと連結され、電気信号を伝達する長いライン形態の配線を意味することができる。

【0130】

前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４のパッドは、２０μｍ～５０μｍの範囲の幅を有することができる。前記第１回路パターン１２０のパッドは、２２μｍ～４０μｍの範囲の幅を有することができる。前記第１回路パターン１２０のパッドは、２５μｍ～３５μｍの範囲の幅を有することができる。

【0131】

前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４のトレースは、特定の線幅と特定の間隔を有することができる。

【0132】

例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４のトレースの線幅は、５μｍ～２０μｍの範囲を有することができる。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４のトレースの線幅は、７μｍ～１５μｍの範囲を有することができる。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４の線幅は、８μｍ～１２μｍの範囲を有することができる。

【0133】

また、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４のトレースの間隔は、５μｍ～２０μｍの範囲を有することができる。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４のトレースの間隔は、７μｍ～１５μｍの範囲を有することができる。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４のトレースの間隔は、８μｍ～１２μｍの範囲を有することができる。

【0134】

一方、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４のそれぞれのトレースは、前記範囲内で、互いに異なる線幅および間隔を有することができる。例えば、前記第１回路パターン１２１は、チップが実装される領域に配置され、これによる微細パターンで構成されなければならない。また、前記第４回路パターン１２４は、電子デバイスのメインボードに連結されなければならない。これにより、前記第４回路パターン１２４は、前記メインボードに含まれた配線の規格に対応しなければならない。これにより、実施例では、前記回路パターンのうち前記第１回路パターン１２１のトレースが最小の線幅および間隔を有することができ、第４回路パターン１２４の最大線幅および間隔を有することができる。そして、前記第２回路パターン１２２のトレースは、前記第１回路パターン１２１のトレースの線幅および間隔よりも大きく、前記第４回路パターン１２４のトレースの線幅および間隔よりも小さくてもよい。また、第３回路パターン１２３のトレースは、前記第２回路パターン１２２のトレースの線幅および間隔よりも大きく、前記第４回路パターン１２４のトレースの間隔および線幅よりも小さくてもよい。

【0135】

また、これに対応して、前記回路パターンのうち前記第１回路パターン１２１のパッドが最小幅を有することができ、前記第４回路パターン１２４のパッドが最大幅を有することができる。そして、前記第２回路パターン１２２のパッドは、前記第１回路パターン１２１のパッドの幅よりも大きく、前記第４回路パターン１２４のパッドの幅よりも小さい幅を有することができる。また、前記第３回路パターン１２３のパッドは、前記第２回路パターン１２２のパッドの幅よりも大きく、前記第４回路パターン１２４のパッドの幅よりも小さい幅を有することができる。

【0136】

一方、第１絶縁層１１１、第２－１絶縁層１１２－１、および第２－２絶縁層１１２－２には、それぞれビアが形成され得る。前記ビアは、それぞれの絶縁層の表面に配置された回路パターンを互いに電気的に連結することができる。

【0137】

前記第１絶縁層１１１には、第１ビア１３１が形成され得る。前記第２－１絶縁層１１２－１には、第２ビア１３２が形成され得る。また、第２－２絶縁層１１２－２には、第３ビア１３３が形成され得る。前記第１ビア１３１、第２ビア１３２、および第３ビア１３３は、第１絶縁層１１１、第２－１絶縁層１１２－１、および第２－２絶縁層１１２－２のうち一つの絶縁層のみを貫通することができ、少なくとも２つの絶縁層を共通に貫通して形成され得る。

【0138】

前記第１ビア１３１は、前記第１回路パターン１２１の第２面と前記第２回路パターン１２２の第１面との間を連結することができる。例えば、前記第１ビア１３１の第１面または上面は、前記第１回路パターン１２１の下面と連結され、前記第１ビア１３１の第２面または下面は、前記第２回路パターン１２２の上面と連結され得る。

【0139】

前記第２ビア１３２は、前記第２回路パターン１２２の第２面と前記第３回路パターン１２３の第１面との間を連結することができる。例えば、前記第２ビア１３２の第１面または上面は、前記第２回路パターン１２２の下面と連結され、前記第２ビア１３２の第２面または下面は、前記第３回路パターン１２３の上面と連結され得る。

【0140】

前記第３ビア１３３は、前記第３回路パターン１２３の第２面と前記第４回路パターン１２４の第１面との間を連結することができる。例えば、前記第３ビア１３３の第１面または上面は、前記第３回路パターン１２３の下面と連結され、前記第３ビア１３３の第２面または下面は、前記第４回路パターン１２４の上面と連結され得る。

【0141】

前記第１ビア１３１、第２ビア１３２、および第３ビア１３３は、互いに同じ形状を有することができる。例えば、前記第１ビア１３１、第２ビア１３２、および第３ビア１３３は、第１面の幅が第２面の幅よりも小さい台形状を有することができる。例えば、第１ビア１３１、第２ビア１３２、および第３ビア１３３は、上面の幅が下面の幅よりも小さくてもよい。

【0142】

前記第１ビア１３１、第２ビア１３２、および第３ビア１３３のそれぞれの幅は、１２μｍ～４０μｍの範囲を満たすことができる。前記第１ビア１３１、第２ビア１３２、および第３ビア１３３のそれぞれの幅は、１５μｍ～３５μｍの範囲を満たすことができる。前記第１ビア１３１、第２ビア１３２、および第３ビア１３３のそれぞれの幅は、１８μｍ～３０μｍの範囲を満たすことができる。そして、前記第１ビア１３１、第２ビア１３２、および第３ビア１３３の幅は、それぞれのビアの第１面および第２面のうち幅が広い第２面の幅を意味することができる。

【0143】

前記第１ビア１３１、第２ビア１３２、および第３ビア１３３は、前記範囲内で互いに異なる幅を有することができる。即ち、前記第１ビア１３１、第２ビア１３２、および第３ビア１３３の幅の差は、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４のパッドの幅の差に対応することができる。

【0144】

例えば、前記ビアのうち前記第１ビア１３１の幅が最も小さくてもよい。また、前記ビアのうち前記第３ビア１３３の幅が最も大きくてもよい。また、前記第２ビア１３２は、前記第１ビア１３１の幅よりも大きく、前記第３ビア１３３の幅よりも小さくてもよい。

【0145】

前記第１ビア１３１、第２ビア１３２、および第３ビア１３３は、絶縁層１１０を貫通するビアホールの内部に導電性物質を充填して形成され得る。

【0146】

前記ビアホールは、機械、レーザー、および化学加工のうちいずれか一つの加工方式によって形成され得る。前記ビアホールが機械加工によって形成される場合には、ミーリング（Ｍｉｌｌｉｎｇ）、ドリル（Ｄｒｉｌｌ）、およびルーティング（Ｒｏｕｔｉｎｇ）などの方式を使用することができ、レーザー加工によって形成される場合には、ＵＶやＣＯ_２レーザー方式を使用することができ、化学加工によって形成される場合には、アミノシラン、ケトン類などを含む薬品を用いて、前記複数の絶縁層のうち少なくとも一つの絶縁層を開放することができる。

【0147】

一方、前記レーザーによる加工は、光学エネルギーを表面に集中させて材料の一部を溶かし蒸発させて、所望の形態をとる切断方法であって、コンピュータプログラムによる複雑な形成も容易に加工することができ、他の方法では切断しにくい複合材料も加工することができる。

【0148】

また、前記レーザーによる加工は、切断径が最小０．００５ｍｍまで可能であり、加工可能な厚さ範囲が広いという利点がある。

【0149】

前記レーザー加工ドリルとして、ＹＡＧ（Ｙｔｔｒｉｕｍ Ａｌｕｍｉｕｍ Ｇａｒｎｅｔ）レーザーやＣＯ_２レーザーや紫外線（ＵＶ）レーザーを用いることが望ましい。ＹＡＧレーザーは、銅箔層および絶縁層の両方を加工できるレーザーであり、ＣＯ_２レーザーは、絶縁層のみを加工できるレーザーである。

【0150】

前記ビアホールが形成されると、前記ビアホールの内部を導電性物質で充填して、それぞれの貫通部を形成することができる。前記貫通部を形成する金属物質は、銅（Ｃｕ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、およびパラジウム（Ｐｄ）のうちから選択されるいずれか一つの物質であり得、前記導電性物質の充填は、無電解めっき、電解めっき、スクリーン印刷（Ｓｃｒｅｅｎ Ｐｒｉｎｔｉｎｇ）、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）、蒸発法（Ｅｖａｐｏｒａｔｉｏｎ）、インクジェットティング、およびディスフェンシングのうちいずれか一つまたはこれらの組み合わせた方式を用いることができる。

【0151】

前記回路パターンおよびビアは、複数の層構造を有することができる。しかし、実施例では、前記回路パターンは、ＥＴＳ構造を有し、これにより他の回路パターンとは異なる層構造を有することができる。

【0152】

例えば、前記第１回路パターン１２１は、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４とは異なる層構造を有することができる。例えば、前記第１回路パターン１２１は、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４の層数とは異なり得る。例えば、前記第１回路パターン１２１の層数は、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４の層数よりも少なくてもよい。

【0153】

一例として、前記第１回路パターン１２１は、電解めっき層のみを含むことができる。

【0154】

これとは異なり、前記第２回路パターン１２２は、シード層１２２－１および電解めっき層１２２－２を含むことができる。また、第３回路パターン１２３は、シード層１２３－１および電解めっき層１２３－２を含むことができる。また、第４回路パターン１２４は、シード層１２４－１および電解めっき層１２４－２を含むことができる。

【0155】

即ち、前記第１回路パターン１２１は、回路基板の回路パターンのうち最初に形成されるパターンであり、これにより、最終工程で前記第１回路パターン１２１のシード層は除去され得る。

【0156】

一方、第１ビア１３１は、前記第２回路パターン１２２に対応して、シード層１３１－１および電解めっき層１３１－２を含むことができる。第２ビア１３２は、前記第３回路パターン１２３に対応して、シード層１３２－１および電解めっき層１３２－２を含むことができる。第３ビア１３３は、前記第４回路パターン１２４に対応して、シード層１３３－１および電解めっき層１３３－２を含むことができる。

【0157】

実施例は、保護層を含む。即ち、回路基板は、第１絶縁層１１１の第１面または上面に配置される第１保護層１４０を含む。上述したように、前記第１保護層１４０は、前記第１絶縁層１１１の前記第２領域Ｒ２に配置され得る。例えば、前記第１保護層１４０は、前記第２領域Ｒ２で、後述する貫通電極（後述）が配置される領域である第２－２領域Ｒ２－２と垂直方向に重なる開口部を含み、第２－１領域Ｒ２－１の上に配置され得る。

【0158】

また、回路基板は、第２－２絶縁層１１２－２の第２面または下面に配置される第２保護層１４５を含む。上述したように、前記第２保護層１４５は、前記第２－２絶縁層１１２－２の第２面の第４領域Ｒ４に配置され得る。

【0159】

例えば、前記第２保護層１４５は、前記第４領域Ｒ４で、後述する電子デバイスのメインボードと連結される導電性結合部が配置される第４－２領域Ｒ４－２と垂直方向に重なる開口部を含み、前記第４－１領域Ｒ４－１上に配置され得る。

【0160】

一方、実施例では、一つの回路基板に互いに異なる種類の複数の第１および第２チップを実装できるチップ実装領域を提供する。このとき、前記第１および第２チップは、比較例では、一つのチップに統合されたアプリケーションプロセッサが機能に応じて分離された第１および第２プロセッサチップであり得る。

【0161】

例えば、実施例において、第１－１領域Ｒ１－１は、第１プロセッサチップが実装される領域であり、前記第１－２領域Ｒ１－２は、第１プロセッサチップとは異なる第２プロセッサチップが実装される領域であり得る。例えば、前記第１プロセッサチップは、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサ（ＡＰ）チップのうちいずれか一つであり得る。前記第２プロセッサチップは、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサ（ＡＰ）チップのうち、前記第１プロセッサチップとは異なる種類のプロセッサチップであり得る。例えば、前記第１プロセッサチップは、セントラルプロセッサチップであり得、前記第２プロセッサチップは、グラフィックプロセッサチップであり得る。即ち、実施例の回路基板は、アプリケーションプロセッサを機能ごとに分離し、前記分離された機能ごとに別のプロセッサチップを一つの基板上に実装するダイスプリットのための回路基板であり得る。

【0162】

このとき、上記のようなダイスプリット構造では、前記第１プロセッサチップと第２プロセッサチップとの間の連結が必要である。即ち、前記第１回路パターン１２１には、前記第１プロセッサチップと第２プロセッサチップとの間を連結するためのチップトレースが必要である。このとき、前記チップトレースは、限られた空間内で、前記第１プロセッサチップと第２プロセッサチップとの連結のために超微細化が必要である。例えば、前記チップトレースは、４μｍ以下の線幅および４μｍ以下の間隔が要求される。

【0163】

一方、最近、アプリケーションプロセッサに要求される機能が増加するにつれて、機能ごとにこれを別にプロセッサチップで構成し、これらのプロセッサチップを実装できる回路基板が要求されている。このとき、前記アプリケーションプロセッサに対して、機能ごとにこれを２つのプロセッサチップに分離した場合でも、それぞれのプロセッサチップに備えられた端子（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）の数が増加している。このとき、比較例のように一つのアプリケーションプロセッサチップで全ての機能を処理する場合とは異なり、前記プロセッサチップを少なくとも２つに分離した場合、それぞれのプロセッサチップは、相互間の信号を交換するために相互電気的に連結されなければならない。

【0164】

このとき、前記それぞれのプロセッサチップ間の離隔間隔が大きい場合、実施例のような微細パターンが要求されないことがある。しかし、前記それぞれのプロセッサチップ間の離隔間隔が大きいと、相互間の信号交換のための通信速度が減少することがある。そして、前記それぞれのプロセッサチップ間の離隔間隔が大きいと、通信に必要な消費電力が増加する。また、前記それぞれのプロセッサチップ間の離隔間隔が大きいと、それぞれのプロセッサチップ間を連結するトレースの長さも増加し、これによるノイズに脆弱になって信号伝送損失が増加するという問題がある。

【0165】

即ち、前記プロセッサチップ間の間隔は、信頼性のために１５０μｍ以下でなければならない。例えば、前記プロセッサチップ間の間隔は、信頼性のために１２０μｍ以下でなければならない。例えば、前記プロセッサチップ間の間隔は、信頼性のために１００μｍ以下でなければならない。

【0166】

したがって、上記のように限られた空間内で、第１プロセッサチップと第２プロセッサチップとの間の配線の両方を連結するためには、上述したように特定の線幅および特定の間隔以下の回路パターンの微細化が要求される。

【0167】

また、従来は、前記第１プロセッサチップと前記第２プロセッサチップとの間の連結配線がＸ個であった。そして、前記連結配線がＸ個である場合には、上記のような限られた空間内で、回路パターンの微細化レベルが実施例とは異なり得る。

【0168】

一方、最近、５Ｇ、モノのインターネットＩＯＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）、画質の増加、通信速度の増加などの理由で、前記第１プロセッサチップおよび前記第２プロセッサチップ内での端子の数が徐々に増加している傾向である。これにより、最近では第１プロセッサチップと第２プロセッサチップとの間の連結配線は、従来の２倍以上（２Ｘ）または３倍以上（３Ｘ）または１０倍以上（１０Ｘ）であり得る。

【0169】

しかし、上記のような第１絶縁層１１１および第２絶縁層１１２に形成される回路パターンのトレースの線幅および厚さの微細化には限界がある。これにより、実施例では、ブリッジ基板２００を用いて前記第１プロセッサチップと前記第２プロセッサチップとの間の連結がなされるようにする。

【0170】

このために、実施例における回路基板は、第１キャビティＣ１を含む。そして、前記第１キャビティＣ１には、ブリッジ基板２００が挿入され得る。

【0171】

このとき、前記ブリッジ基板２００が挿入される前記第１キャビティＣ１は、前記第１回路パターン１２１のうち前記第１領域Ｒ１に配置されたパターンの下面と垂直方向に重なることがある。前記ブリッジ基板２００の説明に先立ち、前記第１絶縁層１１１の第１面または上面に配置された第１回路パターン１２１についてより具体的に説明する。

【0172】

前記第１回路パターン１２１は、複数のパッドを含む。

【0173】

前記第１回路パターン１２１は、前記第１プロセッサチップが実装される第１－１領域Ｒ１－１に配置される第１パッド１２１－１を含む。

【0174】

前記第１パッド１２１－１は、第１－１サブ領域Ｒ１－１１に配置される第１－１パッド１２１－１１および第１－２サブ領域Ｒ１－１２に配置される第１－２パッド１２１－１２を含む。そして、前記第１－２パッド１２１－１２は、前記第１キャビティＣ１と厚さ方向に重なる領域に配置される。これにより、前記第１－２パッド１２１－１２の下面は、前記第１キャビティＣ１と垂直方向に重なることがある。例えば、前記第１－２パッド１２１－１２の下面の少なくとも一部は、前記第１キャビティＣ１内に位置することができる。前記第１－２パッド１２１－１２の上面は、第１プロセッサチップが実装される部分であり、下面は、ブリッジ基板２００が付着される部分であり得る。

【0175】

また、前記第１回路パターン１２１は、前記第２プロセッサチップが実装される第１－２領域Ｒ１－２に配置される第２パッド１２１－２を含む。

【0176】

前記第２パッド１２１－２は、第２－１サブ領域Ｒ１－２１に配置される第２－１パッド１２１－２１および第２－２サブ領域Ｒ１－２２に配置される第２－２パッド１２１－２２を含む。そして、前記第２－２パッド１２１－２２は、前記第１キャビティＣ１と厚さ方向に重なる領域に配置される。これにより、前記第２－２パッド１２１－２２の下面は、前記第１キャビティＣ１と垂直方向に重なることがある。例えば、前記第２－２パッド１２１－２２の下面の少なくとも一部は、前記第１キャビティＣ１内に配置され得る。前記第２－２パッド１２１－２２の上面は、第２プロセッサチップが実装される部分であり、下面は、ブリッジ基板２００が付着される部分であり得る。

【0177】

前記第１－２パッド１２１－１２および前記第２－２パッド１２１－２２は、相互連結されるべき第１パッド１２１－１および第２パッド１２１－２の連結パッドであり得る。

【0178】

前記第１回路パターン１２１は、貫通電極１５０が配置される第３パッド１２１－３をさらに含む。前記第３パッド１２１－３は、前記第１絶縁層１１１の第２－２領域Ｒ２－２に配置され得る。即ち、前記第３パッド１２１－３は、前記第１保護層１４０の開口部と垂直方向に重なることがある。例えば、前記第３パッド１２１－３は、前記第１保護層１４０の開口部上に位置することができる。

【0179】

また、前記第１回路パターン１２１は、トレース１２１－４を含むことができる。前記トレース１２１－４は、前記第１回路パターン１２１のパッド間を連結することができる。

【0180】

一方、実施例では、一つの回路基板に第１プロセッサチップと第２プロセッサチップを配置するために、前記第１－２パッド１２１－１２と前記第２－２パッド１２１－２２とは互いに連結されなければならない。このとき、実施例では、前記第１回路パターン１２１のトレースを用いて、前記第１－２パッド１２１－１２と前記第２－２パッド１２１－２２との間を高い電気的信頼性を有して連結するために、ブリッジ基板２００を使用する。これにより、実施例では、前記第１パッド１２１－１のうち前記第２プロセッサチップと連結されるべき前記第１－２パッド１２１－１２は、前記第２パッド１２１－２に隣接して配置され得る。さらに、実施例では、前記第２パッド１２１－２のうち前記第１プロセッサチップと連結されるべき第２－２パッド１２１－２２は、前記第１パッド１２１－１に隣接して配置され得る。したがって、実施例では、前記第１－２パッド１２１－１２と前記第２－２パッド１２１－２２とは、互いに隣接して配置され得る。

【0181】

一方、前記貫通電極１５０は、第３パッド１２１－３の上に一定の高さを有して配置され得る。比較例では、第２接着ボール１３を用いて第１パッケージと第２パッケージとを連結した。しかし、前記第２接着ボール１３のピッチ限界により、前記第１半導体パッケージと前記第２半導体パッケージとの間のピッチマッチングが困難である。したがって、比較例では、第２基板１５が追加で必要であった。これに対して、実施例では、貫通電極１５０を用いて、第１半導体パッケージと第２半導体パッケージとの間を連結する。このとき、前記貫通電極１５０は、第２接着ボール１３に比べて、電気伝導性および熱伝導性が高い。例えば、実施例における貫通電極１５０は、金属ワイヤ（ｗｉｒｅ）で形成される。例えば、前記金属ワイヤは、銅ワイヤであり得る。これにより、実施例では、前記金属ワイヤで形成された貫通電極１５０を用いて複数の半導体パッケージ間を連結することにより、複数の貫通電極間の間隔を最小限に抑えることができる。さらに、実施例では、前記金属ワイヤで形成された貫通電極１５０に基づいて、第１半導体パッケージと第２半導体パッケージとの間の熱伝達特性を向上させることができ、これを通じて放熱特性を高めることができる。

【0182】

実施例では、前記第３パッド１２１－３上にワイヤボンディング工程を行い、一定の高さを有する貫通電極１５０を形成することができる。これにより、前記貫通電極１５０は、ワイヤ部とも言える。

【0183】

このとき、貫通電極１５０は、複数の部分に区分され得る。

【0184】

例えば、貫通電極１５０は、第１導電性結合部１５０－１、補強部１５０－２、および貫通部１５０－３を含むことができる。このとき、前記第１導電性結合部１５０－１、補強部１５０－２、および貫通電極１５０は、貫通電極１５０を領域ごとに区分するためのものに過ぎず、これは実質的に一体に形成された一つの構成であり得る。即ち、実施例では、金属ワイヤをボンディングすることにより、前記第３パッド１２１－３上に、第１導電性結合部１５０－１、補強部１５０－２、および貫通部１５０－３を含む貫通電極１５０を形成することができる。

【0185】

前記貫通部１５０－３は、前記第１絶縁層１１１および第１保護層１４０上に配置され、第２モールディング層１６０を貫通することができる。前記貫通部１５０－３は、前記貫通電極１５０を形成するのに使用されたワイヤに対応することができる。例えば、前記貫通部１５０－３は、第１幅Ｗ１を有することができる。前記第１幅Ｗ１は、前記貫通電極１５０を形成するのに使用されるワイヤの幅（明確には、ワイヤの直径）に対応することができる。前記貫通部１５０－３の第１幅Ｗ１は、１０μｍ～１００μｍの範囲を有することができる。前記貫通部１５０－３の第１幅Ｗ１は、１２μｍ～９８μｍの範囲を有することができる。前記第１幅Ｗ１は、１５μｍ～９５μｍの範囲を有することができる。前記貫通部１５０－３の第１幅Ｗ１が１０μｍよりも小さい場合、前記第３パッド１２１－３上に前記貫通電極１５０を形成する過程で、前記貫通部１５０－３の直進度が減少することがある。前記直進度は、前記第１絶縁層１１１の上面に対して垂直な仮想の垂直線に対する前記貫通部１５０－３の傾いた角度を意味することができる。例えば、前記仮想の垂直線に対する前記貫通部１５０－３の傾いた角度が大きいほど直進度が低くなり、前記傾いた角度が小さいほど直進度が高くなり得る。前記貫通部１５０－３の第１幅Ｗ１が１００μｍを超える場合、複数の貫通電極間の離隔間隔が増加し、これにより前記貫通電極のピッチが増加することがある。一方、前記貫通部１５０－３の第１幅Ｗ１は、前記貫通電極１５０の高さＨ１によって決定され得る。例えば、前記貫通電極１５０の高さＨ１が増加するほど、前記貫通部１５０－３の直進度が減少することがある。これにより、実施例では、前記貫通電極１５０の高さＨ１が増加するほど、前記貫通部１５０－３の第１幅Ｗ１を増加させるようにする。例えば、実施例における前記貫通電極１５０の高さＨ１は、実施例の回路基板上に実装されるチップの高さによって決定され得る。例えば、前記貫通電極１５０の高さＨ１は、５０μｍ～２００μｍの範囲を有することができる。そして、実施例では、前記貫通電極１５０の高さＨ１が１００μｍを超える場合、前記貫通部１５０－３の第１幅Ｗ１が少なくとも４０μｍ以上を有するようにする。そして、前記貫通電極１５０の高さＨ１が１００μｍ未満の場合、前記貫通部１５０－３の第１幅Ｗ１
は、１０μｍ～１００μｍの範囲を満たすことができる。また、前記貫通電極１５０の高さＨ１が１００μｍを超える場合、前記貫通部１５０－３の第１幅Ｗ１は、４０μｍ～１００μｍの範囲を満たすようにする。

【0186】

一方、前記貫通電極１５０は、前記第３パッド１２１－３と前記貫通電極１５０との間に第１導電性結合部１５０－１を含むことができる。

【0187】

前記第１導電性結合部１５０－１は、第３パッド１２１－３上にワイヤをボンディングする過程で形成される本体部であり得る。前記第１導電性結合部１５０－１は、前記第３パッド１２１－３上に第２高さＨ２および第３幅Ｗ３を有して形成され得る。

【0188】

例えば、前記第１導電性結合部１５０－１は、前記第３パッド１２１－３上に前記貫通電極１５０を形成するための金属ワイヤのボンディング時に、前記金属ワイヤを押した状態でボンディングを行うことにより、前記金属ワイヤが束ねられた部分であり得る。前記第１導電性結合部１５０－１は、ワイヤボールとも言える。前記第１導電性結合部１５０－１は、第３幅Ｗ３を有することができる。前記第１導電性結合部１５０－１の第３幅Ｗ３は、前記貫通部１５０－３の第１幅Ｗ１の１５０％～３００％の範囲を満たすことができる。例えば、前記第１導電性結合部１５０－１の第３幅Ｗ３は、前記貫通部１５０－３の第１幅Ｗ１の１６０％～２５０％の範囲を満たすことができる。例えば、前記第１導電性結合部１５０－１の第３幅Ｗ３は、前記貫通部１５０－３の第１幅Ｗ１の１８０％～２４０％の範囲を満たすことができる。前記第１導電性結合部１５０－１の第３幅Ｗ３が前記貫通部１５０－３の第１幅Ｗ１の１５０％未満であると、前記第１導電性結合部１５０－１によって前記貫通部１５０－３が安定して支持できないという問題が発生することがあり、これによる前記貫通部１５０－３の直進度が減少することがある。また、前記第１導電性結合部１５０－１の第３幅Ｗ３が前記貫通部１５０－３の第１幅Ｗ１の１５０％未満であると、前記第３パッド１２１－３と前記貫通電極１５０との間の接合面積が減少し、これによる電気的信頼性の問題（例えば、電気抵抗が増加するにつれて信号損失が増加する）および物理的信頼性の問題（例えば、前記第３パッドから前記貫通電極が分離される脱膜問題）が発生することがある。また、前記第１導電性結合部１５０－１の第３幅Ｗ３が前記貫通部１５０－３の第１幅Ｗ１の３００％を超えると、複数の貫通電極間の離隔間隔が増加し、これにより回路基板の集積化が困難なことがある。

【0189】

一方、実施例における前記貫通電極１５０は、前記第１導電性結合部１５０－１と前記貫通部１５０－３との間に補強部１５０－２が形成され得る。前記補強部１５０－２は、前記第１導電性結合部１５０－１と前記貫通部１５０－３との間に形成されて、前記貫通部１５０－３を支持する支持部とも言える。前記補強部１５０－２は、前記貫通部１５０－３の第１幅Ｗ１よりも大きい第２幅Ｗ２を有することができる。例えば、前記補強部１５０－２は、前記貫通部１５０－３の第１幅Ｗ１の１０５％～１６０％の範囲の第２幅Ｗ２を有することができる。例えば、前記補強部１５０－２は、前記貫通部１５０－３の第１幅Ｗ１の１０８％～１５５％の範囲の第２幅Ｗ２を有することができる。例えば、前記補強部１５０－２は、前記貫通部１５０－３の第１幅Ｗ１の１１０％～１５０％の範囲を有することができる。前記補強部１５０－２の第２幅Ｗ２が前記貫通部１５０－３の第１幅Ｗ１の１０５％以下であると、前記補強部１５０－２によって前記貫通部１５０－３が安定して支持できないという問題が発生することがあり、これによる前記貫通部１５０－３の直進度が減少することがある。また、前記補強部１５０－２の第２幅Ｗ２が前記貫通部１５０－３の第１幅Ｗ１の１６０％を超えると、前記補強部１５０－２が形成される工程時間が増加し、これによる工程の複雑さが増加することがある。

【0190】

一方、実施例では、前記第１導電性結合部１５０－１が形成された状態で、前記第１導電性結合部１５０－１に向かう方向に金属ワイヤに圧力を加えて（例えば、金属ワイヤを下側方向に押すことによって）前記金属ワイヤが有する幅（即ち、前記貫通部が有する第１幅）よりも大きい幅を有して形成され得る。

【0191】

このとき、前記第１導電性結合部１５０－１の上面には、前記補強部１５０－２を形成する過程で形成される凹部１５０－１ａを含むことができる。そして、前記補強部１５０－２は、前記第１導電性結合部１５０－１の前記凹部１５０－１ａ内に一定の高さＨ３を有して形成され得る。

【0192】

実施例では、前記貫通電極１５０は、金属ワイヤをボンディングして形成されたワイヤ部とも言え、前記金属ワイヤが有する直径に対応する幅を有する貫通部１５０－３を含む。これにより、実施例では、前記貫通電極１５０の幅を比較例に比べて減少させることができる。これにより、実施例では、前記貫通電極１５０が第１貫通電極１５１および第２貫通電極１５２を含む場合、前記第１貫通電極１５１と第２貫通電極１５２との間の離隔間隔Ｄ１を比較例に比べて減らすことができる。さらに、従来は、図１の比較例のソルダーボールの問題を解決するために金属ポストを用いている。しかし、前記金属ポストは、シード層形成およびめっき工程を行うことによって製造工程が複雑であり、製造コストが本実施例に比べて増加するという問題がある。さらに、前記金属ポストを含む従来の構造は、前記金属ポストの幅が少なくとも１１０μｍ以上を有し、これにより、本実施例に比べて複数の金属ポスト間の離隔間隔が増加し、これによる回路基板の横方向への幅が増加して回路集積度が減少するという問題がある。さらに、金属ポストを含む従来の構造は、めっき工程時に化学的な方法でめっき液、めっき設備、およびめっき条件等を管理しなければならないなどの技術が要求されるという問題がある。

【0193】

これに対して、実施例では、前記第３パッド１２１－３上に金属ワイヤを単にボンディングすることにより、前記第１導電性結合部１５０－１、補強部１５０－２、および貫通電極１５０を含む貫通電極１５０を形成することができる。これにより、実施例では、前記貫通電極１５０を形成するための工程を簡略化することができ、さらに製造コストを削減することができる。さらに、前記貫通電極１５０は、金属ワイヤの直径に対応する幅を有し、これはめっき工程によって形成される金属ポストに比べて小さい。これにより、実施例では、複数の貫通電極間の離隔間隔を減らすことができ、これを通じて回路基板の横方向への幅を減らすことができ、さらに回路基板の回路集積度を向上させることができる。

【0194】

一方、実施例における互いに隣接する第１貫通電極１５１と第２貫通電極１５２との間のピッチは、４０μｍ～１００μｍであり得る。例えば、実施例における互いに隣接する第１貫通電極１５１と第２貫通電極１５２との間のピッチは４０μｍ～１００μｍであり得る。例えば、実施例における互いに隣接する第１貫通電極１５１と第２貫通電極１５２との間のピッチは、４０μｍ～１００μｍであり得る。前記ピッチは、第１貫通電極１５１の中心から前記第２貫通電極１５２の中心までの距離を意味することができる。このとき、ソルダーボールや銅ポストを含む従来技術の構造の場合、前記ソルダーボールまたは銅ポストの幅が１１０μｍ以上を有し、これにより前記ピッチは、少なくとも１２０μｍ以上を有していた。これに対して、実施例における前記第１貫通電極１５１および第２貫通電極１５２は、金属ワイヤの直径に対応する幅を有し、これにより前記第１貫通電極１５１および第２貫通電極１５２間のピッチを１００μｍ以下に減らすことができる。

【0195】

一方、実施例では、前記貫通電極１５０の直進度は、１０度以下であり得る。好ましくは、前記貫通電極１５０の直進度は、８度以下であり得る。より好ましくは、前記貫通電極１５０の直進度は、５度以下であり得る。前記貫通電極１５０の直進度は、上述したように、前記第１絶縁層１１１の上面に垂直な仮想の垂直線に対して前記貫通電極１５０の貫通部１５０－３の傾いた角度を意味することができる。そして、前記傾いた角度が０度に近いほど前記直進度が高いことを意味することができる。

【0196】

一方、上述したように、実施例における絶縁層１１０には、第１キャビティＣ１が形成され、前記形成された第１キャビティＣ１内にブリッジ基板２００が挿入および／または埋め込まれ得る。

【0197】

このために、前記絶縁層１１０には、第１キャビティＣ１が形成される。

【0198】

前記第１キャビティＣ１は、前記第１絶縁層１１１に形成される第１部分Ｃ１－１と、前記第２－１絶縁層１１２－１に形成される第２部分Ｃ１－２と、前記第２－２絶縁層１１２－２に形成される第３部分Ｃ１－３とを含むことができる。このとき、前記第１部分Ｃ１－１の内壁の傾きは、第２部分Ｃ１－２および第３部分Ｃ１－３の内壁の傾きとは異なり得る。例えば、前記第１部分Ｃ１－１の内壁の傾斜は、第２部分Ｃ１－２および第３部分Ｃ１－３の内壁の傾きよりも大きくてもよい。即ち、前記第１部分Ｃ１－１は、プリプレグを含む第１絶縁層１１１に形成され、これにより、ＲＣＣを含む第２絶縁層１１２に形成される前記第２部分Ｃ１－２および第３部分Ｃ１－３の内壁の傾きよりも大きくてもよい。

【0199】

前記第１キャビティＣ１は、前記第１回路パターン１２１のうち少なくとも一部の回路パターンの下面と垂直方向に重なることがある。

【0200】

具体的には、前記第１回路パターン１２１において、前記第１－２パッド１２１－１２および第２－２パッド１２１－２２は、前記第１キャビティＣ１と厚さ方向に重なることがある。これにより、前記第１－２パッド１２１－１２および第２－２パッド１２１－２２の少なくとも一部は、前記第１キャビティＣ１内に配置され得る。

【0201】

一方、前記第１絶縁層１１１は、前記第１回路パターン１２１と第２回路パターン１２２との間に配置される第１部分１１１－１と、前記第１回路パターン１２１を囲む第２部分とを含む。ここで、前記第１絶縁層１１１の厚さは、前記第１部分１１１－１の厚さを意味する。

【0202】

このとき、実施例では、前記第１キャビティＣ１は、前記第１絶縁層１１１の第２部分１１１－２の一部を開放することができる。これにより、前記第１絶縁層１１１の第２部分１１１－２は、領域ごとに互いに異なる厚さを有することができる。例えば、前記第１絶縁層１１１の第２部分１１１－２は、第１キャビティＣ１と厚さ方向に重なる第２－１部分と、それ以外の第２－２部分とを含むことができる。そして、前記第２－２部分は、前記第１回路パターン１２１の厚さと実質的に同じ厚さを有することができる。これとは異なり、前記第１キャビティＣ１と重なる第２－１部分は、前記第１回路パターン１２１の厚さ、さらに前記第１－２パッド１２１－１２および第２－２パッド１２１－２２の厚さよりも小さくてもよい。例えば、前記第１絶縁層１１１において、前記第１キャビティＣ１と重なる第２－１部分の厚さＴ１は、前記第１－２パッド１２１－１２および第２－ ２パッド１２１～２２の厚さよりも小さくてもよい。

【0203】

ここで、上記のように実施例では、ブリッジ基板２００を挿入するための第１キャビティＣ１を絶縁層１１０に形成する。このとき、前記第１キャビティＣ１は、実質的に前記絶縁層１１０を貫通して形成される。ここで、実施例では、前記第１－２パッド１２１－１２および第２－２パッド１２１－２２は、前記第１絶縁層１１１の第２－１部分を通じて支持され得る。このとき、前記第１絶縁層１１１の第２－１部分の厚さＴ１は、前記第１－２パッド１２１－１２および第２－２パッド１２１－２２よりも小さい。これにより、前記第１キャビティＣ１を形成することによって、前記第１－２パッド１２１－１２および第２－２パッド１２１－２２を安定して支持できないことがある。このとき、実施例では、上記のように回路基板の剛性を確保して反り特性を向上させ、最小の厚さで前記第１－２パッド１２１－１２および第２－２パッド１２１－２２を安定して支持できるように、前記第１絶縁層１１１をプリプレグで形成する。これにより、実施例では、前記第１キャビティＣ１が形成されても、前記第１－２パッド１２１－１２および第２－２パッド１２１－２２を安定して支持することができ、これによる信頼性を向上させることができる。

【0204】

一方、前記第１キャビティＣ１と垂直方向に重なる前記第１－２パッド１２１－１２および第２－２パッド１２１－２２の下面には、第３導電性結合部２０１が配置される。そして、前記ブリッジ基板２００は、前記第３導電性結合部２０１を介して前記第１キャビティＣ１内で前記第１－２パッド１２１－１２および第２－２パッド１２１－２２に付着され得る。

【0205】

前記ブリッジ基板２００は、前記第１－２パッド１２１－１２と第２－２パッド１２１－２２とを互いに電気的に連結させることができる。例えば、前記ブリッジ基板２００は、前記第１－２パッド１２１－１２および第２－２パッド１２１－２２を介して第１プロセッサチップと第２プロセッサチップとを互いに電気的に連結することができる。例えば、前記ブリッジ基板２００は、回路基板に実装される複数のプロセッサチップを互いに電気的に連結させるダイ間のインターコネクション（ｄｉｅ ｔｏ ｄｉｅ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）を行うことができる。前記複数のプロセッサチップは、限られた空間内で相互電気的に連結されなければならない。このとき、前記複数のプロセッサチップ間を連結するには、限られた空間内で非常に密集した連結回路が必要である。これにより、実施例におけるブリッジ基板２００は、高密度の回路層を含み、これにより前記回路基板に実装される複数のプロセッサチップ間を電気的に連結することができる。

【0206】

このために、ブリッジ基板２００は、超微細化パターンを含むことができる。

【0207】

前記ブリッジ基板２００は、ベース層２１０、前記ベース層２１０上に配置された絶縁層２２０、前記絶縁層２２０上に配置された回路層２３０、前記絶縁層２２０を貫通するビア層２４０、および前記絶縁層２２０の最外側に形成されるパッド層２５０を含むことができる。前記絶縁層２２０、回路層２３０、ビア層２４０、およびパッド層２５０は、前記ベース層２１０上に配置されるブリッジ基板２００の再配線層と言える。

【0208】

前記ベース層２１０は、ブリッジ基板２００の反り特性を向上させることができる。例えば、ベース層２１０は、前記ブリッジ基板２００を支持することができる。このために、ベース層２１０は、シリコン（Ｓｉ）、ガラス（Ｇｌａｓｓ）、セラミック（Ｃｅｒａｍｉｃ）などを含むことができる。

【0209】

前記ブリッジ基板２００の絶縁層２２０は、前記ベース層２１０の一面に配置され得る。前記絶縁層２２０は、複数の層で構成され得る。前記絶縁層２２０は、ポリイミド（ＰＩ）を含むことができるが、これに限定されない。例えば、前記絶縁層２２０は、ＳｉＯ_２などの有機絶縁層を含むこともできる。

【0210】

前記ブリッジ基板２００の絶縁層２２０には、回路層２３０およびビア層２４０が形成される。前記回路層２３０およびビア層２４０は、前記絶縁層２２０を露光および現像して形成された回路パターン溝（図示せず）またはビアホール（図示せず）内に金属物質をめっきして形成することができる。

【0211】

これにより、前記ブリッジ基板２００の回路層２３０およびビア層２４０は、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４、第１ビア１３１、第２ビア１３２、および第３ビア１３３とは異なる層構造を有することができる。

【0212】

例えば、前記ブリッジ基板２００の回路層２３０およびビア層２４０は、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４、第１ビア１３１、第２ビア１３２、および第３ビア１３３よりも多くの層数を有することができる。

【0213】

例えば、回路層２３０は、第１金属層２３１および第２金属層２３２を含むことができる。前記第１金属層２３１は、スパッタリングを通じて形成された金属層であり得る。このために、前記第１金属層２３１は、スパッタリング工程を通じて形成されたチタン（Ｔｉ）層と銅（Ｃｕ）層とを含むことができる。前記チタン（Ｔｉ）層は、０．０１μｍ～０．１５μｍの厚さを有することができる。例えば、前記チタン（Ｔｉ）層は、０．０３μｍ～０．１２μｍの厚さを有することができる。例えば、前記チタン（Ｔｉ）層は、０．０５μｍ～０．１０μｍの厚さを有することができる。前記銅（Ｃｕ）層は、０．０１μｍ～０．３５μｍの厚さを有することができる。例えば、前記銅（Ｃｕ）層は、０．０５μｍ～０．３２μｍの厚さを有することができる。例えば、前記銅（Ｃｕ）層０．１μｍ～０．３μｍの厚さを有することができる。前記チタン（Ｔｉ）と前記銅（Ｃｕ）層の厚さを合わせた第１金属層２３１の厚さは、０．５μｍ以下であり得る。好ましくは、前記第１金属層２３１の厚さは、０．４μｍ以下であり得る。より好ましくは、前記第１金属層２３１の厚さは、０．３μｍ以下であり得る。前記第１金属層２３１の厚さが０．５μｍを超えると、前記回路層２３０の微細化が困難なことがある。具体的には、前記回路層２３０の形成工程には、前記第１金属層２３１を除去するシード層除去工程が含まれる。このとき、前記第１金属層２３１の厚さが増加するほど、前記シード層工程におけるエッチング量が増加し、これによる全体的な回路層２３０の微細化が困難になる。

【0214】

実施例における前記第１金属層２３１は、スパッタリング工程によって形成され、前記回路層２３０の微細化が可能である。

【0215】

前記第２金属層２３２は、前記第１金属層２３１をシード層として電解めっきして形成された電解めっき層であり得る。前記第２金属層２３２は、２μｍ～１２μｍの範囲の厚さを有することができる。前記第２金属層２３２は、３μｍ～１１μｍの範囲の厚さを有することができる。前記第２金属層２３２は、４μｍ～１０μｍの範囲の厚さを有することができる。

【0216】

前記第２金属層２３２の厚さが２μｍよりも小さいと、前記シード層エッチング工程では、前記第２金属層２３２も一緒にエッチングされ、回路層２３０の正常な具現が困難なことがある。前記第２金属層２３２の厚さが１２μｍよりも大きいと、前記回路層２３０の微細化が困難なことがある。

【0217】

上記のような層構造を有する前記回路層２３０は、それぞれ３μｍ～１３μｍの範囲の厚さを有することができる。上記のような層構造を有する回路層２３０は、４μｍ～１２μｍの範囲の厚さを有することができる。上記のような層構造を有する前記絶縁層２２０は、それぞれ５μｍ～１１μｍの範囲の厚さを有することができる。前記回路層２３０の厚さが５μｍよりも小さいと、前記回路層２３０の抵抗が増加して、前記第１および第２プロセッサチップとの連結において信頼性が低下することがある。前記回路層２３０の厚さが１１μｍを超える場合には、前記ブリッジ基板２００に必要な微細パターンを具現することが困難なことがある。

【0218】

前記回路層２３０は、超微細化パターンであり得る。例えば、前記回路層２３０は、５μｍ以下の線幅を有することができる。例えば、回路層２３０は、３μｍ以下の線幅を有することができる。例えば、回路層２３０は、２μｍ以下の線幅を有することができる。前記回路層２３０は、５μｍ以下の間隔を有することができる。前記間隔は、同じ層に配置された回路層２３０のトレース間の離隔間隔を意味することができる。例えば、回路層２３０は、３μｍ以下の間隔を有することができる。例えば、回路層２３０は、２μｍ以下の間隔を有することができる。

【0219】

好ましくは、前記回路層２３０は、１μｍ～５μｍの線幅を有することができる。前記線幅は、前記絶縁層２２０を構成するトレースの線幅を意味することができる。前記回路層２３０は、１．２μｍ～３μｍの範囲の線幅を有することができる。前記回路層２３０は、１．５μｍ～２μｍの範囲の線幅を有することができる。前記回路層２３０の線幅が１μｍ未満よりも小さいと、前記回路層２３０の抵抗が増加し、これによるプロセッサチップとの正常な通信が困難なことがある。前記回路層２３０の線幅が５μｍよりも大きいと、限られた空間内で複数のプロセッサチップ間を連結するためのブリッジ基板２００を具現することが困難なことがある。例えば、前記回路層２３０の線幅が６μｍよりも大きいと、限られた空間内に形成された第１キャビティＣ１内に複数のプロセッサチップ間を連結するためのトレースを含むブリッジ基板２００を配置することが困難なことがある。

【0220】

一方、ブリッジ基板２００のビア層２４０も、前記回路層２３０に対応して、第１金属層２４１および第２金属層２４２を含むことができる。

【0221】

また、ブリッジ基板２００は、最外側の絶縁層２２２上に配置されるパッド層２５０を含む。前記パッド層２５０は、前記回路層２３０およびビア層２４０に対応して、第１金属層２５１および第２金属層２５２を含むことができる。

【0222】

前記パッド層２５０は、前記第３導電性結合部２０１が配置されるブリッジ基板２００のパッドであり得る。即ち、前記ブリッジ基板２００の最外側には、パッド層２５０が配置され、前記パッド層２５０上に第３導電性結合部２０１が配置され得る。そして、前記ブリッジ基板２００は、前記第３導電性結合部２０１を介して前記第１－２パッド１２１－１２および第２－２パッド１２１－２２に付着され得る。

【0223】

実施例では、上記のように第１キャビティＣ１にブリッジ基板２００を挿入することにより、限られた空間内で、前記第１－２パッド１２１－１２および第２－２パッド１２１－２２間を容易に連結することができる。

【0224】

一方、前記第１キャビティＣ１には、第１モールディング層１７０が形成され得る。前記第１モールディング層１７０は、前記ブリッジ基板２００が前記第１キャビティＣ１に挿入または付着された状態で、前記第１キャビティＣ１を充填することができる。即ち、前記第１モールディング層１７０は、前記第１キャビティＣ１内に挿入された前記ブリッジ基板２００を保護することができる。このとき、ブリッジ基板２００の少なくとも一部は、前記第１モールディング層１７０の下面に露出され得る。例えば、前記ブリッジ基板２００のベース層２１０は、前記第１モールディング層１７０の下面に露出され得る。これにより、実施例では、前記ブリッジ基板２００で発生する熱を外部に容易に放出することができ、これによる前記ブリッジ基板２００の放熱性を高めることができる。さらに、実施例では、前記ブリッジ基板２００の信頼性を向上させて、前記ブリッジ基板２００を介して連結される第１プロセッサチップと第２プロセッサチップとの間の通信性能を向上させることができる。但し、実施例はこれに限定されない。例えば、前記ブリッジ基板２００は、前記第１モールディング層１７０内に埋め込まれ得る。

【0225】

また、一般的な半導体パッケージにおいてもブリッジ基板を含むが、前記ブリッジ基板は、回路基板の内部に埋め込まれた状態で配置される。例えば、従来の半導体パッケージにおけるブリッジ基板は、回路基板内に埋め込まれ、これにより、その上部および下部に絶縁層および回路パターンが配置される構造を有する。しかし、このような構造の場合、回路基板の反り特性によって前記ブリッジ基板の反りが発生し、これによる前記ブリッジ基板の信頼性が低下することがある。例えば、前記回路基板の熱膨張係数と前記ブリッジ基板の熱膨張係数との差により、前記ブリッジ基板にクラックが発生し、これによる前記ブリッジ基板に含まれた超微細回路層の損傷が発生することがある。

【0226】

これに対して、実施例では、前記ブリッジ基板２００は、回路基板の第１キャビティＣ１内に含まれ、これを保護する第１モールディング層１７０を含む。そして、前記ブリッジ基板２００の下側には、回路基板を構成する絶縁層１１０や回路パターンが配置されない。したがって、実施例では、回路基板の様々な使用環境において、前記ブリッジ基板２００の反り特性を向上させて信頼性を維持することができ、これによる第１プロセッサチップと第２プロセッサチップとの間の通信性能を向上させることができる。

【0227】

一方、実施例では、第１絶縁層１１１上には、第２モールディング層１６０が形成され得る。好ましくは、前記第２モールディング層１６０は、第１保護層１４０上に形成され得る。前記第１保護層１４０は、絶縁層の一種であるが、前記絶縁層１１０との区分のために「保護層」と称した。

【0228】

前記第２モールディング層１６０は、前記第１絶縁層１１１の前記第２領域Ｒ２上に配置され得る。前記第２モールディング層１６０は、前記貫通電極１５０を囲んで配置され得る。例えば、前記第２モールディング層１６０は、前記貫通電極１５０を保護するための保護層であり得る。

【0229】

これにより、前記貫通電極１５０は、前記第２モールディング層１６０を貫通することができる。例えば、前記貫通電極１５０の貫通部１５０－３は、前記第２モールディング層１６０を貫通することができる。

【0230】

このとき、前記第１保護層１4０の開口部の幅は、前記貫通電極１５０の幅よりも大きくてもよい。例えば、前記第１保護層１４０の開口部の幅は、前記貫通電極１５０の第１導電性結合部１５０－１の幅よりも大きくてもよい。これにより、前記第２モールディング層１６０は、前記第１保護層１４０の開口部内に配置され、前記貫通電極１５０の第１導電性結合部１５０－１および前記補強部１５０－２の少なくとも一部を包んで形成され得る。

【0231】

前記第２モールディング層１６０は、第２キャビティＣ２を含むことができる。例えば、前記第２モールディング層１６０は、前記第１絶縁層１１１の第１領域Ｒ１と垂直方向に重なる第２キャビティＣ２を含むことができる。例えば、前記第２モールディング層１６０は、前記第１回路パターン１２１のうち前記第１領域Ｒ１に配置された第１パッド１２１－１および第２パッド１２１－２と垂直方向に重なる第２キャビティＣ２を含むことができる。これにより、前記第１回路パターン１２１のうち第１プロセッサチップおよび第２プロセッサチップを実装するための第１パッド１２１－１および第２パッド１２１－２の上面は、前記第２キャビティＣ２上に位置することができる。

【0232】

一方、実施例では、第１絶縁層１１１の上面には、金属層３１２が配置され得る。前記金属層３１２は、前記第１回路パターン１２１を形成するときに使用されたシード層であり得る。また、前記金属層３１２は、前記第２キャビティＣ２を形成するときに使用されたレーザーストッパーであり得る。即ち、実施例では、前記第１回路パターン１２１を形成するために使用したシード層の一部を前記第２キャビティＣ２の形成のためのレーザーストッパーとして使用する。

【0233】

そして、前記レーザーストッパーとして使用された金属層と前記第２キャビティＣ２のサイズとを正確に一致させることは困難なことがあり、これにより、前記第１絶縁層１１１と前記第２モールディング層１６０との間には、前記金属層３１２が一部残ることがある。しかし、実施例はこれに限定されず、追加のエッチング工程を通じて前記金属層３１２を完全に除去することもできる。

【0234】

実施例の回路基板は、第１絶縁層および第２絶縁層を含む。前記第１絶縁層は、プリプレグを含み、前記第２絶縁層は、ＲＣＣを含む。実施例では、プリプレグを含む第１絶縁層の層数を最小にし、ＲＣＣを含む第２絶縁層を層数を用いて全体の回路基板を構成する。これにより、実施例では、第１絶縁層を用いることによって、回路基板の全体的な反り特性を向上させるとともに、前記第２絶縁層を用いて回路基板の全体的な厚さを減らすことができる。これにより、実施例では、回路基板をスリム化することができるが、さらに半導体パッケージをスリム化することができる。

【0235】

また、実施例では、第１絶縁層の上面にＥＴＳ構造を有する第１回路パターンを含む。そして、前記第１回路パターンは、チップが実装された第１および第２パッドを含む。このとき、前記第１パッドおよび第２パッドの上面は、第１チップおよび第２チップが実装された実装パッドとして用いられ、前記第１パッドおよび第２パッドの下面は、第１キャビティと垂直方向に重なり、これによりブリッジ基板が装着される端子パッドとして用いられ得る。これにより、実施例では、一層のパッドを用いてチップとブリッジ基板の両方を配置することにより、前記チップと前記ブリッジ基板との間の信号伝送距離を減らすことができ、これによる信号伝送損失を最小限に抑えることができる。

【0236】

また、実施例では、前記第１回路パターンがＥＴＳ構造を有するようにし、前記プリプレグを含む第１絶縁層の一部を通じて支持できるようにする。これにより、前記第１キャビティが前記第１パッドおよび第２パッドと垂直方向に重なることによって、前記第１パッドおよび第２パッドの倒れなどの問題を解決することができ、これによる製品の信頼性を向上させることができる。

【0237】

また、一般的な半導体パッケージにおいてもブリッジ基板を含むが、前記ブリッジ基板は、回路基板の内部に埋め込まれた状態で配置される。例えば、従来の半導体パッケージにおけるブリッジ基板は、回路基板内に埋め込まれ、これにより、その上部および下部に絶縁層および回路パターンが配置される構造を有する。しかし、このような構成の場合、回路基板の反り特性によって前記ブリッジ基板の反りが発生し、これによる前記ブリッジ基板の信頼性が低下することがある。例えば、前記回路基板の熱膨張係数と前記ブリッジ基板の熱膨張係数との差により、前記ブリッジ基板にクラックが発生し、これによる前記ブリッジ基板に含まれた超微細回路層の損傷が発生することがある。これに対して、実施例では、前記ブリッジ基板は、回路基板の第１キャビティ内に配置され、第１モールディング層によって保護され得る。さらに、前記ブリッジ基板の下側には、回路基板を構成する絶縁層や回路パターンが配置されない。したがって、実施例では、回路基板の様々な使用環境において、前記ブリッジ基板の反り特性を向上させて信頼性を維持することができ、これによる第１プロセッサチップと第２プロセッサチップとの間の通信性能を向上させることができる。また、実施例では、前記ブリッジ基板の少なくとも一部が前記第１モールディング層の外部に露出されるようにして、前記ブリッジ基板で発生する熱を外部に容易に放出することができ、これによる前記ブリッジ基板の放熱性を高めることができる。さらに、実施例では、前記ブリッジ基板の信頼性を向上させて、前記ブリッジ基板を介して連結される第１プロセッサチップと第２プロセッサチップとの間の通信性能を向上させることができる。

【0238】

また、実施例では、回路基板の上側に、貫通電極を保護しながら第２キャビティを含む第２モールディング層と、前記第２モールディング層の第２キャビティに配置され、チップをモールディングする第３モールディング層とを含む。そして、実施例では、第２モールディング層と第３モールディング層とが互いに異なる強度を有するようにする。これにより、実施例では、前記第２モールディング層と第３モールディング層とを互いに異なる物質で構成することにより、貫通電極とチップを安定して保護することができる。また、実施例では、前記第２モールディング層が形成された状態で回路基板の製造工程が行われることにより、ブリッジ基板の実装時に回路基板の損傷を保護することができ、さらに回路基板とブリッジ基板との間の連結信頼性を向上させることができる。

【0239】

また、実施例における貫通電極は、金属ワイヤをボンディングして形成されたワイヤ部であり得る。このために、貫通電極は、第１導電性結合部、補強部、および貫通部を含むことができる。このとき、実施例における貫通電極は、前記金属ワイヤに対応する貫通部を含み、これにより前記貫通電極が有する幅を減らすことができる。これにより、実施例では、複数の貫通電極間の離隔間隔およびピッチを減らすことができ、さらに回路基板の横方向への幅を減少させることができ、これによる回路基板の集積度を向上させることができる。

【0240】

また、実施例における貫通電極は、第１導電性結合部を含み、これに基づいて第３パッドと前記貫通部との間の接合力を増加させることができ、さらに、前記第３パッドの幅と前記貫通部との間の幅の違いによって発生する信号損失を減らすことができる。例えば、第３パッド上に前記貫通部が直接配置される場合、前記第３パッドと前記貫通部との間の接合力が減少して、前記貫通部が前記第３パッドから脱落するという問題が発生することがある。また、第３パッド上に前記貫通部が直接配置される場合、前記第３パッドと前記貫通部との間で信号が伝送される場合、前記第３パッドと前記貫通部との間の幅の急激な変化により信号損失が発生することがある。このとき、実施例では、前記第３パッドと前記貫通部との間に前記第１導電性結合部を形成することによって上記のような問題を解決することができ、これによる回路基板の電気的信頼性および物理的信頼性を向上させることができる。

【0241】

また、実施例の貫通電極は、前記第１導電性結合部と前記貫通部との間に補強部を形成する。前記補強部は、前記第１導電性結合部上に一定の高さを有し、前記貫通部よりも大きい幅を有することができる。これにより、実施例では、前記補強部を介して前記貫通部を安定して支持できるようにして、前記貫通電極の直進度を向上させることができ、これによる貫通電極の電気的信頼性を向上させることができる。

【0242】

図９は、第２実施例に係る回路基板を示す図であり、図１０は、図９のブリッジ基板を示す図である。

【0243】

図９および図１０を参照すると、第２実施例に係る回路基板は、図２に示す回路基板と類似しており、ブリッジ基板の構造において違いがある。

【0244】

第２実施例に係る回路基板は、第１絶縁層１１１および第２絶縁層１１２を含む。そして、前記第１絶縁層１１１および第２絶縁層１１２には、第１キャビティＣ１が形成され得る。

【0245】

そして、第２実施例に係る回路基板は、第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、および第４回路パターン１２４を含む。

【0246】

また、第２実施例に係る回路基板は、第１ビア１３１、第２ビア１３２、および第３ビア１３３を含む。

【0247】

また、第２実施例に係る回路基板は、第１保護層１４０および第２保護層１４５を含む。第１保護層１４０および第２保護層１４５は、絶縁層とも言える。例えば、前記絶縁層１１０を「第１絶縁層」と言え、前記第１保護層１４０を「第２絶縁層」と言え、前記第２保護層１４５を「第３絶縁層」と言える。

【0248】

また、第２実施例に係る回路基板は、第１回路パターン１２１の第３パッド１２１－３に配置される貫通電極１５０を含む。

【0249】

また、第２実施例に係る回路基板は、第１保護層１４０上に配置され、前記貫通電極１５０をモールディングする第２モールディング層１６０を含む。また、前記第２モールディング層１６０は、前記第１回路パターン１２１のうちチップが実装される領域に配置されたパッドと垂直方向に重なる第２キャビティＣ２を含む。

【0250】

一方、第２実施例に係る回路基板は、前記第１絶縁層１１１および第２絶縁層１１２に形成された第１キャビティＣ１内に配置され、第３導電性結合部２０１を介して前記第１回路パターン１２１と連結されるブリッジ基板２００ａを含む。

【0251】

このとき、第２実施例の回路基板に含まれたブリッジ基板２００ａは、第１実施例の回路基板に含まれたブリッジ基板２００とは異なり得る。

【0252】

例えば、前記第１実施例の回路基板に含まれたブリッジ基板２００は、ベース層２１０を中心に、その一側のみに再配線層に対応する絶縁層、回路層、ビア層、およびパッド層が形成される。例えば、第１実施例の回路基板に含まれたブリッジ基板２００は、断面ブリッジ基板であり得る。

【0253】

これに対して、第２実施例の回路基板に含まれたブリッジ基板２００ａは、ベース層を中心に、その両側に再配線層に対応する絶縁層、回路層、ビア層、およびパッド層が配置され得る。そして、前記両側に配置された再配線層は、互いに電気的に連結され得る。

【0254】

具体的には、ブリッジ基板２００ａは、ベース層２１０を含む。

【0255】

そして、前記ブリッジ基板２００ａは、ベース層２１０の一側に配置される第１絶縁層２２０ａ、第１回路層２３０ａ、第１ビア層２４０ａ、および第１パッド層２５０ａを含む。

【0256】

また、ブリッジ基板２００ａは、ベース層２１０の他側に配置される第２前記絶縁層２２０ｂ、第２回路層２３０ｂ、第２ビア層２４０ｂ、および第２パッド層２５０ｂを含む。

【0257】

また、前記ブリッジ基板２００ａは、前記ベース層２１０を貫通するベースビア２１０ａを含む。前記ベースビア２１０ａは、前記ベース層２１０を中心に、その一側に配置された第１回路層２３０ａと他側に配置された第２回路層２３０ｂとを電気的に連結することができる。前記ベースビア２１０ａは、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）であり得る。

【0258】

上記のように、第２実施例では、ブリッジ基板２００ａを両面ブリッジ基板として具現することにより、限られた空間でより多くの第１－２パッド１２１－１２および第２－２パッド１２１－２２間を連結する再配線層を提供することができる。

【0259】

例えば、第１実施例のような断面のブリッジ基板２００を使用する場合、前記ブリッジ基板２００のパッド層２５０のピッチを減らすのに限界がある。これは、断面のブリッジ基板２００の場合、最外側にパッド層２５０以外にもこれらを連結するトレースのような回路層が配置されなければならず、これにより前記パッド層２５０間のピッチを減らすのに限界がある。

【0260】

これに対して、第２実施例のような両面のブリッジ基板２００ａを使用する場合、最外側には前記第１－２パッド１２１－１２および前記第２－２パッド１２１－２２と連結される第１パッド層２５０ａのみを配置することができ、これらの間の連結をトレースなどの回路層は、ベース層２１０の下側に配置することができる。これにより、第２実施例の場合、第１－２パッド１２１－１２および第２－２パッド１２１－２２と連結されるパッド層のピッチをさらに減らすことができ、これにより、限られた空間内で高性能プロセッサチップ間を容易に連結することができる。

【0261】

以下では、実施例に係る回路基板の製造方法について説明する。

【0262】

図１１ａ～図１１ｗは、図２の回路基板を工程順に説明するための図である。

【0263】

図１１ａを参照すると、実施例は、ＥＴＳ工法を用いて回路基板を製造することができる。このために、実施例では、回路基板を製造するための基礎資材を準備する工程を行うことができる。このために、実施例ではキャリアボード３１０を準備することができる。キャリア基板３１０は、キャリア絶縁層３１１および前記キャリア絶縁層３１１の少なくとも一面に配置されたキャリア金属層３１２を含むことができる。

【0264】

そして、実施例は、キャリア基板３１０の両面に配置されたキャリア金属層３１２を用いて、その両側で２つの回路基板を同時に製造する工程を行うことができる

【0265】

前記キャリア金属層３１２は、前記キャリア絶縁層３１１に無電解めっきを施して形成することができる。また、実施例では、ＣＣＬ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）を前記キャリア基板３１０として使用することもできる。

【0266】

続いて、実施例では、図１１ｂのように、前記キャリア金属層３１２上に第１マスク３２０を形成する工程を行うことができる。このとき、前記第１マスク３２０は、前記キャリア金属層３１２全体を覆って形成され得、後でこれを開放する工程を通じて前記キャリア金属層３１２の表面と垂直方向に重なる開口部（図示せず）を含むことができる。即ち、前記第１マスク３２０は、前記キャリア金属層３１２の表面に第１回路パターン１２１が形成される領域をオープンする開口部（図示せず）を含むことができる。

【0267】

続いて、実施例では、図１１ｃに示すように、前記キャリア金属層３１２をシード層として電解めっきを施すことにより、前記第１マスク３２０の開口部を充填する第１回路パターン１２１を形成する工程を行うことができる。

【0268】

続いて、実施例では、図１１ｄに示すように、前記キャリア金属層３１２に配置された第１マスク３２０を除去する工程を行うことができる。また、実施例では、前記キャリア金属層３１２上に、前記第１回路パターン１２１を覆う第１絶縁層１１１を形成する工程を行うことができる。前記第１絶縁層１１１は、プリプレグを含むことができる。

【0269】

続いて、実施例では、図１１ｅに示すように、前記第１絶縁層１１１にビアホールＶＨ１を形成する工程を行うことができる。前記ビアホールＶＨ１は、前記第１絶縁層１１１を構成するレジンおよび強化繊維を開放するためにレーザー工程を通じて形成され得る。このために、前記第１絶縁層１１１上には、前記レーザー工程を通じてビアホールＶＨ１の形成工程のための第２マスク３３０（例えば、レーザーマスク）を形成する工程を行うことができる。

【0270】

次に、実施例では、図１１ｆに示すように、前記第１絶縁層１１１の表面および前記ビアホールＶＨ１上に第３マスク３４０を形成する工程を行うことができる。このとき、前記第３マスク３４０は、少なくとも一つの開口部（図示せず）を含むことができる。例えば、前記第３マスク３４０は、前記第１ビア１３１が形成される領域と垂直方向に重なる開口部および第２回路パターン１２２と垂直方向に重なる開口部を含むことができる。

【0271】

次に、実施例では、図１１ｇに示すように、前記第３マスク６４０の開口部を充填する電解めっきを施して、第１ビア１３１および第２回路パターン１２２を形成する工程を行うことができる。前記第１ビア１３１および第２回路パターン１２２が形成されると、前記第３マスク６４０を除去する工程を行うことができる。

【0272】

次に、実施例では、図１１ｈに示すように、前記第１絶縁層１１１上に第２－１絶縁層１１２－１を形成する工程を行うことができる。このとき、前記第２－１絶縁層１１２－１は、ＲＣＣで構成され得る。そして、前記ＲＣＣは、銅箔層（図示せず）を含むことができ、前記銅箔層は、エッチング工程を通じて除去され得る。

【0273】

次に、図１１ｉに示すように、実施例では、前記第２－１絶縁層１１２－１に第２ビア１３２および第３回路パターン１２３を形成する工程を行うことができる。

【0274】

次に、図１１ｊに示すように、実施例では、前記第２－１絶縁層１１２－１に第２－２絶縁層１１２－２を形成する工程を行うことができる。そして、実施例では、前記第２－２絶縁層１１２－２に第３ビア１３３および第４回路パターン１２４を形成する工程を行うことができる。

【0275】

次に、図１１ｋに示すように、上記のように回路基板の製造が完了されると、前記キャリア基板３１０を中心に、その両側で製造された回路基板を相互分離する工程を行うことができる。このとき、実施例では、前記キャリア基板３１０のキャリア絶縁層３１１とキャリア金属層３１２との容易な分離が可能である。これにより、前記分離工程が行われることにより、回路基板の最外側には、キャリア金属層３１２が残存することがある。前記キャリア金属層３１２は、上述したように前記第１回路パターン１２１を形成するのに使用したシード層である。

【0276】

次に、図１１ｌを参照すると、実施例では、前記シード層として使用されたキャリア金属層３１２をエッチングして除去する工程を行うことができる。このために、実施例では、第２－２絶縁層１１２－２の第２面または下面に第１保護フィルムＰＦを形成する工程を行うことができる。前記第１保護フィルムＰＦは、前記第１絶縁層１１１の上側で行われる以後工程で、前記第２－２絶縁層１１２－２および第４回路パターン１２４を保護するための保護層であり得る。

【0277】

一方、実施例では、回路基板の製造工程中にキャビティを形成する工程を含むことができる。前記キャビティは、第１キャビティＣ１および第２キャビティＣ２を含むことができる。このとき、前記第１キャビティＣ１および第２キャビティＣ２は、レーザー工程を通じて形成され得る。そして、レーザー工程を行うためには、所望の深さだけキャビティを形成するためのレーザーストッパーが存在しなければならない。このとき、実施例では、前記キャリア金属層３１２の一部をレーザーストッパーとして使用する。これにより、実施例では、前記レーザーストッパーをさらに形成するべき工程を省略することができ、これによる製造工程の簡素化およびこれによる製造コストを削減することができる。

【0278】

これにより、実施例では、前記キャリア金属層３１２のエッチング工程時に、前記第１キャビティＣ１および第２キャビティＣ２が形成される領域に位置した部分は残して、残りの部分のみを除去することができる。このとき、以下では、前記キャリア金属層３１２のうち除去されずに残っている部分を「ストッパー」と言って説明する。

【0279】

次に、実施例では、図１１ｍに示すように、前記第１絶縁層１１１の上面に第１保護層１４０を形成する工程を行うことができる。このとき、前記第１保護層１４０は、前記第１絶縁層１１１の上面の全領域に配置され得る。そして、実施例では、前記第１保護層１４０を加工して、第３パッド１２１－３に対応する領域と垂直方向に重なる開口部を形成する工程を行うことができる。このとき、前記第１保護層１４０は、前記第１絶縁層１１１の上面のうち第１領域Ｒ１と垂直方向に重なる開口部を含むことができる。ここで、前記第１領域Ｒ１は、前記ストッパー３１２が配置された領域であり得る。

【0280】

次に、実施例では、前記第１保護層１４０の開口部と垂直方向に重なる第３パッド１２１－３の上面に貫通電極１５０を形成する工程を行うことができる。このとき、前記貫通電極１５０は、ワイヤボンディング装置（図示せず）を用いて行われ得る。例えば、前記貫通電極１５０は、ワイヤボンディング装置を用いて前記第３パッド１２１－３の上面に金属ワイヤをボンディングすることによって形成され得る。

【0281】

一方、前記貫通電極１５０は、複数の前記第３パッド１２１－３上にそれぞれ形成され得る。このために、前記第１保護層１４０は、前記第１回路パターン１２１のうち前記貫通電極１５０が配置される第３パッド１２１－３の上面と垂直方向に重なる複数の開口部を含むことができる。

【0282】

そして、実施例では、前記第１保護層１４０の開口部と垂直方向に重なるそれぞれの第３パッド１２１－３上に貫通電極１５０を形成する工程を行うことができる。

【0283】

このために、実施例では、ワイヤボンディング装置を用いて、前記第３パッド１２１－３上にワイヤボールに対応する第１導電性結合部１５０－１を形成する工程を行うことができる。

【0284】

次に、図１１ｏに示すように、実施例では、前記第１導電性結合部１５０－１上に補強部１５０－２を形成する工程を行うことができる。即ち、実施例では、前記第１導電性結合部１５０－１が形成された後に、前記金属ワイヤを上側方向に長く引き 出す工程を行うことができる。このとき、実施例では、前記金属ワイヤを引き出す過程で、前記貫通電極１５０の強度を高めるために前記補強部１５０－２を形成する。前記補強部１５０－２は、前記金属ワイヤを下側方向に押すことによって形成され、これにより前記金属ワイヤが有する幅よりも大きい幅を有することができる。例えば、前記補強部１５０－２は、前記貫通電極１５０の前記第１導電性結合部１５０－１と前記貫通部１５０－３との間に配置される段差部とも言える。

【0285】

その後、実施例では、前記補強部１５０－２が形成されることにより、前記補強部１５０－２上に前記金属ワイヤを長く引き出して、前記金属ワイヤの直径に対応する幅を有する貫通部１５０－３を形成する工程を行うことができる。このとき、実施例では、前記貫通電極１５０の全高さに対応して、前記第１導電性結合部１５０－１の幅と高さ、そして前記補強部１５０－２の幅と高さを制御する。これにより、実施例では、前記貫通電極１５０の前記貫通部１５０－３が一定レベル以上の直進度を有し、前記補強部１５０－２によって支持されて安定して配置できるようにする。

【0286】

実施例では、上記のような工程を繰り返して、前記複数の前記第３パッド１２１－３上にそれぞれ一定高さを有する貫通電極１５０を形成することができる。

【0287】

次に、実施例では、図１１ｑに示すように、前記第１保護層１４０および前記ストッパー３１２上に第２モールディング層１６０を形成する工程を行うことができる。前記第２モールディング層１６０は、前記貫通電極１５０を保護しながら、ブリッジ基板２００の挿入工程時に前記第１絶縁層１１１の上側を保護するために形成され得る。

【0288】

このとき、前記第１保護層１４０の開口部の幅は、前記貫通電極１５０の第１導電性結合部１５０－１の幅よりも大きくてもよい。これにより、前記第２モールディング層１６０は、前記第１保護層１４０の開口部内を充填して形成され得る。これを通じて、実施例における前記貫通電極１５０の第１導電性結合部１５０－１、補強部１５０－２、および貫通電極１５０は、前記第２モールディング層１６０を通じて覆われ得る。

【0289】

ここで、実施例では、前記第２モールディング層１６０を形成する過程で、前記第２モールディング層１６０が前記貫通電極１５０の上部を覆って形成されるようにすることができる。例えば、前記第２モールディング層１６０は、前記貫通電極１５０の貫通部１５０－３の上面よりも高く位置することができ、これに基づいて前記貫通電極１５０を埋め込むことができる。その後、実施例では、前記第２モールディング層１６０の一部をグラインディングして平坦化する工程を行うことができ、これにより前記第２モールディング層１６０の上面と前記貫通電極１５０の上面とが同一平面上に位置するようにすることができる。

【0290】

次に、実施例では、図１１ｒに示すように、前記第１保護フィルムＰＦを除去する工程を行うことができる。その後、実施例では、前記第２モールディング層１６０上に第２保護フィルムＰＦを形成する工程を行うことができる。また、実施例では、前記第２－２絶縁層１１２－２の下面に第２保護層１４５を形成する工程を行うことができる。前記第２保護層１４５は、第１キャビティＣ１が形成される領域および第４回路パターン１２４の端子パッドの下面と垂直方向に重なる開口部を含むことができる。

【0291】

次に、実施例では、図１１ｓに示すように、前記第１絶縁層１１１および第２絶縁層１１２を加工して第１キャビティＣ１を形成する工程を行うことができる。前記第１キャビティＣ１は、前記第１絶縁層１１１の上面に配置された第１回路パターン１２１のうち第１－２パッド１２１－１２の下面および第２－２パッド１２１－ ２２の下面と垂直方向に重なることがある。このとき、実施例では、レーザー加工条件を調節して、前記第１－２パッド１２１－１２および第２－２パッド１２１－２２の側面に配置された第１絶縁層１１１の一部が残存するようにする。

【0292】

次に、実施例では、図１１ｔに示すように、ブリッジ基板２００を製造する工程を行うことができる。このとき、前記ブリッジ基板２００の製造工程は、上記で既に説明したので、これについての詳細な説明は省略する。その後、実施例では、前記ブリッジ基板２００が製造されると、前記ブリッジ基板２００のパッド層２５０上に第３導電性結合部２０１を付着する工程を行うことができる。その後、実施例では、前記第３導電性結合部２０１を用いて、前記第１キャビティＣ１と垂直方向に重なる第１－２パッド１２１－１２の下面および第２－２パッド１２１－２２の下面に前記ブリッジ基板２００を付着する工程を行うことができる。

【0293】

次に、図１１ｕに示すように、実施例では、前記第１キャビティＣ１を充填する第１モールディング層１７０を形成する工程を行うことができる。前記第１モールディング層１７０は、前記第１キャビティＣ１内に配置されたブリッジ基板２００を保護する機能を果たすことができる。前記第１モールディング層１７０は、図に示すように、前記ブリッジ基板２００のベース層２１０の下面を基板の外部に露出することができる。但し、実施例はこれに限定されず、前記第１モールディング層１７０は、前記ブリッジ基板２００のベース層２１０まで全て覆うことができる。

【0294】

次に、実施例では、図１１ｖに示すように、前記第２保護フィルムＰＦを除去する工程を行うことができる。その後、実施例では、前記第２モールディング層１６０をレーザー加工して第２キャビティＣ２を形成する工程を行うことができる。このとき、前記第２キャビティＣ２が形成される領域には、ストッパー３１２が形成されており、これにより、実施例では、前記第２モールディング層１６０から前記ストッパー３１２が形成された領域を除去して、第２キャビティＣ２を形成することができる。 前記第２キャビティＣ２が形成されることにより、前記第２キャビティＣ２は、前記第２モールディング層１６０内に埋め込まれたストッパー３１２と垂直方向に重なることがある。

【0295】

このとき、前記ストッパー３１２の幅は、前記第２キャビティＣ２の下面の幅よりも大きくてもよい。これにより、前記ストッパー３１２の少なくとも一部の上面は、前記第２キャビティＣ２と垂直方向に重ならないことがある。

【0296】

次に、実施例では、図１１ｗに示すように、前記第２キャビティＣ２が形成されることにより、前記第２キャビティＣ２と垂直方向に重なるストッパー３１２をエッチングして除去する工程を行うことができる。これにより、実施例では、前記第２キャビティＣ２が前記第１回路パターン１２１のうち第１パッド１２１－１および第２パッド１２１－２の上面と垂直方向に重なることがある。

【0297】

このとき、前記ストッパー３１２のうち少なくとも一部は、前記第１絶縁層１１１と前記第２モールディング層１６０との間に残存することがある。但し、実施例はこれに限定されず、前記ストッパーを完全に除去するための追加の工程を行うこともできる。

【0298】

図１２は、実施例に係る第１半導体パッケージを示す図である。

【0299】

第１半導体パッケージは、図２および図９に示す回路基板に第１プロセッサチップおよび第２プロセッサチップが実装された第１パッケージを意味することができる。

【0300】

図１２を参照すると、実施例では、図２および図９に示す回路基板に第１チップおよび第２チップを実装して、第１半導体パッケージ４００を製造することができる。

【0301】

第１半導体パッケージ４００は、回路基板と、前記回路基板に実装された第１チップ４２０および第２チップ４５０とを含むことができる。前記回路基板については既に説明したので、これについての詳細な説明は省略する。

【0302】

実施例では、回路基板の最外側に配置された第１回路パターン１２１を含む。そして、前記第１回路パターン１２１は、第１パッド１２１－１および第２パッド１２１－２を含む。

【0303】

そして、第１半導体パッケージ４００は、前記第１パッド１２１－１の上面に配置される第４導電性結合部４１０を含むことができる。また、第１半導体パッケージ４００は、前記第２パッド１２１－２の上面に配置される第５導電性結合部４４０を含むことができる。

【0304】

前記第４導電性結合部４１０および第５導電性結合部４４０は、互いに同じ形状を有することができ、これとは異なり、互いに異なる形状を有することができる。

【0305】

例えば、前記第４導電性結合部４１０および第５導電性結合部４４０は、六面体形状を有することができる。例えば、前記第４導電性結合部４１０および第５導電性結合部４４０の断面は、四角形状を含むことができる。前記第４導電性結合部４１０および第５導電性結合部４４０の断面は、長方形または正方形を含むことができる。例えば、前記第４導電性結合部４１０および第５導電性結合部４４０は、球形状を含むことができる。例えば、前記第４導電性結合部４１０および第５導電性結合部４４０の断面は、円形状または半円形状を含むことができる。例えば、前記第４導電性結合部４１０および第５導電性結合部４４０の断面は、部分的にまたは全体的にラウンドした形状を含むことができる。前記第４導電性結合部４１０および第５導電性結合部４４０の断面形状は、一側面で平面であり、他側面で曲面であり得る。前記第４導電性結合部４１０および第５導電性結合部４４０は,ソルダーボールであり得るが、これに限定されない。

【0306】

実施例では、前記第４導電性結合部４１０に配置される第１チップ４２０を含むことができる。前記第１チップ４２０は、第１プロセッサチップであり得る。例えば、前記第１チップ４２０は、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラのうちアプリケーションプロセッサ（ＡＰ）チップであり得る。前記第１チップ４２０の端子４２５は、前記第４導電性結合部４１０を介して前記第１パッド１２１－１と電気的に連結され得る。

【0307】

また、実施例では、前記第５導電性結合部４４０に配置される第２チップ４５０を含むことができる。前記第２チップ４５０は、第２プロセッサチップであり得る。例えば、前記第２チップ４５０は、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラのうち前記第１チップ４２０とは異なる種類のアプリケーションプロセッサ（ＡＰ）チップであり得る。前記第２チップ４５０の端子４５５は、前記第５導電性結合部４４０を介して前記第２パッド１２１－２と電気的に連結され得る。

【0308】

一例として、前記第１チップ４２０は、セントラルプロセッサチップであり得、前記第２チップ４５０は、グラフィックプロセッサチップであり得るが、これに限定されない。

【0309】

一方、前記第１チップ４２０と前記第２チップ４５０は、前記回路基板上に一定間隔で離隔し得る。例えば、前記第１チップ４２０と前記第２チップ４５０との離隔幅は、１５０μｍ以下であり得る。例えば、前記第１チップ４２０と前記第２チップ４５０との離隔幅は、１２０μｍ以下であり得る。例えば、前記第１チップ４２０と前記第２チップ４５０との離隔幅は、１００μｍ以下であり得る。

【0310】

好ましくは、前記第１チップ４２０と前記第２チップ４５０との離隔幅は、６０μｍ～１５０μｍの範囲を有することができる。好ましくは、前記第１チップ４２０と前記第２チップ４５０との離隔幅は、７０μｍ～１２０μｍの範囲を有することができる。好ましくは、前記第１チップ４２０と前記第２チップ４５０との離隔幅は、８０μｍ～１１０μｍの範囲を有することができる。前記第１チップ４２０と前記第２チップ４５０との離隔幅が６０μｍよりも小さいと、前記ブリッジ基板２００が配置される領域が確保されないことがある。また、前記第１チップ４２０と前記第２チップ４５０との離隔幅が６０μｍよりも小さいと、前記第１チップ４２０と前記第２チップ４５０の相互間の干渉により、前記第１チップ４２０または前記第２チップ４５０の動作信頼性に問題が発生することがある。

【0311】

前記第１チップ４２０と前記第２チップ４５０との離隔幅が１５０μｍよりも大きいと、前記第１チップ４２０と前記第２チップ４５０との間の距離が離れることにより、信号伝送損失が増加することがある。前記第１チップ４２０と前記第２チップ４５０との離隔幅が１５０μｍよりも大きいと、第１半導体パッケージ４００の体積が大きくなることがある。

【0312】

前記第１半導体パッケージ４００は、第１フィレット層４３０および第２フィレット層４６０を含むことができる。前記第１フィレット層４３０は、前記第１チップ４２０の端子４２５を囲んで配置され得る。前記第１フィレット層４３０は、前記回路基板と前記第１チップ４２０との間の空間に異物（例えば、水分）が浸透することを防止することができる。前記第２フィレット層４６０は、前記第２チップ４５０の端子４５５を囲んで配置され得る。前記第２フィレット層４６０は、前記回路基板と前記第２チップ４５０との間の空間に異物（例えば、水分）が浸透することを防止することができる。

【0313】

前記第１半導体パッケージ４００は、第３第３モールディング層４７０を含むことができる。前記第３モールディング層４７０は、前記第１チップ４２０および前記第２チップ４５０を覆って配置され得る。例えば、前記第３モールディング層４７０は、実装された前記第１チップ４２０および前記第２チップ４５０を保護するために形成されるＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄ Ｃｏｍｐｏｕｎｄ）であり得るが、これに限定されない。前記第３モールディング層４７０は、前記回路基板の第２キャビティＣ２を充填して配置され得る。

【0314】

前記第３モールディング層４７０は、放熱特性を高めながら前記第１チップ４２０および前記第２チップ４５０を安定して保護するために低誘電率を有することができる。例えば、前記第３モールディング層４７０の誘電率Ｄｋは、０．２～１０であり得る。例えば、前記第３モールディング層４７０の誘電率Ｄｋは、０．５～８であり得る。例えば、前記第３モールディング層４７０の誘電率Ｄｋは、０．８～５であり得る。これにより、実施例では、前記第３モールディング層４７０が低誘電率を有するようにして、前記第１チップ４２０および／または前記第２チップ４５０で発生する熱に対する放熱特性を高めることができるようにする。

【0315】

また、実施例では、前記第２モールディング層１６０と前記第３モールディング層４７０とは、互いに異なる物質を含むことができる。前記第２モールディング層１６０は、前記貫通電極１５０を保護するための用途であり、前記第３モールディング層４７０は、前記第１チップ４２０および第２チップ４５０を保護するための用途である。これにより、前記第２モールディング層１６０と前記第３モールディング層４７０とは、互いに異なる強度を有することができる。上記のように、実施例では、前記第２モールディング層１６０と第３モールディング層４７０とを互いに異なる物質で構成することにより、貫通電極１５０と前記第１チップ４２０および第２チップ４５０を安定して保護することができる。また、実施例では、前記第２モールディング層１６０が形成された状態で回路基板の製造工程が行われることにより、ブリッジ基板２００の実装時に回路基板の損傷を保護することができ、さらに回路基板とブリッジ基板２００との間の連結信頼性を向上させることができる。

【0316】

一方、前記第１半導体パッケージ４００は、貫通電極１５０上に配置される第２導電性結合部５５０を含むことができる。前記第２導電性結合部５５０は、前記第１半導体パッケージ４００上に第２半導体パッケージ（例えば、メモリ基板）を付着するために形成され得る。

【0317】

前記第２導電性結合部５５０は、前記貫通電極１５０の貫通部１５０－３の上面と直接接触することができる。この場合、実施例では、前記貫通部１５０－３は、金属ワイヤを通じて形成された部分であり、これにより前記金属ワイヤの直径に対応する幅を有することができる。そして、実施例では、前記貫通電極１５０上に前記第２導電性結合部５５０を配置することにより、前記第２導電性結合部５５０の幅または直径を比較例に比べて減らすことができる。即ち、比較例では、パッド上にソルダーボールが配置されるか、金属ポスト上に前記ソルダーボールが配置されることにより、前記ソルダーボールの幅は少なくとも１１０μｍ以上であった。これに対して、実施例では、前記貫通電極１５０上に前記第２導電性結合部５５０を配置することにより、前記第２導電性結合部５５０の幅を１１０μｍ未満に減らすことができる。

【0318】

一方、前記第２導電性結合部５５０の幅または直径に対応するサイズは、前記貫通電極１５０を構成する第１導電性結合部１５０－１の幅または直径に対応するサイズよりも大きくてもよい。例えば、前記第１導電性結合部１５０－１のサイズは、前記第２導電性結合部５５０のサイズよりも小さくてもよい。

【0319】

また、第１半導体パッケージ４００は、回路基板の第２保護層１４５の開口部と垂直方向に重なる第４回路パターン１２４に配置される第６導電性結合部５６０を含む。前記第６導電性結合部５６０は、電子デバイスのメインボードと連結される接着ボールであり得る。

【0320】

前記第６導電性結合部５６０は、前記第１導電性結合部１５０－１および第２導電性結合部５５０のサイズよりも大きくてもよい。

【0321】

図１３は、実施例に係る第２半導体パッケージを示す図である。

【0322】

図１３を参照すると、第２半導体パッケージ５００は、図１２の第１パッケージ４００にメモリチップパッケージに対応する第２パッケージが結合された基板であり得る。

【0323】

このために、第２半導体パッケージ５００は、メモリチップパッケージを含むことができる。

【0324】

前記メモリチップパッケージは、メモリ基板５１０を含む。前記メモリ基板５１０は、少なくとも一つの絶縁層、ビア層、回路パターン層、および保護層を含むことができる。前記メモリ基板５１０は、比較例の第３基板と実質的に同一であり、これにより、これについての詳細な説明は省略する。

【0325】

前記メモリチップパッケージは、前記メモリ基板５１０上に実装されるメモリチップを含む。例えば、メモリチップパッケージは、前記メモリ基板５１０上に一定の間隔を置いて実装される第１メモリチップ５２０および第２メモリチップ５３０を含むことができる。

【0326】

また、前記メモリチップパッケージは、前記メモリ基板５１０上に配置され、前記第１メモリチップ５２０および第２メモリチップ５３０をモールディングする第４モールディング層５４０を含むことができる。

【0327】

一方、第２半導体パッケージ５００は、前記第１半導体パッケージ４００の貫通電極１５０上に配置される第２導電性結合部５５０を介して前記第１半導体パッケージ４００上に付着され得る。

【0328】

上記のような第２半導体パッケージ５００は、比較例の半導体パッケージに比べて厚さを減らすことができる。

【0329】

実施例における第２半導体パッケージ５００の厚さは、比較例の半導体パッケージの厚さ（ｔ８＋ｔ９）よりも小さくてもよい。第２半導体パッケージ５００の厚さは、比較例の半導体パッケージの厚さ（ｔ８＋ｔ９）の９５％レベルであり得る。第２半導体パッケージ５００の厚さは、比較例の半導体パッケージの厚さ（ｔ８＋ｔ９）の９０％レベルであり得る。第２半導体パッケージ５００の厚さは、比較例の半導体パッケージの厚さ（ｔ８＋ｔ９）の８５％レベルであり得る。

【0330】

例えば、前記第２半導体パッケージ５００の厚さは、１０００μｍよりも小さくてもよい。例えば、前記第２半導体パッケージ５００の厚さは、９００μｍよりも小さくてもよい。例えば、前記第２半導体パッケージ５００の厚さは、８５０μｍよりも小さくてもよい。

【0331】

図１４は、実施例に係る第３半導体パッケージを示す図である。

【0332】

図１４を参照すると、第３半導体パッケージは、図１２に開示された第１パッケージ４００に追加のチップが配置された構造を有することができる。

【0333】

例えば、第１パッケージ４００は、回路基板上に配置される少なくとも一つのチップを含む。例えば、回路基板上には、前記第１チップ４２０と前記第２チップ４５０とが実装され得る。

【0334】

また、第３半導体パッケージは、前記第１パッケージ上に追加の第３チップ６２０がさらに実装され得る。

【0335】

例えば、第３半導体パッケージは、前記第１半導体パッケージ４００の貫通電極１５０上に配置される第２導電性結合部５５０を介して前記第１半導体パッケージ４００に付着される第３チップ６２０をさらに含むことができる。

【0336】

例えば、前記回路基板上には、第１半導体素子が配置され得る。そして、前記回路基板および第１半導体素子上には、第２半導体素子が配置され得る。前記第１半導体素子は、前記第１チップ４２０および第２チップ４５０を意味することができる。前記第２半導体素子は、前記第３チップ６２０を意味することができる。

【0337】

このとき、前記第２半導体素子６２０は、前記第２導電性結合部５５０を介して前記貫通電極１５０と連結される。これを通じて、前記第２半導体素子６２０は、前記貫通電極１５０を介して前記回路基板と連結され得る。

【0338】

さらに、前記第１半導体素子４２０、４５０と前記第２半導体素子６２０との間にも導電性結合部６１０が配置され得る。前記導電性結合部６１０は、前記第１半導体素子４２０、４５０と前記第２半導体素子６２０との間を電気的に連結することができる。

【0339】

これにより、前記第２半導体素子６２０は、前記第２導電性結合部５５０を介して前記貫通電極１５０を含む回路基板と直接連結され、前記導電性結合部６１０を介して前記第１半導体素子とも連結され得る。

【0340】

このとき、前記第２半導体素子６２０は、前記第２導電性結合部５５０を介して電源信号を提供され得る。また、前記第２半導体素子６２０は、前記導電性結合部６１０を介して前記第１半導体素子４２０、４５０と通信信号を送受信することができる。

【0341】

これによる第３半導体パッケージは、第２導電性結合部５５０を介して前記第２半導体素子６２０に電源信号を提供することにより、前記第２半導体素子６２０の駆動に必要な十分な電源を提供することができる。これにより、実施例は、前記第２半導体素子６２０の駆動特性を向上させることができる。即ち、実施例は、第２半導体素子６２０に提供される電源の不足の問題を解決することができる。即ち、最近、前記第２半導体素子６２０に提供される機能が増加するか性能が向上されて、前記第２半導体素子６２０が必要とする駆動電力が増加することができる。これにより、実施例は、前記第２導電性結合部５５０を介して前記第２半導体素子６２０に電源信号が供給されるようにする。これにより、実施例は、半導体パッケージの電気的信頼性をさらに向上させることができる。

【0342】

さらに、実施例は、前記第２半導体素子６２０の電源信号および通信信号が互いに異なる経路を介して提供されるようにする。これを通じて、実施例は、前記電源信号によって前記通信信号の損失が発生する問題を解決することができる。例えば、実施例は、電源信号の通信信号間の相互干渉を最小限に抑えることができる。

【0343】

上術の実施例で説明された特徴、構造、効果などは、本発明の少なくとも一つの実施例に含まれ、必ず一つの実施例にのみ限定されるものではない。さらに、各実施例に例示された特徴、構造、効果などは、実施例が属する分野で通常の知識を有する者によって、他の実施例に対しても組合せまたは変形して実施可能である。したがって、このような組合せと変形に関連した内容は、実施例の範囲に含まれると解釈されるべきである。

【0344】

また、以上では実施例を中心に説明したが、これは単なる例示に過ぎず、本発明を限定するものではなく、本発明が属する分野で通常の知識を有した者であれば、本実施例の本質的な特性を逸脱しない範囲内で、以上で例示されていない多様な変形と応用が可能であることが理解できるであろう。例えば、実施例に具体的に示された各構成要素は、変形して実施することができるものである。そして、このような変形と応用に関連した差異点は、添付された請求範囲で規定する本発明の範囲に含まれると解釈されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11a】

【図11b】

【図11c】

【図11d】

【図11e】

【図11f】

【図11g】

【図11h】

【図11i】

【図11j】

【図11k】

【図11l】

【図11m】

【図11n】

【図11o】

【図11p】

【図11q】

【図11r】

【図11s】

【図11t】

【図11u】

【図11v】

【図11w】

【図12】

【図13】

【図14】

【手続補正書】

【提出日】2024-01-24

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

絶縁層と、
前記絶縁層上に配置された上部パッドと、
前記上部パッド上に配置された第１モールディング層と、
前記上部パッド上に配置され、水平方向に沿って第１幅を有する第１導電性結合部および前記第１導電性結合部上に配置され、前記水平方向に沿って前記第１幅よりも小さい第２幅を有する貫通部を含み、前記第１モールディング層を貫通する貫通電極と、
前記貫通電極の前記貫通部上に配置された第２導電性結合部と、を含み、
前記第１導電性結合部の前記第１幅は、前記第２導電性結合部の第３幅よりも小さい、半導体パッケージ。

【請求項2】

前記貫通電極は、
前記第１導電性結合部と前記貫通部との間に配置された補強部を含む、請求項１に記載の半導体パッケージ。

【請求項3】

前記補強部は、前記貫通部の前記水平方向に沿って前記第２幅よりも大きく、前記第１導電性結合部の前記第１幅よりも小さい第４幅を有する、請求項２に記載の半導体パッケージ。

【請求項4】

前記補強部は、前記貫通部の幅の１１０％～１５０％の範囲の幅を有する、請求項２に記載の半導体パッケージ。

【請求項5】

前記第１導電性結合部の上面は、前記上部パッドに向かって凹んだ凹部を含み、
前記補強部の少なくとも一部は、前記第１導電性結合部の前記凹部上に配置される、請求項２に記載の半導体パッケージ。

【請求項6】

前記第１導電性結合部、前記補強部、および前記貫通部は、互いに同じ金属物質で備えられ、
前記第１導電性結合部の下面は、前記上部パッドと接触する、請求項２に記載の半導体パッケージ。

【請求項7】

前記貫通電極の下面から上面までの高さは、５０μｍ～２００μｍの範囲を有し、
前記貫通部は、１０μｍ～１００μｍの範囲の幅を有する、請求項２に記載の半導体パッケージ。

【請求項8】

前記貫通電極の高さは、１００μｍよりも大きく、
前記貫通部の幅は、４０μｍよりも大きい、請求項７に記載の半導体パッケージ。

【請求項9】

前記貫通部は、前記絶縁層の上面または下面に対して所定の傾斜を有して前記第１モールディング層を貫通する、請求項１に記載の半導体パッケージ。

【請求項10】

仮想の垂直線上に対して前記貫通部の傾斜が傾いた角度に対応する直進度は、１０度以下である、請求項９に記載の半導体パッケージ。

【請求項11】

前記絶縁層上に配置され、前記上部パッドと垂直方向に沿って重なる貫通孔を含む上部保護層を含み、
前記貫通電極は、前記上部保護層の貫通孔と垂直方向に重なる前記上部パッドの上面に配置される、請求項２に記載の半導体パッケージ。

【請求項12】

前記貫通電極の第１導電性結合部の第１幅は、前記上部保護層の貫通孔の幅よりも小さく、
前記第１モールディング層は、前記貫通電極の前記第１導電性結合部の少なくとも一部および前記補強部の少なくとも一部を覆って前記上部保護層の前記貫通孔の少なくとも一部を充填する、請求項１１に記載の半導体パッケージ。

【請求項13】

前記絶縁層の下面に配置された下部パッドと、
前記下部パッドの下面に配置され、貫通孔を備える下部保護層と、
前記下部保護層の貫通孔内に配置された第３導電性結合部と、をさらに含み、
前記第３導電性結合部の幅は、前記第１および第２導電性結合部のサイズよりも大きい、請求項１に記載の半導体パッケージ。

【請求項14】

前記絶縁層上に配置され、前記上部パッドと水平方向に沿って重なる実装パッドをさらに含み、
前記第１モールディング層は、
前記実装パッドの上面の少なくとも一部と垂直方向に重なる第１キャビティを含み、
前記第１キャビティに配置された少なくとも一つのチップと、
前記第１キャビティ内に配置され、前記少なくとも一つのチップをモールディングする第２モールディング層を含む、請求項１に記載の半導体パッケージ。

【請求項15】

前記第１モールディング層と前記第２モールディング層とは、互いに異なる絶縁材料を含む、請求項１４に記載の半導体パッケージ。

【請求項16】

前記絶縁層は、
前記実装パッドの下面の少なくとも一部と垂直方向に沿って重なる第２キャビティを含み、
前記第２キャビティ内に配置された連結部材をさらに含む、請求項１４に記載の半導体パッケージ。

【請求項17】

前記チップは、水平方向に沿って離隔した第１チップおよび第２チップを含み、
前記第１チップおよび前記第２チップのそれぞれは、前記連結部材と垂直方向に沿って重なる端子を備える、請求項１６に記載の半導体パッケージ。

【請求項18】

前記上部パッドの側面および下面は、前記絶縁層で覆われる、請求項１に記載の半導体パッケージ。

【請求項19】

前記絶縁層は、ガラス繊維を含む第１絶縁物質を含む第１絶縁層と、ガラス繊維を含まずに前記第１絶縁物質とは異なる第２絶縁物質を含む第２絶縁層とを含む、請求項１に記載の半導体パッケージ。

【請求項20】

前記第２導電性結合部上に配置されたメモリ基板と、
前記メモリ基板上に実装されたメモリチップと、
前記メモリ基板上に配置され、前記メモリチップを覆う第３モールディング層と、を含む、請求項１に記載の半導体パッケージ。

【国際調査報告】