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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-19
(54)【発明の名称】量子計算における、又は量子計算に関する改善
(51)【国際特許分類】
G06N 10/20 20220101AFI20240711BHJP
【ＦＩ】
G06N10/20
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024530060
(86)(22)【出願日】2022-07-29
(85)【翻訳文提出日】2024-03-06
(86)【国際出願番号】 GB2022052014
(87)【国際公開番号】W WO2023007189
(87)【国際公開日】2023-02-02
(31)【優先権主張番号】2111045.7
(32)【優先日】2021-07-30
(33)【優先権主張国・地域又は機関】GB
(81)【指定国・地域】
(71)【出願人】
【識別番号】524002175
【氏名又は名称】ユニバーサル クオンタム リミテッド
(74)【代理人】
【識別番号】110000176
【氏名又は名称】弁理士法人一色国際特許事務所
(72)【発明者】
【氏名】ハンター，イアン マッキントッシュ
(57)【要約】
ＤＡＣチャンバと、ＡＳＩＣと、ＤＡＣチャンバとＡＳＩＣとの間のデジタル制御ラインと、ＤＡＣチャンバとＡＳＩＣとの間のアナログ制御ラインとを備えるイオントラップ型プロセッサが提供される。ＡＳＩＣは、複数のチャネルを備え、各チャネルは、ＤＣ電極と、第１のアナログメモリセルと、第２のアナログメモリセルと、を備える。ＤＡＣチャンバは、アナログ信号を生成するように構成されたＤＡＣと、タイミング制御信号を生成するように構成されたＤＡＣコントローラと、を備え、タイミング制御信号は、アナログ信号が電圧信号として、複数のチャネルのうちの１つ以上によってサンプリングされるときを制御するための１つ以上のサンプルタイミング信号と、サンプリングされた電圧信号がそれぞれのＤＣ電極に適用されるときを制御するための１つ以上の同期信号とを含む。アナログ制御ラインは、アナログ信号をＤＡＣから複数のチャネルに送信し、デジタル制御ラインは、タイミング制御信号をＤＡＣコントローラから複数のチャネルに送信し、タイミング制御信号は、アナログ信号が電圧として、複数のチャネルの各々の第１のアナログメモリセル又は第２のアナログメモリセルのいずれかによってサンプリングされるときを制御し、かつサンプリングされた電圧信号が複数のチャネルの各々のそれぞれのＤＣ電極に適用されるときを制御する。
【選択図】図２
【選択図】図２
【特許請求の範囲】
【請求項1】
ＤＡＣチャンバと、ＡＳＩＣと、前記ＤＡＣチャンバと前記ＡＳＩＣとの間のデジタル制御ラインと、前記ＤＡＣチャンバと前記ＡＳＩＣとの間のアナログ制御ラインとを備えるイオントラップ型プロセッサであって、前記ＡＳＩＣが、複数のチャネルであって、各チャネルが、ＤＣ電極と、第１のアナログメモリセルと、第２のアナログメモリセルと、を備える、複数のチャネルを備え、
前記ＤＡＣチャンバが、
アナログ信号を生成するように構成されたＤＡＣと、
タイミング制御信号を生成するように構成されたＤＡＣコントローラと、を備え、前記タイミング制御信号は、前記アナログ信号が電圧信号として、前記複数の前記チャネルのうちの１つ以上によってサンプリングされるときを制御するための１つ以上のサンプルタイミング信号と、サンプリングされた前記電圧信号がそれぞれの前記ＤＣ電極に適用されるときを制御するための１つ以上の同期信号と、を含み、
前記アナログ制御ラインが、前記アナログ信号を前記ＤＡＣから前記複数のチャネルに送信し、前記デジタル制御ラインが、前記タイミング制御信号を前記ＤＡＣコントローラから前記複数のチャネルに送信し、前記タイミング制御信号が、前記アナログ信号が電圧として、複数のチャネルの各々の前記第１のアナログメモリセル又は前記第２のアナログメモリセルのいずれかによってサンプリングされるときを制御し、かつ前記サンプリングされた電圧信号が複数のチャネルの各々のそれぞれの前記ＤＣ電極に適用されるときを制御する、イオントラップ型プロセッサ。
【請求項2】
前記第１のアナログメモリセル及び前記第２のアナログメモリセルが、直列であり、前記第１のアナログメモリセルが、前記ＤＣ電極に電気的に結合されている、請求項１に記載のイオントラップ型プロセッサ。
【請求項3】
各アナログメモリセルが、コンデンサと、スイッチと、を備える、請求項２に記載のイオントラップ型プロセッサ。
【請求項4】
前記タイミング制御信号が、複数の前記チャネルに対する１つ以上のサンプルタイミング信号を含み、前記１つ以上のサンプルタイミング信号は、それぞれの前記チャネルの前記第２のアナログメモリセルが前記アナログ信号をサンプリングするときを制御するように構成されている、請求項２又は３に記載のイオントラップ型プロセッサ。
【請求項5】
前記タイミング制御信号が、複数の前記チャネルに対する１つ以上の同期信号を含み、前記１つ以上の同期信号は、前記第２のアナログメモリセル内の前記電圧信号が前記第１のメモリセル及び前記ＤＡＣ電極に適用されるときを制御するように構成されている、請求項２～４のいずれか一項に記載のイオントラップ型プロセッサ。
【請求項6】
前記第１のアナログメモリセル及び前記第２のアナログメモリセルが、並列に配置されている、請求項１に記載のイオントラップ型プロセッサ。
【請求項7】
前記第１のアナログメモリセル及び前記第２のアナログメモリセルの各々が、前記ＤＣ電極に電気的に結合された第１のスイッチと、前記アナログ制御ラインに電気的に結合された第２のスイッチと、前記第１のスイッチと前記第２のスイッチとの間に配置されたコンデンサと、を備える、請求項６に記載のイオントラップ型プロセッサ。
【請求項8】
前記タイミング制御信号が、複数の前記チャネルの各々に対する１つ以上のサンプルタイミング信号を含み、前記サンプルタイミング信号は、前記第１のアナログメモリセル又は前記第２のアナログメモリセルのいずれかが電圧信号として、前記アナログ信号をサンプリングするときを制御するように構成されている、請求項６又は７に記載のイオントラップ型プロセッサ。
【請求項9】
前記タイミング制御信号が、複数の前記チャネルの各々に対して１つ以上の同期信号を含み、前記同期信号は、前記第１のアナログメモリセル又は前記第２のアナログメモリセルのいずれかにおける前記電圧信号が、前記ＤＡＣ電極に適用されるときを制御するように構成されている、請求項６～８のいずれか一項に記載のイオントラップ型プロセッサ。
【請求項10】
前記第１のアナログメモリセル及び前記第２のアナログメモリセルと直列の第３のアナログメモリセルを更に備える、先行請求項のいずれか一項に記載のイオントラップ型プロセッサ。
【請求項11】
前記ＡＳＩＣが、前記１つ以上のタイミング制御信号を復号するように構成された復号器を更に備える、先行請求項のいずれか一項に記載のイオントラップ型プロセッサ。
【請求項12】
前記復号器が、タイミング制御信号を複数の前記チャネルに送信するように構成されたシフトレジスタを備える、請求項１１に記載のイオントラップ型プロセッサ。
【請求項13】
前記ＤＡＣが、前記サンプルタイミング信号を多重化するように構成された多重化コントローラを更に備え、前記復号器が、前記サンプルタイミング信号を多重化するように構成された多重化器を更に備える、請求項１１に記載のイオントラップ型プロセッサ。
【請求項14】
前記ＤＡＣが、周期的信号を生成するように構成されている、先行請求項のいずれか一項に記載のイオントラップ型プロセッサ。
【請求項15】
前記ＤＡＣチャンバが、基準信号を更に含む、先行請求項のいずれか一項に記載のイオントラップ型プロセッサ。
【請求項16】
イオントラップ型プロセッサを形成するＡＳＩＣにＤＡＣ制御を適用する方法であって、前記ＡＳＩＣが複数のチャネルを備え、各チャネルが、第１のアナログメモリセル及び第２のアナログメモリセルと、ＤＣ電極と、を備え、前記方法が、ＤＡＣによってアナログ信号を生成し、アナログ制御ラインに沿って前記ＡＳＩＣに送信することと、
複数の前記電極の各々への前記アナログ信号の適用を制御するためのタイミング信号を生成することであって、前記タイミング信号が、１つ以上のサンプルタイミング信号及び１つ以上の同期信号を含む、生成することと、
前記１つ以上のサンプルタイミング信号及び１つ以上の同期信号を、デジタル制御ラインに沿って前記ＡＳＩＣに送信することと、
それぞれのサンプルタイミング信号によって制御される時間に、前記チャネルの複数の第２のメモリセルの各々によって、前記アナログ信号を電圧信号としてサンプリングすることと、
それぞれの前記同期信号によって制御される時間に、前記電圧信号を前記第１のアナログメモリセル及びＤＣ電極に適用することと、を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イオントラップ量子コンピュータ用のＤＡＣのためのスケーラブルなシステムを提供することに関する。
【発明の概要】
【0002】
一般に、いわゆる「古典的計算」とは異なり、量子計算は、データを生成又は変更するための粒子又は物質の量子力学的特性に依存する。データは、２つの状態量子力学的システムである量子ビット又は「キュービット」によって表されてもよい。古典的計算とは異なり、キュービットは量子状態の重ね合わせであってもよい。量子計算の別の特徴は、１つの粒子又は原子の状態が別の粒子又は原子によって影響を受けるキュービット間のもつれである。
【0003】
量子力学的キュービットは、ゼロと１との組み合わせとして情報を同時に符号化することができる。このような特性により、古典的コンピュータでは伝統的に困難であった数多くの複雑な数値アプリケーションが可能になる。例としては、人工知能、画像処理及び認識、暗号、又は安全な通信などが挙げられる。
【0004】
イオン超微細電子状態（Ｚｅｅｍａｎ分割状態）内では、磁界の使用、及び異なるキュービット状態として使用される異なる電子レベル、及びマイクロ波放射又はレーザーを使用してレベル間を移動する電子によって明らかにすることができる。
【0005】
イオントラップ量子コンピュータ（量子荷電結合デバイス）では、イオントラップは、量子計算で使用されるイオンを制御するために使用され得、表面電極は、自由空間に浮遊するイオンを操作及びトラップするための電界を生成するために使用される。イオントラップの表面電極電位は、次々にＤＡＣによって制御される。最先端の量子コンピュータは、同じタイプの多くのＤＡＣ、例えば、１ＭＨｚを超える更新レートを有する１６ビットＤＡＣを使用する。
【0006】
各個々の電極は、独立して制御可能であり、各電極は、それに結合された対応するＤＡＣを有する。電極を慎重に制御する必要があるタイミング。多くの場合、電極は全て同期して更新されるが、代替的に、リアルタイムで更新され得る。
【0007】
イオントラップ領域が増加するにつれて、電極及びＤＡＣの数も増加する。量子コンピュータ内では、ＤＡＣは、長期間の安定性を伴って低ノイズである必要がある。イオンがシャトルされる領域では、ＤＡＣも高速であり得る。これらの特性を達成するために、ＤＡＣの領域は、概して、関連するＤＣ電極よりもかなり大きい。
【0008】
これに対する１つの解決策は、量子コンピュータの真空部分の外側に高品質のＤＡＣを配置することであり、これは、領域が無制限であるという利点を有する。しかしながら、電極への接続は、周囲によって制限され、それによって、この解決策のスケーラビリティを制限する。
【0009】
本発明の目的は、ＤＡＣの品質が維持されるスケーラブルなシステムを提供することである。
【0010】
したがって、本発明によれば、ＤＡＣチャンバと、ＡＳＩＣと、ＤＡＣチャンバとＡＳＩＣとの間のデジタル制御ラインと、ＤＡＣチャンバとＡＳＩＣとの間のアナログ制御ラインとを備えるイオントラップ量子コンピュータが提供され、ＡＳＩＣは複数のチャネルを備え、各チャネルはＤＣ電極と、第１のアナログメモリセルと、第２のアナログメモリセルと、を備える。ＤＡＣチャンバは、アナログ信号を生成するように構成されたＤＡＣと、タイミング制御信号を生成するように構成されたＤＡＣコントローラと、を備え、タイミング制御信号は、１つ以上のサンプルタイミング信号及び１つ以上の同期信号を含む。１つ以上のサンプルタイミング信号は、アナログ信号が電圧信号として、複数のチャネルのうちの１つ以上にサンプリングされるときを制御し、１つ以上の同期信号は、サンプリングされた電圧信号がそれぞれのＤＣ電極に適用されるときを制御する。アナログ制御ラインは、アナログ信号をＤＡＣから複数のチャネルに送信し、デジタル制御ラインは、タイミング制御信号をＤＡＣコントローラから複数のチャネルに送信する。
【0011】
したがって、この配置によると、ＤＡＣは冷却領域の外側にあり、接続はいくつかの制御ラインに制限され、制御ラインの数が設計を制限しないことを確実にする。高品質のＤＡＣは、真空領域外側で使用することができ、コンピュータのサイズは伝送ラインの数によって制限されない。
【0012】
第１のアナログメモリセル及び第２のアナログメモリセルは、ＤＣ電極に電気的に結合される第１のアナログメモリセルと直列であってもよい。アナログメモリセルを直列に配置することは、電圧信号を、他のアナログメモリセルを使用してＤＣ電極に適用する時間まで、アナログメモリセルのうちの一方に保存することができることを意味する。各メモリセルは、コンデンサと、スイッチとを備えてもよい。スイッチは、ＭＯＳＦＥＴ又はＭＥＭＳであってもよい。
【0013】
タイミング制御信号は、複数のチャネルに対する１つ以上のサンプルタイミング信号を含み得る。１つ以上のサンプルタイミング信号は、それぞれのチャネルの第２のアナログメモリセルがアナログ信号をサンプリングするときを制御するように構成されている。したがって、各チャネルは、異なる時間でアナログ信号をサンプリングすることができる。
【0014】
タイミング制御信号は、複数のチャネルに対する１つ以上の同期信号を含み得る。同期信号は、第２のアナログメモリセル内の電圧信号が第１のメモリセル及びＤＡＣ電極に適用されるときを制御するように構成されている。同期信号は、全てのチャネル内の電圧信号が、それぞれの電極に同時に適用されるべきであることを示し得る。代替的に、異なるチャネル内の電圧信号は、異なる時間に適用されてもよい。
【0015】
代替的に、第１のアナログメモリセル及び第２のアナログメモリセルは、並列に配置されてもよい。この配置では、第１のアナログメモリセル及び第２のアナログメモリセルの各々は、ＤＣ電極に電気的に結合された第１のスイッチと、アナログ制御ラインに電気的に結合された第２のスイッチと、第１のスイッチと第２のスイッチとの間に配設されたコンデンサとを備える。電圧信号は、第１のアナログメモリセル又は第２のアナログメモリセルのいずれかに保存することができ、第１のスイッチが閉じているときに、電圧が電極に適用される。
【0016】
アナログメモリセルが並列に配置されるときに、タイミング制御信号は、複数のチャネルの各々に対する１つ以上のサンプルタイミング信号を含み得、サンプルタイミング信号は、第１のアナログメモリセル又は第２のアナログメモリセルのいずれかが電圧信号として、アナログ信号をサンプリングするときを制御するように構成されている。特に、各チャネル内の各アナログメモリセルに対するサンプルタイミング信号があり得る。
【0017】
アナログメモリセルが並列に配置されるときに、タイミング制御信号は、複数のチャネルの各々に対する１つ以上の同期信号を含み得、同期信号は、第１のアナログメモリセル又は第２のアナログメモリセルのいずれかにおける電圧信号が、ＤＡＣ電極に適用されるときを制御するように構成されている。特に、各チャネル内の各アナログメモリセルに対して同期信号があり得る。
【0018】
イオントラップ型プロセッサは、第３のアナログメモリセルを備え得る。これは、直列であってもよく、又は他のアナログメモリセルと並列であってもよい。
【0019】
ＡＳＩＣは、１つ以上のタイミング信号を復号するように構成された復号器を更に備えてもよい。復号器は、単一のサンプルタイミング信号を複数のチャネルに対する複数の信号タイミング信号に復号し得る。復号器は、単一の同期信号を複数のチャネルに対する複数の同期信号に復号し得る。復号器は、タイミング制御信号を複数のチャネルに送信するように構成されたシフトレジスタであってもよい。
【0020】
ＤＡＣは、サンプルタイミング信号を多重化するように構成された多重化コントローラを更に備えてもよく、復号器は、サンプルタイミング信号を多重化するように構成された多重化器であってもよい。
【0021】
ＤＡＣは、周期的信号を生成するように構成され得る。次に、タイミング信号は、周期的信号のどの部分を各チャネルに対してサンプリングすべきかを示す。複数のチャネルは、周期的信号を同時にサンプリングすることができる。
【0022】
本発明によれば、イオントラップ量子コンピュータ内の複数の電極にＤＡＣ制御を適用する方法が提供され、方法は、ＤＡＣによってアナログ信号を生成することと、複数の電極の各々へのアナログ信号の適用を制御するためにデジタルタイミング信号を生成することと、を含む。
【0023】
本発明によれば、イオントラップ型プロセッサを形成するＡＳＩＣにＤＡＣ制御を適用する方法であって、ＡＳＩＣは複数のチャネルを備え、各チャネルは、第１のアナログメモリセル及び第２のアナログメモリセルと、ＤＣ電極とを備える。方法は、ＤＡＣによってアナログ信号を生成することと、アナログ制御ラインに沿ってＡＳＩＣに送信することと、複数の電極の各々へのアナログ信号の適用を制御するタイミング信号を生成することと、を含み、タイミング信号は、１つ以上のサンプルタイミング信号及び１つ以上の同期信号を含む。１つ以上のサンプルタイミング信号及び１つ以上の同期信号は、デジタル制御ラインに沿ってＡＳＩＣに送信される。それぞれのサンプルタイミング信号によって制御される時間に、チャネルの複数の第２のメモリセルの各々によって、アナログ信号を電圧信号としてサンプリングし、それぞれの同期信号によって制御される時間で電圧信号が第１のアナログメモリセル及びＤＣ電極に適用される。
【0024】
１つ以上のサンプルタイミング信号は、各チャネルに対するサンプルタイミング信号に復号され得る。例えば、ＤＡＣ領域から送信されるサンプルタイミング信号は１つのみであってもよく、その後、各チャネルのサンプルタイミング信号に復号される。同様に、１つ以上の同期タイミング信号は、各チャネルの同期信号に復号され得る。例えば、ＤＡＣ領域から送信される同期タイミング信号が１つのみあり得、その後、各チャネルの同期タイミング信号に復号される。復号は、シフトレジスタを介してもよく、又は多重化を介してもよい。
【図面の簡単な説明】
【0025】
【0026】
図１を参照すると、本発明と関連して使用される電極の例示的な配置がある。図１は、イオントラップ型量子コンピュータ１０におけるｘ接合デバイス１２を示す。ｘ接合１２は、ｘ接合デバイス１２の領域にイオンをトラップするように構成された複数の電極２２を備える。各電極２２は、ＤＡＣによって駆動されて、ｘ接合デバイス１２の領域の機能を実行する。ｘ接合デバイス１２は、領域に分割される。ｘ接合デバイス１２の領域は、各領域で実行される機能に応じて、結晶オペレーション１４、接合シャトリング１６、論理領域／ゲートゾーン１８、及びリニアシャトリング２０に分割され得る。
【0027】
図２は、本発明による配置を示す。見て分かるように、量子コンピュータ領域１００及びＤＡＣ領域２００の２つの領域がある。キュービット変化状態から生じる誤差を最小化するために、量子コンピュータ領域を冷却して、電気的ノイズを最小化する。量子コンピュータ領域は、４Ｋ又は２Ｋまで冷却されてもよく、１０～１１Ｔｏｒｒ未満の真空であってもよい。
【0028】
また、イオンの物理的衝突を最小化するために、量子計算領域は真空、好ましくは１０～１１Ｔｏｒｒの真空内にある。この清潔で冷たい環境を維持するために、量子コンピュータ領域が密封される。
【0029】
非常に低温で動作することは、ＤＡＣの電気的特性に影響を与え、ＤＡＣは多くの場合、清潔で低温の領域内に配置される。ＤＡＣを清潔で低温の領域の外側に配置することは、ＤＡＣが室温及び設計された標準的な動作条件で動作できることを意味する。これは、電気的パラメータが通常の動作範囲内であることを意味する。更に、ＤＡＣを真空外側に配置することによって、ガス放出の問題はない。
【0030】
量子コンピュータ環境は、ＡＳＩＣの周りに配置され、複数のチャネル１１０、１２０、１３０、１４０を備え、各チャネルは、電極１５０及び関連する電気構成要素を備える。
【0031】
ＤＡＣはＤＡＣ領域内に位置し、電極及びイオントラップは清潔な冷たい領域内に位置する。ＤＡＣ領域と量子コンピュータ領域との間には、アナログ制御ライン３０１及びデジタル制御ライン３０２があり、２つの領域間で信号を送信する。本発明の利点は、２つの領域間のラインの数を最小化することであり、各電極（及び関連するＤＡＣ）の制御ラインの代わりに、２つの制御ラインがあるが、以前は数百又は数千であり得た。
【0032】
ＤＡＣ領域は、ＤＡＣ信号を生成するように構成されたＤＡＣ要素２０１を含む。これは周期的信号であることが好ましい。ＤＡＣ要素は、単一のＤＡＣ出力を形成するために組み合わされる複数のＤＡＣを含み得る。ＤＡＣは、高精度で低騒音の出力を持つように選択されている。標準的な動作条件にあるため、より多様なＤＡＣを使用することができる。ＤＡＣ要素は、アナログチャネルを介してアナログＤＡＣ信号を送信する。
【0033】
ＤＡＣ領域２００はまた、ＤＡＣタイミングコントローラ２０２を備える。これにより、デジタル制御ラインを介して送信されるデジタルタイミング信号が生成される。タイミング信号は、サンプルタイミング信号及び同期信号を含む。サンプルタイミング信号は、第２のアナログメモリデバイスがアナログＤＡＣ信号をサンプリングするタイミングを示す。例えば、第１のチャネルは、クロック時間５でＤＡＣ信号をサンプリングしてもよく、第２のチャネルは、クロック時間３でＤＡＣ信号をサンプリングしてもよく、第３のチャネルは、時間８でＤＡＣ信号をサンプリングしてもよく、第４の信号は、時間６で信号をサンプリングしてもよい。電圧信号は次に、第２のアナログメモリデバイスに保存される。デジタルタイミング信号はまた、第２のアナログメモリセルに保存された電圧を第１のアナログメモリセル及びＤＣ電極に適用すべきときを示す同期信号を含む。
【0034】
追加的に、ＤＡＣ領域２００に基準信号２０３がある。これは、ＤＡＣ要素２０１について、例えば、１５Ｖの基準値を提供する。
【0035】
ＤＡＣ領域はまた、コントローラ２０５を備える。コントローラは、ＤＡＣ要素及びＤＡＣタイミングコントローラも制御する。これは、例えば、異なる周期的信号を生成するためにＤＡＣ要素を制御し得る。また、ＤＡＣタイミングコントローラを制御して、異なるチャネルがアナログＤＡＣ信号をサンプリングするタイミングを制御する。
【0036】
別個の構成要素として描写されているが、コントローラはまた、ＤＡＣタイミングコントローラ及びＤＡＣ要素内に統合されてもよく、別個の部品を形成しなくてもよい。
【0037】
量子計算環境内のＡＳＩＣ上には、この実施例では、シフトレジスタである復号器１６０がある。次に、シフトレジスタは、チャネル１１０、１２０、１３０、１４０の各々に個別の信号を提供し、これは、アナログ信号がサンプリングされたとき及びサンプリングされた電圧がＤＣ電極に適用されたときを示す。
【0038】
次に、個々のタイミング信号がデジタル制御ラインを介して個々のチャネルに送信される。各チャネルは、電極１５０と、第１のアナログメモリセルを形成する第１のスイッチ１５３及びコンデンサ１５４と、第２のアナログメモリセルを形成するコンデンサ１５２及び第２のスイッチ１５１と、を備える。第１のスイッチ及び第２のスイッチは、トランジスタ、特にＭＯＳＦＥＴであってもよい。次に、各チャネルに対する個々のサンプルタイミング信号は、第２のスイッチを制御する。各チャネルに対するサンプルタイミング信号によって示されるタイミングで、それぞれのチャネルの第２のスイッチ１５１は閉じられ、アナログ信号がサンプリングされるのを可能にする。例えば、第１のチャネルの第２のスイッチは、時間５で切り替えられてもよく、３Ｖの電圧をサンプリングしてもよく、第２のチャネルの第１のスイッチは、時間３でサンプリングされ、２Ｖの電圧をサンプリングしてもよい。アナログＤＡＣ信号をサンプリングした後、電圧はコンデンサ１５２によって保存される。
【0039】
タイミング制御信号はまた、同期信号を含む。シフトレジスタ１６０は、それぞれのコンデンサ１５２に保存された電圧が電極１５０に適用されるべきタイミングを示す、各チャネルに対する個々の同期信号を生成する。個々の同期信号は、第１のスイッチ１５３を制御し、電圧は、第１のスイッチ１５３を閉じることによって適用される。
【0040】
この実施例では、シフトレジスタは、サンプルタイミング信号のためのシフトレジスタ及び同期信号のためのシフトレジスタの２つの部分を有する。
【0041】
したがって、ＤＡＣ領域から送信されるタイミング信号は、各それぞれのチャネルがアナログ信号をサンプリングするタイミングを示すサンプルタイミング信号と、電圧信号がそれぞれの電極に適用されるときを示す同期信号とを含み得る。
【0042】
したがって、電圧信号は、ＤＣ電極が別の電圧にある間に、第２のメモリデバイスに保存され得る。同期信号が適用されると、保存された電圧信号は、第２のメモリデバイスから第１のメモリデバイスに送信され、ＤＣ電極に適用される。次いで、別の電圧信号を第２のアナログメモリセルに保存又は「ロードする」ことができる。
【0043】
電圧信号が電極に適用される前に保存され得るようにメモリセルを有することは、単一のアナログ信号を使用して全ての電圧信号を生成し、個々のチャネルがタイミング信号によって示される時間で信号をサンプリングすることができることを意味する。電圧信号は、同期信号によって示される時間に適用されるまで保存される。この配置は、各チャネルがＡＳＩＣ領域の外側からＡＳＩＣ領域の内側へ個々の伝送ラインを有する必要性を回避し、したがって、伝送ラインによって制限されないため、より多様なＡＳＩＣ設計を可能にする。
【0044】
概して、第２のアナログメモリセルに保存された電圧信号は、第１のアナログメモリセル及びＤＣ電極に同時に適用される。しかしながら、他の配置では、異なるタイミングで適用され得る。
【0045】
上記の実施例は、単一のサンプルタイミング信号及び単一の同期信号をＤＡＣ領域からシフトレジスタ１６０に送信する。しかしながら、代替的な配置は、デジタル制御ライン３０２を介して送信される複数の多重化されたサンプルタイミング信号及び同期信号があることである。この配置では、ＤＡＣタイミングコントローラ２０２は、ＤＡＣ環境内に多重化器２０２を含み、復号器１６０は、多重化されたサンプルタイミング信号及び同期信号を多重化する多重化器であり得る。
【0046】
図３は、ＤＡＣ要素２０１によって生成される例示的なアナログ信号を示す。また、異なるチャネルが信号をサンプリングし得る場合の例も示す。信号は、１１０によって示されるタイミングでチャネル１１０によって、１２０によって示されるタイミングでチャネル１２０などによって、サンプリングされる。このようにして、異なる電圧が選択され、異なるチャネルによってサンプリングされる。
【0047】
上述の実施例は、周期的信号を使用する。しかしながら、非周期的信号も使用され得る。これの一実施例は、第１のチャネルの値を送信し、続いて第２のチャネルの値を送信し、その後第３のチャネルの値などを送信するというようなアナログ信号であり得る。
【0048】
図４は、メモリセルが並列にある配置を示す。第１のアナログメモリセルは、第１のスイッチ１６３及び第２のスイッチ１６１を有し、それらの間にコンデンサ１６２を有する。第２のアナログメモリセルは、第１のスイッチ１７３と、コンデンサ１７２を有する第２のスイッチ１７１とを有する。ＤＣ電極に取り付けられたコンデンサを備えるメモリセルもある。図４の配置のために、第１のメモリセル及び第２のメモリセルの各々は、サンプルタイミング信号及び同期信号を有していなければならない。サンプルタイミング信号は、第２のスイッチ１６１が閉じられ、アナログ信号がサンプリングされるときを制御する。次に、電圧信号は、同期信号が第１のスイッチ１６３を閉じるまで、それぞれのアナログメモリセルのコンデンサに保存される。第１のスイッチが閉じられると、電圧がＤＣ電極１５０に適用される。第１のアナログメモリセルからの電圧がＤＣ電極に適用される間、別の電圧を第２のアナログメモリセルに保存することができる。
【0049】
図２に関連して説明した実施形態は、２つのアナログメモリセル、すなわち、電極を有する第１のアナログメモリセルと、コンデンサ１５２を有する第２のアナログメモリセルとを有する。しかしながら、直列又は並列のいずれかで、第３のアナログメモリセルが同様に存在し得る。各追加のメモリセルについて、追加のタイミング制御信号が存在することになる。追加のアナログメモリセルの使用は、より多くのデータをあらかじめ保存することを可能にし得る。これは、複数の電圧信号が迅速に連続して保存及び適用され得るため、高速が重要である領域に電極がある場合に有用である。
【0050】
図２及びは、４つの異なるチャネルのみを描写するが、量子コンピュータは、それぞれが同様に動作する、数百又は数千の類似のチャネルを有し得ることは明らかであろう。
【0051】
上述の配置を使用することにより、必要な速度を維持しながら、清潔で冷たい環境の外側で高品質のＤＡＣ構成要素を使用することができる。ＤＡＣ領域は、比較的清潔な環境にあり得るが、イオントラップ領域ほど清潔ではないか、又はイオントラップ領域ほど低い圧力を有し得る。例えば、１０－３Ｔｏｒｒの圧力を有してもよい。
【0052】
本発明の様々な更なる態様及び実施形態は、本開示を考慮して当業者には明らかであろう。
【0053】
本明細書で使用される場合、「及び／又は」は、他方を有する、又は有さない２つの特定の特徴又は構成要素の各々の特定の開示として取られるべきである。例えば、「Ａ及び／又はＢ」は、各々が本明細書に個別に記載されているかのように、（ｉ）Ａ、（ｉｉ）Ｂ、及び（ｉｉｉ）Ａ及びＢの各々の特定の開示として取られるべきである。
【0054】
文脈が別途指示しない限り、上述の特徴の説明及び定義は、本発明の任意の特定の態様又は実施形態に限定されず、記載される全ての態様及び実施形態に等しく適用される。
【0055】
当業者であれば、本発明はいくつかの実施形態を参照して例として説明されているが、更に理解するであろう。開示された実施形態に限定されず、代替的な実施形態は、添付の特許請求の範囲に定義される本発明の範囲から逸脱することなく構築され得る。
【図1】
【図2】
【図3】
【図4】
【手続補正書】
【提出日】2024-05-21
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ＤＡＣチャンバと、ＡＳＩＣと、前記ＤＡＣチャンバと前記ＡＳＩＣとの間のデジタル制御ラインと、前記ＤＡＣチャンバと前記ＡＳＩＣとの間のアナログ制御ラインとを備えるイオントラップ型プロセッサであって、前記ＡＳＩＣが、複数のチャネルであって、各チャネルが、ＤＣ電極と、第１のアナログメモリセルと、第２のアナログメモリセルと、を備える、複数のチャネルを備え、
前記ＤＡＣチャンバが、
アナログ信号を生成するように構成されたＤＡＣと、
タイミング制御信号を生成するように構成されたＤＡＣコントローラと、を備え、前記タイミング制御信号は、前記アナログ信号が電圧信号として、前記複数の前記チャネルのうちの１つ以上によってサンプリングされるときを制御するための１つ以上のサンプルタイミング信号と、サンプリングされた前記電圧信号がそれぞれの前記ＤＣ電極に適用されるときを制御するための１つ以上の同期信号と、を含み、
前記アナログ制御ラインが、前記アナログ信号を前記ＤＡＣから前記複数のチャネルに送信し、前記デジタル制御ラインが、前記タイミング制御信号を前記ＤＡＣコントローラから前記複数のチャネルに送信し、前記タイミング制御信号が、前記アナログ信号が電圧として、複数のチャネルの各々の前記第１のアナログメモリセル又は前記第２のアナログメモリセルのいずれかによってサンプリングされるときを制御し、かつ前記サンプリングされた電圧信号が複数のチャネルの各々のそれぞれの前記ＤＣ電極に適用されるときを制御する、イオントラップ型プロセッサ。
【請求項2】
前記第１のアナログメモリセル及び前記第２のアナログメモリセルが、直列であり、前記第１のアナログメモリセルが、前記ＤＣ電極に電気的に結合されている、請求項１に記載のイオントラップ型プロセッサ。
【請求項3】
各アナログメモリセルが、コンデンサと、スイッチと、を備える、請求項２に記載のイオントラップ型プロセッサ。
【請求項4】
前記タイミング制御信号が、複数の前記チャネルに対する１つ以上のサンプルタイミング信号を含み、前記１つ以上のサンプルタイミング信号は、それぞれの前記チャネルの前記第２のアナログメモリセルが前記アナログ信号をサンプリングするときを制御するように構成されている、請求項２又は３に記載のイオントラップ型プロセッサ。
【請求項5】
前記タイミング制御信号が、複数の前記チャネルに対する１つ以上の同期信号を含み、前記１つ以上の同期信号は、前記第２のアナログメモリセル内の前記電圧信号が前記第１のメモリセル及び前記ＤＡＣ電極に適用されるときを制御するように構成されている、請求項２又は３に記載のイオントラップ型プロセッサ。
【請求項6】
前記第１のアナログメモリセル及び前記第２のアナログメモリセルが、並列に配置されている、請求項１に記載のイオントラップ型プロセッサ。
【請求項7】
前記第１のアナログメモリセル及び前記第２のアナログメモリセルの各々が、前記ＤＣ電極に電気的に結合された第１のスイッチと、前記アナログ制御ラインに電気的に結合された第２のスイッチと、前記第１のスイッチと前記第２のスイッチとの間に配置されたコンデンサと、を備える、請求項６に記載のイオントラップ型プロセッサ。
【請求項8】
前記タイミング制御信号が、複数の前記チャネルの各々に対する１つ以上のサンプルタイミング信号を含み、前記サンプルタイミング信号は、前記第１のアナログメモリセル又は前記第２のアナログメモリセルのいずれかが電圧信号として、前記アナログ信号をサンプリングするときを制御するように構成されている、請求項６又は７に記載のイオントラップ型プロセッサ。
【請求項9】
前記タイミング制御信号が、複数の前記チャネルの各々に対して１つ以上の同期信号を含み、前記同期信号は、前記第１のアナログメモリセル又は前記第２のアナログメモリセルのいずれかにおける前記電圧信号が、前記ＤＡＣ電極に適用されるときを制御するように構成されている、請求項６又は７に記載のイオントラップ型プロセッサ。
【請求項10】
前記第１のアナログメモリセル及び前記第２のアナログメモリセルと直列の第３のアナログメモリセルを更に備える、請求項１～３のいずれか一項に記載のイオントラップ型プロセッサ。
【請求項11】
前記ＡＳＩＣが、前記１つ以上のタイミング制御信号を復号するように構成された復号器を更に備える、請求項１～３のいずれか一項に記載のイオントラップ型プロセッサ。
【請求項12】
前記復号器が、タイミング制御信号を複数の前記チャネルに送信するように構成されたシフトレジスタを備える、請求項１１に記載のイオントラップ型プロセッサ。
【請求項13】
前記ＤＡＣが、前記サンプルタイミング信号を多重化するように構成された多重化コントローラを更に備え、前記復号器が、前記サンプルタイミング信号を多重化するように構成された多重化器を更に備える、請求項１１に記載のイオントラップ型プロセッサ。
【請求項14】
前記ＤＡＣが、周期的信号を生成するように構成されている、請求項１～３のいずれか一項に記載のイオントラップ型プロセッサ。
【請求項15】
前記ＤＡＣチャンバが、基準信号を更に含む、請求項１～３のいずれか一項に記載のイオントラップ型プロセッサ。
【請求項16】
イオントラップ型プロセッサを形成するＡＳＩＣにＤＡＣ制御を適用する方法であって、前記ＡＳＩＣが複数のチャネルを備え、各チャネルが、第１のアナログメモリセル及び第２のアナログメモリセルと、ＤＣ電極と、を備え、前記方法が、ＤＡＣによってアナログ信号を生成し、アナログ制御ラインに沿って前記ＡＳＩＣに送信することと、
複数の前記電極の各々への前記アナログ信号の適用を制御するためのタイミング信号を生成することであって、前記タイミング信号が、１つ以上のサンプルタイミング信号及び１つ以上の同期信号を含む、生成することと、
前記１つ以上のサンプルタイミング信号及び１つ以上の同期信号を、デジタル制御ラインに沿って前記ＡＳＩＣに送信することと、
それぞれのサンプルタイミング信号によって制御される時間に、前記チャネルの複数の第２のメモリセルの各々によって、前記アナログ信号を電圧信号としてサンプリングすることと、
それぞれの前記同期信号によって制御される時間に、前記電圧信号を前記第１のアナログメモリセル及びＤＣ電極に適用することと、を含む、方法。
【国際調査報告】