特表 2024-527195 半導体構造及びその製造方法、メモリチップ、電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-23

(54)【発明の名称】半導体構造及びその製造方法、メモリチップ、電子機器

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240716BHJP

   H01L 29/786 20060101ALI20240716BHJP

【ＦＩ】

H10B12/00 671A

H10B12/00 625

H01L29/78 612C

H01L29/78 613B

H01L29/78 626A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023501257

(86)(22)【出願日】2022-08-01

(85)【翻訳文提出日】2023-01-06

(86)【国際出願番号】 CN2022109526

(87)【国際公開番号】W WO2023245817

(87)【国際公開日】2023-12-28

(31)【優先権主張番号】202210709274.2

(32)【優先日】2022-06-21

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ワン ホン

(72)【発明者】

【氏名】リー シャオジエ

【テーマコード（参考）】

5F083

5F110

【Ｆターム（参考）】

5F083AD04

5F083AD24

5F083HA02

5F083JA36

5F083JA39

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083PR03

5F083PR05

5F110AA04

5F110BB06

5F110CC09

5F110EE03

5F110EE05

5F110FF02

5F110FF03

5F110GG02

5F110HK03

5F110HK04

5F110QQ03

(57)【要約】

本開示の実施例は、半導体分野に関し、半導体構構造及びその製造方法、メモリチップ、電子機器を提供し、半導体構造は、基板及び複数のリードポストを含み、前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、前記積層構造は更に、前記第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続され、前記複数のリードポストは前記第１方向に配列され、前記複数のリードポスト及び前記複数の平行信号線は第３方向に沿って配置され、前記リードポストは前記平行信号線に接続される。本開示の実施例は少なくとも、半導体構造の集積度を向上させることができる。
【選択図】図４

【特許請求の範囲】

【請求項1】

半導体構造であって、
基板及び複数のリードポストを含み、
前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、
前記積層構造は更に、前記第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続され、
前記複数のリードポストは前記第１方向に配列され、前記複数のリードポスト及び前記複数の平行信号線は第３方向に沿って配置され、前記リードポストは前記平行信号線に接続される、半導体構造。

【請求項2】

前記平行信号線のそれぞれは、少なくとも１つの前記リードポストに接続される、
請求項１に記載の半導体構造。

【請求項3】

複数の前記平行信号線は、複数の前記リードポストに１対１に対応して接続される、
請求項２に記載の半導体構造。

【請求項4】

前記リードポストは前記第２方向に延在する、
請求項１に記載の半導体構造。

【請求項5】

異なる前記平行信号線に接続された前記リードポストの前記第２方向の長さは異なり、前記リードポストの底部は前記平行信号線に接続される、
請求項１に記載の半導体構造。

【請求項6】

隣接する前記リードポストは、前記第１方向に等間隔で配列されるか、又は、
隣接する前記リードポスト間の距離は、対向面積に正比例する、
請求項１に記載の半導体構造。

【請求項7】

前記積層構造は更に、
前記第２方向に配列された複数のエッチング停止層を含み、各エッチング停止層は、少なくとも１つの前記リードポストの底面に接続される、
請求項１に記載の半導体構造。

【請求項8】

前記積層構造は更に、誘電体層を含み、前記誘電体層は少なくとも、前記平行信号線に面する前記リードポストの側壁に位置し、前記誘電体層の下表面は、前記リードポストに接続される前記平行信号線より高い、
請求項１に記載の半導体構造。

【請求項9】

前記メモリセルは、前記第３方向に配列されたチャネル領域及びソースドレインドープ領域を含み、前記ソースドレインドープ領域は、前記チャネル領域の両側に位置する、
請求項１に記載の半導体構造。

【請求項10】

前記平行信号線はビット線であり、前記ビット線は前記ソースドレインドープ領域に接続される、
請求項９に記載の半導体構造。

【請求項11】

前記リードポスト及び前記メモリセルはそれぞれ、前記平行信号線の前記第３方向に配列された対向する両側に位置する、
請求項１０に記載の半導体構造。

【請求項12】

前記リードポストの前記第１方向の幅は、メモリセルグループの幅より大きいか等しく、及び／又は、
前記リードポストの前記第１方向の幅は、隣接する前記メモリセルグループ間の間隔より大きいか等しく、及び／又は、
前記リードポストの前記第１方向の幅は、前記リードポストの前記第３方向の幅より大きい、
請求項１１に記載の半導体構造。

【請求項13】

前記リードポストと前記メモリセルグループとは前記第３方向に互いに対向しており、又は、
前記リードポストと前記メモリセルグループとは前記第１方向に交互に配列される、
請求項１１に記載の半導体構造。

【請求項14】

前記リードポスト及び前記メモリセルは、前記平行信号線の同じ側に位置する、
請求項１０に記載の半導体構造。

【請求項15】

前記リードポストの前記第３方向の幅は、前記リードポストの前記第１方向の幅より大きい、
請求項１４に記載の半導体構造。

【請求項16】

隣接する２つの積層構造の前記平行信号線は互いに対向して設けられ、前記リードポストは、隣接する前記積層構造の前記平行信号線の間に位置し、隣接する前記積層構造の同一層の前記平行信号線は少なくとも、１つの前記リードポストを介して電気接続される、
請求項１０に記載の半導体構造。

【請求項17】

前記メモリセルグループの各層の前記メモリセルの数は２つであり、２つの前記メモリセルはそれぞれ、前記平行信号線の前記第３方向に配列された対向する両側に位置する、
請求項１０に記載の半導体構造。

【請求項18】

隣接する前記リードポストは、前記平行信号線の異なる側に位置し、又は、
すべての前記リードポストは、前記平行信号線の同じ側に位置する、
請求項１７に記載の半導体構造。

【請求項19】

前記平行信号線はワード線であり、前記ワード線は前記チャネル領域に接続される、
請求項９に記載の半導体構造。

【請求項20】

隣接する前記リードポストは、前記平行信号線の異なる側に位置し、又は、
すべての前記リードポストは、前記平行信号線の同じ側に位置する、
請求項１９に記載の半導体構造。

【請求項21】

半導体構造であって、
基板及び複数のリードポストを含み、
前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、
前記積層構造は更に、前記第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続され、
前記複数のリードポストは、前記第１方向に配列され且つ第２方向に沿って延在し、基板の表面における前記複数のリードポストの正投影は、基板の表面における平行信号線の正投影と少なくとも部分的に重なり、前記リードポストは前記平行信号線に接続される、半導体構造。

【請求項22】

少なくとも１つの前記リードポストは、少なくとも１つの前記平行信号線を貫通する、
請求項２１に記載の半導体構造。

【請求項23】

前記平行信号線は、第３方向に配列された接触領域及び露出領域を含み、前記リードポストは前記接触領域に接続され、前記第３方向は、前記第２方向に垂直であり且つ前記基板の表面に平行である、
請求項２１に記載の半導体構造。

【請求項24】

前記平行信号線は、前記第３方向に配列された対向する両側を有し、前記露出領域は、前記対向する両側の一方の側に位置し、前記接触領域は、前記対向する両側の他方の側に位置し、前記リードポストは、前記接触領域に対して突起して設けられる、
請求項２３に記載の半導体構造。

【請求項25】

前記メモリセルは、第３方向に配列されたチャネル領域及びソースドレインドープ領域を含み、前記ソースドレインドープ領域は、前記チャネル領域の両側に位置する、
請求項２１に記載の半導体構造。

【請求項26】

前記平行信号線はビット線であり、前記ビット線は前記ソースドレインドープ領域に接続される、
請求項２５に記載の半導体構造。

【請求項27】

前記リードポストと前記メモリセルグループとは前記第３方向に互いに対向しており、又は、
前記リードポストと前記メモリセルとは前記第１方向に交互に配列される、
請求項２６に記載の半導体構造。

【請求項28】

前記平行信号線はワード線であり、前記ワード線は前記チャネル領域に接続される、
請求項２５に記載の半導体構造。

【請求項29】

前記リードポストは、隣接する前記メモリセルグループの間に位置し、又は、
前記基板の表面における前記リードポストの正投影は、前記基板の表面における前記チャネル領域の正投影と重なる、
請求項２８に記載の半導体構造。

【請求項30】

前記平行信号線は、第３方向に配列された対向する両側を有し、前記メモリセルグループの各層の前記メモリセルの数は２つであり、２つの前記メモリセルはそれぞれ、前記平行信号線の前記第３方向に配列された対向する両側に位置する、
請求項２１に記載の半導体構造。

【請求項31】

半導体構造の製造方法であって、
基板を提供することと、
前記基板上に積層構造を形成することであって、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、前記積層構造は更に、第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続される、ことと、
第１方向に配列された複数のリードポストを形成することであって、前記複数のリードポスト及び前記複数の平行信号線は第３方向に沿って配置され、前記リードポストは前記平行信号線に接続される、ことと、を含む、半導体構造の製造方法。

【請求項32】

複数の前記平行信号線は、前記第２方向に順次配置された第１平行信号線～第Ｎ（Ｎは１より大きい正の整数である）平行信号線を含み、
前記半導体構造の製造方法は、
第１スルーホール～第Ｎスルーホールを形成することであって、前記第１スルーホールは、前記第１平行信号線の側壁を露出し、前記第Ｎスルーホールは、前記第１平行信号線～第Ｎ平行信号線の側壁を露出する、ことと、
前記第１スルーホール～第Ｎスルーホールの底部にそれぞれ、第１接触部～第Ｎ接触部を形成することであって、前記第１接触部～前記第Ｎ接触部はそれぞれ、前記第１平行信号～前記第Ｎ平行信号線の側壁を覆う、ことと、
前記接触部を形成した後に、前記スルーホールの側壁に誘電体層を形成することと、
前記スルーホールを充填する延在部を形成することであって、前記接触部と前記延在部とが前記リードポストを構成する、ことと、を含む、
請求項３１に記載の半導体構造の製造方法。

【請求項33】

半導体構造の製造方法であって、
基板を提供することと、
前記基板上に積層構造を形成することであって、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、前記積層構造は更に、第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続される、ことと、
前記第１方向に配列され且つ第２方向に沿って延在する複数のリードポストを形成することであって、基板の表面における前記複数のリードポストの正投影は、基板の表面における平行信号線の正投影と少なくとも部分的に重なり、前記リードポストは前記平行信号線に接続される、ことと、を含む、半導体構造の製造方法。

【請求項34】

複数の前記平行信号線は、前記第２方向に順次配置された第１平行信号線～第Ｎ（Ｎは１より大きい正の整数である）平行信号線を含み、
前記半導体構造の製造方法は、
第１スルーホール～第Ｎスルーホールを形成することであって、前記第１スルーホールは、前記第１平行信号線の上面を露出し、前記第Ｎスルーホールは、前記第１平行信号線～第Ｎ－１平行信号線を貫通し且つ前記第Ｎ平行信号線の上面を露出する、ことと、
前記スルーホールの側壁に誘電体層を形成することと、
前記スルーホールを充填する前記リードポストを形成することと、を含む、
請求項３３に記載の半導体構造の製造方法。

【請求項35】

請求項１～２０のいずれか一項に記載の半導体構造、又は請求項２１～３０のいずれか一項に記載の半導体構造を備える、メモリチップ。

【請求項36】

請求項３５に記載のメモリチップを備える、電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年６月２１日に中国特許局に提出された、発明の名称が「半導体構造及びその製造方法、メモリチップ、電子機器」であり、出願番号が２０２２１０７０９２７４．２である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照として本願に援用される。

【0002】

本開示の実施例は、半導体分野に関し、具体的には、半導体構構造及びその製造方法、メモリチップ、電子機器に関する。

【背景技術】

【0003】

半導体構造は、複数のメモリセルを含み、メモリセルは、メモリ機能を実行するために周辺回路と接続する必要がある。半導体構造の集積度が高いほど、当該半導体構造に収容可能なメモリセルの数が多くなり、半導体構造の性能も向上する。しかしながら、現在の半導体構造では、多くの空間が無駄になっている。また、物理的特性の要因の限界により、メモリセルの体積はスケーリングの限界に達し、プロセス要因の限界により、メモリセルの積層数を増やすことも困難である。

【0004】

したがって、半導体構造の集積度を向上させることができる、新しいアーキテクチャを有する半導体構造が緊急の課題となっている。

【発明の概要】

【0005】

本開示の実施例は、半導体構造の集積度を向上させることができる、半導体構造及びその製造方法、メモリチップ、電子機器を提供する。

【0006】

本開示のいくつかの実施例によれば、本開示の実施例の１つの態様は半導体構造を提供し、ここで、半導体構造は、基板及び複数のリードポストを含み、前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、前記積層構造は更に、前記第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続され、前記複数のリードポストは前記第１方向に配列され、前記複数のリードポスト及び前記複数の平行信号線は第３方向に沿って配置され、前記リードポストは前記平行信号線に接続される。

【0007】

本開示のいくつかの実施例によれば、本開示の実施例の別の態様は半導体構造を更に提供し、ここで、半導体構造は、基板及び複数のリードポストを含み、前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、前記積層構造は更に、前記第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続され、前記複数のリードポストは、前記第１方向に配列され且つ第２方向に沿って延在し、基板の表面における前記複数のリードポストの正投影は、基板の表面における平行信号線の正投影と少なくとも部分的に重なり、前記リードポストは前記平行信号線に接続される。

【0008】

本開示のいくつかの実施例によれば、本開示の実施例の更に別の態様は半導体構造の製造方法を更に提供し、ここで、半導体構造の製造方法は、基板を提供することと、前記基板上に積層構造を形成することであって、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、前記積層構造は更に、第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続される、ことと、第１方向に配列された複数のリードポストを形成することであって、前記複数のリードポスト及び前記複数の平行信号線は第３方向に沿って配置され、前記リードポストは前記平行信号線に接続される、ことと、を含む。

【0009】

本開示のいくつかの実施例によれば、本開示の実施例の更に別の態様は半導体構造の製造方法を更に提供し、ここで、半導体構造の製造方法は、基板を提供することと、前記基板上に積層構造を形成することであって、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、前記積層構造は更に、第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続される、ことと、前記第１方向に配列され且つ第２方向に沿って延在する複数のリードポストを形成することであって、基板の表面における前記複数のリードポストの正投影は、基板の表面における平行信号線の正投影と少なくとも部分的に重なり、前記リードポストは前記平行信号線に接続される、ことと、を含む。

【0010】

本開示のいくつかの実施例によれば、本開示の実施例はメモリチップを更に提供し、メモリチップは、上記の半導体構造を備える。

【0011】

本開示のいくつかの実施例によれば、本開示の実施例は電子機器を更に提供し、電子機器は、上記のメモリチップを備える。

【0012】

本開示の実施例で提供される技術方案は、少なくとも以下の利点を有する。

【0013】

本開示のいくつかの実施例では、積層構造は、前記第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、積層構造内の一層のメモリセルに接続され、複数のリードポスト及び複数の平行信号線は第３方向に沿って配置され、リードポストは平行信号線に接続される。つまり、第３方向において、リードポストは平行信号線に直接接続され、これにより、段差数を減らし、或いは段差領域を別途配置する必要がなくなり、半導体構造の集積度を向上させるのに役に立つ。

【0014】

本開示の別のいくつかの実施例では、複数のリードポストは第２方向に沿って延在し、基板の表面における複数のリードポストの正投影は、基板の表面における平行信号線の正投影と少なくとも部分的に重なる。つまり、リードポストと平行信号線は、交互に配置することによって直接接続され、これにより、段差数を減らし、或いは段差領域を別途配置する必要がなくなり、半導体構造の集積度を向上させるのに役に立つ。

【図面の簡単な説明】

【0015】

【図1】半導体構造の俯瞰図である。

【図2】図１の局部拡大図である。

【図3】図２のＡ－Ａ１方向の断面図である。

【図4】本開示の実施例で提供される２つの半導体構造のうちの１つの立体図である。

【図5】本開示の実施例で提供される２つの半導体構造のうちの１つの立体図である。

【図6】本開示の実施例で提供される半導体構造の異なる局部側面図である。

【図7】本開示の実施例で提供される半導体構造の異なる局部側面図である。

【図8】本開示の実施例で提供される半導体構造の異なる局部側面図である。

【図9】本開示の実施例で提供される半導体構造の異なる局部側面図である。

【図10】本開示の実施例で提供される半導体構造の異なる局部側面図である。

【図11】本開示の実施例で提供される半導体構造の異なる局部断面図である。

【図12】本開示の実施例で提供される半導体構造の異なる局部断面図である。

【図13】本開示の実施例で提供される半導体構造の異なる局部断面図である。

【図14】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図15】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図16】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図17】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図18】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図19】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図20】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図21】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図22】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図23】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図24】本開示の実施例で提供される半導体構造の異なる局部断面図である。

【図25】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図26】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図27】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図28】本開示の実施例で提供される半導体構造の異なる俯瞰図である。

【図29】本開示の別の実施例で提供される２つの半導体構造のうちの１つの立体図である。

【図30】本開示の別の実施例で提供される２つの半導体構造のうちの１つの立体図である。

【図31】本開示の別の実施例で提供される半導体構造の異なる断面図である。

【図32】本開示の別の実施例で提供される半導体構造の異なる断面図である。

【図33】図３２の局部拡大図である。

【図34】本開示の別の実施例で提供される半導体構造の異なる断面図である。

【図35】図３４の局部拡大図である。

【図36】本開示の別の実施例で提供される半導体構造の異なる断面図である。

【図37】図３６の局部拡大図である。

【図38】本開示の別の実施例で提供される半導体構造の異なる俯瞰図である。

【図39】本開示の別の実施例で提供される半導体構造の異なる俯瞰図である。

【図40】本開示の別の実施例で提供される半導体構造の異なる俯瞰図である。

【図41】本開示の別の実施例で提供される半導体構造の異なる俯瞰図である。

【図42】本開示の別の実施例で提供される半導体構造の異なる俯瞰図である。

【図43】本開示の別の実施例で提供される半導体構造の異なる俯瞰図である。

【図44】本開示の別の実施例で提供される半導体構造の異なる俯瞰図である。

【図45】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図46】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図47】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図48】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図49】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図50】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図51】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図52】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図53】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図54】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図55】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図56】本開示の別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図57】本開示の更に別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図58】本開示の更に別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図59】本開示の更に別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図60】本開示の更に別の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【発明を実施するための形態】

【0016】

上記の図面は、本明細書に組み込まれ、本明細書の一部を構成し、上記の図面は、本開示に準拠する実施例を示し、本明細書とともに本開示の原理を説明するために使用される。明らかなこととして、以下の図面は、本開示のいくつかの実施例に過ぎず、当業者は創造的な努力なしに、これらの図面に基づいて他の図面を得ることができる。

【0017】

図１は、半導体構造の俯瞰図であり、図２は、図１の点線円内の段差の拡大図であり、図３は、図２のＡ－Ａ１方向の断面図である。図１～図３を参照すると、半導体構造は、メモリセル領域１００及び段差領域２００を含む。メモリセル領域１００に、複数層のメモリセルが設けられる。段差領域２００には、複数の段差が設けられ、各段差と各層のメモリセルとは１対１に対応して設けられる。段差に接続層（未図示）が設けられてもよく、段差上にリードポスト３００が設けられてもよく、リードポスト３００は、段差内の接続層を介してメモリセルに電気接続され、これにより、メモリセルを引き出すことによって、メモリセルを周辺回路に接続することができる。しかしながら、メモリセルの積層数の増加に伴い、段差領域２００が占める面積は大きくなる。例えば、合計６４層のメモリセルがある場合、６４つの段差が必要であり、下段になるほど段差の面積は大きくなる。最上段の段差の面積が０．２５μｍ^２である場合、最下段の段差の面積は６４＊０．２５＝１６μｍ^２となる。図３を参照すると、各段差の下の接続層は、支持と電気接続にのみ使用されるため、下部の空間の浪費をもたらす。したがって、半導体構造の集積度を更に向上させる必要がある。

【0018】

本開示の実施例は半導体構造を提供し、当該半導体構造では、複数のリードポスト及び複数の平行信号線は第３方向に沿って配置され、リードポストは平行信号線に接続され、又は、複数のリードポストは第２方向に沿って延在し、基板の表面における複数のリードポストの正投影は、基板の表面における平行信号線の正投影と少なくとも部分的に重なる。つまり、リードポストと平行信号線とを並列配置するか交交互に配置することによって直接接続させ、したがって、段差領域の接続層を介してリードポストを平行信号線に接続する必要がなく、これにより、半導体構造内の空間利用率を向上させ、半導体構造の集積度を向上させる。

【0019】

以下、図面を参照して本開示の各実施例を詳細に説明する。しかしながら、当業者なら理解できるように、本開示の各実施例において、読者（当業者）に本開示の実施例をよりよく理解させるための多くの技術的詳細が開示されているが、本開示の実施例で請求される技術的解決策は、これらの技術的詳細や、以下の各実施例に基づく種々の変更及び修正なしにも実現することができる。

【0020】

図４～図２８に示すように、本開示の実施例は半導体構造を提供し、半導体構造は、基板（未図示）及び複数のリードポスト５を含み、基板上に積層構造が設けられ、積層構造は、第１方向Ｘに配列された複数のメモリセルグループＴＣ０を含み、メモリセルグループＴＣ０は、第２方向Ｚに配列された複数のメモリセルＴＣを含み、積層構造は更に、第２方向Ｚに配列された複数の平行信号線３を備え、各平行信号線３は、一層のメモリセルＴＣに接続され、複数のリードポスト５は第１方向Ｘに配置され、複数のリードポスト５及び複数の平行信号線は第３方向Ｙに沿って配列され、リードポスト５は平行信号線３に接続される。

【0021】

つまり、基板の表面におけるリードポスト５の正投影の縁と、基板の表面における平行信号線３の正投影の縁とが接している。言い換えると、リードポスト５の少なくとも一部の側壁は、平行信号線３の側壁に直接接続されており、段差領域の接続層を通じて間接的に接続する必要がなく、これにより、接続層及び段差の数を減らすことができ、半導体構造の集積度を向上させるのに役に立つ。

【0022】

以下、図面を参照して半導体構造について詳細に説明する。

【0023】

先ず、説明すべきこととして、図６～図１０は、局部側面図であり、より直観的に示すために、図６～図９は、半導体構造内のリードポスト５を分離し支持するための構造を示していない。図１０は、リードポスト５を分離し支持するための構造を示している。

【0024】

いくつかの実施例では、図６～図１０を参照すると、各平行信号線３は少なくとも、１つのリードポスト５に接続される。つまり、各平行信号線３は、リードポスト５に直接接続でき、これにより、リードポスト５によって引き出される。したがって、段差領域を別途に設置する必要がなく、これにより、半導体構造の空間利用率を大幅に向上させることができ、製造工程を簡略化するのに役に立つ。

【0025】

例示的に、図６～図８を参照すると、複数の平行信号線３は、複数のリードポスト５に１対１に対応して接続される。つまり、各平行信号線３は、１つのリードポスト５に接続され、これにより、平行信号線３とリードポスト５との接続位置を減らし、製造工程を簡略化するのに役に立つ。別のいくつかの実施例では、図９を参照すると、１つの平行信号線３は複数のリードポスト５に接続されてもよく、これにより、平行信号線３とリードポスト５との接触面積を増大させ、接触抵抗を低減させることができる。

【0026】

いくつかの実施例では、図４～図１３を参照すると、リードポスト５は第２方向Ｚに延在する。つまり、複数のリードポスト５は互いに平行であり、リードポスト５の延在方向とメモリセルＴＣの積層方向は同じである。このようにして、製造工程を簡略化するのに役に立ち、半導体構造の均一性を向上させることができる。例示的に、メモリセルＴＣの積層方向は第２方向Ｚであり、第２方向Ｚは基板の表面に垂直である。

【0027】

図４～図１１を参照すると、説明すべきこととして、非最上層の平行信号線３に接続されるリードポスト５の場合、当該リードポスト５は、複数層の平行信号線３に隣接して設けられるが、リードポスト５の引き出し機能によると、各リードポスト５は、２つの平行信号線３に同時に接続されるのではなく、１つだけの平行信号線３に接続されることが分かり、そうしないと、信号障害が発生する。理解を容易にするために、リードポスト５に接続された平行信号線３を、対応する層の平行信号線３と呼ぶ。リードポスト５は、対応する層の平行信号線３以外の平行信号線３とは絶縁して設けられる。更に、リードポスト５を、積層された接触部５１と延在部５２とに分け、接触部５１と対応する層の平行信号線３は、同じ層に設けられ且つ互いに接続されている。延在部５２は、対応する層の上の平行信号線３に隣接して設けられるが、互いに絶縁されている。

【0028】

それに対応して、図５～図１３を参照すると、積層構造は更に、誘電体層６を含み得る。誘電体層６は少なくとも、対応する層の上の平行信号線３に面するリードポスト５の側壁に位置し、誘電体層６の下表面は、リードポスト５に接続される平行信号線３より高い。つまり、誘電体層６は、誤った電気的接続を避けるために、対応する層以外の平行信号線３からリードポスト５を分離するために使用される。具体的には、誘電体層６は、リードポスト５の延在部５２の側壁を取り囲むことができる。誘電体層６の材料は、窒化ケイ素又は酸化ケイ素等の低誘電率材料であってもよい。

【0029】

いくつかの実施例では、図４～図１０を参照すると、異なる平行信号線３に接続されたリードポスト５の第２方向Ｚの長さは異なり、リードポスト５の底部は平行信号線３に接続される。例示的に、最上層の平行信号線３に接続されたリードポスト５の第２方向Ｚの長さは最も短く、最下層の平行信号線３に接続されたリードポスト５の第２方向Ｚの長さは最も短く、このようにして、材料を省くのに役に立ち、製造コストを低減し、製造工程を簡略化するのに役に立つ。別のいくつかの実施例では、リードポスト５の長さは同じであってもよいが、リードポスト５は、対応する層の平行信号線３のみに接続され、対応する層の上下の平行信号線３とは絶縁されるように設けられる。

【0030】

リードポスト５と平行信号線３との接触面積を大きくして、接触抵抗を小さくするために、リードポスト５の底面と、対応する層の平行信号線３の底面とを面一にするか、又は、リードポスト５の底面を、対応する層の平行信号線３の底面より若干低くしてもよい。別のいくつかの実施例では、リードポスト５の底面は、対応する層の平行信号線３の底面より高くてもよいが、対応する層の平行信号線３の上面より低いべきである。

【0031】

いくつかの実施例では、図６～図７を参照すると、隣接するリードポスト５は、第１方向Ｘに等間隔で配置される。つまり、隣接するリードポスト５間の距離を同じし、これによって、半導体構造の均一性を向上させる。

【0032】

図６を参照すると、リードポスト５は、第２方向Ｚにおける長さの大きさに従って配置される。別のいくつかの実施例では、図７を参照すると、リードポスト５の長さは漸増又は漸減せずに交互に変化してもよく、これにより、長い長さのリードポスト５の間で大きな寄生容量が発生するのを防ぐことができる。

【0033】

別のいくつかの実施例では、図８を参照すると、隣接するリードポスト５間の距離は対向面積に正比例する。説明すべきこととして、隣接するリードポスト５の対向面積と、寄生容量の大きさとは正比例関係にある。したがって、隣接するリードポスト５の対向面積が大きいほど、両者間の距離を大きくすることによって寄生容量を低減することができる。

【0034】

いくつかの実施例では、図１０～図１２を参照すると、積層構造は更に、第２方向Ｚに配列された複数のエッチング停止層１３を含み、各エッチング停止層１３は、少なくとも１つのリードポスト５の底面に接続される。具体的には、リードポスト５を形成する方法は、エッチング工程により、平行信号線３の片側にスルーホール８（図５３を参照）を形成し、スルーホール８に導電材料を堆積してリードポスト５を形成することを含み得る。したがって、スルーホール８の位置によってリードポスト５の位置が決まる。エッチング停止層１３は、エッチングを停止させる役割を果たすことができ、これにより、自己整合機能を実現し、スルーホール８の過剰エッチングやエッチング不足の問題を避けることができる。つまり、エッチング停止層１３と分離層１４とが第２方向Ｚに交互に設けられ、エッチング停止層１３は、隣接する２層の平行信号線３間の間隙に対向し、分離層１４と平行信号線３は同じ層に設けられ、分離層１４とエッチング停止層１３のエッチング選択比は比較的大きい。例示的に、分離層１４の材料は酸化ケイ素であってもよく、エッチング停止層１３の材料は窒化ケイ素であってもよい。更に、エッチング停止層１３は、分離機能を果たすこともできる。

【0035】

別のいくつかの実施例では、図１３を参照すると、エッチング停止層１３を設けずに、平行信号線３の片側に分離層１４のみを設けてもよい。これに対応して、スルーホール８を構成する過程では、エッチング時間によりスルーホール８の深さを制御する。このようにして、１つのエッチャントのみを用いることができ、これにより、製造工程を簡略化するのに役に立つ。

【0036】

図４～図５、図１１～図２８を参照すると、メモリセルＴＣは、第３方向Ｙに配列されたチャネル領域２２及びソースドレインドープ領域２１を含み、ソースドレインドープ領域２１は、チャネル領域２２の両側に位置する。つまり、メモリセルＴＣは少なくとも、トランジスタＴを含む。別のいくつかの実施例では、メモリセルＴＣは更に、コンデンサＣを含み得、トランジスタＴ及びコンデンサＣは第３方向Ｙに配列される。例示的に、動的ランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、メモリセルＴＣは、１つのトランジスタＴ及び１つのコンデンサＣを含む。別のいくつかの実施例では、メモリセルＴＣは、トランジスタＴのみを含んでもよく、例えば、静的ランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、メモリセルＴＣは、６つのトランジスタＴで構成され、別の例として、キャパシタレス・ダブルゲート量子井戸シングルトランジスタＤＲＡＭ（１Ｔ ＤＲＡＭ：Ｃａｐａｃｉｔｏｒｌｅｓｓ Ｄｏｕｂｌｅ Ｇａｔｅ Ｑｕａｎｔｕｍ Ｗｅｌｌ Ｓｉｎｇｌｅ Ｔｒａｎｓｉｓｔｏｒ ＤＲＡＭ）では、メモリセルＴＣは、１つのダブルゲートトランジスタＴで構成される。

【0037】

図４～図５を参照すると、積層構造は更に、垂直信号線４を含み、垂直信号線４は第２方向Ｚに沿って延在し且つ同一のメモリセルグループＴＣ０の複数層のメモリセルＴＣに接続される。平行信号線３及び垂直信号線４のうちの一方はビット線ＢＬであり、他方はワード線ＷＬである。ビット線ＢＬはソースドレインドープ領域２１に接続され、ワード線ＷＬはチャネル領域２２に接続される。ビット線ＢＬに接続されるソースドレインドープ領域２１は、第１ソースドレインドープ領域２１１とも呼ばれ、ビット線ＢＬと間隔をあけて設けられたソースドレインドープ領域２１は、第２ソースドレインドープ領域２１２とも呼ばれる。

【0038】

以下、平行信号線がビット線ＢＬである場合と平行信号線がワード線ＷＬである場合の２つの場合における、平行信号線３とリードポスト５との間の位置関係について詳細に説明する。

【0039】

平行信号線３がビット線ＢＬである場合、平行信号線３とリードポスト５とは、主に以下の位置関係を有する。

【0040】

第１の例では、図１４～図１８を参照すると、リードポスト５及びメモリセルＴＣはそれぞれ、平行信号線３の第３方向Ｙに配列された対向する両側に位置し、つまり、リードポスト５は、平行信号線３のメモリセルＴＣから離れた側に位置する。このようにして、リードポスト５の配列位置及びサイズを柔軟に設定することができる。

【0041】

具体的には、図１４を参照すると、いくつかの実施例では、リードポスト５とメモリセルグループＴＣ０は、第３方向Ｙにおいて互いに対向する。このようにして、位置配置の均一性を向上させるのに役に立つ。別のいくつかの実施例では、図１５を参照すると、リードポスト５とメモリセルグループＴＣ０とは第１方向Ｘに交互に配列され、つまり、リードポスト５は、隣接するメモリセルグループＴＣ０間の空間に対向してもよい。別のいくつかの実施例では、図１６を参照すると、リードポスト５は、メモリセルグループＴＣ０及び隣接するメモリセルグループＴＣ０間の空間に同時に対向して設けられてもよい。別のいくつかの実施例では、図１７を参照すると、一部のリードポスト５は、隣接するメモリセルグループＴＣ０間の空間に対向し、一部のリードポストは、メモリセルグループＴＣ０に対向する。

【0042】

図１４～図１７を引き続き参照すると、隣接するリードポスト５間の寄生容量を低減するために、隣接するリードポスト５間の間隙は、少なくとも１つのメモリセルグループＴＣ０に対向して設けられてもい。更に、図１４～図１６を参照すると、半導体構造の均一性を向上させるために、隣接するリードポスト５間の間隔を同じにしてもよい。更に、図１７を参照すると、異なる対向面積に従って、隣接するリードポスト５間の間隔を調整してもよく、これにより、異なるリードポスト５間の寄生容量のバランスをとることができる。

【0043】

いくつかの実施例では、図１４～図１７を参照すると、リードポスト５の第１方向Ｘの幅は、メモリセルグループＴＣ０の幅に等しく、このようにして、異なる構造の特徴サイズを統一させ、製造工程を簡略化するのに役に立つ。別のいくつかの実施例では、図１８を参照すると、リードポスト５の第１方向Ｘの幅は、メモリセルグループＴＣ０の幅より大きく、このようにして、リードポスト５と対応する層の平行信号線３との接触面積を増大させるのに役に立ち、これにより、接触抵抗を低減する。

【0044】

更に、リードポスト５の第１方向Ｘの幅は、隣接するメモリセルグループＴＣ０間の距離より大きいか等しくてもよい。このようにして、リードポスト５と対応する層の平行信号線３との接触面積を増大させるのに役に立ち、これにより、接触抵抗を低減する。

【0045】

更に、図１８を参照すると、リードポスト５の第１方向Ｘの幅はリードポスト５の第３方向Ｙの幅より大きい。説明すべきこととして、平行信号線３の第１方向Ｘ上の長さは非常に長いので、リードポスト５は第１方向Ｘに十分な収納空間を有している。リードポスト５の断面積を大きくしつつ半導体の空間利用率を向上させるために、リードポスト５が第１方向Ｘ及び第３方向Ｙにおいて一定の幅差を持つように設けることができる。

【0046】

第２の例では、図１９～図２０を参照すると、リードポスト５及びメモリセルＴＣは、平行信号線３の同じ側に位置する。つまり、リードポスト５は、隣接するメモリセルグループＴＣ０の間に位置してもよい。このようにして、積層構造内の空間位置を十分に活用するのに役に立ち、これにより、空間利用率を向上させる。

【0047】

図１９～図２０を引き続き参照すると、隣接するリードポスト５間の寄生容量を低減するために、隣接するリードポスト５は少なくとも、２つのメモリセルグループＴＣ０だけ離間されてもよい。更に、図１９を参照すると、半導体構造の均一性を向上させるために、隣接するリードポスト５間のメモリセルグループＴＣ０の数は同じであってもよい。更に、図２０を参照すると、異なる対向面積に従って、隣接するリードポスト５間のメモリセルグループＴＣ０の数を調整してもよく、これにより、異なるリードポスト５間の寄生容量のバランスをとることができる。

【0048】

いくつかの実施例では、図１９～図２０を参照すると、リードポスト５の第３方向Ｙの幅は、リードポスト５の第１方向Ｘの幅より大きい。このようにして、隣接するメモリセルグループＴＣ０間の間隔を低減することで、基板の表面上で積層構造が占める面積を低減することができるとともに、リードポスト５の断面積を増大させて、リードポスト５の接触抵抗を低減することもできる。別のいくつかの実施例では、リードポスト５の第３方向Ｙの幅は、リードポスト５の第１方向Ｘの幅に等しくてもよい。

【0049】

説明すべきこととして、第１の例と第２の例を組み合わせてもよく、つまり、リードポスト５の一部は、平行信号線３の一方の側に位置し、リードポスト５の他の部分は、平行信号線３の他方の側に位置する。

【0050】

いくつかの実施例では、図１４～図２０を参照すると、メモリセルグループＴＣ０の各層のメモリセルの数は１つである。別の実施例では、図２１～図２２を参照すると、メモリセルグループＴＣ０の各層のメモリセルＴＣの数は２つであり、２つのメモリセルＴＣはそれぞれ、平行信号線３の第３方向Ｙの対向する２つの側に位置する。メモリセルグループＴＣ０のメモリセルＴＣの数の増加につれて、半導体構造のメモリ容量も増加する。

【0051】

いくつかの実施例では、図２１を参照すると、一部のリードポスト５は、積層構造の隣接するメモリセルグループＴＣ０の間に位置することができ、一部のリードポスト５は、別の積層構造の隣接するメモリセルグループＴＣ０の間に位置することができる。つまり、複数のリードポスト５は、平行信号線３の異なる２つの側に位置する。例えば、隣接するリードポスト５は、平行信号線３の異なる側に位置する。言い換えれば、隣接する２つのリードポスト５は第１方向Ｘにずらして配置され、これにより、寄生容量を低減することができる。

【0052】

別のいくつかの実施例では、図２２を参照すると、すべてのリードポスト５は平行信号線３の同じ側に位置し、これにより、リードポスト５の配列方式の均一性を向上させ、半導体の製造工程を簡略化する。

【0053】

留意すべきこととして、いくつかの実施例では、１つのリードポスト５は、１つの積層構造の平行信号線３を引き出すことにのみ用いられる。別のいくつかの実施例では、１つのリードポスト５は、２つの積層構造に共用されてもよい。具体的には、図２３～図２４を参照すると、図２３は俯瞰図であり、図２４は、図２３の第３方向Ｙの断面図であり、隣接する２つの積層構造の平行信号線３は互いに対向して設けられ、リードポスト５は、隣接する積層構造の平行信号線３の間に位置し、隣接する積層構造の同一層の平行信号線３は少なくとも、１つのリードポスト５を介して電気接続される。リードポスト５は２つの積層構造によって共用できるため、リードポスト５の数を減らすことができ、これにより、半導体構造の体積を縮小することができる。

【0054】

説明すべきこととして、２つの積層構造の平行信号線３は互いに電気接続されるが、平行信号線３に対応するメモリセルＴＣは依然として、異なるワード線ＷＬの制御を受け、したがって、２つの積層構造のメモリセルＴＣは依然として個別に制御できる。

【0055】

平行信号線３がワード線ＷＬである場合、平行信号線３とリードポストとは、主に以下の位置関係を有する。

【0056】

先ず、説明すべきこととして、ワード線ＷＬとチャネル領域２２とは、様々な位置関係を有する。例えば、ワード線ＷＬは、チャネル領域２２全体を覆うか、或いは、ワード線ＷＬは、チャネル領域２２の上面及び／又は底面に接続される。ワード線ＷＬがチャネル領域２２全体を覆う場合、ワード線ＷＬの側壁の面積はより大きい。ワード線ＷＬの側壁がリードポスト５の側壁に接続されているため、ワード線ＷＬの側壁面積の増大は、ワード線ＷＬとリードポスト５との接触面積の増大に役に立ち、これにより、接触抵抗を低減する。ワード線ＷＬがチャネル領域２２の上面及び底面に位置する場合、接触面積を増大させるために、リードポスト５は、チャネル領域２２の上面に位置するワード線ＷＬ及びチャネル領域２２の底面に位置するワード線ＷＬの両方に接続することができる。

【0057】

いくつかの実施例では、図２５～図２７を参照すると、すべてのリードポスト５は平行信号線３の同じ側に位置し、これにより、リードポスト５の配列方式の均一性を向上させ、半導体の製造工程を簡略化する。例示的に、図２５を参照すると、すべてのリードポスト５は、平行信号線３の第１ソースドレインドープ領域２１１に近い側に位置し、図２６～図２７を参照すると、すべてのリードポスト５は、平行信号線３の第２ソースドレインドープ領域２１２に近い側に位置する。

【0058】

図２５～図２７を参照すると、寄生容量を低減するために、隣接するリードポスト５は少なくとも、２つのメモリセルグループＴＣ０だけ離間されてもよい。更に、図２５及び図２６を参照すると、半導体構造の均一性を向上させるために、隣接するリードポスト５の間に同じ数のメモリセルグループＴＣ０を設けることができる。又は、図２７を参照すると、異なる対向面積に従って、隣接するリードポスト５間のメモリセルグループＴＣ０の数を調整してもよく、これにより、異なるリードポスト５間の寄生容量のバランスをとることができる。

【0059】

別のいくつかの実施例では、図２８を参照すると、一部のリードポスト５は平行信号線３の一方の側に位置することができ、一部のリードポスト５は、平行信号線３の他方の側に位置することができる。例示的に、隣接するリードポスト５は平行信号線３の異なる側に位置し、つまり、リードポスト５は第１方向Ｘに交互に配列され、これにより、寄生容量を低減する。

【0060】

要するに、本開示の実施例では、複数のリードポスト５及び複数の平行信号線は第３方向Ｙに沿って配置され、リードポスト５は平行信号線３に接続される。つまり、基板の表面におけるリードポスト５の正投影の縁と、基板の表面における平行信号線３の正投影の縁とが接している。リードポスト５は平行信号線３に直接接続されるため、接続層及び段差の数を減らすことができ、これにより、半導体構造の集積度を向上させることができる。

【0061】

図２９～図４４に示すように、本開示の別の実施例は半導体構造を提供し、当該半導体構造は、上記の実施例における半導体構造とほぼ同じであり、主な違いは、基板の表面における当該半導体構造の複数のリードポスト５の正投影が、基板の表面における平行信号線３の正投影と少なくとも部分的に重なることである。当該半導体構造において、上記の実施例で提供される半導体構造と同じ又は類似の部分については、上記の実施例の詳細な説明を参照することができ、ここでは繰り返して説明しない。

【0062】

半導体構造は、基板（未図示）及び複数のリードポスト５を含み、基板上に積層構造が設けられ、積層構造は、第１方向Ｘに配列された複数のメモリセルグループＴＣ０を含み、メモリセルグループＴＣ０は、第２方向Ｚに配列された複数のメモリセルＴＣを含み、積層構造は更に、第２方向Ｚに配列された複数の平行信号線３を備え、各平行信号線３は、一層のメモリセルＴＣに接続され、複数のリードポスト５は、第１方向Ｘに配列され且つ第２方向Ｚに沿って延在し、基板の表面における複数のリードポスト５の正投影は、基板の表面における平行信号線３の正投影と少なくとも部分的に重なり、リードポスト５は平行信号線３に接続される。

【0063】

つまり、リードポスト５は少なくとも、平行信号線３の空間位置の一部を利用して平行信号線３と交互に配置されることによって、平行信号線３に直接接続され、これにより、段差数を減らし、或いは段差領域を別途配置する必要がなくなり、半導体構造の集積度を向上させるのに役に立つ。

【0064】

以下、図面を参照して当該半導体構造について詳細に説明する。

【0065】

図２９～図３７を参照すると、リードポスト５は、対応する層の平行信号線３の上面に位置し、リードポスト５の底面は、対応する層の平行信号線３の上面に接続される。別のいくつかの実施例では、リードポスト５の底部は、対応する層の平行信号線３の内部に埋め込まれてもよく、或いは、リードポスト５の底部は、対応する層の平行信号線３を貫通してもよく、即ち、リードポスト５の側壁が、対応する層の平行信号線３に接続されることもできる。

【0066】

図２９～図３０、図３２、図３４及び図３６を参照すると、少なくとも１つのリードポスト５は少なくとも１つの平行信号線３を貫通し、つまり、複数のリードポスト５のうちの少なくとも１つのリードポスト５は、非最上層の平行信号線３に接続される。説明すべきこととして、非最上層の平行信号線３に接続されたリードポスト５は、対応する層の平行信号線３の空間位置に加えて、対応する層の上方の平行信号線３の空間位置を占める必要がある。したがって、リードポスト５は、対応する層の上方に位置する平行信号線３を貫通する。図３１を参照すると、最上層の平行信号線３に接続されたリードポスト５の場合、当該リードポスト５は、対応する層以外の平行信号線３を貫通する必要がない。

【0067】

説明すべきこととして、リードポスト５は、対応する層５の上方に位置する平行信号線３を貫通するが、対応する層の上方の平行信号線３を完全に切断しない。

【0068】

具体的には、図２９～図４４を参照すると、平行信号線３は、第３方向Ｙに配列される接触領域３１及び露出領域３２を含み、リードポスト５は，接触領域３１に接続され且つ露出領域３２を露出し、第３方向Ｙは、第２方向Ｚに垂直であり且つ基板の表面に平行である。つまり、リードポスト５は、対応する層の平行信号線３の接触領域３１に接続され、対応する層の上方に位置する平行信号線３の接触領域３１を貫通し、すべての平行信号線３の露出領域３２を露出する。対応する層の上方の平行信号線３は貫通されるが、露出領域３２が依然として残されているため、平行信号線３は完全に切断されず、平行信号線３は依然として、同層のメモリセルＴＣに接続可能である。

【0069】

いくつかの実施例では、図３２～図３３を参照すると、図３３は、図３２の対応する層の平行信号線３及びリードポスト５の局部拡大図を示し、露出領域３２は、接触領域３１の対向する両側に位置し、基板の表面におけるリードポスト５の正投影は、基板の表面における接触領域３１の正投影と重なる。つまり、接触領域３１は平行信号線３の中間位置に位置し、リードポスト５は、対応する層の平行信号線３の中心に接続され、且つ対応する層の上方に位置する平行信号線３の中心を貫通し、平行信号線３の露出領域３２は切断されず、平行信号線３は依然として、同層のメモリセルＴＣに接続可能である。

【0070】

別のいくつかの実施例では、図３４～図３８を参照すると、図３５は、図３４の対応する層の平行信号線３及びリードポスト５の局部拡大図を示し、図３７は、図３６の対応する層の平行信号線３及びリードポスト５の局部拡大図を示し、図３８は、図３６に示す半導体構造の俯瞰図である。平行信号線３は、第３方向Ｙに配列された対向する両側を有し、露出領域３２は、対向する両側の一方の側に位置し、接触領域３１は、対向する両側の他方の側に位置する。つまり、リードポスト５は、対応する層の平行信号線３の一方の側に接続され、平行信号線３の他方の側を露出し、リードポスト５は、対応する層の上方の平行信号線３の一方の側を貫通し、対応する層の上方の平行信号線３の他方の側は貫通されない。

【0071】

１つの例では、図３４～図３５を参照すると、基板の表面におけるリードポスト５の正投影は、基板の表面における露出領域３２の正投影と重なり、つまり、基板と平行な方向において、リードポスト５は平行信号線３を超えることなく平行信号線３の空間位置を用い、これにより、リードポスト５と平行信号線３のコンパクト化を改善するのに役に立ち、これによって、空間利用率を向上させる。

【0072】

別の例では、図３６～図３８を参照すると、リードポスト５は、接触領域３１に対して突起して設けられる。つまり、リードポスト５は、平行信号線３の一方の側に対して突起して設けられる。つまり、リードポスト５の底面の一部のみが、接触領域３１と接触して接続される。突起して設けることにより、リードポスト５が貫通する対応する層の上方の平行信号線３の面積を低減することができ、これにより、対応する層の上方の平行信号線３の抵抗を低減することができる。一方、リードポスト５が比較的大きい断面積を有することを確保することができ、これにより、リードポスト５の抵抗を低減する。

【0073】

説明すべきこととして、いくつかの実施例では、平行信号線３はストリップ形状であり得、つまり、基板の表面における平行信号線３の正投影は矩形である。別のいくつかの実施例では、平行信号線３は、互いに接続された主体部及び突起部を含み得、主体部はストリップ形状であり、突起部は、正方形又は鋸歯状等の形状であり得、つまり、突起部の第１方向Ｘの長さは、主体部の第１方向Ｘの長さより小さい。主体部及び突起部は、第３方向Ｙに配列されてもよい。主体部はメモリセルグループＴＣ０に接続され、突起部はリードポスト５に接続される。例示的に、リードポスト５の底面は、対応する層の突起部の上面に接続されてもよく、このようにして、リードポスト５は、対応する層の上方の主体部を貫通する必要がなくなり、これにより、対応する層の上方の平行信号線３の抵抗を低減するのに役に立つ。

【0074】

図２９～図３０を参照すると、メモリセルＴＣは、第３方向Ｙに配列されたチャネル領域２２及びソースドレインドープ領域２１を含み、ソースドレインドープ領域２１は、チャネル領域２２の両側に位置する。つまり、メモリセルＴＣは少なくとも、トランジスタＴを含む。別のいくつかの実施例では、メモリセルＴＣは更に、コンデンサＣを含み得、トランジスタＴ及びコンデンサＣは第３方向Ｙに配列される。ソースドレインドープ領域２１は、第１ソースドレインドープ領域２１１及び第２ソースドレインドープ領域２１２を含み得、第１ソースドレインドープ領域２１１はビット線ＢＬに接続されてもよく、第２ソースドレインドープ領域２１２は、チャネル領域２２の第１ソースドレインドープ領域２１１から離れた側に位置することができる。

【0075】

積層構造は更に、垂直信号線４を含み、垂直信号線４は第２方向Ｚに沿って延在し且つ同一のメモリセルグループＴＣ０の複数層のメモリセルＴＣに接続される。平行信号線３及び垂直信号線４のうちの一方はビット線ＢＬであり、他方はワード線ＷＬであり、ビット線ＢＬはソースドレインドープ領域２１に接続され、ワード線ＷＬはチャネル領域２２に接続される。

【0076】

以下、平行信号線３がビット線ＢＬである場合と平行信号線がワード線ＷＬである場合の２つの場合における、平行信号線３とリードポスト５との間の位置関係について詳細に説明する。

【0077】

平行信号線３がビット線ＢＬである場合、平行信号線３とリードポスト５とは、主に以下の位置関係を有する。

【0078】

第１の例では、図３８～図３９を参照すると、リードポスト５及びメモリセルグループＴＣ０は第３方向Ｙにおいて互いに対向する。このようにして、位置配置の均一性を向上させるのに役に立つ。

【0079】

第２の例では、図４０を参照すると、リードポスト５とメモリセルＴＣとは第１方向Ｘに交互に配列される。つまり、リードポスト５は、隣接するメモリセルグループＴＣ０間の空間に対向してもよい。

【0080】

第３の例では、図４１を参照すると、リードポスト５は、メモリセルグループＴＣ０及び隣接するメモリセルグループＴＣ０間の空間に対向して設けられてもよい。

【0081】

説明すべきこととして、平行信号線３がビット線ＢＬである場合、リードポスト５が対応する層の上方の平行信号線３とメモリセルＴＣとの接続関係の切断することを回避するために、露出領域３２は、メモリセルＴＣに近い側に位置することができ、接触領域３１は、メモリセルＴＣから離れた側に位置することができ、又は、露出領域３２は、接触領域３１の対向する両側に位置することができる。

【0082】

いくつかの実施例では、図４２を参照すると、メモリセルグループＴＣ０の各層のメモリセルＴＣの数は２つであり、２つのメモリセルＴＣはそれぞれ、平行信号線３の第３方向Ｙの対向する２つの側に位置する。この場合、１つのリードポスト５は、平行信号線３を介してより多くのメモリセルＴＣを引き出し、これにより、半導体構造の集積度を向上させることができる。

【0083】

平行信号線３がワード線ＷＬである場合、平行信号線３とリードポストとは、主に以下の位置関係を有する。

【0084】

第１の例では、図４３を参照すると、リードポスト５は、隣接するメモリセルグループＴＣ０の間に位置し、つまり、リードポスト５とチャネル領域２２とは互いにずらして配置され、これにより、リードポスト５が対応する層の上方に位置するメモリセルＴＣを切断することを回避することができ、これにより、無効なメモリセルＴＣの数を減らすことができる。

【0085】

第２の例では、図４４を参照すると、基板の表面におけるリードポスト５の正投影は、基板の表面におけるチャネル領域２２の正投影と重なる。つまり、リードポスト５は、チャネル領域２２の位置を用いて平行信号線３を引き出すことができ、これにより、隣接するメモリセルグループＴＣ０間の距離を減らすのに役に立ち、これによって、メモリセルグループＴＣ０のコンパクト化を向上させ、半導体構造の無効率を向上させることができる。

【0086】

要するに、本開示の別の実施例では、基板の表面におけるリードポスト５の正投影の縁は、基板の表面における平行信号線３の正投影の縁と重なる。つまり、リードポスト５は、平行信号線３本体の空間を用いて平行信号線３に直接接続でき、これにより、接続層の数及び段差の数を減らすことができ、これにより、半導体構造の集積度を向上させることができる。

【0087】

図４５～図５６に示すように、本開示の更に別の実施例は半導体構造の製造方法を提供し、説明すべきこととして、半導体構造の製造方法のステップを便宜に説明し、明確に示すために、図４５～図５６は、半導体構造の局部構造の概略図である。以下、図面を参照して、本願の実施例で提供される半導体構造の製造方法について詳細に説明する。

【0088】

基板を提供し、基板上に積層構造を形成し、積層構造は、第１方向Ｘに配列された複数のメモリセルグループＴＣ０を含み、メモリセルグループＴＣ０は、第２方向Ｚに配列された複数のメモリセルＴＣを含み、積層構造は更に、第２方向Ｚに配列された複数の平行信号線３を備え、各平行信号線３は、一層のメモリセルＴＣに接続される。

【0089】

例示的に、メモリセルＴＣは、トランジスタＴ及びコンデンサＣを含み得る。具体的には、トランジスタＴを形成するステップは、間隔をあけて設けられた複数層の活性層を形成することであって、各活性層は複数の活性構造を含む、ことと、活性構造に対してドーピング処理を実行して、ソースドレインドープ領域２１及びチャネル領域２２を形成することと、チャネル領域２２の表面にゲート誘電体層６を形成することと、を含み得る。つまり、メモリセルＴＣは、第３方向Ｙに配列されたチャネル領域２２及びソースドレインドープ領域２１を含み、ソースドレインドープ領域２１は、チャネル領域２２の両側に位置し、第３方向Ｙは、基板の表面に平行である。更に、隣接する層のトランジスタＴの間に絶縁層１２を形成して、隣接するトランジスタＴを分離する必要がある。コンデンサＣを形成するステップは、コンデンサ支持層、及びコンデンサ支持層内に位置するコンデンサホールを形成することと、コンデンサホールの内壁に下電極を形成し、下電極の表面にコンデンサ誘電体層６を形成し、コンデンサ誘電体層６の表面に上電極を形成することと、を含み得る。下電極、コンデンサ誘電体層６及び上電極はコンデンサＣを構成する。

【0090】

第１方向Ｘに配列された複数のリードポスト５を形成し、複数のリードポスト５及び複数の平行信号線は第３方向Ｙに沿って配置され、リードポスト５は平行信号線３に接続される。

【0091】

以下、リードポスト５の形成方法について詳細に説明する。

【0092】

先ず、説明すべきこととして、複数の平行信号線３は、第２方向Ｚに順次配置された第１平行信号線～第Ｎ（Ｎは１より大きい正の整数である）平行信号線を含む。第１平行信号線は最上層に位置し、第Ｎ平行信号線は最下層に位置する。

【0093】

図４５～図５６を参照すると、スルーホール８を形成し、スルーホール８は、第１スルーホール～第Ｎスルーホールを含み、第１スルーホールは第１平行信号線の側壁を露出し、第Ｎスルーホールは、第１平行信号線～第Ｎ平行信号線の側壁を露出する。

【0094】

以下、平行信号線３がビット線ＢＬであることを例として、スルーホール８を形成するステップについて詳細に説明する。

【0095】

図４５～図４６を参照すると、平行信号線３の側壁に分離構造を形成する。いくつかの実施例では、分離構造は、交互に設けられたエッチング停止層１３及び分離層１４を含み得る。分離層１４は、平行信号線３と同じ層に設けられ、エッチング停止層１３と、隣接する平行信号線３との間の絶縁層１２（図１０を参照）とは、互いに対向して設けられる。別のいくつかの実施例では、分離構造は分離層１４のみを含み得、分離層１４は、平行信号線３及び絶縁層１２の側壁を覆う。

【0096】

図４５～図４６を引き続き参照すると、マスク層７１を形成し、マスク層７１にはＮ個の開口部７２が設けられ、Ｎは１より大きい正の整数であり、開口部７２は、平行信号線３の一方の側に位置する。例示的に、マスク層７１はフォトレジスト層であり得、フォトレジスト層をフォトエッチングして、開口部７２を形成する。或いは、マスク層７１は、積層された、ハードマスク層７１及びフォトレジスト層であってもよく、フォトレジスト層をフォトエッチングしてから、ハードマスク層７１をフォトエッチングして、開口部７２を形成する。

【0097】

図４７～図４８を参照すると、最上層のエッチング停止層１３が露出されるまで、開口部７２に沿って最上層の分離層１４をエッチングして、複数の第１サブスルーホール８１１を形成し、第１サブスルーホール８１１は第１平行信号線の側壁を露出し、第１サブスルーホール８１１の１つは、第１スルーホール８１として使用される。

【0098】

図４９及び図５０を参照すると、第１サブスルーホール８１１を充填する犠牲層７３を形成する。例示的に、酸化ケイ素などの低誘電率材料を第１サブスルーホール８１１内に堆積して、犠牲層７３として使用する。

【0099】

図４９及び図５０を引き続き参照すると、マスク層７１をパターニングして、マスク層７１がＮ－１個の開口部７２を有するようにする。具体的には、フォトレジスト層を再びスピンコーティングし、フォトレジスト層をフォトエッチングして、開口部７２を形成してもよい。

【0100】

図５１～図５２を参照すると、開口部７２に沿って犠牲層７３及び第２層の分離層１４をエッチングすることによって、第Ｎ－１番目の第２サブスルーホール８２１を形成し、ここで、１つの第２サブスルーホール８２１は第１スルーホール８２として使用される。

【0101】

図５３～図５４を参照すると、犠牲層７３を形成し、マスク層７１をパターニングし、エッチングするステップは、第Ｎ平行信号線３の側壁が露出されるまで（即ち、第Ｎ層のエッチング停止層の上面が露出されるまで）繰り返される。

【0102】

このとき、図４９～図５４に基づいて、スルーホール８を形成することができ、スルーホール８は、第１スルーホール８～第Ｎスルーホール８を含む。例示的に、図５３～図５４を参照すると、第１スルーホール８１、第２スルーホール８２、第３スルーホール８３、第４スルーホール８４及び第５スルーホール８５を形成することができる。説明すべきこととして、第１方向Ｘにおいて、順次配置された第１スルーホール８１、第２スルーホール８２、第３スルーホール８３、第４スルーホール８４及び第５スルーホール８５の深さは漸増する。他の実施例では、第１方向Ｘにおいて、順次配置された第１スルーホール８１、第２スルーホール８２、第３スルーホール８３、第４スルーホール８４及び第５スルーホール８５の深さは、漸増又は漸減せずに交互に変化し、これにより、後続に形成されるリードポスト５のうち、深さの深いリードポスト５間の寄生容量が大きくなりすぎるのを防ぐことができる。

【0103】

説明すべきこととして、平行信号線３がワード線ＷＬである場合、スルーホール８を形成するステップは、上記のステップと同様であり、主な違いは、隣接するメモリセルグループＴＣ０の間に位置する絶縁層１２をエッチングしてスルーホール８を形成することである。マスク層７１の形成及び犠牲層７３の形成に関する他のステップについては、上記の詳細な説明を参照することができる。

【0104】

図５５～図５６を参照すると、第１スルーホール８１～第Ｎスルーホールの底部に、第１接触部～第Ｎ接触部をそれぞれ形成し、第１接触部～第Ｎ接触部は、それぞれ第１平行信号～第Ｎ平行信号線３と同層に設けられ、接触部５１は、対応する層の平行信号線３の側壁を覆う。

【0105】

図５５～図５６を引き続き参照すると、接触部５１を形成した後、スルーホール８の側壁に誘電体層６を形成する。例示的に、化学気相堆積工程により、スルーホール８の側壁及び接触部５１の表面に初期誘電体層を形成し、接触部５１の表面に位置する初期誘電体層を除去し、スルーホール８の側壁に位置する初期誘電体層を誘電体層６として使用する。

【0106】

図５５～図５６を引き続き参照すると、スルーホール８を充填する延在部５２を形成し、接触部５１と延在部５２とがリードポスト５を構成する。例示的に、銅、アルミニウム、チタン、又はタングステンなどの金属をスルーホール８内に堆積して、リードポスト５として使用する。

【0107】

説明すべきこととして、上記のリードポスト５の形成方法は、例示的な説明に過ぎず、リードポスト５の形成方法はこれに限定されず、リードポスト５の具体的な構造に応じてリードポスト５の形成方法を調整することができる。

【0108】

図５７～図６０に示すように、本開示の更に別の実施例は半導体構造の製造方法を提供する。当該半導体構造の製造方法において、上記の半導体構造の製造方法とほぼ同じであり、同じ又は類似の部分については、上記の実施例の詳細な説明を参照することができる。半導体構造の製造方法のステップを便宜に説明し、明確に示すために、図５７～図６０は、半導体構造の局部構造の概略図である。以下、図面を参照して半導体構造の製造方法について詳細に説明する。

【0109】

基板を提供し、基板上に積層構造を形成し、積層構造は、第１方向Ｘに配列された複数のメモリセルグループＴＣ０を含み、メモリセルグループＴＣ０は、第２方向Ｚに配列された複数のメモリセルＴＣを含み、積層構造は更に、第２方向Ｚに配列された複数の平行信号線３を備え、各平行信号線３は、一層のメモリセルＴＣに接続される。

【0110】

積層構造の形成方法については、上記の実施例の詳細な説明を参照することができる。

【0111】

図５７～図６０を参照すると、第１方向Ｘに配列され且つ第２方向Ｚに沿って延在する複数のリードポスト５を形成し、基板の表面における複数のリードポスト５の正投影は、基板の表面における平行信号線３の正投影と少なくとも部分的に重なり、リードポスト５は平行信号線３に接続される。

【0112】

以下、リードポスト５の製造方法について詳細に説明する。

【0113】

先ず、説明すべきこととして、複数の平行信号線３は、第２方向Ｚに順次配置された第１平行信号線～第Ｎ（Ｎは１より大きい正の整数である）平行信号線を含む。第１平行信号線は最上層に位置し、第Ｎ平行信号線は最下層に位置する。

【0114】

図５７～図５８を参照すると、スルーホール８を形成し、スルーホール８は、第１スルーホール８１～第Ｎスルーホールを含み、第１スルーホール８１は第１平行信号線の上面を露出し、第Ｎスルーホールは、第１平行信号線～第Ｎ－１平行信号線を貫通し且つ第Ｎ平行信号線の上面を露出する。

【0115】

スルーホール８を形成するステップは上記の実施例とほぼ同じであり、主な違いは、スルーホール８が平行信号線３を貫通することであり、したがって、平行信号線３をエッチングする必要がある。また、リードポスト５がメモリセルグループＴＣ０の位置利用する場合、スルーホール８を形成するときに、チャネル領域２２と、上層のメモリセルＴＣと下層のメモリセルＴＣとの間に位置する絶縁層１２とをエッチングする必要があり、リードポスト５が隣接するメモリセルグループＴＣ０の間の位置を利用する場合、スルーホール８を形成するときに、隣接するメモリセルＴＣ間の絶縁層１２をエッチングする必要がある。マスク層７１の形成及び犠牲層７３の形成に関する他のステップについては、上記の実施例の詳細な説明を参照することができる。

【0116】

図５９～図６０を参照すると、スルーホール８の側壁に誘電体層６を形成する。具体的には、スルーホール８の内壁に初期誘電体層を形成し、スルーホール８の底壁に位置する初期誘電体層を除去して、対応する層の平行信号線３を露出し、スルーホール８の側壁に位置する初期誘電体層を誘電体層６として使用する。スルーホール８を充填するリードポスト５を形成し、リードポスト５の底面は、平行信号線３に電気接続される。

【0117】

要するに、本開示の実施例では、平行信号線３をエッチングしてスルーホール８を形成し、スルーホール８を充填する誘電体層６及びリードポスト５を形成する。このようにして、平行信号線３の空間位置を利用して、リードポスト５を平行信号線３に直接に電気接続することができ、これにより、段差数を減らすことができ、又は別個の段差領域を形成する必要がなくなり、したがって、半導体構造の集積度を向上させるのに役に立つ。

【0118】

本開示の実施例は、上記の実施例で提供される半導体構造を備えたメモリチップを更に提供する。

【0119】

メモリチップは、プログラム及び様々なデータ情報を記憶するための記憶部である。例示的に、メモリチップは、ランダムアクセスメモリチップ又は読み取り専用メモリチップであってもよく、例えば、ランダムアクセスメモリチップは、動的ランダムアクセスメモリ又は静的ランダムアクセスメモリを含むことができる。上記の半導体構造の集積度は高いため、メモリチップの超小型化を実現するのに役に立つ。

【0120】

本開示の実施例は、上記の実施例で提供されるメモリチップを備えた電子機器を更に提供する。

【0121】

例示的に、電子機器は、テレビ、コンピュータ、携帯電話又はタブレットコンピュータなどの機器であってもよい。電子機器は、回路基板及びパッケージ構造を備えることができ、メモリチップは、回路基板上に溶接され、パッケージ構造によって保護される。更に、電子機器は更に、メモリチップに動作電圧を供給するための電源を備えることができる。

【0122】

本明細書の説明において、「いくつかの実施例」、「例示的に」などの用語に関する説明は、当該実施例又は例を参照して説明された具体的な特徴、構造、材料又は特性が、本開示の少なくとも１つの実施例又は例に含まれることを意味する。本明細書では、上記の用語の例示的な表現は、必ずしも同じ実施例又は例を指すとは限らない。更に、説明された具体的な特徴、構造、材料又は特性は、任意の１つ又は複数の実施例又は例において、適切な方式で組み合わせることができる。更に、競合しない限り、当業者は、本明細書に記載れた異なる実施例又は例、及び異なる実施例又は例の特徴を統合又は結合することができる。

【0123】

以上では、本開示の実施例を示し説明したが、理解できるように、上記の実施例は、例示的なものであり、本開示を限定するものとして解釈されるべきではない。当業者は、本開示の範囲内で、上記の実施例に対して変更、修正、置換及び変換を行うことができ、したがって、本開示の特許請求の範囲及び明細書に従ってなされた変更及び修正は、本開示の保護範囲内に含まれるものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【手続補正書】

【提出日】2023-01-06

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体構造であって、
基板及び複数のリードポストを含み、
前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、
前記積層構造は更に、前記第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続され、
前記複数のリードポストは前記第１方向に配列され、前記複数のリードポスト及び前記複数の平行信号線は第３方向に沿って配置され、前記リードポストは前記平行信号線に接続される、半導体構造。

【請求項2】

前記平行信号線のそれぞれは、少なくとも１つの前記リードポストに接続され、
複数の前記平行信号線は、複数の前記リードポストに１対１に対応して接続される、
請求項１に記載の半導体構造。

【請求項3】

隣接する前記リードポストは、前記第１方向に等間隔で配列されるか、又は、
隣接する前記リードポスト間の距離は、対向面積に正比例する、
請求項１に記載の半導体構造。

【請求項4】

前記積層構造は更に、
前記第２方向に配列された複数のエッチング停止層を含み、各エッチング停止層は、少なくとも１つの前記リードポストの底面に接続され、又は
前記積層構造は更に、誘電体層を含み、前記誘電体層は少なくとも、前記平行信号線に面する前記リードポストの側壁に位置し、前記誘電体層の下表面は、前記リードポストに接続される前記平行信号線より高い、
請求項１に記載の半導体構造。

【請求項5】

前記メモリセルは、前記第３方向に配列されたチャネル領域及びソースドレインドープ領域を含み、前記ソースドレインドープ領域は、前記チャネル領域の両側に位置する、
請求項１に記載の半導体構造。

【請求項6】

前記平行信号線はビット線であり、前記ビット線は前記ソースドレインドープ領域に接続される、
請求項５に記載の半導体構造。

【請求項7】

前記平行信号線はワード線であり、前記ワード線は前記チャネル領域に接続され、
隣接する前記リードポストは、前記平行信号線の異なる側に位置するか、又は、すべての前記リードポストは、前記平行信号線の同じ側に位置する、
請求項５に記載の半導体構造。

【請求項8】

半導体構造であって、
基板及び複数のリードポストを含み、
前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、
前記積層構造は更に、前記第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続され、
前記複数のリードポストは、前記第１方向に配列され且つ第２方向に沿って延在し、基板の表面における前記複数のリードポストの正投影は、基板の表面における平行信号線の正投影と少なくとも部分的に重なり、前記リードポストは前記平行信号線に接続される、半導体構造。

【請求項9】

少なくとも１つの前記リードポストは、少なくとも１つの前記平行信号線を貫通する、
請求項８に記載の半導体構造。

【請求項10】

前記平行信号線は、第３方向に配列された接触領域及び露出領域を含み、前記リードポストは前記接触領域に接続され、前記第３方向は、前記第２方向に垂直であり且つ前記基板の表面に平行であり、
前記平行信号線は、前記第３方向に配列された対向する両側を有し、前記露出領域は、前記対向する両側の一方の側に位置し、前記接触領域は、前記対向する両側の他方の側に位置し、前記リードポストは、前記接触領域に対して突起して設けられる、
請求項８に記載の半導体構造。

【請求項11】

前記メモリセルは、第３方向に配列されたチャネル領域及びソースドレインドープ領域を含み、前記ソースドレインドープ領域は、前記チャネル領域の両側に位置する、
請求項８に記載の半導体構造。

【請求項12】

前記平行信号線は、第３方向に配列された対向する両側を有し、前記メモリセルグループの各層の前記メモリセルの数は２つであり、２つの前記メモリセルはそれぞれ、前記平行信号線の前記第３方向に配列された対向する両側に位置する、
請求項８に記載の半導体構造。

【請求項13】

半導体構造の製造方法であって、
基板を提供することと、
前記基板上に積層構造を形成することであって、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、前記積層構造は更に、第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続される、ことと、
第１方向に配列された複数のリードポストを形成することであって、前記複数のリードポスト及び前記複数の平行信号線は第３方向に沿って配置され、前記リードポストは前記平行信号線に接続される、ことと、を含む、半導体構造の製造方法。

【請求項14】

半導体構造の製造方法であって、
基板を提供することと、
前記基板上に積層構造を形成することであって、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、前記積層構造は更に、第２方向に配列された複数の平行信号線を含み、前記平行信号線のそれぞれは、一層の前記メモリセルに接続される、ことと、
前記第１方向に配列され且つ第２方向に沿って延在する複数のリードポストを形成することであって、基板の表面における前記複数のリードポストの正投影は、基板の表面における平行信号線の正投影と少なくとも部分的に重なり、前記リードポストは前記平行信号線に接続される、ことと、を含む、半導体構造の製造方法。

【請求項15】

請求項１～７のいずれか一項に記載の半導体構造、又は請求項８～１２のいずれか一項に記載の半導体構造を備える、メモリチップ。

【国際調査報告】