特表 2024-527206 データ受信回路、データ受信システム及び記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-24

(54)【発明の名称】データ受信回路、データ受信システム及び記憶装置

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20240717BHJP

【ＦＩ】

H03K19/0175 240

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023506359

(86)(22)【出願日】2022-07-08

(85)【翻訳文提出日】2023-01-30

(86)【国際出願番号】 CN2022104759

(87)【国際公開番号】W WO2023245751

(87)【国際公開日】2023-12-28

(31)【優先権主張番号】202210726620.8

(32)【優先日】2022-06-23

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】リン フェン

【テーマコード（参考）】

5J056

【Ｆターム（参考）】

5J056AA01

5J056BB10

5J056BB17

5J056CC09

5J056DD13

5J056DD28

(57)【要約】

本開示の実施例は、データ受信回路、データ受信システム及び記憶装置を提供し、データ受信回路は、データ信号、第１基準信号、及び第２基準信号を受信し、データ信号及び第１基準信号に対して第１比較を行い、第１信号ペアを出力し、データ信号及び第２基準信号に対して第２比較を行い、第２信号ペアを出力するように構成される第１増幅モジュールであって、第１基準信号のレベル値と第２基準信号のレベル値は異なる、第１増幅モジュールと、フィードバック信号に基づいて、第１信号ペア又は第２信号ペアを入力信号ペアとして選択的に受信し、入力信号ペアの電圧差に対して増幅処理を行い、第１出力信号及び第２出力信号を出力するように構成される第２増幅モジュールと、を含み、フィードバック信号は、以前に受信したデータに基づいて得られるものである。本開示の実施例は、少なくとも、データ受信回路の受信性能を改善するのに有利である。
【選択図】図１

【特許請求の範囲】

【請求項1】

データ受信回路であって、
データ信号、第１基準信号、及び第２基準信号を受信し、前記データ信号及び前記第１基準信号に対して第１比較を行い、第１信号ペアを前記第１比較の結果として出力し、前記データ信号及び前記第２基準信号に対して第２比較を行い、第２信号ペアを前記第２比較の結果として出力するように構成される第１増幅モジュールであって、前記第１基準信号のレベル値と前記第２基準信号のレベル値は異なり、前記第１信号ペアは、第１信号及び第２信号を含み、前記第２信号ペアは、第３信号及び第４信号を含む、第１増幅モジュールと、
フィードバック信号に基づいて、前記第１信号ペア又は前記第２信号ペアを、入力信号ペアとして選択的に受信し、前記入力信号ペアの電圧差に対して増幅処理を行い、第１出力信号及び第２出力信号を前記増幅処理の結果として出力するように構成される第２増幅モジュールと、含み、前記フィードバック信号は、以前に受信したデータに基づいて得られるものである、データ受信回路。

【請求項2】

前記第１増幅モジュールは、第１比較回路と、第２比較回路と、を含み、
前記第１比較回路は、第１ノード及び第２ノードを有し、前記データ信号及び前記第１基準信号を受信して前記第１比較を行い、前記第１ノード及び前記第２ノードを介して、前記第１信号及び前記第２信号をそれぞれ出力するように構成され、
前記第２比較回路は、第３ノード及び第４ノードを有し、前記データ信号及び前記第２基準信号を受信して前記第２比較を行い、前記第３ノード及び前記第４ノードを介して、前記第３信号及び前記第４信号をそれぞれ出力するように構成される、
請求項１に記載のデータ受信回路。

【請求項3】

前記第１比較回路は、第１電流源と、第１比較ユニットと、を含み、
前記第１電流源は、電源ノードと第５ノードとの間に接続され、サンプリングクロック信号に応答して前記第５ノードに電流を供給するように構成され、
前記第１比較ユニットは、前記第１ノード、前記第２ノード、及び前記第５ノードに接続され、前記データ信号及び前記第１基準信号を受信し、前記第１電流源が前記第５ノードに電流を供給するときに前記第１比較を行い、前記第１信号及び前記第２信号を出力するように構成され、
前記第２比較回路は、第２電流源と、第２比較ユニットと、を含み、
前記第２電流源は、電源ノードと第６ノードとの間に接続され、前記サンプリングクロック信号に応答して前記第６ノードに電流を供給するように構成され、
前記第２比較ユニットは、前記第３ノード、前記第４ノード、及び前記第６ノードに接続され、前記データ信号及び前記第２基準信号を受信し、前記第２電流源が前記第６ノードに電流を供給するときに前記第２比較を行い、前記第３信号及び前記第４信号を出力するように構成される、
請求項２に記載のデータ受信回路。

【請求項4】

前記第１電流源の回路構成は、前記第２電流源の回路構成と同じであり、前記第１比較ユニットの回路構成は、前記第２比較ユニットの回路構成と同じである、
請求項３に記載のデータ受信回路。

【請求項5】

前記第１電流源は、
前記電源ノードと前記第５ノードとの間に接続される第１ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタのゲートは、前記サンプリングクロック信号を受信し、
前記第２電流源は、
前記電源ノードと前記第６ノードとの間に接続される第２ＰＭＯＳトランジスタを含み、前記第２ＰＭＯＳトランジスタのゲートは、前記サンプリングクロック信号を受信する、
請求項３に記載のデータ受信回路。

【請求項6】

前記第１比較ユニットは、第３ＰＭＯＳトランジスタと、第４ＰＭＯＳトランジスタと、を含み、
前記第３ＰＭＯＳトランジスタは、前記第１ノードと前記第５ノードとの間に接続され、前記第３ＰＭＯＳトランジスタのゲートは、前記データ信号を受信し、
前記第４ＰＭＯＳトランジスタは、前記第２ノードと前記第５ノードとの間に接続され、前記第４ＰＭＯＳトランジスタのゲートは、前記第１基準信号を受信し、
前記第２比較ユニットは、第５ＰＭＯＳトランジスタと、第６ＰＭＯＳトランジスタと、を含み、
前記第５ＰＭＯＳトランジスタは、前記第３ノードと前記第６ノードとの間に接続され、前記第５ＰＭＯＳトランジスタのゲートは、前記データ信号を受信し、
前記第６ＰＭＯＳトランジスタは、前記第４ノードと前記第６ノードとの間に接続され、前記第６ＰＭＯＳトランジスタのゲートは、前記第２基準信号を受信する、
請求項３に記載のデータ受信回路。

【請求項7】

前記第１増幅モジュールはさらに、第１リセットユニットと、第２リセットユニットと、を含み、
前記第１リセットユニットは、前記第１ノード及び前記第２ノードに接続され、前記第１ノード及び前記第２ノードをリセットするように構成され、
前記第２リセットユニットは、前記第３ノード及び前記第４ノードに接続され、前記第３ノード及び前記第４ノードをリセットするように構成される、
請求項３に記載のデータ受信回路。

【請求項8】

前記第１リセットユニットは、第１ＮＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、を含み、
前記第１ＮＭＯＳトランジスタは、前記第１ノードと接地端子との間に接続され、前記第１ＮＭＯＳトランジスタのゲートは、第１リセット信号を受信し、
前記第２ＮＭＯＳトランジスタは、前記第２ノードと前記接地端子との間に接続され、前記第２ＮＭＯＳトランジスタのゲートは、前記第１リセット信号を受信し、
前記第２リセットユニットは、第３ＮＭＯＳトランジスタと、第４ＮＭＯＳトランジスタと、を含み、
前記第３ＮＭＯＳトランジスタは、前記第３ノードと前記接地端子との間に接続され、前記第３ＮＭＯＳトランジスタのゲートは、前記第１リセット信号を受信し、
前記第４ＮＭＯＳトランジスタは、前記第４ノードと前記接地端子との間に接続され、前記第４ＮＭＯＳトランジスタのゲートは、前記第１リセット信号を受信する、
請求項７に記載のデータ受信回路。

【請求項9】

前記第２増幅モジュールは、第１入力ユニットと、第２入力ユニットと、ラッチユニットと、を含み、
前記第１入力ユニットは、第７ノード及び第８ノードに接続され、前記フィードバック信号に応答して導通し、それによって前記第１信号ペアを受信して前記第１信号ペアを比較し、前記第７ノード及び前記第８ノードにそれぞれ信号を提供するように構成され、
前記第２入力ユニットは、前記第７ノード及び前記第８ノードに接続され、前記フィードバック信号に応答して導通し、それによって前記第２信号ペアを受信して前記第２信号ペアを比較し、前記第７ノード及び前記第８ノードにそれぞれ信号を提供するように構成され、
前記第１入力ユニットと前記第２入力ユニットは、前記フィードバック信号に基づいて択一的に導通し、
前記ラッチユニットは、前記第７ノード及び前記第８ノードに接続され、前記第７ノードの信号及び前記第８ノードの信号に対して増幅及びラッチを行い、それぞれ第１出力ノード及び第２出力ノードを介して、前記第１出力信号及び前記第２出力信号を出力するように構成される、
請求項１に記載のデータ受信回路。

【請求項10】

前記フィードバック信号は、差動の第１フィードバック信号と第２フィードバック信号を含み、前記第１入力ユニットは、前記第１フィードバック信号に応答して導通し、前記第２入力ユニットは、前記第２フィードバック信号に応答して導通する、
請求項９に記載のデータ受信回路。

【請求項11】

前記第１入力ユニットは、第５ＮＭＯＳトランジスタと第６ＮＭＯＳトランジスタ、及び第７ＮＭＯＳトランジスタと第８ＮＭＯＳトランジスタを含み、
前記第５ＮＭＯＳトランジスタのドレインは、前記第７ノードに接続され、前記第５ＮＭＯＳトランジスタのソースは、前記第６ＮＭＯＳトランジスタのドレインに接続され、前記第６ＮＭＯＳトランジスタのソースは、接地端子に接続され、前記第５ＮＭＯＳトランジスタのゲートは、前記第１信号又は前記第１フィードバック信号の一方を受信し、前記第６ＮＭＯＳトランジスタのゲートは、前記第１信号又は前記第１フィードバック信号の他方を受信し、
前記第７ＮＭＯＳトランジスタのドレインは、前記第８ノードに接続され、前記第７ＮＭＯＳトランジスタのソースは、前記第８ＮＭＯＳトランジスタのドレインに接続され、前記第８ＮＭＯＳトランジスタのソースは、前記接地端子に接続され、前記第７ＮＭＯＳトランジスタのゲートは、前記第２信号又は前記第１フィードバック信号の一方を受信し、前記第８ＮＭＯＳトランジスタのゲートは、前記第２信号又は前記第１フィードバック信号の他方を受信する、
請求項１０に記載のデータ受信回路。

【請求項12】

前記第２入力ユニットは、第９ＮＭＯＳトランジスタと第１０ＮＭＯＳトランジスタ、及び、第１１ＮＭＯＳトランジスタと第１２ＮＭＯＳトランジスタを含み、
前記第９ＮＭＯＳトランジスタのドレインは、前記第７ノードに接続され、前記第９ＮＭＯＳトランジスタのソースは、前記第１０ＮＭＯＳトランジスタのドレインに接続され、前記第１０ＮＭＯＳトランジスタのソースは、接地端子に接続され、前記第９ＮＭＯＳトランジスタのゲートは、前記第３信号又は前記第２フィードバック信号の一方を受信し、前記第１０ＮＭＯＳトランジスタのゲートは、前記第３信号又は前記第２フィードバック信号の他方を受信し、
前記第１１ＮＭＯＳトランジスタのドレインは、前記第８ノードに接続され、前記第１１ＮＭＯＳトランジスタのソースは、前記第１２ＮＭＯＳトランジスタのドレインに接続され、前記第１２ＮＭＯＳトランジスタのソースは、前記接地端子に接続され、前記第１１ＮＭＯＳトランジスタのゲートは、前記第４信号又は前記第２フィードバック信号の一方を受信し、前記第１２ＮＭＯＳトランジスタのゲートは、前記第４信号又は前記第２フィードバック信号の他方を受信する、
請求項１０に記載のデータ受信回路。

【請求項13】

前記ラッチユニットは、第１３ＮＭＯＳトランジスタと第７ＰＭＯＳトランジスタ、及び第１４ＮＭＯＳトランジスタと第８ＰＭＯＳトランジスタを含み、
前記第１３ＮＭＯＳトランジスタのゲート及び前記第７ＰＭＯＳトランジスタのゲートは、いずれも前記第２出力ノードに接続され、前記第１３ＮＭＯＳトランジスタのソースは、前記第７ノードに接続され、前記第１３ＮＭＯＳトランジスタのドレイン及び前記第７ＰＭＯＳトランジスタのドレインは、いずれも前記第１出力ノードに接続され、前記第７ＰＭＯＳトランジスタのソースは、電源ノードに接続され、
前記第１４ＮＭＯＳトランジスタのゲート及び前記第８ＰＭＯＳトランジスタのゲートは、いずれも前記第１出力ノードに接続され、前記第１４ＮＭＯＳトランジスタのソースは、前記第８ノードに接続され、前記第１４ＮＭＯＳトランジスタのドレイン及び前記第８ＰＭＯＳトランジスタのドレインは、いずれも前記第２出力ノードに接続され、前記第８ＰＭＯＳトランジスタのソースは、前記電源ノードに接続される、
請求項９に記載のデータ受信回路。

【請求項14】

前記第２増幅モジュールはさらに、
電源ノードと前記ラッチユニットの出力端子との間に接続され、前記ラッチユニットの出力端子をリセットするように構成される第３リセットユニットを含む、
請求項９に記載のデータ受信回路。

【請求項15】

前記ラッチユニットの出力端子は、第１出力ノード及び第２出力ノードを含み、前記第３リセットユニットは、第９ＰＭＯＳトランジスタと、第１０ＰＭＯＳトランジスタと、を含み、
前記第９ＰＭＯＳトランジスタは、前記第１出力ノードと電源ノードとの間に接続され、前記第９ＰＭＯＳトランジスタのゲートは、第２リセット信号を受信し、
前記第１０ＰＭＯＳトランジスタは、前記第２出力ノードと前記電源ノードとの間に接続され、前記第１０ＰＭＯＳトランジスタのゲートは、前記第２リセット信号を受信する、
請求項１４に記載のデータ受信回路。

【請求項16】

データ受信システムであって、
カスケード接続された複数のデータ伝送回路を含み、各前記データ伝送回路は、請求項１～１５のいずれか一項に記載のデータ受信回路と、前記データ受信回路に接続されたラッチ回路と、を含み、
前段の前記データ伝送回路の出力信号は、次段の前記データ伝送回路の前記フィードバック信号とされ、
最終段の前記データ伝送回路の出力信号は、最初段の前記データ伝送回路の前記フィードバック信号とされる、データ受信システム。

【請求項17】

前記データ受信回路は、サンプリングクロック信号に応答してデータを受信し、前記データ受信システムは、カスケード接続された４つの前記データ受信回路を含み、隣接する段の前記データ受信回路のサンプリングクロック信号の位相差は９０°である、
請求項１６に記載のデータ受信システム。

【請求項18】

次段の前記データ伝送回路の前記フィードバック信号は、前段の前記データ受信回路の出力信号又は前段の前記ラッチ回路の出力信号であり、最初段の前記データ伝送回路の前記フィードバック信号は、最終段の前記データ受信回路の出力信号又は最終段の前記ラッチ回路の出力信号である、
請求項１６に記載のデータ受信システム。

【請求項19】

記憶装置であって、
複数のデータポートと、
請求項１６～１８のいずれか一項に記載の複数のデータ受信システムと、を含み、各前記データ受信システムは、１つの前記データポートに対応する、記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０６月２３日に中国特許局に提出された、出願番号が２０２２１０７２６６２０．８であり、発明の名称が「データ受信回路、データ受信システム及び記憶装置」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本願は、半導体の技術分野に関し、特に、データ受信回路、データ受信システム及び記憶装置に関する。

【背景技術】

【0003】

メモリに関する応用では、信号伝送速度がますます速くなるに伴い、チャネル損失が信号品質に与える影響がますます大きくなり、コード間干渉が発生しやすくなり、また、メモリ内のデータ受信回路で受信されるデータ信号と基準信号とのレベル値の差異は、データ信号に対するデータ受信回路の判断に影響を与え、それにより、データ受信回路から出力される信号の精度に影響を与える。現在、チャネルを補償するために、通常、等化回路が利用されており、等化回路として、連続時間線形等化器（ＣＴＬＥ：Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）又は判定帰還型等化器（ＤＦＥ：Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）を選択することができる。

【0004】

しかしながら、現在採用されている等化回路は、データ信号に対する調整能力が限られており、データ受信回路から出力される信号の精度を高める必要があり、したがって、データ受信回路の受信性能を改善する必要がある。

【発明の概要】

【0005】

本開示の実施例は、少なくとも、データ受信回路の受信性能を改善するのに有利であるデータ受信回路、データ受信システム及び記憶装置を提供する。

【0006】

本開示のいくつかの実施例によれば、本開示の実施例の一態様は、データ受信回路を提供し、前記データ受信回路は、データ信号、第１基準信号、及び第２基準信号を受信し、前記データ信号及び前記第１基準信号に対して第１比較を行い、第１信号ペアを前記第１比較の結果として出力し、前記データ信号及び前記第２基準信号に対して第２比較を行い、第２信号ペアを前記第２比較の結果として出力するように構成される第１増幅モジュールであって、前記第１基準信号のレベル値と前記第２基準信号のレベル値は異なり、前記第１信号ペアは、第１信号及び第２信号を含み、前記第２信号ペアは、第３信号及び第４信号を含む、第１増幅モジュールと、フィードバック信号に基づいて、前記第１信号ペア又は前記第２信号ペアを、入力信号ペアとして選択的に受信し、前記入力信号ペアの電圧差に対して増幅処理を行い、第１出力信号及び第２出力信号を前記増幅処理の結果として出力するように構成される第２増幅モジュールと、含み、前記フィードバック信号は、以前に受信したデータに基づいて得られるものである。

【0007】

いくつかの実施例では、前記第１増幅モジュールは、第１比較回路と、第２比較回路と、を含み、前記第１比較回路は、第１ノード及び第２ノードを有し、前記データ信号及び前記第１基準信号を受信して前記第１比較を行い、前記第１ノード及び前記第２ノードを介して、前記第１信号及び前記第２信号をそれぞれ出力するように構成され、前記第２比較回路は、第３ノード及び第４ノードを有し、前記データ信号及び前記第２基準信号を受信して前記第２比較を行い、前記第３ノード及び前記第４ノードを介して、前記第３信号及び前記第４信号をそれぞれ出力するように構成される。

【0008】

いくつかの実施例では、前記第１比較回路は、第１電流源と、第１比較ユニットと、を含み、前記第１電流源は、電源ノードと第５ノードとの間に接続され、サンプリングクロック信号に応答して前記第５ノードに電流を供給するように構成され、前記第１比較ユニットは、前記第１ノード、前記第２ノード、及び前記第５ノードに接続され、前記データ信号及び前記第１基準信号を受信し、前記第１電流源が前記第５ノードに電流を供給するときに前記第１比較を行い、前記第１信号及び前記第２信号を出力するように構成され、前記第２比較回路は、第２電流源と、第２比較ユニットと、を含み、前記第２電流源は、電源ノードと第６ノードとの間に接続され、前記サンプリングクロック信号に応答して前記第６ノードに電流を供給するように構成され、前記第２比較ユニットは、前記第３ノード、前記第４ノード、及び前記第６ノードに接続され、前記データ信号及び前記第２基準信号を受信し、前記第２電流源が前記第６ノードに電流を供給するときに前記第２比較を行い、前記第３信号及び前記第４信号を出力するように構成される。

【0009】

いくつかの実施例では、前記第１電流源の回路構成は、前記第２電流源の回路構成と同じであり、前記第１比較ユニットの回路構成は、前記第２比較ユニットの回路構成と同じである。

【0010】

いくつかの実施例では、前記第１電流源は、前記電源ノードと前記第５ノードとの間に接続される第１ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタのゲートは、前記サンプリングクロック信号を受信し、前記第２電流源は、前記電源ノードと第６ノードとの間に接続される第２ＰＭＯＳトランジスタを含み、前記第２ＰＭＯＳトランジスタのゲートは、前記サンプリングクロック信号を受信する。

【0011】

いくつかの実施例では、前記第１比較ユニットは、第３ＰＭＯＳトランジスタと、第４ＰＭＯＳトランジスタと、を含み、前記第３ＰＭＯＳトランジスタは、前記第１ノードと前記第５ノードとの間に接続され、前記第３ＰＭＯＳトランジスタのゲートは、前記データ信号を受信し、前記第４ＰＭＯＳトランジスタは、前記第２ノードと前記第５ノードとの間に接続され、前記第４ＰＭＯＳトランジスタのゲートは、前記第１基準信号を受信し、前記第２比較ユニットは、第５ＰＭＯＳトランジスタと、第６ＰＭＯＳトランジスタと、を含み、前記第５ＰＭＯＳトランジスタは、前記第３ノードと前記第６ノードとの間に接続され、前記第５ＰＭＯＳトランジスタのゲートは、前記データ信号を受信し、前記第６ＰＭＯＳトランジスタは、前記第４ノードと前記第６ノードとの間に接続され、前記第６ＰＭＯＳトランジスタのゲートは、前記第２基準信号を受信する。

【0012】

いくつかの実施例では、前記第１増幅モジュールはさらに、第１リセットユニットと、第２リセットユニットと、を含み、前記第１リセットユニットは、前記第１ノード及び前記第２ノードに接続され、前記第１ノード及び前記第２ノードをリセットするように構成され、前記第２リセットユニットは、前記第３ノード及び前記第４ノードに接続され、前記第３ノード及び前記第４ノードをリセットするように構成される。

【0013】

いくつかの実施例では、前記第１リセットユニットは、第１ＮＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、を含み、前記第１ＮＭＯＳトランジスタは、前記第１ノードと接地端子との間に接続され、前記第１ＮＭＯＳトランジスタのゲートは、第１リセット信号を受信し、前記第２ＮＭＯＳトランジスタは、前記第２ノードと前記接地端子との間に接続され、前記第２ＮＭＯＳトランジスタのゲートは、前記第１リセット信号を受信し、前記第２リセットユニットは、第３ＮＭＯＳトランジスタと、第４ＮＭＯＳトランジスタと、を含み、前記第３ＮＭＯＳトランジスタは、前記第３ノードと前記接地端子との間に接続され、前記第３ＮＭＯＳトランジスタのゲートは、前記第１リセット信号を受信し、前記第４ＮＭＯＳトランジスタは、前記第４ノードと前記接地端子との間に接続され、前記第４ＮＭＯＳトランジスタのゲートは、前記第１リセット信号を受信する。

【0014】

いくつかの実施例では、前記第２増幅モジュールは、第１入力ユニットと、第２入力ユニットと、ラッチユニットと、を含み、前記第１入力ユニットは、第７ノード及び第８ノードに接続され、前記フィードバック信号に応答して導通し、それによって前記第１信号ペアを受信して前記第１信号ペアを比較し、前記第７ノード及び前記第８ノードにそれぞれ信号を提供するように構成され、前記第２入力ユニットは、前記第７ノード及び前記第８ノードに接続され、前記フィードバック信号に応答して導通し、それによって前記第２信号ペアを受信して前記第２信号ペアを比較し、前記第７ノード及び前記第８ノードにそれぞれ信号を提供するように構成され、ここで、前記第１入力ユニットと前記第２入力ユニットは、前記フィードバック信号に基づいて択一的に導通し、前記ラッチユニットは、前記第７ノード及び前記第８ノードに接続され、前記第７ノードの信号及び前記第８ノードの信号に対して増幅及びラッチを行い、それぞれ第１出力ノード及び第２出力ノードを介して、前記第１出力信号及び前記第２出力信号を出力するように構成される。

【0015】

いくつかの実施例では、前記フィードバック信号は、差動の第１フィードバック信号と第２フィードバック信号を含み、前記第１入力ユニットは、前記第１フィードバック信号に応答して導通し、前記第２入力ユニットは、前記第２フィードバック信号に応答して導通する。

【0016】

いくつかの実施例では、前記第１入力ユニットは、第５ＮＭＯＳトランジスタと第６ＮＭＯＳトランジスタ、及び第７ＮＭＯＳトランジスタと第８ＮＭＯＳトランジスタを含み、前記第５ＮＭＯＳトランジスタのドレインは、前記第７ノードに接続され、前記第５ＮＭＯＳトランジスタのソースは、前記第６ＮＭＯＳトランジスタのドレインに接続され、前記第６ＮＭＯＳトランジスタのソースは、接地端子に接続され、前記第５ＮＭＯＳトランジスタのゲートは、前記第１信号又は前記第１フィードバック信号の一方を受信し、前記第６ＮＭＯＳトランジスタのゲートは、前記第１信号又は前記第１フィードバック信号の他方を受信し、前記第７ＮＭＯＳトランジスタのドレインは、前記第８ノードに接続され、前記第７ＮＭＯＳトランジスタのソースは、前記第８ＮＭＯＳトランジスタのドレインに接続され、前記第８ＮＭＯＳトランジスタのソースは、前記接地端子に接続され、前記第７ＮＭＯＳトランジスタのゲートは、前記第２信号又は前記第１フィードバック信号の一方を受信し、前記第８ＮＭＯＳトランジスタのゲートは、前記第２信号又は前記第１フィードバック信号の他方を受信する。

【0017】

いくつかの実施例では、前記第２入力ユニットは、第９ＮＭＯＳトランジスタと第１０ＮＭＯＳトランジスタ、及び、第１１ＮＭＯＳトランジスタと第１２ＮＭＯＳトランジスタを含み、前記第９ＮＭＯＳトランジスタのドレインは、前記第７ノードに接続され、前記第９ＮＭＯＳトランジスタのソースは、前記第１０ＮＭＯＳトランジスタのドレインに接続され、前記第１０ＮＭＯＳトランジスタのソースは、接地端子に接続され、前記第９ＮＭＯＳトランジスタのゲートは、前記第３信号又は前記第２フィードバック信号の一方を受信し、前記第１０ＮＭＯＳトランジスタのゲートは、前記第３信号又は前記第２フィードバック信号の他方を受信し、前記第１１ＮＭＯＳトランジスタのドレインは、前記第８ノードに接続され、前記第１１ＮＭＯＳトランジスタのソースは、前記第１２ＮＭＯＳトランジスタのドレインに接続され、前記第１２ＮＭＯＳトランジスタのソースは、前記接地端子に接続され、前記第１１ＮＭＯＳトランジスタのゲートは、前記第４信号又は前記第２フィードバック信号の一方を受信し、前記第１２ＮＭＯＳトランジスタのゲートは、前記第４信号又は前記第２フィードバック信号の他方を受信する。

【0018】

いくつかの実施例では、前記ラッチユニットは、第１３ＮＭＯＳトランジスタと第７ＰＭＯＳトランジスタ、及び第１４ＮＭＯＳトランジスタと第８ＰＭＯＳトランジスタを含み、前記第１３ＮＭＯＳトランジスタのゲート及び前記第７ＰＭＯＳトランジスタのゲートは、いずれも前記第２出力ノードに接続され、前記第１３ＮＭＯＳトランジスタのソースは、前記第７ノードに接続され、前記第１３ＮＭＯＳトランジスタのドレイン及び前記第７ＰＭＯＳトランジスタのドレインは、いずれも前記第１出力ノードに接続され、前記第７ＰＭＯＳトランジスタのソースは、電源ノードに接続され、前記第１４ＮＭＯＳトランジスタのゲート及び前記第８ＰＭＯＳトランジスタのゲートは、いずれも前記第１出力ノードに接続され、前記第１４ＮＭＯＳトランジスタのソースは、前記第８ノードに接続され、前記第１４ＮＭＯＳトランジスタのドレイン及び前記第８ＰＭＯＳトランジスタのドレインは、いずれも前記第２出力ノードに接続され、前記第８ＰＭＯＳトランジスタのソースは、前記電源ノードに接続される。

【0019】

いくつかの実施例では、前記第２増幅モジュールはさらに、電源ノードと前記ラッチユニットの出力端子との間に接続され、前記ラッチユニットの出力端子をリセットするように構成される第３リセットユニットを含む。

【0020】

いくつかの実施例では、前記ラッチユニットの出力端子は、第１出力ノード及び第２出力ノードを含み、前記第３リセットユニットは、第９ＰＭＯＳトランジスタと、第１０ＰＭＯＳトランジスタと、を含み、前記第９ＰＭＯＳトランジスタは、前記第１出力ノードと電源ノードとの間に接続され、前記第９ＰＭＯＳトランジスタのゲートは、第２リセット信号を受信し、前記第１０ＰＭＯＳトランジスタは、前記第２出力ノードと前記電源ノードとの間に接続され、前記第１０ＰＭＯＳトランジスタのゲートは、前記第２リセット信号を受信する。

【0021】

本開示のいくつかの実施例によれば、本開示の実施例の別の態様は、データ受信システムを更に提供し、前記データ受信システムは、カスケード接続された複数のデータ伝送回路を含み、各前記データ伝送回路は、上記のいずれかに記載のデータ受信回路と、前記データ受信回路に接続されたラッチ回路と、を含み、前段の前記データ伝送回路の出力信号は、次段の前記データ伝送回路の前記フィードバック信号とされ、最終段の前記データ伝送回路の出力信号は、最初段の前記データ伝送回路の前記フィードバック信号とされる。

【0022】

いくつかの実施例では、前記データ受信回路は、サンプリングクロック信号に応答してデータを受信し、前記データ受信システムは、カスケード接続された４つの前記データ受信回路を含み、隣接する段の前記データ受信回路のサンプリングクロック信号の位相差は９０°である。

【0023】

いくつかの実施例では、次段の前記データ伝送回路の前記フィードバック信号は、前段の前記データ受信回路の出力信号又は前段の前記ラッチ回路の出力信号であり、最初段の前記データ伝送回路の前記フィードバック信号は、最終段の前記データ受信回路の出力信号又は最終段の前記ラッチ回路の出力信号である。

【0024】

本開示のいくつかの実施例によれば、本開示の実施例のさらに別の態様は、記憶装置を更に提供し、前記記憶装置は、複数のデータポートと、上記のいずれかに記載の複数のデータ受信システムと、を含み、各前記データ受信システムは、１つの前記データポートに対応する。

【0025】

本開示の実施例によって提供される技術方案は、少なくとも以下の利点を有する。

【0026】

第１増幅モジュールは、第１基準信号及び第２基準信号を利用して、データ信号に対して第１比較及び第２比較をそれぞれ行って、第１信号ペア及び第２信号ペアを得、ここで、第１基準信号のレベル値と第２基準信号のレベル値は異なり、異なるレベル値のデータ信号に対して、データ信号と、第１基準信号又は第２基準信号のうちの１つとのレベル値の差異が大きいことを満たすことができるため、第１信号ペア及び第２信号ペアのうちの少なくとも一方のレベル値の差異が大きいことを保証するのに有利であり、このようにして、データ受信回路が受信したデータ信号にコード間干渉が存在する場合、その後、第２増幅モジュールがフィードバック信号に基づいて、第１信号ペアと第２信号ペアのうちのレベル値の差異が大きい方を受信するのに有利である。理解可能なこととして、データ信号と第１基準信号とのレベル値の差異と、データ信号と第２基準信号とのレベル値の差異との違いに基づき、第２増幅モジュールは、第２増幅モジュールが信号レベル値の差異の大きい差動信号ペアを受信することを保証するために、フィードバック信号に基づいて、第１信号ペア及び第２信号ペアのうちのレベル値の差異が大きい方を受信するように選択することができ、それにより、第２増幅モジュールから出力される第１出力信号及び第２出力信号の精度を高めるのに有利であり、即ち、第１基準信号及び第２基準信号を利用して、受信したデータ信号に対するデータ受信回路の調整能力を高め、受信したデータ信号のコード間干渉によるデータ受信回路への影響を低減することができる。

【図面の簡単な説明】

【0027】

【図1】本開示の一実施例によるデータ受信回路の機能ブロック図である。

【図2】本開示の一実施例によるデータ受信システムの機能ブロック図である。

【図3】本開示の一実施例によるデータ受信回路の他の２つの機能ブロック図である。

【図4】本開示の一実施例によるデータ受信回路の他の２つの機能ブロック図である。

【図5】本開示の一実施例によるデータ受信回路における第１増幅モジュールの回路構成の概略図である。

【図6】本開示の一実施例によるデータ受信回路における第２増幅モジュールの回路構成の概略図である。

【発明を実施するための形態】

【0028】

１つ又は複数の実施例は、その対応する図面によって例示され、これらは、実施例を限定するものではなく、図面で同じ参照番号を持つ要素は同様の要素として示され、特に明記しない限り、図面は縮尺の制限を構成するものではなく、本開示の実施例又は従来技術における技術方案をより明確に説明するために、上記では、実施例で使用される図面を簡単に紹介する。明らかに、上記に説明される図面は、本開示のいくつかの実施例に過ぎず、これらの図面に基づいて、当業者は創造的な労力を払わずに他の関連図面を得ることもできる。

【0029】

研究の結果として、データ受信回路で受信されるデータ信号のレベル値と基準信号のレベル値との差異が小さい場合、データ信号に対するデータ受信回路の判断が誤りやすく、例えば、ハイレベルであるはずのデータ信号がローレベルと判断されるため、データ受信回路の出力信号が誤る。

【0030】

本開示の実施例は、データ受信回路、データ受信システム及び記憶装置を提供し、データ受信回路において、第１基準信号及び第２基準信号を利用して、データ信号に対して第１比較及び第２比較をそれぞれ行って、第１信号ペア及び第２信号ペアを得、ここで、第１基準信号のレベル値と第２基準信号のレベル値は異なり、異なるレベル値のデータ信号に対して、データ信号と、第１基準信号又は第２基準信号のうちの１つとのレベル値の差異が大きいことを満たすことができ、したがって、データ受信回路が受信したデータ信号にコード間干渉が存在する場合、その後、第２増幅モジュールがフィードバック信号に基づいて、第１信号ペアと第２信号ペアのうちのレベル値の差異が大きい方を受信するのに有利であり、それにより、第１基準信号及び第２基準信号を利用して、受信したデータ信号に対するデータ受信回路の調整能力を高め、受信したデータ信号のコード間干渉によるデータ受信回路への影響を低減する目的を実現し、その後、第２増幅モジュールがフィードバック信号に基づいて、第１信号ペア及び第２信号ペアのうちのレベル値の差異が大きい方を受信するように選択することは、第２増幅モジュールが信号レベル値の差異の大きい差動信号ペアを受信することを保証するのに有利であり、それにより、第２増幅モジュールから出力される第１出力信号及び第２出力信号の精度を高めるのに有利である。したがって、第１増幅モジュールと第２増幅モジュールの協働により、データ受信回路の受信性能を改善するのに有利である。

【0031】

下記において、図面を参照して本開示の各実施例を詳細に説明する。しかしながら、当業者は、本発明の各実施例において、読者が本開示をよりよく理解するために多くの技術的詳細が示されることを理解することができる。しかしながら、これらの技術的詳細及び下記の各実施例に基づく様々な変更及び修正がなくても、本開示に請求された技術方案を実施することができる。

【0032】

本開示の一実施例は、データ受信回路を提供し、以下では、図面を参照して、本開示の一実施例によって提供されるデータ受信回路について詳細に説明する。図１は、本開示の一実施例によるデータ受信回路の機能ブロック図であり、図３～図４は、本開示の一実施例によるデータ受信回路の他の２つの機能ブロック図であり、図５は、本開示の一実施例によるデータ受信回路における第１増幅モジュールの回路構成の概略図であり、図６は、本開示の一実施例によるデータ受信回路における第２増幅モジュールの回路構成の概略図である。

【0033】

図１及び図３を参照すると、データ受信回路１００は、データ信号ＤＱ、第１基準信号ＶＲ＋、及び第２基準信号ＶＲ－を受信し、データ信号ＤＱ及び第１基準信号ＶＲ＋に対して第１比較を行い、第１信号ペアを第１比較の結果として出力し、データ信号ＤＱ及び第２基準信号ＶＲ－に対して第２比較を行い、第２信号ペアを第２比較の結果として出力するように構成される第１増幅モジュール１０１であって、第１基準信号ＶＲ＋のレベル値と第２基準信号ＶＲ－のレベル値は異なり、第１信号ペアは、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を含み、第２信号ペアは、第３信号Ｓｎ－及び第４信号Ｓｐ－を含む、第１増幅モジュール１０１と、フィードバック信号Ｆｂに基づいて、第１信号ペア又は第２信号ペアを入力信号ペアとして選択的に受信し、入力信号ペアの電圧差に対して増幅処理を行い、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを増幅処理の結果として出力するように構成される第２増幅モジュール１０２と、含み、フィードバック信号Ｆｂは、以前に受信したデータに基づいて得られるものである。

【0034】

理解可能なこととして、第１基準信号ＶＲ＋のレベル値と第２基準信号ＶＲ－のレベル値は異なり、異なるレベル値のデータ信号ＤＱに対して、データ信号と、第１基準信号ＶＲ＋又は第２基準信号ＶＲ－のうち１つとのレベル値の差異が大きいことを満たすことができ、第１増幅モジュール１０１がそのレベル値の差異を増幅するのに有利であり、第１増幅モジュール１０１から出力された第１信号ペア及び第２信号ペアのうちの少なくとも一方の信号のレベル値の差異が大きくなり、データ受信回路１００が受信したデータ信号ＤＱにコード間干渉が存在する場合、その後、第２増幅モジュール１０２がフィードバック信号Ｆｂに基づいて、第１信号ペアと第２信号ペアのうちのレベル値の差異が大きい信号ペアを受信するのに有利である。理解可能なこととして、データ受信回路１００は、第１基準信号ＶＲ＋及び第２基準信号ＶＲ－を利用して、受信したデータ信号ＤＱに対するデータ受信回路１００の調整能力を高め、即ち、データ受信回路１００が受信したデータ信号ＤＱにコード間干渉が存在する場合、第２増幅モジュール１０２は、フィードバック信号Ｆｂに基づいて、第１増幅モジュール１０１におけるデータ信号ＤＱの処理により適合する信号ペアを受信するようになり、データ信号ＤＱにより適合する信号ペアは、第１信号ペア及び第２信号ペアのうちのレベル値の差異が大きい信号ペアであり、それにより、受信したデータ信号ＤＱのコード間干渉によるデータ受信回路１００への影響を低減する目的を実現する。

【0035】

また、第２増幅モジュール１０２が、フィードバック信号Ｆｂに基づいて、第１信号ペア及び第２信号ペアのうちのレベル値の差異が大きい方を受信するように選択するため、第２増幅モジュール１０２が信号レベル値の差異の大きい差動信号ペアを受信することを保証するのに有利であり、それにより、第２増幅モジュール１０２から出力される第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を高めるのに有利である。したがって、第１増幅モジュール１０１と第２増幅モジュール１０２の協働により、データ受信回路１００の受信性能を改善するのに有利である。

【0036】

いくつかの実施例では、第１基準信号ＶＲ＋のレベル値が、第２基準信号ＶＲ－のレベル値より高く、データ信号ＤＱがローレベルであり、データ受信回路１００が受信したデータ信号ＤＱにコード間干渉が存在する場合、第２増幅モジュール１０２がフィードバック信号Ｆｂに基づいて受信するのは第１信号ペアであり、このとき、データ信号ＤＱと第１基準信号ＶＲ＋とのレベル値の差異は、データ信号ＤＱと第２基準信号ＶＲ－とのレベル値の差異より大きく、即ち、第１信号ペアにおける信号のレベル値の差異は、第２信号ペアにおける信号のレベル値の差異より大きく、したがって、第２増幅モジュール１０２が第１信号ペアを受信することは、要件を満たす第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有利であり、即ち、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を保証し、それにより、受信したデータ信号ＤＱのコード間干渉によるデータ受信回路１００への影響を低減するのに有利である。

【0037】

また、データ信号ＤＱがハイレベルであり、データ受信回路１００が受信したデータ信号ＤＱにコード間干渉が存在する場合、第２増幅モジュール１０２がフィードバック信号Ｆｂに基づいて受信するのは、第２信号ペアであり、このとき、データ信号ＤＱと第１基準信号ＶＲ＋とのレベル値の差異は、データ信号ＤＱと第２基準信号ＶＲ－とのレベル値の差異より小さく、即ち、第１信号ペアにおける信号のレベル値の差異は、第２信号ペアにおける信号のレベル値の差異より小さく、したがって、第２増幅モジュール１０２が第２信号ペアを受信することは、要件を満たす第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有利であり、即ち、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を保証し、それにより、受信したデータ信号ＤＱのコード間干渉によるデータ受信回路１００への影響を低減するのに有利である。

【0038】

このように、第１増幅モジュール１０１と第２増幅モジュール１０２の協働により、データ受信回路１００が受信したデータ信号ＤＱにコード間干渉が存在する場合、第２増幅モジュール１０２は、フィードバック信号Ｆｂに基づいて、第１増幅モジュール１０１におけるデータ信号ＤＱの処理により適合する信号ペアを受信するようになり、第２増幅モジュール１０２から出力される第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を高め、それにより、受信したデータ信号ＤＱのコード間干渉によるデータ受信回路１００への影響を低減することができる。

【0039】

下記において、図３及び図６を参照しながら、第１増幅モジュール１０１及び第２増幅モジュール１０２について詳細に説明する。

【0040】

いくつかの実施例では、図３及び図４を参照すると、第１増幅モジュール１０１は、第１比較回路１１１と、第２比較回路１２１と、を含み、前記第１比較回路１１１は、第１ノードｎｅｔ１及び第２ノードｎｅｔ２を有し、データ信号ＤＱ及び第１基準信号ＶＲ＋を受信して第１比較を行い、第１ノードｎｅｔ１及び第２ノードｎｅｔ２を介して、第１信号Ｓｎ＋及び第２信号Ｓｐ＋をそれぞれ出力するように構成され、前記第２比較回路１２１は、第３ノードｎｅｔ３及び第４ノードｎｅｔ４を有し、データ信号ＤＱ及び第２基準信号ＶＲ－を受信して第２比較を行い、第３ノードｎｅｔ３及び第４ノードｎｅｔ４を介して、第３信号Ｓｎ－及び第４信号Ｓｐ－をそれぞれ出力するように構成される。

【0041】

ここで、第１比較回路１１１は、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力するために、データ信号ＤＱと第１基準信号ＶＲ＋との電圧差に対して増幅処理を行い、即ち、第１信号Ｓｎ＋及び第２信号Ｓｐ＋は、データ信号ＤＱと第１基準信号ＶＲ＋の影響を受け、第２比較回路１２１は、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力するために、データ信号ＤＱと第２基準信号ＶＲ－との電圧差に対して増幅処理を行い、即ち、第３信号Ｓｎ－及び第４信号Ｓｐ－は、データ信号ＤＱと第２基準信号ＶＲ－の影響を受ける。したがって、その後、第２増幅モジュール１０２が第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するために、フィードバック信号Ｆｂに基づいて第１信号ペアを受信するとき、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは、第１信号Ｓｎ＋及び第２信号Ｓｐ＋の影響を受け、第２増幅モジュール１０２が第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するために、フィードバック信号Ｆｂに基づいて第２信号ペアを受信するとき、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは、第３信号Ｓｎ－及び第４信号Ｓｐ－の影響を受ける。

【0042】

このように、第１増幅モジュール１０１が受信したデータ信号ＤＱがハイレベルであってもローレベルであっても、第１信号Ｓｎ＋と第２信号Ｓｐ＋とのレベル値の差異と、第３信号Ｓｎ－と第４信号Ｓｐ－とのレベル値の差異のうちの１つはより大きくなり、第２増幅モジュール１０２は、フィードバック信号Ｆｂに基づいて、第１信号ペア及び第２信号ペアのうちの電圧差がより大きい方を選択的に選択することができ、即ち、データ受信回路１００は、第１基準信号ＶＲ＋及び第２基準信号ＶＲ－を利用して、受信したデータ信号ＤＱに対するデータ受信回路１００の調整能力を高め、即ち、データ受信回路１００が受信したデータ信号ＤＱにコード間干渉が存在する場合、第２増幅モジュール１０２は、フィードバック信号Ｆｂに基づいて、第１増幅モジュール１０１におけるデータ信号ＤＱの処理により適合する信号ペアを受信するようになり、当該信号ペアの影響を受ける第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを更に調整する。

【0043】

いくつかの実施例では、引き続き図３及び図４を参照すると、第１比較回路１１１は、第１電流源１１１１と、第１比較ユニット１１１２と、を含み得、前記第１電流源１１１１は、電源ノードＶｃｃ（図５を参照）と第５ノードｎｅｔ５との間に接続され、サンプリングクロック信号ｃｌｋＮに応答して第５ノードｎｅｔ５に電流を供給するように構成され、前記第１比較ユニット１１１２は、第１ノードｎｅｔ１、第２ノードｎｅｔ２、及び第５ノードｎｅｔ５に接続され、データ信号ＤＱ及び第１基準信号ＶＲ＋を受信し、第１電流源１１１１が第５ノードｎｅｔ５に電流を供給するときに第１比較を行い、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力するように構成され、第２比較回路１２１は、第２電流源１２１１と、第２比較ユニット１２１２と、を含み得、前記第２電流源１２１１は、電源ノードＶｃｃと第６ノードｎｅｔ６との間に接続され、サンプリングクロック信号ｃｌｋＮに応答して第６ノードｎｅｔ６に電流を供給するように構成され、前記第２比較ユニット１２１２は、第３ノードｎｅｔ３、第４ノードｎｅｔ４、及び第６ノードｎｅｔ６に接続され、データ信号ＤＱ及び第２基準信号ＶＲ－を受信し、第２電流源１２１１が第６ノードｎｅｔ６に電流を供給するとき第２比較を行い、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力するように構成される。

【0044】

理解可能なこととして、第１比較ユニット１１１２は、データ信号ＤＱと第１基準信号ＶＲ＋との電圧差に基づいて、第１ノードｎｅｔ１に供給する電流と、第２ノードｎｅｔ２に供給する電流との差異を制御して、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力し、第２比較ユニット１２１２は、データ信号ＤＱと第２基準信号ＶＲ－との電圧差に基づいて、第３ノードｎｅｔ３に供給する電流と、第４ノードｎｅｔ４に供給する電流との差異を制御して、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力することができる。

【0045】

いくつかの実施例では、第１電流源１１１１の回路構成は、第２電流源１２１１の回路構成と同じであり、第１比較ユニット１１１２の回路構成は、第２比較ユニット１２１２の回路構成と同じである。このようにして、第１比較回路１１１で出力した第１信号ペアと、第２比較回路１２１で出力した第２信号ペアとの差異が、主に第１基準信号ＶＲ＋及び第２基準信号ＶＲ－の影響を受けるのに有利であり、更に、データ受信回路１００が第１基準信号ＶＲ＋及び第２基準信号ＶＲ－に基づいて、受信したデータ信号ＤＱのコード間干渉によるデータ受信回路１００への影響を低減し、第２増幅モジュール１０２から出力される第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を更に高めるのに有利である。

【0046】

いくつかの実施例では、図５を参照すると、第１電流源１１１１は、電源ノードＶｃｃと第５ノードｎｅｔ５との間に接続される第１ＰＭＯＳトランジスタＭＰ１を含み得、第１ＰＭＯＳトランジスタＭＰ１のゲートは、サンプリングクロック信号ｃｌｋＮを受信し、第２電流源１２１１は、電源ノードＶｃｃと第６ノードｎｅｔ６との間に接続される第２ＰＭＯＳトランジスタＭＰ２を含み、第２ＰＭＯＳトランジスタＭＰ２のゲートは、サンプリングクロック信号ｃｌｋＮを受信する。サンプリングクロック信号ｃｌｋＮがローレベルである場合、第１ＰＭＯＳトランジスタＭＰ１のゲートがサンプリングクロック信号ｃｌｋＮを受信して導通し、第５ノードｎｅｔ５に電流を供給することにより、第１比較ユニット１１１２を動作状態にし、受信されたデータ信号ＤＱ及び第１基準信号ＶＲ＋に対して第１比較を行い、第２ＰＭＯＳトランジスタＭＰ２のゲートがサンプリングクロック信号ｃｌｋＮを受信して導通し、第６ノードｎｅｔ６に電流を供給することにより、第２比較ユニット１２１２を動作状態にし、受信されたデータ信号ＤＱ及び第２基準信号ＶＲ－に対して第２比較を行う。

【0047】

いくつかの実施例では、引き続き図５を参照すると、第１比較ユニット１１１２は、第３ＰＭＯＳトランジスタＭＰ３と、第４ＰＭＯＳトランジスタＭＰ４と、を含み得、前記第３ＰＭＯＳトランジスタＭＰ３は、第１ノードｎｅｔ１と第５ノードｎｅｔ５との間に接続され、第３ＰＭＯＳトランジスタＭＰ３のゲートは、データ信号ＤＱを受信し、前記第４ＰＭＯＳトランジスタＭＰ４は、第２ノードｎｅｔ２と第５ノードｎｅｔ５との間に接続され、第４ＰＭＯＳトランジスタＭＰ４のゲートは、第１基準信号ＶＲ＋を受信し、第２比較ユニット１２１２は、第５ＰＭＯＳトランジスタＭＰ５と、第６ＰＭＯＳトランジスタＭＰ６と、を含み得、前記第５ＰＭＯＳトランジスタＭＰ５は、第３ノードｎｅｔ３と第６ノードｎｅｔ６との間に接続され、第５ＰＭＯＳトランジスタＭＰ５のゲートは、データ信号ＤＱを受信し、前記第６ＰＭＯＳトランジスタＭＰ６は、第４ノードｎｅｔ４と第６ノードｎｅｔ６との間に接続され、第６ＰＭＯＳトランジスタＭＰ６のゲートは、第２基準信号ＶＲ－を受信する。

【0048】

説明すべきこととして、第１比較ユニット１１１２について、データ信号ＤＱ及び第１基準信号ＶＲ＋のレベル値の変化は同期しないため、データ信号ＤＱを受信する第３ＰＭＯＳトランジスタＭＰ３の導通時刻は、第１基準信号ＶＲ＋を受信する第４ＰＭＯＳトランジスタＭＰ４の導通時刻と異なり、且つ同じ時刻では、第３ＰＭＯＳトランジスタＭＰ３の導通度は、第４ＰＭＯＳトランジスタＭＰ４の導通度と異なる。理解可能なこととして、第３ＰＭＯＳトランジスタＭＰ３の導通度が第４ＰＭＯＳトランジスタＭＰ４の導通度と異なることによって、第３ＰＭＯＳトランジスタＭＰ３及び第４ＰＭＯＳトランジスタＭＰ４の第５ノードｎｅｔ５が電流に対するバイパス能力も異なるため、第１ノードｎｅｔ１での電圧は、第２ノードｎｅｔ２での電圧と異なるため、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を、信号レベル値の差異が大きい第１信号ペアとして出力するのに有利である。

【0049】

第２比較ユニット１２１２について、データ信号ＤＱ及び第２基準信号ＶＲ－のレベル値の変化は同期しないため、データ信号ＤＱを受信する第５ＰＭＯＳトランジスタＭＰ５の導通時刻は、第２基準信号ＶＲ－を受信する第６ＰＭＯＳトランジスタＭＰ６の導通時刻と異なり、且つ同じ時刻では、第５ＰＭＯＳトランジスタＭＰ５の導通度は、第６ＰＭＯＳトランジスタＭＰ６の導通度と異なる。理解可能なこととして、第５ＰＭＯＳトランジスタＭＰ５の導通度が第６ＰＭＯＳトランジスタＭＰ６の導通度と異なることによって、第５ＰＭＯＳトランジスタＭＰ５及び第６ＰＭＯＳトランジスタＭＰ６が第６ノードｎｅｔ６での電流に対するバイパス能力も異なるため、第３ノードｎｅｔ３での電圧は、第４ノードｎｅｔ４での電圧と異なるため、第３信号Ｓｎ－及び第４信号Ｓｐ－を、信号レベル値の差異が大きい第２信号ペアとして出力するのに有利である。

【0050】

一例では、データ信号ＤＱのレベル値が第１基準信号ＶＲ＋のレベル値より低い場合、第３ＰＭＯＳトランジスタＭＰ３の導通度は、第４ＰＭＯＳトランジスタＭＰ４の導通度より大きいため、第５ノードｎｅｔ５での電流が、第３ＰＭＯＳトランジスタＭＰ３が所在するパスにより多く流れて、第１ノードｎｅｔ１での電流が、第２ノードｎｅｔ２での電流より大きくなり、それにより、更に、第１ノードｎｅｔ１が出力した第１信号Ｓｎ＋のレベル値は高くなり、第２ノードｎｅｔ２が出力した第２信号Ｓｐ＋のレベル値は低くなり、データ信号ＤＱのレベル値が第２基準信号ＶＲ－のレベル値より低い場合、第５ＰＭＯＳトランジスタＭＰ５の導通度は、第６ＰＭＯＳトランジスタＭＰ６の導通度より大きいため、第６ノードｎｅｔ６での電流が、第５ＰＭＯＳトランジスタＭＰ５が所在するパスにより多く流れて、第３ノードｎｅｔ３での電流が、第４ノードｎｅｔ４での電流より高くなり、それにより、さらに第３ノードｎｅｔ３で出力した第３信号Ｓｎ－のレベル値が高くなり、第４ノードｎｅｔ４で出力した第４信号Ｓｐ－のレベル値が低くなる。

【0051】

同様に、データ信号ＤＱのレベル値が第１基準信号ＶＲ＋のレベル値より高い場合、第３ＰＭＯＳトランジスタＭＰ３の導通度は、第４ＰＭＯＳトランジスタＭＰ４の導通度より小さく、第１ノードｎｅｔ１で出力した第１信号Ｓｎ＋のレベル値が低く、第２ノードｎｅｔ２で出力した第２信号Ｓｐ＋のレベル値が高く、データ信号ＤＱのレベル値が第２基準信号ＶＲ－のレベル値より高い場合、第５ＰＭＯＳトランジスタＭＰ５の導通度は、第６ＰＭＯＳトランジスタＭＰ６の導通度より小さく、第３ノードｎｅｔ３で出力した第３信号Ｓｎ－のレベル値が低く、第４ノードｎｅｔ４で出力した第４信号Ｓｐ－のレベル値が高い。

【0052】

いくつかの実施例では、図３及び図４を参照すると、第１増幅モジュール１０１はさらに、第１リセットユニット１３１と、第２リセットユニット１４１と、を含み得、前記第１リセットユニット１３１は、第１ノードｎｅｔ１及び第２ノードｎｅｔ２に接続され、第１ノードｎｅｔ１及び第２ノードｎｅｔ２をリセットするように構成され、前記第２リセットユニット１４１は、第３ノードｎｅｔ３及び第４ノードｎｅｔ４に接続され、第３ノードｎｅｔ３及び第４ノードｎｅｔ４をリセットするように構成される。このようにして、データ受信回路１００が、データ信号ＤＱ、第１基準信号ＶＲ＋及び第２基準信号ＶＲ－の受信、及び第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの出力を一回完了した後、第１リセットユニット１３１によって、第１ノードｎｅｔ１及び第２ノードｎｅｔ２でのレベル値を初期値に復元し、第２リセットユニット１４１によって、第３ノードｎｅｔ３及び第４ノードｎｅｔ４でのレベル値を初期値に復元し、後続のデータ受信回路１００の次のデータ受信及び処理を容易にすることができる。

【0053】

いくつかの実施例では、図５を参照すると、第１リセットユニット１３１は、第１ＮＭＯＳトランジスタＭＮ１と、第２ＮＭＯＳトランジスタＭＮ２と、を含み得、前記第１ＮＭＯＳトランジスタＭＮ１は、第１ノードｎｅｔ１と接地端子との間に接続され、第１ＮＭＯＳトランジスタＭＮ１のゲートは、第１リセット信号ＷｃｋＮを受信し、前記第２ＮＭＯＳトランジスタＭＮ２は、第２ノードｎｅｔ２と接地端子との間に接続され、第２ＮＭＯＳトランジスタＭＮ２のゲートは、第１リセット信号ＷｃｋＮを受信し、第２リセットユニット１４１は、第３ＮＭＯＳトランジスタＭＮ３と、第４ＮＭＯＳトランジスタＭＮ４と、を含み得、前記第３ＮＭＯＳトランジスタＭＮ３は、第３ノードｎｅｔ３と接地端子との間に接続され、第３ＮＭＯＳトランジスタＭＮ３のゲートは、第１リセット信号ＷｃｋＮを受信し、前記第４ＮＭＯＳトランジスタＭＮ４は、第４ノードｎｅｔ４と接地端子との間に接続され、第４ＮＭＯＳトランジスタＭＮ４のゲートは、第１リセット信号ＷｃｋＮを受信する。

【0054】

一例では、サンプリングクロック信号ｃｌｋＮがローレベルである場合、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２はいずれも導通し、このとき、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３、及び第４ＮＭＯＳトランジスタＭＮ４はいずれもオフするため、データ受信回路１００の正常な動作を保証し、同時に、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２が第１比較ユニット１１１２の負荷とされることが可能であるため、第１比較ユニット１１１２の増幅利得を増加させることができ、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４は、第２比較ユニット１２１２の負荷とされることが可能であるため、第２比較ユニット１２１２の増幅利得を増加させることができ、サンプリングクロック信号ｃｌｋＮがハイレベルである場合、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２はいずれもオフし、第１比較ユニット１１１２及び第２比較ユニット１２１２にはいずれも電流が流れなく、このとき、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３、及び第４ＮＭＯＳトランジスタＭＮ４はいずれも導通するため、第１ノードｎｅｔ１での電圧、第２ノードｎｅｔ２での電圧、第３ノードｎｅｔ３での電圧、及び第４ノードｎｅｔ４での電圧をプルダウンし、第１ノードｎｅｔ１、第２ノードｎｅｔ２、第３ノードｎｅｔ３、及び第４ノードｎｅｔ４のリセットを実現することができる。

【0055】

説明すべきこととして、第１リセット信号ＷｃｋＮとサンプリングクロック信号ｃｌｋＮは、同じクロック信号であってもよく、位相は同じであるが振幅が異なる、異なるクロック信号であってもよい。

【0056】

いくつかの実施例では、図６を参照すると、第２増幅モジュール１０２は、第１入力ユニット１１２と、第２入力ユニット１２２と、ラッチユニット１３２と、を含み得、前記第１入力ユニット１１２は、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続され、フィードバック信号Ｆｂ（図１を参照）に応答して導通し、それによって第１信号ペアを受信して第１信号ペアを比較し、第７ノードｎｅｔ７及び第８ノードｎｅｔ８にそれぞれ信号を提供するように構成され、第２入力ユニット１２２は、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続され、フィードバック信号Ｆｂに応答して導通し、それによって第２信号ペアを受信して第２信号ペアを比較し、第７ノードｎｅｔ７及び第８ノードｎｅｔ８にそれぞれ信号を提供するように構成され、ここで、第１入力ユニット１１２と第２入力ユニット１２２は、フィードバック信号Ｆｂに基づいて択一的に導通し、前記ラッチユニット１３２は、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続され、第７ノードｎｅｔ７の信号及び第８ノードｎｅｔ８の信号に対して増幅及びラッチを行い、それぞれ第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０を介して、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するように構成される。

【0057】

ここで、第１入力ユニット１１２は、第１信号Ｓｎ＋と第２信号Ｓｐ＋を比較して第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を提供するために使用され、第２入力ユニット１２２は、第３信号Ｓｎ－と第４信号Ｓｐ－を比較して第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を提供するために使用され、ラッチユニット１３２は、第７ノードｎｅｔ７の信号及び第８ノードｎｅｔ８の信号に基づいて、第１出力ノードｎｅｔ９にハイレベル信号を出力し、第２出力ノードｎｅｔ１０にローレベル信号を出力するか、又は第１出力ノードｎｅｔ９にローレベル信号を出力し、第２出力ノードｎｅｔ１０にハイレベル信号を出力するために使用される。

【0058】

いくつかの実施例では、図６を参照すると、フィードバック信号Ｆｂ（図１を参照）は、差動の第１フィードバック信号Ｆｂ＋と第２フィードバック信号Ｆｂ－を含み、第１入力ユニット１１２は、第１フィードバック信号Ｆｂ＋に応答して導通し、第２入力ユニット１２２は、第２フィードバック信号Ｆｂ－に応答して導通する。

【0059】

一例では、第１フィードバック信号Ｆｂ＋がハイレベルであり、第２フィードバック信号Ｆｂ－がローレベルである場合、第１入力ユニット１１２は、第１フィードバック信号Ｆｂ＋に応答して導通し、このとき、第２入力ユニット１２２は、第２フィードバック信号Ｆｂ－に応答してオフし、即ち、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは、第１入力ユニット１１２で受信した第１信号Ｓｎ＋及び第２信号Ｓｐ＋に基づいて得られたものであり、別の例では、第１フィードバック信号Ｆｂ＋がローレベルであり、第２フィードバック信号Ｆｂ－がハイレベルである場合、第１入力ユニット１１２は、第１フィードバック信号Ｆｂ＋に応答してオフし、このとき、第２入力ユニット１２２は、第２フィードバック信号Ｆｂ－に応答して導通し、即ち、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは、第２入力ユニット１２２が受信した第３信号Ｓｎ－及び第４信号Ｓｐ－に基づいて得られたものである。

【0060】

いくつかの実施例では、引き続き図６を参照すると、第１入力ユニット１１２は、第５ＮＭＯＳトランジスタＭＮ５と第６ＮＭＯＳトランジスタＭＮ６、及び第７ＮＭＯＳトランジスタＭＮ７と第８ＮＭＯＳトランジスタＭＮ８を含み得、第５ＮＭＯＳトランジスタＭＮ５のドレインは、第７ノードｎｅｔ７に接続され、第５ＮＭＯＳトランジスタＭＮ５のソースは、第６ＮＭＯＳトランジスタＭＮ６のドレインに接続され、第６ＮＭＯＳトランジスタＭＮ６のソースは、接地端子に接続され、ここで、第５ＮＭＯＳトランジスタＭＮ５のゲートは、第１信号Ｓｎ＋又は第１フィードバック信号Ｆｂ＋の一方を受信し、第６ＮＭＯＳトランジスタＭＮ６のゲートは、第１信号Ｓｎ＋又は前記第１フィードバック信号Ｆｂ＋の他方を受信し、第７ＮＭＯＳトランジスタＭＮ７のドレインは、第８ノードｎｅｔ８に接続され、第７ＮＭＯＳトランジスタＭＮ７のソースは、第８ＮＭＯＳトランジスタＭＮ８のドレインに接続され、第８ＮＭＯＳトランジスタＭＮ８のソースは、前記接地端子に接続され、ここで、第７ＮＭＯＳトランジスタＭＮ７のゲートは、第２信号Ｓｐ＋又は第１フィードバック信号Ｆｂ＋の一方を受信し、第８ＮＭＯＳトランジスタＭＮ８のゲートは、第２信号Ｓｐ＋又は第１フィードバック信号Ｆｂ＋の他方を受信する。

【0061】

説明すべきこととして、図６では、第５ＮＭＯＳトランジスタＭＮ５のゲートが第１フィードバック信号Ｆｂ＋を受信し、第６ＮＭＯＳトランジスタＭＮ６のゲートが第１信号Ｓｎ＋を受信し、第７ＮＭＯＳトランジスタＭＮ７のゲートが第１フィードバック信号Ｆｂ＋を受信し、第８ＮＭＯＳトランジスタＭＮ８のゲートが第２信号Ｓｐ＋を受信する場合を例としており、実際の応用では、第５ＮＭＯＳトランジスタＭＮ５のゲートが第１信号Ｓｎ＋を受信し、第６ＮＭＯＳトランジスタＭＮ６のゲートが第１フィードバック信号Ｆｂ＋を受信し、第７ＮＭＯＳトランジスタＭＮ７のゲートが第２信号Ｓｐ＋を受信し、第８ＮＭＯＳトランジスタＭＮ８のゲートが第１フィードバック信号Ｆｂ＋を受信することも可能である。

【0062】

一例では、データ信号ＤＱのレベル値が第１基準信号ＶＲ＋のレベル値より高い場合、第１信号Ｓｎ＋のレベル値は低く、第２信号Ｓｐ＋のレベル値は高く、このとき、第１入力ユニット１１２が第１フィードバック信号Ｆｂ＋に応答して導通し、第６ＮＭＯＳトランジスタＭＮ６のゲートが第１信号Ｓｎ＋を受信し、第８ＮＭＯＳトランジスタＭＮ８のゲートが第２信号Ｓｐ＋を受信する場合、第８ＮＭＯＳトランジスタＭＮ８の導通度は、第６ＮＭＯＳトランジスタＭＮ６の導通度より大きいため、第８ノードｎｅｔ８での電圧は、第７ノードｎｅｔ７での電圧より小さくなり、それにより、第１４ＮＭＯＳトランジスタＭＮ１４の導通度が第１３ＮＭＯＳトランジスタＭＮ１３の導通度より大きくなり、第２出力ノードｎｅｔ１０での電圧が第１出力ノードｎｅｔ９での電圧より大きくなるため、第８ＰＭＯＳトランジスタＭＰ８の導通度は、第７ＰＭＯＳトランジスタＭＰ７の導通度より小さく、ラッチユニット１３２は、正帰還増幅を形成し、更に、第１出力ノードｎｅｔ９が出力した第１出力信号Ｖｏｕｔはハイレベルであり、第２出力ノードｎｅｔ１０が出力した第２出力信号ＶｏｕｔＮはローレベルである。同様に、データ信号ＤＱのレベル値が第１基準信号ＶＲ＋のレベル値より低い場合、第１信号Ｓｎ＋のレベル値は高く、第２信号Ｓｐ＋のレベル値は低く、このとき、第１入力ユニット１１２は、第１フィードバック信号Ｆｂ＋に応答して導通する場合、第１出力ノードｎｅｔ９が出力した第１出力信号Ｖｏｕｔはローレベルであり、第２出力ノードｎｅｔ１０が出力した第２出力信号ＶｏｕｔＮはハイレベルである。

【0063】

いくつかの実施例では、第２入力ユニット１２２は、第９ＮＭＯＳトランジスタＭＮ９と第１０ＮＭＯＳトランジスタＭＮ１０、及び第１１ＮＭＯＳトランジスタＭＮ１１と第１２ＮＭＯＳトランジスタＭＮ１２を含み得、第９ＮＭＯＳトランジスタＭＮ９のドレインは、第７ノードｎｅｔ７に接続され、第９ＮＭＯＳトランジスタＭＮ９のソースは、第１０ＮＭＯＳトランジスタＭＮ１０のドレインに接続され、第１０ＮＭＯＳトランジスタＭＮ１０のソースは、接地端子に接続され、ここで、第９ＮＭＯＳトランジスタＭＮ９のゲートは、第３信号Ｓｎ－又は第２フィードバック信号Ｆｂ－の一方を受信し、第１０ＮＭＯＳトランジスタＭＮ１０のゲートは、第３信号Ｓｎ－又は第２フィードバック信号Ｆｂ－の他方を受信し、第１１ＮＭＯＳトランジスタＭＮ１１のドレインは、第８ノードｎｅｔ８に接続され、第１１ＮＭＯＳトランジスタＭＮ１１のソースは、第１２ＮＭＯＳトランジスタＭＮ１２のドレインに接続され、第１２ＮＭＯＳトランジスタＭＮ１２のソースは、接地端子に接続され、ここで、第１１ＮＭＯＳトランジスタＭＮ１１のゲートは、第４信号Ｓｐ－又は第２フィードバック信号Ｆｂ－の一方を受信し、第１２ＮＭＯＳトランジスタＭＮ１２のゲートは、第４信号Ｓｐ－又は第２フィードバック信号Ｆｂ－の他方を受信する。

【0064】

説明すべきこととして、図６では、第９ＮＭＯＳトランジスタＭＮ９のゲートが第２フィードバック信号Ｆｂ－を受信し、第１０ＮＭＯＳトランジスタＭＮ１０のゲートが第３信号Ｓｎ－を受信し、第１１ＮＭＯＳトランジスタＭＮ１１のゲートが第２フィードバック信号Ｆｂ－を受信し、第１２ＮＭＯＳトランジスタＭＮ１２のゲートが第４信号Ｓｐ－を受信する場合を例としており、実際の応用では、第９ＮＭＯＳトランジスタＭＮ９のゲートが第３信号Ｓｎ－を受信し、第１０ＮＭＯＳトランジスタＭＮ１０のゲートが第２フィードバック信号Ｆｂ－を受信し、第１１ＮＭＯＳトランジスタＭＮ１１のゲートが第４信号Ｓｐ－を受信し、第１２ＮＭＯＳトランジスタＭＮ１２のゲートが第２フィードバック信号Ｆｂ－を受信することも可能である。

【0065】

一例では、データ信号ＤＱのレベル値が第２基準信号ＶＲ－のレベル値より高い場合、第３信号Ｓｎ－のレベル値は低く、第４信号Ｓｐ－のレベル値は高く、このとき、第２入力ユニット１２２が第２フィードバック信号Ｆｂ－に応答して導通し、第１０ＮＭＯＳトランジスタＭＮ１０のゲートが第３信号Ｓｎ－を受信し、第１２ＮＭＯＳトランジスタＭＮ１２のゲートが第４信号Ｓｐ－を受信する場合、第１２ＮＭＯＳトランジスタＭＮ１２の導通度は、第１０ＮＭＯＳトランジスタＭＮ１０の導通度より高いため、第８ノードｎｅｔ８での電圧は、第７ノードｎｅｔ７での電圧より小さくなり、それにより、第１出力ノードｎｅｔ９が出力した第１出力信号Ｖｏｕｔはハイレベルであり、第２出力ノードｎｅｔ１０が出力した第２出力信号ＶｏｕｔＮはローレベルである。同様に、データ信号ＤＱのレベル値が第２基準信号ＶＲ－のレベル値より低い場合、第３信号Ｓｎ－のレベル値は高く、第４信号Ｓｐ－のレベル値は低く、このとき、第２入力ユニット１２２が第２フィードバック信号Ｆｂ－に応答して導通する場合、第１出力ノードｎｅｔ９が出力した第１出力信号Ｖｏｕｔはローレベルであり、第２出力ノードｎｅｔ１０が出力した第２出力信号ＶｏｕｔＮはハイレベルである。

【0066】

説明すべきこととして、複数のデータ受信回路１００がカスケード接続される場合、フィードバック信号Ｆｂが以前に受信されたデータに基づいて得られることは、前段のデータ受信回路１００で出力した第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを、次段のデータ受信回路１００のフィードバック信号Ｆｂとし、最終段のデータ受信回路１００で出力した第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを、最初段のデータ受信回路１００のフィードバック信号Ｆｂとすることを指す。具体的には、前段のデータ受信回路１００の第１出力ノードｎｅｔ９で出力した第１出力信号Ｖｏｕｔを、次段のデータ受信回路１００の第１フィードバック信号Ｆｂ＋とし、前段のデータ受信回路１００の第２出力ノードｎｅｔ１０で出力した第２出力信号ＶｏｕｔＮを、次段のデータ受信回路１００の第２フィードバック信号Ｆｂ－とし、最終段のデータ受信回路１００の第１出力ノードｎｅｔ９で出力した第１出力信号Ｖｏｕｔを、最初段のデータ受信回路１００の第１フィードバック信号Ｆｂ＋とし、最終段のデータ受信回路１００の第２出力ノードｎｅｔ１０が出力した第２出力信号ＶｏｕｔＮを、最初段のデータ受信回路１００の第２フィードバック信号Ｆｂ－とする。

【0067】

理解可能なこととして、前段のデータ受信回路１００の第１出力ノードｎｅｔ９で出力した第１出力信号Ｖｏｕｔがハイレベルであり、第２出力ノードｎｅｔ１０で出力した第２出力信号ＶｏｕｔＮがローレベルである場合、次段のデータ受信回路１００が受信した第１フィードバック信号Ｆｂ＋はハイレベルであり、第２フィードバック信号Ｆｂ－はローレベルであり、次段のデータ受信回路１００内の第１入力ユニット１１２は、第１フィードバック信号Ｆｂ＋に応答して導通し、第２入力ユニット１２２は、第２フィードバック信号Ｆｂ－に応答してオフし、前段のデータ受信回路１００の第１出力ノードｎｅｔ９で出力した第１出力信号Ｖｏｕｔがローレベルであり、第２出力ノードｎｅｔ１０で出力した第２出力信号ＶｏｕｔＮがハイレベルである場合、次段のデータ受信回路１００で受信した第１フィードバック信号Ｆｂ＋はローレベルであり、第２フィードバック信号Ｆｂ－はハイレベルであり、次段のデータ受信回路１００内の第１入力ユニット１１２は、第１フィードバック信号Ｆｂ＋に応答してオフし、このとき、第２入力ユニット１２２は、第２フィードバック信号Ｆｂ－に応答して導通する。

【0068】

いくつかの実施例では、図６を参照すると、ラッチユニット１３２は、第１３ＮＭＯＳトランジスタＭＮ１３と第７ＰＭＯＳトランジスタＭＰ７、及び第１４ＮＭＯＳトランジスタＭＮ１４と第８ＰＭＯＳトランジスタＭＰ８を含み得、第１３ＮＭＯＳトランジスタＭＮ１３のゲート及び第７ＰＭＯＳトランジスタＭＰ７のゲートは、いずれも第２出力ノードｎｅｔ１０に接続され、第１３ＮＭＯＳトランジスタＭＮ１３のソースは、第７ノードｎｅｔ７に接続され、第１３ＮＭＯＳトランジスタＭＮ１３のドレイン及び第７ＰＭＯＳトランジスタＭＰ７のドレインは、いずれも第１出力ノードｎｅｔ９に接続され、第７ＰＭＯＳトランジスタＭＰ７のソースは、電源ノードＶｃｃに接続され、第１４ＮＭＯＳトランジスタＭＮ１４のゲート及び第８ＰＭＯＳトランジスタＭＰ８のゲートは、いずれも第１出力ノードｎｅｔ９に接続され、第１４ＮＭＯＳトランジスタＭＮ１４のソースは、第８ノードｎｅｔ８に接続され、第１４ＮＭＯＳトランジスタＭＮ１４のドレイン及び第８ＰＭＯＳトランジスタＭＰ８のドレインは、いずれも第２出力ノードｎｅｔ１０に接続され、第８ＰＭＯＳトランジスタＭＰ８のソースは、電源ノードＶｃｃに接続される。

【0069】

いくつかの実施例では、図６を参照すると、第２増幅モジュール１０２はさらに、電源ノードＶｃｃとラッチユニット１３２の出力端子との間に接続され、ラッチユニット１３２の出力端子をリセットするように構成される第３リセットユニット１４２を含み得る。このようにして、データ受信回路１００が、第１基準信号ＶＲ＋及び第２基準信号ＶＲ－の受信、及び第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの出力を一回完了した後、第３リセットユニット１４２によって、第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０でのレベル値を初期値に復元し、後続のデータ受信回路１００の次のデータ受信及び処理を容易にすることができる。

【0070】

いくつかの実施例では、引き続き図６を参照すると、ラッチユニット１３２の出力端子は、第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０を含み、第３リセットユニット１４２は、第９ＰＭＯＳトランジスタＭＰ９と、第１０ＰＭＯＳトランジスタＭＰ１０と、を含み得、前記第９ＰＭＯＳトランジスタＭＰ９は、第１出力ノードｎｅｔ９と電源ノードＶｃｃとの間に接続され、第９ＰＭＯＳトランジスタＭＰ９のゲートは、第２リセット信号ｃｌｋを受信し、前記第１０ＰＭＯＳトランジスタＭＰ１０は、第２出力ノードｎｅｔ１０と電源ノードＶｃｃとの間に接続され、第１０ＰＭＯＳトランジスタＭＰ１０のゲートは、第２リセット信号ｃｌｋを受信する。

【0071】

一例では、第２リセット信号ｃｌｋは、サンプリングクロック信号ｃｌｋＮの反転信号であり、図５及び図６を併せて参照すると、サンプリングクロック信号ｃｌｋＮがローレベルである場合、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２はいずれも導通し、このとき、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３、及び第４ＮＭＯＳトランジスタＭＮ４はいずれもオフし、第２リセット信号ｃｌｋがハイレベルであり、第９ＰＭＯＳトランジスタＭＰ９及び第１０ＰＭＯＳトランジスタＭＰ１０はいずれもオフするため、データ受信回路１００の正常な動作を保証し、サンプリングクロック信号ｃｌｋＮがハイレベルである場合、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２はいずれもオフし、このとき、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３、及び第４ＮＭＯＳトランジスタＭＮ４はいずれも導通し、第２リセット信号ｃｌｋはローレベルであり、第９ＰＭＯＳトランジスタＭＰ９及び第１０ＰＭＯＳトランジスタＭＰ１０も導通するため、第１出力ノードｎｅｔ９での電圧及び第２出力ノードｎｅｔ１０での電圧をプルダウンし、第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０のリセットを実現することができる。

【0072】

以下では、図６と表１を併せて、本開示の実施例によって提供されるデータ受信回路１００の具体的な動作原理を詳細に説明する。

【0073】

一例では、複数のデータ受信回路１００がカスケード接続される場合、前段のデータ受信回路１００の第１出力ノードｎｅｔ９が出力した第１出力信号Ｖｏｕｔを、次段のデータ受信回路１００の第１フィードバック信号Ｆｂ＋とし、前段のデータ受信回路１００の第２出力ノードｎｅｔ１０が出力した第２出力信号ＶｏｕｔＮを、次段のデータ受信回路１００の第２フィードバック信号Ｆｂ－とし、最終段のデータ受信回路１００の第１出力ノードｎｅｔ９が出力した第１出力信号Ｖｏｕｔを、最初段のデータ受信回路１００の第１フィードバック信号Ｆｂ＋とし、最終段のデータ受信回路１００の第２出力ノードｎｅｔ１０が出力した第２出力信号ＶｏｕｔＮを、最初段のデータ受信回路１００の第２フィードバック信号Ｆｂ－とする。

【0074】

下記において、受信した第１基準信号ＶＲ＋のレベル値が第２基準信号ＶＲ－のレベル値より大きい場合を例として説明する。一例では、第１基準信号ＶＲ＋のレベル値は０．７Ｖであり得、第２基準信号ＶＲ－のレベル値は０．３Ｖであり得、データ信号ＤＱが論理レベル１の場合は、データ信号ＤＱのレベル値が第１基準信号ＶＲ＋のレベル値より大きいことを表し、データ信号ＤＱが論理レベル０である場合、データ信号ＤＱのレベル値が第２基準信号ＶＲ－のレベル値より小さいことを表す。

【0075】

表１を参照すると、前段のデータ受信回路１００で受信したデータ信号ＤＱ１が論理レベル１である場合、前段のデータ受信回路１００が出力した第１出力信号Ｖｏｕｔ、即ち、次段のデータ受信回路１００の第１フィードバック信号Ｆｂ＋はハイレベルであり、表１では、論理レベル１で表し、前段のデータ受信回路１００が出力した第２出力信号ＶｏｕｔＮ、即ち、次段のデータ受信回路１００の第２フィードバック信号Ｆｂ－はローレベルであり、表１では論理レベル０で表し、このとき、第５ＮＭＯＳトランジスタＭＮ５のゲート及び第７ＮＭＯＳトランジスタＭＮ７のゲートは、第１フィードバック信号Ｆｂ＋を受信して導通し、第９ＮＭＯＳトランジスタＭＮ９のゲート及び第１１ＮＭＯＳトランジスタＭＮ１１のゲートは、第２フィードバック信号Ｆｂ－を受信してオフし、第１入力ユニット１１２は、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を比較して第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を提供するために使用され、第２入力ユニット１２２には電流が流れない。

【0076】

前段のデータ受信回路１００で受信したデータ信号ＤＱ１が論理レベル１である場合、次段のデータ受信回路１００で受信するデータ信号ＤＱ２は、それぞれ次の２つのケースである。

【0077】

ケース１：表１を参照すると、次段のデータ受信回路１００で受信したデータ信号ＤＱ２が論理レベル０である場合、前段のデータ受信回路１００で受信したデータ信号ＤＱ１とのレベル値の差異は大きく、大きいコード間干渉が存在し、このとき、次段のデータ受信回路１００内の第１入力ユニット１１２は導通し、即ち、次段のデータ受信回路１００内の第２増幅モジュール１０２が受信したのは第１信号Ｓｎ＋及び第２信号Ｓｐ＋であり、次段のデータ受信回路１００内の第１比較回路１１１が出力した第１信号ペアは、第２増幅モジュール１０２によって受信される。このとき、次段のデータ受信回路１００において、データ信号ＤＱ２が論理レベル０であり、データ信号ＤＱ２と第１基準信号ＶＲ＋との電圧差が、データ信号ＤＱ２と第２基準信号ＶＲ－との電圧差より大きい場合、第１比較回路１１１の処理によって得られた第１信号ペアにおける信号のレベル値の差異は大きくなり、このとき、第２増幅モジュール１０２が第１信号ペアを受信することは、より高い精度の第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有利であり、受信したデータ信号ＤＱのコード間干渉によるデータ受信回路１００への影響を低減する目的に達することができる。

【0078】

ケース２：表１を参照すると、次段のデータ受信回路１００が受信したデータ信号ＤＱ２が論理レベル１である場合、前段のデータ受信回路１００が受信したデータ信号ＤＱ１とのレベル値の差異は小さくなり、コード間干渉が小さいか又はコード間干渉が存在せず、このとき、次段のデータ受信回路１００内の第１入力ユニット１１２は導通し、次段のデータ受信回路１００内の第１比較回路１１１が出力した第１信号ペアは、第２増幅モジュール１０２によって受信される。

【0079】

表１を参照すると、前段のデータ受信回路１００で受信したデータ信号ＤＱ１が論理レベル０であり、前段のデータ受信回路１００が第１出力信号Ｖｏｕｔを出力した場合、次段のデータ受信回路１００の第１フィードバック信号Ｆｂ＋はローレベルであり、表１では、論理レベル０で表し、前段のデータ受信回路１００が出力した第２出力信号ＶｏｕｔＮ、即ち、次段のデータ受信回路１００の第２フィードバック信号Ｆｂ－はハイレベルであり、表１では、論理レベル１で表し、このとき、第５ＮＭＯＳトランジスタＭＮ５のゲート及び第７ＮＭＯＳトランジスタＭＮ７のゲートは、第１フィードバック信号Ｆｂ＋を受信してオフし、第９ＮＭＯＳトランジスタＭＮ９のゲート及び第１１ＮＭＯＳトランジスタＭＮ１１のゲートは、第２フィードバック信号Ｆｂ－を受信して導通し、第２入力ユニット１２２は、第３信号Ｓｎ－及び第４信号Ｓｐ－を比較して第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を提供するために使用され、第１入力ユニット１１２には電流が流れない。

【0080】

前段のデータ受信回路１００で受信したデータ信号ＤＱ１が論理レベル０である場合、次段のデータ受信回路１００で受信するデータ信号ＤＱ２は、それぞれ次の２つのケースがある。

【0081】

ケース３：表１を参照すると、次段のデータ受信回路１００で受信したデータ信号ＤＱ２が論理レベル０である場合、前段のデータ受信回路１００で受信したデータ信号ＤＱ１とのレベル値の差異は小さくなり、コード間干渉が小さい又はコード間干渉が存在せず、このとき、次段のデータ受信回路１００内の第２入力ユニット１２２は導通し、次段のデータ受信回路１００内の第２比較回路１２１が出力した第２信号ペアは、第２増幅モジュール１０２によって受信される。

【0082】

ケース４：表１を参照すると、次段のデータ受信回路１００で受信したデータ信号ＤＱ２が論理レベル１である場合、前段のデータ受信回路１００で受信したデータ信号ＤＱ１とのレベル値の差異は大きく、大きいコード間干渉が存在し、このとき、次段のデータ受信回路１００内の第２入力ユニット１２２は導通し、次段のデータ受信回路１００内の第２増幅モジュール１０２が受信したのは第３信号Ｓｎ－及び第４信号Ｓｐ－であり、次段のデータ受信回路１００内の第２比較回路１２１で出力した第２信号ペアは、第２増幅モジュール１０２によって受信される。このとき、次段のデータ受信回路１００において、データ信号ＤＱ２が論理レベル１であり、データ信号ＤＱ２と第２基準信号ＶＲ－との電圧差が、データ信号ＤＱ２と第１基準信号ＶＲ＋との電圧差より大きい場合、第２比較回路１２１の処理によって得られた第２信号ペアにおける信号のレベル値の差異は大きくなり、このとき、第２増幅モジュール１０２が第２信号ペアを受信することは、より高い精度の第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有利であり、受信したデータ信号ＤＱのコード間干渉によるデータ受信回路１００への影響を低減する目的に達することができる。

【0083】

【表1】

【0084】

説明すべきこととして、上記したハイレベル及びローレベルに関する説明において、ハイレベルは、電源電圧のレベル値以上であってもよく、ローレベルは、接地電圧のレベル値以下であってもよい。また、ハイレベルとローレベルは相対的なものであり、ハイレベル及びローレベルに含まれる具体的なレベル値範囲は、具体的なデバイスに応じて決定でき、例えば、ＮＭＯＳトランジスタの場合、ハイレベルとは、当該ＮＭＯＳトランジスタを導通できるゲート電圧のレベル値範囲を指し、ローレベルとは、当該ＮＭＯＳトランジスタをオフできるゲート電圧のレベル値範囲を指し、ＰＭＯＳトランジスタの場合、ローレベルとは、当該ＰＭＯＳトランジスタを導通できるゲート電圧のレベル値範囲を指し、ハイレベルとは、当該ＰＭＯＳトランジスタをオフできるゲート電圧のレベル値範囲を指す。

【0085】

上記に記載されたように、第１基準信号ＶＲ＋及び第２基準信号ＶＲ－を利用して、データ信号ＤＱに対して第１比較及び第２比較をそれぞれ行って、第１信号ペア及び第２信号ペアを得、ここで、第１基準信号ＶＲ＋のレベル値と第２基準信号ＶＲ－のレベル値は異なり、異なるレベル値のデータ信号ＤＱに対して、データ信号ＤＱと、第１基準信号ＶＲ＋又は第２基準信号ＶＲ－のうち１つとのレベル値の差異が大きいことを満たすことができ、したがって、データ受信回路１００が受信したデータ信号ＤＱにコード間干渉が存在する場合、その後、第２増幅モジュール１０２がフィードバック信号Ｆｂに基づいて、第１信号ペアと第２信号ペアのうちのレベル値の差異が大きい方を受信するのに有利であり、それにより、第１基準信号ＶＲ＋及び第２基準信号ＶＲ－を利用して、受信したデータ信号ＤＱに対するデータ受信回路１００の調整能力を高め、受信したデータ信号ＤＱのコード間干渉によるデータ受信回路１００への影響を低減する目的を実現し、その後、第２増幅モジュール１０２がフィードバック信号Ｆｂに基づいて、第１信号ペア及び第２信号ペアのうちのレベル値の差異が大きい方を受信するように選択するため、第２増幅モジュール１０２で受信したのが信号レベル値の差異の大きい差動信号ペアであることを保証するのに有利であり、それにより、第２増幅モジュール１０２から出力される第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を高めるのに有利である。したがって、第１増幅モジュール１０１と第２増幅モジュール１０２の協働により、データ受信回路１００の受信性能を改善するのに有利である。

【0086】

本開示の別の実施例は、データ受信システムを更に提供し、以下では、図面を参照して、本開示の別の実施例によって提供されるデータ受信システムを詳細に説明する。図２は、本開示の一実施例によるデータ受信システムの機能ブロック図である。

【0087】

図２を参照すると、データ受信システムは、カスケード接続された複数のデータ伝送回路１２０を含み、各データ伝送回路１２０は、本開示の一実施例によるデータ受信回路１００及びデータ受信回路１００に接続されたラッチ回路１１０を含み、前段のデータ伝送回路１２０の出力信号を、次段のデータ伝送回路１２０のフィードバック信号Ｆｂとし、最終段のデータ伝送回路１２０の出力信号を、最初段のデータ伝送回路１２０のフィードバック信号Ｆｂとする。

【0088】

ここで、ラッチ回路１１０は、データ受信回路１００と１対１で対応して設けられ、ラッチ回路１１０は、当該ラッチ回路１１０に対応するデータ受信回路１００出力の信号をラッチ及び出力するために使用される。

【0089】

いくつかの実施例では、データ受信回路１００は、サンプリングクロック信号ｃｌｋＮ（図３を参照）に応答してデータを受信し、且つデータ受信システムは、カスケード接続された４つのデータ受信回路１００を含み、隣接する段のデータ受信回路１００のサンプリングクロック信号ｃｌｋＮの位相差は９０°である。このようにして、サンプリングクロック信号ｃｌｋＮの周期は、データポートで受信したデータ信号ＤＱの周期の２倍であるため、クロック配線及び電力の節約に有利である。

【0090】

説明すべきこととして、図１では、データ受信システムがカスケード接続された４つのデータ受信回路１００を含み、隣接する段のデータ受信回路１００のサンプリングクロック信号に位相差が９０°である場合を例としており、実際の応用では、データ受信システムに含まれるカスケード接続されたデータ受信回路１００の数は限定されず、隣接する段のデータ受信回路１００のサンプリングクロック信号の位相差は、カスケード接続されたデータ受信回路１００の数に基づいて適切に設定することができる。

【0091】

いくつかの実施例では、次段のデータ伝送回路１２０のフィードバック信号Ｆｂは、前段のデータ受信回路１００の出力信号又は前段のラッチ回路１１０の出力信号であり、最初段のデータ伝送回路１２０のフィードバック信号Ｆｂは、最終段のデータ受信回路１００の出力信号又は最終段のラッチ回路１１０の出力信号である。即ち、一例では、次段のデータ伝送回路１２０のフィードバック信号Ｆｂは、前段のデータ受信回路１００の出力信号であり、このようにして、データ受信回路１００の出力は、次段のデータ伝送回路１２０に直接伝送され、ラッチ回路１１０を経由する必要がなく、データの伝送遅延を低減するのに有利であり、別の例では、次段のデータ伝送回路１２０のフィードバック信号Ｆｂは、前段のラッチ回路１１０の出力信号である。

【0092】

上記に記載されたように、本開示の別の実施例によって提供されるデータ受信システムは、第１基準信号ＶＲ＋及び第２基準信号ＶＲ－を利用して、データ信号ＤＱに対して第１比較及び第２比較を行って、第１信号ペア及び第２信号ペアを得、異なるレベル値のデータ信号ＤＱに対して、データ信号ＤＱと、第１基準信号ＶＲ＋又は第２基準信号ＶＲ－のうち１つとのレベル値の差異が大きいことを満たすことができ、したがって、データ受信回路１００が受信したデータ信号ＤＱにコード間干渉が存在する場合、その後、第２増幅モジュール１０２がフィードバック信号Ｆｂに基づいて、第１信号ペアと第２信号ペアのうちのレベル値の差異が大きい方を受信するのに有利であり、それにより、受信したデータ信号ＤＱのコード間干渉によるデータ受信回路１００への影響を低減する目的を実現し、また、第２増幅モジュール１０２で受信したのが信号レベル値の差異の大きい差動信号ペアであることを保証するのに有利であり、それにより、第２増幅モジュール１０２から出力される第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を高めるのに有利であり、したがって、データ受信システムの受信性能を改善するのに有利である。

【0093】

本開示のさらに別の実施例では、記憶装置を更に提供し、前記記憶装置は、複数のデータポートと、本開示の別の実施例によって提供される複数のデータ受信システムと、を含み、各データ受信システムは、１つのデータポートに対応する。このように、記憶装置の各データポートは、すべてデータ受信システムによって受信されたデータ信号ＤＱを柔軟に調整し、及び第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの調整能力を高め、それにより、記憶装置の受信性能を改善することができる。

【0094】

いくつかの実施例では、記憶装置は、ＤＤＲ４メモリ、ＤＤＲ５メモリ、ＤＤＲ６メモリ、ＬＰＤＤＲ４メモリ、ＬＰＤＤＲ５メモリ又はＬＰＤＤＲ６メモリなどのＤＤＲメモリであり得る。

【0095】

当業者は、上記の実施形態が本開示を実現するための特定の例であり、実際の応用では、本開示の実施例の精神及び範囲から逸脱することなく、形態及び詳細の様々な変更を行うことができることを理解することができる。当業者なら、本開示の実施例の精神及び範囲から逸脱することなく、様々な変更及び修正を行うことができ、したがって、本開示の実施例の保護範囲は、特許請求の保護範囲に従うものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【手続補正書】

【提出日】2023-01-30

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

データ受信回路であって、
データ信号、第１基準信号、及び第２基準信号を受信し、前記データ信号及び前記第１基準信号に対して第１比較を行い、第１信号ペアを前記第１比較の結果として出力し、前記データ信号及び前記第２基準信号に対して第２比較を行い、第２信号ペアを前記第２比較の結果として出力するように構成される第１増幅モジュールであって、前記第１基準信号のレベル値と前記第２基準信号のレベル値は異なり、前記第１信号ペアは、第１信号及び第２信号を含み、前記第２信号ペアは、第３信号及び第４信号を含む、第１増幅モジュールと、
フィードバック信号に基づいて、前記第１信号ペア又は前記第２信号ペアを、入力信号ペアとして選択的に受信し、前記入力信号ペアの電圧差に対して増幅処理を行い、第１出力信号及び第２出力信号を前記増幅処理の結果として出力するように構成される第２増幅モジュールと、含み、前記フィードバック信号は、以前に受信したデータに基づいて得られるものである、データ受信回路。

【請求項2】

前記第１増幅モジュールは、第１比較回路と、第２比較回路と、を含み、
前記第１比較回路は、第１ノード及び第２ノードを有し、前記データ信号及び前記第１基準信号を受信して前記第１比較を行い、前記第１ノード及び前記第２ノードを介して、前記第１信号及び前記第２信号をそれぞれ出力するように構成され、
前記第２比較回路は、第３ノード及び第４ノードを有し、前記データ信号及び前記第２基準信号を受信して前記第２比較を行い、前記第３ノード及び前記第４ノードを介して、前記第３信号及び前記第４信号をそれぞれ出力するように構成される、
請求項１に記載のデータ受信回路。

【請求項3】

前記第１比較回路は、第１電流源と、第１比較ユニットと、を含み、
前記第１電流源は、電源ノードと第５ノードとの間に接続され、サンプリングクロック信号に応答して前記第５ノードに電流を供給するように構成され、
前記第１比較ユニットは、前記第１ノード、前記第２ノード、及び前記第５ノードに接続され、前記データ信号及び前記第１基準信号を受信し、前記第１電流源が前記第５ノードに電流を供給するときに前記第１比較を行い、前記第１信号及び前記第２信号を出力するように構成され、
前記第２比較回路は、第２電流源と、第２比較ユニットと、を含み、
前記第２電流源は、電源ノードと第６ノードとの間に接続され、前記サンプリングクロック信号に応答して前記第６ノードに電流を供給するように構成され、
前記第２比較ユニットは、前記第３ノード、前記第４ノード、及び前記第６ノードに接続され、前記データ信号及び前記第２基準信号を受信し、前記第２電流源が前記第６ノードに電流を供給するときに前記第２比較を行い、前記第３信号及び前記第４信号を出力するように構成される、
請求項２に記載のデータ受信回路。

【請求項4】

前記第１電流源の回路構成は、前記第２電流源の回路構成と同じであり、前記第１比較ユニットの回路構成は、前記第２比較ユニットの回路構成と同じである、
請求項３に記載のデータ受信回路。

【請求項5】

前記第１電流源は、
前記電源ノードと前記第５ノードとの間に接続される第１ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタのゲートは、前記サンプリングクロック信号を受信し、
前記第２電流源は、
前記電源ノードと前記第６ノードとの間に接続される第２ＰＭＯＳトランジスタを含み、前記第２ＰＭＯＳトランジスタのゲートは、前記サンプリングクロック信号を受信する、
請求項３に記載のデータ受信回路。

【請求項6】

前記第１比較ユニットは、第３ＰＭＯＳトランジスタと、第４ＰＭＯＳトランジスタと、を含み、
前記第３ＰＭＯＳトランジスタは、前記第１ノードと前記第５ノードとの間に接続され、前記第３ＰＭＯＳトランジスタのゲートは、前記データ信号を受信し、
前記第４ＰＭＯＳトランジスタは、前記第２ノードと前記第５ノードとの間に接続され、前記第４ＰＭＯＳトランジスタのゲートは、前記第１基準信号を受信し、
前記第２比較ユニットは、第５ＰＭＯＳトランジスタと、第６ＰＭＯＳトランジスタと、を含み、
前記第５ＰＭＯＳトランジスタは、前記第３ノードと前記第６ノードとの間に接続され、前記第５ＰＭＯＳトランジスタのゲートは、前記データ信号を受信し、
前記第６ＰＭＯＳトランジスタは、前記第４ノードと前記第６ノードとの間に接続され、前記第６ＰＭＯＳトランジスタのゲートは、前記第２基準信号を受信する、
請求項３に記載のデータ受信回路。

【請求項7】

前記第１増幅モジュールはさらに、第１リセットユニットと、第２リセットユニットと、を含み、
前記第１リセットユニットは、前記第１ノード及び前記第２ノードに接続され、前記第１ノード及び前記第２ノードをリセットするように構成され、
前記第２リセットユニットは、前記第３ノード及び前記第４ノードに接続され、前記第３ノード及び前記第４ノードをリセットするように構成され、
前記第１リセットユニットは、第１ＮＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、を含み、
前記第１ＮＭＯＳトランジスタは、前記第１ノードと接地端子との間に接続され、前記第１ＮＭＯＳトランジスタのゲートは、第１リセット信号を受信し、
前記第２ＮＭＯＳトランジスタは、前記第２ノードと前記接地端子との間に接続され、前記第２ＮＭＯＳトランジスタのゲートは、前記第１リセット信号を受信し、
前記第２リセットユニットは、第３ＮＭＯＳトランジスタと、第４ＮＭＯＳトランジスタと、を含み、
前記第３ＮＭＯＳトランジスタは、前記第３ノードと前記接地端子との間に接続され、前記第３ＮＭＯＳトランジスタのゲートは、前記第１リセット信号を受信し、
前記第４ＮＭＯＳトランジスタは、前記第４ノードと前記接地端子との間に接続され、前記第４ＮＭＯＳトランジスタのゲートは、前記第１リセット信号を受信する、
請求項３に記載のデータ受信回路。

【請求項8】

前記第２増幅モジュールは、第１入力ユニットと、第２入力ユニットと、ラッチユニットと、を含み、
前記第１入力ユニットは、第７ノード及び第８ノードに接続され、前記フィードバック信号に応答して導通し、それによって前記第１信号ペアを受信して前記第１信号ペアを比較し、前記第７ノード及び前記第８ノードにそれぞれ信号を提供するように構成され、
前記第２入力ユニットは、前記第７ノード及び前記第８ノードに接続され、前記フィードバック信号に応答して導通し、それによって前記第２信号ペアを受信して前記第２信号ペアを比較し、前記第７ノード及び前記第８ノードにそれぞれ信号を提供するように構成され、
前記第１入力ユニットと前記第２入力ユニットは、前記フィードバック信号に基づいて択一的に導通し、
前記ラッチユニットは、前記第７ノード及び前記第８ノードに接続され、前記第７ノードの信号及び前記第８ノードの信号に対して増幅及びラッチを行い、それぞれ第１出力ノード及び第２出力ノードを介して、前記第１出力信号及び前記第２出力信号を出力するように構成され、
前記フィードバック信号は、差動の第１フィードバック信号と第２フィードバック信号を含み、前記第１入力ユニットは、前記第１フィードバック信号に応答して導通し、前記第２入力ユニットは、前記第２フィードバック信号に応答して導通する、
請求項１に記載のデータ受信回路。

【請求項9】

前記第１入力ユニットは、第５ＮＭＯＳトランジスタと第６ＮＭＯＳトランジスタ、及び第７ＮＭＯＳトランジスタと第８ＮＭＯＳトランジスタを含み、
前記第５ＮＭＯＳトランジスタのドレインは、前記第７ノードに接続され、前記第５ＮＭＯＳトランジスタのソースは、前記第６ＮＭＯＳトランジスタのドレインに接続され、前記第６ＮＭＯＳトランジスタのソースは、接地端子に接続され、前記第５ＮＭＯＳトランジスタのゲートは、前記第１信号又は前記第１フィードバック信号の一方を受信し、前記第６ＮＭＯＳトランジスタのゲートは、前記第１信号又は前記第１フィードバック信号の他方を受信し、
前記第７ＮＭＯＳトランジスタのドレインは、前記第８ノードに接続され、前記第７ＮＭＯＳトランジスタのソースは、前記第８ＮＭＯＳトランジスタのドレインに接続され、前記第８ＮＭＯＳトランジスタのソースは、前記接地端子に接続され、前記第７ＮＭＯＳトランジスタのゲートは、前記第２信号又は前記第１フィードバック信号の一方を受信し、前記第８ＮＭＯＳトランジスタのゲートは、前記第２信号又は前記第１フィードバック信号の他方を受信する、
請求項８に記載のデータ受信回路。

【請求項10】

前記第２入力ユニットは、第９ＮＭＯＳトランジスタと第１０ＮＭＯＳトランジスタ、及び、第１１ＮＭＯＳトランジスタと第１２ＮＭＯＳトランジスタを含み、
前記第９ＮＭＯＳトランジスタのドレインは、前記第７ノードに接続され、前記第９ＮＭＯＳトランジスタのソースは、前記第１０ＮＭＯＳトランジスタのドレインに接続され、前記第１０ＮＭＯＳトランジスタのソースは、接地端子に接続され、前記第９ＮＭＯＳトランジスタのゲートは、前記第３信号又は前記第２フィードバック信号の一方を受信し、前記第１０ＮＭＯＳトランジスタのゲートは、前記第３信号又は前記第２フィードバック信号の他方を受信し、
前記第１１ＮＭＯＳトランジスタのドレインは、前記第８ノードに接続され、前記第１１ＮＭＯＳトランジスタのソースは、前記第１２ＮＭＯＳトランジスタのドレインに接続され、前記第１２ＮＭＯＳトランジスタのソースは、前記接地端子に接続され、前記第１１ＮＭＯＳトランジスタのゲートは、前記第４信号又は前記第２フィードバック信号の一方を受信し、前記第１２ＮＭＯＳトランジスタのゲートは、前記第４信号又は前記第２フィードバック信号の他方を受信する、
請求項８に記載のデータ受信回路。

【請求項11】

前記ラッチユニットは、第１３ＮＭＯＳトランジスタと第７ＰＭＯＳトランジスタ、及び第１４ＮＭＯＳトランジスタと第８ＰＭＯＳトランジスタを含み、
前記第１３ＮＭＯＳトランジスタのゲート及び前記第７ＰＭＯＳトランジスタのゲートは、いずれも前記第２出力ノードに接続され、前記第１３ＮＭＯＳトランジスタのソースは、前記第７ノードに接続され、前記第１３ＮＭＯＳトランジスタのドレイン及び前記第７ＰＭＯＳトランジスタのドレインは、いずれも前記第１出力ノードに接続され、前記第７ＰＭＯＳトランジスタのソースは、電源ノードに接続され、
前記第１４ＮＭＯＳトランジスタのゲート及び前記第８ＰＭＯＳトランジスタのゲートは、いずれも前記第１出力ノードに接続され、前記第１４ＮＭＯＳトランジスタのソースは、前記第８ノードに接続され、前記第１４ＮＭＯＳトランジスタのドレイン及び前記第８ＰＭＯＳトランジスタのドレインは、いずれも前記第２出力ノードに接続され、前記第８ＰＭＯＳトランジスタのソースは、前記電源ノードに接続される、
請求項８に記載のデータ受信回路。

【請求項12】

前記第２増幅モジュールはさらに、
電源ノードと前記ラッチユニットの出力端子との間に接続され、前記ラッチユニットの出力端子をリセットするように構成される第３リセットユニットを含み、
前記ラッチユニットの出力端子は、第１出力ノード及び第２出力ノードを含み、前記第３リセットユニットは、第９ＰＭＯＳトランジスタと、第１０ＰＭＯＳトランジスタと、を含み、
前記第９ＰＭＯＳトランジスタは、前記第１出力ノードと電源ノードとの間に接続され、前記第９ＰＭＯＳトランジスタのゲートは、第２リセット信号を受信し、
前記第１０ＰＭＯＳトランジスタは、前記第２出力ノードと前記電源ノードとの間に接続され、前記第１０ＰＭＯＳトランジスタのゲートは、前記第２リセット信号を受信する、
請求項８に記載のデータ受信回路。

【請求項13】

データ受信システムであって、
カスケード接続された複数のデータ伝送回路を含み、各前記データ伝送回路は、請求項１～１２のいずれか一項に記載のデータ受信回路と、前記データ受信回路に接続されたラッチ回路と、を含み、
前段の前記データ伝送回路の出力信号は、次段の前記データ伝送回路の前記フィードバック信号とされ、
最終段の前記データ伝送回路の出力信号は、最初段の前記データ伝送回路の前記フィードバック信号とされる、データ受信システム。

【請求項14】

前記データ受信回路は、サンプリングクロック信号に応答してデータを受信し、前記データ受信システムは、カスケード接続された４つの前記データ受信回路を含み、隣接する段の前記データ受信回路のサンプリングクロック信号の位相差は９０°であり、
次段の前記データ伝送回路の前記フィードバック信号は、前段の前記データ受信回路の出力信号又は前段の前記ラッチ回路の出力信号であり、最初段の前記データ伝送回路の前記フィードバック信号は、最終段の前記データ受信回路の出力信号又は最終段の前記ラッチ回路の出力信号である、
請求項１３に記載のデータ受信システム。

【請求項15】

記憶装置であって、
複数のデータポートと、
請求項１３に記載の複数のデータ受信システムと、を含み、各前記データ受信システムは、１つの前記データポートに対応する、記憶装置。

【国際調査報告】