特表 2024-527256 低電力クロック駆動

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-24

(54)【発明の名称】低電力クロック駆動

(51)【国際特許分類】

   G06F 1/06 20060101AFI20240717BHJP

   G06F 1/3287 20190101ALI20240717BHJP

【ＦＩ】

G06F1/06 510

G06F1/3287

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023577236

(86)(22)【出願日】2022-06-13

(85)【翻訳文提出日】2023-12-13

(86)【国際出願番号】 CN2022098339

(87)【国際公開番号】W WO2022262668

(87)【国際公開日】2022-12-22

(31)【優先権主張番号】17/347,760

(32)【優先日】2021-06-15

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】100104880

【弁理士】

【氏名又は名称】古部 次郎

(74)【復代理人】

【識別番号】100118108

【弁理士】

【氏名又は名称】久保 洋之

(72)【発明者】

【氏名】ラミレス、ダニエル

(72)【発明者】

【氏名】チャクラボルティ、スディプト

【テーマコード（参考）】

5B011

【Ｆターム（参考）】

5B011EA09

5B011LL11

(57)【要約】

低電力クロック駆動のためのクロックドライバ回路は、多相分周器と、入力周波数の整数倍である中心周波数で、複数の位相のうちの少なくとも１つを多相分周器に供給するバッファと、を含むことができ、多相分周器とバッファとは、電源レールから同じ電流を共有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

低電力クロック駆動のためのクロックドライバ回路であって、
多相分周器と、
入力周波数の整数倍である中心周波数で、複数の位相のうちの少なくとも１つを前記多相分周器に供給するバッファと、を含み、
前記多相分周器と前記バッファとは、電源レールからの同じ電流を共有する、
クロックドライバ回路。

【請求項2】

前記バッファに結合された演算増幅器をさらに含む、
請求項１に記載のクロックドライバ回路。

【請求項3】

前記多相分周器と前記バッファとは積層されている、
請求項１に記載のクロックドライバ回路。

【請求項4】

前記多相分周器に結合されたクロック信号発生器をさらに含む、
請求項１に記載のクロックドライバ回路。

【請求項5】

前記クロック信号発生器、前記多相分周器、前記バッファのうち２つ以上が積層されている、
請求項４に記載のクロックドライバ回路。

【請求項6】

前記バッファのパワーダウンスイッチをさらに含む、
請求項１に記載のクロックドライバ回路。

【請求項7】

前記パワーダウンスイッチは、主電圧電源と中間電圧電源との間に接続されている、
請求項６に記載のクロックドライバ回路。

【請求項8】

前記多相分周器からの１つ以上の出力は、前記バッファの１つ以上の入力に直接結合される、
請求項１に記載のクロックドライバ回路。

【請求項9】

前記バッファは、前記多相分周器の出力周波数の整数倍の周波数で共振するように構成されている、
請求項１に記載のクロックドライバ回路。

【請求項10】

前記クロックドライバ回路の出力周波数は、Ｆ_ｏｕｔ＝（Ｍ／Ｎ）^＊Ｆ_ｉｎとして計算され、ここで、Ｆ_ｉｎは前記入力周波数であり、Ｎは前記多相分周器によって供給される整数分周であり、Ｍは前記多相分周器の出力で信号のＭ番目の高調波を増幅する前記バッファの出力で共振することによって得られる周波数逓倍である、
請求項９に記載のクロックドライバ回路。

【請求項11】

低電力クロック駆動のための装置であって、
クロックドライバ回路を含み、
クロックドライバ回路は、
多相分周器と、
バッファと、を含み、
前記多相分周器と前記バッファとは、電源レールからの同じ電流を共有する、
装置。

【請求項12】

前記バッファに結合された演算増幅器をさらに含む、
請求項１１に記載の装置。

【請求項13】

前記多相分周器と前記バッファとは積層されている、
請求項１１に記載の装置。

【請求項14】

前記クロックドライバ回路は、前記多相分周器に結合された発振器をさらに含む、
請求項１１に記載の装置。

【請求項15】

前記発振器、前記多相分周器、前記バッファのうち２つ以上が積層されている、
請求項１４に記載の装置。

【請求項16】

前記クロックドライバ回路は、主電圧電源と中間電圧電源との間に接続された前記バッファのパワーダウンスイッチをさらに含む、
請求項１４に記載の装置。

【請求項17】

前記多相分周器からの１つ以上の出力は、前記バッファの１つ以上の入力に直接結合される、
請求項１１に記載の装置。

【請求項18】

低電力クロック駆動のための方法であって、
同じ電流を共有する多相分周器とバッファとを含むクロックドライバ回路によって、クロック信号を受信することと、
前記クロックドライバ回路によって駆動された分周クロック信号を、前記クロックドライバ回路によって出力することと、を含む、
方法。

【請求項19】

前記多相分周器と前記バッファとは積層されている、
請求項１８に記載の方法。

【請求項20】

前記クロックドライバ回路によって駆動された前記分周クロック信号は、複数のアレイ素子に出力される、
請求項１８に記載の方法。

【請求項21】

複数の信号処理ブロックであって、前記複数の信号処理ブロックの各々は積層され、同じ電流を共有し、前記複数の信号処理ブロックの１つ以上の中間信号処理ブロックは、広帯域信号処理ブロックを含む、複数の信号処理ブロックと、
前記複数の信号処理ブロックの出力を、入力として受信する分配ネットワークと、
前記分配ネットワークからの入力をそれぞれ受信する複数のアレイ素子と、を含む、
システム。

【請求項22】

前記複数の信号処理ブロックは、発振器、多相分周器、およびバッファを含む、
請求項２１に記載のシステム。

【請求項23】

前記複数の信号処理ブロックは、第１の増幅器、遅延ネットワーク、および第２の増幅器を含み、前記複数のアレイ素子は、ビームフォーマ内の複数の第３の増幅器を含む、
請求項２１に記載のシステム。

【請求項24】

前記複数の信号処理ブロックは、シングルエンド発振器、シングルエンド分周器、および差動バッファを含む、
請求項２１に記載のシステム。

【請求項25】

前記分配ネットワークは、前記複数の信号処理ブロックと積層されている、
請求項２１に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の分野はデータ処理であり、より具体的には、低電力クロック駆動のための方法、装置、製品である。

【背景技術】

【0002】

１９４８年のＥＤＶＡＣコンピュータシステムの開発は、コンピュータ時代の始まりとしてよく引用される。それ以来、コンピュータシステムは非常に複雑な装置に進化してきた。今日のコンピュータは、ＥＤＶＡＣのような初期のシステムよりもはるかに洗練されている。コンピュータシステムには通常、ハードウェアとソフトウェアコンポーネント、アプリケーションプログラム、オペレーティングシステム、プロセッサ、バス、メモリ、入出力装置などの組み合わせが含まれる。半導体処理とコンピュータアーキテクチャの進歩によって、コンピュータの性能はますます高くなり、より洗練されたコンピュータソフトウェアは、ハードウェアの高性能を利用するために進化し、今日のコンピュータシステムは数年前よりもはるかに強力になっている。

【0003】

低電力アレイは、メモリアレイ、センサアレイ、量子コンピューティング、アンテナアレイなどを含む様々な装置で使用されている。ほとんどの低電力アレイでは、アレイ素子間の無相関ジッタが最小になるように、それぞれのアレイ素子にクロックを同時に送信する必要がある。アレイには多数の素子（例えば１０００個以上）を含むことができるため、消費電力の大部分を信号処理に割り当てるには、低電力のクロッキングソリューションが不可欠である。

【0004】

より大きなアレイは、より長いクロック分配経路を必要とし、一般的に広帯域ドライバで駆動されるため、数ミリワット（ｍＷ）の消費電力を必要とする。広帯域ドライバは矩形波形のパルスを供給する必要があり、ほとんどの場合デューティサイクル補正が必要なため、大量の電力を消費する。このような追加ブロックは、ｍＷメトリックあたりのダイナミックレンジのトレードオフの低下をもたらす。既存のソリューションでは、個々のチャンネルに適切なレベルに関連付けられたクロックレシーバを備えたアレイのクロッキングを行うＨ－ツリー・レイアウトを使用する。これらのクロックレシーバは、無相関帯域外ジッタを増大させる。

【発明の概要】

【0005】

いくつかの実施形態では、低電力クロック駆動のためのクロックドライバ回路は、多相分周器と、入力周波数の整数倍である中心周波数で、複数の位相のうちの少なくとも１つを多相分周器に供給するバッファと、を含むことができ、多相分周器とバッファとは、電源レールからの同じ電流を共有する。

【0006】

本発明の上記および他の目的、特徴および利点は、同種の参照番号が、一般に本発明の例示的な実施形態の同種の部分を表す添付図面に示される、本発明の例示的な実施形態のより具体的な以下の説明から明らかになるであろう。

【図面の簡単な説明】

【0007】

【図1】本開示のいくつかの実施形態による、低電力クロック駆動のための例示的なクロックドライバ回路の回路図である。

【図2】本開示のいくつかの実施形態による、例示的なダイナミックＤ型フリップフロップで使用される遅延セルの回路図である。

【図3】本開示のいくつかの実施形態による、低電力クロック駆動のための例示的なクロックドライバ回路の回路図である。

【図4】本開示のいくつかの実施形態による、低電力クロック駆動のための例示的なクロックドライバ回路の回路図である。

【図5】本開示のいくつかの実施形態による、低電力クロック駆動のための例示的なクロックドライバ回路の回路図である。

【図6】本開示のいくつかの実施形態による、低電力クロック駆動のための低電力アレイシステムのブロック図である。

【図7】本開示のいくつかの実施形態による、例示的なシステムの図である。

【図8】本開示のいくつかの実施形態による、低電力クロック駆動のための例示的な方法のフローチャートである。

【発明を実施するための形態】

【0008】

図１は、本開示のいくつかの実施形態による、低電力クロック駆動のための例示的なクロックドライバ回路の回路図を示す。図１の例示的なクロックドライバ回路は、多相分周器１０２およびバッファ１０４を含む。多相分周器１０２は、第１の周波数のクロック信号を入力として受信し、第１の周波数をある整数値で割った値に等しい第２の周波数の別のクロック信号を出力するように構成される。多相分周器１０２は、入力において矩形波形と正弦波形の両方で動作し、出力において矩形波形を供給することができる。例えば、周波数Ｎのクロック信号入力を仮定すると、多相分周器１０２は、周波数Ｎ／２、Ｎ／４、またはＮを他の整数値で割った周波数のクロック信号を出力する。当業者であれば、多相分周器１０２が入力信号を割る整数値は、フィードバックループ内の遅延セルの数に依存することを理解されよう。したがって、図１の多相分周器１０２は２分割の分周器として示されているが、当業者であれば、本開示の範囲内で他の構成も企図されることを理解するであろう。

【0009】

この例では、クロック信号は、それぞれが重複しないパルスを有する２つの相補的なクロック信号ＣＬＫおよびＣＬＫＢとして具現化される。つまり、多相分周器１０２は、入力として、２相クロック信号を受け入れる。いくつかの実施形態では、クロック信号ＣＬＫおよびＣＬＫＢは、発振器（図示せず）などのクロック信号発生器から受信される。多相分周器１０２は、相補的なクロック信号ＲＦ_Ｐ（Radio Frequency plus）およびＲＦ_Ｍ（Radio Frequency minus）を出力し、ＲＦ_Ｍは、ＲＦ_Ｐから１８０度ずれている。相補的なクロック信号ＣＬＫおよびＣＬＫＢは、ダイナミックＤ型フリップフロップ（ＤＤＦＦ）１０６ａ、１０６ｂ、１０８ａ、１０８ｂに供給される。ＤＤＦＦ１０６ａ、１０６ｂおよび１０８ａ、１０８ｂのそれぞれは、図２に示すように、クロック遅延セル２００として実装されてもよい。ＤＤＦＦ１０６ａ、１０６ｂおよび１０８ａ、１０８ｂのそれぞれには、分周電圧Ｖ_{ＤＤ－ＤＩＶ}が供給される。いくつかの実施形態では、Ｖ_{ＤＤ－ＤＩＶ}を受信するそれぞれのＤＤＦＦ１０６ａ、１０６ｂおよび１０８ａ、１０８ｂの電圧端子は、共に短絡する。

【0010】

多相分周器１０２からの出力ＲＦ_ＰおよびＲＦ_Ｍは、バッファ１０４への入力として供給される。バッファ１０４は、負荷で所望の信号振幅を供給し、バッファ１０４への入力（多相分周器からの出力ＲＦ_ＰおよびＲＦ_Ｍ）が出力からのキックバックノイズの影響を受けないようにするために、インピーダンス変換（インダクタンスＬとそれに関連するキャパシタンスを使用して）を供給する。バッファ１０４は、クロックドライバ回路の主電源電圧である入力電圧Ｖ_ＤＤも受信する。バッファ１０４のプラスおよびマイナス出力は、それぞれＢＵＦ_ＰおよびＢＵＦ_Ｍとして示され、ＢＵＦ_ＭはＢＵＦ_Ｐから１８０度位相ずれている。可変コンデンサＣがＢＵＦ_ＰおよびＢＵＦ_Ｍに結合され、バイパスコンデンサＣＢＹＰがそれぞれのインダクタンスＬに結合される。図示のように、バッファ１０４はＶ_{ＤＤ－ＤＩＶ}を多相分周器１０２に供給する。

【0011】

いくつかの実施形態では、多相分周器１０２およびバッファ１０４は積層される（例えば、バッファ１０４は多相分周器１０２上に積層される）。いくつかの実施形態では、発振器などのクロック信号発生器は、多相分周器１０２、バッファ１０４、またはその両方と積層されてもよい。いくつかの実施形態では、多相分周器１０２とバッファ１０４は共通の電流を共有する。すなわち、多相分周器１０２とバッファ１０４の両方が、同じ電源レール（例えば、並列接続されている）からの電流を共有する。これにより、クロックドライバ回路の全体的な消費電力が削減される。

【0012】

いくつかの実施形態では、バッファ１０４は、多相分周器１０２の所望の高調波に誘導的に負荷される。例えば、いくつかの実施形態では、バッファ１０４は、多相分周器１０２の出力の基本高調波に誘導的に負荷される（例えば、分周器に印加される周波数ｆに対しては、バッファ１０４は、ｆ／２に誘導的に負荷される）。他の実施形態では、バッファは、多相分周器１０２の奇数高調波に誘導的に負荷される（例えば、周波数ｆに対しては、バッファ１０４は、３ｆ／２に誘導的に負荷される）。したがって、いくつかの実施形態では、クロックドライバ回路の出力周波数は、Ｆ_ｏｕｔ＝（Ｍ／Ｎ）^＊Ｆ_ｉｎとして計算され、Ｆ_ｉｎは入力周波数であり、Ｎは多相分周器１０２によって供給される整数分周であり、Ｍは多相分周器１０２の出力で信号のＭ番目の高調波を増幅するバッファ１０４の出力で共振することによって得られる周波数逓倍である。

【0013】

次に図３を参照すると、本開示の実施形態による、低電力クロック駆動のための別のクロックドライバ回路の回路図が示されている。図３のクロックドライバ回路が多相分周器１０２を含む点で、図３のクロックドライバ回路は、図１のクロックドライバ回路と同様である。図３のクロックドライバ回路はバッファ３０４を含むが、バッファ３０４はスイッチＭ_ＳＷ（例えば、シャントスイッチ）を含む点で、図１のバッファ１０４とは異なる。このスイッチにより、多相分周器１０２の動作に影響を与えることなく、バッファ３０４を停止させることができる。スイッチのサイズは、ＯＮ状態におけるバッファ３０４の性能に影響を与えることなく大きくすることができる。いくつかの実施形態では、スイッチはレギュレータループの一部として使用することができる。ここで、スイッチは主電圧Ｖ_ＤＤと中間電圧Ｖ_{ＤＤ－ＤＩＶ}の間に位置する。

【0014】

次に図４を参照すると、本開示の実施形態による、低電力クロック駆動のための別のクロックドライバ回路の回路図が示されている。図４のクロックドライバ回路は、入力クロック信号の直交部分および同相部分を別々におよび同時に駆動するように構成されている点で、図１のクロックドライバ回路とは異なる。図４のクロックドライバ回路は、ＤＤＦＦ４０６ａ、４０６ｂおよび４０８ａ、４０８ｂを含む多相分周器４０２を含む。図４に示すように、ＤＤＦＦ４０８ａ、４０８ｂへの入力は、直交を駆動するための第１のバッファ４０４ａへの入力として供給される。このような入力は、ＲＦ_ＱＰ（RF Quadrature plus）（例えば、９０度の位相）およびＲＦ_ＱＭ（RF Quadrature minus）（２７０度の位相）として示される。バッファ４０４ａからの中間電圧Ｖ_{ＤＤ－ＤＩＶ}は、ＤＤＦＦ４０６ａ、４０６ｂに供給される。バッファ４０４ａの直交プラスおよびマイナス出力は、それぞれＢＵＦ_ＱＰおよびＢＵＦ_ＱＭとして示される。多相分周器４０２の電流は２つの相の間で共有されるため、それぞれの相は等しい電流を使用し、等しい振幅を供給する。

【0015】

ＲＦ_ＩＰ（RF in-phase plus）（例えば、０度の位相）およびＲＦ_ＩＭ（RF in-phase minus）（例えば、１８０度の位相）として示される多相分周器４０２の出力は、同相駆動のための第２のバッファ４０４ｂへの入力として供給される。バッファ４０４ｂからの中間電圧Ｖ_{ＤＤ－ＤＩＶ}は、ＤＤＦＦ４０８ａ、４０８ｂに供給される。バッファ４０４ｂの同相プラスおよびマイナス出力は、それぞれＢＵＦ_ＩＰおよびＢＵＦ_ＩＭとして示される。

【0016】

次に図５を参照すると、本開示の実施形態による、低電力クロック駆動のための別のクロックドライバ回路の回路図が示されている。図５のクロックドライバ回路は、入力クロック信号の直交部分および同相部分を別々におよび同時に駆動するように構成されている点で、図４のクロックドライバ回路と同様である。したがって、図５のクロックドライバ回路は、ＤＤＦＦ４０６ａ、４０６ｂおよび４０８ａ、４０８ｂを含む多相分周器４０２を含む。ＤＤＦＦ４０６ａ、４０６ｂに電圧を供給し、入力ＲＦ_ＱＰおよびＲＦ_ＱＭ（例えば、図４のバッファ４０４ａと同様）を受信するバッファは、分かりやすくするために省略されている。

【0017】

バッファ５０４は、図４のバッファ４０４ｂと同様であるが、バッファ５０４への入力（例えば、入力ＲＦ_ＱＰおよびＲＦ_ＱＭ）が演算増幅器（ＯＰＡＭＰ）５０８に結合されている点が異なる。ＯＰＡＭＰ５０８は、差動入力およびシングルエンド出力を有する高利得電圧増幅器である。ここで、ＯＰＡＭＰ５０８は、差動入力として、バッファ５０４からの基準電圧Ｖ_ＲＥＦおよびＶ_{ＤＤ－ＤＩＶ}を受け入れる。ＯＰＡＭＰ５０８は、電圧Ｖ_ＤＤ２によって給電される。ＯＰＡＭＰとバッファ５０４の間の適度なループゲインは、Ｖ_ＲＥＦを調整することによって適応される。当業者であれば、図示しないが、いくつかの実施形態において、入力ＲＦ_ＱＰおよびＲＦ_ＱＭを受信する、対応するバッファも、入力ラインに結合されたＯＰＡＭＰを有してもよいことを理解するであろう。

【0018】

図６は、本開示のいくつかの実施形態による、低電力クロック駆動のためのクロックドライバ回路を含む例示的な低電力アレイシステム６００を示す。図６の例示的な低電力アレイシステム６００は、クロック信号発生器６０２を含む。クロック信号発生器６０２は、所望の周波数で電気信号を発生させるように構成される。例えば、クロック信号発生器６０２は、水晶の機械的共振を使用して電気信号を発生させる水晶発振回路を含む。クロック信号発生器６０２によって発生する電気信号は、クロック信号６０３である。いくつかの実施形態では、クロック信号６０３は、重複しないパルスを有する２つの相補的なクロック信号（例えば、図１～５の「ＣＬＫ」および「ＣＬＫＢ」）を含む２相クロック信号として具現化される。

【0019】

図６の例示的な低電力アレイシステム６００はまた、多相分周器６０４を含む。多相分周器６０４は、図１、図３～図５に示すような多相分周器（例えば、多相分周器１０２、４０２）のいずれであってもよい。多相分周器６０４は、入力としてクロック信号６０３を受信し、出力として分周クロック信号６０５を供給する。分周クロック信号６０５は、周波数ｆ／Ｎのクロック信号であり、ｆはクロック信号６０３の周波数であり、Ｎは多相分周器６０４の遅延セルの数に対応する整数値である。例えば、Ｎ個の遅延セルの多相分周器６０４の場合、多相分周器６０４は、Ｎ分割の周波数分割と２Ｎ個の位相を供給する。多相分周器６０４は、分周クロック信号６０５を１つ以上のバッファ６０６に供給する。

【0020】

バッファ６０６は、図１、図３～図５に示すようなバッファ（例えば、バッファ１０４、３０４、４０４ａ、４０４ｂ、５０４）のいずれかを含む。例えば、いくつかの実施形態では、バッファ６０６は、出力として、プラスおよびマイナスにずれた出力信号（例えば、「ＢＵＦ_Ｐ」および「ＢＵＦ_Ｍ」）を駆動するように構成された単一のバッファを含む。他の実施形態では、バッファ６０６は、プラスおよびマイナスの同相出力および直交出力（例えば、「ＢＵＦ_ＩＰ」、「ＢＵＦ_ＩＭ」、「ＢＵＦ_ＱＰ」および「ＢＵＦ_ＱＭ」）を駆動するように構成された複数のバッファを含む。いくつかの実施形態では、多相分周器６０４とバッファ６０６は、同じ電源レールからの同じ電流を共有する。例えば、多相分周器６０４とバッファ６０６は並列に結合される。いくつかの実施形態では、クロック信号発生器６０２、多相分周器６０４、およびバッファ６０６のうちの２つ以上が積層される。

【0021】

バッファ６０６の出力は、複数のアレイ素子６０８に供給される駆動分周クロック信号６０７として示される。アレイ素子６０８は、量子コンピューティングチャネル、無線トランシーバ（例えば、５Ｇトランシーバ）、メモリモジュールなどを含む、共有クロックに依存する様々なコンポーネントのいずれかを含むことができる。多相分周器６０４およびバッファ６０６が同じ電流を共有することによって、アレイ素子６０８は、既存の解決策と比較して、ジッタが少なく、消費電力が削減されたクロック信号を受信することができる。

【0022】

当業者であれば、本明細書で規定するアプローチはクロックドライバ回路に限定されず、少なくとも１つの中間状態が広帯域になるように、複数の積層された処理ブロックが積層される他の回路にも適用可能であることを理解するであろう。例えば、図７に示すように、複数の信号処理ブロック７０２を積層してもよい。信号処理ブロック７０２は、シングルエンドまたは差動であってもよい。信号処理ブロック７０２のそれぞれは、独立してパワーアップまたはパワーダウンすることができる。信号処理ブロック７０２の１つ以上は、狭帯域であってもよい。信号処理ブロック７０２はそれぞれ、上述のように同じ電源レールを共有してもよい。このような信号処理ブロック７０２の出力は、分配ネットワーク７０４によって複数のアレイ素子７０６ａ、７０６ｂ、７０６ｎに供給されてもよい。例えば、いくつかの実施形態では、上述のクロックドライバ回路のようなものであり、層の底部にある第１の信号処理ブロック７０２は発振器（狭帯域）であり、第２の信号処理ブロック７０２は分周器（広帯域）であり、第３の信号処理ブロック７０２はバッファ（狭帯域）である。他の例として、第１の信号処理ブロック７０２は増幅器であり、第２の信号処理ブロック７０２はフィルタ／遅延ネットワーク（広帯域）であり、第３の信号処理ブロック７０２は増幅器であり、アレイ素子７０６ａ～７０６ｎとしてビームフォーマ内のＮ個の増幅器を駆動する。他の例として、第１の信号処理ブロック７０２はシングルエンド発振器であり、第２の信号処理ブロック７０２はシングルエンド分周器であり、第３の信号処理ブロック７０２のステージは差動バッファである。当業者であれば、分配ネットワーク７０４も信号処理ブロック７０２を有する層に含まれ得ることを理解するであろう。

【0023】

さらなる説明のために、図８は、本発明の実施形態による低電力クロック駆動のための例示的な方法を示すフローチャートであり、同じ電流を共有する多相分周器とバッファとを含むクロックドライバ回路８００による、クロック信号８０４の受信８０２を含む。クロック信号８０４は、所望の周波数で電気信号が発生するように構成されたクロック信号発生器８０６から受信される。例えば、いくつかの実施形態では、クロック信号発生器８０６は、水晶の機械的共振に基づいてクロック信号８０４を発生させる発振回路を含む。いくつかの実施形態では、クロック信号８０４は、一対の相補的なクロック信号（例えば、「２相クロック信号」）として具現化される。相補的なクロック信号は、組み合わせて所望の周波数でパルスを発する、重ならないパルスの２つの信号である。

【0024】

クロックドライバ回路８００は、入力クロック信号８０４を受信し、出力として、以下でさらに詳細に説明するコンポーネントを受信するのに適した分周駆動クロック信号８０８を供給するように構成される。クロックドライバ回路８００は、多相分周器を含む。多相分周器は、入力クロック信号８０４を受信し、出力として、周波数ｆ／Ｎの他のクロック信号を供給する。ここで、ｆはクロック信号の周波数であり、Ｎは整数である。例えば、いくつかの実施形態では、多相分周器は、互いに１８０度ずれた相補的なクロック信号ＲＦ_ＰおよびＲＦ_Ｍを出力する。他の実施形態では、多相分周器はクロック信号ペアＲＦ_ＱＰ／ＲＦ_ＱＭおよびＲＦ_ＩＰ／ＲＦ_ＩＭを出力し、ＲＦ_ＱＰ／ＲＦ_ＱＭは直交に対応し、ＲＦ_ＩＰ／ＲＦ_ＩＭは同相に対応する。

【0025】

いくつかの実施形態では、多相分周器は、バッファによって供給される中間電圧Ｖ_{ＤＤ－ＤＩＶ}によって駆動される複数のＤＤＦＦを含み、それ自体は主電圧Ｖ_ＤＤによって駆動される。多相分周器の出力はバッファに供給される。例えば、いくつかの実施形態では、出力ＲＦ_ＰおよびＲＦ_Ｍは、単一のバッファに供給される。他の実施形態では、ＲＦ_ＱＰ／ＲＦ_ＱＭを有する出力ペアＲＦ_ＱＰ／ＲＦ_ＱＭおよびＲＦ_ＩＰ／ＲＦ_ＩＭがそれぞれのバッファに供給され、第１のバッファは多相分周器からの同相信号を駆動し、第２のバッファは多相分周器からの直交信号を駆動する。

【0026】

バッファは、負荷に所望の信号振幅を供給し、多相分周器からバッファへの入力が、出力からのキックバックノイズの影響を受けないように、インピーダンス変換を供給する。上述したように、バッファがＶ_{ＤＤ－ＤＩＶ}を多相分周器に供給することで、多相分周器とバッファは同じ電流を共有する。すなわち、多相分周器とバッファは同じ電源レールから電流が供給される。いくつかの実施形態では、多相分周器とバッファは、同じ供給レールに並列に結合される。いくつかの実施形態では、多相分周器とバッファは積層される。いくつかの実施形態では、クロック信号発生器は、多相分周器、バッファ、またはその両方と積層される。したがって、いくつかの実施形態では、クロック信号発生器も、多相分周器およびバッファと同じ電流を共有する。多相分周器、バッファ、もしくはクロック信号発生器またはその組み合わせの間で電流を共有することにより、全体的な消費電力が削減される。

【0027】

いくつかの実施形態では、多相分周器１０２およびバッファ１０４は積層される（例えば、バッファ１０４は多相分周器１０２上に積層される）。いくつかの実施形態では、発振器などのクロック信号発生器は、多相分周器１０２、バッファ１０４、またはその両方と積層されてもよい。いくつかの実施形態では、多相分周器１０２とバッファ１０４は共通の電流を共有する。すなわち、多相分周器１０２とバッファ１０４の両方が、同じ電源レール（例えば、並列接続されている）からの電流を共有する。これにより、クロックドライバ回路の全体的な消費電力が削減される。

【0028】

いくつかの実施形態では、バッファは、多相分周器の所望の高調波に誘導的に負荷される。例えば、いくつかの実施形態では、バッファは、多相分周器の出力の基本高調波に誘導的に負荷される（例えば、分周器に印加される周波数ｆに対しては、バッファは、ｆ／２に誘導的に負荷される）。他の実施形態では、バッファは、多相分周器の奇数高調波に誘導的に負荷される（例えば、周波数ｆに対しては、バッファは、３ｆ／２に誘導的に負荷される）。

【0029】

いくつかの実施形態では、バッファはスイッチ（例えば、シャントスイッチ）を含む。このスイッチにより、多相分周器の動作に影響を与えることなく、バッファを停止させることができる。スイッチのサイズは、ＯＮ状態におけるバッファの性能に影響を与えることなく大きくすることができる。いくつかの実施形態では、スイッチはレギュレータループの一部として使用することができる。いくつかの実施形態では、スイッチは、主電圧Ｖ_ＤＤと多相分周器のＤＤＦＦに供給される中間電圧Ｖ_{ＤＤ－ＤＩＶ}との間に位置する。複数のバッファ（例えば、同相を駆動するバッファと直交を駆動する他のバッファ）を含む実施形態では、それぞれのバッファは、いずれかの位相が独立して、組み合わせて、または全く駆動されないように、それぞれのスイッチを含むことができる。

【0030】

いくつかの実施形態では、バッファは演算増幅器（ＯＰＡＭＰ）に結合される。例えば、ＯＰＡＭＰは、多相分周器からの入力ラインに結合されてもよい。複数のバッファ（例えば、同相を駆動するバッファと直交を駆動する他のバッファ）を含む実施形態では、それぞれのバッファは対応するＯＰＡＭＰに結合されてもよい。ＯＰＡＭＰは、差動入力およびシングルエンド出力を有する高利得電圧増幅器である。例えば、ＯＰＡＭＰは差動入力として、結合されたバッファからの基準電圧Ｖ_ＲＥＦおよびＶ_{ＤＤ－ＤＩＶ}を受け入れることができる。ＯＰＡＭＰは、電圧Ｖ_ＤＤ２によって給電される。ＯＰＡＭＰと結合されたバッファの間の適度なループゲインは、Ｖ_ＲＥＦを調整することによって適応される。

【0031】

図８の方法はまた、クロックドライバ回路８００による、クロックドライバ回路８００によって駆動される分周クロック信号（例えば、分周駆動クロック信号８０８）の出力８１０を含む。分周駆動クロック信号８０８は、クロックドライバ回路８００のバッファの出力である。いくつかの実施形態では、分周駆動クロック信号８０８は、複数のアレイ素子８１２に出力される。アレイ素子８１２は、同じ同期クロックを使用して動作するコンポーネントのアレイである。例えば、アレイ素子８１２は、クロック信号発生器８０６からの直接のクロック信号８０４に基づいて動作するのに適していない場合があり、その代わりに、クロックドライバ回路８００によって出力される分周駆動クロック信号８０８に基づいて機能しなければならない。例えば、アレイ素子８１２は、同期トランシーバのアレイ（例えば、５Ｇアレイの）、メモリモジュールのアレイ、量子コンピューティングチャネルのアレイなどを含むことができる。

【0032】

以上の説明から、読者は、本発明の実施形態による低電力クロック駆動の利点には以下を含むことを認識するであろう：
・ジッタと消費電力を削減する低電力クロックを使用することで、コンピューティングシステムの性能が向上する。
・クロックドライバ回路のバッファにスイッチを設けることで、多相分周器の性能に影響を与えることなくバッファの独立動作を可能にし、コンピューティングシステムの性能が向上する。
・コンピューティングシステムアレイへの分配に使用するクロック位相数を柔軟に選択できる。

【0033】

本発明の例示的な実施形態は、主に、低電力クロック駆動のための完全に機能するコンピュータシステムの文脈で説明される。しかしながら、当業者であれば、本発明は、任意の適切なデータ処理システムと共に使用するために、コンピュータ可読記憶媒体上に配置されたコンピュータプログラム製品においても、具現化され得ることを認識するであろう。このようなコンピュータ可読記憶媒体は、磁気媒体、光学媒体、または他の適切な媒体を含む、機械可読情報のための任意の記憶媒体であってもよい。このような媒体の例としては、ハードドライブまたはディスケット内の磁気ディスク、光学ドライブ用のコンパクトディスク、磁気テープ、および当業者が思いつくであろうその他のものを含む。当業者であれば、適切なプログラミング手段を有する任意のコンピュータシステムが、コンピュータプログラム製品に具現化された本発明の方法のステップを実行できることを直ちに認識するであろう。また、当業者であれば、本明細書で説明する例示的な実施形態のいくつかは、コンピュータハードウェア上にインストールされ実行されるソフトウェアに向けられているが、それにもかかわらず、ファームウェアとしてまたはハードウェアとして実装される代替的な実施形態は、本発明の範囲内にあることを認識するであろう。

【0034】

本発明は、システム、方法もしくはコンピュータプログラム製品またはそれらの組み合せとすることができる。コンピュータプログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体（または媒体）を含んでよい。

【0035】

コンピュータ可読記憶媒体は、命令実行装置によって使用される命令を保持し、記憶することができる有形の装置とすることができる。コンピュータ可読記憶媒体は、一例として、電子記憶装置、磁気記憶装置、光学記憶装置、電磁記憶装置、半導体記憶装置またはこれらの適切な組み合わせであってよい。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストには、ポータブルコンピュータディスケット、ハードディスク、ＲＡＭ、ＲＯＭ、ＥＰＲＯＭ（またはフラッシュメモリ）、ＳＲＡＭ、ＣＤ－ＲＯＭ、ＤＶＤ、メモリスティック、フロッピーディスク、パンチカードまたは溝内の隆起構造などに命令を記録した機械的に符号化された装置、およびこれらの適切な組み合せが含まれる。本明細書で使用されるコンピュータ可読記憶装置は、電波もしくは他の自由に伝播する電磁波、導波管もしくは他の伝送媒体を介して伝播する電磁波（例えば、光ファイバケーブルを通過する光パルス）、またはワイヤを介して送信される電気信号のような、一過性の信号それ自体として解釈されるべきではない。

【0036】

本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理装置に、または、ネットワーク（例えば、インターネット、ローカルエリアネットワーク、ワイドエリアネットワーク、もしくはワイヤレスネットワークまたはその組み合わせ）を介して外部コンピュータまたは外部記憶装置にダウンロードすることができる。ネットワークは、銅線伝送ケーブル、光伝送ファイバー、無線伝送、ルーター、ファイアウォール、スイッチ、ゲートウェイコンピュータ、もしくはエッジサーバーまたはその組み合わせで構成される。各コンピューティング／処理装置のネットワークアダプタカードまたはネットワークインターフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、それぞれのコンピューティング／処理装置内のコンピュータ可読記憶媒体に格納するためにコンピュータ可読プログラム命令を転送する。

【0037】

本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、またはＳｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向プログラミング言語と「Ｃ」プログラミング言語や類似のプログラミング言語などの手続き型プログラミング言語を含む、１つ以上のプログラミング言語の任意の組み合わせで記述されたソースコードまたはオブジェクトコードのいずれかであってよい。コンピュータ可読プログラム命令は、スタンドアロンソフトウェアパッケージとして、完全にユーザのコンピュータ上で、または部分的にユーザのコンピュータ上で実行可能である。あるいは、部分的にユーザのコンピュータ上でかつ部分的にリモートコンピュータ上で、または完全にリモートコンピュータまたはサーバ上で実行可能である。後者のシナリオでは、リモートコンピュータは、ローカルエリアネットワーク（ＬＡＮ）またはワイドエリアネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを介してユーザのコンピュータに接続され、または（例えば、インターネットサービスプロバイダーを使用したインターネット経由で）外部コンピュータに接続されてよい。いくつかの実施形態では、例えば、プログラマブルロジック回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、またはプログラマブルロジックアレイ（ＰＬＡ）を含む電子回路は、本発明の態様を実行するために、コンピュータ可読プログラム命令の状態情報を利用してパーソナライズすることにより、コンピュータ可読プログラム命令を実行することができる。

【0038】

本発明の態様は、本発明の実施形態による方法、装置（システム）、およびコンピュータプログラム製品のフローチャート図もしくはブロック図またはその両方を参照して本明細書に記載されている。フローチャート図もしくはブロック図またはその両方の各ブロック、およびフローチャート図もしくはブロック図またはその両方のブロックの組み合わせは、コンピュータ可読プログラム命令によって実装できることが理解されよう。

【0039】

これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラム可能なデータ処理装置のプロセッサを介して実行される命令がフローチャートもしくはブロック図またはその両方の１つまたは複数のブロックで指定された機能／動作を実装するための手段を生成するように、機械を生成するために汎用コンピュータ、特殊用途コンピュータのプロセッサまたは他のプログラム可能なデータ処理装置に提供されることができる。これらのコンピュータ可読プログラム命令はまた、フローチャートもしくはブロック図またはその両方の１つまたは複数のブロックで指定された機能／行為の態様を実装する命令を含む生成品の１つを命令が記憶されたコンピュータ可読記憶媒体が構成するように、コンピュータ、プログラム可能なデータ処理装置、もしくは特定の方法で機能する他のデバイスまたはその組み合わせに接続可能なコンピュータ可読記憶媒体の中に記憶されることができる。

【0040】

コンピュータ、他のプログラム可能な装置、または他のデバイス上でフローチャートもしくはブロック図またはその両方の１つまたは複数のブロックで指定された機能／行為を実行する命令のように、コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラム可能なデータ処理装置、または他のデバイスにロードされ、コンピュータ、他のプログラム可能な装置、または他のデバイス上で一連の操作ステップを実行し、コンピュータ実装された過程を生成することができる。

【0041】

図中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータプログラム製品が実行可能な実装の構成、機能、および動作を示している。これに関して、フローチャートまたはブロック図の各ブロックは、モジュール、セグメント、または命令の一部を表してよく、これは、指定された論理機能を実装するための１つまたは複数の実行可能命令を構成する。いくつかの代替の実施形態では、ブロックに示されている機能は、図に示されている順序とは異なる場合がある。例えば、連続して示される２つのブロックは、実際には、実質的に同時に実行される、またはブロックは、関係する機能に応じて逆の順序で実行される場合がある。ブロック図もしくはフローチャート図またはその両方の各ブロック、およびブロック図もしくはフローチャート図またはその両方のブロックの組み合わせは、指定された機能または動作を実行する、または特別な目的のハードウェアとコンピュータ命令の組み合わせを実行する特別な目的のハードウェアベースのシステムによって実装できることにも留意されたい。

【0042】

以上の説明から、本発明の真の範囲から逸脱することなく、本発明の様々な実施形態において修正および変更がなされ得ることが理解されるであろう。本明細書における説明は、例示のみを目的とするものであり、限定的な意味で解釈されるものではない。本発明の範囲は、以下の特許請求の範囲の文言によってのみ限定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】