特表 2024-527399 ディープトレンチとフローティングフィールドリングを備えた半導体高電圧終端

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-24

(54)【発明の名称】ディープトレンチとフローティングフィールドリングを備えた半導体高電圧終端

(51)【国際特許分類】

   H01L 29/861 20060101AFI20240717BHJP

   H01L 21/329 20060101ALI20240717BHJP

   H01L 29/06 20060101ALI20240717BHJP

【ＦＩ】

H01L29/91 D

H01L29/91 F

H01L29/91 B

H01L29/06 301V

H01L29/06 301G

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024501792

(86)(22)【出願日】2022-07-01

(85)【翻訳文提出日】2024-03-08

(86)【国際出願番号】 US2022035999

(87)【国際公開番号】W WO2023287600

(87)【国際公開日】2023-01-19

(31)【優先権主張番号】17/374,721

(32)【優先日】2021-07-13

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】522086423

【氏名又は名称】アナログ パワー コンバージョン エルエルシー

(74)【代理人】

【識別番号】110003476

【氏名又は名称】弁理士法人瑛彩知的財産事務所

(72)【発明者】

【氏名】ジェンドロン－ハンセン， アモリ―

(72)【発明者】

【氏名】スドュルーラ， デュミトル ゲオルゲ

(57)【要約】

基板と、基板に形成された半導体層と、高電圧終端部とを備える半導体デバイスである。高電圧終端は、複数のフローティングフィールドリングと、ディープトレンチと、ディープトレンチ内に配置された誘電体材料とを含む。複数のフローティングフィールドリングは半導体層に形成され、それぞれ半導体層の領域の周囲に配置される。ディープトレンチは、半導体層に形成され、複数のフローティングフィールドリングのうち最も外側のフローティングフィールドリングの周囲に同心状に配置される。高電圧終端は、フローティングフィールドリング、ディープトレンチ、又はその両方の上に配置されたフィールドプレートを含むこともできる。

【特許請求の範囲】

【請求項1】

半導体デバイスであって、
基板と、
前記基板に形成された半導体層と、
高電圧終端とを含み、
前記高電圧終端は、
前記半導体層に形成され、前記半導体層の領域の周囲にそれぞれ配置された複数のフローティングフィールドリングと、
前記半導体層に形成されたディープトレンチであって、前記複数のフローティングフィールドリングのうちの最も外側のフローティングフィールドリングの周囲に同心状に配置されている、ディープトレンチと、
前記ディープトレンチ内に配置された誘電体材料とを含む、半導体デバイス。

【請求項2】

前記高電圧終端がフィールドプレートを含む、請求項１に記載の半導体デバイス。

【請求項3】

前記フィールドプレートは、前記フローティングフィールドリングの少なくとも一つの上に配置されている、請求項２に記載の半導体デバイス。

【請求項4】

前記フィールドプレートは、前記ディープトレンチの少なくとも一部分の上に配置されている、請求項２に記載の半導体デバイス。

【請求項5】

前記フィールドプレートがフローティングフィールドプレートである、請求項２に記載の半導体デバイス。

【請求項6】

前記半導体層の領域がアクティブデバイスを含み、
前記アクティブデバイスは、ドープ領域を含み、
前記フィールドプレートは、前記ドープ領域に電気的に接続されている、請求項２に記載の半導体デバイス。

【請求項7】

前記複数のフローティングフィールドリングは、それぞれ前記半導体層のドープ領域を含む、請求項１に記載の半導体デバイス。

【請求項8】

前記ディープトレンチの底が前記複数のフローティングフィールドリングのうちの前記最も外側のフローティングフィールドリングと前記半導体層との金属学的接合よりも深く、前記ディープトレンチは、前記半導体層の全厚さを通じて延びていない、請求項７に記載の半導体デバイス。

【請求項9】

前記ディープトレンチは、前記基板内に延びている、請求項１に記載の半導体デバイス。

【請求項10】

前記ディープトレンチの少なくとも一つの側壁が傾斜している、請求項１に記載の半導体デバイス。

【請求項11】

前記半導体層は、前記基板上に成長させた、シリコン、炭化ケイ素、又は窒化ガリウムを含むエピタキシャル層を含む、請求項１に記載の半導体デバイス。

【請求項12】

前記ディープトレンチは、前記複数のフローティングフィールドリングのうちの前記最も外側のフローティングフィールドリングに隣接して配置されている、請求項１に記載の半導体デバイス。

【請求項13】

前記ディープトレンチ内に配置された前記誘電体材料は、二酸化ケイ素、ポリイミド、ベンゾシクロブテン、スピンオングラス、又はそれらの組み合わせから構成される、請求項１に記載の半導体デバイス。

【請求項14】

半導体デバイスの製造方法であって、
半導体基板上にエピタキシャル層を形成する工程と、
前記エピタキシャル層に、同心状に配置された複数のフローティングフィールドリングを形成する工程と、
前記エピタキシャル層において前記複数のフローティングフィールドリングのうちの最も外側のフローティングフィールドリングの周囲に、ディープトレンチを形成する工程と、
前記ディープトレンチ内に誘電体材料を形成する工程とを含む、製造方法。

【請求項15】

前記ディープトレンチを前記誘電体材料で充填した後、６００℃以上の温度で前記半導体デバイスを処理する工程をさらに含む、請求項１４に記載の製造方法。

【請求項16】

前記ディープトレンチ内に誘電体材料を形成する工程は、
前記ディープトレンチの表面に酸化物層を形成する工程と、
前記酸化物層を形成した後、前記ディープトレンチ内に誘電体材料を成膜する工程とを含む、請求項１４に記載の製造方法。

【請求項17】

前記エピタキシャル層上に誘電体層を形成する工程と、
前記誘電体層上と、前記フローティングフィールドリングの少なくとも一つ、前記ディープトレンチの少なくとも一部、又はその両方の上とに、フィールドプレートを形成する工程とをさらに含む、請求項１４に記載の製造方法。

【請求項18】

前記半導体基板上に、前記エピタキシャル層のドープ領域を含むアクティブデバイスを、前記複数のフローティングフィールドリングのうちの最も内側に配置されるように形成する工程と、
前記フィールドプレートと前記エピタキシャル層の前記ドープ領域との間に電気的接続を形成する工程とをさらに含む、請求項１７に記載の製造方法。

【請求項19】

前記複数のフローティングフィールドリングがそれぞれ、前記エピタキシャル層のドープ領域から構成され、
前記ディープトレンチの底が前記複数のフローティングフィールドリングのうちの前記最も外側のフローティングフィールドリングと前記エピタキシャル層との金属学的接合よりも深い、請求項１４に記載の製造方法。

【請求項20】

前記ディープトレンチが前記半導体基板内に延びている、請求項１９に記載の製造方法。

【請求項21】

前記ディープトレンチを形成する工程は、
前記複数のフローティングフィールドリングのうちの前記最も外側のフローティングフィールドリングの一部を除去することを含む、請求項１４に記載の製造方法。

【発明の詳細な説明】

【背景技術】

【0001】

高電圧半導体デバイスは、半導体デバイスの活性領域の周辺部での電気絶縁破壊を防止するために、高電圧終端として知られる専用の構造を必要とする場合がある。

【0002】

１７００Ｖを超えるブロッキング電圧定格を有するデバイスでは、高電圧終端がダイ面積のかなりの部分を占めることがある。このようなデバイスの中には、デバイスの面積の半分以上が高電圧終端によって消費されるものもある。このため、デバイスのダイサイズが大きくなり、デバイスのコストが上昇する。

【0003】

コストを低減するためには、よりコンパクトな高電圧終端（すなわち、より少ないダイ面積を占めるもの）を有し、尚且つ高いブロッキング電圧を提供することが有利である。

【発明の概要】

【0004】

実施形態は、半導体デバイス及びその製造プロセスに関し、特に、デバイスの活性領域の周辺部に高電圧終端を含む半導体デバイスに関する。

【0005】

一実施形態では、半導体デバイスは、基板と、基板に形成された半導体層と、高電圧終端とを含む。高電圧終端は、半導体層内に形成され、半導体層の領域の周囲にそれぞれ配置された複数のフローティングフィールドリングと、半導体層内に形成され、複数のフローティングフィールドリングのうち最も外側のフローティングフィールドリングの周囲に同心状に配置されたディープトレンチと、ディープトレンチ内に配置された誘電体材料とを含む。

【0006】

高電圧終端は、フィールドプレートをさらに含み得る。フィールドプレートは、１つ以上のフローティングフィールドリングの上、ディープトレンチの一部の上、又はその両方の上に配置されてもよい。

【0007】

一実施形態において、半導体デバイスの製造方法は、半導体基板にエピタキシャル層を形成すること、エピタキシャル層内に同心状に配置された複数のフローティングフィールドリングを形成すること、エピタキシャル層内で複数のフローティングフィールドリングのうち最も外側のフローティングフィールドリングの周囲にディープトレンチを形成すること、ディープトレンチ内に誘電体材料を形成すること、を含む。

【0008】

一実施形態では、本方法は、誘電体層上と、フローティングフィールドリングの少なくとも１つ、ディープトレンチの少なくとも一部、又はその両方の上とにフィールドプレートを形成することをさらに含む。

【図面の簡単な説明】

【0009】

【図1】図１Ａは、一実施形態による半導体デバイスの断面を示す。図１Ｂは、一実施形態による半導体デバイスの平面図を示す。

【図2】図２Ａ～図２Ｅは、別々の各実施形態による半導体デバイスのそれぞれの断面を示す。

【図3】他の実施形態による半導体デバイスの断面を示す。

【図4】図４Ａ～図４Ｄは、一実施形態による半導体デバイス製造プロセスのステップを示す。

【図5】一実施形態による図４Ａ～図４Ｄに示すステップの後に発生するステップを示す。

【図6】図６Ａ～図６Ｄは、一実施形態による半導体デバイス製造プロセスのステップを示す。

【図7】一実施形態による図６Ａ～図６Ｄに示すステップの後に発生するステップを示す。

【図8】図８Ａ～図８Ｄは、一実施形態による半導体デバイス製造プロセスにおいて図４Ａ～図４Ｄに示すステップの後に行われる追加のステップを示す。

【図9】実施形態による半導体デバイスの電気特性を示す。

【図10】実施形態による半導体デバイスの逆ブレークダウン電圧のグラフ。

【図11】一実施形態による半導体デバイスのアバランシェブレークダウン（なだれ降伏）時の電界分布を示す。

【図12】別の実施形態による半導体デバイスのアバランシェブレークダウン時の電界分布を示す。

【発明を実施するための形態】

【0010】

本出願の実施形態は、高電圧終端を有する半導体デバイスに関する。実施形態では、高電圧終端は、半導体デバイスの活性領域の周囲に配置された１つ以上のフローティングフィールドリング及びディープトレンチを含む。

【0011】

本明細書で使用する場合、ディープトレンチとは、その底が半導体中の適切なドープ領域の金属学的接合よりも深く、ダイオード、電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、サイリスタなどを作製するために使用されるエピタキシャル層など、アクティブデバイスが作製される半導体デバイスの層の大部分又は全体を貫通し得るトレンチである。一実施形態では、適切なドープ領域は、フローティングフィールドリングであってもよく、特に、ディープトレンチに隣接するフローティングフィールドリングであってもよい。

【0012】

ディープトレンチは、一般に、酸化物などの第１の誘電体でライニングされる。ディープトレンチは、第２の誘電体（ディープトレンチをライニングするために使用されるのと同じ誘電体であってもよい）で充填されてもよいが、実施形態ではこれに限定されない。

【0013】

実施形態の詳細な説明が、添付の図と共に以下において提供される。本開示の範囲は、特許請求の範囲によってのみ限定され、多数の代替、修正及び等価の形態を包含する。様々な工程のステップが所定の順序で示されているが、実施形態は必ずしも列挙された順序で実行されることに限定されない。実施形態では、特定の操作／作動を同時に行ってもよいし、記載された順序以外の順序で行ってもよいし、全く行わなくてもよい。

【0014】

数多くの具体的な詳細が以下の説明に含まれている。これらの詳細は、具体例によって本開示の範囲の徹底的な理解を促進するために提供され、実施形態は、これらの具体的な詳細のいくつかがなくても、特許請求の範囲に従って実施することができる。したがって、本開示の特定の実施形態は例示であり、排他的又は限定的であることを意図するものではない。明瞭にする目的で、本開示に関連する技術分野で公知である技術事項は、本開示が不必要に不明瞭にならないように詳細に説明されていない。

【0015】

パワー半導体デバイスは、活性領域周辺部での早期絶縁破壊を回避するために、専用の高電圧終端を必要とする。高電圧終端の例としては、フローティングフィールドリング（ＦＦＲ）及び絶縁体で満たされたディープトレンチがあげられる。しかし、高電圧用のＦＦＲ終端は、大きなダイ面積を占有する可能性がある。一方、ディープトレンチ終端はダイ面積を小さくできるが、その代わりにブロッキング電圧が低くなる。また、高電圧終端に使用されるすべての構造は、高周波スイッチング性能に悪影響を及ぼす大きな寄生キャパシタンスを伴い、使用される設計や材料によっては、高周波動作に適さないヒステリシス特性をもつ。

【0016】

スーパージャンクション技術は、一般にディープトレンチエッチングと半導体エピタキシャル成長充填に依存している。これらの技術の焦点は、低オン状態抵抗と高ブロッキング電圧のトレードオフを最適化することである。特に、スーパージャンクションデバイスは、パワー半導体デバイスの従来のシリコンの限界を打ち破ることができる。しかし、この概念は高電圧終端には適しておらず、スーパージャンクションデバイスは特定の高電圧終端設計を必要とする。

【0017】

実施形態には、半導体デバイス用の高電圧終端が含まれ、高電圧終端は、１つ以上のＦＦＲと、誘電体層で満たされ、ＦＦＲの１つに隣接して配置されたディープトレンチとを含む。ＦＦＲの数は、同じ定格電圧を有するがディープトレンチを有しない関連技術の高電圧終端に必要なＦＦＲの数よりも少なくてもよく、それに応じて、ディープトレンチをＦＦＲと組み合わせることにより、関連技術の高電圧終端よりもダイの占有面積が小さい高電圧終端を得られる可能性がある。

【0018】

実施形態は、シリコンカーバイド（ＳｉＣ）技術（薄いエピタキシー層及び高電圧定格を有する可能性がある）に特に適しているが、シリコン及び窒化ガリウム（ＧａＮ）を含む（これらに限定されない）、広範囲の他の半導体材料にも適用可能である。

【0019】

図１Ａは、一実施形態による半導体デバイス１００を示す。図１Ａでは、デバイス１００は縦型ＰＩＮダイオードであるが、実施形態はこれに限定されない。

【0020】

デバイス１００は、エピタキシャル層（以下、エピタキシー１０４）が形成された半導体材料の基板１０２からなる。エピタキシー１０４は、基板１０２上に成長させてもよい。基板１０２は、エピタキシー１０４と同じ半導体材料であってもよいが、エピタキシー１０４よりも高濃度にドープされていてもよい（したがって、より高い導電率を有する）。

【0021】

実施形態では、基板１０２及びエピタキシー１０４は、ＳｉＣなどのワイドバンドギャップ半導体を含み、ｎ型材料であってもよいが、実施形態はこれに限定されない。例えば、実施形態では、基板１０２及びエピタキシー１０４は、シリコン又はＧａＮを含んでもよい。他の実施形態では、基板１０２及びエピタキシー１０４はｐ型材料であってもよい。

【0022】

ドープ領域１０６は、ディープトレンチ１０８によって囲まれた領域においてエピタキシー１０４中に形成される。図示のＰＩＮダイオードでは、ドープ領域１０６はｐ型領域であるが、実施形態はこれに限定されない。

【0023】

第１、第２、及び第３のフローティングフィールドリング１１６Ａ、１１６Ｂ、及び１１６Ｃ（総称して、フローティングフィールドリング１１６）は、エピタキシー１０４においてドープ領域１０６の周辺部でその周囲に形成される。フローティングフィールドリング１１６は、ドープ領域１０６と同じ種類のドープ領域である。実施形態では、フローティングフィールドリング１１６は、ドープ領域１０６よりも高濃度にドープされている。

【0024】

ディープトレンチ１０８は、エピタキシー１０４及びドープ領域１０６の上部にも配置される誘電体１１８で充填される。実施形態では、誘電体１１８は、二酸化ケイ素（ＳｉＯ_２）、ポリイミド、ベンゾシクロブテン、スピンオンガラス、又はそれらの組み合わせを含むことができる。

【0025】

フローティングフィールドリング１１６及びディープトレンチ１０８は、コンパクトな高電圧終端として共に機能する。作動中、ＰＩＮダイオードを横切る遮断電圧は、フローティングフィールドリング１１６とディープトレンチ１０８との間で分割される。実施形態では、フローティングフィールドリング１１６で維持される電圧は、ディープトレンチ１０８のブレークダウン電圧とエピタキシー１０４の一次元ブレークダウン電圧との差以上である。

【0026】

第１の電極１２６は、ドープ領域１０６の上に形成され、ドープ領域１０６と電気的に接触する。第１の電極１２６は、ドープ領域１０６、ドープ領域１０６の下のエピタキシー１０４の部分、及び基板１０２で構成されるＰＩＮダイオードのアノードへの電気的接続を提供する。

【0027】

一実施形態では、第１の電極１２６は、数ある導体の中でもアルミニウムから構成され、一実施形態ではニッケルシリサイドから構成され得る薄い導電層１２２を介してドープ領域１０６に電気的に接続され得る。別の実施形態では、第１の電極１２６は金で構成されてもよい。

【0028】

導体（銀又は金など、接着のための他の界面要素と共に）からなる第２の電極１３０は、基板１０２の底面（下面）に形成され、ＰＩＮダイオードのカソードへの電気的接続を提供する。

【0029】

パッシベーション層１２８は、電極１２６と誘電体１１８の上に形成される。実施形態では、パッシベーション層は、シリコン酸窒化物（ＳｉＯＮ）からなる。

【0030】

図１Ｂは、一実施形態による図１Ａの半導体デバイス１００のＡ－Ａ’線に沿った平面図を示す。図１Ｂは、ドープ領域１０６によって画定された活性領域の周囲に同心状に配置された第１、第２、及び第３のフローティングフィールドリング１１６Ａ、１１６Ｂ、及び１１６Ｃと、第３のフローティングフィールドリング１１６Ｃ（最も外側のフローティングフィールドリング）の周囲に配置されたディープトレンチ１０８を充填する誘電体と、を示す。

【0031】

図１Ｂは、角が丸められた正方形の形状を有するドープ領域１０６と、角が丸められた正方形のリングの形状を有するフローティングフィールドリング１１６とを示すが、実施形態はこれに限定されない。一実施形態では、丸みを帯びた正方形の形状は、代わりに円形の形状であってもよいし、丸みを帯びた長方形の形状などであってもよい。

【0032】

図２Ａ～図２Ｄは、高電圧終端の一部としてフィールドプレートをさらに含む、図１Ａの半導体デバイス１００のような半導体デバイスの実施形態を示す。図２Ｅは、ディープトレンチが図１Ａの半導体デバイス１００とは異なって配置される実施形態を示す。

【0033】

図２Ａは、一実施形態による半導体デバイス２００Ａの断面を示す。半導体デバイス２００Ａは、半導体デバイス２００Ａがディープトレンチ１０８上に配置されたフィールドプレート１２７Ａを含む点で、図１Ａの半導体デバイス１００と異なる。平面図では、フィールドプレート１２７Ａは、円形、楕円形、又は丸みを帯びた矩形のリングであってもよいが、実施形態はこれに限定されない。

【0034】

図２Ａの実施形態では、フィールドプレート１２７Ａはフローティングフィールドプレートであり、すなわち、フィールドプレート１２７Ａは半導体デバイス２００Ａ内の他の構造に導電接続されていないが、実施形態はこれに限定されない。

【0035】

図２Ｂは、別の実施形態による半導体デバイス２００Ｂの断面を示す。半導体デバイス２００Ｂでは、半導体デバイス２００Ｂの第１の電極１２６Ｂが、半導体デバイス１００の第１の電極１２６とは異なり、ドープ領域１０６の上だけでなく、フローティングフィールドリング１１６の上にも形成されている点で、図１Ａの半導体デバイス１００と異なる。フローティングフィールドリング１１６上に形成された第１の電極１２６Ｂの部分は、「接地」フィールドプレートとして機能する。

【0036】

図２Ｂの実施形態では、第１の電極１２６Ｂの接地フィールドプレート部分は、フローティングフィールドリング１１６の全てにわたって延びているが、実施形態はこれに限定されず、第１の電極１２６Ｂの接地フィールドプレート部分は、フローティングフィールドリング１１６の一部にのみ延びていてもよい。

【0037】

図２Ｃは、別の実施形態による半導体デバイス２００Ｃの断面を示す。半導体デバイス２００Ｃは、半導体デバイス２００Ｃがフローティングフィールドリング１１６の上に配置されたフィールドプレート１２７Ｃを含み、ディープトレンチ１０８Ｖの側壁が傾斜している点で、図１Ａの半導体デバイス１００とは異なる。平面図では、フィールドプレート１２７Ｃは、円形、楕円形、又は丸みを帯びた矩形のリングであってもよいが、実施形態はこれに限定されない。

【0038】

図２Ｃの実施形態では、フィールドプレート１２７Ｃはフローティングフィールドプレートである。

【0039】

図２Ｃの実施形態では、フィールドプレート１２７Ｃはフローティングフィールドリング１１６のすべてにわたって延びているが、実施形態はこれに限定されず、フィールドプレート１２７Ｃはフローティングフィールドリング１１６の一部だけに延びていてもよい。

【0040】

実施形態では、フィールドプレート１２７Ｃはディープトレンチ１０８Ｖの上にも延在してよい。

【0041】

図２Ｄは、別の実施形態による半導体デバイス２００Ｄの断面を示す。半導体デバイス２００Ｄでは、半導体デバイス２００Ｄの第１の電極１２６Ｄが、半導体デバイス２００Ｂの第１の電極１２６Ｂとは異なり、ドープ領域１０６及びフローティングフィールドリング１１６の上だけでなく、ディープトレンチ１０８の上にも形成されている点で、図２Ｂの半導体デバイス２００Ｂと異なる。フローティングフィールドリング１１６とディープトレンチ１０８の上に形成された第１の電極１２６Ｄの部分は、「接地」フィールドプレートとして機能する。

【0042】

図２Ｅは、別の実施形態による半導体デバイス２００Ｅの断面を示す。半導体デバイス２００Ｅでは、半導体デバイス２００Ｅのトレンチ１０８が第３のフローティングフィールドリング１１６Ｃ（最も外側のフローティングフィールドリング）に接して配置されておらず、その代わりに、この実施形態では、エピタキシー１０４の一部によって第３のフローティングフィールドリング１１６Ｃから離隔されている点で、図１Ａの半導体デバイス１００とは異なる。

【0043】

図３は、別の実施形態による半導体デバイス３００の断面を示す。デバイス３００は、以下の点で図１Ａのデバイス１００と異なる。
・図３のディープトレンチ１０８Ｓは、図１Ａのディープトレンチ１０８ほど深くない。
・第４のフローティングフィールドリング１１６Ｄが、第３のフローティングフィールドリング１１６Ｃとディープトレンチ１０８Ｓとの間に配置されている。
トレンチ１０８Ｓは、第４のフローティングフィールドリング１１６Ｄ（すなわち、最も外側のフローティングフィールドリング）の底部とエピタキシー１０４との間の金属学的接合よりも深いので、依然としてディープトレンチである。

【0044】

半導体デバイス３００は、ディープトレンチ１０８Ｓがディープトレンチ１０８よりも浅いことから、ディープトレンチ１０８Ｓがブロッキング電圧にもたらす効果が図１Ａのディープトレンチ１０８よりも低い（すなわち、より低い耐圧を有する）ことを補償するために、追加の第４のフローティングフィールドリング１１６Ｄを有する。

【0045】

図４Ａ～図８Ｄは、いくつかの実施形態による半導体デバイスを製造するプロセスを示す。図４Ａ～図８Ｄに示される構造が、関連技術において周知の技術（例えば、成膜に続いてフォトリソグラフィによって層を形成すること）を使用して作製され得る場合、周知の技術の説明は、簡潔にするために省略され得る。

【0046】

図４Ａ～図４Ｄは、一実施形態による半導体デバイス製造プロセスのステップを示す。図１Ａにある１××の形式の番号は、図４Ａ～図４Ｄにおいて４××の形式の番号に対応し、それぞれ実質的に同一の構造に対応する。

【0047】

図４Ａは、基板４０２、エピタキシー４０４、ドープ領域４０６、及び第１、第２、第３、及び第４のフローティングフィールドリング４１６Ａ、４１６Ｂ、４１６Ｃ、４１６Ｄ（総称して、フローティングフィールドリング４１６）を示す。

【0048】

図４Ｂでは、ディープトレンチ４０８が、エピタキシー４０４の全深さ及び基板４０２にわずかに入る程度の深さまで、形成されている。しかしながら、実施形態はこれに限定されず、一実施形態では、ディープトレンチ４０８は、図３のディープトレンチ１０８Ｓのように、エピタキシー４０４の一部で停止する。第４のフローティングフィールドリング４１６Ｄとエピタキシー４０４との間の金属学的接合がディープトレンチ４０８の側壁に接触して終わるように、第４のフローティングフィールドリング４１６Ｄの一部がディープトレンチ形成中に除去されている。

【0049】

図４Ｃにおいて、薄い酸化物層４１７が、ディープトレンチ４０８の表面、及びドープ領域４０６、フローティングフィールドリング４１６、及びエピタキシー４０４の上面に形成されている。薄い酸化物層４１７は、熱酸化によって成長した二酸化ケイ素で構成することができる。一実施形態では、薄い酸化物層４１７は、ディープトレンチ４０８が充填される前に除去される犠牲酸化物である。別の一実施形態では、薄い酸化物層４１７は、そのまま残されるライナー酸化物である。

【0050】

薄い酸化物層４１７を形成することにより、ディープトレンチ４０８の表面がパッシベートされ、他の特性の中でも特に、デバイスのリーク電流及び耐圧を改善することができる。ただし、薄い酸化物層４１７の形成は任意である。

【0051】

図４Ｄでは、より厚い誘電体層４１８が、ディープトレンチ４０８の中と、ドープ領域４０６、フローティングフィールドリング４１６、及びエピタキシー４０４の上部に形成される。薄い酸化物層４１７が形成される実施形態では、誘電体層４１８は、図４Ｃの薄い酸化物層４１７を取り込み得る。実施形態では、誘電体層４１８は二酸化ケイ素から構成されてもよい。

【0052】

図５は、一実施形態による半導体デバイス製造プロセスにおいて、図４Ａ～図４Ｄのステップの後に実行される、さらなるステップの結果を示す図である。

【0053】

図５において、ドープ領域４０６の一部を露出させるために誘電体層４１８を貫通する第１のコンタクト開口が形成され、第１のコンタクト開口内に薄い導電層５２２（一実施形態では、ニッケルシリサイドからなる）が形成され、薄い導電層５２２全体及び誘電体層４１８の一部を覆って第１の電極５２６が形成される。第１の電極５２６と誘電体層４１８の上にはパッシベーション層５２８が形成される。第２の電極５３０は、基板４０２の底面に形成される。

【0054】

実施形態において、図５に示す部分を生成するために実行される１つ以上のステップは、６００℃を超える温度を必要とする。例えば、薄い導電層５２２の形成は、１０００℃を超える温度を数分間使用するアニールステップを必要とする場合がある。したがって、実施形態では、図４Ａ～図４Ｄのステップによって例示される製造プロセスによって形成される部分は、劣化することなくこのような高温に耐えることができなければならない。その結果、いくつかの実施形態では、高温処理と相容れない材料（ポリイミド又はベンゾシクロブテン（ＢＣＢ）など）をディープトレンチ４０８に充填することが禁止される場合がある。

【0055】

図６Ａ～図６Ｄは、一実施形態による半導体デバイス製造プロセスのステップを示す。図４Ａ～図４Ｄにある４××の形式の番号は、図６Ａ～図６Ｄの６××の形式の番号に対応し、それぞれ実質的に同一の構造に対応する。

【0056】

図６Ａは、基板６０２、エピタキシー６０４、ドープ領域６０６、そして第１、第２、第３、及び第４のフローティングフィールドリング６１６Ａ、６１６Ｂ、６１６Ｃ、及び６１６Ｄ（総称して、フローティングフィールドリング６１６）を示す。

【0057】

図６Ｂにおいて、ディープトレンチ６０８Ｓが、エピタキシー６０４の一部に形成される。ディープトレンチ６０８Ｓは、少なくとも、ディープトレンチ６０８Ｓの底部が第４のフローティングフィールドリング６１６Ｄとエピタキシャル６０４との間の金属学的接合よりも低くなるように、エピタキシャル６０４の内部まで十分に延びている。第４のフローティングフィールドリング６１６Ｄの一部は、第４のフローティングフィールドリング６１６Ｄとエピタキシー６０４との間の金属学的接合がディープトレンチ６０８Ｓの側壁に接触して終わるように、ディープトレンチ形成中に除去されている。

【0058】

図６Ｃにおいて、薄い酸化物層６１７が、ディープトレンチ６０８Ｓの表面と、ドープ領域６０６、フローティングフィールドリング６１６、及びエピタキシー６０４の上面とに形成される。薄い酸化物層６１７は、熱酸化によって成長した二酸化ケイ素で構成されてもよい。

【0059】

薄い酸化物層６１７を形成することにより、ディープトレンチ６０８Ｓの表面がパッシベートされ、数ある特性の中でも、デバイスのリーク電流及び耐圧を改善することができる。ただし、薄い酸化物層６１７の形成は任意である。

【0060】

図６Ｄでは、より厚い誘電体層６１８が、ディープトレンチ６０８Ｓの中と、ドープ領域６０６、フローティングフィールドリング６１６、及びエピタキシー６０４の上部とに形成される。薄い酸化物層６１７が形成される実施形態では、誘電体層６１８は、図６Ｃの薄い酸化物層６１７を取り込んでよい。一実施形態では、誘電体層６１８は二酸化ケイ素から構成されてもよい。

【0061】

図７は、実施形態による半導体デバイス製造プロセスにおいて、図６Ａ～図６Ｄのステップの後に実行される、さらなるステップの結果を示す。

【0062】

図７において、ドープ領域６０６の一部を露出させるために誘電体層６１８を貫通する第１のコンタクト開口部が形成され、第１のコンタクト開口部に薄い導電層７２２が形成され、薄い導電層７２２の全体及び誘電体層６１８の一部を覆って第１の電極７２６が形成される。フローティングフィールドプレート７２７が、第２、第３及び第４のフローティングフィールドリング６１６Ｂ、６１６Ｃ及び６１６Ｄの上と、ディープトレンチ６０８Ｓの一部の上とに形成される。パッシベーション層７２８が、第１の電極７２６、フローティングフィールドプレート７２７、及び誘電体層６１８の上に形成される。第２の電極７３０は、基板６０２の底面に形成される。

【0063】

実施形態において、図７に示す部分を生成するために実行される１つ以上のステップは、６００℃を超える温度を必要とする。例えば、薄い導電層７２２の形成は、１０００℃を超える温度を数分間使用するアニールステップを必要とする場合がある。したがって、実施形態において、図６Ａ～図６Ｄのステップによって例示される製造プロセスによって形成される部分は、劣化することなくこのような高温に耐えることができなければならない。その結果、いくつかの実施形態では、高温処理と相容れない材料（ポリイミド又はベンゾシクロブテン（ＢＣＢ）など）をディープトレンチ６０８Ｓに充填することが禁止される場合がある。

【0064】

図８Ａ～図８Ｄは、一実施形態による半導体デバイス製造プロセスにおいて、図４Ａ～図４Ｄに示すステップの後に実行される、追加のステップを示す。特に、図８Ａ～図８Ｄは、簡素化された垂直型金属酸化膜半導体電界効果トランジスタ（ＶＭＯＳＦＥＴ）の製造におけるステップを示す。図８Ａ～図８Ｄにある８××の形式の番号は、図４Ａ～図４Ｄの４××の形式の番号に対応し、それぞれ実質的に同一の構造に対応する。

【0065】

図８Ａに示される誘電体層４１８の成膜の前に、ドープされたソース領域８２６がドープされた領域４０６に形成されている。ドープ領域４０６がｐ型材料であってもよい実施形態では、ドープソース領域８２６はｎ型材料であってもよい。

【0066】

実施形態において、図８Ａに示すステップと図８Ｄに示すステップとの間に実行される１つ以上のステップは、６００℃を超える温度を必要とする。例えば、後述するようにＳｉＣ上に薄い導電層を形成するには、１０００℃を超える温度を数分間使用するアニールステップが必要な場合がある。したがって、一実施形態では、図８Ａ～図８Ｄのステップによって示される製造プロセスによって形成される部分は、劣化することなくこのような高温に耐えることができなければならない。

【0067】

図８Ａでは、開口部８３２が、誘電体層４１８において、エピタキシー４０４の活性領域の上と、ドープ領域４０６の一部及びドープソース領域８２６の一部の上とに、形成されている。この場合のドープ領域４０６は、ＶＭＯＳＦＥＴのチャネル内のドーピングを規定するｐウェルに対応するが、当技術分野で周知のドープ領域４０６のいくつかの詳細は、明瞭にするために示されていない。

【0068】

図８Ｂでは、開口部８３２内の活性領域の中央にシャロー（浅い）トレンチが形成され、シャロートレンチの中に誘電体層８３４が形成される。他の実施形態では、シャロートレンチの形成及び充填を省略してもよい。

【0069】

図８Ｃでは、誘電体層４１８及び８３４を含んだ誘電体層８３６を形成するために、追加の誘電体が形成され得る。誘電体層８３６の一部は、ゲート誘電体となり、ゲート電極８３８が、その誘電体層８３６のゲート誘電体部分の上に（一実施形態では、ドープされたポリシリコンから）形成される。

【0070】

図８Ｄでは、パッシベーション層８４６が、誘電体層８３６及びゲート電極８３８の上に形成される。パッシベーション層８４６は、例えば、ボロホスホシリケートガラス（ＢＰＳＧ）で構成され得る。パッシベーション層８４６及び誘電体層８３６には、ドープ領域４０６、ドープソース領域８２６、及びゲート電極８３８の一部を露出させるための開口部が形成される。

【0071】

薄い導電層８４０が、誘電体層８３６の開口部から露出したドープ領域４０６及び８２６の表面に形成され、一実施形態ではニッケルシリサイドからなる。ソース電極８４２は、薄い導電層８４０を介してドープ領域４０６及びドープソース領域８２６に電気的接続をもたらすように形成される。

【0072】

ゲートコンタクト８４４が、ゲート電極８３８への電気的接続を提供するように形成される。ドレイン電極８４８は、基板４０２の底面に形成される。

【0073】

以上より、図８Ｄは、ＶＭＯＳＦＥＴの活性領域の周囲に形成され、１つ以上のフローティングフィールドリングとディープトレンチとを使用する高電圧終端を有するＶＭＯＳＦＥＴを製造するプロセスの中間段階を示す。

【0074】

図９は、実施形態によるデバイスの電気特性を示す。具体的に、図９は、厚さ６．４μｍのエピタキシャル成長を用いて作製された半導体デバイスの逆ブレークダウン電圧Ｖ_Ｒ、３００Ｖでの接合キャパシタンスＣ_Ｊ、及び３００Ｖでのゲート電荷Ｑ_Ｃを示し、半導体デバイスの各々の高電圧終端は、深さＴＨ_{ＴＲＥＮＣＨ}が７．０μｍ（すなわち、エピタキシャル成長全体）又は３．２μｍのいずれかを有するディープトレンチを含み、フローティングフィールドリングの数Ｎ_ＲＩＮＧが０、２、４、又は６である。フローティングフィールドリング長Ｌ_ＦＦＲは、図示の実施形態では、最も内側のフローティングフィールドリングの内側から最も外側のフローティングフィールドリングの外側までの距離を示す。

【0075】

図１０は、図９のデバイスと、フローティングフィールドリングは有るがディープトレンチの無いデバイスと、についての逆ブレークダウン電圧Ｖ_Ｒのグラフである。

【0076】

図９及び図１０に見られるように、ディープトレンチの追加は、同じ数のフローティングフィールドリングを有するがディープトレンチをもたないデバイスと比較して、逆方向電圧Ｖ_Ｒを増加させ得る。７．０μｍのディープトレンチをもつ高電圧終端は、わずか２個のフローティングフィールドリングで実質的に可能な限り高い逆電圧Ｖ_Ｒを達成する。深さ３．２μｍのディープトレンチをもつ高電圧終端は、４つのフローティングフィールドリングで実質的に最高の逆電圧Ｖ_Ｒを達成する。対照的に、ディープトレンチの無い高電圧終端は、可能な限り高い逆電圧Ｖ_Ｒを達成するために１０個のフローティングフィールドリングを必要とする。

【0077】

図９にも見られるように、接合キャパシタンスＣ_Ｊ及びゲート電荷Ｑ_Ｃは、フローティングフィールドリングによって主に決定され、ディープトレンチの寸法による影響は少ない。一実施形態では、デバイスの動作周波数は、接合キャパシタンスＣ_Ｊによって制限される場合がある。

【0078】

図９及び図１０は、一実施形態による高電圧終端で使用されるディープトレンチの深さ及びフローティングフィールドリングの数が、所望のダイ面積、所望の逆ブロッキング電圧、及び所望の動作周波数に応じて選択され得ることを示す。一実施形態では、フローティングフィールドリングで持続される電圧は、ディープトレンチブレークダウン電圧とエピタキシーの一次元ブレークダウン電圧との差以上である。

【0079】

図１１は、一実施形態による、４つのフローティングフィールドリングと、エピタキシーの深さ全体を貫通するディープトレンチとからなる高電圧終端（本明細書では、以降「全深度終端」）を有する半導体デバイスにおけるアバランシェブレークダウン時の電界分布を示す。図１２は、別の実施形態による、４つのフローティングフィールドリングと、エピタキシーの深さの半分まで貫通するディープトレンチとからなる高電圧終端（本明細書では、以降、「半深度終端」）を有する半導体デバイスにおけるアバランシェブレークダウン時の電界分布を示す。

【0080】

図１１及び図１２から分かるように、全深度終端に関する電界の輪郭線は、半深度終端に関する電界の輪郭線よりも直線的であり、より等間隔である。したがって、所与の逆電圧に対して、半深度終端は、単位距離当たりの電界の変化がより大きいエピタキシー領域を有し、それに応じて、半深度終端によって維持され得る最大逆電圧は、全深度終端によって維持され得る最大逆電圧よりも低くなる。（本明細書では、以降、「半深度終端」）

【0081】

例示的な実施形態では、１つ以上のフローティングフィールドリング及びディープトレンチが、半導体デバイスの活性領域の周囲に配置され、高電圧終端を形成する形態が提供されている。高電圧終端は、１つ以上のフィールドリングの一部又は全部の上、ディープトレンチの上、又はその両方に配置された、フィールドプレートをさらに含むことができる。フィールドプレートが存在する場合は、フローティング又は「接地」されていてもよい。このような高電圧終端は、関連技術の高電圧終端ほどダイ面積を消費することなく、高い逆ブロッキング電圧を提供することができ、したがって、このような高電圧終端を含む半導体デバイスのコストを低減することができる。

【0082】

本開示の態様を、例示として提示された特定の実施形態と併せて説明してきたが、実施形態は、図面に示されたもの又はここに説明されたものに限定されない。開示された実施形態に対する多数の代替、修正、及び変形は、特許請求の範囲から逸脱することなく行うことができる。本明細書に開示された実施形態は、限定することを意図していない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】