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特表2024-527426量子オーケストレーションプラットフォーム要素の間のクロック同期および時間転送のためのシステムおよび方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-24
(54)【発明の名称】量子オーケストレーションプラットフォーム要素の間のクロック同期および時間転送のためのシステムおよび方法
(51)【国際特許分類】
G06F 1/12 20060101AFI20240717BHJP
G06F 1/14 20060101ALI20240717BHJP
G06F 7/38 20060101ALI20240717BHJP
H04L 7/00 20060101ALI20240717BHJP
【ＦＩ】
G06F1/12
G06F1/14 511
G06F7/38 510
H04L7/00 080
H04L7/00 370
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024503888
(86)(22)【出願日】2022-04-08
(85)【翻訳文提出日】2024-03-18
(86)【国際出願番号】 IB2022053304
(87)【国際公開番号】W WO2023002260
(87)【国際公開日】2023-01-26
(31)【優先権主張番号】17/381,270
(32)【優先日】2021-07-21
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】521225948
【氏名又は名称】クワンタム・マシーンズ
(74)【代理人】
【識別番号】100118902
【弁理士】
【氏名又は名称】山本 修
(74)【代理人】
【識別番号】100106208
【弁理士】
【氏名又は名称】宮前 徹
(74)【代理人】
【識別番号】100196508
【弁理士】
【氏名又は名称】松尾 淳一
(74)【代理人】
【識別番号】100173565
【弁理士】
【氏名又は名称】末松 亮太
(74)【代理人】
【識別番号】100195408
【弁理士】
【氏名又は名称】武藤 陽子
(72)【発明者】
【氏名】シバン，イタマー
(72)【発明者】
【氏名】コーヘン，ヨナタン
(72)【発明者】
【氏名】オフェク，ニッシム
(72)【発明者】
【氏名】ローゼン，アサフ
(72)【発明者】
【氏名】オシ，ガイ
(72)【発明者】
【氏名】シュムク，ラモン
【テーマコード（参考）】
5K047
【Ｆターム（参考）】
5K047AA18
5K047GG56
(57)【要約】
量子オーケストレーションプラットフォーム（ＱＯＰ）は、キュービットによる演算のために用いられ得る、同期されたアナログパルス、読み出し、および計算を作り出す、処理ユニットおよびアナログ構成要素の集合を備える。ＱＯＰのすべての処理ユニットは、処理ユニットを相互接続する１つまたは複数の同期ケーブルを通した時間処理を通じて、最小のスキューで同期される。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
クロック同期のためのシステムであって、第１のクロックにおいて動作可能な第１の処理ユニットであって、前記第１のクロックは、第１の可変遅延を通じて、システムクロックによってもたらされる、第１の処理ユニットと、
第２のクロックにおいて動作可能な第２の処理ユニットであって、前記第２のクロックは、第２の可変遅延を通じて、前記システムクロックによってもたらされる、第２の処理ユニットと、
前記第１の処理ユニットと、前記第２の処理ユニットとの間に、動作可能に結合された同期ラインとを備え、
前記第１の処理ユニットは、前記第１のクロックを、前記同期ラインを通じて前記第２の処理ユニットに送るように動作可能であり、
前記第２の処理ユニットは、前記第２のクロックを、前記同期ラインを通じて前記第１の処理ユニットに送るように動作可能であり、
前記第２の処理ユニットは、受信された前記第１のクロックと、前記第２のクロックとの間の、第１の位相差を生成するように動作可能であり、
前記第１の処理ユニットは、受信された前記第２のクロックと、前記第１のクロックとの間の、第２の位相差を生成するように動作可能であり、
前記第１の可変遅延は、前記第１の位相差と、前記第２の位相差とに従って、調整可能であり、
前記第２の可変遅延は、前記第１の位相差と、前記第２の位相差とに従って、調整可能である、システム。
【請求項2】
前記第１の処理ユニットは、サンプルクロックに従って動作可能な第１のサンプリング回路を備え、前記第２の処理ユニットは、前記サンプルクロックに従って動作可能な第２のサンプリング回路を備え、
前記サンプルクロックは、前記システムクロックとは異なる周波数にある、
請求項１に記載のシステム。
【請求項3】
サンプルクロック周波数とシステムクロック周波数との間の関係は既知であり、設定可能である、請求項２に記載のシステム。
【請求項4】
前記第１の処理ユニットと、前記第２の処理ユニットとはそれぞれ、２つのクロックの間の位相差を計算するように動作可能なデジタルロジックを備える、請求項２に記載のシステム。
【請求項5】
前記第１の処理ユニットと、前記第２の処理ユニットとはそれぞれ、平均回路を備える、請求項２に記載のシステム。
【請求項6】
前記第１の処理ユニットと、前記第２の処理ユニットとはそれぞれ、サンプリングされた第１のクロックのデューティサイクルと、サンプリングされた第２のクロックのデューティサイクルとを決定するように動作可能である、請求項２に記載のシステム。
【請求項7】
量子オーケストレーションプラットフォーム（ＱＯＰ）は、前記第１の処理ユニットと、前記第２の処理ユニットとを備える、請求項１に記載のシステム。
【請求項8】
時間転送のためのシステムであって、第１のクロックに従ってインクリメントする、第１の時間カウンタを備えた第１の処理ユニットと、
第２のクロックに従ってインクリメントする、第２の時間カウンタを備えた第２の処理ユニットと、
前記第１の処理ユニットと、前記第２の処理ユニットとの間に結合されたケーブルとを備え、
前記第１の処理ユニットは、第１のメッセージを、前記ケーブルを通じて前記第２の処理ユニットに送るように動作可能であり、前記第１のメッセージは、前記第１の時間カウンタに従った第１のタイムスタンプを備え、
前記第２の処理ユニットは、第２のメッセージを、前記ケーブルを通じて前記第１の処理ユニットに送るように動作可能であり、前記第２のメッセージは、前記第２の時間カウンタに従った第２のタイムスタンプを備え、
前記第２の処理ユニットは、受信された前記第１のメッセージと、前記第１のメッセージが到着した時点の前記第２の時間カウンタとに従って、第１のタイムスタンプ差を生成するように動作可能であり、
前記第１の処理ユニットは、受信された前記第２のメッセージと、前記第２のメッセージが到着した時点の前記第１の時間カウンタとに従って、第２のタイムスタンプ差を生成するように動作可能であり、
前記第１のクロックは、前記第１のタイムスタンプ差と、前記第２のタイムスタンプ差とに従って、調整可能であり、
前記第２のクロックは、前記第１のタイムスタンプ差と、前記第２のタイムスタンプ差とに従って、調整可能である、システム。
【請求項9】
前記第１のクロックおよび前記第２のクロックは共に、共通の周波数にある、請求項８に記載のシステム。
【請求項10】
量子オーケストレーションプラットフォーム（ＱＯＰ）は、前記第１の処理ユニットと、前記第２の処理ユニットとを備える、請求項８に記載のシステム。
【請求項11】
前記第１のクロックと、前記第２のクロックとの間の位相差は、マンチェスタ符号化に従って決定される、請求項８に記載のシステム。
【請求項12】
前記第１の処理ユニットと、前記第２の処理ユニットとは、前記ケーブルを通して、動作を通信するように動作可能である、請求項８に記載のシステム。
【請求項13】
前記動作は、位相再較正である、請求項１２に記載のシステム。
【請求項14】
前記ケーブルの極性は、前記第１の処理ユニットが、前記動作を送信しているか、前記動作を受信しているかを示す、請求項１２に記載のシステム。
【請求項15】
前記第１の処理ユニットは、動作の実行を開始、停止、一時停止、または再開するように、前記第２の処理ユニットに命令するように動作可能である、請求項８に記載のシステム。
【請求項16】
前記命令は、特定のタイムスタンプに関連付けられる、請求項１５に記載のシステム。
【請求項17】
クロック同期のための方法であって、第１の処理ユニットから、ケーブルを通じて第２の処理ユニットに、第１のクロックを転送するステップと、
前記第２の処理ユニットにおいて、受信された前記第１のクロックと、第２のクロックとの間の第１の位相差を生成するステップと、
前記第２の処理ユニットから、前記ケーブルを通じて前記第１の処理ユニットに、前記第２のクロックを転送するステップと、
前記第１の処理ユニットにおいて、受信された前記第２のクロックと、前記第１のクロックとの間の第２の位相差を生成するステップと、
可変遅延ユニットを通じて、前記第１のクロックおよび前記第２のクロックの一方または両方を調整するステップであって、前記第１の位相差と、前記第２の位相差とに従って、調整するステップと
を含む、方法。
【請求項18】
前記第１のクロックおよび前記第２のクロックは共に、共通の周波数にあり、前記第１の位相差を生成する前記ステップ、および前記第２の位相差を生成する前記ステップはそれぞれ、第３のクロックでサンプリングするステップを含み、
前記第３のクロックは、異なる周波数にある、
請求項１７に記載の方法。
【請求項19】
サンプルクロック周波数とシステムクロック周波数との間の関係は既知であり、設定可能である、請求項１８に記載の方法。
【請求項20】
前記第１の位相差を生成する前記ステップ、および前記第２の位相差を生成する前記ステップはそれぞれ、サンプリングされた第１のクロックと、サンプリングされた第２のクロックとの間で、排他的論理和演算を行うステップを含む、請求項１８に記載の方法。
【請求項21】
前記第１の位相差を生成する前記ステップ、および前記第２の位相差を生成する前記ステップはそれぞれ、前記排他的論理和演算の出力を平均化するステップを含む、請求項２０に記載の方法。
【請求項22】
前記第１の位相差を生成する前記ステップ、および前記第２の位相差を生成する前記ステップはそれぞれ、サンプリングされた第１のクロックのデューティサイクルと、サンプリングされた第２のクロックのデューティサイクルとを決定するステップとを含む、請求項１８に記載の方法。
【請求項23】
量子オーケストレーションプラットフォーム（ＱＯＰ）は、前記第１の処理ユニットと、前記第２の処理ユニットとを備える、請求項１７に記載の方法。
【請求項24】
時間転送のための方法であって、第１の処理ユニットにおいて、第１のクロックに従ってインクリメントする、第１のローカル時間を生成するステップと、
第２の処理ユニットにおいて、第２のクロックに従ってインクリメントする、第２のローカル時間を生成するステップと、
前記第１の処理ユニットから、ケーブルを通じて前記第２の処理ユニットに、第１のメッセージを転送するステップであって、前記第１のメッセージは、前記第１のローカル時間に従った第１のタイムスタンプを備える、第１のメッセージを転送するステップと、
前記第２の処理ユニットにおいて、前記第１のタイムスタンプと前記第２のローカル時間との間の、第１のタイムスタンプ差を生成するステップと、
前記第２の処理ユニットから、前記ケーブルを通じて前記第１の処理ユニットに、第２のメッセージを転送するステップであって、前記第２のメッセージは、前記第２のローカル時間に従った第２のタイムスタンプを備える、第２のメッセージを転送するステップと、
前記第１の処理ユニットにおいて、前記第２のタイムスタンプと前記第１のローカル時間との間の、第２のタイムスタンプ差を生成するステップと、
可変遅延ユニットを通じて、前記第１のクロックおよび前記第２のクロックの一方または両方を調整するステップであって、前記第１のタイムスタンプ差と、前記第２のタイムスタンプ差とに従って、調整するステップと
を含む、方法。
【請求項25】
前記第１のクロックおよび前記第２のクロックは共に、共通の周波数にあり、前記第１のタイムスタンプ差を生成する前記ステップは、到着タイムスタンプから、前記第１のタイムスタンプを減算するステップを含み、
前記到着タイムスタンプは、前記第２のローカル時間に従って生成される、
請求項２４に記載の方法。
【請求項26】
量子オーケストレーションプラットフォーム（ＱＯＰ）は、前記第１の処理ユニットと、前記第２の処理ユニットとを備える、請求項２４に記載の方法。
【請求項27】
同期のためのシステムであって、直列に動作可能に結合された複数のデバイスと、
前記複数のデバイスの、第１のデバイスとそれぞれの他のデバイスとの間の、位相誤差を測定するように構成された誤差モニタとを備え、
前記第１のデバイスと特定のデバイスとの間の位相誤差の大きさは、前記第１のデバイスと前記特定のデバイスとの間に動作可能に結合された、デバイスの数に比例し、
前記誤差モニタは、前記特定のデバイスに対して、位相誤差補正ステップが必要であるかどうかを決定するように構成され、
前記決定は、前記第１のデバイスと前記特定のデバイスとの間の前記位相誤差の前記大きさが、前記位相誤差補正ステップの大きさより大きいかどうかに従う、システム。
【請求項28】
前記誤差モニタは、前記複数のデバイスの、前記第１のデバイスとそれぞれの他のデバイスとの間の、前記位相誤差を順次測定するように構成され、前記誤差モニタは、前記第１のデバイスと、前記第１のデバイスに隣接して動作可能に結合された第２のデバイスとの間の、前記位相誤差を最初に測定するように構成される、請求項２７に記載のシステム。
【請求項29】
前記特定のデバイスに対して、前記位相誤差補正ステップが必要とされるとき、前記位相誤差補正ステップは、前記特定のデバイスと、前記特定のデバイスの後に動作可能に結合された任意の他のデバイスに適用される、請求項２７に記載のシステム。
【請求項30】
前記位相誤差補正ステップが、前記特定のデバイスに適用された後、前記誤差モニタは、前記特定のデバイスの後に動作可能に結合された任意の他のデバイスに対して、前記位相誤差補正ステップが必要かどうかを決定するために、測定し続けるように構成される、請求項２９に記載のシステム。
【請求項31】
同期のためのシステムであって、２次元に動作可能に結合された複数のデバイスであって、
前記複数のデバイスは、第１の次元において、第１の数のデバイスのグループを形成し、
前記複数のデバイスは、第２の次元において、第２の数のデバイスのグループを形成し、
それぞれのデバイスのグループ内のデバイスは、直列に動作可能に結合される、複数のデバイスと、
前記第１の数は、前記第１の次元におけるデバイスの前記グループに対応し、
前記第２の数は、前記第２の次元におけるデバイスの前記グループに対応する、複数の誤差モニタとを備え、
誤差モニタは、対応するデバイスのグループの第１のデバイスと、前記対応するデバイスのグループのそれぞれの他のデバイスとの間の、位相誤差を測定するように構成され、
前記対応するデバイスのグループの前記第１のデバイスと、前記対応するデバイスのグループの特定のデバイスとの間の、位相誤差の大きさは、前記対応するデバイスのグループの前記第１のデバイスと、前記対応するデバイスのグループの前記特定のデバイスとの間に動作可能に結合された、前記対応するデバイスのグループのデバイスの数に比例し、
前記誤差モニタは、前記対応するデバイスのグループの前記特定のデバイスに対して、位相誤差補正ステップが必要であるかどうかを決定するように構成され、
前記決定は、前記対応するデバイスのグループの前記第１のデバイスと、前記対応するデバイスのグループの前記特定のデバイスとの間の、前記位相誤差の前記大きさが、前記位相誤差補正ステップの大きさより大きいかどうかに従う、システム。
【請求項32】
前記誤差モニタは、前記対応するデバイスのグループの前記第１のデバイスと、前記対応するデバイスのグループのそれぞれの他のデバイスとの間の、前記位相誤差を順次測定するように構成され、前記誤差モニタは、前記対応するデバイスのグループの前記第１のデバイスと、前記対応するデバイスのグループの前記第１のデバイスに隣接して動作可能に結合された、前記対応するデバイスのグループの第２のデバイスとの間の、前記位相誤差を最初に測定するように構成される、
請求項３１に記載のシステム。
【請求項33】
前記対応するデバイスのグループの前記特定のデバイスに対して、前記位相誤差補正ステップが必要であるとき、前記位相誤差補正ステップは、前記対応するデバイスのグループの前記特定のデバイスと、前記対応するデバイスのグループの前記特定のデバイスの後に動作可能に結合された、前記対応するデバイスのグループの任意の他のデバイスとに適用される、請求項３１に記載のシステム。
【請求項34】
前記位相誤差補正ステップが、前記対応するデバイスのグループの前記特定のデバイスに適用された後、前記誤差モニタは、前記対応するデバイスのグループの前記特定のデバイスの後に動作可能に結合された、前記対応するデバイスのグループの任意の他のデバイスに対して、前記位相誤差補正ステップが必要かどうかを決定するために、測定し続けるように構成される、請求項３３に記載のシステム。
【請求項35】
前記第１の数の誤差モニタは、前記第２の数の誤差モニタが、前記第２の次元において同期する前に、前記第１の次元において同期する、請求項３１に記載のシステム。
【請求項36】
同期のためのシステムであって、最初のデバイスと最後のデバイスとの間に、いくつかのデバイスが結合された、直列に結合された複数のデバイスと、
複数の位相誤差を測定するように構成された誤差モニタとを備え、
前記複数の位相誤差の各位相誤差は、隣接するデバイスのペアの間で測定され、
前記複数の位相誤差の累積に従って、ある数の位相誤差補正ステップが決定され、
位相誤差補正ステップの前記数は、前記複数のデバイスの間で一様に分配される、システム。
【発明の詳細な説明】
【背景技術】
【0001】
[0001]従来の量子制御の制限および不利な点は、このような手法の、図面を参照して本開示の残りの部分に記載される本方法およびシステムのいくつかの態様との比較を通して、当業者には明らかになるであろう。
【発明の概要】
【課題を解決するための手段】
【0002】
[0002]「特許請求の範囲」により詳しく記載されている通り、図面の少なくとも１つに関連して実質的に例示および／または説明されているように、量子オーケストレーションプラットフォーム要素の間のクロック同期および時間転送のための方法およびシステムがもたらされる。
【図面の簡単な説明】
【0003】
【図1】本開示の様々な例示の実装形態による、クロック制御情報を分配するためのシステムを示す図である。
【図2】本開示の様々な例示の実装形態による、サンプリング波形を示す図である。
【図3】本開示の様々な例示の実装形態による、２つの信号の間の位相差を推定するためのシステムを示す図である。
【図4】本開示の様々な例示の実装形態による、クロック同期のための例示の方法のフローチャートである。
【図5】本開示の様々な例示の実装形態による、時間転送のための例示の方法のフローチャートである。
【図6】本開示の様々な例示の実装形態による、位相誤差を最小化するように動作可能な、リングトポロジーを示す図である。
【図7】本開示の様々な例示の実装形態による、多数のデバイスの間の位相誤差を最小化するように動作可能な、２次元リングトポロジーを示す図である。
【発明を実施するための形態】
【0004】
[0010]古典的コンピュータは、情報を２進数（「ビット」）の形で記憶し、それらのビットを二値論理ゲートを通じて処理することによって動作する。どの時点でも、各ビットは２つの離散値、０（または「オフ」）および１（または「オン」）の１つのみをとる。二値論理ゲートによって行われる論理演算は、ブール代数によって定義され、回路挙動は、古典物理学によって支配される。近代の古典的システムでは、ビットを記憶し、論理演算を実現するための回路は通常、ビットの０および１を表す、２つの異なる電圧を伝えることができる電線と、ブール論理演算を行うトランジスタをベースとする論理ゲートとから作られる。
【0005】
[0011]古典的コンピュータでの論理演算は、固定された状態で行われる。例えば、時間０でビットは第１の状態にあり、時間１でビットに論理演算が適用され、時間２でビットは、時間０での状態と論理演算とによって決定される第２の状態にある。ビットの状態は通常、電圧として記憶される（例えば、「１」に対して１Ｖｄｃ、または「０」に対して０Ｖｄｃ）。論理演算は通常、１つまたは複数のトランジスタから成る。
【0006】
[0012]明らかに、単一のビットと、単一の論理ゲートを有する古典的コンピュータは、用途が限られ、それが余り大きくない計算能力を有する近代の古典的コンピュータでも、数十億個のビットおよびトランジスタを含む理由である。すなわち、ますます複雑になる問題を解くことができる古典的コンピュータは、アルゴリズムを遂行するために、必然的にますます多数のビットならびにトランジスタ、および／またはますます長い時間を必要とする。しかし、実行不可能なほど多数のトランジスタ、および／または解に到達するために実行不可能なほど長い時間を要することになるいくつかの問題が存在する。このような問題は、解決困難であると呼ばれる。
【0007】
[0013]量子コンピュータは、情報を量子ビット（「キュービット」）の形で記憶し、それらのキュービットを量子ゲートを通じて処理することで動作する。どの時点でも１つの状態（０または１のいずれか）のみになり得るビットと異なり、キュービットは、同時に２つの状態の重畳になり得る。より正確には、量子ビットは、その状態が２次元ヒルベルト空間内に存在するシステムであり、従って線形結合α｜０＞＋β｜１＞として記述され、ここで｜０＞および｜１＞は２つの基底状態であり、αおよびβは複素数であり、通常は確率振幅と呼ばれ、｜α｜２＋｜β｜２＝１を満たす。この表記法を用いると、キュービットが測定されるとき、それは確率｜α｜２を有する０となり、および確率｜β｜２を有する１となる。基底状態｜０＞および｜１＞はまた、それぞれ２次元基底ベクトル
【0008】
【数1】
【0009】
および
【0010】
【数2】
【0011】
によって表され得る。この表記法では、キュービット状態は、
【0012】
【数3】
【0013】
によって表され得る。量子ゲートによって行われる演算は、ヒルベルト空間上の線形代数によって定義され、回路挙動は、量子物理学によって支配される。キュービットの数学的挙動およびそれらに対する演算における、この追加の豊富さは、量子コンピュータが、いくつかの問題を古典的コンピュータよりはるかに速く解くことを可能にする。実際、古典的コンピュータにとって解決困難ないくつかの問題は、量子コンピュータにとってはほとんど問題にならなくなり得る。
【0014】
[0014]古典的ビットと異なり、キュービットは、導線上の単一の電圧値として記憶されることができない。代わりに、キュービットは、２準位量子力学系を用いて物理的に実現される。例えば、時間０でキュービットは、
【0015】
【数4】
【0016】
として記述され、時間１でキュービットに論理演算が適用され、時間２でキュービットは、
【0017】
【数5】
【0018】
として記述される。長年にわたって、キュービットの多くの物理的実装形態が提案され、開発されてきた。キュービット実装形態のいくつかの例は、超電導回路、スピンキュービット、および捕捉されたイオンを含む。
【0019】
[0015]量子オーケストレーションプラットフォーム（ＱＯＰ）は、キュービットによる演算のために用いられ得る、同期されたアナログパルス、読み出し、および計算を作り出す、処理ユニットおよびアナログ構成要素の集合を備える。同時にパルスを発するために、ＱＯＰのすべての要素は、それらの内部クロックを最小のスキューで同期させなければならない。加えて、ある時点で同時にパルス動作を開始するようにすべてのユニットに命令するために、信頼性の高いメッセージ分配システムが必要である。しかし、ＱＯＰはモジュール方式であり、個別のユニットを備え、異なるユニットを接続するケーブルの長さは任意となり得る。これは、異なるケーブルの待ち時間は未知であり、環境的変化の影響を受けるので、すべてのユニットの間に共通クロックを分配するという課題を、難易度の高いものにする。
【0020】
[0016]クロック同期のためのシステムは、第１のクロックにおいて動作可能な第１の処理ユニットと、第２のクロックにおいて動作可能な第２の処理ユニットと、第１の処理ユニットと、第２の処理ユニットとの間に、動作可能に結合された同期ラインとを備える。第１のクロックは、第１の可変遅延を通じて、システムクロックによってもたらされ得る。第２のクロックは、第２の可変遅延を通じて、システムクロックによってもたらされ得る。第１の処理ユニットは、第１のクロックを、同期ラインを通じて第２の処理ユニットに送るように動作可能である。第２の処理ユニットは、第２のクロックを、同期ラインを通じて第１の処理ユニットに送るように動作可能である。第２の処理ユニットは、受信された第１のクロックと、第２のクロックとの間の、第１の位相差を生成するように動作可能である。第１の処理ユニットは、受信された第２のクロックと、第１のクロックとの間の、第２の位相差を生成するように動作可能である。第１の可変遅延は、第１の位相差と、第２の位相差とに従って、調整可能である。第２の可変遅延は、第１の位相差と、第２の位相差とに従って、調整可能である。
【0021】
[0017]第１の処理ユニットは、サンプルクロックに従って動作可能な第１のサンプリング回路を備える。第２の処理ユニットは、サンプルクロックに従って動作可能な第２のサンプリング回路を備える。サンプルクロックは、システムクロックとは異なる周波数にある。サンプルクロック周波数は、例えば、システムクロック周波数より、０．１％大きくあることができる。
【0022】
[0018]第１の処理ユニットと、第２の処理ユニットとはそれぞれ、サンプリングされた第１のクロックと、サンプリングされた第２のクロックとの間の、排他的論理和演算を行うように動作可能なＸＯＲゲートを備える。第１の処理ユニットと、第２の処理ユニットとはそれぞれ、ＸＯＲ出力に動作可能に結合された平均回路を備える。第１の処理ユニットと、第２の処理ユニットとはそれぞれ、サンプリングされた第１のクロックのデューティサイクルと、サンプリングされた第２のクロックのデューティサイクルとを決定するように動作可能である。
【0023】
[0019]クロック同期のためのシステムはまた、時間転送のために用いられることができ、第１の処理ユニットは、第１のクロックに従ってインクリメントする、第１の時間カウンタを備え、第２の処理ユニットは、第２のクロックに従ってインクリメントする、第２の時間カウンタを備える。
【0024】
[0020]第１の処理ユニットは、第１のメッセージを、同期ラインケーブルを通じて第２の処理ユニットに送るように動作可能である。第１のメッセージは、第１の時間カウンタに従った第１のタイムスタンプを備える。第２の処理ユニットも、第２のメッセージを、同期ラインケーブルを通じて第１の処理ユニットに送るように動作可能である。第２のメッセージは、第２の時間カウンタに従った第２のタイムスタンプを備える。第２の処理ユニットは、受信された第１のメッセージと、第１のメッセージが到着した時点の第２の時間カウンタとに従って、第１のタイムスタンプ差を生成するように動作可能である。第１の処理ユニットも、受信された第２のメッセージと、第２のメッセージが到着した時点の第１の時間カウンタとに従って、第２のタイムスタンプ差を生成するように動作可能である。
【0025】
[0021]第１のクロックは、第１のタイムスタンプ差と、第２のタイムスタンプ差とに従って、調整可能である。第２のクロックも、第１のタイムスタンプ差と、第２のタイムスタンプ差とに従って、調整可能である。
【0026】
[0022]図１は、本開示の様々な例示の実装形態による、クロック制御情報を分配するためのシステムを示す。このシステムの動作は、用いられるケーブルの長さとは無関係である。図１のシステムは、６個の処理ユニット１０１ａ～１０１ｆと、共通クロック１０３とを備える。本開示の範囲は、６個の処理ユニットに限定されないことに留意されたい。
【0027】
[0023]図１のシステムでは、クロック位相情報は、ユニット１０１ａ～１０１ｆの階層構造を通して分配され、各ユニット（例えば、１０１ｂ）は、多くとも１つのマスタ（例えば、１０１ａ）と、１つまたは複数のスレーブ（例えば、１０１ｄおよび１０１ｅ）とを有する。各段階では、スレーブユニット（例えば、１０１ｂ）は、階層構造の最上位から下まで、それのクロック位相を、それのマスタユニット（例えば、１０１ａ）に同期させるようになる。次いで、メッセージは、それらのそれぞれのタイムスタンプを同期させるために、ユニット１０１ａ～１０１ｆの間で渡されるようになる。
【0028】
[0024]ユニット１０１ａ～１０１ｆの任意の２つの間の同期および通信は、それらの間の単一の同期ラインケーブルと、シフト可能なクロック入力とを通して確立される。共通クロック１０３は、複数のクロック遅延１０５ａ～１０１ｆのそれぞれを通じて、ユニット１０１ａ～１０１ｆのそれぞれに供給される。
【0029】
[0025]２つのユニットを同期させるために、例えば、ユニットＡ１０１ａは、それのシステムクロックを、共通の同期ラインケーブルを通してユニットＢ１０１ｂに転送し、一方、ユニットＢ１０１ｂは、同期ラインケーブル信号と、クロック遅延１０５ｂを通じて供給されるそれのシステムクロックとの間の、位相差を測定する。次に、ユニットＢ１０１ｂは、それのクロックを共通の同期ラインケーブルに転送し、一方、ユニットＡ１０１ａは、共通の同期ラインケーブル信号と、クロック遅延１０５ｂを通じて供給されるそれのシステムクロックとの間の、位相差を測定する。
【0030】
[0026]共通のケーブルを通した対称的な伝搬遅延により、ユニットＢのシステムクロックは、両方のユニットが、２つの測定において同じ位相を測定する点まで、クロック遅延１０５ｂを通じてシフトされ得る。この時点で、２つのユニット１０１ａおよび１０１ｂのクロック位相は、正確にクロックの半サイクルだけ同期され、またはシフトされる。この共通の同期ラインケーブルはまた、メッセージを行き来させるように送り、各ユニット上の各イベントのローカル時間をマーキングすることによって、２つのユニット１０１ａおよび１０１ｂのタイムスタンプを同期させるために用いられる。
【0031】
[0027]例えば、２つのユニット１０１ａおよび１０１ｂは、１００クロックサイクルのタイムスタンプ差を有し、ケーブルの伝搬遅延は２サイクルであると仮定する。第１のユニット１０１ａは、ローカル時間１０２に第２のユニット１０１ｂに到着するように、ローカル時間０にメッセージを送るようになる。第２のユニット１０１ｂは、ローカル時間９０２に到着するように、ローカル時間１０００に第１のユニット１０１ａにメッセージを送り返すようになる。これら４つの数（０、１０２、１０００、９０２）から、１００のタイムスタンプ差が抽出され得る。このメッセージハンドシェークはまた、タイムスタンプ差を半サイクルの分解能で戻すことによって、半サイクルの曖昧さを解決する。
【0032】
[0028]２つの異なる信号の間の位相差は、同様であるが完全に２つと同じでない周波数を有する第３のクロックで、両方のクロックをサンプリングし、次いでサンプリングされたデータの間でＸＯＲの演算を行い、最後に結果を平均化することによって測定される。同じ方式を用いて、入力の間の推定される位相差をさらに改善するために必要とされる、各入力クロックポートのデューティサイクルを決定することが可能である。
【0033】
[0029]図２は、本開示の様々な例示の実装形態による、サンプリング波形を示す。例えば、２つの２５０ＭＨｚの信号（入力Ａおよび入力Ｂ）を比較するために、これらの信号は、２５０．２５ＭＨｚのサンプリングクロックでサンプリングされる。このサンプリング測定は、サイクル当たり１０００サンプルの分解能で、もとのクロックをサンプリングすることと等価であり、これは２つのサンプリングされた信号の間でＸＯＲ演算を行うときに、十分な分解能をもたらす。ＸＯＲ結果のデューティサイクルは、例えば、指数移動平均によって推定され得る。平均化されたＸＯＲからの値は、調べられる２つの信号（入力Ａおよび入力Ｂ）の間の位相差の絶対値を示す。位相遅延を掃引したとき、この情報は、関連付けられた遅延線の後に、２つのクロック（入力Ａおよび入力Ｂに対応する）が整列される点を決定し得る。２つのクロック転送タイプ（ＡからＢ、およびＢからＡ）に対する整列点を見出すことによって、半サイクルまでの曖昧さで、２つのローカルクロック（入力Ａおよび入力Ｂに対応する）が同期される点を見出すことが可能である。
【0034】
[0030]ノイズの電子的発生源を取り除くために、異なるユニットを接続するケーブルは、ＡＣ結合され得る。ユニットの間で送信されるメッセージは、システムクロックの半分の周波数のクロックを用いて、データをＸＯＲすることによって符号化され得る。符号化されたメッセージは、ロバスト性を有してメッセージをサンプリングするように位相シフトを較正されて、捕捉クロック周波数をシステムクロックに設定することによって捕捉され得る。
【0035】
[0031]図３は、本開示の様々な例示の実装形態による、２つの信号（入力Ａおよび入力Ｂ）の間の位相差を推定するためのシステム３００を示す。図３のシステム３００は、ＡＳＩＣまたはＦＰＧＡなど、ディスクリート論理ゲートを用いて実装され得る。
【0036】
[0032]信号は、クロックおよび／またはメッセージを備え得る。着信メッセージを捕捉するとき、オンボードＰＬＬ３１３は、システムクロックをプログラマブルな位相に整合するようにチューニングされた、サンプリングクロックをもたらす。クロックを同期させるために位相メータが用いられるので、ＰＬＬ３１３は、システムクロックに近いが、それに等しくない周波数をもたらす。ＰＬＬ３１３は、３２０で２で分周される５００ＭＨｚクロックによって生成される、２５０ＭＨｚシステムクロックによって供給され得る。開示されるプロセスの終わりでは、２５０ＭＨｚクロックは、ポートＩＯに近い点で同期される。
【0037】
[0033]フリップフロップ３０１および３０２は、それぞれポートＡおよびポートＢにおいて、着信および発信信号を捕捉する。着信メッセージは、構文解析され、タイムスタンプされる。発信メッセージも同様にタイムスタンプされる。２つのフリップフロップ３０１および３０２への着信信号は、例えば、２５０．２５ＭＨｚでのＰＬＬ３１３を用いてサンプリングされる。２つのフリップフロップ３０１および３０２からの信号は、３０３でＸＯＲされ、３０４で平均化される。２つのフリップフロップ３０１および３０２からの直接の信号は、３１７で多重化され、３１０で通信ブロック３１５に送られる。Ｍｕｘ３１７は、着信データレーンを選ぶように動作可能である。２つのフリップフロップ３０１および３０２からの直接の信号はまた、通信ブロック３１５においてデューティサイクルを取得するために、それぞれ平均回路３０５および３０６によって平均化される。通信ブロック３１５は、動作を取りまとめるためにプロセッサを備え得る。
【0038】
[0034]通信ブロック３１５からのメッセージ出力は、シフトレジスタ３１１に入り、符号化される。マンチェスタ符号化は、例えば、１２５ＭＨｚのクロックによって、シフトレジスタ３１１の出力を、３１２でＸＯＲすることによって行われる。２つのクロックの間の位相差は、マンチェスタ符号化に従って決定される。
【0039】
[0035]Ｍｕｘ３１８およびＭｕｘ３１９は、２５０ＭＨｚクロックの出力と、または１２５ＭＨｚでのマンチェスタ符号化されたメッセージとの間で、選択するように動作可能である。
【0040】
[0036]ポートＡおよびポートＢは、ポートを出力ポートとして設定するように、それぞれスイッチ３０８および３０９を通じてトライステートで動作する。スイッチ３０８および３０９はまた、一方のポートからの着信メッセージが他方から出て行く、リピータモードを可能にし得る。マンチェスタ符号化されたメッセージを備えた、メモリ３０７からの出力経路は、例えば、１２５ＭＨｚでクロック制御され得る。
【0041】
[0037]ＰＬＬ３１３は、メッセージを捕捉するために、２５０ＭＨｚ＋位相オフセットに設定されることができ、クロックシフト、および分周器３２０スリップを検出し得る（２５０ＭＨｚで不変のままである着信クロックを測定することにより）。タイムスタンプカウンタ３１４のＬＳＢは、メッセージのための１２５ＭＨｚクロックとして用いられ得る。タイムスタンプカウンタ３１４は、ユーザ定義のシフトのポストキャリブレーションを可能にするように、制御され得る。
【0042】
[0038]図４は、本開示の様々な例示の実装形態による、クロック同期のための例示の方法のフローチャートを示す。クロック同期のための例示の方法は、複数の処理ユニットを備えるＱＯＰにおいて用いられ得る。例示のために、複数の処理ユニットは、第１の処理ユニットと、第２の処理ユニットとを備える。複数の処理ユニットは、図１に関して述べられたように階層構造に配置された追加の処理ユニットを備え得る。
【0043】
[0039]４０１で、第１の処理ユニットは、第１のクロックに従って動作する。同時に４０３で、第２の処理ユニットは、第２のクロックに従って動作する。第１のクロックおよび第２のクロックは、共通の周波数にある。
【0044】
[0040]４０５で、第１のクロックは、共通の同期ケーブルを通じて、第１の処理ユニットから第２の処理ユニットに送られる。４０７で、第２のクロックは、同じ共通の同期ケーブルを通じて、第２の処理ユニットから第１の処理ユニットに送られる。
【0045】
[0041]４０９で、第１のクロックと第２のクロックとの間の、第１の位相差が、第２の処理ユニットで生成され、第１のクロックと第２のクロックとの間の、第２の位相差が、第１の処理ユニットで生成される。位相差生成は、第１のクロックと第２のクロックを、第３のクロックでサンプリングすることを含み、第３のクロックは、第１のクロックおよび第２のクロックとは異なる周波数にある。例えば、第３のクロック周波数は、第１のクロックおよび第２のクロックの共通の周波数より０．１％大きくすることができる。サンプリングされた第１のクロックと、サンプリングされた第２のクロックとは、ＸＯＲされ、平均化されて、位相差信号を生じる。サンプリングされた第１のクロック、およびサンプリングされた第２のクロックのデューティサイクルはまた、ＸＯＲの前に、サンプリングされた第１のクロック、およびサンプリングされた第２のクロックを平均化することによって決定される。
【0046】
[0042]４１１で、第１のクロックおよび第２のクロックの一方または両方は、第１の位相差と、第２の位相差とに従って、調整される。調整は、前進（すなわち、遅延の除去）、または１つもしくは複数の可変遅延ユニットを通じて設定される追加の遅延とすることができる。
【0047】
[0043]２つの処理ユニット（図１の１０１）がそれらの位相を整列させ、タイムスタンプを共有した後、様々なメッセージおよび動作の通信のために、リンクが確立される。動作は、例えば、特定のタイムスタンプに従って、実行を開始、停止、一時停止、または再開するための命令を備え得る。動作はまた、ドリフトを考慮するように位相の再較正を含み得る。同期ラインの極性は、処理ユニット１０１が送信しているか、受信しているかを示すために、交互にされ得る。
【0048】
[0044]図５は、本開示の様々な例示の実装形態による、時間転送のための例示の方法のフローチャートを示す。時間転送のための例示の方法は、複数の処理ユニットを備えるＱＯＰにおいて用いられ得る。例示のために、複数の処理ユニットは、第１の処理ユニットと、第２の処理ユニットとを備える。複数の処理ユニットは、図１に関して述べられたように階層構造に配置された追加の処理ユニットを備え得る。
【0049】
[0045]５０１で、第１の処理ユニットは、第１のクロックに従って、第１のローカル時間を連続的にインクリメントする。同時に５０３で、第２の処理ユニットは、第２のクロックに従って、第２のローカル時間を連続的にインクリメントする。第１のクロックおよび第２のクロックは、共通の周波数で動作する。
【0050】
[0046]５０５で、第１のタイムスタンプを有する第１のメッセージは、共通の同期ケーブルを通じて、第１の処理ユニットから第２の処理ユニットに送られる。５０７で、第２のタイムスタンプを有する第２のメッセージは、同じ共通の同期ケーブルを通じて、第２の処理ユニットから第１の処理ユニットに送られる。
【0051】
[0047]５０９で、第１のタイムスタンプと第２のローカル時間との間の、第１のタイムスタンプ差が、第２の処理ユニットで生成され、第２のタイムスタンプと第１のローカル時間との間の、第２のタイムスタンプ差が、第１の処理ユニットで生成される。第１のタイムスタンプ差は、第２のローカル時間に基づく到着タイムスタンプから、第１のタイムスタンプを減算するステップによって生成され得る。第２のタイムスタンプ差は、第１のローカル時間に基づく到着タイムスタンプから、第２のタイムスタンプを減算するステップによって生成され得る。
【0052】
[0048]５１１で、第１のクロックおよび第２のクロックの一方または両方は、第１のタイムスタンプ差と、第２のタイムスタンプ差とに従って、調整される。調整は、前進、または１つまたは複数の可変遅延ユニットを通じて設定される追加の遅延とすることができる。
【0053】
[0049]この開示されるシステムは、最小量の接続性と共に、複数のデバイスを同期するように動作可能である。複数のデバイス内の各デバイスは、それが結合された他のデバイスに関して、小さな位相誤差／ドリフト（ｄ＿ｅｒｒ）を有し得る。いくつかの状況において、連続したデバイスの間の位相誤差（ｄ＿ｅｒｒ）は、最小位相補正ステップ（ｄ＿ｃａｌｉｂｒａｔｅ）より小さくなり得る。
【0054】
[0050]クロック同期の後でも、クロック生成器の位相較正（ｄ＿ｃａｌｉｂｒａｔｅ）のステップサイズが十分小さくない場合は、２つのデバイスの間に位相誤差（ｄ＿ｅｒｒ）が残り得る。多くのデバイスを備えたシステムでは、この位相誤差は累積し、デバイスのいくつかの間に、かなりの位相ドリフトを引き起こし得る。複数のデバイスの、任意の２つのデバイスの間の累積位相誤差は、監視されることができ、同期を改善するために利用され得る。
【0055】
[0051]図６は、ｄ＿ｅｒｒ＜ｄ＿ｃａｌｉｂｒａｔｅであるときでも、位相誤差を最小化するように動作可能な、リングトポロジーを示す。図６のリングトポロジーは、２つのデバイスの間の位相誤差を測定するように動作可能である。２つの連続したデバイスごとの較正は、１つの方向に累積する位相誤差に基づく。従って、デバイスＸとデバイス０との間の位相誤差の直接測定は、単一の測定での全体の累積誤差を表すことになり、高速で迅速な最小化を可能にする。誤差モニタ６０１は、直接または間接的に接続された、２つのデバイスの間の位相シフトを測定し得る。
【0056】
[0052]図６に示されるような多くのデバイス（０からＸまで）のセットアップでは、接続されたデバイスの位相は、直接監視される。デバイス０とデバイス２との間の位相誤差は、デバイス０とデバイス１との間の位相誤差を測定し、その位相誤差をデバイス１とデバイス２との間で測定された位相誤差に累積することによって決定され得る。モニタ６０１は、物理的ユニットまたはソフトウェアとすることができる。
【0057】
[0053]リングトポロジーを用いることによって、最初のデバイス（デバイス０）と、最後のデバイス（デバイスＸ）との間の誤差は、直接測定され得る。誤差は２つのデバイスごとの間で増加するので、どれだけ多くの位相補正（ｄ＿ｃａｌｉｂｒａｔｅ）のタップ／ステップが必要かを決定するために、デバイス０とデバイスＸとの間の最大誤差が測定され得る。例えば、累積位相誤差を最小化するために、３タップが必要である場合は、すべての位相を測定する必要なしに、リングの０．２５、０．５、および０．７５において単一のタップ補正がなされ得る。
【0058】
[0054]示されるように、デバイス１はデバイス０に接続されることができ、デバイス２はデバイス１に接続されることができ、デバイスＸがデバイスＸ－１に接続されるまで以下同様である。デバイスＸとデバイス０との間のインターフェース６０１は、累積誤差（Ｘ×ｄ＿ｅｒｒ）を監視するために用いられ得る。累積誤差に従って、デバイス位相が調整され得る。代わりに、２つのデバイスごとの間の位相誤差が計算され得る。例えば、デバイス０からデバイスｎまでの全体の誤差は、ｄ＿ｅｒｒ＿ｎである。ｄ＿ｅｒｒ＿ｎ＞ｄ＿ｃａｌｉｂｒａｔｅである最初のｎ個に対して、デバイスｎの位相は、全体の誤差をｄ＿ｃａｌｉｂｒａｔｅだけ低減するようにシフトされ得る。あらゆる他のデバイスｍ（ｎ＜ｍ＜ｘ）も、それらのデバイスの整列を維持するようにシフトされ得る。デバイスの間の位相誤差は、段階的に補正され得る。ｄ＿ｅｒｒ＿ｎ＞ｄ＿ｃａｌｉｂｒａｔｅとなったときを決定するこのプロセスは、全体の誤差が最小化されるまで繰り返され得る。
【0059】
[0055]Ｘ×Ｙ個のデバイス（Ｙ＜Ｘ）に対して、Ｘ個のデバイスの各グループは、第１の次元でリングトポロジーを確立することができ、Ｙ個のデバイスの各グループは、第２の次元でリングトポロジーにおいて接続され得る。図７は、多数のデバイスの間の位相誤差を最小化するための、例示の２次元リングトポロジーを示す。例えば、図７は、Ｘ＝４およびＹ＝３の２Ｄリングトポロジーを示す。これらの次元はまた、本開示から逸脱せずに、示されたものより大きくされ得る。第１の次元での、リングこと（例えば、リングＡ、Ｂ、およびＣ）の全体の誤差は、誤差モニタ６０１－Ａ、６０１－Ｂ、および６０１－Ｃに従って、最初に最小化され得る。次いで、第２の次元での、リングごと（例えば、リング０、１、２、および３）の全体の誤差は、誤差モニタ６０１－０、６０１－１、６０１－２、および６０１－３に従って最小化され得る。
【0060】
[0056]本方法および／またはシステムは、ハードウェア、ソフトウェア、またはハードウェアおよびソフトウェアの組み合わせにおいて実現され得る。本方法および／またはシステムは、少なくとも１つのコンピューティングシステムにおいて集中化されたやり方で、または異なる要素がいくつかの相互接続されたコンピューティングシステムにわたって拡がる分散化されたやり方で実現され得る。本明細書で述べられる方法を遂行するように適合された、任意の種類のコンピューティングシステムまたは他の装置が適する。典型的な実装形態は、１つもしくは複数の特定用途向け集積回路（ＡＳＩＣ）、１つもしくは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および／または１つもしくは複数のプロセッサ（例えば、ｘ８６、ｘ６４、ＡＲＭ、ＰＩＣ、および／または任意の他の適切なプロセッサアーキテクチャ）ならびに関連付けられた支援回路構成要素（例えば、ストレージ、ＤＲＡＭ、ＦＬＡＳＨ、バスインターフェース回路など）を備え得る。それぞれのディスクリートＡＳＩＣ、ＦＰＧＡ、プロセッサ、または他の回路は、「チップ」と呼ばれることができ、複数のこのような回路は、「チップセット」と呼ばれ得る。別の実装形態は、マシンによって実行されるとき、マシンに本開示で述べられるようなプロセスを行わせる、１つまたは複数の行のコードが記憶された、非一時的機械可読（例えば、コンピュータ可読）媒体（例えば、ＦＬＡＳＨドライブ、光ディスク、磁気記憶ディスク、その他）を備え得る。別の実装形態は、マシンによって実行されるとき、マシンが本開示で述べられるシステムとして動作するように（例えば、ソフトウェアおよび／またはファームウェアをそれの回路にロードするように）構成されるようにする、１つまたは複数の行のコードが記憶された、非一時的機械可読（例えば、コンピュータ可読）媒体（例えば、ＦＬＡＳＨドライブ、光ディスク、磁気記憶ディスク、その他）を備え得る。
【0061】
[0057]本明細書で用いられる「回路（ｃｉｒｃｕｉｔｓ）」および「回路構成要素（ｃｉｒｃｕｉｔｒｙ）」という用語は、物理的電子構成要素（すなわち、ハードウェア）と、ハードウェアを構成し、ハードウェアによって実行され、ならびに、またはそうでない場合ハードウェアに関連付けられ得る、任意のソフトウェアおよび／もしくはファームウェア（「コード」）を指す。本明細書で用いられる、例えば、特定のプロセッサおよびメモリは、第１の１つまたは複数の行のコードを実行するとき、第１の「回路」を備えることができ、第２の１つまたは複数の行のコードを実行するとき、第２の「回路」を備え得る。本明細書で用いられる「および／または」は、「および／または」によって結び付けられたリスト内の品目の任意の１つまたは複数を意味する。例として、「ｘおよび／またはｙ」は、３つの要素セット｛（ｘ）、（ｙ）、（ｘ、ｙ）｝のうちの任意の要素を意味する。別の例として、「ｘ、ｙ、および／またはｚ」は、７個の要素セット｛（ｘ）、（ｙ）、（ｚ）、（ｘ、ｙ）、（ｘ、ｚ）、（ｙ、ｚ）、（ｘ、ｙ、ｚ）｝のうちの任意の要素を意味する。本明細書で用いられる「例示的（ｅｘｅｍｐｌａｒｙ）」という用語は、非限定的な例、事例、または例示として役立つことを意味する。本明細書で用いられる「例えば（ｅ．ｇ．）」および「例えば（ｆｏｒ ｅｘａｍｐｌｅ）」は、１つまたは複数の非限定的な例、事例、または例示のリストを開始する。本明細書で用いられる、回路構成要素は、回路構成要素が、機能の性能が無効化されるか有効化されないかに関わらず（例えば、ユーザ設定可能な設定、工場での調節、その他によって）、機能を行うために必要なハードウェアおよびコード（必要な場合）を備えるときは常に、機能を行うように「動作可能」である。本明細書で用いられる「に基づく」という用語は、「少なくとも部分的に基づく」ことを意味する。例えば、「ｙに基づくｘ」とは、ｘが少なくとも部分的に「ｙ」に基づく（および例えば、ｚにも基づき得る）ことを意味する。
【0062】
[0058]本方法および／またはシステムが、いくつかの実装形態を参照して述べられたが、当業者には、本方法および／またはシステムの範囲から逸脱せずに、様々な変更がなされることができ、等価物が置き換えられ得ることが理解されるであろう。加えて、特定の状況または材料を、本開示の教示に、その範囲から逸脱せずに適合させるように、多くの変更がなされ得る。従って、本方法および／またはシステムは、開示される特定の実装形態に限定されず、本方法および／またはシステムは、添付の「特許請求の範囲」に包含されるすべての実装形態を含むようになることが意図される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【国際調査報告】