特表 2024-527641 半導体構造及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-26

(54)【発明の名称】半導体構造及びその製造方法

(51)【国際特許分類】

   H01L 21/76 20060101AFI20240719BHJP

   H10B 12/00 20230101ALI20240719BHJP

   H01L 21/336 20060101ALI20240719BHJP

   H01L 21/762 20060101ALI20240719BHJP

【ＦＩ】

H01L21/76 S

H10B12/00 671B

H01L29/78 301R

H01L21/76 D

H01L21/76 L

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022562320

(86)(22)【出願日】2022-07-12

(85)【翻訳文提出日】2022-10-14

(86)【国際出願番号】 CN2022105152

(87)【国際公開番号】W WO2023245760

(87)【国際公開日】2023-12-28

(31)【優先権主張番号】202210726332.2

(32)【優先日】2022-06-23

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ゼン イージー

【テーマコード（参考）】

5F032

5F083

5F140

【Ｆターム（参考）】

5F032AA35

5F032AA44

5F032AA46

5F032AA70

5F032BA01

5F032CA09

5F032DA02

5F032DA04

5F032DA06

5F032DA22

5F083ER04

5F083GA09

5F083GA19

5F083HA06

5F083NA01

5F083PR03

5F083PR05

5F083PR21

5F083PR22

5F140AA23

5F140CB04

5F140CB10

(57)【要約】

本開示の実施例は、半導体構造及びその製造方法を開示する。前記半導体構造は、基板と、前記基板内に位置する第１隔離溝と、前記第１隔離溝の底面及び側壁の下部を覆う第１絶縁層と、前記第１隔離溝の側壁の上部を覆う第２絶縁層と、少なくとも一部が前記第１絶縁層と前記第２絶縁層との間に位置して、前記第１絶縁層及び前記第２絶縁層を隔離する第３絶縁層と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体構造であって、
基板と、
前記基板内に位置する第１隔離溝と、
前記第１隔離溝の底面及び側壁の下部を覆う第１絶縁層と、
前記第１隔離溝の側壁の上部を覆う第２絶縁層と、
少なくとも一部が前記第１絶縁層と前記第２絶縁層との間に位置して、前記第１絶縁層及び前記第２絶縁層を隔離する第３絶縁層と、を備える、半導体構造。

【請求項2】

前記第１絶縁層及び前記第２絶縁層の材料は窒化物を含み、前記第３絶縁層の材料は酸化物を含む、ことを特徴とする
請求項１に記載の半導体構造。

【請求項3】

前記第１絶縁層の高さの前記第２絶縁層の高さに対する比の範囲は、２～６であり、前記第３絶縁層の前記第１絶縁層と前記第２絶縁層との間に位置する部分の高さと、前記第２絶縁層の高さとの比の範囲は、０．３～０．７である、ことを特徴とする
請求項１に記載の半導体構造。

【請求項4】

前記第１絶縁層及び前記第２絶縁層の厚さは、いずれも５～３０ｎｍである、ことを特徴とする
請求項１に記載の半導体構造。

【請求項5】

前記第１隔離溝の内壁と前記第１絶縁層との間に位置し、前記第１隔離溝の底面及び側壁の下部を覆う第４絶縁層と、
前記第１絶縁層によって前記第１隔離溝内で形成された凹部を充填する第１充填層と、をさらに備える、ことを特徴とする
請求項１に記載の半導体構造。

【請求項6】

前記第３絶縁層は、底層及び側壁層を含み、前記底層は、前記第４絶縁層、前記第１絶縁層及び前記第１充填層の最上部を覆い、前記側壁層は、前記第１隔離溝の上部側壁と前記第２絶縁層との間に位置する、ことを特徴とする
請求項５に記載の半導体構造。

【請求項7】

前記第２絶縁層と前記第３絶縁層の前記底層とによって前記第１隔離溝内で形成された凹部を充填する第２充填層をさらに備える、ことを特徴とする
請求項６に記載の半導体構造。

【請求項8】

第１サブ溝及び第２サブ溝を含む第２隔離溝をさらに備え、前記第２サブ溝の幅は前記第１サブ溝の幅よりも大きい、ことを特徴とする
請求項７に記載の半導体構造。

【請求項9】

前記第４絶縁層は、前記第２サブ溝の底面及び側壁の下部を覆い、前記第１絶縁層は、前記第４絶縁層によって前記第２サブ溝内で形成された凹部を充填し、
前記第３絶縁層は、前記第２サブ溝の側壁の上部及び前記第４絶縁層と前記第１絶縁層の最上部を覆い、
前記第２充填層は、前記第３絶縁層によって前記第２サブ溝内で形成された凹部を充填する、ことを特徴とする
請求項８に記載の半導体構造。

【請求項10】

前記第１隔離溝は、素子中核領域又は周辺領域に位置し、選択トランジスタを隔離するために用いられ、
前記第２隔離溝は、素子ユニット領域に位置し、メモリセルを隔離するために用いられる、ことを特徴とする
請求項８に記載の半導体構造。

【請求項11】

半導体構造の製造方法であって、
基板を提供することと、
前記基板をエッチングして第１隔離溝を形成することと、
第１絶縁層を形成することであって、前記第１絶縁層は、前記第１隔離溝の底面及び側壁の下部を覆うことと、
前記第１絶縁層の上方に第３絶縁層を形成することであって、前記第３絶縁層は少なくとも前記第１絶縁層の最上部を覆うことと、
前記第３絶縁層の上方に第２絶縁層を形成することであって、前記第２絶縁層は前記第１隔離溝の側壁の上部を覆い、前記第３絶縁層は前記第１絶縁層と前記第２絶縁層を隔離することと、を含む、半導体構造の製造方法。

【請求項12】

前記基板をエッチングして第１隔離溝を形成するステップは、
前記基板をエッチングして第２隔離溝を形成することをさらに含み、前記第２隔離溝は第１サブ溝及び第２サブ溝を含み、前記第２サブ溝の幅は、前記第１サブ溝の幅よりも大きいことを特徴とする
請求項１１に記載の製造方法。

【請求項13】

第１絶縁層を形成する前に、前記方法は、
第４絶縁材料層を形成することをさらに含み、前記第４絶縁材料層は、前記第１隔離溝及び前記第２サブ溝の内面を覆い、前記第１サブ溝を充填する、ことを特徴とする
請求項１２に記載の製造方法。

【請求項14】

第１絶縁層を形成することは、
第１絶縁材料層を形成することであって、前記第１絶縁材料層は前記第４絶縁材料層を覆い、前記第２サブ溝に満杯に充填されることと、
第１充填材料層を形成することであって、前記第１充填材料層は、前記第１絶縁材料層を覆い、前記第１隔離溝に満杯に充填されることと、
前記第１絶縁材料層、前記第４絶縁材料層及び前記第１充填材料層の最上部を前記基板の上面よりも低くするように、前記第１充填材料層、前記第１絶縁材料層及び前記第４絶縁材料層をエッチングすることによって、第１絶縁層、第４絶縁層及び第１充填層を形成することと、を含むことを特徴とする
請求項１３に記載の製造方法。

【請求項15】

第３絶縁層を形成することは
第３絶縁材料層を形成することと、
前記第３絶縁材料層をエッチングして、前記第４絶縁層、前記第１絶縁層と前記第１充填層の最上部及び前記第１隔離溝と前記第２サブ溝の側壁の上部を覆う第３絶縁層を形成することと、を含み、前記第３絶縁層の前記第１隔離溝内の部分によって第１収容キャビティが形成され、前記第３絶縁層の前記第２サブ溝内の部分によって第２収容キャビティが形成されることを特徴とする
請求項１４に記載の製造方法。

【請求項16】

第２絶縁層を形成することは
第２絶縁材料層を形成することであって、前記第２絶縁材料層は、前記第１収容キャビティの底面及び側壁を覆い、前記第２収容キャビティに満杯に充填されることと、
前記第２絶縁材料層をエッチングし、前記第２収容キャビティ内に位置する第２絶縁材料層と、前記第１収容キャビティの底面を覆う第２絶縁材料層とを除去することによって、前記第１収容キャビティの側壁を覆う第２絶縁層を形成することと、を含むことを特徴とする
請求項１５に記載の製造方法。

【請求項17】

前記第２絶縁層を形成した後、前記方法は、
前記第３絶縁層及び前記第２絶縁層の上方に第２充填材料層を形成することであって、前記第２充填材料層は前記第１収容キャビティ及び前記第２収容キャビティに完全に充填されることと、
前記第２充填材料層の最上部が前記第２絶縁層の最上部と面一になるように前記第２充填材料層をエッチングすることによって、第２充填層を形成することと、をさらに含むことを特徴とする
請求項１６に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本開示は、出願番号が２０２２１０７２６３３２．２であり、出願日が２０２２年０６月２３日であり、発明の名称が「半導体構造及びその製造方法」である中国特許出願に基づいて提出され、該中国特許出願の優先権を主張し、該中国特許出願の全ての内容が参照により本開示に組み込まれる。

【0002】

本開示は、半導体製造分野に関し、特に半導体構造及びその製造方法に関する。

【背景技術】

【0003】

半導体構造は、通常、基板と、基板に配置された複数のトランジスタと、複数のトランジスタを隔離するための基板内に位置する隔離構造とを備える。トランジスタは、通常平面ゲート構造を採用しており、そのゲート構造と隔離構造とが交差している部分を有する。

【0004】

しかし、半導体構造の小型化と高集積度への継続的な発展に伴い、トランジスタのチャネル領域間の電界が急速に増加することによって、多くのホットエレクトロンが生成され、ホットエレクトロンによって誘発されるパンチスルー（ＨＥＩＰ：Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｄｕｃｅｄ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）効果をもたらし、ホットエレクトロンが隔離構造内にトラップされるため、トランジスタのターンオフ特性を劣化させ、半導体構造の性能を低下させる。

【発明の概要】

【0005】

本開示の実施例は、半導体構造を提供する。該半導体構造は、
基板と、
前記基板内に位置する第１隔離溝と、
前記第１隔離溝の底面及び側壁の下部を覆う第１絶縁層と、
前記第１隔離溝の側壁の上部を覆う第２絶縁層と、
少なくとも一部が前記第１絶縁層と前記第２絶縁層との間に位置して、前記第１絶縁層及び前記第２絶縁層を隔離する第３絶縁層と、を備える。

【0006】

いくつかの実施例では、前記第１絶縁層及び前記第２絶縁層の材料は窒化物を含み、前記第３絶縁層の材料は酸化物を含む。

【0007】

いくつかの実施例では、前記第１絶縁層の高さの前記第２絶縁層の高さに対する比の範囲は、２～６であり、前記第３絶縁層の前記第１絶縁層と前記第２絶縁層との間に位置する部分の高さと、前記第２絶縁層の高さとの比の範囲は、０．３～０．７である。

【0008】

いくつかの実施例では、前記第１絶縁層及び前記第２絶縁層の厚さは、いずれも５～３０ｎｍである。

【0009】

いくつかの実施例では、前記第１隔離溝の内壁と前記第１絶縁層との間に位置し、前記第１隔離溝の底面及び側壁の下部を覆う第４絶縁層と、
前記第１絶縁層によって前記第１隔離溝内で形成された凹部を充填する第１充填層と、をさらに備える。

【0010】

いくつかの実施例では、前記第３絶縁層は、底層及び側壁層を含み、前記底層は、前記第４絶縁層、前記第１絶縁層及び前記第１充填層の最上部を覆い、前記側壁層は、前記第１隔離溝の上部側壁と前記第２絶縁層との間に位置する。

【0011】

いくつかの実施例では、前記第２絶縁層と前記第３絶縁層の前記底層とによって前記第１隔離溝内で形成された凹部を充填する第２充填層をさらに備える。

【0012】

いくつかの実施例では、第１サブ溝及び第２サブ溝を含む第２隔離溝をさらに備え、前記第２サブ溝の幅は前記第１サブ溝の幅よりも大きい。

【0013】

いくつかの実施例では、前記第４絶縁層は、前記第２サブ溝の底面及び側壁の下部を覆い、前記第１絶縁層は、前記第４絶縁層によって前記第２サブ溝内で形成された凹部を充填し、前記第３絶縁層は、前記第２サブ溝の側壁の上部及び前記第４絶縁層と前記第１絶縁層の最上部を覆い、前記第２充填層は、前記第３絶縁層によって前記第２サブ溝内で形成された凹部を充填する。

【0014】

いくつかの実施例では、前記第１隔離溝は、素子中核領域又は周辺領域に位置し、選択トランジスタを隔離するために用いられ、前記第２隔離溝は、素子ユニット領域に位置し、メモリセルを隔離するために用いられる。

【0015】

本開示の実施例は、半導体構造の製造方法をさらに提供する。該半導体構造の製造方法は、
基板を提供することと、
前記基板をエッチングして第１隔離溝を形成することと、
第１絶縁層を形成することであって、前記第１絶縁層は、前記第１隔離溝の底面及び側壁の下部を覆うことと、
前記第１絶縁層の上方に第３絶縁層を形成することであって、前記第３絶縁層は少なくとも前記第１絶縁層の最上部を覆うことと、
前記第３絶縁層の上方に第２絶縁層を形成することであって、前記第２絶縁層は前記第１隔離溝の側壁の上部を覆い、前記第３絶縁層は前記第１絶縁層と前記第２絶縁層を隔離することと、を含む。

【0016】

いくつかの実施例では、前記基板をエッチングして第１隔離溝を形成する同じステップは、
前記基板をエッチングして第２隔離溝を形成することをさらに含み、前記第２隔離溝は第１サブ溝及び第２サブ溝を含み、前記第２サブ溝の幅は、前記第１サブ溝の幅よりも大きい。

【0017】

いくつかの実施例では、第１絶縁層を形成する前に、前記方法は、
第４絶縁材料層を形成することをさらに含み、前記第４絶縁材料層は、前記第１隔離溝及び前記第２サブ溝の内面を覆い、前記第１サブ溝を充填する。

【0018】

いくつかの実施例では、第１絶縁層を形成することは、
第１絶縁材料層を形成することであって、前記第１絶縁材料層は前記第４絶縁材料層を覆い、前記第２サブ溝に満杯に充填されることと、
第１充填材料層を形成することであって、前記第１充填材料層は、前記第１絶縁材料層を覆い、前記第１隔離溝に満杯に充填されることと、
前記第１絶縁材料層、前記第４絶縁材料層及び前記第１充填材料層の最上部を前記基板の上面よりも低くするように、前記第１充填材料層、前記第１絶縁材料層及び前記第４絶縁材料層をエッチングすることによって、第１絶縁層、第４絶縁層及び第１充填層を形成することと、を含む。

【0019】

いくつかの実施例では、第３絶縁層を形成することは
第３絶縁材料層を形成することと、
前記第３絶縁材料層をエッチングして、前記第４絶縁層、前記第１絶縁層と前記第１充填層の最上部及び前記第１隔離溝と前記第２サブ溝の側壁の上部を覆う第３絶縁層を形成することと、を含み、前記第３絶縁層の前記第１隔離溝内の部分によって第１収容キャビティが形成され、前記第３絶縁層の前記第２サブ溝内の部分によって第２収容キャビティが形成される。

【0020】

いくつかの実施例では、第２絶縁層を形成することは
第２絶縁材料層を形成することであって、前記第２絶縁材料層は、前記第１収容キャビティの底面及び側壁を覆い、前記第２収容キャビティに満杯に充填されることと、
前記第２絶縁材料層をエッチングし、前記第２収容キャビティ内に位置する第２絶縁材料層と、前記第１収容キャビティの底面を覆う第２絶縁材料層とを除去することによって、前記第１収容キャビティの側壁を覆う第２絶縁層を形成することと、を含む。

【0021】

いくつかの実施例では、前記第２絶縁層を形成した後、前記方法は、
前記第３絶縁層及び前記第２絶縁層の上方に第２充填材料層を形成することであって、前記第２充填材料層は前記第１収容キャビティ及び前記第２収容キャビティに完全に充填されることと、
前記第２充填材料層の最上部が前記第２絶縁層の最上部と面一になるように前記第２充填材料層をエッチングすることによって、第２充填層を形成することと、をさらに含む。

【0022】

本開示の実施例は、半導体構造及びその製造方法を提供し、前記半導体構造は、基板と、前記基板内に位置する第１隔離溝と、前記第１隔離溝の底面及び側壁の下部を覆う第１絶縁層と、前記第１隔離溝の側壁の上部を覆う第２絶縁層と、少なくとも一部が前記第１絶縁層と前記第２絶縁層との間に位置して、前記第１絶縁層及び前記第２絶縁層を隔離する第３絶縁層と、を備える。本開示の実施例は、第３絶縁層を使用して第１絶縁層と第２絶縁層を隔離し、これにより、第１絶縁層内にトラップされたホットエレクトロンと第２絶縁層内にトラップされたホットエレクトロンを隔離し、第２絶縁層内にトラップされたホットエレクトロンが第１絶縁層に流れ込むのを防止し、第１絶縁層内に蓄積されるホットエレクトロンの数を減少させることができ、しかも第１絶縁層及び第２絶縁層は隔離されており、第１絶縁層及び第２絶縁層が隔離されていない場合と比較して、第１絶縁層及び第２絶縁層のホットエレクトロンを蓄積するキャリアが減少しているため、蓄積できるホットエレクトロンが少なくなるため、ＨＥＩＰ効果を効果的に緩和することができる。

【0023】

本開示の１つ又は複数の実施例の詳細は、以下の添付図面及び説明に記載される。本開示の他の特徴及び利点は、明細書の図面及び特許請求の範囲から明らかになる。

【図面の簡単な説明】

【0024】

【図1】本開示の実施例による半導体構造の平面概略図である。

【図2】図１のＡ－Ａ’線、Ｂ－Ｂ’線に沿った断面構造概略図である。

【図3】本開示の実施例による半導体構造の製造方法のフローチャートである。

【図4】本開示の実施例による半導体構造のプロセスフローチャートである。

【図5】本開示の実施例による半導体構造のプロセスフローチャートである。

【図6】本開示の実施例による半導体構造のプロセスフローチャートである。

【図7】本開示の実施例による半導体構造のプロセスフローチャートである。

【図8】本開示の実施例による半導体構造のプロセスフローチャートである。

【図9】本開示の実施例による半導体構造のプロセスフローチャートである。

【図10】本開示の実施例による半導体構造のプロセスフローチャートである。

【図11】本開示の実施例による半導体構造のプロセスフローチャートである。

【図12】本開示の実施例による半導体構造のプロセスフローチャートである。

【発明を実施するための形態】

【0025】

本開示の実施例の技術的解決策をより明確に説明するために、以下、実施例に必要な添付図面を簡単に紹介する。明らかに、上記に記載された図面は、本開示のいくつかの実施例にすぎない。当業者にとっては、創造的な労働なしに、これらの図面に基づいて他の図面を取得することもできる。

【0026】

以下に図面を参照しながら本開示に開示された例示的な実施形態をより詳細に説明する。本開示の例示的な実施形態が図面に示されているが、本開示は様々な形態で実現されてもよく、本明細書に記載の具体的な実施形態によって限定されるべきではないことを理解されたい。逆に、これらの実施形態は、本開示をより完全に理解し、本開示の範囲を当業者に十分に伝えることができるように提供される。

【0027】

以下の説明では、本開示をより完全に理解することができるように提供するために、多くの具体的な詳細が記載される。しかしながら、当業者にとっては、本開示がこれらの１つ又は複数の細部が記載されなくても実施され得ることが明らかである。他の例では、当技術分野におけるいくつかの公知の技術的特徴は、本開示を紛らわしくならないように割愛している。即ち、本明細書では、実際の実施例のすべての特徴を記載することがなく、公知の機能及び構造を詳しく説明しない。

【0028】

明確にするために、図面において、層、領域、素子のサイズ及びそれらの相対的なサイズは、誇張されている可能性がある。すべての図面における同じ符号は同じ素子を表す。

【0029】

素子又は層が、「…上にある」、「…に隣接する」、他の素子又は層「に接続される」又は「に結合される」と記載される場合、それは直接的に他の素子又は層上にあってもよく、他の素子又は層に隣接してもよく、他の素子又は層に接続され又は結合されてもよく、又は介在する素子又は層が存在し得ることを理解すべきである。逆に、素子が「直接…上にある」、「…に直接隣接する」、他の素子又は層「に直接接続される」又は「に直接結合される」と記載される場合、介在する素子又は層は存在しないと意味する。第１、第２、第３などの用語は、さまざまな素子、部品、領域、層、及び／又はセクションを説明するために使用されてもよいが、これらの素子、部品、領域、層、及び／又はセクションは、これらの用語によって制限されるべきではないことを理解すべきである。これらの用語は、一つの素子、部品、領域、層、又はセクションを別の素子、部品、領域、層、又はセクションと区別するためにのみ使用される。したがって、下記に記載される第１素子、部品、領域、層又はセクションは、本開示の教示から逸脱することなく、第２素子、部品、領域、層又はセクションとして表すことができる。第２素子、部品、領域、層又はセクションと記載されても、第１素子、部品、領域、層又はセクションが本開示に必ず存在することを意味しているわけではない。

【0030】

「…下に」、「…下で」、「下の」、「…の下に」、「…の上に」、「上の」などの空間関係用語は、本明細書では説明の便宜のために使用され、図に示された１つの素子又は特徴と他の素子又は特徴との関係を表す。空間関係用語は、図に示される方向に加えて、使用及び操作中の装置の異なる方向をさらに包含することを意図することを理解すべきである。例えば、図面の装置が反転すると、次に、他の素子の「下に」又は「その下に」又は「その下で」と記述された素子又は特徴の方向は、他の素子又は特徴の「上」である。したがって、例示的な「…下に」及び「…下で」という用語は、上方向及び下方向の両方を包含することができる。装置は別の方向に向けられてもよく（９０度回転又は他の方向に向けられる）、本明細書で使用される空間記述用語はそれに応じて解釈される。

【0031】

本明細書で使用される用語は、具体的な実施形態を説明することだけを目的としており、本開示を限定しない。本明細書で使用されるとき、単数形の「１」、「１つ」、及び「前記／該」は、文脈が他の方式を明確に指示しない限り、複数形も含むことを意図している。「構成する」及び／又は「含む」という用語は、本明細書で使用される場合、前記特徴、整数、ステップ、操作、素子及び／又は部品の存在を決定するが、１つ又はより多くの他の特徴、整数、ステップ、操作、素子、部品、及び／又は組の存在又は追加を排除しないことも理解されたい。本明細書で使用される場合、「及び／又は」という用語は、関連する列挙された項目の任意及びすべての組み合わせを含む。

【0032】

半導体構造は、通常、基板と、基板に配置された複数のトランジスタと、複数のトランジスタを隔離するための基板内に位置する隔離溝と、隔離溝内に位置する隔離構造とを備える。トランジスタは、通常平面ゲート構造を採用しており、そのゲート構造と隔離構造とが交差している部分を有する。隔離構造は、通常、隔離溝の内壁を覆う酸化物層と、酸化物層を覆う窒化物層と、隔離溝を充填する充填層を含む。

【0033】

しかし、小型化と高集積度に向けた半導体構造の継続的な発展に伴い、トランジスタのチャネル領域間の電界が急速に増加し、さらに多くのホットエレクトロンが生成され、高エネルギー電子をトラップする能力を有する窒化物層内にトラップされる。トラップされたホットエレクトロンは、正孔を吸引して隔離構造に隣接する基板内に集中させ、トランジスタの有効なチャネル長を元の長さよりも小さくする。それによって、トランジスタのゲート構造に電圧を印加しなくても、電流を流すことがあり、これにより、トランジスタのターンオフ特性を劣化させ、トランジスタの漏れ電流が増加し、半導体構造の性能を低下させる。これは、ホットエレクトロンによって誘発されるパンチスルー（ＨＥＩＰ：Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｄｕｃｅｄ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）効果である。

【0034】

通常、ＨＥＩＰ効果は、酸化物層の厚さを増加させて窒化物層と基板との間の距離を増加させることによって緩和されるが、これは、隔離構造を形成するプロセスの難しさが上昇する。

【0035】

これに基づき、本開示の実施形態の以下の技術的解決策が提案される。以下、本開示の具体的な実施形態は、図面を参照して詳細に説明される。本開示の実施例を詳細に説明するとき、説明の便宜のために、概略図は一般的な比例によらず部分的に拡大するが、該概略図は例だけであり、ここで本開示の保護範囲を限定すべきではない。

【0036】

図１は本開示の実施例による半導体構造の平面概略図であり、図２は、図１のＡ－Ａ’線、Ｂ－Ｂ’線に沿った断面構造概略図である。以下、図１～図２を参照して本開示の実施例による半導体構造をさらに説明する。

【0037】

図に示すように、半導体構造は、基板１０と、基板１０内に位置する第１隔離溝１１と、第１隔離溝１１の底面及び側壁の下部を覆う第１絶縁層１３と、第１隔離溝１１の側壁の上部を覆う第２絶縁層１６と、少なくとも一部が第１絶縁層１３と第２絶縁層１６との間に位置して、第１絶縁層１３及び第２絶縁層１６を隔離する第３絶縁層１５と、を備える。

【0038】

実際の操作では、本開示の実施例による半導体構造は、三次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）であってもよいが、これに限定されなく、半導体構造は、任意の半導体構造であってもよい。

【0039】

基板は、半導体基板であってもよく、少なくとも１つの単一材質半導体材料（例えば、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板）、少なくとも１つのＩＩＩ－Ｖ化合物半導体材料、少なくとも１つのＩＩ－ＶＩ化合物半導体材料、少なくとも１つの有機半導体材料又は当技術分野で知られている他の半導体材料を含むことができる。一つの具体的な実施例では、基板はシリコン基板であり、シリコン基板は、他の物質を混ぜ合わせたものであっても良く、混ぜ合わせていないものであっても良い。

【0040】

一実施例では、基板１０は、素子ユニット領域１０１と、素子中核領域又は周辺領域１０２とを含む。いくつかの実施例では、第１隔離溝１１は、素子中核領域又は周辺領域１０２に位置し、選択トランジスタを隔離するために使用される。具体的には、第１隔離溝１１は、素子中核領域又は周辺領域１０２に少なくとも１つの第１アクティブ領域ＡＡ１を規定し、実際の操作では、平面ゲート構造を有するＰ型トランジスタ又はＮ型トランジスタのような選択トランジスタが、第１アクティブ領域ＡＡ１上に形成され得る。

【0041】

一実施例において、第１絶縁層１３及び第２絶縁層１６の材料は窒化物を含む。本開示の実施例では、第１絶縁層１３及び第２絶縁層１６の材料として窒化物を使用し、これにより、トランジスタのチャネル領域の引張応力又は圧縮応力を必要に応じて増加させることができ、それによって、トランジスタの応力に対する要求を満たし、トランジスタのチャネル領域のキャリアの移動度を向上させる。具体的には、引張応力はチャネル領域で引張歪みを形成することによって、Ｎ型トランジスタの電子移動度を増加させることができ、圧縮応力はチャネル領域で圧縮歪みを形成することによって、Ｐ型トランジスタの正孔移動度を増加させることができる。第１絶縁層１３と第２絶縁層１６の材料は同じでも異なってもよい。１つの具体的な実施例では、第１絶縁層１３及び第２絶縁層１６の材料は、同じであり、例えば窒化シリコンである。しかし、これに限定されなく、上記の応力要求を満たす任意の材料を、第１絶縁層１３及び第２絶縁層１６の材料として使用することができる。第３絶縁層１５の材料は、酸化物、例えば酸化シリコンを含む。

【0042】

第１絶縁層１３及び第２絶縁層１６は、ホットエレクトロンをトラップする能力を有する。本開示の実施例は、第３絶縁層１５を使用して第１絶縁層１３と第２絶縁層１６を隔離し、これにより、第１絶縁層１３内にトラップされたホットエレクトロンと第２絶縁層１６内にトラップされたホットエレクトロンを隔離し、第２絶縁層１６内にトラップされたホットエレクトロンが第１絶縁層１３に流れ込むのを防止し、第１絶縁層１３内に蓄積されるホットエレクトロンの数を減少させ、しかも、第１絶縁層１３及び第２絶縁層１６は隔離されており、第１絶縁層１３及び第２絶縁層１６が隔離されていない場合と比較して、第１絶縁層１３及び第２絶縁層１６でホットエレクトロンを蓄積するキャリアが減少しているため、蓄積できるホットエレクトロンが少なくなるため、ＨＥＩＰ効果を効果的に緩和することができる。

【0043】

第１絶縁層１３の高さの第２絶縁層１６の高さに対する比は、大きすぎず小さすぎないようにすべきである。第１絶縁層１３の高さの第２絶縁層１６の高さに対する比が大きすぎる場合、第１絶縁層１３が第１隔離溝１１の上部まで延び、第１絶縁層１３に蓄積されたホットエレクトロンが比較的に多くなり、第１アクティブ領域ＡＡ１の上部に比較的多くの正孔が集まるため、ＨＥＩＰ効果を緩和する効果が減弱される。第１絶縁層１３の高さの第２絶縁層１６の高さに対する比が小さすぎる場合、第１隔離溝１１の上部に位置する第２絶縁層１６の高さが比較的に高く、第２絶縁層１６で比較的に多くのホットエレクトロンをトラップすることになり、第１アクティブ領域ＡＡ１の上部には比較的に多くの正孔が集まるため、ＨＥＩＰ効果を緩和する効果が減弱される。一実施例において、第１絶縁層１３の高さの第２絶縁層１６の高さに対する比の範囲は、２～６であり、具体的には、例えば、３、４、５などである。

【0044】

第３絶縁層１５の、第１絶縁層１３と第２絶縁層１６との間に位置する部分の高さは、大きすぎず小さすぎないようにすべきである。第３絶縁層１５の、第１絶縁層１３と第２絶縁層１６との間に位置する部分の高さが大きすぎる場合、第１絶縁層１３と第２絶縁層１６の高さの和が比較的小さいため、第１絶縁層１３と第２絶縁層１６が基板１０の応力を高める効果が減弱される。第３絶縁層１５の、第１絶縁層１３と第２絶縁層１６との間に位置する部分の高さが小さすぎる場合、ＨＥＩＰ効果を緩和する効果が減弱される。一実施例では、第３絶縁層１５の第１絶縁層１３と第２絶縁層１６との間に位置する部分の高さと、第２絶縁層１６の高さとの比の範囲は、０．３～０．７であり、具体的には、例えば、０．４、０．５、０．６などである。

【0045】

一実施例において、第１絶縁層１３及び第２絶縁層１６の厚さは５～３０ｎｍである。いくつかの実施例では、第１絶縁層１３及び第２絶縁層１６の厚さは１０～２５ｎｍである。１つの具体的な実施例では、第１絶縁層１３の厚さは第２絶縁層１６の厚さよりも大きく、第２絶縁層１６は比較的薄い厚さを有するため、第１絶縁層１３に蓄積され得るホットエレクトロンはより少なく、ＨＥＩＰ効果を効果的に緩和する。

【0046】

一実施例では、半導体構造は、第１隔離溝１１の内壁と第１絶縁層１３との間に位置し、第１隔離溝１１の底面及び側壁の下部を覆う第４絶縁層１８と、第１絶縁層１３によって第１隔離溝１１内で形成された凹部Ｓ１を充填する第１充填層１４とをさらに備える。第４絶縁層１８の材料は、第３絶縁層１５の材料と同じあってもよく、例えば酸化シリコンであってもよい。第１充填層１４の材料は、酸化シリコンなどの酸化物であってもよい。

【0047】

一実施例において、第３絶縁層１５は、底層１５１及び側壁層１５２を含み、底層１５１は、第４絶縁層１８、第１絶縁層１３及び第１充填層１４の最上部を覆う。側壁層１５２は、第１隔離溝１１の上部側壁と第２絶縁層１６との間に位置する。いくつかの実施例では、第３絶縁層１５は基板１０の上面も覆う。

【0048】

本開示の実施例では、基板１０と第１絶縁層１３、第２絶縁層１６との間に第４絶縁層１８、第３絶縁層１５を設置して、基板１０を第１絶縁層１３、第２絶縁層１６から隔離することにより、ＨＥＩＰ効果をさらに緩和することができる。また、本開示の実施例では、第３絶縁層１５を用いて第１絶縁層１３と第２絶縁層１６とを隔離することにより、ＨＥＩＰ効果が効果的に緩和されるため、第４絶縁層１８と第３絶縁層１５の厚さを余分に厚くする必要はなく、プロセスを単純化し、プロセスウィンドウを高める。

【0049】

一実施例では、半導体構造は、第２充填層１７をさらに含み、第２充填層１７は、第２絶縁層１６と第３絶縁層１５の底層１５１とによって第１隔離溝１１内で形成された凹部Ｓ２を充填する。第２充填層１７の材料は、第１充填層１４の材料と同じであってもよく、例えば、酸化シリコンである。

【0050】

一実施例では、半導体構造は、第２隔離溝１２をさらに含み、第２隔離溝１２は、第１サブ溝１２１及び第２サブ溝１２２を含み、第２サブ溝１２２の幅は第１サブ溝１２１の幅よりも大きい。具体的には、第２隔離溝１２は、素子ユニット領域１０１に位置し、メモリセルを隔離するために用いられ、素子ユニット領域１０１内に互いに平行に配列された複数の第２アクティブ領域ＡＡ２を画定する。実際の操作では、第１隔離溝１１及び第２隔離溝１２は、同じプロセスステップで形成され、第１隔離溝１１の幅は、第１サブ溝１２１、第２サブ溝１２２の幅よりも大きい。第１隔離溝１１、第２サブ溝１２２の幅が第１サブ溝１２１の幅よりも大きいため、同じエッチングプロセス条件では、第１隔離溝１１、第２サブ溝１２２の深さは、第１サブ溝１２１の深さより大きくなることを理解できる。

【0051】

一実施例において、第４絶縁層１８は、第２サブ溝１２２の底面及び側壁の下部を覆い、第１絶縁層１３は、第４絶縁層１８によって第２サブ溝１２２内で形成された凹部Ｓ３を充填する。第３絶縁層１５は、第２サブ溝１２２の側壁の上部、第４絶縁層１８及び第１絶縁層１３の最上部を覆う。第２充填層１７は、第３絶縁層１５によって第２サブ溝１２２内で形成された凹部Ｓ４を充填する。いくつかの実施例では、第４絶縁層１８は第１サブ溝１２１の下部を充填し、第３絶縁層１５は第１サブ溝１２１の上部を充填する。

【0052】

本開示の実施例は、半導体構造の製造方法をさらに提供し、図３に示すように、該方法は以下のステップ３０１～３０５を含む。

【0053】

ステップ３０１において、基板を提供する。

【0054】

ステップ３０２において、基板をエッチングして第１隔離溝を形成する。

【0055】

ステップ３０３において、第１絶縁層を形成し、第１絶縁層は、第１隔離溝の底面及び側壁の下部を覆う。

【0056】

ステップ３０４において、第１絶縁層の上方に第３絶縁層を形成し、第３絶縁層は少なくとも第１絶縁層の最上部を覆う。

【0057】

ステップ３０５において、第３絶縁層の上方に第２絶縁層を形成し、第２絶縁層は第１隔離溝の側壁の上部を覆い、第３絶縁層は第１絶縁層と第２絶縁層を隔離する。

【0058】

以下、図４～図１２、図２を参照して本開示の実施例に係る半導体構造の製造方法をさらに詳細に説明し、ここで、図４～図１２は各プロセスステップの図１のＡ－Ａ’線、Ｂ－Ｂ’線に沿った断面構造概略図である。

【0059】

まず、図４に示すように、ステップ３０１を実行して基板１０を提供する。

【0060】

基板は、半導体基板であってもよく、少なくとも１つの単一材質半導体材料（例えば、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板）、少なくとも１つのＩＩＩ－Ｖ化合物半導体材料、少なくとも１つのＩＩ－ＶＩ化合物半導体材料、少なくとも１つの有機半導体材料又は当技術分野で知られている他の半導体材料を含むことができる。一つの具体的な実施例では、基板はシリコン基板であり、シリコン基板は、他の物質を混ぜ合わせたものであっても良く、混ぜ合わせていないものであっても良い。

【0061】

一実施例では、基板１０は、素子ユニット領域１０１と、素子中核領域又は周辺領域１０２とを含む。実際の操作では、メモリセルは素子ユニット領域１０１に形成され、選択トランジスタは素子中核領域又は周辺領域１０２に形成されることが可能である。

【0062】

次に、ステップ３０２を実行し、図５に示すように、基板１０をエッチングして第１隔離溝１１を形成する。

【0063】

具体的には、フォトリソグラフィ及びドライ／ウェットエッチングプロセスを用いて第１隔離溝１１を形成することができる。第１隔離溝１１は、素子中核領域又は周辺領域１０２に形成され、素子中核領域又は周辺領域１０２内に少なくとも１つの第１アクティブ領域ＡＡ１を画定し、実際の操作では、後続操作で平面ゲート構造を有するＰ型トランジスタ又はＮ型トランジスタのような選択トランジスタが、第１アクティブ領域ＡＡ１上に形成され得る。

【0064】

一実施例では、基板１０をエッチングして第１隔離溝１１を形成するステップは、基板１０をエッチングして第２隔離溝１２を形成することをさらに含み、第２隔離溝１２は第１サブ溝１２１及び第２サブ溝１２２を含み、第２サブ溝１２２の幅は、第１サブ溝１２１の幅よりも大きい。いくつかの実施例では、第２隔離溝１２は、素子ユニット領域１０１に形成され、素子ユニット領域１０１内に互いに平行に配列された複数の第２アクティブ領域ＡＡ２を画定する。実際の操作では、後続操作で第２アクティブ領域ＡＡ２上にメモリセルを形成することができ、第２隔離溝１２は、メモリセルを隔離するように用いられる。本開示の実施例では、第１隔離溝１１及び第２隔離溝１２が同じプロセスステップで形成されるため、１つのマスキングプロセスを減少させることができ、それによってプロセスが単純化される。

【0065】

一実施例において、第１隔離溝１１の幅は、第１サブ溝１２１、第２サブ溝１２２の幅よりも大きい。第１隔離溝１１、第２サブ溝１２２の幅が第１サブ溝１２１の幅よりも大きいため、同じエッチングプロセス条件では、第１隔離溝１１、第２サブ溝１２２の深さは、第１サブ溝１２１の深さより大きくなることを理解できる。

【0066】

次に、ステップ３０３を実行し、図７～図８に示すように、第１絶縁層１３を形成し、第１絶縁層１３は、第１隔離溝１１の底面及び側壁の下部を覆う。

【0067】

一実施例では、図６に示すように、第１絶縁層１３を形成する前に、該方法は、第４絶縁材料層１８’を形成するステップをさらに含み、第４絶縁材料層１８’は、第１隔離溝１１及び第２サブ溝１２２の内面を覆い、第１サブ溝１２１を充填する。いくつかの実施例では、第４絶縁材料層１８’は、基板１０の上面にも覆う。第１サブ溝１２１の深さと幅が比較的小さいため、同じ堆積プロセス条件下では、第４絶縁材料層１８’は、第１隔離溝１１、第２サブ溝１２２に満杯に充填されることがなく、第１サブ溝１２１に満杯に充填されることができるため、最終的に形成された第４絶縁層１８が第１サブ溝１２１の下部に充填されるようにすることを理解できる。第４絶縁材料層１８’は、その場水蒸気生成プロセス（ＩＳＳＧ）と原子層堆積（ＡＬＤ）プロセスの組み合わせで形成することができる。第４絶縁層１８の材料は、酸化物、例えば酸化シリコンを含む。

【0068】

再び図７～８を参照すると、第１絶縁層１３を形成することは、
第１絶縁材料層１３’を形成することであって、第１絶縁材料層１３’は第４絶縁材料層１８’を覆い、第２サブ溝１２２に満杯に充填されることと、
第１充填材料層１４’を形成することであって、第１充填材料層１４’は、第１絶縁材料層１３’を覆い、第１隔離溝１１に満杯に充填されることと、
第１絶縁材料層１３’、第４絶縁材料層１８’及び第１充填材料層１４’の最上部を基板１０の上面よりも低くするように、第１充填材料層１４’、第１絶縁材料層１３’及び第４絶縁材料層１８’をエッチングすることによって、第１絶縁層１３、第４絶縁層１８及び第１充填層１４を形成することと、を含む。

【0069】

第２サブ溝１２２の幅は、第１隔離溝１１よりも小さいため、同じ堆積プロセス条件下では、第１絶縁材料層１３’が第１隔離溝１１に満杯に充填されることがなく、第２サブ溝１２２に満杯に充填されることができることを理解できる。第１絶縁材料層１３’、第１充填材料層１４’は、化学気相堆積（ＣＶＤ）プロセス、プラズマ励起化学気相堆積（ＰＥＣＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセス、又はそれらの組み合わせによって形成され得る。第１絶縁層１３の材料は、窒化シリコンなどの窒化物を含む。第１充填層１４の材料は、酸化シリコンなどの酸化物を含む。

【0070】

次に、ステップ３０４を実行し、図９に示すように、第１絶縁層１３の上方に第３絶縁層１５を形成し、第３絶縁層１５は少なくとも第１絶縁層１３の最上部を覆う。

【0071】

具体的には、第３絶縁層１５を形成することは、第３絶縁材料層（図示せず）を形成することと、第３絶縁材料層（図示せず）をエッチングして、第４絶縁層１８、第１絶縁層１３と第１充填層１４の最上部及び第１隔離溝１１及び第２サブ溝１２２の側壁の上部を覆う第３絶縁層１５を形成することとを含む。第３絶縁層１５の第１隔離溝１１内の部分によって第１収容キャビティＴ１が形成され、第３絶縁層１５の第２サブ溝１２２内の部分によって、第２収容キャビティＴ２が形成される。第３絶縁層１５は、基板１０の上面も覆う。

【0072】

第１サブ溝１２１の幅と深さは比較的小さいため、同じ堆積プロセス条件下では、第３絶縁層１５によって、第１サブ溝１２１の第４絶縁層１８で充填されていない部分を満杯に充填することができることを理解できる。第３絶縁層１５は、化学気相堆積（ＣＶＤ）プロセス、プラズマ励起化学気相堆積（ＰＥＣＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセス、又はそれらの組み合わせによって形成され得る。第３絶縁層１５の材料は、酸化シリコンなどの酸化物を含む。

【0073】

次に、ステップ３０５を実行し、図１０から図１１に示すように、第３絶縁層１５の上方に第２絶縁層１６を形成し、第２絶縁層１６は第１隔離溝１１の側壁の上部を覆い、第３絶縁層１５は、第１絶縁層１３と第２絶縁層１６とを隔離する。

【0074】

具体的には、第２絶縁層１６を形成することは、
第２絶縁材料層１６’を形成することであって、第２絶縁材料層１６’は、第１収容キャビティＴ１の底面及び側壁を覆い、第２収容キャビティＴ２に満杯に充填されることと、
第２絶縁材料層１６’をエッチングし、第２収容キャビティＴ２内の第２絶縁材料層１６’と、第１収容キャビティＴ１の底面を覆う第２絶縁材料層１６’とを除去することによって、第１収容キャビティＴ１の側壁を覆う第２絶縁層１６を形成することと、を含む。

【0075】

第２サブ溝１２２の幅が第１隔離溝１１より小さいため、第２収容キャビティＴ２の幅は、第１収容キャビティＴ１の幅よりも小さく、同じ堆積プロセス条件下では、第２絶縁材料層１６’は、第１収容キャビティＴ１に満杯に充填されることがなく、第２収容キャビティＴ２に満杯に充填されることができる。第２絶縁材料層１６’は、化学気相堆積（ＣＶＤ）プロセス、プラズマ励起化学気相堆積（ＰＥＣＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセス、又はそれらの組み合わせによって形成され得る。

【0076】

一実施例では、第２絶縁層１６の材料は窒化物を含む。本開示の実施例では、窒化物を第１絶縁層１３及び第２絶縁層１６の材料として使用し、トランジスタのチャネル領域の引張応力又は圧縮応力を必要に応じて増加させることを可能にし、それによって、トランジスタの応力に対する要求を満たし、トランジスタのチャネル領域のキャリアの移動度を向上させる。具体的には、引張応力はチャネル領域で引張歪みを形成して、Ｎ型トランジスタの電子移動度を増加させることができ、圧縮応力はチャネル領域で圧縮歪みを形成することによって、Ｐ型トランジスタの正孔移動度を増加させることができる。第１絶縁層１３と第２絶縁層１６の材料は同じでも異なってもよい。１つの具体的な実施例では、第１絶縁層１３及び第２絶縁層１６の材料は、同じであり、例えば窒化シリコンである。しかし、これに限定されなく、上記の応力要求を満たす任意の材料を、第１絶縁層１３及び第２絶縁層１６の材料として使用することができる。

【0077】

第１絶縁層１３及び第２絶縁層１６は、ホットエレクトロンをトラップする能力を有する。本開示の実施例は、第３絶縁層１５を使用して第１絶縁層１３と第２絶縁層１６を隔離し、これにより、第１絶縁層１３内にトラップされたホットエレクトロンと第２絶縁層１６内にトラップされたホットエレクトロンを隔離し、特に後の熱処理などのプロセスにおいて、第２絶縁層１６内のホットエレクトロンは失われ、第３絶縁層１５によって、第２絶縁層１６内にトラップされたホットエレクトロンが第１絶縁層１３に流れ込むのを防止することができるため、第１絶縁層１３に蓄積されるホットエレクトロンの数を減少させることができ、しかも第１絶縁層１３及び第２絶縁層１６は隔離されており、第１絶縁層１３及び第２絶縁層１６が隔離されていない場合と比較して、第１絶縁層１３及び第２絶縁層１６のホットエレクトロンを蓄積するキャリアが減少しているため、蓄積できるホットエレクトロンが少なくなるため、ＨＥＩＰ効果を効果的に緩和することができる。

【0078】

第１絶縁層１３の高さの第２絶縁層１６の高さに対する比は、大きすぎず小さすぎないようにすべきである。第１絶縁層１３の高さの第２絶縁層１６の高さに対する比が大きすぎる場合、第１絶縁層１３が第１隔離溝１１の上部まで延び、第１絶縁層１３に蓄積されたホットエレクトロンが比較的に多くなり、第１アクティブ領域ＡＡ１の上部に比較的多くの正孔が集まるため、ＨＥＩＰ効果を緩和する効果が減弱される。第１絶縁層１３の高さの第２絶縁層１６の高さに対する比が小さすぎる場合、第１隔離溝１１の上部に位置する第２絶縁層１６の高さが比較的に高く、第２絶縁層１６で比較的に多くのホットエレクトロンをトラップすることになり、第１アクティブ領域ＡＡ１の上部には比較的に多くの正孔が集まるため、ＨＥＩＰ効果を緩和する効果が減弱される。一実施例において、第１絶縁層１３の高さの第２絶縁層１６の高さに対する比の範囲は、２～６であり、具体的には、例えば、３、４、５などである。

【0079】

第３絶縁層１５の、第１絶縁層１３と第２絶縁層１６との間に位置する部分の高さは、大きすぎず小さすぎないようにすべきである。第３絶縁層１５の、第１絶縁層１３と第２絶縁層１６との間に位置する部分の高さが大きすぎる場合、第１絶縁層１３と第２絶縁層１６の高さの和が比較的に小さいため、第１絶縁層１３と第２絶縁層１６が基板１０の応力を高める効果が減弱される。第３絶縁層１５の、第１絶縁層１３と第２絶縁層１６との間に位置する部分の高さが小さすぎる場合、ＨＥＩＰ効果を緩和する効果が減弱される。一実施例では、第３絶縁層１５の第１絶縁層１３と第２絶縁層１６との間に位置する部分の高さと、第２絶縁層１６の高さとの比の範囲は、０．３～０．７であり、具体的には、例えば、０．４、０．５、０．６などである。

【0080】

一実施例において、第１絶縁層１３及び第２絶縁層１６の厚さは５～３０ｎｍである。いくつかの実施例では、第１絶縁層１３及び第２絶縁層１６の厚さは１０～２５ｎｍである。１つの具体的な実施例では、第１絶縁層１３の厚さは第２絶縁層１６の厚さよりも大きく、第２絶縁層１６は比較的薄い厚さを有するため、第１絶縁層１３に蓄積され得るホットエレクトロンはより少なく、ＨＥＩＰ効果を効果的に緩和する。

【0081】

再び図１１を参照すると、第４絶縁層１８、第３絶縁層１５は、基板１０を第１絶縁層１３、第２絶縁層１６から隔離するため、ＨＥＩＰ効果をさらに緩和できる。また、本開示の実施例では、第３絶縁層１５を用いて第１絶縁層１３と第２絶縁層１６とを隔離することにより、ＨＥＩＰ効果が効果的に緩和されるため、第４絶縁層１８と第３絶縁層１５の厚さを余分に厚くする必要はなく、プロセスを単純化し、プロセスウィンドウを高める。

【0082】

次に、図１２及び図２に示すように、第２絶縁層１６を形成した後、該方法は、
第３絶縁層１５及び第２絶縁層１６の上方に第２充填材料層１７’を形成することであって、第２充填材料層１７’は第１収容キャビティＴ１及び第２収容キャビティＴ２に完全に充填されることと、
第２充填材料層１７’の最上部が第２絶縁層１６の最上部と面一になるように第２充填材料層１７’をエッチングすることによって、第２充填層１７を形成することと、をさらに含む。

【0083】

なお、当業者は、本開示の保護範囲から逸脱することなく、上記のステップの順序を変更することができ、上記の説明は、本開示の選択可能な実施例にすぎず、本開示の保護範囲を限定するためのものではなく、本開示の精神及び原則の範囲内で行われるいかなる修正、同等の置換及び改良は、全て本開示の保護範囲内に含まれるべきである。

【産業上の利用可能性】

【0084】

本開示の実施例は、第３絶縁層を使用して第１絶縁層と第２絶縁層を隔離し、これにより、第１絶縁層内にトラップされたホットエレクトロンと第２絶縁層内にトラップされたホットエレクトロンを隔離し、第２絶縁層内にトラップされたホットエレクトロンが第１絶縁層に流れ込むのを防止し、第１絶縁層内に蓄積されるホットエレクトロンの数を減少させることができ、しかも第１絶縁層及び第２絶縁層は隔離されており、第１絶縁層及び第２絶縁層が隔離されていない場合と比較して、第１絶縁層及び第２絶縁層のホットエレクトロンを蓄積するキャリアが減少しているため、蓄積できるホットエレクトロンが少なくなるため、ＨＥＩＰ効果を効果的に緩和することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】