特表 2024-527642 半導体構造及びメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-26

(54)【発明の名称】半導体構造及びメモリ

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20240719BHJP

   G11C 7/06 20060101ALI20240719BHJP

   H10B 12/00 20230101ALI20240719BHJP

【ＦＩ】

H01L27/092 C

G11C7/06 120

H10B12/00 601

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022562507

(86)(22)【出願日】2022-07-08

(85)【翻訳文提出日】2022-10-13

(86)【国際出願番号】 CN2022104699

(87)【国際公開番号】W WO2024000625

(87)【国際公開日】2024-01-04

(31)【優先権主張番号】202210744736.4

(32)【優先日】2022-06-27

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ワン シャンユー

(72)【発明者】

【氏名】リー ニン

【テーマコード（参考）】

5F048

5F083

【Ｆターム（参考）】

5F048AC03

5F048BB01

5F048BD10

5F083AD00

5F083GA12

5F083LA03

(57)【要約】

半導体構造及びメモリを提供する。該半導体構造は、第１アクティブ領域と、第１アクティブ領域の上方に位置する第１ゲートであって、第１アクティブ領域及び第１ゲートは第１トランジスタを形成するために用いられる、第１ゲートと、第２アクティブ領域であって、第２アクティブ領域と第１アクティブ領域は第１方向に沿って配列され、第２アクティブ領域と第１アクティブ領域は互いに独立する、第２アクティブ領域と、第２アクティブ領域の上方に位置する第２ゲートであって、第２アクティブ領域及び第２ゲートは第２トランジスタを形成するために用いられる、第２ゲートと、を含み、ここで、第１トランジスタと第２トランジスタのサイズは同じであり、第１トランジスタの電気的パラメータと第２トランジスタの電気的パラメータとの偏差は、所定の閾値内にあり、第１トランジスタ及び第２トランジスタは、１つのクロスカップル増幅単位に属する。
【選択図】図４

【特許請求の範囲】

【請求項1】

半導体構造であって、
第１アクティブ領域と、
前記第１アクティブ領域の上方に位置する第１ゲートであって、前記第１アクティブ領域及び前記第１ゲートは第１トランジスタを形成するために用いられる、第１ゲートと、
第２アクティブ領域であって、前記第２アクティブ領域と前記第１アクティブ領域は第１方向に沿って配列され、前記第２アクティブ領域と前記第１アクティブ領域は互いに独立する、第２アクティブ領域と、
前記第２アクティブ領域の上方に位置する第２ゲートであって、前記第２アクティブ領域及び前記第２ゲートは第２トランジスタを形成するために用いられる、第２ゲートと、を含み、
ここで、前記第１トランジスタのサイズは、前記第２トランジスタのサイズと同じであり、前記第１トランジスタの電気的パラメータと前記第２トランジスタの電気的パラメータとの偏差は、所定の閾値内にあり、前記第１トランジスタ及び前記第２トランジスタは、１つのクロスカップル増幅単位に属する、半導体構造。

【請求項2】

前記第１ゲートの形状は、前記第２ゲートの形状と同じであり、
第１方向では、前記第１ゲートの上縁は前記第１アクティブ領域の上縁より高く、前記第１ゲートの下縁は前記第１アクティブ領域の下縁より低く、前記第２ゲートの上縁は前記第２アクティブ領域の上縁より高く、前記第２ゲートの下縁は前記第２アクティブ領域の下縁より低い、
請求項１に記載の半導体構造。

【請求項3】

第１方向では、前記第１アクティブ領域の上縁と前記第１ゲートの上縁との高さの差は第１値であり、前記第２アクティブ領域の上縁と前記第２ゲートの上縁との高さの差は第２値であり、ここで、前記第１値と前記第２値は同じであり、
前記第１アクティブ領域の下縁と前記第１ゲートの下縁との高さの差は第３値であり、前記第２アクティブ領域の下縁と前記第２ゲートの下縁との高さの差は第４値であり、ここで、前記第３値と前記第４値は同じである、
請求項２に記載の半導体構造。

【請求項4】

前記半導体構造は、
前記第１アクティブ領域に位置する第１接触領域と、
前記第１アクティブ領域に位置する第２接触領域であって、前記第１接触領域、前記第１ゲート及び前記第２接触領域は第２方向に沿って順次に配列される、第２接触領域と、
前記第２アクティブ領域に位置する第３接触領域と、
前記第２アクティブ領域に位置する第４接触領域であって、前記第３接触領域、前記第２ゲート及び前記第４接触領域は第２方向に沿って順次に配列される、第４接触領域と、を更に含む、
請求項１に記載の半導体構造。

【請求項5】

第２方向では、前記第１接触領域と前記第１ゲートとの距離は第５値であり、前記第３接触領域と前記第２ゲートとの距離は第６値であり、且つ、前記第５値と前記第６値は同じであり、前記第２接触領域と前記第１ゲートとの距離は第７値であり、前記第４接触領域と前記第２ゲートとの距離は第８値であり、且つ、前記第７値と前記第８値は同じである、
請求項４に記載の半導体構造。

【請求項6】

第１方向では、前記第２接触領域の上縁と前記第１接触領域の上縁は面一であり、且つ、前記第２接触領域の下縁は、前記第１接触領域の下縁より低く、前記第４接触領域の下縁と前記第３接触領域の下縁は面一であり、且つ、前記第４接触領域の上縁は、前記第３接触領域の上縁より高い、
請求項４に記載の半導体構造。

【請求項7】

第１方向では、前記第２接触領域の上縁は、前記第１接触領域の上縁より高く、且つ、前記第２接触領域の下縁は、前記第１接触領域の下縁より低く、前記第４接触領域の上縁は、前記第３接触領域の上縁より高く、且つ、前記第４接触領域の下縁は、前記第３接触領域の下縁より低い、
請求項４に記載の半導体構造。

【請求項8】

第１方向では、前記第１接触領域の上縁と前記第２接触領域の上縁との距離は第９値であり、前記第３接触領域の上縁と前記第４接触領域の上縁との距離は第１０値であり、ここで、前記第９値と前記第１０値は同じであり、
前記第１接触領域の下縁と前記第２接触領域の下縁との距離は第１１値であり、前記第３接触領域の下縁と前記第４接触領域の下縁との距離は第１２値であり、ここで、前記第１１値と前記第１２値は同じである、
請求項７に記載の半導体構造。

【請求項9】

前記第９値と、前記第１０値と、前記第１１値と、前記第１２値とは、全部同じである、
請求項８に記載の半導体構造。

【請求項10】

前記半導体構造は、
前記第１アクティブ領域の上方に位置する第３ゲートであって、前記第３ゲートは前記第１ゲートから離れた前記第２接触領域の一側に配置され、前記第１アクティブ領域及び前記第３ゲートは第３トランジスタを形成するために用いられる、第３ゲートと、
前記第２アクティブ領域の上方に位置する第４ゲートであって、前記第４ゲートは前記第２ゲートから離れた前記第４接触領域の一側に配置され、前記第２アクティブ領域及び前記第４ゲートは第４トランジスタを形成するために用いられる、第４ゲートと、を更に含み、
ここで、前記第３トランジスタ及び前記第４トランジスタは、別のクロスカップル増幅単位に属する、
請求項４に記載の半導体構造。

【請求項11】

前記半導体構造は、
前記第１アクティブ領域に位置する第５接触領域であって、前記第５接触領域は前記第２接触領域から離れた前記第３ゲートの一側に配置される、第５接触領域と、
前記第２アクティブ領域に位置する第６接触領域であって、前記第６接触領域は前記第４接触領域から離れた前記第４ゲートの一側に配置される、第６接触領域と、を更に含む、
請求項１０に記載の半導体構造。

【請求項12】

前記第１接触領域の形状は、前記第５接触領域の形状と同じであり、前記第３接触領域の形状は、前記第６接触領域の形状と同じであり、
第１方向では、前記第１接触領域の中心点は、前記第５接触領域の中心点と同じ位置にあり、前記第３接触領域の中心点は、前記第６接触領域の中心点と同じ位置であり、
前記第１ゲートと前記第３ゲートは、前記第２接触領域に関して中心対称であり、前記第２ゲートと前記第４ゲートは、第５接触領域に関して中心対称である、
請求項１１に記載の半導体構造。

【請求項13】

前記第１アクティブ領域と、前記第２アクティブ領域と、前記第１ゲート～第４ゲートと、前記第１接触領域～第６接触領域とは共に、１つの繰り返し単位を構成し、且つ、複数の繰り返し単位は、第２方向に沿って配列され、
同じ繰り返し単位内の前記第１ゲートと第３ゲートとの距離は第１３値であり、隣接する繰り返し単位内の前記第１ゲートと第３ゲートとの距離は第１４値であり、
同じ繰り返し単位内の前記第２ゲートと第４ゲートとの距離は第１５値であり、隣接する繰り返し単位内の前記第２ゲートと第４ゲートとの距離は第１６値であり、
ここで、前記第１３値と、前記第１４値と、前記第１５値と、前記第１６値とは、全部同じである、
請求項１２に記載の半導体構造。

【請求項14】

前記第１ゲートには第７接触領域が配置され、前記第２ゲートには第８接触領域が配置され、前記第３ゲートには第９接触領域が配置され、前記第４ゲートには第１０接触領域が配置され、ここで、
前記第７接触領域と前記第１０接触領域は、中心対称であり、前記第８接触領域と前記第９接触領域は、中心対称である、
請求項１２に記載の半導体構造。

【請求項15】

メモリであって、
前記メモリは、請求項１乃至１４のいずれか一項に記載の半導体構造を含む、メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０６月２７日に中国特許局に提出された、出願番号が２０２２１０７４４７３６．４であり、発明の名称が「半導体構造及びメモリ」である中国特許出願の優先権を主張し、その内容の全てが参照により本願に組み込まれる。

【0002】

本開示は半導体の分野に関し、特に半導体構造及びメモリに関する。

【背景技術】

【0003】

メモリにおいて、センスアンプ（ＳＡ：Ｓｅｎｓｉｎｇ Ａｍｐｌｉｆｉｅｒ）は重要な機能部品であり、メモリ単位により出力されるデータ信号を増幅して出力し、又は、外部の信号を増幅してメモリ単位に書き込むことができる。センスアンプは、一対のＰ型トランジスタ（ＰＳＡと呼ぶ）と一対のＮ型トランジスタ（ＮＳＡと呼ぶ）からなる。但し、製造プロセス中に、ＰＳＡにいくつかの偏差又はミスマッチの問題が存在するので、センスアンプの性能を低下させる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示は、クロスカップル構造におけるトランジスタの対称性を向上させ、トランジスタのミスマッチに起因するノイズを改善し、信号増幅性能を向上させることができる半導体構造及びメモリを提供する。

【課題を解決するための手段】

【0005】

第１の態様では、本開示の実施例は、半導体構造を提供し、前記半導体構造は、
第１アクティブ領域と、
前記第１アクティブ領域の上方に位置する第１ゲートであって、前記第１アクティブ領域及び前記第１ゲートは第１トランジスタを形成するために用いられる、第１ゲートと、
第２アクティブ領域であって、前記第２アクティブ領域と前記第１アクティブ領域は第１方向に沿って配列され、前記第２アクティブ領域と前記第１アクティブ領域は互いに独立する、第２アクティブ領域と、
前記第２アクティブ領域の上方に位置する第２ゲートであって、前記第２アクティブ領域及び前記第２ゲートはで第２トランジスタを形成するために用いられる、第２ゲートと、を含み、
ここで、前記第１トランジスタのサイズは、前記第２トランジスタのサイズと同じであり、前記第１トランジスタの電気的パラメータと前記第２トランジスタの電気的パラメータとの偏差は、所定の閾値内にあり、前記第１トランジスタ及び前記第２トランジスタは、１つのクロスカップル増幅単位に属する。

【0006】

いくつかの実施例では、前記第１ゲートの形状は、前記第２ゲートの形状と同じであり、第１方向では、前記第１ゲートの上縁は前記第１アクティブ領域の上縁より高く、前記第１ゲートの下縁は前記第１アクティブ領域の下縁より低く、前記第２ゲートの上縁は前記第２アクティブ領域の上縁より高く、前記第２ゲートの下縁は前記第２アクティブ領域の下縁より低い。

【0007】

いくつかの実施例では、第１方向では、前記第１アクティブ領域の上縁と前記第１ゲートの上縁との高さの差は第１値であり、前記第２アクティブ領域の上縁と前記第２ゲートの上縁との高さの差は第２値であり、ここで、前記第１値と前記第２値は同じであり、前記第１アクティブ領域の下縁と前記第１ゲートの下縁との高さの差は第３値であり、前記第２アクティブ領域の下縁と前記第２ゲートの下縁との高さの差は第４値であり、ここで、前記第３値と前記第４値は同じである。

【0008】

いくつかの実施例では、前記第１アクティブ領域に位置する第１接触領域と、前記第１アクティブ領域に位置する第２接触領域であって、前記第１接触領域、前記第１ゲート及び前記第２接触領域は第２方向に沿って順次に配列される、第２接触領域と、及び、前記第２アクティブ領域に位置する第３接触領域と、前記第２アクティブ領域に位置する第４接触領域であって、前記第３接触領域、前記第２ゲート及び前記第４接触領域は第２方向に沿って順次に配列される、第４接触領域と、を更に含む。

【0009】

いくつかの実施例では、第２方向では、前記第１接触領域と前記第１ゲートとの距離は第５値であり、前記第３接触領域と前記第２ゲートとの距離は第６値であり、且つ、前記第５値と前記第６値は同じであり、前記第２接触領域と前記第１ゲートとの距離は第７値であり、前記第４接触領域と前記第２ゲートとの距離は第８値であり、且つ、前記第７値と前記第８値は同じである。

【0010】

いくつかの実施例では、第１方向では、前記第２接触領域の上縁と前記第１接触領域の上縁は面一であり、且つ、前記第２接触領域の下縁は、前記第１接触領域の下縁より低く、前記第４接触領域の下縁と前記第３接触領域の下縁は面一であり、且つ、前記第４接触領域の上縁は、前記第３接触領域の上縁より高い。

【0011】

いくつかの実施例では、第１方向では、前記第２接触領域の上縁は、前記第１接触領域の上縁より高く、且つ、前記第２接触領域の下縁は、前記第１接触領域の下縁より低く、前記第４接触領域の上縁は、前記第３接触領域の上縁より高く、且つ、前記第４接触領域の下縁は、前記第３接触領域の下縁より低い。

【0012】

いくつかの実施例では、第１方向では、前記第１接触領域の上縁と前記第２接触領域の上縁との距離は第９値であり、前記第３接触領域の上縁と前記第４接触領域の上縁との距離は第１０値であり、ここで、前記第９値と前記第１０値は同じであり、前記第１接触領域の下縁と前記第２接触領域の下縁との距離は第１１値であり、前記第３接触領域の下縁と前記第４接触領域の下縁との距離は第１２値であり、ここで、前記第１１値と前記第１２値は同じである。

【0013】

いくつかの実施例では、前記第９値、前記第１０値、前記第１１値、前記第１２値は、全部同じである。

【0014】

いくつかの実施例では、前記半導体構造は、前記第１アクティブ領域の上方に位置し、前記第１ゲートから離れた前記第２接触領域の一側に配置され、前記第１アクティブ領域及び前記第３ゲートは第３トランジスタを形成するために用いられる、第３ゲートと、前記第２アクティブ領域の上方に位置し、前記第２ゲートから離れた前記第４接触領域の一側に配置され、前記第２アクティブ領域及び前記第４ゲートは第４トランジスタを形成するために用いられる、第４ゲートと、を更に含み、ここで、前記第３トランジスタ及び前記第４トランジスタは、別のクロスカップル増幅単位に属する。

【0015】

いくつかの実施例では、前記半導体構造は、前記第１アクティブ領域に位置する第５接触領域であって、前記第５接触領域は前記第２接触領域から離れた前記第３ゲートの一側に配置される、第５接触領域と、前記第２アクティブ領域に位置する第６接触領域であって、前記第６接触領域は前記第４接触領域から離れた前記第４ゲートの一側に配置される、第６接触領域と、を更に含む。

【0016】

いくつかの実施例では、前記第１接触領域の形状は、前記第５接触領域の形状と同じであり、前記第３接触領域の形状は、前記第６接触領域の形状と同じであり、第１方向では、前記第１接触領域の中心点は、前記第５接触領域の中心点と同じ位置にあり、前記第３接触領域の中心点は、前記第６接触領域の中心点と同じ位置であり、前記第１ゲートと前記第３ゲートは、前記第２接触領域に関して中心対称であり、前記第２ゲートと前記第４ゲートは、第５接触領域に関して中心対称である。

【0017】

いくつかの実施例では、前記第１アクティブ領域と、前記第２アクティブ領域と、前記第１ゲート～第４ゲートと、前記第１接触領域～第６接触領域とは共に、１つの繰り返し単位を構成し、且つ、複数の繰り返し単位は、第２方向に沿って配列され、同じ繰り返し単位内の前記第１ゲートと第３ゲートとの距離は第１３値であり、隣接する繰り返し単位内の前記第１ゲートと第３ゲートとの距離は第１４値であり、同じ繰り返し単位内の前記第２ゲートと第４ゲートとの距離は第１５値であり、隣接する繰り返し単位内の前記第２ゲートと第４ゲートとの距離は第１６値であり、ここで、前記第１３値、前記第１４値、前記第１５値、前記第１６値は、全部同じである。

【0018】

いくつかの実施例では、前記第１ゲートには第７接触領域が配置され、前記第２ゲートには第８接触領域が配置され、前記第３ゲートには第９接触領域が配置され、前記第４ゲートには第１０接触領域が配置され、ここで、前記第７接触領域と前記第１０接触領域は、中心対称であり、前記第８接触領域と前記第９接触領域は、中心対称である。

【0019】

第２方面、本開示の実施例は、第１方面による半導体構造を含むメモリを提供する。

【0020】

本開示の実施例は半導体構造及びメモリを提供し、この半導体構造は、第１アクティブ領域と、第１アクティブ領域の上方に位置する第１ゲートであって、第１アクティブ領域及び前記第１ゲートは第１トランジスタを形成するために用いられる、第１ゲートと、第２アクティブ領域であって、前記第２アクティブ領域と前記第１アクティブ領域は第１方向に沿って配列され、前記第２アクティブ領域と前記第１アクティブ領域は互いに独立する、第２アクティブ領域と、前記第２アクティブ領域の上方に位置する第２ゲートであって、前記第２アクティブ領域及び前記第２ゲートは第２トランジスタを形成するために用いられる、第２ゲートと、を含み、ここで、前記第１トランジスタのサイズは、第２トランジスタと同じであり、前記第１トランジスタの電気的パラメータと前記第２トランジスタの電気的パラメータとの偏差は、所定の閾値内にあり、前記第１トランジスタ及び前記第２トランジスタは、１つのクロスカップル増幅単位に属する。このように、第１アクティブ領域と第２アクティブ領域が互いに独立しているため、第１トランジスタ及び第２トランジスタにとって、そのゲートとアクティブ領域との重なる面積や形状がより類似であり、これにより第１トランジスタと第２トランジスタとの対称性を向上させ、両者間の電気的パラメータの偏差値がより小さく、クロスカップル増幅単位の信号増幅の能力を向上でき、最終的にメモリにおけるセンスアンプの性能を向上させる。

【図面の簡単な説明】

【0021】

【図1】センスアンプの構造を示す概略図である。

【図2】センスアンプの詳細な構造を示す概略図である。

【図3】ＰＳＡのプロセス構造を示す概略図である。

【図4】本開示の実施例によって提供される半導体構造を示す概略図である。

【図5】本開示の実施例によって提供される半導体構造のレイアウトを示す概略図である。

【図6】本開示の実施例によって提供される別の半導体構造を示す概略図である。

【図7】本開示の実施例によって提供される他の半導体構造を示す概略図である。

【図8】本開示の実施例によって提供される更に別の半導体構造を示す概略図である。

【図9】本開示の実施例によって提供される更に別の半導体構造を示す概略図である。

【図10】本開示の実施例によって提供される更に別の半導体構造を示す概略図である。

【図11】本開示の実施例によって提供される半導体構造の性能を示す図である。

【図12】本開示の実施例によって提供されるメモリの構造を示す概略図である。

【発明を実施するための形態】

【0022】

以下、本開示の実施例の技術的解決策を本開示の実施例の図面を参照して明確かつ完全に説明する。明細書に記載の具体的な実施例は、本出願を説明するためにのみ使用され、本出願を限定するものではないことを理解されたい。また、説明を容易にするために、関連出願に関連する部分のみを図面に示したことに留意されたい。

【0023】

特に明記されていない限り、本明細書で使用されるすべての技術用語および科学用語は、本開示の当業者によって通常理解されるものと同じ意味を有する。本明細書で使用される用語は、本開示の実施例を説明するためにのみ採用され、本開示を限定することを意図するものではない。

【0024】

以下の説明において、「いくつかの実施例」とは、全ての可能な実施例のサブセットを指すが、「いくつかの実施例」というのは、全ての可能な実施例の同じサブセット又は異なるサブセットであり得、競合することなく互いに組み合わせることができることが理解できる。

【0025】

本明細書における「第１／第２／第３」などの用語は、特定の順番を限定するものではなく、類似する対象を区別するものであることに留意されたい。「第１／第２／第３」は、適切な場合において特定の順番又は前後順番を変換できるので、本明細書に記載の本願実施例は、本明細書に図示又は記載されたもの以外の順番で実行できることが理解できる。

【0026】

本開示に関する英語の略称を説明する。
ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）：金属－酸化物半導体電界効果トランジスタ。
ＰＭＯＳ：Ｐ型ＭＯＳトランジスタ、主には正孔が導電する半導体であり、Ｐ型トランジスタとも呼ばれる。
ＮＭＯＳ：Ｎ型ＭＯＳトランジスタ、主には電子が導電する半導体であり、Ｎ型トランジスタとも呼ばれる。
ＢＬ（Ｂｉｔ Ｌｉｎｅ）：ビット線。
ＷＬ（Ｗｏｒｄ Ｌｉｎｅ）：ワード線。

【0027】

集積回路では、ＭＯＳトランジスタは依然として最もよく使われる単位部品である。メモリにおけるセンスアンプ（ＳＡ：Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）に対して、ＮＭＯＳペアとＰＭＯＳペアとによって構成されるクロスカップル増幅単位がコアである。図１を参照すると、センスアンプの構造の概略図が示されている。図１に示すように、センスアンプ（センスアンプの回路）は、ビット線ペア（／ＢＬ及びＢＬで表される）の間にセンスアンプを配置し、第１参照信号ＳＡＰと第２参照信号ＳＡＮとを介して、データ「０」又はデータ「１」を表す小信号を増幅させることにより、データ信号をメモリ単位からローカルデータ線（／ＬＩＯ及びＬＩＯで表される）に読み取るか、又は、データ信号をローカルデータ線からメモリ単位に書き込む。図２を参照すると、センスアンプの詳細な構造の概略図が示されている。図１又は図２に示すように、トランジスタＰ１とトランジスタＰ２とによって構成されるクロスカップル増幅単位のＰＭＯＳペアは、ＰＳＡとも呼ばれ、トランジスタＮ１とトランジスタＮ２とによって構成されるクロスカップル増幅単位のＮＭＯＳペアは、ＮＳＡとも呼ばれ、クロスカップル増幅単位の増幅効果は、ペアになっている二つの部品の違いに大きく左右される。更に、図１の他の部品は、プリチャージ機能を実現するか、又は伝送スイッチとして使用される。図２では、トランジスタＭ１及びトランジスタＭ２はＮＳＡのミスマッチによるノイズの低減に用いられ、トランジスタＭ３及びトランジスタＭ４は分離に用いられ、トランジスタＭ６は、プリチャージ処理に用いられる。図１及び図２の回路の原理は、部品を結合して推断してもよく、且つ、この部分の内容は本開示の実施例の実施に影響を与えず、ここでは繰り返し説明しない。

【0028】

図２に示すように、センスアンプ（センスアンプの回路）にはＮＳＡのミスマッチ問題を解決するための専用のトランジスタＭ１とトランジスタＭ２とが配置されるが、ＰＳＡのミスマッチを解決するための専用の機能部品が配置されないので、ＰＳＡの対称性を向上させることでミスマッチ問題を改善することは、センスアンプの性能に重要な意義がある。

【0029】

図３を参照すると、ＰＳＡのプロセス構造の概略図が示されている。図３に示すように、ＰＳＡでは、トランジスタＰ１とトランジスタＰ２とのアクティブ領域が繋がり、この時に、トランジスタＰ１及びトランジスタＰ２に対して、そのゲートとアクティブ領域との重なり領域は、違いが大きく、具体的には図３の位置（１）と位置（２）、及び、位置（３）と位置（４）を参照することができ、それによって、このＰＳＡにおけるトランジスタペアが電気特性に大きな違いを示し、センスアンプの増幅性能を低減し、更にメモリの性能に影響を与える。

【0030】

本開示の実施例は半導体構造を提供し、この半導体構造は、第１アクティブ領域と、前記第１アクティブ領域の上方に位置する第１ゲートであって、前記第１アクティブ領域及び前記第１ゲートは第１トランジスタを形成するために用いられる、第１ゲートと、第２アクティブ領域であって、前記第２アクティブ領域と前記第１アクティブ領域は第１方向に沿って配列され、前記第２アクティブ領域と前記第１アクティブ領域は互いに独立する、第２アクティブ領域と、前記第２アクティブ領域の上方に位置する第２ゲートであって、前記第２アクティブ領域及び前記第２ゲートは第２トランジスタを形成するために用いられる、第２ゲートと、を含み、ここで、前記第１トランジスタのサイズは、前記第２トランジスタと同じであり、前記第１トランジスタの電気的パラメータと前記第２トランジスタの電気的パラメータとの偏差は、所定の閾値内にあり、前記第１トランジスタ及び前記第２トランジスタは、１つのクロスカップル増幅単位に属する。このように、第１アクティブ領域と第２アクティブ領域が互いに独立しているため、第１トランジスタ及び第２トランジスタにとって、そのゲートとアクティブ領域同士との重なる面積や形状がより類似であり、これにより第１トランジスタと第２トランジスタとの対称性を向上させ、両者間の電気的パラメータの偏差値がより小さく、クロスカップル増幅単位の信号増幅の能力を向上でき、最終的にメモリにおけるセンスアンプの性能を向上させる。

【0031】

以下に図面を参照しながら、本開示の各実施例を詳しく説明する。

【0032】

本開示の一実施例では、図４を参照すると、本開示の実施例によって提供される半導体構造１０の概略図が示されている。図４に示すように、この半導体構造１０は、
第１アクティブ領域１１と、
第１アクティブ領域１１の上方に位置する第１ゲート１２であって、前記第１アクティブ領域１１及び前記第１ゲート１２は第１トランジスタを形成するために用いられる、第１ゲート１２と、
第２アクティブ領域１３であって、前記第２アクティブ領域１３と前記第１アクティブ領域１１と第１方向に沿って配列され、前記第２アクティブ領域１３と前記第１アクティブ領域１１は互いに独立する、第２アクティブ領域１３と、
前記第２アクティブ領域１３の上方に位置する第２ゲート１４であって、前記第２アクティブ領域１３及び前記第２ゲート１４は第２トランジスタを形成するために用いられる、第２ゲート１４と、を含んでもよく、
ここで、前記第１トランジスタのサイズは、前記第２トランジスタと同じであり、前記第１トランジスタの電気的パラメータと前記第２トランジスタの電気的パラメータとの偏差は、所定の閾値内にあり、前記第１トランジスタ及び前記第２トランジスタは、１つのクロスカップル増幅単位に属する。

【0033】

なお、本開示の実施例によって提供される半導体構造１０は、センスアンプの回路を形成するために用いられる。第１トランジスタ及び第２トランジスタは、全部ＰＭＯＳであり、即ち、第１トランジスタ及び第２トランジスタは、クロスカップル増幅単位におけるＰＳＡであってもよい。

【0034】

更に、第１トランジスタ及び第２トランジスタは、クロスカップル増幅単位におけるＮＳＡであってもよく、又は、他の類似な回路構造に応用されてもよい。本開示の実施例にはＰＳＡのみを例示として後の説明を行うが、それに関する制限にならない。

【0035】

このように、図４に示すように、第１アクティブ領域と第２アクティブ領域が互いに独立しているため、第１トランジスタ及び第２トランジスタにとって、そのゲートとアクティブ領域との重なる面積や形状がより類似であり、それによって、第１トランジスタと第２トランジスタとの対称性を向上させ、両者間の電気的パラメータの偏差値がより小さく、クロスカップル増幅単位の信号増幅の能力を向上でき、最終的にメモリにおけるセンスアンプの性能を向上させる。

【0036】

それに対応して、図５を参照すると、本開示の実施例によって提供される半導体構造のレイアウトの概略図が示されている。図５に示すように、第１トランジスタのポリシリコンゲートＰＧ（即ち、前記第１ゲート１２）と、第２トランジスタのポリシリコンゲートＰＧ（即ち、前記第２ゲート１４）との形状は同じであり、ここでの金属層Ｍ０は接触領域の電気的接続を実現し、第１トランジスタのアクティブ領域ＡＣＴＩＶＥ（即ち、前記第１アクティブ領域１１）と、第２トランジスタのアクティブ領域ＡＣＴＩＶＥ（即ち、前記第２アクティブ領域１３）とは、相互独立なものであり、第１トランジスタと第２トランジスタとの対称性を向上でき、最終的にメモリの性能を向上させる。

【0037】

いくつかの実施例では、図４又は図５に示すように、第１ゲート１２の形状は、第２ゲート１４の形状と同じであり、第１アクティブ領域１１の形状は、第２アクティブ領域１３の形状と同じであり、第１方向では、第１ゲート１２の上縁は第１アクティブ領域１１の上縁より高く、第１ゲート１２の下縁は第１アクティブ領域１１の下縁より低く、第２ゲート１４の上縁は第２アクティブ領域１３の上縁より高く、第２ゲート１４の下縁は第２アクティブ領域１３の下縁より低い。更に、第２方向では、第１アクティブ領域１１の外縁は、第１ゲート１２の外縁の外側に位置し、第２アクティブ領域１３の外縁は、第２ゲート１４の外縁の外側に位置する。

【0038】

いくつかの実施例では、図６に示すように、第１方向では、第１アクティブ領域１１の上縁と第１ゲート１２の上縁との高さの差（図６の丸囲み数字「１」参照）は第１値であり、第２アクティブ領域１３の上縁と第２ゲート１４の上縁との高さの差（図６の丸囲み数字「２」参照）は第２値であり、ここで、第１値と第２値は同じであり、第１アクティブ領域１１の下縁と第１ゲート１２の下縁との高さの差（図６の丸囲み数字「３」参照）は第３値であり、第２アクティブ領域１３の下縁と第２ゲート１４の下縁との高さの差（図６の丸囲み数字「４」参照）は第４値であり、ここで、第３値と第４値は同じである。

【0039】

このように、ゲートの外縁とアクティブ領域の外縁との高さの差を制御することで、第１トランジスタと第２トランジスタとにおける「アクティブ領域とゲートとの重なり領域」を同じくなるようにさらに制御でき、ＰＳＡの対称性を向上させ、ＰＳＡのミスマッチによるノイズを改善し、最終的にメモリの性能を向上させる。

【0040】

いくつかの実施例では、図６に示すように、半導体構造１０は、
第１アクティブ領域１１に位置する第１接触領域１５と、
第１アクティブ領域１１に位置する第２接触領域１６であって、前記第１接触領域１５、前記第１ゲート１２、前記第２接触領域１６の順に第２方向に沿って配列される、第２接触領域１６と、
第２アクティブ領域１３に位置する第３接触領域１７と、
第２アクティブ領域１３に位置する第４接触領域１８であって、前記第３接触領域１７、前記第２ゲート１４、前記第４接触領域１８の順に第２方向に沿って配列される、第４接触領域１８と、を更に含む。

【0041】

なお、接触領域は、後でコンタクトプラグを形成して、トランジスタに電圧を印加するか、又は、トランジスタの電流を引き出すことに用いられる。

【0042】

いくつかの実施例では、第１接触領域１５の形状は、第３接触領域１７の形状と同じであり、且つ、第２接触領域１６の形状は、第４接触領域１８の形状と同じである。更に、第２方向では、第１接触領域１５と第１ゲート１２との距離は第５値であり、第３接触領域１７と第２ゲート１４との距離は第６値であり、且つ、第５値と第６値は同じであり、第２接触領域１６と第１ゲート１２との距離は第７値であり、第４接触領域１８と第２ゲート１４との距離は第８値であり、且つ、第７値と第８値は同じである。

【0043】

なお、図６に示すように、第１方向では、第１接触領域１５の上縁と第２接触領域１６の上縁と面一であり、第２接触領域１６の長さがより長いので、第２接触領域１６の下縁は、第１接触領域１５の下縁より低い。第３接触領域１７の下縁は、第４接触領域１８の下縁と面一であり、第４接触領域１８の長さがより長いので、第４接触領域１８の上縁は、第３接触領域１７の上縁より高い。このような構造では、トランジスタにおけるソースからドレンへの電流は、具体的に図６の黒い破線部分であり、この時に、二つの部品は、まだ非対称である。

【0044】

このため、半導体構造１０の性能を更に向上させるために、第２接触領域を上方に移動し、第４接触領域を下方に移動することができる。このような考えに基づいて、図６を基礎として、図７を参照すると、本開示の実施例によって提供される更に別の半導体構造１０の概略図が示されている。図７に示すように、半導体構造１０に対して、第１方向では、第２接触領域１６の上縁は、第１接触領域１５の上縁より高く、且つ、第２接触領域１６の下縁は、第１接触領域１５の下縁より低く、第４接触領域１８の上縁は、第３接触領域１７の上縁より高く、且つ、第４接触領域１８の下縁は、第３接触領域１７の下縁より低い。

【0045】

なお、図７に示すように、第１方向では、第１接触領域１５の上縁と第２接触領域１６の上縁との距離（図７の丸囲み数字「９」参照）は第９値であり、第３接触領域１７の上縁と第４接触領域１８の上縁との距離（図７の丸囲み数字「１０」参照）は第１０値であり、ここで、第９値と第１０値は同じであり、第１接触領域１５の下縁と第２接触領域１６の下縁との距離（図７の丸囲み数字「１１」参照）は第１１値であり、第３接触領域１７の下縁と第４接触領域１８の下縁との距離は第１２値（図７の丸囲み数字「１２」参照）であり、ここで、第１１値と第１２値は同じである。

【0046】

なお、第１値～第１２値の具体的な値は、前述の制限が満たされるという条件の下で、実際の応用のシナリオによって決定できる。このように、ソースとドレンとの相対的な位置は、第１トランジスタでも第２トランジスタでも同じであり、それによって、第１トランジスタと第２トランジスタとのミスマッチを更に改善させ、第１トランジスタと第２トランジスタの電気的パラメータとの偏差がより少なくなる。即ち、元の配線方式を変更しないことを前提として、本開示の実施例によって提供される半導体構造は、ＰＳＡにおける接触領域を対称にすることができ、不必要な費用を節約するだけでなく、ＰＳＡのミスマッチも効果的に改善することができる。

【0047】

更に、第９値、第１０値、第１１値、第１２値は、全部同じく設定でき、それによって、第１トランジスタと第２トランジスタとの電流通路の対称をより良く保証することができる。

【0048】

メモリには大量のメモリ単位が存在し、異なるビット線及びワード線によって制御する必要があることを理解されたい。それに対して、メモリには複数のクロスカップル増幅単位が存在し、異なるビット線に対して信号増幅を行うことができる。

【0049】

いくつかの実施例では、図６又は図７に示すように、半導体構造１０は、
第１アクティブ領域１１の上方に位置する第３ゲート２１であって、第３ゲート２１は、第２接触領域１６の、第１ゲート１２から離れた一側に配置され、第１アクティブ領域１１及び第３ゲート２１は第３トランジスタを形成するために用いられる、第３ゲート２１と、
第２アクティブ領域１３の上方に位置する第４ゲート２２であって、第４ゲート２２は、第４接触領域１８の、第２ゲート１４から離れた一側に配置され、第２アクティブ領域１３及び第４ゲート２２は第４トランジスタを形成するために用いられる、第４ゲート２２と、を更に含む。

【0050】

なお、第３トランジスタと第４トランジスタは、他のクロスカップル増幅単位に属し、即ち、第３トランジスタ及び第４トランジスタは、他のクロスカップル増幅単位におけるＰＳＡである。ここで、二つのクロスカップル増幅単位は、アクティブ領域を共有することで、プロセスコストを節約できる。

【0051】

類似に、第３トランジスタ及び第４トランジスタにも接触領域が存在する。いくつかの実施例では、図６又は図７に示すように、半導体構造１０は

【0052】

第１アクティブ領域１１に位置する第５接触領域２３であって、第５接触領域２３は、第３ゲート２１の、第２接触領域１６から離れた一側に配置される、第５接触領域２３と、
第２アクティブ領域１３に位置する第６接触領域２４であって、第６接触領域２４は、第４ゲート２２の、第４接触領域１８から離れた一側に配置される、第６接触領域２４と、を更に含む。

【0053】

また、第３トランジスタ及び第１トランジスタは、第２接触領域１６を共有し、第４トランジスタ及び第２トランジスタは、第４接触領域１８を共有する。

【0054】

なお、第５接触領域２３の形状は、第１接触領域１５の形状と同じであり、第６接触領域２４の形状は、第２接触領域１６の形状と同じである。第１方向では、第１接触領域１５の中心点は、第５接触領域２３の中心点と同じ位置にあり、第３接触領域１７の中心点は、第６接触領域２４の中心点と同じ位置にある。第１ゲート１２と第３ゲート２１は、前記第２接触領域１６に関して中心対称であり、第２ゲート１４と第４ゲート２２は、第５接触領域１８に関して中心対称である。

【0055】

いくつかの実施例では、図８に示すように、前記第１ゲート１２には第７接触領域が配置され、前記第２ゲート１４には第８接触領域が配置され、前記第３ゲート２１には第９接触領域が配置され、前記第４ゲート２２には第１０接触領域が配置され、ここで、前記第７接触領域と前記第１０接触領域は、中心対称であり、前記第８接触領域と前記第９接触領域は、中心対称である。それによって、金属層Ｍ０のレイアウトがより便利である。

【0056】

各ゲートの接触領域は実際には二つの部分を含み、第１ゲート１２の第７接触領域は、図８において破線で囲まれた二つの部分を含むことを理解されたい。

【0057】

いくつかの実施例では、第１アクティブ領域１１と、第２アクティブ領域１３と、第１ゲート１２～第４ゲート２２と、第１接触領域１５～第６接触領域２４とは共に１つの繰り返し単位を構成し、且つ、複数の繰り返し単位は、第２方向に沿って配列され、同じ繰り返し単位にある第１ゲート１２と第３ゲート２１との距離は第１３値であり、隣接する繰り返し単位にある第１ゲート１２と第３ゲート２１との距離は第１４値であり、同じ繰り返し単位にある第２ゲート１４と第４ゲート２２との距離は第１５値であり、隣接する繰り返し単位にある第２ゲート１４と第４ゲート２２との距離は第１６値である。

【0058】

本開示の実施例では、第１ゲート１２、第２ゲート１４、第３ゲート２１、及び第４ゲート２２のそれぞれの形状は、ＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ：光近接補正）によってトリミングすることができ、それによって、第１３値、第１４値、第１５値、第１６値は、全部同じであることを保証する。

【0059】

例示的には、第１３値、第１４値、第１５値、第１６値は、全部６０ｎｍである。

【0060】

１つの具体的な例示では、図６～図９に示すように、第１ゲート１２と第２ゲート１４とは、全部Ｌ字型であり、第３ゲート２１と第４ゲート２２とは、逆Ｌ字型であり、第１ゲート１２は、第３ゲート２１から離れる側に延在することで、Ｌ字型の足部を構成し、第３ゲート２１は、第１ゲート１２から離れる側に延在することで、逆Ｌ字型の足部を構成し、第２ゲート１４は、第４ゲート２２から離れる側に延在することで、Ｌ字型の足部を構成し、第４ゲート２２は、第２ゲート１４から離れる側に延在することで、逆Ｌ字型の足部を構成する。

【0061】

図９に示すように、第１ゲート１２、第２ゲート１４、第３ゲート２１、及び第４ゲート２２のそれぞれの頭部は、ＯＰＣにより大きく、より丸くトリミングされ、同じ繰り返し単位にある第１ゲート１２と第３ゲート２１との距離（図９の丸囲み数字「１３」参照）と、隣接する繰り返し単位にある第１ゲート１２の頭部と第３ゲート２１の足部との距離（図９の丸囲み数字「１４」参照）と、隣接する繰り返し単位にある第１ゲート１２の足部と第３ゲート２１の頭部との距離（図９の丸囲み数字「１５」参照）と、同じ繰り返し単位にある第２ゲート１４と第４ゲート２２との距離（図９の丸囲み数字「１６」参照）と、隣接する繰り返し単位にある第２ゲート１４の頭部と第４ゲート２２の足部との距離（図９の丸囲み数字「１７」参照）と、隣接する繰り返し単位にある第２ゲート１４の足部と第４ゲート２２の頭部との距離（図９の丸囲み数字「１８」参照）とは、全部同じである。

【0062】

要約すると、二つのＰＳＡのアクティブ領域を分離することに基づいて、接触領域の位置を調整し、及びゲートの形状をトリミングすることによって、二つのＰＳＡの対称性を更に保証することができる。図１０を参照すると、本開示の実施例によって提供される更なる別の半導体構造の概略図が示されている。図１０に示すように、第２接触領域の位置を下方に移動し、及び、第４接触領域（図１０に図示しないが、前述の説明と併せて理解できる）の位置を上方に移動することで、接触領域の対称性を向上させ、第１トランジスタの電流と第２トランジスタの電流が同じくように保証することができる。また、異なるゲート間の距離は、それぞれ６３．１５４ｎｍ、６６．２４２ｎｍ、５９．９６９ｎｍであり、このため、ＯＰＣによってゲートの頭部をより丸く、より大きくトリミングすることができ、異なるゲート間の距離が全部６０ｎｍであるように保証し、ＰＳＡの対称性を更に向上させ、ＰＳＡのミスマッチ問題を改善し、異なるクロスカップル増幅単位の電気的パラメータが同じであるように保証する。

【0063】

図１０に基づいて、センスアンプをテスト対象として、図１１を参照すると、本開示の実施例によって提供される半導体構造の機能の概略図が示されている。図１１の（ａ）は、クロスカップル増幅構造のチップの中心に位置するミスマッチを示し、図１１の（ｂ）は、クロスカップル増幅構造のチップのエッジに位置するミスマッチを示す。図１１では、対照群は、クロスカップル増幅構造が図３に示すような半導体構造を採用することを意味し、実験群は、クロスカップル増幅構造が図１０に示すような半導体構造を採用することを意味し、垂直軸（Ｙ軸）は、第１トランジスタと第２トランジスタとのオフセットを意味し、水平軸（Ｘ軸）は、統計座標を意味する。一方では、図１１からわかるように、実験群は原点を通過するため、実験群のミスマッチはより小さい。もう一方では、図１１の統計後、実験群のオフセットの分散は１６．４であり、且つ、オフセットは１より小さく、対照群のオフセットの分散は１６．５であり、且つ、オフセットはおよそ４であり、即ち、実験群のオフセットがより小さいということを得ることができる。即ち、対照群と比べて、実験群のオフセットがより小さく、原点により近いため、従来のゲートと比べて、ＯＰＣによって調整されたゲートは、より良い対称性及び均一性を有する。

【0064】

要約すると、本開示の実施例は、ＰＳＡ構造を最適化することで、ＰＳＡのミスマッチ問題を改善し、メモリにおけるセンスアンプ構造の増幅性能を向上させる。先ず、本開示の実施例は、ＰＳＡにおける二つのアクティブ領域を分離することで、ゲート（ＰＧ）とアクティブ領域（ＡＣＴＩＶＥ）との重なり領域が異なるトランジスタで同じ状態になるように制御し、具体的には図４～図９に示されたようである。上記に基づいて、接触領域の位置が依然としてＰＳＡにおける二つの部品の対称性に不利な影響を与えるため、本開示の実施例は更に接触領域の位置を調整することで、各トランジスタのソースとドレンの相対的な位置が同じであるようにし、それによって、二つの部品はより対称的であり、具体的には図７及び図９に示されたようである。上記に基づいて、本開示の実施例は、ＯＰＣによってゲートの足部を大きくトリミングすることで、ゲートとゲートとの距離は全部６０ｎｍであるように制御し、ＰＳＡの対称性をさらに改善し、具体的には図９及び図１０に示されたようである。即ち、本開示の実施例は、ＰＳＡにおけるアクティブ領域の位置及び接触領域の位置を変えることで、ＰＳＡのミスマッチ（Ｍｉｓｍａｔｃｈ）を改善し、これは、ＰＳＡにおける二つの部品の電気的パラメータがより対称になることを意味する。

【0065】

本開示の実施例は、半導体構造を提供し、この半導体構造は、第１アクティブ領域と、第１アクティブ領域の上方に位置する第１ゲートであって、第１アクティブ領域及び前記第１ゲートは第１トランジスタを形成するために用いられる、第１ゲートと、第２アクティブ領域であって、前記第２アクティブ領域と第１アクティブ領域と第１方向に沿って配列され、前記第２アクティブ領域と前記第１アクティブ領域は互いに独立する、第２アクティブ領域と、前記第２アクティブ領域の上方に位置する第２ゲートであって、第２アクティブ領域及び前記第２ゲートは第２トランジスタを形成するために用いられる、第２ゲートと、を含み、ここで、第１トランジスタのサイズは、第２トランジスタのサイズと同じであり、第１トランジスタの電気的パラメータと第２トランジスタの電気的パラメータとの偏差は、所定の閾値内にあり、第１トランジスタ及び第２トランジスタは、１つのクロスカップル増幅単位に属する。このように、第１アクティブ領域と第２アクティブ領域が互いに独立しているため、第１トランジスタ及び第２トランジスタに対して、そのゲートとアクティブ領域との重なる面積や形状がより類似であり、これにより第１トランジスタと第２トランジスタとの対称性を向上させ、両者間の電気的パラメータの偏差値がより小さく、クロスカップル増幅単位の信号増幅の能力を向上でき、最終的にメモリにおけるセンスアンプの性能を向上させる。

【0066】

本開示の別の実施例では、図１２を参照すると、本開示の実施例によって提供されるメモリ３０の構造の概略図が示されている。図１２に示すように、このメモリ３０は、前記半導体構造１０を含む。

【0067】

メモリ３０に対して、メモリ３０が半導体構造１０を含み、半導体構造１０における第１アクティブ領域と第２アクティブ領域が互いに独立しているため、第１トランジスタ及び第２トランジスタに対して、そのゲートとアクティブ領域との重なる面積や形状がより類似であり、これにより第１トランジスタと第２トランジスタとの対称性を向上させ、両者間の電気的パラメータの偏差値がより小さく、クロスカップル増幅単位の信号増幅の能力を向上でき、最終的にメモリにおけるセンスアンプの性能を向上させる。

【0068】

上記の説明は、本開示の好ましい実施例に過ぎず、本開示の保護範囲を限定することを意図するものではない。なお、本明細書において、「備える」、「含む」という用語、またはその任意の他の変形は、非排他的な包含をカバーすることを意図するので、一連の要素を含むプロセス、方法、物品または装置は、それらの要素だけでなく、明示的に列挙されていない他の要素、または、そのようなプロセス、方法、物品、または装置の固有の要素をさらに含む。特に限定されていない場合、「…を含む」という文で定義された要素は、当該要素を含むプロセス、方法、物品、または装置に、他の同じ要素があることを排除するものではない。上記の本開示の実施例の番号は、実施例の優劣を表すものではなく、説明の便宜を図るためのものである。本開示の実施例で提供されるいくつかの方法の実施例で開示される方法は、競合することなく任意に組み合わせて、新しい方法の実施例を取得することができる。上記の内容は、本開示の具体的な実施形態に過ぎず、本開示の実施例の保護範囲はこれに限定されなく、本開示で開示された技術的範囲内で、当業者が容易に想到し得る変形又は置換はすべて、本開示の保護範囲内に含まれるべきである。このため、本開示の保護範囲は前記請求項の範囲である。

【産業上の利用可能性】

【0069】

本開示の実施例では、第１アクティブ領域と第２アクティブ領域が互いに独立しているため、第１トランジスタ及び第２トランジスタにとって、そのゲートとアクティブ領域との重なる面積や形状がより類似であり、これにより第１トランジスタと第２トランジスタとの対称性を向上させ、両者間の電気的パラメータの偏差値がより小さく、クロスカップル増幅単位の信号増幅の能力を向上でき、最終的にメモリにおけるセンスアンプの性能を向上させる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】