特表 2024-527643 半導体パッケージ構造及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-26

(54)【発明の名称】半導体パッケージ構造及び製造方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240719BHJP

   H10B 80/00 20230101ALI20240719BHJP

【ＦＩ】

H01L25/08 H

H10B80/00

H01L25/08 E

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022562587

(86)(22)【出願日】2022-08-01

(85)【翻訳文提出日】2022-10-13

(86)【国際出願番号】 CN2022109430

(87)【国際公開番号】W WO2024007392

(87)【国際公開日】2024-01-11

(31)【優先権主張番号】202210806439.8

(32)【優先日】2022-07-08

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(74)【代理人】

【識別番号】100125922

【弁理士】

【氏名又は名称】三宅 章子

(72)【発明者】

【氏名】孫 暁飛

(72)【発明者】

【氏名】全 昌鎬

(57)【要約】

本開示の実施例は、半導体パッケージ構造及び製造方法を提供する。前記半導体パッケージ構造は、第１面を有する第１基板と、第１基板に位置する第１チップ積層体であって、第１チップ積層体は、第１基板に垂直な方向に沿って順次積層された複数の第１半導体チップを含み、第１チップ積層体は、第１基板の第１面に電気的に接続されている、第１チップ積層体と、第１チップ積層体に位置する中間層であって、中間層は、第１相互接続面を有し、第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、第１相互接続領域は、第１基板に電気的に接続されている、中間層と、第１チップ積層体、中間層及び第１基板の第１面を封止するモールド層であって、第１相互接続領域は、モールド層によって封止されず、第２相互接続領域は、モールド層によって封止され、かつ第２相互接続領域上のモールド層の上面と第１相互接続領域との間の側壁に第１材料層が形成されている、モールド層と、を含む。

【特許請求の範囲】

【請求項1】

半導体パッケージ構造であって、
第１面を有する第１基板と、
前記第１基板に位置する第１チップ積層体であって、前記第１チップ積層体は、前記第１基板に垂直な方向に沿って順次積層された複数の第１半導体チップを含み、前記第１チップ積層体は、前記第１基板の第１面に電気的に接続されている、第１チップ積層体と、
前記第１チップ積層体に位置する中間層であって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記第１基板に電気的に接続されている、中間層と、
前記第１チップ積層体、前記中間層及び前記第１基板の第１面を封止するモールド層であって、前記第１相互接続領域は、前記モールド層によって封止されず、前記第２相互接続領域は、前記モールド層によって封止され、かつ前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間の側壁に第１材料層が形成されている、モールド層と、を含む、半導体パッケージ構造。

【請求項2】

前記第１材料層の材料は、導電性材料又は絶縁材料を含む、請求項１に記載の半導体パッケージ構造。

【請求項3】

前記モールド層の上面に位置する第２材料層をさらに含み、
前記第２材料層の材料は、前記第１材料層の材料と同じである、請求項１に記載の半導体パッケージ構造。

【請求項4】

第１導電線であって、各前記第１半導体チップは、前記第１導電線を介して前記第１基板に電気的に接続される、第１導電線と、
第２導電線であって、前記第２相互接続領域は、前記第２導電線を介して前記第１基板に電気的に接続される、第２導電線と、をさらに含む、請求項１に記載の半導体パッケージ構造。

【請求項5】

前記第１相互接続領域には、複数の第１パッドが含まれ、前記第２相互接続領域には、複数の第２パッドが含まれ、前記第２パッドの数は、前記第１パッドの数よりも多く、前記第２パッドの面積は、前記第１パッドの面積よりも小さい、請求項１に記載の半導体パッケージ構造。

【請求項6】

前記モールド層の上面と前記第１相互接続領域との間の側壁と、前記第１基板に垂直な方向と、の夾角は、第１夾角であり、前記第１夾角は、０°以上９０°未満である、請求項１に記載の半導体パッケージ構造。

【請求項7】

第１はんだボールを含む第２パッケージ構造であって、前記第１はんだボールは、前記第１相互接続領域に電気的に接続される、第２パッケージ構造をさらに含み、
前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間に予め設定された高さがあり、前記第１はんだボールの高さは、前記予め設定された高さよりも大きい、請求項１に記載の半導体パッケージ構造。

【請求項8】

半導体パッケージ構造の製造方法であって、
第１面を有する第１基板を提供するステップと、
前記第１基板に第１チップ積層体を形成するステップであって、前記第１チップ積層体は、前記第１基板に垂直な方向に沿って順次積層された複数の第１半導体チップを含み、前記第１チップ積層体は、前記第１基板の第１面に電気的に接続される、ステップと、
前記第１チップ積層体に中間層を形成するステップであって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記第１基板に電気的に接続される、ステップと、
モールド層を形成するステップであって、前記モールド層は、前記第１チップ積層体、前記中間層及び前記第１基板の第１面を封止し、前記第１相互接続領域は、前記モールド層によって封止されず、前記第２相互接続領域は、前記モールド層によって封止され、前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間に予め設定された高さがあり、かつ前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間の側壁に第１材料層が形成されている、ステップと、を含む、半導体パッケージ構造の製造方法。

【請求項9】

中間層が形成された後、
第１導電線を形成するステップであって、各前記第１半導体チップは、前記第１導電線を介して前記第１基板に電気的に接続される、ステップと、
第２導電線を形成するステップであって、前記第２相互接続領域は、前記第２導電線を介して前記第１基板に電気的に接続される、ステップと、をさらに含む、請求項８に記載の方法。

【請求項10】

前記第１相互接続領域に複数の第１パッドを形成し、前記第２相互接続領域に複数の第２パッドを形成するステップであって、前記第２パッドの数は、前記第１パッドの数よりも多く、前記第２パッドの面積は、前記第１パッドの面積よりも小さい、ステップをさらに含む、請求項８に記載の方法。

【請求項11】

中間層が形成された後、前記中間層の第１相互接続領域に被覆層を形成するステップであって、前記被覆層は、第１部分及び前記第１部分の両側に位置する第２部分を含み、前記第１部分と前記第２部分は、前記中間層と密閉キャビティを形成するように逆Ｕ字形に形成され、前記第２部分と前記第１基板に垂直な方向との夾角は、第１夾角であり、前記第１夾角は、０°以上９０°未満である、ステップをさらに含む、請求項８に記載の方法。

【請求項12】

前記被覆層の材料は、導電性材料又は絶縁材料を含む、請求項１１に記載の方法。

【請求項13】

前記第１チップ積層体、前記中間層、前記被覆層及び前記第１基板の第１面を封止するモールド層前層を形成するステップと、
前記モールド層前層の一部及び前記被覆層の第１部分を除去し、前記第２部分を残して第１材料層を形成するステップと、をさらに含む、請求項１１に記載の方法。

【請求項14】

モールド層が形成された後、前記モールド層の上面に第２材料層を形成するステップであって、前記第２材料層の材料は、前記第１材料層の材料と同じである、ステップをさらに含む、請求項８に記載の方法。

【請求項15】

接合面及び前記接合面に位置する第１はんだボールを含む第２パッケージ構造を形成するステップと、
前記第１はんだボールを前記第１相互接続領域に電気的に接続させるステップと、
前記接合面を前記第２材料層に接続させるステップと、をさらに含む、請求項１４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本開示は、出願番号が２０２２１０８０６４３９．８であり、出願日が２０２２年７月８日であり、発明名称が「半導体パッケージ構造及び製造方法」である中国特許に基づいて提出され、当該中国特許出願の優先権を主張し、当該中国特許の全内容がここで参照により本開示に組み込まれる。

【0002】

本開示は、半導体技術分野に関し、特に半導体パッケージ構造及び製造方法に関する。

【背景技術】

【0003】

全ての部門、業界、地域において、電子業界は、より軽く、より速く、より小さく、用途がより広く、信頼性がより高く、費用対効果がより高い製品の提供を求め続けている。多くの異なる消費者からのこれらの増加し続けるニーズを満たすために、より多くの回路を統合して必要な機能を提供する必要がある。ほとんど全てのアプリケーションでは、サイズの縮小、性能の向上及び集積回路の機能の向上に対するニーズが増加し続ける。

【発明の概要】

【発明が解決しようとする課題】

【0004】

これに鑑み、本開示の実施例は、半導体パッケージ構造及び製造方法を提供する。

【課題を解決するための手段】

【0005】

本開示の実施例の第１態様によれば、
第１面を有する第１基板と、
前記第１基板に位置する第１チップ積層体であって、前記第１チップ積層体は、前記第１基板に垂直な方向に沿って順次積層された複数の第１半導体チップを含み、前記第１チップ積層体は、前記第１基板の第１面に電気的に接続される、第１チップ積層体と、
前記第１チップ積層体に位置する中間層であって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記第１基板に電気的に接続される、中間層と、
前記第１チップ積層体、前記中間層及び前記第１基板の第１面を封止するモールド層であって、前記第１相互接続領域は、前記モールド層によって封止されず、前記第２相互接続領域は、前記モールド層によって封止され、かつ前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間の側壁に第１材料層が形成されている、モールド層と、を含む半導体パッケージ構造が提供される。

【0006】

幾つかの実施例では、前記第１材料層の材料は、導電性材料又は絶縁材料を含む。

【0007】

幾つかの実施例では、
前記モールド層の上面に位置する第２材料層をさらに含み、
前記第２材料層の材料は、前記第１材料層の材料と同じである。

【0008】

幾つかの実施例では、
第１導電線であって、各前記第１半導体チップは、前記第１導電線を介して前記第１基板に電気的に接続される、第１導電線と、
第２導電線であって、前記第２相互接続領域は、前記第２導電線を介して前記第１基板に電気的に接続される、第２導電線と、をさらに含む。

【0009】

幾つかの実施例では、前記第１相互接続領域には、複数の第１パッドが含まれ、前記第２相互接続領域には、複数の第２パッドが含まれ、前記第２パッドの数は、前記第１パッドの数よりも多く、前記第２パッドの面積は、前記第１パッドの面積よりも小さい。

【0010】

幾つかの実施例では、前記モールド層の上面と前記第１相互接続領域との間の側壁と前記第１基板に垂直な方向との夾角は、第１夾角であり、前記第１夾角は、０°以上９０°未満である。

【0011】

幾つかの実施例では、
第１はんだボールを含む第２パッケージ構造であって、前記第１はんだボールは、前記第１相互接続領域に電気的に接続される第２パッケージ構造をさらに含み、
前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間に予め設定された高さがあり、前記第１はんだボールの高さは、前記予め設定された高さよりも大きい。

【0012】

本開示の実施例の第２態様によれば、
第１面を有する第１基板を提供するステップと、
前記第１基板に第１チップ積層体を形成するステップであって、前記第１チップ積層体は、前記第１基板に垂直な方向に沿って順次積層された複数の第１半導体チップを含み、前記第１チップ積層体は、前記第１基板の第１面に電気的に接続される、ステップと、
前記第１チップ積層体に中間層を形成するステップであって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記第１基板に電気的に接続される、ステップと、
モールド層を形成するステップであって、前記モールド層は、前記第１チップ積層体、前記中間層及び前記第１基板の第１面を封止し、前記第１相互接続領域は、前記モールド層によって封止されず、前記第２相互接続領域は、前記モールド層によって封止され、前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間に予め設定された高さがあり、かつ前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間の側壁に第１材料層が形成されている、ステップと、を含む半導体パッケージ構造の製造方法が提供される。

【0013】

幾つかの実施例では、
中間層が形成された後、
第１導電線を形成するステップであって、各前記第１半導体チップは、前記第１導電線を介して前記第１基板に電気的に接続される、ステップと、
第２導電線を形成するステップであって、前記第２相互接続領域は、前記第２導電線を介して前記第１基板に電気的に接続される、ステップと、をさらに含む。

【0014】

幾つかの実施例では、
前記第１相互接続領域に複数の第１パッドを形成し、前記第２相互接続領域に複数の第２パッドを形成するステップであって、前記第２パッドの数は、前記第１パッドの数よりも多く、前記第２パッドの面積は、前記第１パッドの面積よりも小さい、ステップをさらに含む。

【0015】

幾つかの実施例では、
中間層が形成された後、前記中間層の第１相互接続領域に被覆層を形成するステップであって、前記被覆層は、第１部分及び前記第１部分の両側に位置する第２部分を含み、前記第１部分と前記第２部分は、前記中間層と密閉キャビティを形成するように逆Ｕ字形に形成され、前記第２部分と前記第１基板に垂直な方向との夾角は、第１夾角であり、前記第１夾角は、０°以上９０°未満である、ステップをさらに含む。

【0016】

幾つかの実施例では、前記被覆層の材料は、導電性材料又は絶縁材料を含む。

【0017】

幾つかの実施例では、
前記第１チップ積層体、前記中間層、前記被覆層及び前記第１基板の第１面を封止するモールド層前層を形成するステップと、
前記モールド層前層の一部及び前記被覆層の第１部分を除去し、前記第２部分を残して第１材料層を形成するステップと、をさらに含む。

【0018】

幾つかの実施例では、
モールド層が形成された後、前記モールド層の上面に第２材料層を形成するステップであって、前記第２材料層の材料は、前記第１材料層の材料と同じである、ステップをさらに含む。

【0019】

幾つかの実施例では、
接合面及び前記接合面に位置する第１はんだボールを含む第２パッケージ構造を形成し、前記第１はんだボールを前記第１相互接続領域に電気的に接続させ、前記接合面を前記第２材料層に接続させるステップをさらに含む。

【0020】

本開示の実施例では、中間層を設けることにより、後で第２パッケージ構造は、中間層上の第１相互接続領域を介して第１チップ積層体及び第１基板に接続されてもよく、これにより、異なるタイプ又は異なる仕様のチップ構造間の相互接続を実現することができ、その結果、異なるチップ構造間の組み合わせがより柔軟になる。同時に、第１チップ積層体と、後で第１チップ積層体に接続される第２パッケージ構造とが独立してパッケージ化されるため、テスト及び故障分析を実行することもより容易になる。同時に、モールド層の上面と第１相互接続領域との間の側壁に第１材料層を形成することにより、中間層と後で中間層に接続される第２パッケージ構造との接触領域に対する保護を形成することができる。

【図面の簡単な説明】

【0021】

【図1】本開示の実施例による半導体パッケージ構造の構造概略図である。

【図2】本開示の実施例による第１基板の構造概略図である。

【図3】本開示の実施例による中間層の構造概略図である。

【図4a】本開示の実施例による半導体パッケージ構造の他の例である。

【図4b】本開示の実施例による半導体パッケージ構造の他の例である。

【図5】本開示の実施例による半導体パッケージ構造の製造方法のフローチャートである。

【図6a】本開示の実施例による半導体パッケージ構造の製造プロセスにおけるデバイスの構造概略図である。

【図6b】本開示の実施例による半導体パッケージ構造の製造プロセスにおけるデバイスの構造概略図である。

【図6c】本開示の実施例による半導体パッケージ構造の製造プロセスにおけるデバイスの構造概略図である。

【図6d】本開示の実施例による半導体パッケージ構造の製造プロセスにおけるデバイスの構造概略図である。

【図6e】本開示の実施例による半導体パッケージ構造の製造プロセスにおけるデバイスの構造概略図である。

【図6f】本開示の実施例による半導体パッケージ構造の製造プロセスにおけるデバイスの構造概略図である。

【図6g】本開示の実施例による半導体パッケージ構造の製造プロセスにおけるデバイスの構造概略図である。

【図6h】本開示の実施例による半導体パッケージ構造の製造プロセスにおけるデバイスの構造概略図である。

【図6i】本開示の実施例による半導体パッケージ構造の製造プロセスにおけるデバイスの構造概略図である。

【発明を実施するための形態】

【0022】

本開示の実施例又は従来技術における技術案をより明確に説明するために、以下に実施例に必要な図面を簡単に紹介するが、明らかに、以下に説明される図面は、本開示の幾つかの実施例だけであり、当業者であれば、創造的な労力をせずに、これらの図面に基づいて他の図面を得ることができる。

【0023】

以下に図面を参照して本開示で開示された例示的な実施形態をより詳しく説明する。図面に本開示の例示的な実施形態が示されるが、様々な形態で本開示を実現することができるが、ここで記載される具体的な実施形態に制限されない。逆に、これらの実施形態は、本開示をより明確に理解するために提供され、且つ本開示で開示された範囲を当業者に完全に伝えることができる。

【0024】

以下の説明では、本開示のより完全な理解を提供するために、多くの特定の詳細が記載される。しかしながら、本開示がこれらの詳細の１つ又は複数なしで実施され得ることは、当業者にとって明らかである。他の例では、本開示を不明瞭にすることを避けるために、当技術分野でよく知られている幾つかの技術的特徴は、説明されていなく、即ち、実際の実施例の全ての特徴が本明細書に記載されているわけではなく、よく知られている機能及び構造は、詳細に説明されていない。

【0025】

図面において、層、領域、素子のサイズ及びそれらの相対的なサイズは、明確にするために誇張されている場合がある。同じ符号は、明細書全体を通して同じ要素を表す。

【0026】

素子又は層が「…に位置する」、「…と隣接している」、他の素子又は層に「に接続されている」又は「結合されている」と呼ばれる場合、他の素子又は層に直接位置したり、それと隣接したり、他の素子又は層に接続又は結合されたりすることができ、又は、介在する素子又は層が存在することができる。逆に、素子が「…に直接位置する」、「…と直接隣接している」、他の素子又は層に「直接接続される」又は「直接結合される」と呼ばれる場合、介在する素子又は層が存在しない。第１、第２、第３などの用語を用いて様々な素子、部材、領域、層及び／又は部分を説明することができるが、これらの素子、部材、領域、層及び／又は部分は、これらの用語に制限されるべきではない。これらの用語は、１つの素子、部材、領域、層又は部分と別の素子、部材、領域、層又は部分を区別するためのものだけである。したがって、以下で論じる第１素子、部材、領域、層又は部分は、本開示の教示から逸脱することなく、第２素子、部材、領域、層又は部分として示されてもよい。第２素子、部材、領域、層又は部分を論じる場合、第１素子、部材、領域、層又は部分が本開示に必ず存在することを意味しない。

【0027】

例えば「…下に」、「…の下に」、「下の」、「…の下方に」、「…の上方に」、「上の」などの空間関係用語は、本明細書で説明を容易にするために使用され、それによって図に示されている１つの素子又は特徴と他の素子又は特徴との関係を説明することができる。空間関係用語は、図に示される方向に加えて、使用中及び動作中のデバイスの異なる方向を含むことを意図していることが理解すべきである。例えば、図中のデバイスが反転すると、その後、「他の素子の下に」又は「その下方に」又は「その下に」と説明される場合、素子又は特徴は、他の素子又は特徴の「上」として配向される。したがって、例示的な用語「…の下に」と「…下に」は、上及び下の２つの方向を含むことができる。デバイスは、別の方向に配向されてもよく（９０度回転又は他の方向）、本明細書で使用される空間記述子は、それに応じて解釈される。

【0028】

本明細書で使用される用語は、具体的な実施例を説明するためのものだけであるが、本開示を限定することを意図していない。本明細書で使用されるとき、単数形「一」、「１つ」及び「前記／当該」は、文脈が明確に指示しない限り、複数形も含むことを意図している。また、「構成」及び／又は「含む」という用語が本明細書で使用される場合、前記特徴、整数、ステップ、操作、素子及び／又は部材の存在を決定するが、１つ又は複数の他の特徴、整数、ステップ、操作、素子、部材及び／又はグループの存在又は追加を排除しないことも理解すべきである。本明細書で使用される場合、「及び／又は」用語は、関連する、リストされる項目のいずれか及び全ての組み合わせを含む。

【0029】

本開示を完全に理解するために、以下の説明において詳細なステップ及び詳細な構造を提供して、本開示の技術案を説明する。本開示の好ましい実施例を以下に詳細に説明するが、本開示は、これらの詳細な説明に加えて他の実施形態も可能である。

【0030】

本開示の実施例は、半導体パッケージ構造を提供する。図１は本開示の実施例によるパッケージ構造の構造概略図である。

【0031】

図１及び図２を参照すると、前記半導体パッケージ構造は、
第１面１０１を有する第１基板１０と、
前記第１基板１０に位置する第１チップ積層体２０であって、前記第１チップ積層体２０は、前記第１基板１０に垂直な方向に沿って順次積層された複数の第１半導体チップ２１を含み、前記第１チップ積層体２０は、前記第１基板１０の第１面１０１に電気的に接続される、第１チップ積層体２０と、
前記第１チップ積層体２０に位置する中間層３０であって、前記中間層３０は、第１相互接続面３０１を有し、前記第１相互接続面３０１は、第１相互接続領域３１及び第２相互接続領域３２を有し、前記第１相互接続領域３１は、前記第１基板１０に電気的に接続される、中間層３１と、
前記第１チップ積層体２０、前記中間層３０及び前記第１基板１０の第１面１０１を封止するモールド層４０であって、前記第１相互接続領域３１は、前記モールド層４０によって封止されず、前記第２相互接続領域３２は、前記モールド層４０によって封止され、かつ前記第２相互接続領域３２上の前記モールド層４０の上面４０１と前記第１相互接続領域３１との間の側壁に第１材料層８１が形成されている、モールド層４０と、を含む。

【0032】

本開示の実施例では、中間層を設けることにより、後で第２パッケージ構造は、中間層上の第１相互接続領域を介して第１チップ積層体及び第１基板に接続されてもよく、これにより、異なるタイプ又は異なる仕様のチップ構造間の相互接続を実現することができ、その結果、異なるチップ構造間の組み合わせがより柔軟になる。同時に、第１チップ積層体と、後で第１チップ積層体に接続される第２パッケージ構造とが独立してパッケージ化されるため、テスト及び故障分析を実行することもより容易になる。同時に、モールド層の上面と第１相互接続領域との間の側壁に第１材料層を形成することにより、中間層と後で中間層に接続される第２パッケージ構造との接触領域に対する保護を形成することができる。

【0033】

図２は本開示の実施例による第１基板の構造概略図である。

【0034】

幾つかの実施例では、前記第１基板１０は、印刷回路基板（ＰＣＢ：Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）又は再配線基板であってもよい。

【0035】

図２に示すように、前記第１基板１０は、基板ベース１１と、前記基板ベース１１の上面及び下面にそれぞれ設けられた基板上部絶縁誘電体層１２と、基板下部絶縁誘電体層１３とを含む。

【0036】

前記基板ベース１１は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、シリコンカーバイドベース、ＳＯＩ（絶縁体上シリコン：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又はＧＯＩ（絶縁体上ゲルマニウム：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよいし、他の元素半導体又は化合物半導体を含むベース、例えばガラスベース又はＩＩＩ－Ｖ族化合物ベース（例えば窒化ガリウムベース又は砒化ガリウムベースなど）であってもよいし、積層構造、例えばＳｉ／ＳｉＧｅなどであってもよいし、他のエピタキシャル構造、例えばＳＧＯＩ（絶縁体上シリコンゲルマニウム）などであってもよい。

【0037】

前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３は、はんだマスク層であってもよく、例えば、前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３の材料は、グリーンペイントであってもよい。

【0038】

本開示の実施例では、前記第１基板１０の第１面１０１は、前記基板上部絶縁誘電体層１２の上面である。前記第１基板１０は、前記基板下部絶縁誘電体層１３の下面である第２面１０２をさらに含む。

【0039】

前記第１基板１０は、前記基板上部絶縁誘電体層１２内に位置する基板上部接続パッド１４と、前記基板下部絶縁誘電体層１３内に位置する基板下部接続パッド１５と、前記基板ベース１１を貫通して前記基板上部接続パッド１４と前記基板下部接続パッド１５とを相互接続させる基板接続ビア１６とをさらに含む。

【0040】

前記基板上部接続パッド１４と前記基板下部接続パッド１５の材料は、アルミニウム、銅、ニッケル、タングステン、白金及び金のうちの少なくとも１つを含むことができる。前記基板接続ビア１６は、シリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ－Ｖｉａ）であってもよい。

【0041】

前記第１基板１０は、基板接続バンプ１７をさらに含み、前記基板接続バンプ１７は、半導体パッケージ構造を外部装置に電気的に接続することができ、外部装置から第１チップ積層体を操作するための制御信号、電力信号及び接地信号のうちの少なくとも１つを受信することができ、又は、外部装置から第１チップ積層体内に記憶されるデータ信号を受信することができ、第１チップ積層体内のデータを外部装置に提供することもできる。

【0042】

前記基板接続バンプ１７は、導電性材料を含む。本開示の実施例では、前記基板接続バンプ１７は、はんだボールであり、本開示の実施例で提供される基板接続バンプの形状は、本開示の実施例における下位の実行可能な特定の実施形態に過ぎず、本開示に対する限定を構成せず、前記基板接続バンプは、他の形状構造であってもよい。基板接続バンプの数、間隔及び位置は、いかなる特定の配置に限定されず、様々な変更が可能である。

【0043】

引き続き図２を参照すると、前記第１基板１０は、前記第１基板１０の対向する両側にそれぞれ位置する第１信号伝送領域１１０及び第２信号伝送領域１２０をさらに含む。前記第１信号伝送領域１１０は、第１チップ積層体２０に電気的に接続され、前記第２信号伝送領域１２０は、前記中間層３０に電気的に接続される。

【0044】

前記第１基板１０は、前記第１信号伝送領域１１０と前記第２信号伝送領域１２０との間に位置する第３信号伝送領域１３０をさらに含み、前記第１チップ積層体２０は、前記第３信号伝送領域１３０に位置する。

【0045】

引き続き図１を参照すると、前記第１チップ積層体２０は、前記第１基板１０に垂直な方向に沿って順次積層された複数の第１半導体チップ２１を含む。本実施例では、複数の第１半導体チップを上方向に順次積み重ねることにより、半導体パッケージ構造の水平面積を節約することができる。

【0046】

本開示の１つの実施例では、前記第１半導体チップは、ＤＲＡＭチップであってもよい。

【0047】

図３は本開示の実施例による中間層の構造概略図である。

【0048】

図３に示すように、前記中間層３０は、ベース３３と、前記ベース３３の上面及び下面にそれぞれ設けられた中間上部絶縁誘電体層３４及び中間下部絶縁誘電体層３５とを含む。

【0049】

前記ベース３３は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、シリコンカーバイドベース、ＳＯＩ（絶縁体上シリコン：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又はＧＯＩ（絶縁体上ゲルマニウム：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよいし、他の元素半導体又は化合物半導体を含むベース、例えばガラスベース又はＩＩＩ－Ｖ族化合物ベース（例えば窒化ガリウムベース又は砒化ガリウムベースなど）であってもよいし、積層構造、例えばＳｉ／ＳｉＧｅなどであってもよいし、他のエピタキシャル構造、例えばＳＧＯＩ（絶縁体上シリコンゲルマニウム）などであってもよい。

【0050】

前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５は、はんだマスク層であってもよく、例えば、前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５の材料は、グリーンペイントであってもよい。

【0051】

一実施例では、前記中間層３０のベース３３には、電磁シールド層（図示せず）がある。中間層のベース内に電磁シールド層を設けることにより、第２パッケージ構造と第１チップ積層体との間の情報干渉がデバイスの動作に影響を与えるのを防止することができる。

【0052】

前記中間層３０は、第１相互接続領域３１と第２相互接続領域３２とを含み、前記第１相互接続領域３１には、複数の第１パッド３１１が含まれ、前記第２相互接続領域３２には、複数の第２パッド３２１が含まれ、前記第２パッド３２１の数は、前記第１パッド３１１の数よりも多く、前記第２パッド３２１の面積は、前記第１パッド３１１の面積よりも小さい。

【0053】

第１パッドが後で第２パッケージ構造とマッチングして相互接続する必要があるため、レイアウト設計は、比較的固定されており、第２パッドが第２パッケージ構造と第１基板とを相互接続するため、レイアウト設計は、より柔軟になり、第２パッドは、数が多く面積が小さいように設計され、これにより、信号伝送効率を向上させることができる。

【0054】

前記第１パッド３１１と前記第２パッド３２１の材料は、アルミニウム、銅、ニッケル、タングステン、白金及び金のうちの少なくとも１つを含むことができる。

【0055】

一実施例では、前記第１基板１０に垂直な方向において、前記第１基板１０は、第１厚さを有し、前記中間層３０は、第２厚さを有し、前記第１厚さは、前記第２厚さよりも大きい。

【0056】

引き続き図１を参照すると、前記半導体パッケージ構造は、第１導電線５１であって、各前記第１半導体チップ２１が前記第１導電線５１を介して前記第１基板１０に電気的に接続される第１導電線５１と、第２導電線５２であって、前記第２相互接続領域３２が前記第２導電線５２を介して前記第１基板１０に電気的に接続される第２導電線５２と、をさらに含む。

【0057】

具体的には、前記第１半導体チップ２１は、第１接続端２０１を有し、前記第１接続端２０１と前記第１信号伝送領域１１０は、同じ側に位置し、前記第１接続端２０１から第１導電線５１を前記第１伝送領域１１０に引き出し、前記第１半導体チップ２１と前記第１基板１０との間の電気的接続を実現する。

【0058】

前記第２相互接続領域３２には、第２パッド３２１が形成され、第２パッド３２１から第２導電線５２を前記第２伝送領域１２０に引き出し、前記中間層３０と前記第１基板１０との間の電気的接続を実現する。

【0059】

本開示の実施例では、前記第１チップ積層体と前記第１基板は、ワイヤボンディング方式で電気的に接続され、ワイヤボンディング方式は、オーバーハング（Ｏｖｅｒｈａｎｇ）方式とフィルムオンワイヤー（ＦＯＷ：Ｆｉｌｍ ｏｎ Ｗｉｒｅ）方式とを含む。

【0060】

図１に示す実施例では、オーバーハング方式でワイヤボンディングを行う。隣接する２つの第１半導体チップ２１は、粘着フィルム６０によって接続されており、前記粘着フィルム６０は、その下層の第１半導体チップ２１上の第１接続端子２０１及び第１導電線５１を覆っていなく、前記粘着フィルム６０とその下層の前記第１半導体チップ２１は、ずらして設けられている。

【0061】

別の幾つかの実施例では、ワイヤボンディングは、ワイヤボンディング方式で行われる（図示せず）。複数の前記第１半導体チップは、前記第１基板に垂直な方向に沿って位置合わせして設けられており、隣接する２つの第１半導体チップ間の粘着フィルムは、その下層の第１半導体チップ上の第１接続端及び第１導電線を覆う。

【0062】

本開示の実施例におけるワイヤ引き出しによる電気的接続は、本開示の実施例における下位の実行可能な特定の実施形態として用いられるものだけであり、本開示に対する限定を構成せず、例えばハイブリッドボンディング又はバンプ相互接続などの他の方式で電気的に接続することもできることが理解できる。

【0063】

一実施例では、前記モールド層４０の上面４０１と前記第１相互接続領域３１との間の側壁と前記第１基板１０に垂直な方向との夾角は、第１夾角であり、第１夾角は、０°以上０°かつ９０°よりも小さい。

【0064】

例えば、図１に示す実施例では、前記モールド層４０の上面４０１と前記第１相互接続領域３１との間の側壁と前記第１基板１０に垂直な方向との夾角は、０°であり、即ち、モールド層４０の上面４０１と前記第１相互接続領域３１との間の側壁は、前記第１基板１０に垂直である。モールド層の側壁を垂直形状に設けることにより、工程はより簡単になる。

【0065】

図４ａに示す実施例では、前記モールド層４０の上面４０１と前記第１相互接続領域３１との間の側壁と前記第１基板１０に垂直な方向との夾角は、ａであり、夾角ａは、０°よりも大きくかつ９０°よりも小さい。モールド層の側壁を非垂直形状に設けることにより、第２パッケージ構造との後続の相互接続をより容易にすることができる。

【0066】

一実施例では、前記第１材料層８１の材料は、導電性材料又は絶縁材料を含む。前記第１材料層の材料が導電性材料である場合、静電保護の役割を果たすことができ、前記第１材料層が絶縁材料である場合、絶縁隔離の役割を果たすことができる。

【0067】

一実施例では、前記半導体パッケージ構造は、前記モールド層４０の上面４０１に位置する第２材料層８２をさらに含み、前記第２材料層８２の材料は、前記第１材料層８１の材料と同じである。

【0068】

第２材料層がモールド層と第２パッケージ構造との間に位置することにより、第１チップ積層体と第２パッケージ構造の封止を実現することができ、同時に、モールド層と第２パッケージ構造との接合面を保護し、また、外部の水気及び電磁干渉を防止することもできる。

【0069】

一実施例では、第１材料層８１及び第２材料層８２の両方が導電性材料である場合、中間層上の第１相互接続領域３１の周辺からモールド層４０に熱伝導チャネルを形成し、製品の熱性能を向上させることができ、具体的には、第１材料層８１及び第２材料層８２は、銅、スズ又は銅－スズ合金などであってもよい。

【0070】

一実施例では、第１材料層８１及び第２材料層８２の両方が絶縁材料である場合、中間層上の第１相互接続領域３１の周辺からモールド層４０に封止保護リングを形成し、製品の構造安定性を向上させることができ、具体的には、第１材料層８１と第２材料層８２は、シリコン酸化物層、シリコン窒化物層又はシリコン酸窒化物層であってもよい。

【0071】

１つの実施例では、第１材料層８１は、銅、スズ又は銅－スズ合金などであってもよく、第２材料層８２は、二酸化シリコンであってもよい。

【0072】

１つの実施例では、第１材料層８１は、二酸化シリコンであってもよく、第２材料層８２は、銅、スズ又は銅－スズ合金などであってもよい。

【0073】

一実施例では、前記半導体パッケージ構造は、第２パッケージ構造７０をさらに含み、前記第２パッケージ構造７０は、第１はんだボール７１を含み、前記第１はんだボール７１は、前記第１相互接続領域３１に電気的に接続され、前記第２相互接続領域３２上の前記モールド層４０の上面４０１と前記第１相互接続領域３１との間には予め設定された高さｈがあり、前記第１はんだボール７１の高さＨは、前記予め設定された高さｈよりも大きい。

【0074】

本開示の実施例では、第１はんだボールの高さをモールド層の上面と第１相互接続領域との間の高さよりも高く設定することにより、第２パッケージ構造は、中間層に緊密に接続されてもよく、同時に、第２パッケージ構造が中間層に接続された後、第２パッケージ構造とモールド層との間に隙間が存在することができ、これにより、コントローラの放熱効率を高め、チップへの熱の影響を減らすことができる。

【0075】

前記第２パッケージ構造７０は、第２基板７２をさらに含み、前記第２基板７２の構造は、前記基板１０の構造と同じであっても異なっていてもよいが、ここでは説明を省略する。

【0076】

本開示の実施例では、第２パッケージ構造７０は、接合面７０１をさらに含み、前記第１はんだボール７１は、前記接合面７０１に位置し、かつ前記接合面７０１を通過して前記第２基板７２に電気的に接続される。

【0077】

本開示の実施例では、図１に示すように、接合面７０１の材料は、二酸化シリコンであってもよく、接合面７０１の材料が二酸化シリコンである場合、モールド層４０上の第２材料層８２は、二酸化シリコン層であり、このような設置により、第１はんだボール７１が第１パッド３１１に接合されると、第２材料層８２によってモールド層４０と第２パッケージ構造７０との接合が実現される。

【0078】

本開示の実施例では、図４ｂ示すように、第２材料層８２は、銅層、スズ層又は銅－スズ層であってもよく、第２材料層８２が銅層、スズ層又は銅－スズ層である場合、接合面７０１の第２材料層８２に対応する位置には、銅層、スズ層又は銅－スズ層が設けられており、第１はんだボール７１が第１パッド３１１に接合される場合、第２材料層８２によってモールド層４０と第２パッケージ構造７０との接合が実現される。

【0079】

一実施例では、前記第１基板１０に垂直な方向において、前記モールド層４０は、第１厚さを有し、前記第２パッケージ構造７０は、第２モールド層７３を含み、前記第１基板１０に垂直な方向において、前記第２モールド層７３は、第２厚さを有し、前記第１厚さは、前記第２厚さ以上である。このような厚さの設定により、第２パッケージ構造が中間層に接合された後に反りが発生することを効果的に防止することができる。

【0080】

前記第２パッケージ構造７０は、第２半導体チップ構造（図示せず）をさらに含み、前記第２半導体チップ構造は、前記第１チップ積層体２０のタイプと同じ又は異なる。第２パッケージ構造７０の第２半導体チップ構造は、第２基板７２に電気的に接続される。

【0081】

例えば、前記第２半導体チップ構造は、ユニバーサルフラッシュメモリチップ（ＵＦＳ：Ｕｎｉｖｅｒｓａｌ Ｆｉｌｅ Ｓｔｏｒｅ）であってもよい。

【0082】

本開示の実施例によって提供される半導体パッケージ構造は、パッケージオンパッケージ（ＰｏＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造のマルチチップパッケージ（ＵＭＣＰ：ＵＦＳマルチチップパッケージ）に適用することができる。

【0083】

本開示の実施例は、半導体パッケージ構造の製造方法をさらに提供する。その詳細については図５を参照する。図に示すように、前記方法は、以下のステップを含む。

【0084】

ステップ５０１において、第１面を有する第１基板を提供する。

【0085】

ステップ５０２において、前記第１基板に第１チップ積層体を形成し、前記第１チップ積層体は、前記第１基板に垂直な方向に沿って順次積層された複数の第１半導体チップを含み、前記第１チップ積層体は、前記第１基板の第１面に電気的に接続される。

【0086】

ステップ５０３において、前記第１チップ積層体に中間層を形成し、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記第１基板に電気的に接続される。

【0087】

ステップ５０４において、モールド層を形成し、前記モールド層は、前記第１チップ積層体、前記中間層及び前記第１基板の第１面を封止し、前記第１相互接続領域は、前記モールド層によって封止されず、前記第２相互接続領域は、前記モールド層によって封止され、前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間に予め設定された高さがあり、かつ前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間の側壁に第１材料層が形成されている。

【0088】

以下に具体的な実施例を参照して本開示の実施例による半導体パッケージ構造の製造方法をさらに詳細に説明する。

【0089】

図６ａから図６ｉは本開示の実施例による半導体パッケージ構造の製造プロセスにおける構造概略図である。

【0090】

まず、図６ａを参照すると、第１面を有する第１基板１０を提供するというステップ５０１を実行する。

【0091】

幾つかの実施例では、前記第１基板１０は、印刷回路基板（ＰＣＢ）又は再配線基板であってもよい。

【0092】

図２に示すように、前記第１基板１０は、基板ベース１１と、前記基板ベース１１の上面及び下面にそれぞれ設けられた基板上部絶縁誘電体層１２と、基板下部絶縁誘電体層１３とを含む。

【0093】

前記基板ベース１１は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、シリコンカーバイドベース、ＳＯＩ（絶縁体上シリコン：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又はＧＯＩ（絶縁体上ゲルマニウム：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよいし、他の元素半導体又は化合物半導体を含むベース、例えばガラスベース又はＩＩＩ－Ｖ族化合物ベース（例えば窒化ガリウムベース又は砒化ガリウムベースなど）であってもよいし、積層構造、例えばＳｉ／ＳｉＧｅなどであってもよいし、他のエピタキシャル構造、例えばＳＧＯＩ（絶縁体上シリコンゲルマニウム）などであってもよい。

【0094】

前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３は、はんだマスク層であってもよく、例えば、前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３の材料は、グリーンペイントであってもよい。

【0095】

本開示の実施例では、前記第１基板１０の第１面１０１は、前記基板上部絶縁誘電体層１２の上面である。前記第１基板１０は、前記基板下部絶縁誘電体層１３の下面である第２面１０２をさらに含む。

【0096】

前記第１基板１０は、前記基板上部絶縁誘電体層１２内に位置する基板上部接続パッド１４と、前記基板下部絶縁誘電体層１３内に位置する基板下部接続パッド１５と、前記基板ベース１１を貫通して前記基板上部接続パッド１４と前記基板下部接続パッド１５とを相互接続させる基板接続ビア１６とをさらに含む。

【0097】

前記基板上部接続パッド１４と前記基板下部接続パッド１５の材料は、アルミニウム、銅、ニッケル、タングステン、白金及び金のうちの少なくとも１つを含むことができる。前記基板接続ビア１６は、シリコン貫通ビア（ＴＳＶ）であってもよい。

【0098】

前記第１基板１０は、前記第１基板１０の対向する両側にそれぞれ位置する第１信号伝送領域１１０及び第２信号伝送領域１２０をさらに含む。前記第１信号伝送領域１１０は、後で形成される第１チップ積層体に電気的に接続され、前記第２信号伝送領域１２０は、後で形成される中間層に電気的に接続される。

【0099】

幾つかの実施例では、第１信号伝送領域１１０は、第２信号伝送領域１２０に相互接続されていない。

【0100】

前記第１基板１０は、前記第１信号伝送領域１１０と前記第２信号伝送領域１２０との間に位置する第３信号伝送領域１３０をさらに含み、後で第１チップ積層体は、前記第３信号伝送領域１３０に位置する。

【0101】

幾つかの実施例では、第１信号伝送領域１１０は、第３信号伝送領域１３０に相互接続されており、第３信号伝送領域１３０は、第２信号伝送領域１２０に相互接続されていない。

【0102】

次に、図６ｂを参照すると、前記第１基板１０に第１チップ積層体２０を形成し、前記第１チップ積層体２０は、前記第１基板１０に垂直な方向に沿って順次積層された複数の第１半導体チップ２１を含み、前記第１チップ積層体２０は、前記第１基板１０の第１面１０１に電気的に接続されるというステップ５０２を実行する。

【0103】

本開示の実施例では、複数の第１半導体チップを上方向に順次積み重ねることにより、半導体パッケージ構造の水平面積を節約することができる。

【0104】

隣接する２つの前記チップ２１は、粘着フィルム６０によって接続されており、前記チップ積層体２０と基板１０も粘着フィルム６０によって接続されている。

【0105】

次に、図６ｃ及び図６ｄを参照すると、前記第１チップ積層体２０に中間層３０を形成し、前記中間層３０は、第１相互接続面３０１を有し、前記第１相互接続面３０１は、第１相互接続領域３１及び第２相互接続領域３２を有し、前記第１相互接続領域３１は、前記第１基板１０に電気的に接続されるというステップ５０３を実行する。

【0106】

具体的には、まず、図６ｃを参照し、リング１にキャリアテープ２を貼り付け、次に粘着フィルム６０をキャリアテープ２に貼り付け、次に中間層を粘着フィルム６０に貼り付け、このとき、中間層は、ストリップ全体の形状であり、中間層を切ることにより、図６ｃに示す個々のユニットを形成する。

【0107】

次に、図６ｄを参照すると、前記第１チップ積層体２０に中間層３０を形成する。

【0108】

具体的には、まず、前記第１チップ積層体２０に粘着層６０を形成し、次に図６ｃで形成された単一の中間層３０を粘着層６０に貼り付ける。

【0109】

図３に示すように、前記中間層３０は、ベース３３と、前記ベース３３の上面及び下面にそれぞれ設けられた中間上部絶縁誘電体層３４及び中間下部絶縁誘電体層３５とを含む。

【0110】

前記ベース３３は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、シリコンカーバイドベース、ＳＯＩ（絶縁体上シリコン：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又はＧＯＩ（絶縁体上ゲルマニウム：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよいし、他の元素半導体又は化合物半導体を含むベース、例えばガラスベース又はＩＩＩ－Ｖ族化合物ベース（例えば窒化ガリウムベース又は砒化ガリウム基板など）であってもよいし、積層構造、例えばＳｉ／ＳｉＧｅなどであってもよいし、他のエピタキシャル構造、例えばＳＧＯＩ（絶縁体上シリコンゲルマニウム）などであってもよい。

【0111】

前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５は、はんだマスク層であってもよく、例えば、前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５の材料は、グリーンペイントであってもよい。

【0112】

一実施例では、前記中間層３０のベース３３には、電磁シールド層（図示せず）がある。中間層のベース内に電磁シールド層を設けることにより、第２パッケージ構造と第１チップ積層体との間の情報干渉がデバイスの動作に影響を与えるのを防止することができる。

【0113】

一実施例では、前記方法は、前記第１相互接続領域３１に複数の第１パッド３１１を形成し、前記第２相互接続領域３２に複数の第２パッド３２１を形成するステップであって、前記第２パッド３２１の数は、前記第１パッド３１１の数よりも多く、前記第２パッド３２１の面積は、前記第１パッド３１１の面積よりも小さいステップをさらに含む。

【0114】

第１パッドが後で第２パッケージ構造とマッチングして相互接続する必要があるため、レイアウト設計は、比較的固定されており、第２パッドが第２パッケージ構造と第１基板とを相互接続するため、レイアウト設計は、より柔軟になり、第２パッドは、数が多く面積が小さいように設計され、これにより、信号伝送効率を向上させることができる。

【0115】

前記第１パッド３１１と前記第２パッド３２１の材料は、アルミニウム、銅、ニッケル、タングステン、白金及び金のうちの少なくとも１つを含むことができる。

【0116】

一実施例では、前記第１基板１０に垂直な方向において、前記第１基板１０は、第１厚さを有し、前記中間層３０は、第２厚さを有し、前記第１厚さは、前記第２厚さよりも大きい。

【0117】

次に、引き続き図６ｄを参照すると、中間層３０が形成された後、前記中間層３０の第１相互接続領域３１に被覆層８０を形成し、前記被覆層８０は、第１部分８０１及び前記第１部分８０１の両側に位置する第２部分８０２を含み、前記第１部分８０１と前記第２部分８０２は、前記中間層３０と密閉キャビティを形成するように逆Ｕ字形に形成され、前記第２部分８０２と前記第１基板１０に垂直な方向との夾角は、第１夾角であり、前記第１夾角は、０°以上９０°未満である。

【0118】

図６ｄに示す実施例では、前記被覆層８０の第２部分８０２と第１基板１０に垂直な方向との夾角は０°であり、形成されたモールド層の構造は、図１に示されるものであり、他の実施例では、前記被覆層の第２部分と前記第１基板に垂直な方向との夾角は、０°よりも大きく、かつ９０°よりも小さく、形成されるモールドコンパウンドの構造は、図４ａに示される。

【0119】

本開示の実施例では、前記中間層の第１相互接続領域に被覆層を形成することにより、後でモールド層が形成された後、第１相互接続領域を露出させるために、異形のパッケージ金型を使用する必要がなく、被覆層の第１部分を除去することにより第１相互接続領域を直接露出させることができ、異形パッケージ金型の作製コストが高く、工程がより複雑になり、このように、第１相互接続領域に被覆層を形成することにより、コストを削減することができ、同時に、形成工程もより簡単になる。

【0120】

一実施例では、前記被覆層８０の材料は、導電性材料又は絶縁材料を含む。

【0121】

被覆層８０が形成された後、中間層が汚れて半導体パッケージ構造の性能に影響を与えることを回避するために、前記リング１に貼り付けられた中間層をクリーニングする必要がある。

【0122】

次に、中間層３０が形成された後、第１導電線５１を形成し、各前記第１半導体チップ２１は、前記第１導電線５１を介して前記第１基板１０に電気的に接続され、第２導電線５２を形成し、前記第２相互接続領域３２は、前記第２導電線５２を介して前記第１基板１０に電気的に接続される。

【0123】

具体的には、前記第１半導体チップ２１は、第１接続端２０１を有し、前記第１接続端２０１と前記第１信号伝送領域１１０は、同じ側に位置し、前記第１接続端２０１から第１導電線５１を前記第１伝送領域１１０に引き出し、前記第１半導体チップ２１と前記第１基板１０との間の電気的接続を実現する。

【0124】

前記第２相互接続領域３２には、第２パッド３２１が形成され、第２パッド３２１から第２導電線５２を前記第２伝送領域１２０に引き出し、前記中間層３０と前記第１基板１０との間の電気的接続を実現する。

【0125】

本開示の実施例では、前記第１チップ積層体と前記第１基板は、ワイヤボンディング方式で電気的に接続され、ワイヤボンディング方式は、オーバーハング（Ｏｖｅｒｈａｎｇ）方式とフィルムオンワイヤー（ＦＯＷ：Ｆｉｌｍ ｏｎ Ｗｉｒｅ）方式とを含む。

【0126】

図６ｄに示す実施例では、ワイヤボンディングは、オーバーハング方式で行われる。隣接する２つの第１半導体チップ２１は、粘着フィルム６０によって接続されており、前記粘着フィルム６０は、その下層の第１半導体チップ２１上の第１接続端子２０１及び第１導電線５１を覆っていなく、前記粘着フィルム６０とその下層の前記第１半導体チップ２１は、ずらして設けられている。

【0127】

別の幾つかの実施例では、ワイヤボンディングは、フィルムオンワイヤー方式で行われる（図示せず）。複数の前記第１半導体チップは、前記第１基板に垂直な方向に沿って位置合わせして設けられ、隣接する２つの第１半導体チップ間の粘着フィルムは、その下層の第１半導体チップ上の第１接続端及び第１導電線を覆っている。

【0128】

次に、図６ｅから図６ｇを参照すると、モールド層４０を形成するステップであって、前記モールド層４０は、前記第１チップ積層体２０、前記中間層３０及び前記第１基板１０の第１面１０１を封止し、前記第１相互接続領域３１は、前記モールド層４０によって封止されず、前記第２相互接続領域３２は、前記モールド層４０によって封止され、前記第２相互接続領域３２上の前記モールド層４０の上面４０１と前記第１相互接続領域３１との間に予め設定された高さｈがあり、かつ前記第２相互接続領域３２上の前記モールド層４０の上面４０１と前記第１相互接続領域３１との間の側壁に第１材料層８１が形成されているというステップ５０４を実行する。

【0129】

具体的には、まず、図６ｅを参照すると、被覆層８０が形成された後、第１パッケージ金型９１及び第２パッケージ金型９２を形成し、前記第１パッケージ金型９１の表面は、前記第１基板１０の表面に平行であり、前記第１パッケージ金型９１は、前記被覆層８０の上方に位置し、かつ前記被覆層８０から一定の距離があり、前記第２パッケージ金型９２は、前記第１基板１０の下方に位置し、かつ前記第１基板１０の表面に平行である。

【0130】

次に、図６ｆを参照すると、前記方法は、前記第１パッケージ金型９１及び前記第２パッケージ金型９２をマスクとして用い、前記第１チップ積層体２０、前記中間層３０、前記被覆層８０及び前記第１基板１０の第１面１０１を封止するモールド層前層４００を形成するステップをさらに含む。

【0131】

一実施例では、モールド層前層４００は、ＥＭＣ材料を含む。

【0132】

モールド層前層４００が形成された後、前記第１パッケージ金型９１及び前記第２パッケージ金型９２を除去する。

【0133】

次に、図６ｇを参照すると、前記モールド層前層４００の一部、及び前記被覆層８０の第１部分８０１を除去し、前記第２部分８０２を残し、第１材料層８１を形成する。

【0134】

具体的には、研磨工程を用いて前記モールドコンパウンド前層４００の表面を研磨し、モールドコンパウンド前層４００の一部及び前記被覆層８０の第１部分８０１を除去することができる。

【0135】

引き続き図６ｇを参照すると、モールド層４０が形成された後、前記第１基板１０の第２面１０２に基板接続バンプ１７を形成し、前記基板接続バンプ１７は、導電性材料を含む。

【0136】

次に、図６ｈを参照すると、前記方法は、モールド層４０が形成された後、前記モールド層１０の上面４０１に第２材料層を形成するステップであって、前記第２材料層８２の材料は、前記第１材料層８１の材料と同じであるステップをさらに含む。

【0137】

具体的には、まず、前記モールド層４０の上面４０１及び中間層３０の表面に第２材料層前層（図示せず）を形成し、次に中間層３０の表面上の第２材料層前層を除去し、モールド層４０の上面４０１上の第２材料層前層を残し、第２材料層８２を形成することができる。

【0138】

次に、図６ｉを参照すると、前記方法は、接合面７０１及び前記接合面７０１に位置する第１はんだボール７１を含む第２パッケージ構造７０を形成し、前記第１はんだボール７１を前記第１相互接続領域３１に電気的に接続させ、前記接合面７０１を前記第２材料層８２に接続させるステップをさらに含む。

【0139】

一実施例では、前記第１はんだボール７１の高さＨは、モールド層４０の上面と第１相互接続領域３１との間の高さｈよりも大きい。

【0140】

本開示の実施例では、第１はんだボールの高さをモールド層の上面と第１相互接続領域との間の高さよりも高く設定することにより、第２パッケージ構造は、中間層に緊密に接続されてもよく、同時に、第２パッケージ構造が中間層に接続された後、第２パッケージ構造とモールド層との間に隙間が存在することができ、これにより、コントローラの放熱効率を高め、チップへの熱の影響を減らすことができる。

【0141】

前記第２パッケージ構造７０は、第２基板７２をさらに含み、前記第２基板７２の構造は、前記基板１０の構造と同じであり、又は異なるが、ここでは説明を省略する。

【0142】

本開示の実施例では、第２パッケージ構造７０は、接合面７０１をさらに含み、前記第１はんだボール７１は、前記接合面７０１に位置し、かつ前記接合面７０１を通過して前記第２基板７２に電気的に接続される。

【0143】

本開示の実施例では、図６ｉに示すように、接合面７０１の材料は、二酸化シリコンであってもよく、接合面７０１の材料が二酸化シリコンである場合、モールド層４０上の第２材料層８２は、二酸化シリコン層であり、このような設置により、第１はんだボール７１が第１パッド３１１に接合されると、第２材料層８２によってモールド層４０と第２パッケージ構造７０との接合が実現される。

【0144】

本開示の実施例では、図４ｂ示すように、第２材料層８２は、銅層、スズ層又は銅－スズ層であってもよく、第２材料層８２が銅層、スズ層又は銅－スズ層である場合、接合面７０１の第２材料層８２に対応する位置には、銅層、スズ層又は銅－スズ層が設けられ、第１はんだボール７１が第１パッド３１１に接合される場合、第２材料層８２により、モールド層４０と第２パッケージ構造７０との接合が実現される。

【0145】

一実施例では、前記第１基板１０に垂直な方向において、前記モールド層４０は、第１厚さを有し、前記第２パッケージ構造７０は、第２モールド層７３を含み、前記第１基板１０に垂直な方向において、前記第２モールド層７３は、第２厚さを有し、前記第１厚さは、前記第２厚さ以上である。一実施例では、第２モールド層７３は、ＥＭＣ材料を含む。

【0146】

前記第２パッケージ構造７０は、第２半導体チップ構造（図示せず）をさらに含み、前記第２半導体チップ構造は、前記第１チップ積層体２０のタイプと同じ又は異なる。第２パッケージ構造７０の第２半導体チップ構造は、第２基板７２に電気的に接続される。

【0147】

例えば、前記第２半導体チップ構造は、ユニバーサルフラッシュメモリチップ（ＵＦＳ：Ｕｎｉｖｅｒｓａｌ Ｆｉｌｅ Ｓｔｏｒｅ）であってもよい。

【0148】

上記は、本開示の好ましい実施例に過ぎず、本開示の保護範囲を限定することを意図するものではなく、本開示の精神及び原則内でなされるいかなる修正、同等の置換及び改良などは、いずれも本開示の保護範囲に含まれるべきである。

【産業上の利用可能性】

【0149】

本開示の実施例では、中間層を設けることにより、後で第２パッケージ構造は、中間層上の第１相互接続領域を介して第１チップ積層体及び第１基板に接続されてもよく、これにより、異なるタイプ又は異なる仕様のチップ構造間の相互接続を実現することができ、その結果、異なるチップ構造間の組み合わせがより柔軟になる。同時に、第１チップ積層体と、後で第１チップ積層体に接続される第２パッケージ構造が独立してパッケージ化されるため、テスト及び故障分析を実行することも容易になる。同時に、モールド層の上面と第１相互接続領域との間の側壁に第１材料層を形成することにより、中間層と後で中間層に接続される第２パッケージ構造との接触領域に対する保護を形成することができる。

【符号の説明】

【0150】

１ リング
２ キャリアテープ
１０ 第１基板
１０１ 第１面
１０２ 第２面
１１ 基板ベース
１２ 基板上部絶縁誘電体層
１３ 基板下部絶縁誘電体層
１４ 基板上部接続パッド
１５ 基板下部接続パッド
１６ 基板接続ビア
１７ 基板接続バンプ
１１０ 第１信号伝送領域
１２０ 第２信号伝送領域
１３０ 第３信号伝送領域
２０ 第１チップ積層体
２１ 第１半導体チップ
２０１ 第１接続端
３０ 中間層
３１ 第１相互接続領域
３２ 第２相互接続領域
３０１ 第１相互接続面
３１１ 第１パッド
３２１ 第２パッド
３３ ベース
３４ 中間上部絶縁誘電体層
３５ 中間下部絶縁誘電体層
４０ モールド層
４０１ 上面
４００ モールド層前層
５１ 第１導電線
５２ 第２導電線
６０ 粘着フィルム
７０ 第２パッケージ構造
７０１ 接合面
７１ 第１はんだボール
７２ 第２基板
７３ 第２モールド層
８０ 被覆層
８０１ 第１部分
８０２ 第２部分
８１ 第１材料層
８２ 第２材料層
９１ 第１パッケージ金型
９２ 第２パッケージ金型

【図1】

【図2】

【図3】

【図4a】

【図4b】

【図5】

【図6a】

【図6b】

【図6c】

【図6d】

【図6e】

【図6f】

【図6g】

【図6h】

【図6i】

【手続補正書】

【提出日】2022-10-13

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体パッケージ構造であって、
第１面を有する第１基板と、
前記第１基板に位置する第１チップ積層体であって、前記第１チップ積層体は、前記第１基板に垂直な方向に沿って順次積層された複数の第１半導体チップを含み、前記第１チップ積層体は、前記第１基板の第１面に電気的に接続されている、第１チップ積層体と、
前記第１チップ積層体に位置する中間層であって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記第１基板に電気的に接続されている、中間層と、
前記第１チップ積層体、前記中間層及び前記第１基板の第１面を封止するモールド層であって、前記第１相互接続領域は、前記モールド層によって封止されず、前記第２相互接続領域は、前記モールド層によって封止され、かつ前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間の側壁に第１材料層が形成されている、モールド層と、を含む、半導体パッケージ構造。

【請求項2】

前記第１材料層の材料は、導電性材料又は絶縁材料を含み、
半導体パッケージ構造は、前記モールド層の上面に位置する第２材料層をさらに含み、
前記第２材料層の材料は、前記第１材料層の材料と同じである、請求項１に記載の半導体パッケージ構造。

【請求項3】

第１導電線であって、各前記第１半導体チップは、前記第１導電線を介して前記第１基板に電気的に接続される、第１導電線と、
第２導電線であって、前記第２相互接続領域は、前記第２導電線を介して前記第１基板に電気的に接続される、第２導電線と、をさらに含む、請求項１に記載の半導体パッケージ構造。

【請求項4】

前記第１相互接続領域には、複数の第１パッドが含まれ、前記第２相互接続領域には、複数の第２パッドが含まれ、前記第２パッドの数は、前記第１パッドの数よりも多く、前記第２パッドの面積は、前記第１パッドの面積よりも小さい、請求項１に記載の半導体パッケージ構造。

【請求項5】

前記モールド層の上面と前記第１相互接続領域との間の側壁と、前記第１基板に垂直な方向と、の夾角は、第１夾角であり、前記第１夾角は、０°以上９０°未満である、請求項１に記載の半導体パッケージ構造。

【請求項6】

第１はんだボールを含む第２パッケージ構造であって、前記第１はんだボールは、前記第１相互接続領域に電気的に接続される、第２パッケージ構造をさらに含み、
前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間に予め設定された高さがあり、前記第１はんだボールの高さは、前記予め設定された高さよりも大きい、請求項１に記載の半導体パッケージ構造。

【請求項7】

半導体パッケージ構造の製造方法であって、
第１面を有する第１基板を提供するステップと、
前記第１基板に第１チップ積層体を形成するステップであって、前記第１チップ積層体は、前記第１基板に垂直な方向に沿って順次積層された複数の第１半導体チップを含み、前記第１チップ積層体は、前記第１基板の第１面に電気的に接続される、ステップと、
前記第１チップ積層体に中間層を形成するステップであって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記第１基板に電気的に接続される、ステップと、
モールド層を形成するステップであって、前記モールド層は、前記第１チップ積層体、前記中間層及び前記第１基板の第１面を封止し、前記第１相互接続領域は、前記モールド層によって封止されず、前記第２相互接続領域は、前記モールド層によって封止され、前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間に予め設定された高さがあり、かつ前記第２相互接続領域上の前記モールド層の上面と前記第１相互接続領域との間の側壁に第１材料層が形成されている、ステップと、を含む、半導体パッケージ構造の製造方法。

【請求項8】

中間層が形成された後、
第１導電線を形成するステップであって、各前記第１半導体チップは、前記第１導電線を介して前記第１基板に電気的に接続される、ステップと、
第２導電線を形成するステップであって、前記第２相互接続領域は、前記第２導電線を介して前記第１基板に電気的に接続される、ステップと、をさらに含む、請求項７に記載の方法。

【請求項9】

前記第１相互接続領域に複数の第１パッドを形成し、前記第２相互接続領域に複数の第２パッドを形成するステップであって、前記第２パッドの数は、前記第１パッドの数よりも多く、前記第２パッドの面積は、前記第１パッドの面積よりも小さい、ステップをさらに含む、請求項７に記載の方法。

【請求項10】

中間層が形成された後、前記中間層の第１相互接続領域に被覆層を形成するステップであって、前記被覆層は、第１部分及び前記第１部分の両側に位置する第２部分を含み、前記第１部分と前記第２部分は、前記中間層と密閉キャビティを形成するように逆Ｕ字形に形成され、前記第２部分と前記第１基板に垂直な方向との夾角は、第１夾角であり、前記第１夾角は、０°以上９０°未満である、ステップをさらに含む、請求項７に記載の方法。

【請求項11】

前記第１チップ積層体、前記中間層、前記被覆層及び前記第１基板の第１面を封止するモールド層前層を形成するステップと、
前記モールド層前層の一部及び前記被覆層の第１部分を除去し、前記第２部分を残して第１材料層を形成するステップと、をさらに含む、請求項１０に記載の方法。

【請求項12】

モールド層が形成された後、前記モールド層の上面に第２材料層を形成するステップであって、前記第２材料層の材料は、前記第１材料層の材料と同じである、ステップをさらに含む、請求項７に記載の方法。

【請求項13】

接合面及び前記接合面に位置する第１はんだボールを含む第２パッケージ構造を形成するステップと、
前記第１はんだボールを前記第１相互接続領域に電気的に接続させるステップと、
前記接合面を前記第２材料層に接続させるステップと、をさらに含む、請求項１２に記載の方法。

【国際調査報告】