特表 2024-527644 半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-26

(54)【発明の名称】半導体パッケージ

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240719BHJP

【ＦＩ】

H01L25/08 H

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022563494

(86)(22)【出願日】2022-08-04

(85)【翻訳文提出日】2022-10-19

(86)【国際出願番号】 CN2022110286

(87)【国際公開番号】W WO2024007406

(87)【国際公開日】2024-01-11

(31)【優先権主張番号】202210806565.3

(32)【優先日】2022-07-08

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】スン シャオフェイ

(72)【発明者】

【氏名】チュアン チャンハオ

(57)【要約】

半導体パッケージの実施例を開示し、半導体パッケージは、第１基板、第１半導体構造、第２基板及び充填層を備える。第１基板は第１面を有し、第１面は、第１信号伝送領域及び第２信号伝送領域を含み、第１半導体構造は、第１基板の第１面上に位置し、第１信号伝送領域に電気的に接続され、第２基板は、第１基板上に位置し、第２基板は、ベースと、ベース上に位置する第１相互接続面とを含み、第２基板の第１相互接続面は、第１基板の第１面とは反対側に面しており、第１相互接続面は、互いに連結されている第１相互接続領域及び第２相互接続領域を有し、第１相互接続領域と第２信号伝送領域とは電気的に接続され、充填層は、第１半導体構造、第２基板、及び第１基板の第１面を密封する。第１相互接続領域は、充填層で密封されず、第２相互接続領域は充填層で密封され、第２相互接続領域上の充填層の上面と第１相互接続領域との間には、所定の高さが存在する。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体パッケージであって、
第１面を有する第１基板であって、前記第１面は、第１信号伝送領域及び第２信号伝送領域を含む、第１基板と、
前記第１基板の第１面上に位置し、前記第１信号伝送領域に電気的に接続された、第１半導体構造と、
前記第１基板上に位置する第２基板であって、前記第２基板は、ベースと、前記ベースに位置する第１相互接続面とを有し、前記第２基板の前記第１相互接続面は、前記第１基板の第１面とは反対側に面しており、前記第１相互接続面は、互いに連結されている第１相互接続領域及び第２相互接続領域を含み、前記第１相互接続領域と前記第２信号伝送領域とは電気的に接続される、第２基板と、
前記第１半導体構造、前記第２基板、及び前記第１基板の第１面を密封する充填層であって、前記第１相互接続領域は前記充填層によって密封されず、前記第２相互接続領域は前記充填層によって密封され、且つ前記第２相互接続領域上の前記充填層の上面と前記第１相互接続領域との間には、所定の高さが存在する、充填層と、を備える、前記半導体パッケージ。

【請求項2】

前記第１基板の第１面は、更に、前記第１信号伝送領域と前記第２信号伝送領域との間に位置する第３信号伝送領域を含み、前記第１半導体構造は、前記第３信号伝送領域上に位置する、
請求項１に記載の半導体パッケージ。

【請求項3】

前記第１基板の第１面は、更に、第４信号伝送領域を含み、前記第２基板は、前記第４信号伝送領域上に位置し、前記第２信号伝送領域と前記第４信号伝送領域とは電気的に接続される、
請求項２に記載の半導体パッケージ。

【請求項4】

前記第２基板は、前記第１半導体構造上に位置し、前記第１相互接続領域は、前記第２相互接続領域を介して前記第２信号伝送領域に電気的に接続され、前記第３信号伝送領域は、第１サブ信号領域及び第２サブ信号領域を含み、前記第１サブ信号領域は、前記第１信号伝送領域と相互接続され且つ前記第１信号伝送領域の隣接領域に位置し、前記第２サブ信号領域は、前記第２信号伝送領域と相互接続され、且つ前記第２信号伝送領域の隣接領域に位置する、
請求項２に記載の半導体パッケージ。

【請求項5】

前記第４信号伝送領域と前記第１相互接続領域とは電気的に接続される、
請求項３に記載の半導体パッケージ。

【請求項6】

前記第１信号伝送領域及び前記第２信号伝送領域は、前記第１基板の向かい合う両側に位置し、前記第１半導体構造は、第１接続端子を備え、前記第１接続端子は、前記第１信号伝送領域と同じ側に位置し、且つ前記第１接続端子と前記第１信号伝送領域はリードワイヤによって相互接続され、前記第２相互接続領域は、前記第２信号伝送領域と同じ側に位置し、前記第２相互接続領域と前記第２信号伝送領域はリードワイヤによって相互接続される、
請求項２に記載の半導体パッケージ。

【請求項7】

前記第１半導体構造及び前記第１信号伝送領域は、前記第１基板に垂直な方向に相互接続される、
請求項２に記載の半導体パッケージ。

【請求項8】

前記第１半導体構造及び前記第３信号伝送領域は、前記第１基板に垂直な方向に相互接続され、前記第１信号伝送領域は、前記第３信号伝送領域と相互接続される、
請求項７に記載の半導体パッケージ。

【請求項9】

前記第２基板は更に、前記ベースの他面に位置する第２相互接続面を含み、前記ベースは、前記第１相互接続領域と前記第２相互接続面とを接続するチャネルを有し、前記第１相互接続領域は、前記チャネルを介して前記第１基板に垂直な方向に前記第２信号伝送領域と相互接続される、
請求項３に記載の半導体パッケージ。

【請求項10】

前記第２基板の前記ベースは、電磁シールド層を有する、
請求項１に記載の半導体パッケージ。

【請求項11】

前記第１基板の前記第１サブ信号領域と前記第２サブ信号領域との間には、電磁シールド構造が設けられている、
請求項４に記載の半導体パッケージ。

【請求項12】

前記第１基板は、前記第１面とは反対側に面した第２面を有し、前記第１面と前記第２面との間には、回路チャネルが存在し、前記第１基板の前記第２面には、複数の第１接続パッドが設けられており、
前記第２基板の前記第１相互接続領域には、複数の第２接続パッドが設けられており、前記第２接続パッドの面積は、前記第１接続パッドの面積以上である、
請求項１に記載の半導体パッケージ。

【請求項13】

前記第２基板の前記第２相互接続領域には、複数の第３接続パッドが設けられており、前記第３接続パッドの面積は、前記第２接続パッドの面積より小さい、
請求項１２に記載の半導体パッケージ。

【請求項14】

前記第１基板の前記第１信号伝送領域には、複数の第４接続パッドが設けられており、前記第４接続パッドの面積は、前記第１接続パッドの面積以下である、
請求項１２に記載の半導体パッケージ。

【請求項15】

前記第３接続パッドの数は、前記第２接続パッドの数より多い、
請求項１３に記載の半導体パッケージ。

【請求項16】

前記第１基板に垂直な方向において、前記第１基板は第１厚さを有し、前記第２基板に垂直な方向において、前記第２基板は第２厚さを有し、前記第１厚さは、前記第２厚さより小さい、
請求項１に記載の半導体パッケージ。

【請求項17】

前記半導体パッケージは更に、接触面を有する第２パッケージを備え、前記第２パッケージは、前記接触面を介して前記第１相互接続領域と相互接続される、
請求項１に記載の半導体パッケージ。

【請求項18】

前記第２パッケージの前記接触面には、第１接触構造が設けられており、前記第１接触構造は、前記接触面に垂直な方向において、前記接触面から突出する第１高さを有し、前記第１高さは、前記所定の高さより大きい、
請求項１７に記載の半導体パッケージ。

【請求項19】

前記第１基板の前記第１接続パッドには、前記第１基板から突出する第２接触構造が設けられており、前記第２接触構造は、前記第１基板に垂直な方向において、前記第１基板から突出する第２高さを有し、前記第２高さは、前記第１高さ以下である、
請求項１８に記載の半導体パッケージ。

【請求項20】

前記第２パッケージは、第２半導体構造を備え、前記第２半導体構造のタイプは、前記第１半導体構造のタイプと同じ又は異なる、
請求項１７に記載の半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願への相互参照］
本願は、２０２２年０７月０８日に中国特許局に提出された、出願番号が２０２２１０８０６５６５．３であり、発明の名称が「半導体パッケージ」である、中国特許出願に基づいて提出されるものであり、当該中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照によって本願に援用される。

【0002】

本発明は、半導体技術分野に関し、特に、半導体パッケージに関する。

【背景技術】

【0003】

すべての部門、業界や地域において、電子産業は、より軽く、より速く、より小さく、より用途が広く、信頼性が高く、費用対効果の高い製品を求めている。ますます高まっている様々な異なる消費者のこのような要求を満たすために、より多くの回路を集積することで必要な機能を提供する必要がある。ほとんどの応用において、サイズの減少、性能の向上及び集積回路機能の改善に対する要求もますます高まっている。

【発明の概要】

【0004】

これを鑑みて、本発明の実施例は、半導体パッケージを提供する。

【0005】

本発明の実施例の第１態様によれば、半導体パッケージを提供し、前記半導体パッケージは、
第１面を有する第１基板であって、前記第１面は、第１信号伝送領域及び第２信号伝送領域を含む、第１基板と、
前記第１基板の第１面上に位置し、前記第１信号伝送領域に電気的に接続された、第１半導体構造と、
前記第１基板上に位置する第２基板であって、前記第２基板は、ベースと、前記ベース上に位置する第１相互接続面とを有し、前記第２基板の前記第１相互接続面は、前記第１基板の第１面とは反対側に面しており、前記第１相互接続面は、互いに連結されている第１相互接続領域及び第２相互接続領域を含み、前記第１相互接続領域と前記第２信号伝送領域とは電気的に接続される、第２基板と、
前記第１半導体構造、前記第２基板及び前記第１基板の第１面を密封する充填層であって、ここで、前記第１相互接続領域は前記充填層によって密封されず、前記第２相互接続領域は前記充填層によって密封され、且つ前記第２相互接続領域上の前記充填層の上面と前記第１相互接続領域との間には、所定の高さが存在する、充填層と、を備える。

【0006】

いくつかの実施例において、前記第１基板の第１面は、更に、前記第１信号伝送領域と前記第２信号伝送領域との間に位置する第３信号伝送領域を含み、前記第１半導体構造は、前記第３信号伝送領域上に位置する。

【0007】

いくつかの実施例において、前記第１基板の第１面は、更に、第４信号伝送領域を含み、前記第２基板は、前記第４信号伝送領域上に位置し、前記第２信号伝送領域と前記第４信号伝送領域とは電気的に接続される。

【0008】

いくつかの実施例において、前記第２基板は、前記第１半導体構造上に位置し、前記第１相互接続領域は、前記第２相互接続領域を介して前記第２信号伝送領域に電気的に接続され、前記第３信号伝送領域は、第１サブ信号領域及び第２サブ信号領域を含み、前記第１サブ信号領域は、前記第１信号伝送領域と相互接続され且つ前記第１信号伝送領域の隣接領域に位置し、前記第２サブ信号領域は、前記第２信号伝送領域と相互接続され且つ前記第２信号伝送領域の隣接領域に位置する。

【0009】

いくつかの実施例において、前記第４信号伝送領域と前記第１相互接続領域とは電気的に接続される。

【0010】

いくつかの実施例において、前記第１信号伝送領域及び前記第２信号伝送領域は、前記第１基板の向かい合う両側に位置し、前記第１半導体構造は、第１接続端子を備え、前記第１接続端子は、前記第１信号伝送領域と同じ側に位置し、前記第１接続端子と前記第１信号伝送領域はリードワイヤによって相互接続され、前記第２相互接続領域は、前記第２信号伝送領域と同じ側に位置し、前記第２相互接続領域と前記第２信号伝送領域はリードワイヤによって相互接続される。

【0011】

いくつかの実施例において、前記第１半導体構造及び前記第１信号伝送領域は、前記第１基板に垂直な方向に相互接続される。

【0012】

いくつかの実施例において、前記第１半導体構造及び前記第３信号伝送領域は、前記第１基板に垂直な方向に相互接続され、前記第１信号伝送領域は、前記第３信号伝送領域と相互接続される。

【0013】

いくつかの実施例において、前記第２基板は更に、前記ベースの他面に位置する第２相互接続面を有し、前記ベースは、前記第１相互接続領域と前記第２相互接続面とを接続するチャネルを有し、前記第１相互接続領域は、前記チャネルを介して前記第１基板に垂直な方向に前記第２信号伝送領域と相互接続される。

【0014】

いくつかの実施例において、前記第２基板の前記ベースは、電磁シールド層を有する。

【0015】

いくつかの実施例において、前記第１基板の前記第１サブ信号領域と前記第２サブ信号領域との間には、電磁シールド構造が設けられている。

【0016】

いくつかの実施例において、前記第１基板は、前記第１面とは反対側に面した第２面を有し、前記第１面と前記第２面との間には、回路チャネルが存在し、前記第１基板の前記第２面には、複数の第１接続パッドが設けられており、
前記第２基板の前記第１相互接続領域には、複数の第２接続パッドが設けられており、前記第２接続パッドの面積は、前記第１接続パッドの面積以上である。

【0017】

いくつかの実施例において、前記第２基板の前記第２相互接続領域には、複数の第３接続パッドが設けられており、前記第３接続パッドの面積は、前記第２接続パッドの面積より小さい。

【0018】

いくつかの実施例において、前記第１基板の前記第１信号伝送領域には、複数の第４接続パッドが設けられており、前記第４接続パッドの面積は、前記第１接続パッドの面積以下である。

【0019】

いくつかの実施例において、前記第３接続パッドの数は、前記第２接続パッドの数より多い。

【0020】

いくつかの実施例において、前記第１基板に垂直な方向において、前記第１基板は第１厚さを有し、前記第２基板に垂直な方向において、前記第２基板は第２厚さを有し、前記第１厚さは、前記第２厚さより小さい。

【0021】

いくつかの実施例において、前記半導体パッケージは更に、接触面を有する第２パッケージを備え、前記第２パッケージは、前記接触面を介して前記第１相互接続領域と相互接続される。

【0022】

いくつかの実施例において、前記第２パッケージの前記接触面には、第１接触構造が設けられており、前記第１接触構造は、前記接触面に垂直な方向において、前記接触面から突出する第１高さを有し、前記第１高さは、前記所定の高さより大きい。

【0023】

いくつかの実施例において、前記第１基板の前記第１接続パッドには、前記第１基板から突出する第２接触構造が設けられており、前記第２接触構造は、前記第１基板に垂直な方向において、前記第１基板から突出する第２高さを有し、前記第２高さは、前記第１高さ以下である。

【0024】

いくつかの実施例において、前記第２パッケージは、第２半導体構造を備え、前記第２半導体構造のタイプは、前記第１半導体構造のタイプと同じ又は異なる。

【発明の効果】

【0025】

本発明の実施例では、第２基板を配置することにより、他の半導体構造は、後続で第２基板上の第１相互接続領域を介して、第１半導体構造及び第１基板に接続することができ、このようにして、異なるタイプ又は異なる仕様の半導体構造間の相互接続を実現することができ、これにより、異なる半導体構造間の組み合わせがより柔軟になる。一方、第１半導体構造及び後続で第１半導体構造に接続される他の半導体構造が個別にパッケージ化されるため、テストや故障分析も容易になる。更に、第２基板の第１相互接続領域と充填層の上面との間には、所定の高さが存在するため、第１相互接続領域の、充填層によって取り囲まれた領域内に他の半導体構造を配置することができ、それによって構造全体の高さ及びサイズを低減することができる。

【図面の簡単な説明】

【0026】

【図1】本発明の実施例による半導体パッケージの構造の概略図である。

【図2】本発明の実施例による第１基板の構造の概略図である。

【図3】本発明の実施例による第２基板の構造の概略図である。

【図4】本発明の実施例による半導体パッケージの他の例である。

【図5】本発明の実施例による半導体パッケージの他の例である。

【図6】本発明の実施例による半導体パッケージの他の例である。

【図7】本発明の実施例による半導体パッケージの製造方法の例示的なフローチャートである。

【図8a】製造過程における本発明の実施例による半導体パッケージの構造の概略図である。

【図8b】製造過程における本発明の実施例による半導体パッケージの構造の概略図である。

【図8c】製造過程における本発明の実施例による半導体パッケージの構造の概略図である。

【図8d】製造過程における本発明の実施例による半導体パッケージの構造の概略図である。

【図8e】製造過程における本発明の実施例による半導体パッケージの構造の概略図である。

【図8f】製造過程における本発明の実施例による半導体パッケージの構造の概略図である。

【図8g】製造過程における本発明の実施例による半導体パッケージの構造の概略図である。

【発明を実施するための形態】

【0027】

本発明の実施例又は従来の技術における技術的解決策をより明確に説明するために、実施例で必要とされる図面について以上で簡単に紹介した。明らかに、上記の図面は、本発明のいくつかの実施例に過ぎず、当業者であれば、創造的な労力なしに、これらの図面に従って他の図面を得ることもできる。

【0028】

以下では、図面を参照して、本発明で開示される例示的な実施形態をより詳細に説明する。図面には、本発明の例示的な実施形態が示されているが、本発明は、様々な形態で実現でき、本明細書に示される特定の実施形態によって限定されないことを理解されたい。むしろ、これらの実施形態は、本発明をより完全に理解させ、本発明の範囲を当業者に十分に伝えるために提供される。

【0029】

以下の説明では、本発明のより完全な理解を提供するために、多数の具体的な詳細が与えられている。しかし、当業者なら自明であるが、本発明は、これらの詳細の１つ又は複数なしで実施可能である。他の例では、本発明との混同を避けるために、当技術分野で周知のいくつかの技術的特徴は説明されていない。即ち、本明細書には、実際の実施例のすべての特徴が記載されておらず、周知の機能及び構造が詳細に記載されていない。

【0030】

図面において、明確にするために、層、領域、素子のサイズ及びその相対的なサイズは誇張されている場合がある。全体を通して、同じ符号は同じ素子を表す。

【0031】

理解できるように、素子又は層が、他の素子又は層「上に位置する」か、他の素子又は層「に隣接する」か、他の素子又は層「に接続される」か、又は他の素子又は層「に結合される」場合、当該素子又は層は、他の素子又は層に直接に位置、隣接、接続又は結合されてもよく、又は介在する素子又は層が存在してもよい。逆に、素子が、他の素子又は層「上に直接位置する」、他の素子又は層「に直接に隣接する」、他の素子又は層「に直接に接続される」又は他の素子又は層「に直接に結合される」場合、介在する素子又は層は存在しない。理解できるように、第１、第２、第３などの用語を使用して、様々な素子、部品、領域、層及び／又は部分を説明することができるが、これらの素子、部品、領域、層及び／又は部分は、これらの用語によって限定されない。これらの用語は、ある素子、部品、領域、層又は部分を、他の素子、部品、領域、層又は部分と区別するためのものに過ぎない。したがって、本発明の教示から逸脱することなく、以下で論じる第１素子、部品、領域、層又は部分は、第２素子、部品、領域、層又は部分として表し得る。第２素子、部品、領域、層又は部分が論じられる場合、本発明に第１素子、部品、領域、層又は部分が必然として存在することを意味しない。

【0032】

「…の下」、「…の下方」、「下の」、「…の下の」、「…の上の」、「…上方の」などの空間関係用語は、本明細書では、説明の便宜上、図示されたある素子又は特徴と、他の素子又は特徴との間の関係を説明するために使用されることができる。理解できるように、図面に示された向きに加えて、空間関係用語は、使用中及び動作中のデバイスの異なる向きを含むことを意図する。例えば、図面におけるデバイスが反転した場合、「他の素子の下に位置し」又は「それの下」又は「その下」と記載された素子又は特徴は、他の素子又は特徴「上」に向けられる。よって、「…の下方」及び「……の下」という例示的な用語は、上及び下の２つの向きを含み得る。デバイスは、別の方向に向けられてもよく（９０度回転又は他の方向に向けられる）ことができ、本明細書で使用される空間説明用語は、それに応じて解釈されるべきである。

【0033】

本明細書で使用される用語は、特定の実施例を説明することのみを目的としており、本発明を限定するためのものではない。本明細書で使用されるとき、文脈において別段の定義がない限り、単数形の「１」、「１つ」及び「前記／当該」は、複数形も含むことを意図する。更に、「構成」及び／又は「含む」という用語が、本明細書で使用される場合、記載された特徴、整数、ステップ、動作、素子及び／又は部品の存在がするが、１つ又は複数の他の特徴、整数、ステップ、動作、素子、部品及び／又は組み合わせの存在又は追加を除外しないことを意味する。本明細書で使用される「及び／又は」という用語は、関連付けられた項目のいずれか及びそれらのすべての組み合わせを含む。

【0034】

本発明を徹底的に理解させるために、以下では、詳細なステップ及び詳細な構造を例挙して、本発明の技術的解決策を説明する。以下、本発明の好ましい実施例について詳細に説明するが、本発明は、これらの詳細な説明に加えて、他の実施形態を有することができる。

【0035】

現在の半導体パッケージ技術において、通常、離散（Ｄｉｓｃｒｅｔｅ）方式又はマルチチップパッケージ（ＵＭＣＰ：ＵＦＳ Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）方式を採用している。離散方式は、例えば、ＤＲＡＭチップやＮＡＮＤチップを分散してパッケージ化することである。マルチチップパッケージは、例えば、メモリチップや制御チップを同一パッケージ構造にパッケージ化することである。離散方式のパッケージ化では、ＰＣＢボードにおいてパッケージ構造が占める面積は比較的に大きくなり、マルチチップパッケージ方式では、テストや故障分析が比較的に困難になり、コントローラは熱をうまく放散できず、容量の異なるチップ同士の組み合わせが柔軟に実行できない。

【0036】

これに基づいて、本発明の実施例は、半導体パッケージを提供する。図１は、本発明の実施例による半導体パッケージの構造の概略図である。

【0037】

図１を参照すると、前記半導体パッケージは、
第１面１０１を有する第１基板１０であって、前記第１面１０１は、第１信号伝送領域１１及び第２信号伝送領域１２を含む、第１基板１０と、
前記第１基板１０の第１面１０１上に位置し、前記第１信号伝送領域１１に電気的に接続された、第１半導体構造２０と、
前記第１基板１０上に位置する第２基板３０であって、前記第２基板３０は、ベース３３と、前記ベース３３上に位置する第１相互接続面３０１とを含み、前記第２基板３０の前記第１相互接続面３０１は、前記第１基板１０の第１面１０１とは反対側に面しており、前記第１相互接続面３０１は、互いに連結されている第１相互接続領域３１及び第２相互接続領域３２を含み、前記第１相互接続領域３１と前記第２信号伝送領域１２とは電気的に接続される、第２基板３０と、
前記第１半導体構造２０、前記第２基板３０、及び前記第１基板１０の第１面１０１を密封する充填層４０であって、ここで、前記第１相互接続領域３１は前記充填層４０によって密封されず、前記第２相互接続領域３２は前記充填層４０によって密封され、前記第２相互接続領域３２の上の前記充填層４０の上面と前記第１相互接続領域３１との間には、所定の高さｈが存在する、充填層４０と、を備える。

【0038】

第２基板を配置することにより、他の半導体構造は、後続で第２基板上の第１相互接続領域を介して、第１半導体構造及び第１基板に接続することができ、このようにして、異なるタイプ又は異なる仕様の半導体構造間の相互接続を実現することができ、これにより、異なる半導体構造間の組み合わせがより柔軟になる。一方、第１半導体構造及び後続で第１半導体構造に接続される他の半導体構造が個別にパッケージ化されるため、テストや故障分析も容易になる。更に、第２基板の第１相互接続領域と充填層の上面との間には、所定の高さが存在するため、第１相互接続領域の、充填層によって取り囲まれた領域内に他の半導体構造を配置することができ、それによって構造全体の高さ及びサイズを低減することができる。

【0039】

図２は、本発明の実施例による第１基板の構造の概略図である。

【0040】

いくつかの実施例において、前記第１基板１０は、印刷回路基板（ＰＣＢ）又は再分配基板であってもよい。

【0041】

図２に示すように、前記第１基板１０は、第１ベース１５、及び前記第１ベース１５の上面及び下面にそれぞれ位置する第１上部絶縁誘電体層１６及び第１下部絶縁誘電体層１７を備える。

【0042】

前記第１ベース１５は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化シリコンベース、絶縁体上シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体上ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよいし、ガラスベース又はＩＩＩ－Ｖ族化合物ベース（例えば、窒化ガリウムベース又は砒化ガリウムベースなど）などの他の元素半導体又は化合物半導体を含むベースであってもよいし、Ｓｉ／ＳｉＧｅなどの積層構造であってもよいし、絶縁体上ゲルマニウムシリコン（ＳＧＯＩ）などの他のエピタキシャル構造であってもよい。

【0043】

前記第１上部絶縁誘電体層１６及び前記第１下部絶縁誘電体層１７は、ソルダレジスト層であってもよく、例えば、前記第１上部絶縁誘電体層１６及び前記第１下部絶縁誘電体層１７の材料は、緑色塗料であってもよい。

【0044】

１つの実施例において、前記第１基板１０は、前記第１面１０１とは反対側に面した第２面１０２を有し、前記第１面１０１と前記第２面１０２との間には、回路チャネル１５１が存在し、前記第１基板１０の前記第２面１０２には、複数の第１接続パッド１７１が設けられている。

【0045】

前記第１基板１０の第１面には、複数の第６接続パッド１６１が設けられており、前記回路チャネル１５１は、前記第６接続パッド１６１と前記第１接続パッド１７１とを接続する。

【0046】

１つの実施例において、前記第１基板１０の前記第１信号伝送領域１１には、複数の第４接続パッド１１１が設けられており、前記第４接続パッド１１１の面積は、前記第１接続パッド１７１の面積以下である。本実施例では、第４接続パッド１１１の面積を第１接続パッド１７１の面積未満にする設計により、第１半導体構造２０と第１基板１０の第１信号伝送領域１１との間の信号伝送効率がより効率的になり、チップ面積が減少し、更に、第１接続パッド１７１の面積を第４接続パッド１１１より大きくする設計により、第１半導体構造２０と第１基板１０との間の導電効率及び熱伝導率を向上させ、第１基板１０の第１信号伝送領域と第２面との間の電気接続通過を向上させる。

【0047】

前記第１基板１０の前記第１接続パッド１７１には、前記第１基板１０から突出する第２接触構造１８が設けられている。

【0048】

前記第２接触構造１８は、半導体パッケージを外部装置に電気的に接続することができ、外部装置から、第１半導体構造を動作させる制御信号、電力信号及び接地信号のうちの少なくとも１つを受信することができ、又は外部装置から、第１半導体構造に記憶されるデータ信号を受信したり、第１半導体構造内のデータを外部装置に提供したりすることができる。

【0049】

前記第２接触構造１８は、導電材料を含む。本発明の実施例において、前記第２接触構造１８は、はんだボールであり、理解できるように、本発明の実施例による第２接触構造の形状は、本発明の実施例における１つの下位の、実行可能な具体的な実施形態に過ぎず、本発明に対する限定を構成するものではなく、前記第２接触構造は、他の形状構造であってもよい。第２接触構造の数、間隔及び位置は、任意の所定の配置に限定されず、様々な変更が可能である。

【0050】

前記第１基板１０の第１面１０１は、第１信号伝送領域１１及び第２信号伝送領域１２を含む。前記第１信号伝送領域１１と第１半導体構造２０とは電気的に接続され、前記第２信号伝送領域１２と前記第２基板３０とは電気的に接続される。

【0051】

１つの実施例において、第１信号伝送領域１１と第２信号伝送領域１２は相互接続されてない。

【0052】

１つの実施例において、前記第１基板１０の第１面１０１は、更に、前記第１信号伝送領域１１と前記第２信号伝送領域１２との間に位置する第３信号伝送領域１３を含み、前記第１半導体構造２０は、前記第３信号伝送領域１３上に位置する。本実施例では、第１半導体構造２０を第３信号伝送領域１３の直上に配置することにより、第１信号伝送領域１１が、第１半導体構造２０の外側に位置するようにし、第１信号伝送領域１１と第１半導体構造２０との接続安定性を向上させる。

【0053】

１つの実施例において、第１基板１０における第１信号伝送領域１１の分布領域の面積を、第１基板１０における第３信号伝送領域１３の分布領域の面積未満にすることにより、第１パッケージの横方向のサイズを低減し、集積度を向上させることができる。

【0054】

前記第１半導体構造２０は、前記第１基板１０に垂直な方向に沿って順次積層された複数の第１半導体チップ２１を備える。この実施例において、複数の第１半導体チップを下から上の順に積層する方式を採用することで、半導体パッケージの横面積を節約することができる。前記第１半導体チップは、ＤＲＡＭチップであってもよい。

【0055】

１つの実施例において、図１及び図２に示すように、前記第２基板３０は、前記第１半導体構造２０上に位置し、前記第１相互接続領域３１は、前記第２相互接続領域３２を介して前記第２信号伝送領域１２に電気的に接続され、前記第３信号伝送領域１３は、第１サブ信号領域１３１及び第２サブ信号領域１３２を含み、前記第１サブ信号領域１３１は、前記第１信号伝送領域１１と相互接続され且つ前記第１信号伝送領域１１の隣接領域に位置し、前記第２サブ信号領域１３２は、前記第２信号伝送領域１２と相互接続され且つ前記第２信号伝送領域１２の隣接領域に位置する。

【0056】

１つの実施例において、第１サブ信号領域１３１と第２サブ信号領域１３２は相互接続されてない。

【0057】

１つの実施例において、前記第１基板１０の前記第１サブ信号領域１３１と前記第２サブ信号領域１３２との間には、電磁シールド構造（未図示）が設けられている。

【0058】

第１サブ信号領域１３１は第１信号伝送領域１１と相互接続されており、第２サブ信号領域１３２は第２信号伝送領域と相互接続されており、第１信号伝送領域は第１半導体構造と相互接続されているので、第２信号伝送領域は、第２基板と相互接続されることにより、第２パッケージと間接的に相互接続され、したがって、第１サブ信号領域と第２サブ信号領域との間に電磁シールド構造を配置することにより、第１半導体構造と第２パッケージとの間の信号干渉を防止することができる。

【0059】

図３は、本発明の実施例による第２基板の構造の概略図である。

【0060】

図３に示すように、前記第２基板３０は、ベース３３と、前記ベース３３の上面と下面にそれぞれ位置する上部絶縁誘電体層３４及び下部絶縁誘電体層３５を備える。

【0061】

前記ベース３３は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化シリコンベース、絶縁体上シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体上ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよいし、ガラスベース又はＩＩＩ－Ｖ族化合物ベース（例えば窒化ガリウムベース又は砒化ガリウムベースなど）などの他の元素半導体又は化合物半導体を含むベースであってもよいし、Ｓｉ／ＳｉＧｅなどの積層構造であってもよいし、絶縁体上ゲルマニウムシリコン（ＳＧＯＩ）などの他のエピタキシャル構造であってもよい。

【0062】

前記上部絶縁誘電体層３４及び前記下部絶縁誘電体層３５は、ソルダレジスト層であってもよく、例えば、前記上部絶縁誘電体層３４及び前記下部絶縁誘電体層３５の材料は、緑色塗料であってもよい。

【0063】

前記第２基板３０の前記第１相互接続領域３１には、複数の第２接続パッド３１１が設けられており、前記第２接続パッド３１１の面積は、前記第１接続パッド１７１の面積以上である。

【0064】

第２接続パッド３１１の面積を比較的に大きく設定することにより、第２パッケージと第２接続パッド３１１とが接触する際の接触面積を増大させることができ、接触面積が比較的に小さいと、溶接後に分解しにくくなり、したがって、接触面積を大きくすることにより、後続の分解と再組立が容易になる。

【0065】

１つの実施例において、前記第２基板３０の前記第２相互接続領域３２には、複数の第３接続パッド３２１が設けられており、前記第３接続パッド３２１の面積は、前記第２接続パッド３１１の面積より小さい。

【0066】

前記第３接続パッド３２１の数は、前記第２接続パッド３１１の数より多い。

【0067】

第２接続パッドは後続で第２パッケージとマッチングして相互接続する必要があるため、レイアウト設計は比較的に固定されているが、第３接続パッドは、第２パッケージと第１基板との相互接続を担持するため、レイアウト設計はより柔軟であり、第３接続パッドの数を大きくし、その面積を小さく設計することにより、信号伝送効率を向上させ、第１パッケージの集積度を向上させることができる。

【0068】

１つの実施例において、前記第２基板３０の前記ベース３３は、電磁シールド層（未図示）を有する。第２基板のベースに電磁シールド層を配置することにより、第２パッケージと第１半導体構造との間の情報干渉がデバイスの動作に影響を及ぼすことを防止することができる。

【0069】

図４は、本発明の別の実施例による半導体パッケージの構造の概略図である。

【0070】

図４に示すように、この実施例において、前記第２基板３０は、前記第１半導体構造２０の上に位置せず、前記第１基板１０上に直接位置する。

【0071】

１つの実施例において、前記第１基板１０の第１面１０１は、更に、第４信号伝送領域１４を含み、前記第２基板３０は、前記第４信号伝送領域１４上に位置し、前記第２信号伝送領域１２と前記第４信号伝送領域１４とは電気的に接続される。

【0072】

１つの実施例において、前記第４信号伝送領域１４と前記第１相互接続領域３１とは電気的に接続される。

【0073】

１つの実施例において、第４信号伝送領域１４と第１信号伝送領域１１とは相互接続されてない。

【0074】

具体的には、前記第１相互接続領域３１は、第２相互接続領域３２を介して前記第２信号伝送領域１２に電気的に接続され、第２信号伝送領域１２は、前記第４信号伝送領域１４に電気的に接続されるため、第４信号伝送領域１４は、第２信号伝送領域１２及び第２相互接続領域３２を介して第１相互接続領域に電気的に接続される。

【0075】

本発明の実施例において、第１半導体構造２０及び第２基板３０と、第１基板１０との間の電気接続方式は、ワイヤボンディング（Ｗｉｒｅ ｂｏｎｄｉｎｇ）方式及びシリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）相互接続方式を含む。

【0076】

図１を参照すると、第１半導体構造２０及び第２基板３０は、ワイヤボンディングにより第１基板１０に電気的に接続される。

【0077】

前記第１信号伝送領域１１及び前記第２信号伝送領域１２は、前記第１基板１０の向かい合う両側に位置し、前記第１半導体構造２０は、第１接続端子２０１を備え、前記第１接続端子２０１は、前記第１信号伝送領域１１と同じ側に位置し、前記第１接続端子２０１と前記第１信号伝送領域１１とはリードワイヤ５０によって相互接続され、前記第２相互接続領域３２は、前記第２信号伝送領域１２と同じ側に位置し、前記第２相互接続領域３２と前記第２信号伝送領域１２とはリードワイヤ５０によって相互接続される。

【0078】

第１半導体構造２０と第１基板１０とがワイヤボンディングにより電気的に接続される方式は、オーバーハング（Ｏｖｅｒｈａｎｇ）方式及びフィルムオンワイヤ（ＦＯＷ：Ｆｉｌｍ ｏｎ ｗｉｒｅ）方式を含む。

【0079】

図１に示す実施例では、オーバーハング方式でワイヤボンディングを実行する。隣接する２つの第１半導体チップ２１は、接着フィルム６０によって接続され、前記接着フィルム６０は、その下層の第１半導体チップ２１の第１接続端子２０１及びリードワイヤ５０を被覆しなく、前記接着フィルムは、その下層の前記第１半導体チップ２１からずらして配置されている。

【0080】

別のいくつかの実施例では、フィルムオンワイヤ方式を採用してワイヤボンディングを実行する（未図示）。複数の前記第１半導体チップは、前記第１基板に垂直な方向に沿って整列して配置され、隣接する２つの第１半導体チップ間の接着フィルムは、その下層の第１半導体チップの第１接続端子及びリードワイヤを被覆する。

【0081】

他の実施例において、図５及び図６を参照すると、第１半導体構造２０と第１基板１０は、シリコン貫通電極（ＴＳＶ）相互接続方式で電気的に接続される。

【0082】

図５に示すように、前記第１半導体チップ２１は、上面及び下面にそれぞれ位置する第１チップ接続パッド２１２及び第２チップ接続パッド２１３と、前記第１半導体チップ２１を貫通し且つ前記第１チップ接続パッド２１２と第２チップ接続パッド２１３とを接続する第１チャネル２１１とを備える。前記第１チャネル２１１は、シリコン貫通電極を含む。

【0083】

隣接する２つの第１半導体チップ２１の間、及び第１半導体構造２０と前記第１基板１０とは、前記第１チップ接続パッド２１２、第２チップ接続パッド２１３、前記第１チャネル２１１及び第１はんだボール２１４を介して電気的に接続される。

【0084】

前記第１半導体構造２０及び前記第１信号伝送領域１１は、前記第１基板１０に垂直な方向に相互接続される。

【0085】

前記第１半導体構造２０及び前記第３信号伝送領域１３は、前記第１基板１０に垂直な方向に相互接続され、前記第１信号伝送領域１１は、前記第３信号伝送領域１３と相互接続される。

【0086】

本実施例では、第１半導体構造と第１基板は、シリコン貫通電極相互接続方式によって電気的に接続されているため、ワイヤボンディングは必要とされず、よって、第１信号伝送領域及び第３信号伝送領域は、１つの領域に統合されることができる。

【0087】

図６に示すように、前記第２基板３０は更に、前記ベース３３の他面に位置する第２相互接続面３０２を含み、前記ベース３３は、前記第１相互接続領域３１と前記第２相互接続面３０２とを接続するチャネル３６を有し、前記第１相互接続領域３１は、前記チャネル３６を介して、前記第１基板１０に垂直な方向に前記第２信号伝送領域１２と相互接続される。

【0088】

前記第２基板３０は、第１相互接続領域３１内に位置する第２接続パッド３１１と、前記第２基板３０の第２相互接続面３０２上に位置する第５接続パッド３７と、前記ベース３３を貫通し且つ第２接続パッド３１１と第５接続パッド３７とを接続するチャネル３６と、を備える。前記チャネル３６は、シリコン貫通電極を含む。前記第２基板３０と前記第１基板１０との間には、第２はんだボール３８が更に設けられている。

【0089】

前記第２基板３０と前記第１基板１０とは、前記第２接続パッド３１１、前記チャネル３６、前記第５接続パッド３７及び前記第２はんだボール３８を介して電気的に接続される。

【0090】

本実施例では、第２基板と第１基板は、シリコン貫通電極相互接続方式によって電気的に接続されているため、ワイヤボンディングは必要とされず、よって、第２信号伝送領域及び第４信号伝送領域は、１つの領域に統合されることができる。

【0091】

１つの実施例において、前記第１基板１０に垂直な方向において、前記第１基板１０は第１厚さを有し、前記第２基板３０に垂直な方向において、前記第２基板３０は第２厚さを有し、前記第１厚さは、前記第２厚さより小さく、このような構成により、充填層が第１基板及び第２基板を密封するとき、第１基板１０と第２基板３０の間のサイズの差異による第２基板３０の反りが密閉効果に影響を及ぼすことを回避することができる。

【0092】

１つの実施例において、前記半導体パッケージは、更に、第２パッケージ７０を備え、前記第２パッケージ７０は、接触面７０１を有し、前記第２パッケージ７０は、前記接触面７０１を介して前記第１相互接続領域３１と相互接続される。

【0093】

前記第２パッケージ７０の前記接触面７０１には、第１接触構造７１が設けられており、前記第１接触構造７１は、前記接触面７０１に垂直な方向において、前記接触面７０１から突出する第１高さＨを有し、前記第１高さＨは、前記所定の高さｈより大きい。

【0094】

本発明の実施例では、第１高さを所定の高さより大きく設定することにより、第２パッケージが、第２基板と密接に接続できるようにするとともに、第２パッケージが第２基板に接続された後、第２パッケージと充填層との間に隙間が存在することができ、これにより、コントローラの熱放散効率を向上させ、チップへの熱放散の影響を低下させることができる。

【0095】

１つの実施例において、図２を参照すると、前記第１基板１０の前記第１接続パッド１７１には、前記第１基板１０から突出する第２接触構造１８が設けられており、前記第２接触構造１８は、前記第１基板１０に垂直な方向において、前記第１基板１０から突出する第２高さを有し、前記第２高さは、前記第１高さ以下である。このような構成により、第１接触構造７１を支持体とする第２パッケージと、第１パッケージとは、より安定した接合効果を実現することができる。

【0096】

１つの実施例において、前記第２パッケージ７０は、第２半導体構造（未図示）を備え、前記第２半導体構造のタイプは、前記第１半導体構造２０のタイプと同じ又は異なる。

【0097】

例えば、前記第２半導体構造は。ユニバーサル・フラッシュ・ストレージ（ＵＦＳ：Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）チップであってもよい。

【0098】

本発明による半導体パッケージにおいて、第２パッケージ７０内の第２半導体構造は、第２基板３０を介して第１基板１０上の第２信号伝送領域と相互接続され、第１半導体構造２０は、第１基板１０上の第１信号伝送領域と相互接続され、このように、第１半導体構造及び第２半導体構造の伝送経路を第１基板の異なる領域に分散させることにより、第１半導体構造と第２半導体構造との間の相互干渉を防止し、信号伝送の安定性を向上させることができる。

【0099】

本発明の実施例による半導体パッケージは、積層パッケージ（ＰｏＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造のマルチチップパッケージ（ＵＭＣＰ：ＵＦＳ Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）に適用されることができる。

【0100】

本発明の実施例は更に、半導体パッケージの製造方法を提供し、詳細については図７を参照されたい。図に示すように、前記方法は、以下のステップを含む。

【0101】

ステップ７０１において、第１基板を提供し、前記第１基板は、第１面を有し、前記第１面は、第１信号伝送領域及び第２信号伝送領域を含む。

【0102】

ステップ７０２において、前記第１基板の第１面に第１半導体構造を形成し、前記第１半導体構造と前記第１信号伝送領域とは、電気的に接続される。

【0103】

ステップ７０３において、前記第１基板上に第２基板を形成し、前記第２基板は、ベースと、前記ベース上に位置する第１相互接続面とを含み、前記第２基板の前記第１相互接続面は、前記第１基板の第１面とは反対側に面しており、前記第１相互接続面は、互いに連結されている第１相互接続領域及び第２相互接続領域を含み、前記第１相互接続領域と前記第２信号伝送領域とは電気的に接続される。

【0104】

ステップ７０４において、充填層を形成し、前記充填層は、前記第１半導体構造、前記第２基板及び前記第１基板の第１面を密封し、ここで、前記第１相互接続領域は前記充填層によって密封されず、前記第２相互接続領域は前記充填層によって密封され、且つ前記第２相互接続領域の上の前記充填層の上面と前記第１相互接続領域との間には、所定の高さが存在する。

【0105】

以下は、具体的な実施例を参照して、本発明の実施例による半導体パッケージの製造方法を更に詳細に説明する。

【0106】

図８ａないし図８ｇは、製造過程における本発明の実施例による半導体パッケージの構造の概略図である

【0107】

まず、図８ａを参照すると、ステップ７０１を実行して、第１基板１０を提供し、前記第１基板１０は、第１面１０１を有し、前記第１面１０１は、第１信号伝送領域１１及び第２信号伝送領域１２を含む。

【0108】

前記第１基板１０は、第１ベース１５と、前記第１ベース１５の上面及び下面にそれぞれ位置する第１上部絶縁誘電体層１６及び第１下部絶縁誘電体層１７とを備える。

【0109】

前記第１ベース１５は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化シリコンベース、絶縁体上シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体上ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよいし、ガラスベース又はＩＩＩ－Ｖ族化合物ベース（例えば窒化ガリウムベース又は砒化ガリウムベースなど）などの他の元素半導体又は化合物半導体を含むベースであってもよいし、Ｓｉ／ＳｉＧｅなどの積層構造であってもよいし、絶縁体上ゲルマニウムシリコン（ＳＧＯＩ）などの他のエピタキシャル構造であってもよい。

【0110】

前記第１上部絶縁誘電体層１６及び前記第１下部絶縁誘電体層１７は、ソルダレジスト層であってもよく、例えば、前記第１上部絶縁誘電体層１６及び前記第１下部絶縁誘電体層１７の材料は、緑色塗料であってもよい。

【0111】

前記第１基板１０は、前記第１面１０１とは反対側に面した第２面１０２を有し、前記第１面１０１と前記第２面１０２との間には、回路チャネル１５１が存在し、前記第１基板１０の前記第２面１０２には、複数の第１接続パッド１７１が設けられている。

【0112】

前記第１基板１０の第１面には、複数の第６接続パッド１６１が設けられており、前記回路チャネル１５１は、前記第６接続パッド１６１と前記第１接続パッド１７１とを接続する。

【0113】

１つの実施例において、前記第１基板１０の前記第１信号伝送領域１１には、複数の第４接続パッド１１１が設けられており、前記第４接続パッド１１１の面積は、前記第１接続パッド１７１の面積以下である。

【0114】

前記第１基板１０の第１面１０１は、第１信号伝送領域１１及び第２信号伝送領域１２を含む。前記第１信号伝送領域１１は、後続で形成される第１半導体構造２０と電気的に接続され、前記第２信号伝送領域１２は、後続で形成される前記第２基板３０と電気的に接続される。

【0115】

１つの実施例において、前記第１基板１０の第１面１０１は、更に、前記第１信号伝送領域１１と前記第２信号伝送領域１２との間に位置する第３信号伝送領域１３を含み、後続で形成される前記第１半導体構造２０は、前記第３信号伝送領域１３上に位置する。

【0116】

他のいくつかの実施例において、例えば、図４に示すように、前記第１基板１０は、更に、第４信号伝送領域１４を含み、後続で形成される第２基板３０は、前記第４信号伝送領域１４上に位置し、前記第２信号伝送領域１２と前記第４信号伝送領域１４とは、電気的に接続される。

【0117】

続いて、図８ｂを参照すると、ステップ７０２を実行して、前記第１基板１０の第１面１０１に第１半導体構造２０を形成し、前記第１半導体構造２０と前記第１信号伝送領域１１とは、電気的に接続される。

【0118】

前記第１半導体構造２０は、前記第１基板１０に垂直な方向に沿って順次積層された複数の第１半導体チップ２１を備える。

【0119】

隣接する２つの前記第１半導体チップ２１は、接着フィルム６０によって接続され、前記第１半導体構造２０と第１基板１０も接着フィルム６０によって接続される。

【0120】

続いて、図８ｃ及び図８ｄを参照すると、ステップ７０３を実行して、前記第１基板１０に第２基板３０を形成し、前記第２基板３０は、ベース３３と、前記ベース３３上に位置する第１相互接続面３０１とを含み、前記第２基板３０の前記第１相互接続面３０１は、前記第１基板１０の第１面１０１とは反対側に面しており、前記第１相互接続面３０１は、互いに連結されている第１相互接続領域３１及び第２相互接続領域３２を有し、前記第１相互接続領域３１と前記第２信号伝送領域１２とは、電気的に接続される。

【0121】

具体的には、まず、図８ｃを参照すると、リング１にキャリアテープ２を貼り付け、その後、キャリアテープ２に接着フィルム６０を貼り付け、次に、接着フィルム６０に第２基板を貼り付け、このときの第２基板は一片の縞状であり、第２基板を切断して、図８ｃに示すような個々のセルを形成する。

【0122】

続いて、図８ｄを参照すると、前記第１半導体構造２０上に第２基板３０を形成する。

【0123】

具体的には、前記第１半導体構造２０に接着層６０を形成し、次に、図８ｃで形成された１つの第２基板を第１半導体構造２０に貼り付ける。

【0124】

他のいくつかの実施例において、例えば、図４に示すように、第１半導体構造２０上に第２基板３０を形成する代わりに、第１基板１０上に第２基板３０を直接に形成する。

【0125】

図３を参照すると、前記第２基板３０は、ベース３３と、前記ベース３３の上面及び下面にそれぞれ位置する上部絶縁誘電体層３４及び下部絶縁誘電体層３５とを備える。

【0126】

前記ベース３３は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化シリコンベース、絶縁体上シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体上ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよいし、ガラスベース又はＩＩＩ－Ｖ族化合物ベース（例えば窒化ガリウムベース又は砒化ガリウムベースなど）などの他の元素半導体又は化合物半導体を含むベースであってもよいし、Ｓｉ／ＳｉＧｅなどの積層構造であってもよいし、絶縁体上ゲルマニウムシリコン（ＳＧＯＩ）などの他のエピタキシャル構造であってもよい。

【0127】

前記上部絶縁誘電体層３４及び前記下部絶縁誘電体層３５は、ソルダレジスト層であってもよく、例えば、前記上部絶縁誘電体層３４及び前記下部絶縁誘電体層３５の材料は、緑色塗料であってもよい。

【0128】

前記第２基板３０の前記第１相互接続領域３１には、複数の第２接続パッド３１１が設けられており、前記第２接続パッド３１１の面積は、前記第１接続パッド１７１の面積以上である。

【0129】

第２接続パッド３１１の面積を比較的に大きく設定することにより、第２パッケージと第２接続パッド３１１とが接触する際の接触面積を増大させることができ、接触面積が比較的に小さいと、溶接後に分解しにくくなり、したがって、接触面積を大きくすることにより、後続の分解と再組立が容易になる。

【0130】

１つの実施例において、前記第２基板３０の前記第２相互接続領域３２には、複数の第３接続パッド３２１が設けられており、前記第３接続パッド３２１の面積は、前記第２接続パッド３１１の面積より小さい。

【0131】

前記第３接続パッド３２１の数は、前記第２接続パッド３１１の数より多い。

【0132】

第２接続パッドは後続で第２パッケージとマッチングして相互接続する必要があるため、レイアウト設計は比較的に固定されているが、第３接続パッドは、第２パッケージと第１基板との相互接続を担持するため、レイアウト設計はより柔軟であり、第３接続パッドの数を大きくし、その面積を小さく設計することにより、信号伝送効率を向上させることができる。

【0133】

１つの実施例において、前記第２基板３０の前記ベース３３は、電磁シールド層（未図示）を有する。第２基板のベースに電磁シールド層を配置することにより、第２パッケージと第１半導体構造との間の情報干渉がデバイスの動作に影響を及ぼすことを防止することができる。

【0134】

引き続き図８ｄを参照すると、第２基板３０を形成した後、第１半導体構造２０及び第２基板３０は、ワイヤボンディングによって第１基板１０に電気的に接続される。

【0135】

前記第１信号伝送領域１１及び前記第２信号伝送領域１２は、前記第１基板１０の向かい合う両側に位置し、前記第１半導体構造２０は、第１接続端子２０１を備え、前記第１接続端子２０１は、前記第１信号伝送領域１１と同じ側に位置し、前記第１接続端子２０１と前記第１信号伝送領域１１とはリードワイヤ５０によって相互接続され、前記第２相互接続領域３２は、前記第２信号伝送領域１２と同じ側に位置し、前記第２相互接続領域３２と前記第２信号伝送領域１２とはリードワイヤ５０によって相互接続される。

【0136】

他のいくつかの実施例において、第１半導体構造２０及び第２基板３０は、シリコン貫通電極（ＴＳＶ）相互接続方式で第１基板１０に電気的に接続される。

【0137】

図５に示すように、前記第１半導体チップ２１は、上面及び下面にそれぞれ位置する第１チップ接続パッド２１２及び第２チップ接続パッド２１３と、前記第１半導体チップ２１を貫通し且つ前記第１チップ接続パッド２１２と第２チップ接続パッド２１３とを接続する第１チャネル２１１とを備える。前記第１チャネル２１１は、シリコン貫通電極を含む。

【0138】

隣接する２つの第１半導体チップ２１の間、及び第１半導体構造２０と前記第１基板１０とは、前記第１チップ接続パッド２１２、第２チップ接続パッド２１３、前記第１チャネル２１１及び第１はんだボール２１４を介して電気的に接続される。

【0139】

図６に示すように、前記第２基板３０は更に、前記ベース３３の他面に位置する第２相互接続面３０２を含み、前記ベース３３は、前記第１相互接続領域３１と前記第２相互接続面３０２とを接続するチャネル３６を有し、前記第１相互接続領域３１は、前記チャネル３６を介して、前記第１基板１０に垂直な方向に前記第２信号伝送領域１２と相互接続される。

【0140】

前記第２基板３０は、第１相互接続領域３１内に位置する第２接続パッド３１１と、前記第２基板３０の第２相互接続面３０２上に位置する第５接続パッド３７と、前記ベース３３を貫通し且つ第２接続パッド３１１と第５接続パッド３７とを接続するチャネル３６と、を備える。前記チャネル３６は、シリコン貫通電極を含む。前記第２基板３０と前記第１基板１０との間には、第２はんだボール３８が更に設けられている。

【0141】

前記第２基板３０と前記第１基板１０とは、前記第２接続パッド３１１、前記チャネル３６、前記第５接続パッド３７及び前記第２はんだボール３８を介して電気的に接続される。

【0142】

続いて、図８ｅ及び図８ｆを参照すると、ステップ７０４を実行して、充填層４０を形成し、前記充填層４０は、前記第１半導体構造２０、前記第２基板３０及び前記第１基板１０の第１面１０１を密封し、ここで、前記第１相互接続領域３１は前記充填層４０によって密封されず、前記第２相互接続領域３２は前記充填層４０によって密封され、前記第２相互接続領域３２上の前記充填層４０の上面と前記第１相互接続領域３１との間には、所定の高さｈが存在する。

【0143】

具体的には、図８ｅを参照すると、第１パッケージ金型９１を形成し、前記第１パッケージ金型９１は、第１部分９１１と、前記第１部分９１１の両側に位置する第２部分９１２と、前記第１部分９１１と前記第２部分９１２とを接続する第３部分９１３と、を備え、前記第２部分９１２の表面は、前記第１部分９１１の表面より高く、前記第２部分９１２の表面及び前記第１部分９１１の表面は両方とも、前記基板１０の表面と平行であり、前記第１部分９１１は、前記第２基板３０の第１相互接続領域３１に位置する。

【0144】

前記方法は、第２パッケージ金型９２を形成することを更に含み、前記第２パッケージ金型９２は、前記第１基板１０の下に位置し且つ前記第１基板１０の表面と平行である。

【0145】

続いて、図８ｆを参照すると、前記第１パッケージ金型９１及び前記第２パッケージ金型９２をマスクとして、充填層４０を形成し、充填層４０を形成した後、前記方法は、前記第１パッケージ金型９１及び第２パッケージ金型９２を除去することで、前記第１部分９１１によって被覆された第１相互接続領域３１を露出させることを更に含む。

【0146】

引き続き図８ｆを参照すると、充填層４０を形成した後、前記第１基板１０の第１接続パッド１７１に、前記第１基板１０から突出する第２接触構造１８を形成し、前記第２接触構造１８は、導電材料を含む。

【0147】

続いて、図８ｇを参照すると、第２パッケージ７０を形成し、前記第２パッケージ７０は、接触面７０１を有し、前記第２パッケージ７０は、前記接触面７０１を介して前記第１相互接続領域３１と相互接続される。

【0148】

前記第２パッケージ７０の前記接触面７０１には、第１接触構造７１が設けられており、前記第１接触構造７１は、前記接触面７０１に垂直な方向において、前記接触面７０１から突出する第１高さＨを有し、前記第１高さＨは、前記所定の高さｈより大きい。

【0149】

１つの実施例において、前記第１基板１０上の第２接触構造１８は、前記第１基板１０に垂直な方向において、前記第１基板１０から突出する第２高さを有し、前記第２高さは、前記第１高さ以下である。

【0150】

１つの実施例において、前記第２パッケージ７０は、第２半導体構造（未図示）を備え、前記第２半導体構造のタイプは、前記第１半導体構造２０のタイプと同じ又は異なる。

【0151】

上記は、本発明の好ましい実施例に過ぎず、本発明の保護範囲を限定することを意図するものではなく、本発明の趣旨及び原則内でなされたあらゆる修正、同等置換及び改善などは、すべて本発明の保護範囲に含まれるべきである。

【産業上の利用可能性】

【0152】

本発明の実施例では、第２基板を配置することにより、他の半導体構造は、後続で第２基板上の第１相互接続領域を介して、第１半導体構造及び第１基板に接続することができ、このようにして、異なるタイプ又は異なる仕様の半導体構造間の相互接続を実現することができ、これにより、異なる半導体構造間の組み合わせがより柔軟になる。一方、第１半導体構造及び後続で第１半導体構造に接続される他の半導体構造が個別にパッケージ化されるため、テストや故障分析も容易になる。更に、第２基板の第１相互接続領域と充填層の上面との間には、所定の高さが存在するため、第１相互接続領域の、充填層によって取り囲まれた領域内に他の半導体構造を配置することができ、それによって構造全体の高さ及びサイズを低減することができる。

【符号の説明】

【0153】

１ リング
２ キャリアテープ
１０ 第１基板
１０１ 第１面
１０２ 第２面
１１ 第１信号伝送領域
１２ 第２信号伝送領域
１３ 第３信号伝送領域
１３１ 第１サブ信号領域
１３２ 第２サブ信号領域
１４ 第４信号伝送領域
１５ 第１ベース
１６ 第１上部絶縁誘電体層
１７ 第１下部絶縁誘電体層
１８ 第２接触構造
１１１ 第４接続パッド
１５１ 回路チャネル
１６１ 第６接続パッド
１７１ 第１接続パッド
２０ 第１半導体構造
２１ 第１半導体チップ
２０１ 第１接続端子
２１１ 第１チャネル
２１２ 第１チップ接続パッド
２１３ 第２チップ接続パッド
２１４ 第１はんだボール
３０ 第２基板
３１ 第１相互接続領域
３２ 第２相互接続領域
３３ ベース
３４ 上部絶縁誘電体層
３５ 下部絶縁誘電体層
３６ チャネル
３７ 第５接続パッド
３８ 第２はんだボール
３０１ 第１相互接続面
３０２ 第２相互接続面
３１１ 第２接続パッド
３２１ 第３接続パッド
４０ 充填層
５０ リードワイヤ
６０ 接着フィルム
７０ 第２パッケージ
７１ 第１接触構造
７０１ 接触面
９１ 第１パッケージ金型
９１１ 第１部分
９１２ 第２部分
９１３ 第３部分
９２ 第２パッケージ金型

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8a】

【図8b】

【図8c】

【図8d】

【図8e】

【図8f】

【図8g】

【手続補正書】

【提出日】2022-10-19

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体パッケージであって、
第１面を有する第１基板であって、前記第１面は、第１信号伝送領域及び第２信号伝送領域を含む、第１基板と、
前記第１基板の第１面上に位置し、前記第１信号伝送領域に電気的に接続された、第１半導体構造と、
前記第１基板上に位置する第２基板であって、前記第２基板は、ベースと、前記ベースに位置する第１相互接続面とを有し、前記第２基板の前記第１相互接続面は、前記第１基板の第１面とは反対側に面しており、前記第１相互接続面は、互いに連結されている第１相互接続領域及び第２相互接続領域を含み、前記第１相互接続領域と前記第２信号伝送領域とは電気的に接続される、第２基板と、
前記第１半導体構造、前記第２基板、及び前記第１基板の第１面を密封する充填層であって、前記第１相互接続領域は前記充填層によって密封されず、前記第２相互接続領域は前記充填層によって密封され、且つ前記第２相互接続領域上の前記充填層の上面と前記第１相互接続領域との間には、所定の高さが存在する、充填層と、を備える、前記半導体パッケージ。

【請求項2】

前記第１基板の第１面は、更に、前記第１信号伝送領域と前記第２信号伝送領域との間に位置する第３信号伝送領域を含み、前記第１半導体構造は、前記第３信号伝送領域上に位置する、
請求項１に記載の半導体パッケージ。

【請求項3】

前記第１基板の第１面は、更に、第４信号伝送領域を含み、前記第２基板は、前記第４信号伝送領域上に位置し、前記第２信号伝送領域と前記第４信号伝送領域とは電気的に接続される、
請求項２に記載の半導体パッケージ。

【請求項4】

前記第２基板は、前記第１半導体構造上に位置し、前記第１相互接続領域は、前記第２相互接続領域を介して前記第２信号伝送領域に電気的に接続され、前記第３信号伝送領域は、第１サブ信号領域及び第２サブ信号領域を含み、前記第１サブ信号領域は、前記第１信号伝送領域と相互接続され且つ前記第１信号伝送領域の隣接領域に位置し、前記第２サブ信号領域は、前記第２信号伝送領域と相互接続され、且つ前記第２信号伝送領域の隣接領域に位置し、
前記第１基板の前記第１サブ信号領域と前記第２サブ信号領域との間には、電磁シールド構造が設けられている、
請求項２に記載の半導体パッケージ。

【請求項5】

前記第４信号伝送領域と前記第１相互接続領域とは電気的に接続される、
請求項３に記載の半導体パッケージ。

【請求項6】

前記第１信号伝送領域及び前記第２信号伝送領域は、前記第１基板の向かい合う両側に位置し、前記第１半導体構造は、第１接続端子を備え、前記第１接続端子は、前記第１信号伝送領域と同じ側に位置し、且つ前記第１接続端子と前記第１信号伝送領域はリードワイヤによって相互接続され、前記第２相互接続領域は、前記第２信号伝送領域と同じ側に位置し、前記第２相互接続領域と前記第２信号伝送領域はリードワイヤによって相互接続される、
請求項２に記載の半導体パッケージ。

【請求項7】

前記第１半導体構造及び前記第１信号伝送領域は、前記第１基板に垂直な方向に相互接続され、
前記第１半導体構造及び前記第３信号伝送領域は、前記第１基板に垂直な方向に相互接続され、前記第１信号伝送領域は、前記第３信号伝送領域と相互接続される、
請求項２に記載の半導体パッケージ。

【請求項8】

前記第２基板は更に、前記ベースの他面に位置する第２相互接続面を含み、前記ベースは、前記第１相互接続領域と前記第２相互接続面とを接続するチャネルを有し、前記第１相互接続領域は、前記チャネルを介して前記第１基板に垂直な方向に前記第２信号伝送領域と相互接続される、
請求項３に記載の半導体パッケージ。

【請求項9】

前記第２基板の前記ベースは、電磁シールド層を有する、
請求項１に記載の半導体パッケージ。

【請求項10】

前記第１基板は、前記第１面とは反対側に面した第２面を有し、前記第１面と前記第２面との間には、回路チャネルが存在し、前記第１基板の前記第２面には、複数の第１接続パッドが設けられており、
前記第２基板の前記第１相互接続領域には、複数の第２接続パッドが設けられており、前記第２接続パッドの面積は、前記第１接続パッドの面積以上である、
請求項１に記載の半導体パッケージ。

【請求項11】

前記第２基板の前記第２相互接続領域には、複数の第３接続パッドが設けられており、前記第３接続パッドの面積は、前記第２接続パッドの面積より小さく、前記第３接続パッドの数は、前記第２接続パッドの数より多い、
請求項１０に記載の半導体パッケージ。

【請求項12】

前記第１基板の前記第１信号伝送領域には、複数の第４接続パッドが設けられており、前記第４接続パッドの面積は、前記第１接続パッドの面積以下である、
請求項１０に記載の半導体パッケージ。

【請求項13】

前記第１基板に垂直な方向において、前記第１基板は第１厚さを有し、前記第２基板に垂直な方向において、前記第２基板は第２厚さを有し、前記第１厚さは、前記第２厚さより小さい、
請求項１に記載の半導体パッケージ。

【請求項14】

前記半導体パッケージは更に、接触面を有する第２パッケージを備え、前記第２パッケージは、前記接触面を介して前記第１相互接続領域と相互接続され、
前記第２パッケージは、第２半導体構造を備え、前記第２半導体構造のタイプは、前記第１半導体構造のタイプと同じ又は異なる、
請求項１に記載の半導体パッケージ。

【請求項15】

前記第２パッケージの前記接触面には、第１接触構造が設けられており、前記第１接触構造は、前記接触面に垂直な方向において、前記接触面から突出する第１高さを有し、前記第１高さは、前記所定の高さより大きく、
前記第１基板の第１接続パッドには、前記第１基板から突出する第２接触構造が設けられており、前記第２接触構造は、前記第１基板に垂直な方向において、前記第１基板から突出する第２高さを有し、前記第２高さは、前記第１高さ以下である、
請求項１４に記載の半導体パッケージ。

【国際調査報告】